JP2003031790A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2003031790A JP2003031790A JP2001216624A JP2001216624A JP2003031790A JP 2003031790 A JP2003031790 A JP 2003031790A JP 2001216624 A JP2001216624 A JP 2001216624A JP 2001216624 A JP2001216624 A JP 2001216624A JP 2003031790 A JP2003031790 A JP 2003031790A
- Authority
- JP
- Japan
- Prior art keywords
- silicide
- silicon
- semiconductor
- film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Led Devices (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】 モノリシックのＯＥＩＣ構造を有して安価に
製造でき、信号伝送効率が良好な半導体装置を提供する
こと。 【解決手段】 ＳＯＩ基板のＳＯＩ層１３に、半導体シ
リサイド微粒子を含む発光素子６０１、発光素子６０１
駆動用のＭＯＳＦＥＴ６０４、半導体シリサイド微粒子
を含む受光素子６０２、受光素子６０２が受光した光信
号を電気信号に変換するＭＯＳＦＥＴ６０６、光導波路
６３３を形成する。ＭＯＳＦＥＴ６０１がオンになる
と、発光領域６１４が発光し、この光は、シリコン酸化
膜で囲まれた導波路６３３を経由して、受光素子６０１
に受け取られ、ＭＯＳＦＥＴ６０２をオンにする。発光
素子６０１および受光素子６０２は半導体シリサイド微
粒子を含むので、良好な発光効率および受光効率を有す
る。
製造でき、信号伝送効率が良好な半導体装置を提供する
こと。 【解決手段】 ＳＯＩ基板のＳＯＩ層１３に、半導体シ
リサイド微粒子を含む発光素子６０１、発光素子６０１
駆動用のＭＯＳＦＥＴ６０４、半導体シリサイド微粒子
を含む受光素子６０２、受光素子６０２が受光した光信
号を電気信号に変換するＭＯＳＦＥＴ６０６、光導波路
６３３を形成する。ＭＯＳＦＥＴ６０１がオンになる
と、発光領域６１４が発光し、この光は、シリコン酸化
膜で囲まれた導波路６３３を経由して、受光素子６０１
に受け取られ、ＭＯＳＦＥＴ６０２をオンにする。発光
素子６０１および受光素子６０２は半導体シリサイド微
粒子を含むので、良好な発光効率および受光効率を有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より詳しくは、光導波路で導かれ
る光によって信号を伝送し、超高速動作が可能な半導体
装置に関する。
その製造方法に関し、より詳しくは、光導波路で導かれ
る光によって信号を伝送し、超高速動作が可能な半導体
装置に関する。
【０００２】
【従来の技術】近年、シリコンをベースにした集積回路
は、高集積化、微細化が進み、集積回路の素子間を電気
的に接続する金属配線は、２次元的面内配線、３次元的
多層配線などを駆使して、限界近くまで高密度化してい
る。さらに、集積回路の大規模化に伴い、集積回路の配
線長は増大している。しかしながら、上記金属配線の電
気抵抗値は、断面積的および材料的な対処によっても大
きく減少しないため、０．１８μｍルールを境に集積回
路の信号遅延が顕著になる傾向がある。これは、今後更
なる集積化路の微細化、高集積化を行っても、集積回路
の情報処理速度の高速化が実現されないことを示唆し、
大規模、高性能の集積回路を実現する上で非常に大きな
問題となってきている。
は、高集積化、微細化が進み、集積回路の素子間を電気
的に接続する金属配線は、２次元的面内配線、３次元的
多層配線などを駆使して、限界近くまで高密度化してい
る。さらに、集積回路の大規模化に伴い、集積回路の配
線長は増大している。しかしながら、上記金属配線の電
気抵抗値は、断面積的および材料的な対処によっても大
きく減少しないため、０．１８μｍルールを境に集積回
路の信号遅延が顕著になる傾向がある。これは、今後更
なる集積化路の微細化、高集積化を行っても、集積回路
の情報処理速度の高速化が実現されないことを示唆し、
大規模、高性能の集積回路を実現する上で非常に大きな
問題となってきている。
【０００３】この問題を解決するため、集積回路内の信
号伝達を、従来のように金属配線で電気的に行うのでは
なく、光によって行うことにより、素子間の信号伝達速
度を高速にして、集積回路の情報処理速度を飛躍的に向
上させることが考えられる。このような集積回路とし
て、電子素子による信号処理と、発光素子および受光素
子による光での信号伝送とを組み合わせたＯＥＩＣ（光
電気集積回路）が提案されている。このＯＥＩＣの多く
は、発光素子および受光素子を、ＩＩＩ−Ｖ族化合物半
導体、特に、ガリウム・砒素をベースとした直接遷移型
の半導体で形成し、効率の良い発光素子および受光素子
を形成するようにしている。
号伝達を、従来のように金属配線で電気的に行うのでは
なく、光によって行うことにより、素子間の信号伝達速
度を高速にして、集積回路の情報処理速度を飛躍的に向
上させることが考えられる。このような集積回路とし
て、電子素子による信号処理と、発光素子および受光素
子による光での信号伝送とを組み合わせたＯＥＩＣ（光
電気集積回路）が提案されている。このＯＥＩＣの多く
は、発光素子および受光素子を、ＩＩＩ−Ｖ族化合物半
導体、特に、ガリウム・砒素をベースとした直接遷移型
の半導体で形成し、効率の良い発光素子および受光素子
を形成するようにしている。
【０００４】一方、シリコンなどのＩＶ族半導体は、エ
ネルギーバンド構造が間接遷移型であり、バンド間遷移
の確率が低いので、効率の良い発光素子や受光素子を形
成することは困難である。したがって、電子デバイスで
市場の大部分を占めるモノリシックのシリコン集積回路
をベースにしたＯＥＩＣは殆ど提案されていない。
ネルギーバンド構造が間接遷移型であり、バンド間遷移
の確率が低いので、効率の良い発光素子や受光素子を形
成することは困難である。したがって、電子デバイスで
市場の大部分を占めるモノリシックのシリコン集積回路
をベースにしたＯＥＩＣは殆ど提案されていない。
【０００５】図１０は、ＩＶ族半導体によって、発光素
子および受光素子を構成した半導体装置である（特開平
６−３２６３５９号公報）。この半導体装置は、ｎ型シ
リコン層９１上に形成された第１真性シリコン層９２上
に、ＣＶＤ（化学的気相成長法）やＭＢＥ（分子線ビー
ムエピタキシー法）を用いたエピタキシャル成長によっ
て、ＩＶ族半導体であるゲルマニウムを成長し、ゲルマ
ニウムとシリコンとの格子不整合を利用して、ゲルマニ
ウム微粒子９３を形成している。上記第１真性シリコン
層９２およびゲルマニウム微粒子９３上に第２真正シリ
コン層９４を形成し、この第２真正シリコン層９４上に
ｐ型エピタキシャル層９５を形成している。この半導体
装置を、シリコン集積回路に接続し、このシリコン集積
回路からの信号を受けて上記ゲルマニウム微粒子９３が
発光して、この発光光を、他の回路に接続された他の受
光素子が受光して、上記シリコン集積回路と他の回路と
の間の信号伝送を行うようにしている。
子および受光素子を構成した半導体装置である（特開平
６−３２６３５９号公報）。この半導体装置は、ｎ型シ
リコン層９１上に形成された第１真性シリコン層９２上
に、ＣＶＤ（化学的気相成長法）やＭＢＥ（分子線ビー
ムエピタキシー法）を用いたエピタキシャル成長によっ
て、ＩＶ族半導体であるゲルマニウムを成長し、ゲルマ
ニウムとシリコンとの格子不整合を利用して、ゲルマニ
ウム微粒子９３を形成している。上記第１真性シリコン
層９２およびゲルマニウム微粒子９３上に第２真正シリ
コン層９４を形成し、この第２真正シリコン層９４上に
ｐ型エピタキシャル層９５を形成している。この半導体
装置を、シリコン集積回路に接続し、このシリコン集積
回路からの信号を受けて上記ゲルマニウム微粒子９３が
発光して、この発光光を、他の回路に接続された他の受
光素子が受光して、上記シリコン集積回路と他の回路と
の間の信号伝送を行うようにしている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置は、発光および受光の機能のみを有する
ものであって、シリコン集積回路とはモノリシックに形
成されていない。したがって、上記半導体装置のデバイ
ス設計および製造プロセスは、従来のシリコン半導体装
置用のラインでは実行できないので、高コストになると
いう問題がある。さらに、上記半導体装置のゲルマニウ
ム微粒子９３が発光する光は、バルクシリコンのバンド
ギャップよりも低エネルギーの光であるので、この光は
半導体装置の全てのシリコン層において全方位に放射さ
れ、方向性を持たずに発散してしまう。したがって、こ
の半導体装置は、所定の素子間において光の伝送方向を
正確に制御することが困難であり、信号伝送効率が悪い
という問題がある。
来の半導体装置は、発光および受光の機能のみを有する
ものであって、シリコン集積回路とはモノリシックに形
成されていない。したがって、上記半導体装置のデバイ
ス設計および製造プロセスは、従来のシリコン半導体装
置用のラインでは実行できないので、高コストになると
いう問題がある。さらに、上記半導体装置のゲルマニウ
ム微粒子９３が発光する光は、バルクシリコンのバンド
ギャップよりも低エネルギーの光であるので、この光は
半導体装置の全てのシリコン層において全方位に放射さ
れ、方向性を持たずに発散してしまう。したがって、こ
の半導体装置は、所定の素子間において光の伝送方向を
正確に制御することが困難であり、信号伝送効率が悪い
という問題がある。
【０００７】そこで、本発明の目的は、モノリシックの
ＯＥＩＣ構造を有して安価に製造でき、信号伝送効率が
良好な半導体装置を提供することにある。
ＯＥＩＣ構造を有して安価に製造でき、信号伝送効率が
良好な半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】まず、本発明の原理を説
明する。
明する。
【０００９】（発光素子および受光素子）シリコン結晶
中に形成された金属シリサイドは、特定の材料や組成を
選択することによって、半導体的性質を有するいわゆる
半導体シリサイドが形成できる。この半導体シリサイド
としては、Ｆｅシリサイド、β−Ｆｅシリサイド、Ｍｎ
シリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリ
サイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサ
イド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシ
リサイドがある。これらの半導体シリサイドは、直接遷
移型のバンドギャップを有し、キャリアの注入によっ
て、所定波長の光を放出することができる。
中に形成された金属シリサイドは、特定の材料や組成を
選択することによって、半導体的性質を有するいわゆる
半導体シリサイドが形成できる。この半導体シリサイド
としては、Ｆｅシリサイド、β−Ｆｅシリサイド、Ｍｎ
シリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリ
サイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサ
イド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシ
リサイドがある。これらの半導体シリサイドは、直接遷
移型のバンドギャップを有し、キャリアの注入によっ
て、所定波長の光を放出することができる。
【００１０】上記半導体シリサイドを、ナノメータオー
ダーの微粒子に形成すると、半導体シリサイドが有する
直接遷移型のバンドギャップに、量子閉じ込め準位が生
じる。この量子閉じ込め準位間での遷移により発光が生
じるので、半導体シリサイドを微粒子に形成すると、膜
に形成した場合よりも高輝度発光ができる。
ダーの微粒子に形成すると、半導体シリサイドが有する
直接遷移型のバンドギャップに、量子閉じ込め準位が生
じる。この量子閉じ込め準位間での遷移により発光が生
じるので、半導体シリサイドを微粒子に形成すると、膜
に形成した場合よりも高輝度発光ができる。
【００１１】また、半導体シリサイドは、バンドギャッ
プに対応する波長の光を受光した場合には、エレクトロ
ン・ホールペアが生成され、キャリアが発生するので、
光を電気信号に変換できる受光素子として動作させるこ
とが可能である。
プに対応する波長の光を受光した場合には、エレクトロ
ン・ホールペアが生成され、キャリアが発生するので、
光を電気信号に変換できる受光素子として動作させるこ
とが可能である。
【００１２】このような特性を有する半導体シリサイド
膜あるいは該材料の微粒子を、シリコン系基板に組み込
むことにより、シリコン集積回路の中に発光素子および
受光素子をモノリシックに形成することが可能になる。
膜あるいは該材料の微粒子を、シリコン系基板に組み込
むことにより、シリコン集積回路の中に発光素子および
受光素子をモノリシックに形成することが可能になる。
【００１３】シリコン集積回路の中に発光素子および受
光素子をモノリシックに形成する一例としては、上記半
導体シリサイド膜および半導体シリサイド微粒子を、Ｍ
ＯＳＦＥＴのドレインもしくはバイポーラトランジスタ
のコレクタあるいはダイオードに接続して形成すること
で、シリコン集積回路内の素子間の信号を光に変換して
伝送することが可能になり、さらに、集積回路間もしく
は集積回路と外部システム間の信号も光によって伝達可
能になる。
光素子をモノリシックに形成する一例としては、上記半
導体シリサイド膜および半導体シリサイド微粒子を、Ｍ
ＯＳＦＥＴのドレインもしくはバイポーラトランジスタ
のコレクタあるいはダイオードに接続して形成すること
で、シリコン集積回路内の素子間の信号を光に変換して
伝送することが可能になり、さらに、集積回路間もしく
は集積回路と外部システム間の信号も光によって伝達可
能になる。
【００１４】（導波路）上記半導体シリサイドによる発
光光によって信号を伝送する際、その光の波長は、シリ
コンのバンドギャップ幅（１．１ｅＶ）に対応する波長
よりも長い（エネルギー的には小さい）ので、上記光
は、シリコン中を吸収されずに伝播することが可能であ
る。シリコン集積回路内の信号伝送を光で行う場合、上
記半導体シリサイドを用いた発光素子をシリコン集積回
路に形成すると、上記発光素子の発光光は、シリコン中
の全ての方向に拡散する。したがって、光を所定の方向
に伝播させるため、光導波路をシリコン集積回路に設け
る必要がある。
光光によって信号を伝送する際、その光の波長は、シリ
コンのバンドギャップ幅（１．１ｅＶ）に対応する波長
よりも長い（エネルギー的には小さい）ので、上記光
は、シリコン中を吸収されずに伝播することが可能であ
る。シリコン集積回路内の信号伝送を光で行う場合、上
記半導体シリサイドを用いた発光素子をシリコン集積回
路に形成すると、上記発光素子の発光光は、シリコン中
の全ての方向に拡散する。したがって、光を所定の方向
に伝播させるため、光導波路をシリコン集積回路に設け
る必要がある。
【００１５】上記導波路は、光をガイドすべき所定の方
向に向って、シリコンの周囲をＳｉＯ２（シリコン酸化
膜）、Ｓｉ３Ｎ４（シリコン窒化膜）、またはＳｉＯ２
とＳｉ３Ｎ４との積層膜で包囲して形成する。
向に向って、シリコンの周囲をＳｉＯ２（シリコン酸化
膜）、Ｓｉ３Ｎ４（シリコン窒化膜）、またはＳｉＯ２
とＳｉ３Ｎ４との積層膜で包囲して形成する。
【００１６】下記の表１は、Ｓｉ（シリコン）、ＳｉＯ
２、およびＳｉ３Ｎ４の屈折率と臨界角とを示した表で
ある。表１から分かるように、ＳｉＯ２やＳｉ３Ｎ４の
屈折率は、Ｓｉの屈折率に比べて小さいので、Ｓｉから
ＳｉＯ２、およびＳｉ３Ｎ４に入射する光は、ＳｉとＳ
ｉＯ２との界面、またはＳｉとＳｉ３Ｎ４との界面で、
Ｓｉ側に全反射される。スネルの法則により、Ｓｉから
各々に入射する光が全反射を起こす臨界角（θc）を計
算すると、表１に示すような角度になる。
２、およびＳｉ３Ｎ４の屈折率と臨界角とを示した表で
ある。表１から分かるように、ＳｉＯ２やＳｉ３Ｎ４の
屈折率は、Ｓｉの屈折率に比べて小さいので、Ｓｉから
ＳｉＯ２、およびＳｉ３Ｎ４に入射する光は、ＳｉとＳ
ｉＯ２との界面、またはＳｉとＳｉ３Ｎ４との界面で、
Ｓｉ側に全反射される。スネルの法則により、Ｓｉから
各々に入射する光が全反射を起こす臨界角（θc）を計
算すると、表１に示すような角度になる。
【００１７】
【表１】
【００１８】図９は、シリコン層１０１からの光が膜１
０２に向って進む様子を示した図である。この膜１０２
は、表１に示すＳｉＯ２、Ｓｉ３Ｎ４、および、空気ま
たは真空である。図９に示すように、上記光の入射角θ
が、表１に示した臨界角θｃよりも大きいと、矢印Ａで
示すように入射した光は、シリコン層１０１と膜１０２
との界面で矢印Ｂで示すように全反射されて、上記膜１
０２中に入射する光の成分は無くなる。したがって、絶
縁膜基板上のシリコン層中に、半導体シリサイド層また
は半導体シリサイド微粒子を含む発光部を形成し、上記
シリコン層の上記発光部に接続する部分を、ＳｉＯ２膜
やＳｉ３Ｎ４膜で囲むと、上記発光部に接続したシリコ
ン層の部分を、上記発光部からの光を閉じ込める導波路
に形成できる。
０２に向って進む様子を示した図である。この膜１０２
は、表１に示すＳｉＯ２、Ｓｉ３Ｎ４、および、空気ま
たは真空である。図９に示すように、上記光の入射角θ
が、表１に示した臨界角θｃよりも大きいと、矢印Ａで
示すように入射した光は、シリコン層１０１と膜１０２
との界面で矢印Ｂで示すように全反射されて、上記膜１
０２中に入射する光の成分は無くなる。したがって、絶
縁膜基板上のシリコン層中に、半導体シリサイド層また
は半導体シリサイド微粒子を含む発光部を形成し、上記
シリコン層の上記発光部に接続する部分を、ＳｉＯ２膜
やＳｉ３Ｎ４膜で囲むと、上記発光部に接続したシリコ
ン層の部分を、上記発光部からの光を閉じ込める導波路
に形成できる。
【００１９】ここで、上記導波路を、上記ＳｉＯ２およ
びＳｉ３Ｎ４を積層してなる積層膜によって囲むと、こ
の積層膜は、ＳｉＯ２とＳｉ３Ｎ４の層厚および層数を
制御することによって、シリコンと積層膜との界面にお
ける反射に波長依存性を持たせることが可能であるの
で、導波路に、波長に依存した導波特性を与えることが
可能になる。
びＳｉ３Ｎ４を積層してなる積層膜によって囲むと、こ
の積層膜は、ＳｉＯ２とＳｉ３Ｎ４の層厚および層数を
制御することによって、シリコンと積層膜との界面にお
ける反射に波長依存性を持たせることが可能であるの
で、導波路に、波長に依存した導波特性を与えることが
可能になる。
【００２０】また、表１に示すように、空気および真空
の屈折率は略１．０であり、また、シリコンから空気お
よび真空への光の全反射角θｃは１７．０度であり、こ
の屈折率と全反射角は、ＳｉＯ２およびＳｉ３Ｎ４の屈
折率と全反射角よりも小さい。したがって、導波路の周
りを空気に接触させる、あるいは真空にすると、良好な
光閉じ込め効果を有する導波路が形成できる。
の屈折率は略１．０であり、また、シリコンから空気お
よび真空への光の全反射角θｃは１７．０度であり、こ
の屈折率と全反射角は、ＳｉＯ２およびＳｉ３Ｎ４の屈
折率と全反射角よりも小さい。したがって、導波路の周
りを空気に接触させる、あるいは真空にすると、良好な
光閉じ込め効果を有する導波路が形成できる。
【００２１】上記導波路を、ＳｉＯ２膜、Ｓｉ３Ｎ
４膜、あるいは、ＳｉＯ２およびＳｉ３Ｎ４を積層して
なる積層膜によって囲んだ場合、上記ＳｉＯ２膜、Ｓｉ
３Ｎ４膜、あるいは、上記積層膜中には、導波路の光が
染み出す。上記膜中に光が染み出す長さである染み出し
長は、その膜の材料と、光の波長および入射角によって
定まる。上記導波路を囲む膜の厚さを、その膜における
染み出し長よりも薄くして、この膜の外部が空気に接す
るようにすると、空気の屈折率は略１．０であるから、
上記膜から上記空気に向う染み出し光を、上記膜と空気
との界面で全反射させることができる。その結果、良好
な光閉じ込め効果を有する導波路が形成できる。
４膜、あるいは、ＳｉＯ２およびＳｉ３Ｎ４を積層して
なる積層膜によって囲んだ場合、上記ＳｉＯ２膜、Ｓｉ
３Ｎ４膜、あるいは、上記積層膜中には、導波路の光が
染み出す。上記膜中に光が染み出す長さである染み出し
長は、その膜の材料と、光の波長および入射角によって
定まる。上記導波路を囲む膜の厚さを、その膜における
染み出し長よりも薄くして、この膜の外部が空気に接す
るようにすると、空気の屈折率は略１．０であるから、
上記膜から上記空気に向う染み出し光を、上記膜と空気
との界面で全反射させることができる。その結果、良好
な光閉じ込め効果を有する導波路が形成できる。
【００２２】本発明の半導体装置は、絶縁膜と、この絶
縁膜上に位置するシリコン結晶層とを備えるＳＯＩ（シ
リコン・オン・インシュレータ）基板と、上記ＳＯＩ基
板のシリコン結晶層に形成されて、半導体シリサイドの
微粒子を備える発光素子と、上記シリコン結晶層に形成
されて、半導体シリサイドの微粒子を備える受光素子
と、上記発光素子から放出された光を上記受光素子に導
く導波路とを備えることを特徴としている。
縁膜上に位置するシリコン結晶層とを備えるＳＯＩ（シ
リコン・オン・インシュレータ）基板と、上記ＳＯＩ基
板のシリコン結晶層に形成されて、半導体シリサイドの
微粒子を備える発光素子と、上記シリコン結晶層に形成
されて、半導体シリサイドの微粒子を備える受光素子
と、上記発光素子から放出された光を上記受光素子に導
く導波路とを備えることを特徴としている。
【００２３】上記構成によれば、ＳＯＩ基板の絶縁層上
のシリコン結晶層に形成された発光素子は、半導体シリ
サイドの微粒子を備え、この半導体シリサイドは所定の
バンドギャップを有し、しかも、微粒子に形成されるこ
とによって量子サイズ効果を奏するから、この半導体シ
リサイドの微粒子は高輝度発光が可能になり、その結
果、この発光素子は良好な発光効率が得られる。
のシリコン結晶層に形成された発光素子は、半導体シリ
サイドの微粒子を備え、この半導体シリサイドは所定の
バンドギャップを有し、しかも、微粒子に形成されるこ
とによって量子サイズ効果を奏するから、この半導体シ
リサイドの微粒子は高輝度発光が可能になり、その結
果、この発光素子は良好な発光効率が得られる。
【００２４】また、ＳＯＩ基板のシリコン結晶層に形成
された受光素子は、半導体シリサイドの微粒子を備え、
この半導体シリサイドは上記所定のバンドギャップを有
し、しかも、微粒子に形成されることによって量子サイ
ズ効果を奏するから、この半導体シリサイドの微粒子に
入射する光による光学遷移によって、キャリアが効率良
く生成され、その結果、この受光素子は良好な受光効率
が得られる。
された受光素子は、半導体シリサイドの微粒子を備え、
この半導体シリサイドは上記所定のバンドギャップを有
し、しかも、微粒子に形成されることによって量子サイ
ズ効果を奏するから、この半導体シリサイドの微粒子に
入射する光による光学遷移によって、キャリアが効率良
く生成され、その結果、この受光素子は良好な受光効率
が得られる。
【００２５】また、ＳＯＩ基板のシリコン結晶層に形成
された導波路によって、上記発光素子からの光が上記受
光素子に導かれるから、上記発光素子の光によって例え
ば信号を伝送する場合、上記発光素子から受光素子への
良好な信号伝送効率が得られる。
された導波路によって、上記発光素子からの光が上記受
光素子に導かれるから、上記発光素子の光によって例え
ば信号を伝送する場合、上記発光素子から受光素子への
良好な信号伝送効率が得られる。
【００２６】また、上記半導体装置は、発光素子、受光
素子および導波路がＳＯＩ基板のシリコン結晶層に形成
され、上記発光素子および受光素子は、シリコン系化合
物である半導体シリサイドの微粒子を備えるので、従来
のモノリシックのシリコン集積回路の製造ラインを用い
て安価に製造できる。
素子および導波路がＳＯＩ基板のシリコン結晶層に形成
され、上記発光素子および受光素子は、シリコン系化合
物である半導体シリサイドの微粒子を備えるので、従来
のモノリシックのシリコン集積回路の製造ラインを用い
て安価に製造できる。
【００２７】ここにおいて、ＳＯＩ基板とは、絶縁層
と、この絶縁層上に位置するシリコン結晶層とを備える
構造をいう。例えば、バルクシリコン中に絶縁層として
のシリコン酸化膜を埋め込み形成してＳＯＩ基板を構成
してもよく、あるいは、絶縁層としてのサファイアおよ
び石英基板などの上に、シリコン結晶層を成長してＳＯ
Ｉ基板を構成してもよい。また、半導体シリサイドと
は、シリコンと金属との化合物であって、バンドギャッ
プを有して半導体の性質を有するものを言う。
と、この絶縁層上に位置するシリコン結晶層とを備える
構造をいう。例えば、バルクシリコン中に絶縁層として
のシリコン酸化膜を埋め込み形成してＳＯＩ基板を構成
してもよく、あるいは、絶縁層としてのサファイアおよ
び石英基板などの上に、シリコン結晶層を成長してＳＯ
Ｉ基板を構成してもよい。また、半導体シリサイドと
は、シリコンと金属との化合物であって、バンドギャッ
プを有して半導体の性質を有するものを言う。
【００２８】１実施形態の半導体装置は、上記発光素子
および受光素子の上記半導体シリサイドの微粒子は、Ｆ
ｅ（鉄）シリサイド、Ｍｎ（マンガン）シリサイド、Ｍ
ｇ（マグネシウム）シリサイド、Ｍｏ（モリブデン）シ
リサイド、Ｗ（タングステン）シリサイド、Ｃｒ（クロ
ム）シリサイド、Ｒｕ（ルテニウム）シリサイド、Ｒｅ
（レニウム）シリサイド、Ｏｓ（オスミウム）シリサイ
ド、Ｂａ（バリウム）シリサイド、およびＩｒ（イリジ
ウム）シリサイドのいずれか１つの微粒子である。
および受光素子の上記半導体シリサイドの微粒子は、Ｆ
ｅ（鉄）シリサイド、Ｍｎ（マンガン）シリサイド、Ｍ
ｇ（マグネシウム）シリサイド、Ｍｏ（モリブデン）シ
リサイド、Ｗ（タングステン）シリサイド、Ｃｒ（クロ
ム）シリサイド、Ｒｕ（ルテニウム）シリサイド、Ｒｅ
（レニウム）シリサイド、Ｏｓ（オスミウム）シリサイ
ド、Ｂａ（バリウム）シリサイド、およびＩｒ（イリジ
ウム）シリサイドのいずれか１つの微粒子である。
【００２９】上記実施形態によれば、上記発光素子およ
び受光素子は、バンドギャップを有して直接遷移型の半
導体の性質を有するＦｅシリサイド、Ｍｎシリサイド、
Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒ
シリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシ
リサイド、Ｂａシリサイド、およびＩｒシリサイドのい
ずれか１つの半導体シリサイドの微粒子を備えるので、
良好な発光効率および受光効率が得られる。
び受光素子は、バンドギャップを有して直接遷移型の半
導体の性質を有するＦｅシリサイド、Ｍｎシリサイド、
Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒ
シリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシ
リサイド、Ｂａシリサイド、およびＩｒシリサイドのい
ずれか１つの半導体シリサイドの微粒子を備えるので、
良好な発光効率および受光効率が得られる。
【００３０】１実施形態の半導体装置は、上記発光素子
および受光素子の上記半導体シリサイドの微粒子は、β
−Ｆｅ（ベータ鉄）シリサイドの微粒子である。
および受光素子の上記半導体シリサイドの微粒子は、β
−Ｆｅ（ベータ鉄）シリサイドの微粒子である。
【００３１】上記実施形態によれば、上記発光素子およ
び受光素子の上記半導体シリサイドの微粒子は、β−Ｆ
ｅシリサイドの微粒子であり、このβ−Ｆｅシリサイド
は直接遷移型半導体であって、バンドギャップが０．７
５〜０．９ｅＶであり、また、光の吸収率が１Ｅ５／ｃ
ｍ以上と比較的大きい値である。したがって、上記発光
素子および受光素子は、β−Ｆｅシリサイドの微粒子に
よって、例えば１〜１．５５μｍ帯付近であって信号伝
送に好適な赤外光が、効率良く発光および受光できる。
また、β−Ｆｅシリサイドの微粒子を備える発光素子に
よって発光される光は、シリコンのバンドギャップより
も低いエネルギーの波長を有するので、上記ＳＯＩ基板
のシリコン結晶層に形成された導波路をシリコン結晶に
よって構成する場合、この導波路で光が殆ど吸収される
ことがなく、良好な効率で受光素子に送られる。
び受光素子の上記半導体シリサイドの微粒子は、β−Ｆ
ｅシリサイドの微粒子であり、このβ−Ｆｅシリサイド
は直接遷移型半導体であって、バンドギャップが０．７
５〜０．９ｅＶであり、また、光の吸収率が１Ｅ５／ｃ
ｍ以上と比較的大きい値である。したがって、上記発光
素子および受光素子は、β−Ｆｅシリサイドの微粒子に
よって、例えば１〜１．５５μｍ帯付近であって信号伝
送に好適な赤外光が、効率良く発光および受光できる。
また、β−Ｆｅシリサイドの微粒子を備える発光素子に
よって発光される光は、シリコンのバンドギャップより
も低いエネルギーの波長を有するので、上記ＳＯＩ基板
のシリコン結晶層に形成された導波路をシリコン結晶に
よって構成する場合、この導波路で光が殆ど吸収される
ことがなく、良好な効率で受光素子に送られる。
【００３２】１実施形態の半導体装置は、上記発光素子
および受光素子の上記半導体シリサイドの微粒子は、Ｆ
ｅシリサイド、β−Ｆｅシリサイド、Ｍｎシリサイド、
Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒ
シリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシ
リサイド、Ｂａシリサイド、およびＩｒシリサイドのう
ちの２つ以上からなる混晶半導体の微粒子である。
および受光素子の上記半導体シリサイドの微粒子は、Ｆ
ｅシリサイド、β−Ｆｅシリサイド、Ｍｎシリサイド、
Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒ
シリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシ
リサイド、Ｂａシリサイド、およびＩｒシリサイドのう
ちの２つ以上からなる混晶半導体の微粒子である。
【００３３】上記実施形態によれば、上記発光素子およ
び受光素子の上記半導体シリサイドの微粒子は、上記２
つ以上の半導体シリサイドからなる混晶半導体の微粒子
であるので、上記２つ以上の半導体シリサイドの混晶比
を制御することによって、所望のバンドギャップが得ら
れる。
び受光素子の上記半導体シリサイドの微粒子は、上記２
つ以上の半導体シリサイドからなる混晶半導体の微粒子
であるので、上記２つ以上の半導体シリサイドの混晶比
を制御することによって、所望のバンドギャップが得ら
れる。
【００３４】１実施形態の半導体装置は、上記半導体シ
リサイドの微粒子は、１．５〜３０ｎｍの粒径を有す
る。
リサイドの微粒子は、１．５〜３０ｎｍの粒径を有す
る。
【００３５】上記実施形態によれば、上記半導体シリサ
イドの微粒子は、１．５〜３０ｎｍの粒径を有するの
で、この粒径を制御することによって、所望のバンドギ
ャップが得られる。ここにおいて、上記半導体シリサイ
ドの微粒子が１．５ｎｍより小さいと、バンドギャップ
が大きくなり、半導体シリサイドの微粒子が発光し難く
なる。一方、上記半導体シリサイドの微粒子が３０ｎｍ
より大きいと、バンドギャップが小さくなり、信号伝送
に好適な波長の光が得られない。
イドの微粒子は、１．５〜３０ｎｍの粒径を有するの
で、この粒径を制御することによって、所望のバンドギ
ャップが得られる。ここにおいて、上記半導体シリサイ
ドの微粒子が１．５ｎｍより小さいと、バンドギャップ
が大きくなり、半導体シリサイドの微粒子が発光し難く
なる。一方、上記半導体シリサイドの微粒子が３０ｎｍ
より大きいと、バンドギャップが小さくなり、信号伝送
に好適な波長の光が得られない。
【００３６】１実施形態の半導体装置は、上記発光素子
および受光素子の上記半導体シリサイドの微粒子は、上
記半導体シリサイドの構成元素以外の金属元素がドープ
された半導体シリサイド微粒子である。
および受光素子の上記半導体シリサイドの微粒子は、上
記半導体シリサイドの構成元素以外の金属元素がドープ
された半導体シリサイド微粒子である。
【００３７】上記実施形態によれば、上記発光素子およ
び受光素子の上記半導体シリサイドの微粒子は、上記金
属元素がドープされているので、上記発光素子では、上
記金属元素が発光中心として働いてキャリアの再結合を
促進するから、上記発光素子は良好な発光効率が得られ
る。また、上記受光素子では、上記金属元素が発生中心
として働いてキャリアの生成を促進するので、上記受光
素子は良好な受光効率が得られる。
び受光素子の上記半導体シリサイドの微粒子は、上記金
属元素がドープされているので、上記発光素子では、上
記金属元素が発光中心として働いてキャリアの再結合を
促進するから、上記発光素子は良好な発光効率が得られ
る。また、上記受光素子では、上記金属元素が発生中心
として働いてキャリアの生成を促進するので、上記受光
素子は良好な受光効率が得られる。
【００３８】１実施形態の半導体装置は、上記金属元素
は、Ｅｒ（エルビウム）である。
は、Ｅｒ（エルビウム）である。
【００３９】上記実施形態によれば、上記金属元素はＥ
ｒであるので、上記発光素子は、上記半導体シリサイド
の微粒子において上記Ｅｒが発光中心として働いて、良
好な発光効率が得られ、また、上記受光素子は、上記半
導体シリサイドの微粒子において上記Ｅｒが発生中心と
して働いて、良好な受光効率が得られる。
ｒであるので、上記発光素子は、上記半導体シリサイド
の微粒子において上記Ｅｒが発光中心として働いて、良
好な発光効率が得られ、また、上記受光素子は、上記半
導体シリサイドの微粒子において上記Ｅｒが発生中心と
して働いて、良好な受光効率が得られる。
【００４０】１実施形態の半導体装置は、上記導波路
は、上記シリコン結晶層中に形成されて矩形断面を有
し、上記矩形断面の導波路の下部が上記絶縁膜に接する
と共に、上記矩形断面の導波路の上部および側部が、シ
リコン酸化膜、シリコン窒化膜、またはシリコン酸化膜
とシリコン窒化膜からなる多層膜で囲まれている。
は、上記シリコン結晶層中に形成されて矩形断面を有
し、上記矩形断面の導波路の下部が上記絶縁膜に接する
と共に、上記矩形断面の導波路の上部および側部が、シ
リコン酸化膜、シリコン窒化膜、またはシリコン酸化膜
とシリコン窒化膜からなる多層膜で囲まれている。
【００４１】上記実施形態によれば、上記導波路は、上
記シリコン結晶層中に形成されて矩形断面を有し、上記
矩形断面の導波路の下部が上記絶縁膜に接するので、上
記導波路の下部を画定する必要がなく、上記導波路の上
部および側部を画定するのみによって、上記シリコン結
晶層のシリコン結晶を用いて容易に形成される。
記シリコン結晶層中に形成されて矩形断面を有し、上記
矩形断面の導波路の下部が上記絶縁膜に接するので、上
記導波路の下部を画定する必要がなく、上記導波路の上
部および側部を画定するのみによって、上記シリコン結
晶層のシリコン結晶を用いて容易に形成される。
【００４２】また、上記導波路は、上記矩形断面の導波
路の上部および側部が、シリコン酸化膜およびシリコン
窒化膜で囲まれており、上記シリコン酸化膜およびシリ
コン窒化膜はシリコンよりも屈折率が小さいから、上記
導波路をシリコン結晶で形成することによって導波路に
効果的に光が閉じ込められて、上記導波路の光の伝送効
率が向上する。
路の上部および側部が、シリコン酸化膜およびシリコン
窒化膜で囲まれており、上記シリコン酸化膜およびシリ
コン窒化膜はシリコンよりも屈折率が小さいから、上記
導波路をシリコン結晶で形成することによって導波路に
効果的に光が閉じ込められて、上記導波路の光の伝送効
率が向上する。
【００４３】また、上記導波路は、上記矩形断面の導波
路の上部および側部が、シリコン酸化膜とシリコン窒化
膜からなる多層膜で囲まれているので、このシリコン酸
化膜とシリコン窒化膜の膜厚や膜数を制御することによ
って、上記導波路と多層膜との界面における光の反射に
波長依存性を持たせることができるから、上記導波路
は、伝送する光の波長に依存した伝送特性が得られる。
路の上部および側部が、シリコン酸化膜とシリコン窒化
膜からなる多層膜で囲まれているので、このシリコン酸
化膜とシリコン窒化膜の膜厚や膜数を制御することによ
って、上記導波路と多層膜との界面における光の反射に
波長依存性を持たせることができるから、上記導波路
は、伝送する光の波長に依存した伝送特性が得られる。
【００４４】１実施形態の半導体装置は、上記導波路
は、上記シリコン結晶層中に形成されて矩形断面を有
し、上記矩形断面の導波路の上部および側部は、シリコ
ン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシ
リコン窒化膜との多層膜よりも低い誘電率を有する膜に
よって囲まれているか、あるいは、空気または不活性ガ
スに接するか、あるいは、上記矩形断面の導波路の上部
および側部の周りは真空である。
は、上記シリコン結晶層中に形成されて矩形断面を有
し、上記矩形断面の導波路の上部および側部は、シリコ
ン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシ
リコン窒化膜との多層膜よりも低い誘電率を有する膜に
よって囲まれているか、あるいは、空気または不活性ガ
スに接するか、あるいは、上記矩形断面の導波路の上部
および側部の周りは真空である。
【００４５】上記実施形態によれば、上記導波路は、上
記シリコン結晶層中に形成されて矩形断面を有し、上記
矩形断面の導波路の上部および側部は、シリコン酸化
膜、シリコン窒化膜、またはシリコン酸化膜とシリコン
窒化膜との多層膜よりも低い誘電率を有する膜によって
囲まれているか、あるいは、空気または不活性ガスに接
するか、あるいは、上記矩形断面の導波路の上部および
側部の周りは真空であって、これらのいずれも、シリコ
ンよりも屈折率が小さいから、シリコン結晶によって導
波路を形成することによって、この導波路に効果的に光
が閉じ込められて、上記導波路の光の伝送効率が向上す
る。
記シリコン結晶層中に形成されて矩形断面を有し、上記
矩形断面の導波路の上部および側部は、シリコン酸化
膜、シリコン窒化膜、またはシリコン酸化膜とシリコン
窒化膜との多層膜よりも低い誘電率を有する膜によって
囲まれているか、あるいは、空気または不活性ガスに接
するか、あるいは、上記矩形断面の導波路の上部および
側部の周りは真空であって、これらのいずれも、シリコ
ンよりも屈折率が小さいから、シリコン結晶によって導
波路を形成することによって、この導波路に効果的に光
が閉じ込められて、上記導波路の光の伝送効率が向上す
る。
【００４６】１実施形態の半導体装置は、上記矩形断面
の導波路の上部および側部を囲む上記シリコン酸化膜、
シリコン窒化膜、またはシリコン酸化膜とシリコン窒化
膜との多層膜の膜厚は、上記発光素子からの光の染み出
し長よりも薄い厚みを有する。
の導波路の上部および側部を囲む上記シリコン酸化膜、
シリコン窒化膜、またはシリコン酸化膜とシリコン窒化
膜との多層膜の膜厚は、上記発光素子からの光の染み出
し長よりも薄い厚みを有する。
【００４７】上記実施形態によれば、上記矩形断面の導
波路の上部および側部を囲む上記シリコン酸化膜、シリ
コン窒化膜、またはシリコン酸化膜とシリコン窒化膜と
の多層膜の膜厚は、上記発光素子からの光の染み出し長
よりも薄い厚みを有するので、上記シリコン酸化膜、シ
リコン窒化膜、またはシリコン酸化膜とシリコン窒化膜
との多層膜の上記導波路と接しない側の面が、空気およ
び真空に接する場合、この空気および真空の屈折率は略
１．０であるので、この空気および真空よりも屈折率が
大きい上記シリコン酸化膜、シリコン窒化膜、またはシ
リコン酸化膜とシリコン窒化膜との多層膜への導波路か
らの染み出し光は、上記空気および真空との間の界面に
達し、この界面で導波路側に全反射される。その結果、
上記導波路への光閉じ込め効果が向上し、この導波路の
光伝送効率が向上する。
波路の上部および側部を囲む上記シリコン酸化膜、シリ
コン窒化膜、またはシリコン酸化膜とシリコン窒化膜と
の多層膜の膜厚は、上記発光素子からの光の染み出し長
よりも薄い厚みを有するので、上記シリコン酸化膜、シ
リコン窒化膜、またはシリコン酸化膜とシリコン窒化膜
との多層膜の上記導波路と接しない側の面が、空気およ
び真空に接する場合、この空気および真空の屈折率は略
１．０であるので、この空気および真空よりも屈折率が
大きい上記シリコン酸化膜、シリコン窒化膜、またはシ
リコン酸化膜とシリコン窒化膜との多層膜への導波路か
らの染み出し光は、上記空気および真空との間の界面に
達し、この界面で導波路側に全反射される。その結果、
上記導波路への光閉じ込め効果が向上し、この導波路の
光伝送効率が向上する。
【００４８】１実施形態の半導体装置は、上記ＳＯＩ基
板に、複数の素子によって構成された集積回路を備え、
上記発光素子、受光素子、および導波路によって、上記
集積回路の複数の素子間の信号を伝送する。
板に、複数の素子によって構成された集積回路を備え、
上記発光素子、受光素子、および導波路によって、上記
集積回路の複数の素子間の信号を伝送する。
【００４９】上記実施形態によれば、上記ＳＯＩ基板に
形成された集積回路の複数の素子間の信号を、上記発光
素子、受光素子、および導波路によって伝送するので、
上記素子間の信号は、導電性の配線を介して電子によっ
て伝送されるよりも高速で伝送されるから、上記集積回
路の処理速度が高速になる。また、上記導波路で伝送さ
れる光は、配線で伝送される電子におけるような電磁波
などの外乱を受け難いので、上記集積回路による処理が
安定する。
形成された集積回路の複数の素子間の信号を、上記発光
素子、受光素子、および導波路によって伝送するので、
上記素子間の信号は、導電性の配線を介して電子によっ
て伝送されるよりも高速で伝送されるから、上記集積回
路の処理速度が高速になる。また、上記導波路で伝送さ
れる光は、配線で伝送される電子におけるような電磁波
などの外乱を受け難いので、上記集積回路による処理が
安定する。
【００５０】また、上記集積回路を構成する素子、なら
びに、上記発光素子、受光素子、および導波路は、上記
ＳＯＩ基板に形成されるので、モノリシックの半導体装
置が得られる。
びに、上記発光素子、受光素子、および導波路は、上記
ＳＯＩ基板に形成されるので、モノリシックの半導体装
置が得られる。
【００５１】１実施形態の半導体装置は、上記集積回路
を構成する複数の素子は、絶縁ゲート電界効果型ＭＯＳ
（金属・酸化膜・半導体）素子、またはバイポーラ素子
である。
を構成する複数の素子は、絶縁ゲート電界効果型ＭＯＳ
（金属・酸化膜・半導体）素子、またはバイポーラ素子
である。
【００５２】上記実施形態によれば、上記集積回路を構
成する複数の素子は、絶縁ゲート電界効果型ＭＯＳ素
子、またはバイポーラ素子であるので、これらの素子の
うちの所定の素子で電子的に処理された信号が、上記発
光素子、受光素子、および導波路で光によって他の素子
に伝送され、この伝送された信号が上記他の素子で電子
的に処理されて、光電気集積回路が形成される。
成する複数の素子は、絶縁ゲート電界効果型ＭＯＳ素
子、またはバイポーラ素子であるので、これらの素子の
うちの所定の素子で電子的に処理された信号が、上記発
光素子、受光素子、および導波路で光によって他の素子
に伝送され、この伝送された信号が上記他の素子で電子
的に処理されて、光電気集積回路が形成される。
【００５３】１実施形態の半導体装置は、上記集積回路
に信号を入出力する入力受光素子および出力発光素子
と、上記入力受光素子および出力発光素子と、他の半導
体装置または外部のシステムとを接続する導波路とを備
え、上記入力受光素子、出力発光素子、および導波路に
よって、上記他の半導体装置または外部のシステムと信
号をやり取りする。
に信号を入出力する入力受光素子および出力発光素子
と、上記入力受光素子および出力発光素子と、他の半導
体装置または外部のシステムとを接続する導波路とを備
え、上記入力受光素子、出力発光素子、および導波路に
よって、上記他の半導体装置または外部のシステムと信
号をやり取りする。
【００５４】上記実施形態によれば、上記集積回路で処
理された信号が、上記出力発光素子、導波路を経て上記
他の半導体装置または外部のシステムに伝送され、ま
た、上記他の半導体装置または外部のシステムで処理さ
れた信号が、上記導波路、出力発光素子を経て上記集積
回路に伝送される。したがって、上記半導体装置は、上
記他の半導体装置または外部のシステムとの間の信号伝
送が、高速に安定して実行される。
理された信号が、上記出力発光素子、導波路を経て上記
他の半導体装置または外部のシステムに伝送され、ま
た、上記他の半導体装置または外部のシステムで処理さ
れた信号が、上記導波路、出力発光素子を経て上記集積
回路に伝送される。したがって、上記半導体装置は、上
記他の半導体装置または外部のシステムとの間の信号伝
送が、高速に安定して実行される。
【００５５】１実施形態の半導体装置は、上記導波路
は、光ファイバである。
は、光ファイバである。
【００５６】上記実施形態によれば、上記半導体装置
と、他の半導体装置または外部のシステムとの間の信号
伝送が、光ファイバによって高速に安定して実行され
る。
と、他の半導体装置または外部のシステムとの間の信号
伝送が、光ファイバによって高速に安定して実行され
る。
【００５７】本発明の半導体装置は、第1の素子と、上
記第１の素子に隣接して、第１の粒径の半導体シリサイ
ド微粒子を備える第１の発光素子と、第２の素子と、上
記第２の素子に隣接して、第２の粒径の半導体シリサイ
ド微粒子を備える第２の発光素子と、第３の素子と、上
記第３の素子に隣接して、第１の粒径の半導体シリサイ
ド微粒子を備える第１の受光素子と、第４の素子と、上
記第４の素子に隣接して、第２の粒径の半導体シリサイ
ド微粒子を備える第２の受光素子と、上記第１および第
２の発光素子から放出された光を上記第１および第２の
受光素子に導いて、波長多重並列伝送する導波路とをＳ
ＯＩ基板の絶縁膜上のシリコン結晶層に備えることを特
徴としている。
記第１の素子に隣接して、第１の粒径の半導体シリサイ
ド微粒子を備える第１の発光素子と、第２の素子と、上
記第２の素子に隣接して、第２の粒径の半導体シリサイ
ド微粒子を備える第２の発光素子と、第３の素子と、上
記第３の素子に隣接して、第１の粒径の半導体シリサイ
ド微粒子を備える第１の受光素子と、第４の素子と、上
記第４の素子に隣接して、第２の粒径の半導体シリサイ
ド微粒子を備える第２の受光素子と、上記第１および第
２の発光素子から放出された光を上記第１および第２の
受光素子に導いて、波長多重並列伝送する導波路とをＳ
ＯＩ基板の絶縁膜上のシリコン結晶層に備えることを特
徴としている。
【００５８】上記構成によれば、第１の発光素子が第１
の素子から信号を受けて発光し、第２の発光素子が第２
の素子から信号を受けて発光する。上記第１の発光素子
が備えるシリサイド微粒子の粒径である第１の粒径と、
上記第２の発光素子が備えるシリサイド微粒子の粒径で
ある第２の粒径とは異なるので、上記第１の発光素子の
発光波長と第２の発光素子の発光波長とは異なる。波長
が異なる上記第１の発光素子の発光光と第２の発光素子
の発光光とが、導波路によって波長多重並列伝送され
て、第１受光素子および第２受光素子に受光される。こ
れにより、同一の導波路によって、複数の信号が並列伝
送できる。
の素子から信号を受けて発光し、第２の発光素子が第２
の素子から信号を受けて発光する。上記第１の発光素子
が備えるシリサイド微粒子の粒径である第１の粒径と、
上記第２の発光素子が備えるシリサイド微粒子の粒径で
ある第２の粒径とは異なるので、上記第１の発光素子の
発光波長と第２の発光素子の発光波長とは異なる。波長
が異なる上記第１の発光素子の発光光と第２の発光素子
の発光光とが、導波路によって波長多重並列伝送され
て、第１受光素子および第２受光素子に受光される。こ
れにより、同一の導波路によって、複数の信号が並列伝
送できる。
【００５９】本発明の半導体装置の製造方法は、ＳＯＩ
基板の絶縁膜上のシリコン結晶層中に、第１導電型の不
純物を添加し、この不純物を活性化させる工程と、上記
シリコン結晶層上に酸化膜を形成し、この酸化膜を所定
の形状にパターニングする工程と、上記シリコン結晶層
上の上記酸化膜が形成されていない部分に、第１の真性
シリコン層をエピタキシャル成長する工程と、上記第１
の真性シリコン層上に、真性シリコンと、金属または半
導体シリサイドとを、スパッタ法、蒸着法、またはＭＢ
Ｅ法によって同時成膜する工程と、上記真性シリコン
と、金属または半導体シリサイドとからなる膜をアニー
ルして、半導体シリサイド微粒子を含む膜を形成する工
程と、上記半導体シリサイド微粒子を含む膜上に、第２
の真性シリコン層をエピタキシャル成長する工程と、上
記第２の真性シリコン層上に、第２導電型の不純物が添
加されたシリコン層を形成する工程と、上記絶縁膜上の
シリコン結晶層と、上記第２導電型の不純物が添加され
たシリコン層とに、電極を各々接続する工程とを備える
ことを特徴としている。
基板の絶縁膜上のシリコン結晶層中に、第１導電型の不
純物を添加し、この不純物を活性化させる工程と、上記
シリコン結晶層上に酸化膜を形成し、この酸化膜を所定
の形状にパターニングする工程と、上記シリコン結晶層
上の上記酸化膜が形成されていない部分に、第１の真性
シリコン層をエピタキシャル成長する工程と、上記第１
の真性シリコン層上に、真性シリコンと、金属または半
導体シリサイドとを、スパッタ法、蒸着法、またはＭＢ
Ｅ法によって同時成膜する工程と、上記真性シリコン
と、金属または半導体シリサイドとからなる膜をアニー
ルして、半導体シリサイド微粒子を含む膜を形成する工
程と、上記半導体シリサイド微粒子を含む膜上に、第２
の真性シリコン層をエピタキシャル成長する工程と、上
記第２の真性シリコン層上に、第２導電型の不純物が添
加されたシリコン層を形成する工程と、上記絶縁膜上の
シリコン結晶層と、上記第２導電型の不純物が添加され
たシリコン層とに、電極を各々接続する工程とを備える
ことを特徴としている。
【００６０】上記構成によれば、第１導電型のシリコン
結晶層上、かつ、酸化膜が形成されていない部分に、第
１の真性シリコン層を形成する。この第１の真性シリコ
ン層上に、真性シリコンと、金属または半導体シリサイ
ドとを同時成膜し、この同時に成膜された膜をアニール
して、半導体シリサイド微粒子を含む膜を形成する。こ
の半導体シリサイド微粒子を含む膜上に、第２の真性シ
リコン層、第２導電型の不純物が添加されたシリコン層
を形成する。これによって、ｐ−ｉ−ｎあるいはｎ−ｉ
−ｐ構造を有する受光素子および発光素子が、ＳＯＩ基
板の所定部分に作成される。
結晶層上、かつ、酸化膜が形成されていない部分に、第
１の真性シリコン層を形成する。この第１の真性シリコ
ン層上に、真性シリコンと、金属または半導体シリサイ
ドとを同時成膜し、この同時に成膜された膜をアニール
して、半導体シリサイド微粒子を含む膜を形成する。こ
の半導体シリサイド微粒子を含む膜上に、第２の真性シ
リコン層、第２導電型の不純物が添加されたシリコン層
を形成する。これによって、ｐ−ｉ−ｎあるいはｎ−ｉ
−ｐ構造を有する受光素子および発光素子が、ＳＯＩ基
板の所定部分に作成される。
【００６１】本発明の半導体装置の製造方法は、ＳＯＩ
基板の絶縁膜上のシリコン結晶層中に、第１導電型の不
純物を添加し、この不純物を活性化させる工程と、上記
シリコン結晶層上に酸化膜を形成し、この酸化膜を所定
の形状にパターニングする工程と、上記シリコン結晶層
上の上記酸化膜が形成されていない部分に、真性シリコ
ンと、金属または半導体シリサイドとを、スパッタ法、
蒸着法、またはＭＢＥ法によって同時成膜する工程と、
上記真性シリコンと、金属または半導体シリサイドとか
らなる膜をアニールして、上記真性シリコン中に、半導
体シリサイド微粒子を島状に形成する工程と、上記半導
体シリサイド微粒子が島状に析出された真性シリコンの
膜上に、第２導電型の不純物が添加されたシリコン層を
形成する工程と、上記絶縁膜上のシリコン結晶層と、上
記第２導電型の不純物が添加されたシリコン層とに、電
極を各々接続する工程とを備えることを特徴としてい
る。
基板の絶縁膜上のシリコン結晶層中に、第１導電型の不
純物を添加し、この不純物を活性化させる工程と、上記
シリコン結晶層上に酸化膜を形成し、この酸化膜を所定
の形状にパターニングする工程と、上記シリコン結晶層
上の上記酸化膜が形成されていない部分に、真性シリコ
ンと、金属または半導体シリサイドとを、スパッタ法、
蒸着法、またはＭＢＥ法によって同時成膜する工程と、
上記真性シリコンと、金属または半導体シリサイドとか
らなる膜をアニールして、上記真性シリコン中に、半導
体シリサイド微粒子を島状に形成する工程と、上記半導
体シリサイド微粒子が島状に析出された真性シリコンの
膜上に、第２導電型の不純物が添加されたシリコン層を
形成する工程と、上記絶縁膜上のシリコン結晶層と、上
記第２導電型の不純物が添加されたシリコン層とに、電
極を各々接続する工程とを備えることを特徴としてい
る。
【００６２】上記構成によれば、第１導電型のシリコン
結晶層上、かつ、酸化膜が形成されていない部分に、真
性シリコンと、金属または半導体シリサイドとを同時成
膜し、この同時に成膜された膜をアニールして、島状に
形成された半導体シリサイド微粒子を含む真性シリコン
の膜を形成する。この半導体シリサイド微粒子を含む真
性シリコンの膜上に、第２導電型の不純物が添加された
シリコン層を形成する。これによって、ｐ−ｎあるいは
ｎ−ｐ構造を有する受光素子および発光素子が、ＳＯＩ
基板の所定部分に作成される。
結晶層上、かつ、酸化膜が形成されていない部分に、真
性シリコンと、金属または半導体シリサイドとを同時成
膜し、この同時に成膜された膜をアニールして、島状に
形成された半導体シリサイド微粒子を含む真性シリコン
の膜を形成する。この半導体シリサイド微粒子を含む真
性シリコンの膜上に、第２導電型の不純物が添加された
シリコン層を形成する。これによって、ｐ−ｎあるいは
ｎ−ｐ構造を有する受光素子および発光素子が、ＳＯＩ
基板の所定部分に作成される。
【００６３】本発明の半導体装置の製造方法は、ＳＯＩ
基板の絶縁膜上のシリコン結晶層中に、第１導電型の不
純物を添加し、この不純物を活性化させる工程と、上記
シリコン結晶層上に酸化膜を形成し、この酸化膜を所定
の形状にパターニングする工程と、上記シリコン結晶層
上の上記酸化膜が形成されていない部分に、真性シリコ
ン膜を、スパッタ法、蒸着法、またはＭＢＥ法によって
成膜する工程と、上記真性シリコン膜中に、Ｆｅ、Ｍ
ｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、
またはＩｒの金属イオンをイオン注入する工程と、上記
金属イオンが注入された真性シリコン膜をアニールし
て、上記真性シリコン膜中に、上記金属イオンを含む半
導体シリサイド微粒子を島状に形成する工程と、上記半
導体シリサイド微粒子が島状に形成された真性シリコン
の膜上に、第２導電型の不純物が添加されたシリコン層
を形成する工程と、上記絶縁膜上のシリコン結晶層と、
上記第２導電型の不純物が添加されたシリコン層とに、
電極を各々接続する工程とを備えることを特徴としてい
る。
基板の絶縁膜上のシリコン結晶層中に、第１導電型の不
純物を添加し、この不純物を活性化させる工程と、上記
シリコン結晶層上に酸化膜を形成し、この酸化膜を所定
の形状にパターニングする工程と、上記シリコン結晶層
上の上記酸化膜が形成されていない部分に、真性シリコ
ン膜を、スパッタ法、蒸着法、またはＭＢＥ法によって
成膜する工程と、上記真性シリコン膜中に、Ｆｅ、Ｍ
ｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、
またはＩｒの金属イオンをイオン注入する工程と、上記
金属イオンが注入された真性シリコン膜をアニールし
て、上記真性シリコン膜中に、上記金属イオンを含む半
導体シリサイド微粒子を島状に形成する工程と、上記半
導体シリサイド微粒子が島状に形成された真性シリコン
の膜上に、第２導電型の不純物が添加されたシリコン層
を形成する工程と、上記絶縁膜上のシリコン結晶層と、
上記第２導電型の不純物が添加されたシリコン層とに、
電極を各々接続する工程とを備えることを特徴としてい
る。
【００６４】上記構成によれば、第１導電型のシリコン
結晶層上、かつ、酸化膜が形成されていない部分に真性
シリコン膜を成膜し、この真性シリコン膜中に金属イオ
ンを注入し、アニールして、上記真性シリコン膜中に、
上記金属イオンを含む半導体シリサイド微粒子を島状に
形成する。この半導体シリサイド微粒子が島状に形成さ
れた真性シリコンの膜上に、第２導電型の不純物が添加
されたシリコン層を形成する。これによって、ｐ−ｉ−
ｎあるいはｎ−ｉ−ｐ構造を有する受光素子および発光
素子が、ＳＯＩ基板の所定部分に作成される。
結晶層上、かつ、酸化膜が形成されていない部分に真性
シリコン膜を成膜し、この真性シリコン膜中に金属イオ
ンを注入し、アニールして、上記真性シリコン膜中に、
上記金属イオンを含む半導体シリサイド微粒子を島状に
形成する。この半導体シリサイド微粒子が島状に形成さ
れた真性シリコンの膜上に、第２導電型の不純物が添加
されたシリコン層を形成する。これによって、ｐ−ｉ−
ｎあるいはｎ−ｉ−ｐ構造を有する受光素子および発光
素子が、ＳＯＩ基板の所定部分に作成される。
【００６５】本発明の半導体装置の製造方法は、ＳＯＩ
基板の絶縁膜上のシリコン結晶層中に、第１導電型の不
純物を添加し、この不純物を活性化させる工程と、上記
シリコン結晶層上に酸化膜を形成し、この酸化膜を所定
の形状にパターニングする工程と、上記シリコン結晶層
中の上記酸化膜が形成されていない部分に、Ｆｅ、Ｍ
ｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、
またはＩｒの金属イオンをイオン注入する工程と、上記
金属イオンが注入されたシリコン結晶層をアニールし
て、上記シリコン結晶層中に、上記金属イオンを含む半
導体シリサイド微粒子を島状に形成する工程と、上記半
導体シリサイド微粒子が島状に形成されたシリコン結晶
層上に、第２導電型の不純物が添加されたシリコン層を
形成する工程と、上記絶縁膜上のシリコン結晶層と、上
記第２導電型の不純物が添加されたシリコン層とに、電
極を各々接続する工程とを備えることを特徴としてい
る。
基板の絶縁膜上のシリコン結晶層中に、第１導電型の不
純物を添加し、この不純物を活性化させる工程と、上記
シリコン結晶層上に酸化膜を形成し、この酸化膜を所定
の形状にパターニングする工程と、上記シリコン結晶層
中の上記酸化膜が形成されていない部分に、Ｆｅ、Ｍ
ｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、
またはＩｒの金属イオンをイオン注入する工程と、上記
金属イオンが注入されたシリコン結晶層をアニールし
て、上記シリコン結晶層中に、上記金属イオンを含む半
導体シリサイド微粒子を島状に形成する工程と、上記半
導体シリサイド微粒子が島状に形成されたシリコン結晶
層上に、第２導電型の不純物が添加されたシリコン層を
形成する工程と、上記絶縁膜上のシリコン結晶層と、上
記第２導電型の不純物が添加されたシリコン層とに、電
極を各々接続する工程とを備えることを特徴としてい
る。
【００６６】上記構成によれば、第１導電型のシリコン
結晶層中であって、酸化膜が形成されていない部分の下
方に、金属イオンを注入し、アニールして、上記シリコ
ン結晶層中に、上記金属イオンを含む半導体シリサイド
微粒子を島状に形成する。この半導体シリサイド微粒子
が島状に形成されたシリコン結晶層上に、第２導電型の
不純物が添加されたシリコン層を形成する。これによっ
て、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有する受光素
子および発光素子が、ＳＯＩ基板の所定部分に、比較的
容易に作成される。また、上記半導体シリサイド微粒子
を上記シリコン結晶層中に形成することによって、発光
素子の発光部および受光素子の受光部が上記シリコン結
晶層中に形成されるので、この発光部および受光部に導
波路を隣接させることにより、上記発光部から容易に光
を取り出し、また、上記受光部に容易に光を導くことが
できる。すなわち、上記発光素子および受光素子は、シ
リコン結晶層中に形成される導波路との接続性が、容易
かつ良好になる。
結晶層中であって、酸化膜が形成されていない部分の下
方に、金属イオンを注入し、アニールして、上記シリコ
ン結晶層中に、上記金属イオンを含む半導体シリサイド
微粒子を島状に形成する。この半導体シリサイド微粒子
が島状に形成されたシリコン結晶層上に、第２導電型の
不純物が添加されたシリコン層を形成する。これによっ
て、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有する受光素
子および発光素子が、ＳＯＩ基板の所定部分に、比較的
容易に作成される。また、上記半導体シリサイド微粒子
を上記シリコン結晶層中に形成することによって、発光
素子の発光部および受光素子の受光部が上記シリコン結
晶層中に形成されるので、この発光部および受光部に導
波路を隣接させることにより、上記発光部から容易に光
を取り出し、また、上記受光部に容易に光を導くことが
できる。すなわち、上記発光素子および受光素子は、シ
リコン結晶層中に形成される導波路との接続性が、容易
かつ良好になる。
【００６７】本発明の半導体装置の製造方法は、ＳＯＩ
基板の絶縁膜上のシリコン結晶層に、ＭＯＳＦＥＴ（金
属・酸化膜・半導体電界効果トランジスタ）のソースお
よびドレインとなる第１導電型の第１領域を形成する工
程と、上記シリコン結晶層に、上記第１領域から所定の
距離をおいて、第２導電型の第２領域を形成する工程
と、上記シリコン結晶層の上記第１領域と第２領域との
間の領域に、金属イオンを注入する工程と、上記シリコ
ン結晶層の上記金属イオンを注入した領域に、半導体シ
リサイド微粒子を形成するための熱処理を施す工程と、
上記シリコン結晶の第１領域と、第２領域とに、電極を
各々接続する工程とを備えることを特徴としている。
基板の絶縁膜上のシリコン結晶層に、ＭＯＳＦＥＴ（金
属・酸化膜・半導体電界効果トランジスタ）のソースお
よびドレインとなる第１導電型の第１領域を形成する工
程と、上記シリコン結晶層に、上記第１領域から所定の
距離をおいて、第２導電型の第２領域を形成する工程
と、上記シリコン結晶層の上記第１領域と第２領域との
間の領域に、金属イオンを注入する工程と、上記シリコ
ン結晶層の上記金属イオンを注入した領域に、半導体シ
リサイド微粒子を形成するための熱処理を施す工程と、
上記シリコン結晶の第１領域と、第２領域とに、電極を
各々接続する工程とを備えることを特徴としている。
【００６８】上記構成によれば、ＳＯＩ基板上に、ＭＯ
ＳＦＥＴと、このＭＯＳＦＥＴのソースおよびドレイン
に接続された発光素子および受光素子が形成され、電気
信号と光信号との間を変換するモノリシックの半導体装
置が得られる。
ＳＦＥＴと、このＭＯＳＦＥＴのソースおよびドレイン
に接続された発光素子および受光素子が形成され、電気
信号と光信号との間を変換するモノリシックの半導体装
置が得られる。
【００６９】また、上記発光素子または受光素子は、Ｍ
ＯＳＦＥＴの標準的な製造プロセスによって形成される
ので、従来のＭＯＳＦＥＴの製造ラインを利用して、Ｓ
ＯＩ基板にＭＯＳＦＥＴ、発光素子、および受光素子を
備える半導体装置が、安価に製造される。
ＯＳＦＥＴの標準的な製造プロセスによって形成される
ので、従来のＭＯＳＦＥＴの製造ラインを利用して、Ｓ
ＯＩ基板にＭＯＳＦＥＴ、発光素子、および受光素子を
備える半導体装置が、安価に製造される。
【００７０】本発明の半導体装置の製造方法は、ＳＯＩ
基板の絶縁膜上のシリコン結晶層に、上記絶縁膜に達し
ない深さのトレンチを形成し、このトレンチに絶縁体を
充填して分離体を形成し、この分離体の両側かつ上記絶
縁膜上に、バイポーラ素子のコレクタ領域に接続する第
１導電型の第１領域を形成する工程と、上記シリコン結
晶層の上記分離体の一方の側であって上記第１領域の上
方に、金属イオンを注入する工程と、上記シリコン結晶
層の上記金属イオンを注入した領域に、半導体シリサイ
ド微粒子を形成するための熱処理を施す工程と、上記シ
リコン結晶層の上記半導体シリサイド微粒子を形成した
領域の上方に、第２導電型の第２領域を形成する工程
と、上記シリコン結晶層の上記分離体の他方の側に、バ
イポーラ素子を形成する工程と、上記シリコン結晶層の
第２領域と、上記バイポーラ素子に、電極を各々接続す
る工程とを備えることを特徴としている。
基板の絶縁膜上のシリコン結晶層に、上記絶縁膜に達し
ない深さのトレンチを形成し、このトレンチに絶縁体を
充填して分離体を形成し、この分離体の両側かつ上記絶
縁膜上に、バイポーラ素子のコレクタ領域に接続する第
１導電型の第１領域を形成する工程と、上記シリコン結
晶層の上記分離体の一方の側であって上記第１領域の上
方に、金属イオンを注入する工程と、上記シリコン結晶
層の上記金属イオンを注入した領域に、半導体シリサイ
ド微粒子を形成するための熱処理を施す工程と、上記シ
リコン結晶層の上記半導体シリサイド微粒子を形成した
領域の上方に、第２導電型の第２領域を形成する工程
と、上記シリコン結晶層の上記分離体の他方の側に、バ
イポーラ素子を形成する工程と、上記シリコン結晶層の
第２領域と、上記バイポーラ素子に、電極を各々接続す
る工程とを備えることを特徴としている。
【００７１】上記構成によれば、ＳＯＩ基板上に、バイ
ポーラ素子と、このバイポーラ素子のコレクタに接続さ
れた発光素子および受光素子が形成され、電気信号と光
信号との間を変換するモノリシックの半導体装置が得ら
れる。
ポーラ素子と、このバイポーラ素子のコレクタに接続さ
れた発光素子および受光素子が形成され、電気信号と光
信号との間を変換するモノリシックの半導体装置が得ら
れる。
【００７２】１実施形態の半導体装置の製造方法は、上
記半導体シリサイド微粒子に、Ｅｒを添加する。
記半導体シリサイド微粒子に、Ｅｒを添加する。
【００７３】上記実施形態によれば、上記シリサイド微
粒子にＥｒを添加することによって、発光効率の良好な
発光素子、および、受光効率の良好な受光素子を備える
半導体装置が作成される。
粒子にＥｒを添加することによって、発光効率の良好な
発光素子、および、受光効率の良好な受光素子を備える
半導体装置が作成される。
【００７４】
【発明の実施の形態】以下、本発明を図示の実施の形態
により詳細に説明する。
により詳細に説明する。
【００７５】（第１実施形態）図１（ａ），（ｂ），
（ｃ）は、本発明の第１実施形態の半導体装置を製造す
る工程を示す図である。本実施形態では、本発明の半導
体装置が備える発光素子、受光素子、および導波路のう
ち、発光素子を形成する工程を説明する。
（ｃ）は、本発明の第１実施形態の半導体装置を製造す
る工程を示す図である。本実施形態では、本発明の半導
体装置が備える発光素子、受光素子、および導波路のう
ち、発光素子を形成する工程を説明する。
【００７６】まず、図１（ａ）に示すようなシリコン単
結晶層１１と、このシリコン単結晶層１１上に形成され
た埋め込み酸化膜１２と、この埋め込み酸化膜１２上に
位置して３０〜１００ｎｍ程度の膜厚を有するＳＯＩ層
１３とからなるＳＯＩ基板を用意する。上記ＳＯＩ基板
のＳＯＩ層１３に、３０〜６０ｋｅＶ程度の注入エネル
ギー、および、１０１４〜１０１５ｃｍ−２程度の注入
量で、砒素などのｎ型不純物をイオン注入する。このＳ
ＯＩ層１３は、後述する発光材料であるβ−Ｆｅシリサ
イド微粒子への電子の供給源となるので、熱処理後の不
純物濃度が１×１０１９〜１×１０２１ｃｍ−３程度と
なるように、エネルギーやドーズ量などの注入条件を設
定する。
結晶層１１と、このシリコン単結晶層１１上に形成され
た埋め込み酸化膜１２と、この埋め込み酸化膜１２上に
位置して３０〜１００ｎｍ程度の膜厚を有するＳＯＩ層
１３とからなるＳＯＩ基板を用意する。上記ＳＯＩ基板
のＳＯＩ層１３に、３０〜６０ｋｅＶ程度の注入エネル
ギー、および、１０１４〜１０１５ｃｍ−２程度の注入
量で、砒素などのｎ型不純物をイオン注入する。このＳ
ＯＩ層１３は、後述する発光材料であるβ−Ｆｅシリサ
イド微粒子への電子の供給源となるので、熱処理後の不
純物濃度が１×１０１９〜１×１０２１ｃｍ−３程度と
なるように、エネルギーやドーズ量などの注入条件を設
定する。
【００７７】その後、上記ＳＯＩ層１３上に、図示しな
いレジストを、膜厚が例えば３００ｎｍ程度になるよう
に塗布する。続いて、ステッパーなどの紫外線露光機に
より、上記レジスト膜の所定のパターン領域を露光し、
このレジスト膜の露光部分を現像、ベークして、レジス
トパターンを形成する。このＳＯＩ基板上に、方向性ス
パッタリング法などにより、シリコン酸化膜を例えば３
００ｎｍ程度の厚さに堆積する。これによって、上記レ
ジストパターンの開口部では、ＳＯＩ層１３上にシリコ
ン酸化膜が形成される。次いで、リフトオフ法によっ
て、上記レジストパターンおよびＳＯＩ層１３上に堆積
したシリコン酸化膜を除去すると、図１（ａ）に示すよ
うなシリコン酸化膜によるマスクパターン１４が、ＳＯ
Ｉ層１３上に形成される。
いレジストを、膜厚が例えば３００ｎｍ程度になるよう
に塗布する。続いて、ステッパーなどの紫外線露光機に
より、上記レジスト膜の所定のパターン領域を露光し、
このレジスト膜の露光部分を現像、ベークして、レジス
トパターンを形成する。このＳＯＩ基板上に、方向性ス
パッタリング法などにより、シリコン酸化膜を例えば３
００ｎｍ程度の厚さに堆積する。これによって、上記レ
ジストパターンの開口部では、ＳＯＩ層１３上にシリコ
ン酸化膜が形成される。次いで、リフトオフ法によっ
て、上記レジストパターンおよびＳＯＩ層１３上に堆積
したシリコン酸化膜を除去すると、図１（ａ）に示すよ
うなシリコン酸化膜によるマスクパターン１４が、ＳＯ
Ｉ層１３上に形成される。
【００７８】次に、上記ＳＯＩ層１３上の上記マスクパ
ターン１４が形成されていない部分に、ノンドープシリ
コンとβ−Ｆｅシリサイドとを、各々独立して同時にス
パッタすることによって、ノンドープシリコンとβ−Ｆ
ｅシリサイドとの混合膜を形成する。その後、上記混合
膜に、６００〜９００℃の温度で、ＲＴＡなどの急速昇
降温アニ−ルを施す。これによって、ノンドープシリコ
ンのマトリックス中に１．５ｎｍ〜２０ｎｍ程度の結晶
またはアモルファス状態のβ−Ｆｅシリサイドの微粒子
を島状に析出させて、半導体シリサイドとしてのβ−Ｆ
ｅシリサイドの微粒子を備えるβ−Ｆｅシリサイド微粒
子膜１５を作製する（図１（ｂ））。
ターン１４が形成されていない部分に、ノンドープシリ
コンとβ−Ｆｅシリサイドとを、各々独立して同時にス
パッタすることによって、ノンドープシリコンとβ−Ｆ
ｅシリサイドとの混合膜を形成する。その後、上記混合
膜に、６００〜９００℃の温度で、ＲＴＡなどの急速昇
降温アニ−ルを施す。これによって、ノンドープシリコ
ンのマトリックス中に１．５ｎｍ〜２０ｎｍ程度の結晶
またはアモルファス状態のβ−Ｆｅシリサイドの微粒子
を島状に析出させて、半導体シリサイドとしてのβ−Ｆ
ｅシリサイドの微粒子を備えるβ−Ｆｅシリサイド微粒
子膜１５を作製する（図１（ｂ））。
【００７９】ここにおいて、上記ノンドープシリコンと
β−Ｆｅシリサイドとの混合膜は、ＭＢＥ、ＣＶＤなど
によって形成してもよい。
β−Ｆｅシリサイドとの混合膜は、ＭＢＥ、ＣＶＤなど
によって形成してもよい。
【００８０】その後、図１（ｃ）に示すように、上記β
−Ｆｅシリサイド微粒子膜１５の上に、ｐ型不純物が1
×１０１９〜1×１０２１ｃｍ−３程度の濃度でドーピ
ングされたｐ型シリコン層１８を、例えば５０ｎｍ〜３
００ｎｍ程度エピタキシャル成長する。最後に、上記Ｓ
ＯＩ層１３に、図示しない引出し電極を接続してｎ型電
極を形成し、上記ｐ型シリコン層１８に図示しない電極
を接続してｐ型電極を形成して、発光素子が完成する。
−Ｆｅシリサイド微粒子膜１５の上に、ｐ型不純物が1
×１０１９〜1×１０２１ｃｍ−３程度の濃度でドーピ
ングされたｐ型シリコン層１８を、例えば５０ｎｍ〜３
００ｎｍ程度エピタキシャル成長する。最後に、上記Ｓ
ＯＩ層１３に、図示しない引出し電極を接続してｎ型電
極を形成し、上記ｐ型シリコン層１８に図示しない電極
を接続してｐ型電極を形成して、発光素子が完成する。
【００８１】上記実施形態によれば、上記ｐ型シリコン
層１８とｎ型のＳＯＩ層１３との界面にβ−Ｆｅシリサ
イド微粒子膜１５を備えるｐ−ｎ接合構造が形成され
る。上記ｐ−ｎ接合の界面に形成されたβ−Ｆｅシリサ
イド微粒子膜１５は、バンドギャップを有して量子サイ
ズ効果を有するので、高輝度発光が可能であり、高効率
の発光素子が形成できる。また、本実施形態の発光素子
は、上記β−Ｆｅシリサイド微粒子膜１５に入射した光
による光学遷移によってキャリアを生成するので、受光
素子としても機能できる。
層１８とｎ型のＳＯＩ層１３との界面にβ−Ｆｅシリサ
イド微粒子膜１５を備えるｐ−ｎ接合構造が形成され
る。上記ｐ−ｎ接合の界面に形成されたβ−Ｆｅシリサ
イド微粒子膜１５は、バンドギャップを有して量子サイ
ズ効果を有するので、高輝度発光が可能であり、高効率
の発光素子が形成できる。また、本実施形態の発光素子
は、上記β−Ｆｅシリサイド微粒子膜１５に入射した光
による光学遷移によってキャリアを生成するので、受光
素子としても機能できる。
【００８２】上記実施形態において、上記β−Ｆｅシリ
サイド微粒子膜１５には、Ｅｒを含ませてもよい。上記
β−Ｆｅシリサイド微粒子膜１５にキャリアが注入され
た際、上記Ｅｒが発光中心として働いて、上記発光素子
は、さらに高輝度発光ができる。
サイド微粒子膜１５には、Ｅｒを含ませてもよい。上記
β−Ｆｅシリサイド微粒子膜１５にキャリアが注入され
た際、上記Ｅｒが発光中心として働いて、上記発光素子
は、さらに高輝度発光ができる。
【００８３】上記実施形態において、ＳＯＩ層１３上に
は、上記マスクパターン１４を配置しないで、ＳＯＩ層
１３上の全面に、β−Ｆｅシリサイド微粒子膜１５、ｐ
型シリコン層１８を積層してｐ−ｎ構造を形成し、その
後、リソグラフィ、エッチングプロセスによって、上記
ＳＯＩ層１３上の半導体層を所定の形状に形成してもよ
い。
は、上記マスクパターン１４を配置しないで、ＳＯＩ層
１３上の全面に、β−Ｆｅシリサイド微粒子膜１５、ｐ
型シリコン層１８を積層してｐ−ｎ構造を形成し、その
後、リソグラフィ、エッチングプロセスによって、上記
ＳＯＩ層１３上の半導体層を所定の形状に形成してもよ
い。
【００８４】また、ＳＯＩ層１３にｐ型不純物を添加す
ると共に、β−Ｆｅシリサイド微粒子膜１５上にｎ型シ
リコン層を配置して、ｎ−ｐ構造を構成してもよい。
ると共に、β−Ｆｅシリサイド微粒子膜１５上にｎ型シ
リコン層を配置して、ｎ−ｐ構造を構成してもよい。
【００８５】また、本実施形態の半導体は、ＳＯＩ基板
中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１
３に形成したが、ガラスなどの絶縁基板上に形成された
結晶性あるいは非晶質シリコン膜に形成してもよい。
中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１
３に形成したが、ガラスなどの絶縁基板上に形成された
結晶性あるいは非晶質シリコン膜に形成してもよい。
【００８６】（第２実施形態）図２（ａ），（ｂ）は、
本発明の第２実施形態の半導体装置を製造する工程を示
す図である。本実施形態では、本発明の半導体装置が備
える発光素子、受光素子、および導波路のうち、発光素
子を形成する工程を説明する。第２実施形態の半導体装
置の製造方法において、第１実施形態と同一の部分には
同一の参照番号を付して、詳細な説明を省略する。
本発明の第２実施形態の半導体装置を製造する工程を示
す図である。本実施形態では、本発明の半導体装置が備
える発光素子、受光素子、および導波路のうち、発光素
子を形成する工程を説明する。第２実施形態の半導体装
置の製造方法において、第１実施形態と同一の部分には
同一の参照番号を付して、詳細な説明を省略する。
【００８７】まず、第１実施形態と同様に、ＳＯＩ基板
を用意し、このＳＯＩ基板のＳＯＩ層１３に、第１実施
形態と同様に砒素などのｎ型不純物をイオン注入する。
その後、上記ＳＯＩ層１３上に、図１（ａ）と同様のシ
リコン酸化膜によるマスクパターン１４を形成する。
を用意し、このＳＯＩ基板のＳＯＩ層１３に、第１実施
形態と同様に砒素などのｎ型不純物をイオン注入する。
その後、上記ＳＯＩ層１３上に、図１（ａ）と同様のシ
リコン酸化膜によるマスクパターン１４を形成する。
【００８８】次に、上記ＳＯＩ層１３上の上記マスクパ
ターン１４が形成されていない部分に、ＣＶＤ、スパッ
タリング法などによって、第１の真性シリコン層２６を
エピ成長する。この真性シリコン層２６上に、ノンドー
プシリコンと半導体シリサイドとしてのβ−Ｆｅシリサ
イドとを各々独立して同時にスパッタして、ノンドープ
シリコンとβ−Ｆｅシリサイドとの混合膜を形成する。
引き続き、上記混合膜に、６００〜９００℃の温度でＲ
ＴＡなどの急速昇降温アニールを施して、ノンドープシ
リコン中に１．５ｎｍ〜２０ｎｍ程度の粒径を有するア
モルファス状態のβ−Ｆｅシリサイド微粒子を島状に析
出させる。これによって、β−Ｆｅシリサイド微粒子膜
２７を形成する。その後、図２（ａ）に示すように、上
記β−Ｆｅシリサイド微粒子膜２７上に、ＣＶＤ、スパ
ッタリング法などによって、第２の真性シリコン層２８
をエピ成長する。
ターン１４が形成されていない部分に、ＣＶＤ、スパッ
タリング法などによって、第１の真性シリコン層２６を
エピ成長する。この真性シリコン層２６上に、ノンドー
プシリコンと半導体シリサイドとしてのβ−Ｆｅシリサ
イドとを各々独立して同時にスパッタして、ノンドープ
シリコンとβ−Ｆｅシリサイドとの混合膜を形成する。
引き続き、上記混合膜に、６００〜９００℃の温度でＲ
ＴＡなどの急速昇降温アニールを施して、ノンドープシ
リコン中に１．５ｎｍ〜２０ｎｍ程度の粒径を有するア
モルファス状態のβ−Ｆｅシリサイド微粒子を島状に析
出させる。これによって、β−Ｆｅシリサイド微粒子膜
２７を形成する。その後、図２（ａ）に示すように、上
記β−Ｆｅシリサイド微粒子膜２７上に、ＣＶＤ、スパ
ッタリング法などによって、第２の真性シリコン層２８
をエピ成長する。
【００８９】続いて、図２（ｂ）に示すように、上記Ｓ
ＯＩ層１３の不純物と逆の導電型であるｐ型不純物が1
×１０１９〜1×１０２１ｃｍ−３程度の濃度でドーピ
ングされたｐ型シリコンを、例えば５０ｎｍ〜３００ｎ
ｍ程度エピタキシャル成長し、パターニングして、ｐ型
シリコン層２９を形成する。これにより、ｐ−ｉ−ｎ接
合構造が得られる。上記ＳＯＩ層１３に、図示しない引
出し電極を接続してｎ型電極を形成し、上記ｐ型シリコ
ン層２９に図示しない電極を接続してｐ型電極を形成し
て、発光素子が完成する。
ＯＩ層１３の不純物と逆の導電型であるｐ型不純物が1
×１０１９〜1×１０２１ｃｍ−３程度の濃度でドーピ
ングされたｐ型シリコンを、例えば５０ｎｍ〜３００ｎ
ｍ程度エピタキシャル成長し、パターニングして、ｐ型
シリコン層２９を形成する。これにより、ｐ−ｉ−ｎ接
合構造が得られる。上記ＳＯＩ層１３に、図示しない引
出し電極を接続してｎ型電極を形成し、上記ｐ型シリコ
ン層２９に図示しない電極を接続してｐ型電極を形成し
て、発光素子が完成する。
【００９０】本実施形態によれば、上記ｐ−ｉ−ｎ接合
構造のｉ層中に設けられたβ−Ｆｅシリサイド微粒子
は、バンドギャップを有し、さらに、１．５ｎｍ〜２０
ｎｍの粒径を有して量子サイズ効果を奏するので、ｎ型
のＳＯＩ層１３を経て注入された電子により、上記β−
Ｆｅシリサイド微粒子でエネルギーの直接遷移が生じ
て、高輝度に発光する。また、本実施形態の発光素子
は、上記β−Ｆｅシリサイド微粒子膜１７への入射光に
よる光学遷移によってキャリアを生成するので、受光素
子としても機能できる。
構造のｉ層中に設けられたβ−Ｆｅシリサイド微粒子
は、バンドギャップを有し、さらに、１．５ｎｍ〜２０
ｎｍの粒径を有して量子サイズ効果を奏するので、ｎ型
のＳＯＩ層１３を経て注入された電子により、上記β−
Ｆｅシリサイド微粒子でエネルギーの直接遷移が生じ
て、高輝度に発光する。また、本実施形態の発光素子
は、上記β−Ｆｅシリサイド微粒子膜１７への入射光に
よる光学遷移によってキャリアを生成するので、受光素
子としても機能できる。
【００９１】上記実施形態において、ＳＯＩ層１３上に
は、図１（ａ）に示すようなマスクパターン１４を配置
しないで、ＳＯＩ層１３上の全面に、第１真性シリコン
層、β−Ｆｅシリサイド微粒子膜、第２真性シリコン
層、ｐ型シリコン層を積層してｐ−ｉ−ｎ構造を形成
し、その後、リソグラフィ、エッチングプロセスによっ
て、上記ＳＯＩ層１３上の半導体層を所定の形状に形成
してもよい。
は、図１（ａ）に示すようなマスクパターン１４を配置
しないで、ＳＯＩ層１３上の全面に、第１真性シリコン
層、β−Ｆｅシリサイド微粒子膜、第２真性シリコン
層、ｐ型シリコン層を積層してｐ−ｉ−ｎ構造を形成
し、その後、リソグラフィ、エッチングプロセスによっ
て、上記ＳＯＩ層１３上の半導体層を所定の形状に形成
してもよい。
【００９２】また、ＳＯＩ層１３にｐ型不純物を添加す
ると共に、真性シリコン層２８上にｎ型シリコン層を配
置して、ｎ−ｉ−ｐ構造を構成してもよい。
ると共に、真性シリコン層２８上にｎ型シリコン層を配
置して、ｎ−ｉ−ｐ構造を構成してもよい。
【００９３】また、本実施形態の半導体は、ＳＯＩ基板
中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１
３に形成したが、ガラスなどの絶縁基板上に形成された
結晶性あるいは非晶質シリコン膜に形成してもよい。
中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１
３に形成したが、ガラスなどの絶縁基板上に形成された
結晶性あるいは非晶質シリコン膜に形成してもよい。
【００９４】（第３実施形態）図３（ａ），（ｂ），
（ｃ）は、本発明の第３実施形態の半導体装置を製造す
る工程を示す図である。本実施形態では、半導体装置の
発光素子を形成する工程を説明する。第３実施形態の半
導体装置の製造方法において、第１実施形態と同一の部
分には同一の参照番号を付して、詳細な説明を省略す
る。
（ｃ）は、本発明の第３実施形態の半導体装置を製造す
る工程を示す図である。本実施形態では、半導体装置の
発光素子を形成する工程を説明する。第３実施形態の半
導体装置の製造方法において、第１実施形態と同一の部
分には同一の参照番号を付して、詳細な説明を省略す
る。
【００９５】まず、第１実施形態と同様に、ＳＯＩ基板
を用意し、このＳＯＩ基板のＳＯＩ層１３に、砒素など
のｎ型不純物を、１０１５〜１０１７ｃｍ−３程度の濃
度になるようにイオン注入する。その後、上記ＳＯＩ層
１３上に、図１（ａ）と同様のシリコン酸化膜によるマ
スクパターン１４を形成する。
を用意し、このＳＯＩ基板のＳＯＩ層１３に、砒素など
のｎ型不純物を、１０１５〜１０１７ｃｍ−３程度の濃
度になるようにイオン注入する。その後、上記ＳＯＩ層
１３上に、図１（ａ）と同様のシリコン酸化膜によるマ
スクパターン１４を形成する。
【００９６】続いて、上記ＳＯＩ層１３上であって上記
マスクパターン１４が配置されていない部分であるウィ
ンドウから、ＳＯＩ層１３に、砒素、燐などのｎ型不純
物をイオン注入し、アニールする。これによって、図３
（ａ）に示すように、上記ＳＯＩ層１３の表面からＳＯ
Ｉ層１３の厚みの１／５〜１／２程度の深さまでの部分
に、１０１７〜１０２０ｃｍ−３程度の濃度のｎ型不純
物を有するｎ＋型領域３５を形成する。
マスクパターン１４が配置されていない部分であるウィ
ンドウから、ＳＯＩ層１３に、砒素、燐などのｎ型不純
物をイオン注入し、アニールする。これによって、図３
（ａ）に示すように、上記ＳＯＩ層１３の表面からＳＯ
Ｉ層１３の厚みの１／５〜１／２程度の深さまでの部分
に、１０１７〜１０２０ｃｍ−３程度の濃度のｎ型不純
物を有するｎ＋型領域３５を形成する。
【００９７】さらに、上記マスクパターン１４のウイン
ドウを通して、ボロンイオンを注入、アニールして、ｐ
+型領域３６を形成する。上記ｐ＋型領域３６は、上記
ｎ＋型領域３５内に形成する。その後、上記ｐ＋型領域
３６の下端であって、上記ｎ＋型領域との境界に、鉄な
どの金属イオンを１０１６〜１０１８ｃｍ−２程度の注
入量でイオン注入する。引き続き、６００〜９００℃の
ＲＴＡ熱処理を施すことにより、上記イオン注入した鉄
を結晶化させ、シリサイド化、微粒子化して、半導体シ
リサイドとしてのＦｅシリサイドの微粒子を備えるＦｅ
シリサイド微粒子膜３７を形成する（図３（ｂ））。
ドウを通して、ボロンイオンを注入、アニールして、ｐ
+型領域３６を形成する。上記ｐ＋型領域３６は、上記
ｎ＋型領域３５内に形成する。その後、上記ｐ＋型領域
３６の下端であって、上記ｎ＋型領域との境界に、鉄な
どの金属イオンを１０１６〜１０１８ｃｍ−２程度の注
入量でイオン注入する。引き続き、６００〜９００℃の
ＲＴＡ熱処理を施すことにより、上記イオン注入した鉄
を結晶化させ、シリサイド化、微粒子化して、半導体シ
リサイドとしてのＦｅシリサイドの微粒子を備えるＦｅ
シリサイド微粒子膜３７を形成する（図３（ｂ））。
【００９８】その後、図３（ｃ）に示すように、上記ｐ
+型領域３６の上に、上記ＳＯＩ層１３の不純物と逆の
導電型であるｐ型不純物が1×１０１５〜1×１０１７ｃ
ｍ− ３程度の濃度でドーピングされたｐ型シリコン層３
８を、例えば１００ｎｍ〜３００ｎｍ程度エピタキシャ
ル成長する。最後に、上記ＳＯＩ層１３に、図示しない
引出し電極を接続してｎ型電極を形成し、上記ｐ型シリ
コン層２８に図示しない電極を接続してｐ型電極を形成
して、発光素子が完成する。
+型領域３６の上に、上記ＳＯＩ層１３の不純物と逆の
導電型であるｐ型不純物が1×１０１５〜1×１０１７ｃ
ｍ− ３程度の濃度でドーピングされたｐ型シリコン層３
８を、例えば１００ｎｍ〜３００ｎｍ程度エピタキシャ
ル成長する。最後に、上記ＳＯＩ層１３に、図示しない
引出し電極を接続してｎ型電極を形成し、上記ｐ型シリ
コン層２８に図示しない電極を接続してｐ型電極を形成
して、発光素子が完成する。
【００９９】上記実施形態によれば、上記ｐ+型領域３
６とｎ＋型領域３５との界面にＦｅシリサイド微粒子膜
３７を備えるｐ−ｎ接合構造が形成される。上記ｐ−ｎ
接合の界面に形成されたＦｅシリサイド微粒子膜３７
は、バンドギャップを有して量子サイズ効果を有するの
で、高輝度発光が可能であり、高効率の発光素子が形成
できる。本実施形態の発光素子は、上記Ｆｅシリサイド
微粒子膜３７に入射する光による光学遷移によってキャ
リアを生成するので、受光素子としても機能できる。
６とｎ＋型領域３５との界面にＦｅシリサイド微粒子膜
３７を備えるｐ−ｎ接合構造が形成される。上記ｐ−ｎ
接合の界面に形成されたＦｅシリサイド微粒子膜３７
は、バンドギャップを有して量子サイズ効果を有するの
で、高輝度発光が可能であり、高効率の発光素子が形成
できる。本実施形態の発光素子は、上記Ｆｅシリサイド
微粒子膜３７に入射する光による光学遷移によってキャ
リアを生成するので、受光素子としても機能できる。
【０１００】上記実施形態において、ＳＯＩ層１３をｎ
型にしたが、ＳＯＩ層１３をｐ型にして発光素子を形成
してもよい。すなわち、ｐ型のＳＯＩ層１３の表面から
ＳＯＩ層１３の厚みの１／５〜１／２程度の深さまでの
部分に、ｐ型不純物を注入してｐ＋型領域を形成し、こ
のｐ＋型領域内に、ｎ型不純物を注入してｎ＋型領域を
形成し、このｎ＋型領域の下端であって、上記ｐ＋型領
域との境界に、Ｆｅシリサイド微粒子膜３７を形成して
もよい。この場合、上記ｎ＋型領域上にはｎ型シリコン
層を形成する。
型にしたが、ＳＯＩ層１３をｐ型にして発光素子を形成
してもよい。すなわち、ｐ型のＳＯＩ層１３の表面から
ＳＯＩ層１３の厚みの１／５〜１／２程度の深さまでの
部分に、ｐ型不純物を注入してｐ＋型領域を形成し、こ
のｐ＋型領域内に、ｎ型不純物を注入してｎ＋型領域を
形成し、このｎ＋型領域の下端であって、上記ｐ＋型領
域との境界に、Ｆｅシリサイド微粒子膜３７を形成して
もよい。この場合、上記ｎ＋型領域上にはｎ型シリコン
層を形成する。
【０１０１】また、本実施形態の半導体装置は、ＳＯＩ
基板中に形成された埋め込み酸化膜１２上の上記ＳＯＩ
層１３に形成したが、ガラスなどの絶縁基板上に形成さ
れた結晶性あるいは非晶質シリコン膜に形成してもよ
い。
基板中に形成された埋め込み酸化膜１２上の上記ＳＯＩ
層１３に形成したが、ガラスなどの絶縁基板上に形成さ
れた結晶性あるいは非晶質シリコン膜に形成してもよ
い。
【０１０２】（第４実施形態）第３実施形態の半導体装
置は、ＳＯＩ層１３内に鉄イオンを注入、アニールし
て、ｐ−ｎ構造接合の接合境界にＦｅシリサイド微粒子
膜３７を形成したが、第４実施形態では、ｐ−ｉ−ｎ構
造接合を形成し、ｉ層にＦｅイオンを注入してＦｅシリ
サイド微粒子膜を形成する。まず、図４（ａ）に示すよ
うに、第１実施形態と同様のマスクパターン１４を形成
し、１０１７〜１０２０ｃｍ−３程度にｎ型不純物がド
ープされたｎ型ＳＯＩ層１３上に、真性シリコンを５０
〜１５０ｎｍ程度の厚みに成膜して真性シリコン層４１
を形成する。その後、上記真性シリコン層４１中に、鉄
イオンを１０１６〜１０１８ｃｍ−２程度の注入量でイ
オン注入し、６００〜９００℃のＲＴＡ熱処理を施すこ
とにより、真性シリコン層４１の厚み方向中央に、半導
体シリサイドとしてのＦｅシリサイドの微粒子を備える
Ｆｅシリサイド微粒子部４７を形成する。さらに、必要
であれば、上記半導体シリサイドの相の最適化を図るた
めに、適当なアニールを施す。その後、図４（ｂ）に示
すように、上記真性シリコン層４１の上に、ｐ型シリコ
ン層４８を例えば例えば１００ｎｍ〜３００ｎｍ程度の
厚みにエピタキシャル成長する。最後に、上記ＳＯＩ層
１３に、図示しない引出し電極を接続してｎ型電極を形
成し、上記ｐ型シリコン層４８に図示しない電極を接続
してｐ型電極を形成して、発光素子が完成する。
置は、ＳＯＩ層１３内に鉄イオンを注入、アニールし
て、ｐ−ｎ構造接合の接合境界にＦｅシリサイド微粒子
膜３７を形成したが、第４実施形態では、ｐ−ｉ−ｎ構
造接合を形成し、ｉ層にＦｅイオンを注入してＦｅシリ
サイド微粒子膜を形成する。まず、図４（ａ）に示すよ
うに、第１実施形態と同様のマスクパターン１４を形成
し、１０１７〜１０２０ｃｍ−３程度にｎ型不純物がド
ープされたｎ型ＳＯＩ層１３上に、真性シリコンを５０
〜１５０ｎｍ程度の厚みに成膜して真性シリコン層４１
を形成する。その後、上記真性シリコン層４１中に、鉄
イオンを１０１６〜１０１８ｃｍ−２程度の注入量でイ
オン注入し、６００〜９００℃のＲＴＡ熱処理を施すこ
とにより、真性シリコン層４１の厚み方向中央に、半導
体シリサイドとしてのＦｅシリサイドの微粒子を備える
Ｆｅシリサイド微粒子部４７を形成する。さらに、必要
であれば、上記半導体シリサイドの相の最適化を図るた
めに、適当なアニールを施す。その後、図４（ｂ）に示
すように、上記真性シリコン層４１の上に、ｐ型シリコ
ン層４８を例えば例えば１００ｎｍ〜３００ｎｍ程度の
厚みにエピタキシャル成長する。最後に、上記ＳＯＩ層
１３に、図示しない引出し電極を接続してｎ型電極を形
成し、上記ｐ型シリコン層４８に図示しない電極を接続
してｐ型電極を形成して、発光素子が完成する。
【０１０３】本実施形態によれば、上記ｐ−ｉ−ｎ接合
構造のｉ層中に設けられたＦｅシリサイド微粒子は、バ
ンドギャップを有し、さらに、量子サイズ効果を奏する
ので、キャリア注入によってエネルギーの直接遷移が生
じ、高輝度に発光する。また、本実施形態の発光素子
は、上記Ｆｅシリサイド微粒子部４７への入射光による
光学遷移によってキャリアを生成するので、受光素子と
しても機能できる。
構造のｉ層中に設けられたＦｅシリサイド微粒子は、バ
ンドギャップを有し、さらに、量子サイズ効果を奏する
ので、キャリア注入によってエネルギーの直接遷移が生
じ、高輝度に発光する。また、本実施形態の発光素子
は、上記Ｆｅシリサイド微粒子部４７への入射光による
光学遷移によってキャリアを生成するので、受光素子と
しても機能できる。
【０１０４】上記実施形態において、ＳＯＩ層１３上に
は、図１（ａ）と同様のマスクパターン１４を配置しな
いで、ＳＯＩ層１３上の全面に真性シリコン層を積層
し、この真性シリコン層の厚み方向略中央にＦｅシリサ
イド粒子部を形成し、上記真性シリコン層上にｐ型シリ
コン層を積層してｐ−ｉ−ｎ構造を形成し、その後、リ
ソグラフィ、エッチングプロセスによって、上記ＳＯＩ
層１３上の半導体層を所定の形状に形成してもよい。
は、図１（ａ）と同様のマスクパターン１４を配置しな
いで、ＳＯＩ層１３上の全面に真性シリコン層を積層
し、この真性シリコン層の厚み方向略中央にＦｅシリサ
イド粒子部を形成し、上記真性シリコン層上にｐ型シリ
コン層を積層してｐ−ｉ−ｎ構造を形成し、その後、リ
ソグラフィ、エッチングプロセスによって、上記ＳＯＩ
層１３上の半導体層を所定の形状に形成してもよい。
【０１０５】また、ＳＯＩ層１３にｐ型不純物を添加す
ると共に、真性シリコン層４１上にｎ型シリコン層を配
置して、ｎ−ｉ−ｐ構造を構成してもよい。
ると共に、真性シリコン層４１上にｎ型シリコン層を配
置して、ｎ−ｉ−ｐ構造を構成してもよい。
【０１０６】また、本実施形態の半導体は、ＳＯＩ基板
中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１
３に形成したが、ガラスなどの絶縁基板上に形成された
結晶性あるいは非晶質シリコン膜に形成してもよい。
中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１
３に形成したが、ガラスなどの絶縁基板上に形成された
結晶性あるいは非晶質シリコン膜に形成してもよい。
【０１０７】第３、第４実施形態では、鉄などの金属イ
オンをシリコン層に注入する際、金属イオンの注入深さ
方向分布が重要となる。一般的にチャネリングが生じな
い場合で注入した金属イオンの深さ方向分布は、金属イ
オンの注入エネルギーとドーズ量で決定される。S.M.Sz
e著VLSI Technology 2nd ed. McGrawHill出版（１９８
８）によると、イオン注入の深さ方向プロファイルは、
イオンの投影飛程Rpと投影分散ΔRpおよび３次のモーメ
ントｍ3から、ＬＳＳ（Lindhard、Scharaff、Schiott）
理論に基づいて概算することが可能である。J.F.Gibbon
s、W.S.Johnson、 S.M.Mylrorie著 Projected Ranges S
tatistics: Semiconductors and Related Materials, 2
nd ed. Dowden, Hutchinson & Ross 出版社（１９７
５）には、上記RpおよびΔRpおよびｍ3などに関する計
算値が表にまとめられている。イオンが注入されるシリ
コン層の最表面から、投影飛程Rpを中心にΔRp程度の幅
で注入イオンの打ち込み領域が形成される。従って、イ
オンの注入エネルギーを制御することで微粒子を形成す
る深さを制御し、ドーズ量を制御することでシリサイド
微粒子の密度、サイズが制御可能になる。
オンをシリコン層に注入する際、金属イオンの注入深さ
方向分布が重要となる。一般的にチャネリングが生じな
い場合で注入した金属イオンの深さ方向分布は、金属イ
オンの注入エネルギーとドーズ量で決定される。S.M.Sz
e著VLSI Technology 2nd ed. McGrawHill出版（１９８
８）によると、イオン注入の深さ方向プロファイルは、
イオンの投影飛程Rpと投影分散ΔRpおよび３次のモーメ
ントｍ3から、ＬＳＳ（Lindhard、Scharaff、Schiott）
理論に基づいて概算することが可能である。J.F.Gibbon
s、W.S.Johnson、 S.M.Mylrorie著 Projected Ranges S
tatistics: Semiconductors and Related Materials, 2
nd ed. Dowden, Hutchinson & Ross 出版社（１９７
５）には、上記RpおよびΔRpおよびｍ3などに関する計
算値が表にまとめられている。イオンが注入されるシリ
コン層の最表面から、投影飛程Rpを中心にΔRp程度の幅
で注入イオンの打ち込み領域が形成される。従って、イ
オンの注入エネルギーを制御することで微粒子を形成す
る深さを制御し、ドーズ量を制御することでシリサイド
微粒子の密度、サイズが制御可能になる。
【０１０８】ここで、半導体シリサイド微粒子のバンド
ギャップについて説明する。半導体シリサイド微粒子の
バンドギャップは、半導体シリサイドの材料本来の特性
によって決まる面もあるが、これに加えて、ナノメータ
オーダーの微粒子特有の量子サイズ効果によって制御さ
れる。半導体シリサイド微粒子の半径をR、電子と正孔
の有効質量を夫々ｍｅ、ｍｈとして、電子と正孔の波動
関数が微粒子の境界で０となる境界条件と有効質量近似
とを導入すると、微粒子のバンドギャップEgmicroは、
下記の式（１）で求められる。
ギャップについて説明する。半導体シリサイド微粒子の
バンドギャップは、半導体シリサイドの材料本来の特性
によって決まる面もあるが、これに加えて、ナノメータ
オーダーの微粒子特有の量子サイズ効果によって制御さ
れる。半導体シリサイド微粒子の半径をR、電子と正孔
の有効質量を夫々ｍｅ、ｍｈとして、電子と正孔の波動
関数が微粒子の境界で０となる境界条件と有効質量近似
とを導入すると、微粒子のバンドギャップEgmicroは、
下記の式（１）で求められる。
【０１０９】
【数１】
Egmicro＝Egbulk＋ｈ２φ１２／２μＲ２・・・（１）
ここにおいて、ｈはプランク定数、μは電子と正孔の換
算質量であって、 μ＝ｍｅ×ｍｈ／（ｍｅ＋ｍｈ）、 Egbulkはバルクにおけるバンドギャップであり、φ１＝
πである。
算質量であって、 μ＝ｍｅ×ｍｈ／（ｍｅ＋ｍｈ）、 Egbulkはバルクにおけるバンドギャップであり、φ１＝
πである。
【０１１０】また、半導体シリサイド微粒子を、２種類
の半導体シリサイドの混晶で形成すると、粒子サイズだ
けでなく混晶比によってもバンドギャップを制御するこ
とが可能になる。例えば、第１の半導体シリサイドのバ
ンドギャップをEg1、第２の半導体シリサイドのバンド
ギャップをEg2、第1の半導体シリサイドの組成比をｘと
すると、この混晶半導体シリサイドのバンドギャップEg
mixは、下記の式（２）で求められる。
の半導体シリサイドの混晶で形成すると、粒子サイズだ
けでなく混晶比によってもバンドギャップを制御するこ
とが可能になる。例えば、第１の半導体シリサイドのバ
ンドギャップをEg1、第２の半導体シリサイドのバンド
ギャップをEg2、第1の半導体シリサイドの組成比をｘと
すると、この混晶半導体シリサイドのバンドギャップEg
mixは、下記の式（２）で求められる。
【０１１１】
【数２】Egmix＝ｘEg１＋（１−ｘ）Eg２・・・（２）
ここで、Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサ
イド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイ
ド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイ
ド、Ｂａシリサイド、およびＩｒシリサイドなどのう
ち、少なくとも２種類以上の半導体シリサイドを混晶
し、この混晶比を制御すると共に、上記混晶した２種類
以上の半導体シリサイドによって微粒子を形成し、この
微粒子の径を制御する。そうすると、直接遷移型半導体
としての半導体シリサイドの特性を生かしながら、粒子
径による効果と混晶比による効果とによって、混晶によ
る半導体シリサイド微粒子を、所望のバンドギャップに
正確に制御することができる。
イド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイ
ド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイ
ド、Ｂａシリサイド、およびＩｒシリサイドなどのう
ち、少なくとも２種類以上の半導体シリサイドを混晶
し、この混晶比を制御すると共に、上記混晶した２種類
以上の半導体シリサイドによって微粒子を形成し、この
微粒子の径を制御する。そうすると、直接遷移型半導体
としての半導体シリサイドの特性を生かしながら、粒子
径による効果と混晶比による効果とによって、混晶によ
る半導体シリサイド微粒子を、所望のバンドギャップに
正確に制御することができる。
【０１１２】上記第１乃至第４実施形態の半導体装置に
おいて、２種類以上の半導体シリサイドを用いて微粒子
を形成し、この微粒子の径を制御して発光素子を形成し
たところ、上記半導体シリサイド微粒子によって、所望
の波長の光を発光させることができた。
おいて、２種類以上の半導体シリサイドを用いて微粒子
を形成し、この微粒子の径を制御して発光素子を形成し
たところ、上記半導体シリサイド微粒子によって、所望
の波長の光を発光させることができた。
【０１１３】（第５実施形態）図５は、本発明の第５実
施形態の半導体装置を示す図である。この半導体装置
は、ｎ−ｐ−ｎ型バイポーラトランジスタＢ１と、ｉ層
５７に半導体シリサイド微粒子５９が形成されたｐ−ｉ
−ｎ型発光素子Ｌ１とを組み合わせたものである。この
半導体装置は、上記バイポーラトランジスタＢ１のコレ
クタ５２と、上記発光素子Ｌ１のｎ型シリコン領域５１
とを共通にしている。この半導体装置は、第１乃至第４
実施形態の発光素子のＳＯＩ基板と同様のＳＯＩ基板上
に形成されており、上記コレクタ５２とｎ型シリコン領
域５１とは、シリコン単結晶層１１上の埋め込み酸化膜
１２上に形成されている。
施形態の半導体装置を示す図である。この半導体装置
は、ｎ−ｐ−ｎ型バイポーラトランジスタＢ１と、ｉ層
５７に半導体シリサイド微粒子５９が形成されたｐ−ｉ
−ｎ型発光素子Ｌ１とを組み合わせたものである。この
半導体装置は、上記バイポーラトランジスタＢ１のコレ
クタ５２と、上記発光素子Ｌ１のｎ型シリコン領域５１
とを共通にしている。この半導体装置は、第１乃至第４
実施形態の発光素子のＳＯＩ基板と同様のＳＯＩ基板上
に形成されており、上記コレクタ５２とｎ型シリコン領
域５１とは、シリコン単結晶層１１上の埋め込み酸化膜
１２上に形成されている。
【０１１４】上記バイポーラトランジスタＢ１とｐ−ｉ
−ｎ型発光素子Ｌ１との間には、分離体としてのシリコ
ン酸化膜５６が形成されており、このシリコン酸化膜５
６が、バイポーラトランジスタＢ１と発光素子Ｌ１とを
分離している。また、発光素子Ｌ１のｐ型シリコン領域
５８上には発光素子電極６１が形成され、トランジスタ
Ｂ１のエミッタ５４上にはエミッタ電極６２が形成さ
れ、ベース５３上にはベース電極６３が形成されてい
る。
−ｎ型発光素子Ｌ１との間には、分離体としてのシリコ
ン酸化膜５６が形成されており、このシリコン酸化膜５
６が、バイポーラトランジスタＢ１と発光素子Ｌ１とを
分離している。また、発光素子Ｌ１のｐ型シリコン領域
５８上には発光素子電極６１が形成され、トランジスタ
Ｂ１のエミッタ５４上にはエミッタ電極６２が形成さ
れ、ベース５３上にはベース電極６３が形成されてい
る。
【０１１５】上記発光素子Ｌ１は、ｎ型シリコン領域５
１と、このｎ型シリコン領域５１上の真性シリコン領域
５７を有し、この真性シリコン領域５７は、厚み方向略
中央に、Ｆｅシリサイド微粒子５９を含んでいる。
１と、このｎ型シリコン領域５１上の真性シリコン領域
５７を有し、この真性シリコン領域５７は、厚み方向略
中央に、Ｆｅシリサイド微粒子５９を含んでいる。
【０１１６】また、上記バイポーラトランジスタＢ１
は、エミッタ５４、ベース５３、コレクタ５２で構成さ
れている。上記ベース５３に電流が流れると、上記バイ
ポーラトランジスタＢ１はオンになり、コレクタ５２に
電子が注入される。この注入された電子が発光素子Ｌ１
のｎ型シリコン領域５１に注入される。ここで、上記発
光素子電極６１を介して、発光素子Ｌ１のｐ型シリコン
領域５８に正孔が注入されると、真性シリコン領域５７
中のＦｅシリサイド微粒子５９が発光する。したがっ
て、上記バイポーラトランジスタＢ１に入力される電気
信号を、上記発光素子Ｌ１によって光信号に変換でき
る。
は、エミッタ５４、ベース５３、コレクタ５２で構成さ
れている。上記ベース５３に電流が流れると、上記バイ
ポーラトランジスタＢ１はオンになり、コレクタ５２に
電子が注入される。この注入された電子が発光素子Ｌ１
のｎ型シリコン領域５１に注入される。ここで、上記発
光素子電極６１を介して、発光素子Ｌ１のｐ型シリコン
領域５８に正孔が注入されると、真性シリコン領域５７
中のＦｅシリサイド微粒子５９が発光する。したがっ
て、上記バイポーラトランジスタＢ１に入力される電気
信号を、上記発光素子Ｌ１によって光信号に変換でき
る。
【０１１７】なお、上記説明とは逆に、上記発光素子Ｌ
１におけるｐ−ｉ−ｎ構造に、上記半導体シリサイド微
粒子５９のバンドギャップと共鳴する光が入射すると、
光学遷移によって微粒子５９でキャリア、すなわり電子
と正孔が発生する。このキャリアを、上記ｐ−ｉ−ｎ構
造のｎ型領域５１もしくはｐ型領域５８から取り出して
他の回路に流すことによって、上記発光素子Ｌ１は受光
素子として機能できる。例えば、上記バイポーラトラン
ジスタＢ１のエミッタ５４とコレクタ５２を入れ換える
と、このバイポーラトランジスタがオンのときに、上記
受光素子で受光した光を電気信号に変換できる。
１におけるｐ−ｉ−ｎ構造に、上記半導体シリサイド微
粒子５９のバンドギャップと共鳴する光が入射すると、
光学遷移によって微粒子５９でキャリア、すなわり電子
と正孔が発生する。このキャリアを、上記ｐ−ｉ−ｎ構
造のｎ型領域５１もしくはｐ型領域５８から取り出して
他の回路に流すことによって、上記発光素子Ｌ１は受光
素子として機能できる。例えば、上記バイポーラトラン
ジスタＢ１のエミッタ５４とコレクタ５２を入れ換える
と、このバイポーラトランジスタがオンのときに、上記
受光素子で受光した光を電気信号に変換できる。
【０１１８】なお、本実施形態の半導体装置において、
上記発光素子Ｌ１の各領域５８，５７，５１と、上記バ
イポーラトランジスタＢ１の深さ方向に対応する各領
域、すなわちエミッタ５４，ベース５３，コレクタ５２
との間で、導電型や不純物濃度が異なる。例えば、発光
素子Ｌ１では、真性シリコン領域５７は真性であるのに
対して、バイポーラトランジスタＢ１のベース５３はｐ
型である。また、発光素子Ｌ１のｐ型シリコン領域５８
はｐ型であるのに対して、バイポーラトランジスタＢ１
のエミッタ５４はｎ型である。
上記発光素子Ｌ１の各領域５８，５７，５１と、上記バ
イポーラトランジスタＢ１の深さ方向に対応する各領
域、すなわちエミッタ５４，ベース５３，コレクタ５２
との間で、導電型や不純物濃度が異なる。例えば、発光
素子Ｌ１では、真性シリコン領域５７は真性であるのに
対して、バイポーラトランジスタＢ１のベース５３はｐ
型である。また、発光素子Ｌ１のｐ型シリコン領域５８
はｐ型であるのに対して、バイポーラトランジスタＢ１
のエミッタ５４はｎ型である。
【０１１９】これらの構造は、リソグラフィ、エッチン
グまたはリフトオフ、およびイオン注入を組み合わせて
作成できる。例えば、ＳＯＩ層上に、シリコン酸化膜か
らなるマスクパターンを形成し、シリコン酸化膜が形成
されていない領域に選択的にイオン注入することによっ
て、各領域の導電型と不純物濃度が制御可能になる。
グまたはリフトオフ、およびイオン注入を組み合わせて
作成できる。例えば、ＳＯＩ層上に、シリコン酸化膜か
らなるマスクパターンを形成し、シリコン酸化膜が形成
されていない領域に選択的にイオン注入することによっ
て、各領域の導電型と不純物濃度が制御可能になる。
【０１２０】上記実施形態の半導体装置は、ｎ−ｐ−ｎ
型バイポーラトランジスタＢ１とｐ−ｉ−ｎ型発光素子
Ｌ１との組み合わせであるが、ｐ−ｎ−ｐ型のバイポー
ラトランジスタと、ｎ−ｉ−ｐ型の発光素子とを組み合
わせてもよい。
型バイポーラトランジスタＢ１とｐ−ｉ−ｎ型発光素子
Ｌ１との組み合わせであるが、ｐ−ｎ−ｐ型のバイポー
ラトランジスタと、ｎ−ｉ−ｐ型の発光素子とを組み合
わせてもよい。
【０１２１】（第６実施形態）図６は、本発明の第６実
施形態の半導体装置を示す図である。この半導体装置
は、ｎ−ＭＯＳＦＥＴ７１と、真性シリコン領域７３に
半導体シリサイド微粒子７４が形成されたｐ−ｉ−ｎ型
発光素子７５とを、ＳＯＩ基板上に一体に組み込んだシ
リコン系光電気集積回路である。
施形態の半導体装置を示す図である。この半導体装置
は、ｎ−ＭＯＳＦＥＴ７１と、真性シリコン領域７３に
半導体シリサイド微粒子７４が形成されたｐ−ｉ−ｎ型
発光素子７５とを、ＳＯＩ基板上に一体に組み込んだシ
リコン系光電気集積回路である。
【０１２２】上記ｐ−ｉ−ｎ型発光素子７５は、シリコ
ン単結晶層１１上の埋め込み酸化膜１２上に形成された
ｎ型領域７７，真性シリコン領域７３，ｐ型領域７８を
備え、上記真性シリコン領域７３は半導体シリサイド微
粒子７４を含んでいる。また、このｐ型領域７８上に
は、発光素子電極７９が形成されている。上記ｎ型領域
７７は、ｎ−ＭＯＳＦＥＴ７１のドレイン領域７７と発
光素子７５のｎ型領域７７との２つの役目を果たす。
ン単結晶層１１上の埋め込み酸化膜１２上に形成された
ｎ型領域７７，真性シリコン領域７３，ｐ型領域７８を
備え、上記真性シリコン領域７３は半導体シリサイド微
粒子７４を含んでいる。また、このｐ型領域７８上に
は、発光素子電極７９が形成されている。上記ｎ型領域
７７は、ｎ−ＭＯＳＦＥＴ７１のドレイン領域７７と発
光素子７５のｎ型領域７７との２つの役目を果たす。
【０１２３】上記ＭＯＳＦＥＴ７１は、ソース領域８
１，チャネル領域８２，ドレイン領域７７，ゲート酸化
膜８４，ゲート電極８５、ソース電極８６とで構成され
ている。上記ゲート電極８５に電圧が印加されると、上
記ＭＯＳＦＥＴ７１はオンとなり、上記ソース電極８６
からソース領域８１を経て上記ドレイン領域７７に電子
が注入される。そして、電子がｎ型領域７７から真性シ
リコン領域７３に注入されるので、発光素子電極７９か
ら上記発光素子７５のｐ型領域７８を介して上記真性シ
リコン領域７３に正孔を注入すると、真性シリコン層７
３中の半導体シリサイド微粒子７４が発光する。したが
って、上記ＭＯＳＦＥＴ７１に入力される電気信号を、
上記発光素子７９によって光信号に変換できる。
１，チャネル領域８２，ドレイン領域７７，ゲート酸化
膜８４，ゲート電極８５、ソース電極８６とで構成され
ている。上記ゲート電極８５に電圧が印加されると、上
記ＭＯＳＦＥＴ７１はオンとなり、上記ソース電極８６
からソース領域８１を経て上記ドレイン領域７７に電子
が注入される。そして、電子がｎ型領域７７から真性シ
リコン領域７３に注入されるので、発光素子電極７９か
ら上記発光素子７５のｐ型領域７８を介して上記真性シ
リコン領域７３に正孔を注入すると、真性シリコン層７
３中の半導体シリサイド微粒子７４が発光する。したが
って、上記ＭＯＳＦＥＴ７１に入力される電気信号を、
上記発光素子７９によって光信号に変換できる。
【０１２４】なお、上記説明とは逆に、上記発光素子７
９におけるｐ−ｉ−ｎ構造に、上記半導体シリサイド微
粒子７４のバンドギャップと共鳴する光が入射すると、
光学遷移によって微粒子７４でキャリア、すなわり電子
と正孔が発生する。このキャリアを、上記ｐ−ｉ−ｎ構
造のｎ型領域７７もしくはｐ型領域７８から取り出して
他の回路に流すことによって、上記発光素子７９は受光
素子として機能できる。例えば、上記ＭＯＳＦＥＴ７１
のソース領域８１とドレイン領域７７とを入れ換える
と、このＭＯＳＦＥＴがオンのときに、受光素子で受光
した光を電気信号に変換できる。
９におけるｐ−ｉ−ｎ構造に、上記半導体シリサイド微
粒子７４のバンドギャップと共鳴する光が入射すると、
光学遷移によって微粒子７４でキャリア、すなわり電子
と正孔が発生する。このキャリアを、上記ｐ−ｉ−ｎ構
造のｎ型領域７７もしくはｐ型領域７８から取り出して
他の回路に流すことによって、上記発光素子７９は受光
素子として機能できる。例えば、上記ＭＯＳＦＥＴ７１
のソース領域８１とドレイン領域７７とを入れ換える
と、このＭＯＳＦＥＴがオンのときに、受光素子で受光
した光を電気信号に変換できる。
【０１２５】本実施形態が備えるＭＯＳＦＥＴ７１は、
前述の第４実施形態の発光素子の製造方法と同様の方法
で製造できる。すなわち、上記ＭＯＳＦＥＴ７１と発光
素子７５とは、前述の第４実施形態と同様の方法で作成
可能である。したがって、共通のＳＯＩ基板上に、共通
の製造プロセスによってＭＯＳＦＥＴ７１と発光素子７
５とが製造できるので、モノリシックの光電気集積回路
が比較的容易、安価に製造できる。
前述の第４実施形態の発光素子の製造方法と同様の方法
で製造できる。すなわち、上記ＭＯＳＦＥＴ７１と発光
素子７５とは、前述の第４実施形態と同様の方法で作成
可能である。したがって、共通のＳＯＩ基板上に、共通
の製造プロセスによってＭＯＳＦＥＴ７１と発光素子７
５とが製造できるので、モノリシックの光電気集積回路
が比較的容易、安価に製造できる。
【０１２６】また、バイポーラトランジスタの製造方法
について、上記第５実施形態の半導体装置におけるよう
な、エピタキシャル成長によって縦方向に半導体を積層
して形成する以外に、上記ＭＯＳＦＥＴ７１を形成する
場合と同様に、リソグラフィとイオン注入を用いて横方
向に異なる領域を配置して形成する方法が検討されてい
る。したがって、本実施形態の半導体装置を製造するプ
ロセスと同様のプロセスによってバイポーラトランジス
タが形成でき、その結果、バイポーラトランジスタと発
光素子を共通のプロセスによって簡単安価に半導体装置
が製造できる可能性が高い。
について、上記第５実施形態の半導体装置におけるよう
な、エピタキシャル成長によって縦方向に半導体を積層
して形成する以外に、上記ＭＯＳＦＥＴ７１を形成する
場合と同様に、リソグラフィとイオン注入を用いて横方
向に異なる領域を配置して形成する方法が検討されてい
る。したがって、本実施形態の半導体装置を製造するプ
ロセスと同様のプロセスによってバイポーラトランジス
タが形成でき、その結果、バイポーラトランジスタと発
光素子を共通のプロセスによって簡単安価に半導体装置
が製造できる可能性が高い。
【０１２７】上記実施形態の半導体装置は、ｎ−ＭＯＳ
ＦＥＴ７１とｐ−ｉ−ｎ型発光素子Ｌ１との組み合わせ
であるが、ｐ−ＭＯＳＦＥＴと、ｎ−ｉ−ｐ型の発光素
子とを組み合わせてもよい。
ＦＥＴ７１とｐ−ｉ−ｎ型発光素子Ｌ１との組み合わせ
であるが、ｐ−ＭＯＳＦＥＴと、ｎ−ｉ−ｐ型の発光素
子とを組み合わせてもよい。
【０１２８】（第７実施形態）上記第１乃至第４実施形
態で形成した発光素子からの光は、ＳＯＩ層１３中を伝
播する。しかし、上記ＳＯＩ層１３のみでは、上記発光
素子からの光は全方位に伝播するので、上記発光素子を
ＬＳＩに組み込んで信号伝送のために用いるには、以下
に述べるようにして、上記ＳＯＩ層１３に光伝播の方向
性を持たせる必要がある。
態で形成した発光素子からの光は、ＳＯＩ層１３中を伝
播する。しかし、上記ＳＯＩ層１３のみでは、上記発光
素子からの光は全方位に伝播するので、上記発光素子を
ＬＳＩに組み込んで信号伝送のために用いるには、以下
に述べるようにして、上記ＳＯＩ層１３に光伝播の方向
性を持たせる必要がある。
【０１２９】図７（ａ）は、本発明の第７実施形態の半
導体装置を示す平面図であり、ＳＯＩ基板のＳＯＩ層１
３に、発光素子６０１、受光素子６０２、上記発光素子
６０１からの光を受光素子６０２に導く光導波路６３３
とが形成されている。さらに、上記ＳＯＩ層１３には、
上記発光素子６０１に隣接する発光素子６０１駆動用の
ＭＯＳＦＥＴ６０４と、上記受光素子６０２に隣接して
受光素子６０２が受光した光信号を電気信号に変換する
ＭＯＳＦＥＴ６０６とが形成されている。
導体装置を示す平面図であり、ＳＯＩ基板のＳＯＩ層１
３に、発光素子６０１、受光素子６０２、上記発光素子
６０１からの光を受光素子６０２に導く光導波路６３３
とが形成されている。さらに、上記ＳＯＩ層１３には、
上記発光素子６０１に隣接する発光素子６０１駆動用の
ＭＯＳＦＥＴ６０４と、上記受光素子６０２に隣接して
受光素子６０２が受光した光信号を電気信号に変換する
ＭＯＳＦＥＴ６０６とが形成されている。
【０１３０】図７（ｂ）は、図７（ａ）のＣ−Ｃ線での
断面図であり、光導波路６３３による光伝送方向（矢印
Ｄ）に略直角方向の断面を示す図である。
断面図であり、光導波路６３３による光伝送方向（矢印
Ｄ）に略直角方向の断面を示す図である。
【０１３１】上記光導波路６３３は、以下のようにして
形成される。すなわち、リソグラフィ、異方性エッチン
グなどによって、上記ＳＯＩ層１３に、下地絶縁膜１２
に達する深さのトレンチを形成する。このトレンチの間
に残ったＳＯＩ層の部分が導波路になる。続いて、上記
トレンチに、シリコンよりも屈折率が小さいシリコン酸
化膜を埋め込み、シリコン酸化膜からなる側壁６３２，
６３２を形成する。上記側壁６３２，６３２を形成した
後、ＣＭＰ（化学的機械研磨）技術などによってＳＯＩ
層１３表面を平坦化し、この表面にシリコン酸化膜６３
４を形成する。上記シリコン酸化膜６３４は、上記導波
路６３３が伝送する光のシリコン酸化膜への染み出し長
よりも薄い厚みに形成する。これによって、シリコンか
らなる導波路６３３の側部および上部を、シリコンより
も屈折率が小さいシリコン酸化膜で囲んで、シリコンチ
ャンネル構造を形成する。
形成される。すなわち、リソグラフィ、異方性エッチン
グなどによって、上記ＳＯＩ層１３に、下地絶縁膜１２
に達する深さのトレンチを形成する。このトレンチの間
に残ったＳＯＩ層の部分が導波路になる。続いて、上記
トレンチに、シリコンよりも屈折率が小さいシリコン酸
化膜を埋め込み、シリコン酸化膜からなる側壁６３２，
６３２を形成する。上記側壁６３２，６３２を形成した
後、ＣＭＰ（化学的機械研磨）技術などによってＳＯＩ
層１３表面を平坦化し、この表面にシリコン酸化膜６３
４を形成する。上記シリコン酸化膜６３４は、上記導波
路６３３が伝送する光のシリコン酸化膜への染み出し長
よりも薄い厚みに形成する。これによって、シリコンか
らなる導波路６３３の側部および上部を、シリコンより
も屈折率が小さいシリコン酸化膜で囲んで、シリコンチ
ャンネル構造を形成する。
【０１３２】上記発光素子６０１の駆動用ＭＯＳＦＥＴ
６０４は、ソース領域６１１、チャネル領域６１２、ド
レイン領域６１３からなり、このドレイン領域６１３は
上記発光素子６０１のｎ型領域６１３を兼ねている。ま
た、上記受光素子６０２の信号変換用のＭＯＳＦＥＴ６
０６は、ソース領域６２１、チャネル領域６２２、ドレ
イン領域６２３からなり、このドレイン領域６２３は上
記受光素子６０２のｎ型領域６２３を兼ねている。
６０４は、ソース領域６１１、チャネル領域６１２、ド
レイン領域６１３からなり、このドレイン領域６１３は
上記発光素子６０１のｎ型領域６１３を兼ねている。ま
た、上記受光素子６０２の信号変換用のＭＯＳＦＥＴ６
０６は、ソース領域６２１、チャネル領域６２２、ドレ
イン領域６２３からなり、このドレイン領域６２３は上
記受光素子６０２のｎ型領域６２３を兼ねている。
【０１３３】上記発光素子６０１は、上記ｎ型領域６１
３とｐ型領域６１５と発光領域６１４とを有し、上記受
光素子６０２は、上記ｎ型領域６２３とｐ型領域６２５
と発光領域６２４とを有する。上記発光領域６１４、受
光領域６２４は、半導体シリサイド微粒子を含んでい
る。
３とｐ型領域６１５と発光領域６１４とを有し、上記受
光素子６０２は、上記ｎ型領域６２３とｐ型領域６２５
と発光領域６２４とを有する。上記発光領域６１４、受
光領域６２４は、半導体シリサイド微粒子を含んでい
る。
【０１３４】本実施形態の半導体装置は、上記ＭＯＳＦ
ＥＴ６０１がオンになると、発光領域６１４が発光し、
この光は、ＳＯＩ層の部分からなりシリコン酸化膜で囲
まれた導波路６３３を経由して、矢印Ｄで示す方向に伝
送される。そして、この光を受けた受光領域６２４はキ
ャリアを生成し、ＭＯＳＦＥＴ６０２をオンにする。こ
のようにして、ＭＯＳＦＥＴ６０１とＭＯＳＦＥＴ６０
２との間の信号を光によって伝送することができる。
ＥＴ６０１がオンになると、発光領域６１４が発光し、
この光は、ＳＯＩ層の部分からなりシリコン酸化膜で囲
まれた導波路６３３を経由して、矢印Ｄで示す方向に伝
送される。そして、この光を受けた受光領域６２４はキ
ャリアを生成し、ＭＯＳＦＥＴ６０２をオンにする。こ
のようにして、ＭＯＳＦＥＴ６０１とＭＯＳＦＥＴ６０
２との間の信号を光によって伝送することができる。
【０１３５】上記シリコンからなる導波路６３３は、側
部および上部をシリコンよりも屈折率が小さいシリコン
酸化膜で囲んだので、光が効率良く閉じ込められて、良
好な光伝送効率が得られる。
部および上部をシリコンよりも屈折率が小さいシリコン
酸化膜で囲んだので、光が効率良く閉じ込められて、良
好な光伝送効率が得られる。
【０１３６】また、上記シリコン酸化膜６３４は、導波
路６３３が伝送する光のシリコン酸化膜における染み出
し長よりも薄い厚みを有するので、上記シリコン酸化膜
６３４と、このシリコン酸化膜６３４の導波路６３３に
接しない側にある空気との界面で、上記導波路６３３か
らの光が全反射して導波路６３３側に戻る。したがっ
て、導波路６３３への光閉じ込め効果がさらに向上でき
る。
路６３３が伝送する光のシリコン酸化膜における染み出
し長よりも薄い厚みを有するので、上記シリコン酸化膜
６３４と、このシリコン酸化膜６３４の導波路６３３に
接しない側にある空気との界面で、上記導波路６３３か
らの光が全反射して導波路６３３側に戻る。したがっ
て、導波路６３３への光閉じ込め効果がさらに向上でき
る。
【０１３７】上記実施形態において、上記導波路６３３
の側部および上部は、シリコン窒化膜、シリコン酸化膜
とシリコン窒化膜との多層膜によって囲んでもよい。ま
た、上記導波路６３３の側部および上部を空気やガスに
接触させてもよく、また、上記導波路６３３の周囲を真
空にしてもよい。上記導波路６３３の側部および上部
を、シリコン酸化膜とシリコン窒化膜との多層膜で囲む
と、多層膜を構成する膜の膜厚や膜数を制御することに
よって、導波路６３３と多層膜との界面における光の反
射に波長依存性を持たせることができる。これによっ
て、上記導波路６３３を伝播する光に対応して、導波路
６３３の伝送特性を制御することができる。
の側部および上部は、シリコン窒化膜、シリコン酸化膜
とシリコン窒化膜との多層膜によって囲んでもよい。ま
た、上記導波路６３３の側部および上部を空気やガスに
接触させてもよく、また、上記導波路６３３の周囲を真
空にしてもよい。上記導波路６３３の側部および上部
を、シリコン酸化膜とシリコン窒化膜との多層膜で囲む
と、多層膜を構成する膜の膜厚や膜数を制御することに
よって、導波路６３３と多層膜との界面における光の反
射に波長依存性を持たせることができる。これによっ
て、上記導波路６３３を伝播する光に対応して、導波路
６３３の伝送特性を制御することができる。
【０１３８】また、上記導波路６３３は、ＭＯＳＦＥＴ
６０４，６０６と共通の製造プロセスによって形成でき
るので、上記ＭＯＳＦＥＴ６０４，６０６と共に、ＳＯ
Ｉ基板上に容易、安価に形成できる。
６０４，６０６と共通の製造プロセスによって形成でき
るので、上記ＭＯＳＦＥＴ６０４，６０６と共に、ＳＯ
Ｉ基板上に容易、安価に形成できる。
【０１３９】上記実施形態において、２個のＭＯＳＦＥ
Ｔ６０４，６０６間を、導波路６３３を介して光で情報
伝送したが、ＭＯＳＦＥＴ６０４，６０６に替えてバイ
ポーラトランジスタを備え、このバイポーラトランジス
タ間を、光で情報伝送してもよい。
Ｔ６０４，６０６間を、導波路６３３を介して光で情報
伝送したが、ＭＯＳＦＥＴ６０４，６０６に替えてバイ
ポーラトランジスタを備え、このバイポーラトランジス
タ間を、光で情報伝送してもよい。
【０１４０】また、複数のＭＯＳＦＥＴやバイポーラト
ランジスタなどの素子を備え、この複数の素子間の情報
を、発光素子、導波路、受光素子を介して光で伝送し、
素子間の信号伝送速度を高速にして、処理速度が高速の
集積回路を構成してもよい。上記集積回路は、従来のシ
リコン系集積回路と同様の製造プロセスで形成できるの
で、処理速度が高速の集積回路が、大幅なコストの増大
を伴うことなく実現できる。
ランジスタなどの素子を備え、この複数の素子間の情報
を、発光素子、導波路、受光素子を介して光で伝送し、
素子間の信号伝送速度を高速にして、処理速度が高速の
集積回路を構成してもよい。上記集積回路は、従来のシ
リコン系集積回路と同様の製造プロセスで形成できるの
で、処理速度が高速の集積回路が、大幅なコストの増大
を伴うことなく実現できる。
【０１４１】（第８実施形態）図８は、本実施形態の半
導体装置が備える信号取り出し接合部を示した図であ
る。この信号取り出し接合部は、ＳＯＩ基板８７の縁に
形成されていて、図８は上記ＳＯＩ基板８７の一部を示
している。本実施形態の半導体装置は、ＳＯＩ基板８７
に、図示しない集積回路と、この集積回路に接続された
図示しない出力発光素子および入力受光素子を備える。
導体装置が備える信号取り出し接合部を示した図であ
る。この信号取り出し接合部は、ＳＯＩ基板８７の縁に
形成されていて、図８は上記ＳＯＩ基板８７の一部を示
している。本実施形態の半導体装置は、ＳＯＩ基板８７
に、図示しない集積回路と、この集積回路に接続された
図示しない出力発光素子および入力受光素子を備える。
【０１４２】上記信号取り出し接合部では、上記ＳＯＩ
基板８７に形成された溝８８に、光ファイバ８９が接続
されている。上記溝８８には、上記出力発光素子に一端
が接続された導波路の他端が配置されていて、上記導波
路からの光を上記光ファイバ８９を介して半導体装置の
外部に出力するようになっている。
基板８７に形成された溝８８に、光ファイバ８９が接続
されている。上記溝８８には、上記出力発光素子に一端
が接続された導波路の他端が配置されていて、上記導波
路からの光を上記光ファイバ８９を介して半導体装置の
外部に出力するようになっている。
【０１４３】また、上記半導体装置は、図８と同様の構
造を有する信号取り入れ接合部を備える。この信号取り
入れ接合部は、外部からの光信号を導く光ファイバと、
上記入力受光素子に一端が接続された導波路の他端とを
接続している。
造を有する信号取り入れ接合部を備える。この信号取り
入れ接合部は、外部からの光信号を導く光ファイバと、
上記入力受光素子に一端が接続された導波路の他端とを
接続している。
【０１４４】上記信号取り出し接合部および信号取り入
れ接合部では、必要に応じてレンズなどの光学系を導入
して、光ファイバー８９のコアの中心と上記導波路の中
心とを合わせて接続する。
れ接合部では、必要に応じてレンズなどの光学系を導入
して、光ファイバー８９のコアの中心と上記導波路の中
心とを合わせて接続する。
【０１４５】上記信号取り入れ接合部に接続された光フ
ァイバ８９を介して外部から入力された光信号は、上記
入力受光素子によって電気信号に変換され、上記集積回
路で処理される。一方、上記集積回路で処理された電気
信号は、上記出力発光素子によって光信号に変換され、
上記信号取り出し接合部に接続された光ファイバ８９を
介して半導体装置の外部に出力される。これによって、
上記半導体装置は、他の集積回路や外部のシステムなど
と、光によって高速に情報伝送ができる。
ァイバ８９を介して外部から入力された光信号は、上記
入力受光素子によって電気信号に変換され、上記集積回
路で処理される。一方、上記集積回路で処理された電気
信号は、上記出力発光素子によって光信号に変換され、
上記信号取り出し接合部に接続された光ファイバ８９を
介して半導体装置の外部に出力される。これによって、
上記半導体装置は、他の集積回路や外部のシステムなど
と、光によって高速に情報伝送ができる。
【０１４６】従来、金属配線では、１つの配線で複数の
信号情報を同時に並列伝送することは困難であった。し
かし、光信号を用いると、複数の異なる波長の光信号を
用いることによって、複数の信号を１つの導波路で伝送
できる。上記第１乃至第４実施形態の発光素子によれ
ば、半導体シリサイド微粒子の粒径や、複数の半導体シ
リサイドの混晶比を制御することによって、波長が異な
る複数の発光素子を容易に同一基板に形成することがで
きる。したがって、本発明の第８実施形態の半導体装置
によれば、第１乃至第７実施形態の発光素子、受光素
子、導波路、ＭＯＳＦＥＴ、およびバイポーラトランジ
スタを用いて、他の集積回路や外部のシステムと安定し
て高速に情報伝送が可能で、また、高速処理が可能な集
積回路が構成できる。
信号情報を同時に並列伝送することは困難であった。し
かし、光信号を用いると、複数の異なる波長の光信号を
用いることによって、複数の信号を１つの導波路で伝送
できる。上記第１乃至第４実施形態の発光素子によれ
ば、半導体シリサイド微粒子の粒径や、複数の半導体シ
リサイドの混晶比を制御することによって、波長が異な
る複数の発光素子を容易に同一基板に形成することがで
きる。したがって、本発明の第８実施形態の半導体装置
によれば、第１乃至第７実施形態の発光素子、受光素
子、導波路、ＭＯＳＦＥＴ、およびバイポーラトランジ
スタを用いて、他の集積回路や外部のシステムと安定し
て高速に情報伝送が可能で、また、高速処理が可能な集
積回路が構成できる。
【０１４７】上記第１乃至第８実施形態において、発光
素子、受光素子、導波路、ＭＯＳＦＥＴ、およびバイポ
ーラトランジスタの製造方法は一例であり、同様の構造
が実現されるならば、他の製造方法で形成してもよい。
例えば、パターニングの方法は紫外線露光に限定される
ものではなく、電子線、Ｘ線やシンクロトロン放射光な
どによるリソグラフィーでも、同構造の素子が形成され
る。また、フォトリソグラフィーとリフトオフの組み合
わせでマスクパターンの形成を行ったが、リソグラフィ
ーとエッチングの通常プロセスの組み合わせでも、同構
造のパターン形成が可能である。
素子、受光素子、導波路、ＭＯＳＦＥＴ、およびバイポ
ーラトランジスタの製造方法は一例であり、同様の構造
が実現されるならば、他の製造方法で形成してもよい。
例えば、パターニングの方法は紫外線露光に限定される
ものではなく、電子線、Ｘ線やシンクロトロン放射光な
どによるリソグラフィーでも、同構造の素子が形成され
る。また、フォトリソグラフィーとリフトオフの組み合
わせでマスクパターンの形成を行ったが、リソグラフィ
ーとエッチングの通常プロセスの組み合わせでも、同構
造のパターン形成が可能である。
【０１４８】
【発明の効果】以上より明らかなように、本発明の半導
体装置によれば、絶縁膜と、この絶縁膜上に位置するシ
リコン結晶層とを備えるＳＯＩ基板と、上記ＳＯＩ基板
のシリコン結晶層に形成されて、半導体シリサイドの微
粒子を備える発光素子と、上記シリコン結晶層に形成さ
れて、半導体シリサイドの微粒子を備える受光素子と、
上記発光素子から放出された光を上記受光素子に導く導
波路とを備えるので、上記発光素子および受光素子が備
える半導体微粒子は、バンドギャップを有し、さらに、
量子サイズ効果を奏するから、良好な発光効率の発光素
子と、良好な受光効率の受光素子が得られ、また、上記
導波路によって、上記発光素子からの光が上記受光素子
に導かれるから、上記発光素子から受光素子へ良好な信
号伝送効率で信号などが伝送される。
体装置によれば、絶縁膜と、この絶縁膜上に位置するシ
リコン結晶層とを備えるＳＯＩ基板と、上記ＳＯＩ基板
のシリコン結晶層に形成されて、半導体シリサイドの微
粒子を備える発光素子と、上記シリコン結晶層に形成さ
れて、半導体シリサイドの微粒子を備える受光素子と、
上記発光素子から放出された光を上記受光素子に導く導
波路とを備えるので、上記発光素子および受光素子が備
える半導体微粒子は、バンドギャップを有し、さらに、
量子サイズ効果を奏するから、良好な発光効率の発光素
子と、良好な受光効率の受光素子が得られ、また、上記
導波路によって、上記発光素子からの光が上記受光素子
に導かれるから、上記発光素子から受光素子へ良好な信
号伝送効率で信号などが伝送される。
【０１４９】１実施形態の半導体装置によれば、上記発
光素子および受光素子の上記半導体シリサイドの微粒子
は、Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイ
ド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、
Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂ
ａシリサイド、およびＩｒシリサイドのいずれか１つの
微粒子であるので、上記発光素子および受光素子は、良
好な発光効率および受光効率が得られる。
光素子および受光素子の上記半導体シリサイドの微粒子
は、Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイ
ド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、
Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂ
ａシリサイド、およびＩｒシリサイドのいずれか１つの
微粒子であるので、上記発光素子および受光素子は、良
好な発光効率および受光効率が得られる。
【０１５０】１実施形態の半導体装によれば、上記発光
素子および受光素子の上記半導体シリサイドの微粒子
は、β−Ｆｅシリサイドの微粒子であり、このβ−Ｆｅ
シリサイドは直接遷移型半導体であって、バンドギャッ
プが０．７５〜０．９ｅＶであり、また、光の吸収率が
１Ｅ５／ｃｍと比較的大きいので、上記発光素子および
受光素子は、例えば１〜１．５５μｍ帯付近であって信
号伝送に好適な赤外光が効率良く発光および受光でき
る。
素子および受光素子の上記半導体シリサイドの微粒子
は、β−Ｆｅシリサイドの微粒子であり、このβ−Ｆｅ
シリサイドは直接遷移型半導体であって、バンドギャッ
プが０．７５〜０．９ｅＶであり、また、光の吸収率が
１Ｅ５／ｃｍと比較的大きいので、上記発光素子および
受光素子は、例えば１〜１．５５μｍ帯付近であって信
号伝送に好適な赤外光が効率良く発光および受光でき
る。
【０１５１】１実施形態の半導体装置によれば、上記発
光素子および受光素子の上記半導体シリサイドの微粒子
は、Ｆｅシリサイド、β−Ｆｅシリサイド、Ｍｎシリサ
イド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイ
ド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイ
ド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリ
サイドのうちの２つ以上からなる混晶半導体の微粒子で
あるので、上記２つ以上の半導体シリサイドの混晶比を
制御することによって、所望のバンドギャップが得られ
る。
光素子および受光素子の上記半導体シリサイドの微粒子
は、Ｆｅシリサイド、β−Ｆｅシリサイド、Ｍｎシリサ
イド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイ
ド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイ
ド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリ
サイドのうちの２つ以上からなる混晶半導体の微粒子で
あるので、上記２つ以上の半導体シリサイドの混晶比を
制御することによって、所望のバンドギャップが得られ
る。
【０１５２】１実施形態の半導体装置によれば、上記半
導体シリサイドの微粒子は、１．５〜３０ｎｍの粒径を
有するので、この粒径を制御することによって、所望の
バンドギャップが得られる。
導体シリサイドの微粒子は、１．５〜３０ｎｍの粒径を
有するので、この粒径を制御することによって、所望の
バンドギャップが得られる。
【０１５３】１実施形態の半導体装置によれば、上記発
光素子および受光素子の上記半導体シリサイドの微粒子
は、上記半導体シリサイドの構成元素以外の金属元素が
ドープされた半導体シリサイド微粒子であるので、上記
金属元素が発光中心として働いて、半導体シリサイド微
粒子におけるキャリアの再結合を促進するから、良好な
発光効率の発光素子が得られ、また、上記金属元素が発
生中心として働いて、半導体シリサイド微粒子における
キャリアの生成を促進するから、良好な受光効率の受光
素子が得られる。
光素子および受光素子の上記半導体シリサイドの微粒子
は、上記半導体シリサイドの構成元素以外の金属元素が
ドープされた半導体シリサイド微粒子であるので、上記
金属元素が発光中心として働いて、半導体シリサイド微
粒子におけるキャリアの再結合を促進するから、良好な
発光効率の発光素子が得られ、また、上記金属元素が発
生中心として働いて、半導体シリサイド微粒子における
キャリアの生成を促進するから、良好な受光効率の受光
素子が得られる。
【０１５４】１実施形態の半導体装置によれば、上記他
の金属元素は、Ｅｒであるので、上記発光素子は、上記
半導体シリサイドの微粒子において上記Ｅｒが発光中心
として働いて、良好な発光効率が得られ、また、上記受
光素子は、上記半導体シリサイドの微粒子において上記
Ｅｒが発生中心として働いて、良好な受光効率が得られ
る。
の金属元素は、Ｅｒであるので、上記発光素子は、上記
半導体シリサイドの微粒子において上記Ｅｒが発光中心
として働いて、良好な発光効率が得られ、また、上記受
光素子は、上記半導体シリサイドの微粒子において上記
Ｅｒが発生中心として働いて、良好な受光効率が得られ
る。
【０１５５】１実施形態の半導体装置によれば、上記導
波路は、上記シリコン結晶層中に形成されて矩形断面を
有し、上記矩形断面の導波路の下部が上記絶縁膜に接す
ると共に、上記矩形断面の導波路の上部および側部が、
シリコン酸化膜、シリコン窒化膜、またはシリコン酸化
膜とシリコン窒化膜からなる多層膜で囲まれているの
で、上記導波路は、下部を画定する必要がなく、上部お
よび側部を画定するのみによって上記シリコン結晶を用
いて容易に形成され、また、上記導波路の上部および側
部を囲むシリコン酸化膜およびシリコン窒化膜はシリコ
ンよりも屈折率が小さいから、上記シリコンからなる導
波路に効果的に光を閉じ込めて、導波路の光の伝送効率
を向上できる。また、上記導波路は、この導波路の上部
および側部を囲むシリコン酸化膜とシリコン窒化膜から
なる多層膜によって、伝送する光の波長に対応する伝送
特性が得られる。
波路は、上記シリコン結晶層中に形成されて矩形断面を
有し、上記矩形断面の導波路の下部が上記絶縁膜に接す
ると共に、上記矩形断面の導波路の上部および側部が、
シリコン酸化膜、シリコン窒化膜、またはシリコン酸化
膜とシリコン窒化膜からなる多層膜で囲まれているの
で、上記導波路は、下部を画定する必要がなく、上部お
よび側部を画定するのみによって上記シリコン結晶を用
いて容易に形成され、また、上記導波路の上部および側
部を囲むシリコン酸化膜およびシリコン窒化膜はシリコ
ンよりも屈折率が小さいから、上記シリコンからなる導
波路に効果的に光を閉じ込めて、導波路の光の伝送効率
を向上できる。また、上記導波路は、この導波路の上部
および側部を囲むシリコン酸化膜とシリコン窒化膜から
なる多層膜によって、伝送する光の波長に対応する伝送
特性が得られる。
【０１５６】１実施形態の半導体装置によれば、上記導
波路は、上記シリコン結晶層中に形成されて矩形断面を
有し、上記矩形断面の導波路の上部および側部は、シリ
コン酸化膜、シリコン窒化膜、またはシリコン酸化膜と
シリコン窒化膜との多層膜よりも低い誘電率を有する膜
によって囲まれているか、あるいは、空気または不活性
ガスに接するか、あるいは、上記矩形断面の導波路の上
部および側部の周りは真空であるので、上記シリコン結
晶からなる導波路に効果的に光が閉じ込められて、上記
導波路の光の伝送効率が向上する。
波路は、上記シリコン結晶層中に形成されて矩形断面を
有し、上記矩形断面の導波路の上部および側部は、シリ
コン酸化膜、シリコン窒化膜、またはシリコン酸化膜と
シリコン窒化膜との多層膜よりも低い誘電率を有する膜
によって囲まれているか、あるいは、空気または不活性
ガスに接するか、あるいは、上記矩形断面の導波路の上
部および側部の周りは真空であるので、上記シリコン結
晶からなる導波路に効果的に光が閉じ込められて、上記
導波路の光の伝送効率が向上する。
【０１５７】１実施形態の半導体装置によれば、上記矩
形断面の導波路の上部および側部を囲む上記シリコン酸
化膜、シリコン窒化膜、またはシリコン酸化膜とシリコ
ン窒化膜との多層膜の膜厚は、上記発光素子からの光の
染み出し長よりも薄い厚みを有するので、上記シリコン
酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリ
コン窒化膜との多層膜の上記導波路と接しない側の面
が、空気および真空に接する場合、これらの膜への導波
路からの染み出し光は、上記空気および真空との間の界
面に達し、この界面で導波路側に全反射されるから、上
記導波路への光閉じ込め効果が向上し、この導波路の光
伝送効率が向上する。
形断面の導波路の上部および側部を囲む上記シリコン酸
化膜、シリコン窒化膜、またはシリコン酸化膜とシリコ
ン窒化膜との多層膜の膜厚は、上記発光素子からの光の
染み出し長よりも薄い厚みを有するので、上記シリコン
酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリ
コン窒化膜との多層膜の上記導波路と接しない側の面
が、空気および真空に接する場合、これらの膜への導波
路からの染み出し光は、上記空気および真空との間の界
面に達し、この界面で導波路側に全反射されるから、上
記導波路への光閉じ込め効果が向上し、この導波路の光
伝送効率が向上する。
【０１５８】１実施形態の半導体装置によれば、上記Ｓ
ＯＩ基板に、複数の素子によって構成された集積回路を
備え、上記発光素子、受光素子、および導波路によっ
て、上記集積回路の複数の素子間の信号を伝送するの
で、上記素子間の信号が高速で伝送されて、上記集積回
路の処理速度が高速にでき、また、配線を介して電子で
情報伝送する場合におけるような電磁波などの外乱を効
果的に削除できて、上記集積回路による処理を安定にで
きる。
ＯＩ基板に、複数の素子によって構成された集積回路を
備え、上記発光素子、受光素子、および導波路によっ
て、上記集積回路の複数の素子間の信号を伝送するの
で、上記素子間の信号が高速で伝送されて、上記集積回
路の処理速度が高速にでき、また、配線を介して電子で
情報伝送する場合におけるような電磁波などの外乱を効
果的に削除できて、上記集積回路による処理を安定にで
きる。
【０１５９】１実施形態の半導体装置によれば、上記集
積回路を構成する複数の素子は、絶縁ゲート電界効果型
ＭＯＳ素子、またはバイポーラ素子であるので、上記複
数の素子で電子的に処理された信号が、上記発光素子、
受光素子、および導波路で光によって高速に伝送され
て、処理速度が高速な光電気集積回路が形成できる。
積回路を構成する複数の素子は、絶縁ゲート電界効果型
ＭＯＳ素子、またはバイポーラ素子であるので、上記複
数の素子で電子的に処理された信号が、上記発光素子、
受光素子、および導波路で光によって高速に伝送され
て、処理速度が高速な光電気集積回路が形成できる。
【０１６０】１実施形態の半導体装置によれば、上記集
積回路に信号を入出力する入力受光素子および出力発光
素子と、上記入力受光素子および出力発光素子と、他の
半導体装置または外部のシステムとを接続する導波路と
を備え、上記入力受光素子、出力発光素子、および導波
路によって、上記他の半導体装置または外部のシステム
と信号をやり取りするので、上記半導体装置は、上記他
の半導体装置または外部のシステムとの間で、高速に安
定して信号伝送が実行できる。
積回路に信号を入出力する入力受光素子および出力発光
素子と、上記入力受光素子および出力発光素子と、他の
半導体装置または外部のシステムとを接続する導波路と
を備え、上記入力受光素子、出力発光素子、および導波
路によって、上記他の半導体装置または外部のシステム
と信号をやり取りするので、上記半導体装置は、上記他
の半導体装置または外部のシステムとの間で、高速に安
定して信号伝送が実行できる。
【０１６１】１実施形態の半導体装置によれば、上記導
波路は、光ファイバであるので、上記半導体装置と、他
の半導体装置または外部のシステムとの間の信号伝送
が、高速に安定して実行できる。
波路は、光ファイバであるので、上記半導体装置と、他
の半導体装置または外部のシステムとの間の信号伝送
が、高速に安定して実行できる。
【０１６２】本発明の半導体装置によれば、第１の素子
と、上記第１の素子に隣接して、第１の粒径の半導体シ
リサイド微粒子を備える第１の発光素子と、第２の素子
と、上記第２の素子に隣接して、第２の粒径の半導体シ
リサイド微粒子を備える第２の発光素子と、第３の素子
と、上記第３の素子に隣接して、第１の粒径の半導体シ
リサイド微粒子を備える第１の受光素子と、第４の素子
と、上記第４の素子に隣接して、第２の粒径の半導体シ
リサイド微粒子を備える第２の受光素子と、上記第１お
よび第２の発光素子から放出された光を上記第１および
第２の受光素子に導いて、波長多重並列伝送する導波路
とをＳＯＩ基板の絶縁膜上のシリコン結晶層に備えるの
で、波長が異なる複数の光を、同一の導波路によって伝
送することにより、複数の信号が並列伝送できる。
と、上記第１の素子に隣接して、第１の粒径の半導体シ
リサイド微粒子を備える第１の発光素子と、第２の素子
と、上記第２の素子に隣接して、第２の粒径の半導体シ
リサイド微粒子を備える第２の発光素子と、第３の素子
と、上記第３の素子に隣接して、第１の粒径の半導体シ
リサイド微粒子を備える第１の受光素子と、第４の素子
と、上記第４の素子に隣接して、第２の粒径の半導体シ
リサイド微粒子を備える第２の受光素子と、上記第１お
よび第２の発光素子から放出された光を上記第１および
第２の受光素子に導いて、波長多重並列伝送する導波路
とをＳＯＩ基板の絶縁膜上のシリコン結晶層に備えるの
で、波長が異なる複数の光を、同一の導波路によって伝
送することにより、複数の信号が並列伝送できる。
【０１６３】本発明の半導体装置の製造方法によれば、
ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電
型の不純物を添加し、この不純物を活性化させる工程
と、上記シリコン結晶層上に酸化膜を形成し、この酸化
膜を所定の形状にパターニングする工程と、上記シリコ
ン結晶層上の上記酸化膜が形成されていない部分に、第
１の真性シリコン層をエピタキシャル成長する工程と、
上記第１の真性シリコン層上に、真性シリコンと、金属
または半導体シリサイドとを、スパッタ法、蒸着法、ま
たはＭＢＥ法によって同時成膜する工程と、上記真性シ
リコンと、金属または半導体シリサイドとからなる膜を
アニールして、半導体シリサイド微粒子を含む膜を形成
する工程と、上記半導体シリサイド微粒子を含む膜上
に、第２の真性シリコン層をエピタキシャル成長する工
程と、上記第２の真性シリコン層上に、第２導電型の不
純物が添加されたシリコン層を形成する工程と、上記絶
縁膜上のシリコン結晶層と、上記第２導電型の不純物が
添加されたシリコン層とに、電極を各々接続する工程と
を備えるので、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有
して良好な発光効率および受光効率を有する受光素子お
よび発光素子が、ＳＯＩ基板の所定部分に作成できる。
ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電
型の不純物を添加し、この不純物を活性化させる工程
と、上記シリコン結晶層上に酸化膜を形成し、この酸化
膜を所定の形状にパターニングする工程と、上記シリコ
ン結晶層上の上記酸化膜が形成されていない部分に、第
１の真性シリコン層をエピタキシャル成長する工程と、
上記第１の真性シリコン層上に、真性シリコンと、金属
または半導体シリサイドとを、スパッタ法、蒸着法、ま
たはＭＢＥ法によって同時成膜する工程と、上記真性シ
リコンと、金属または半導体シリサイドとからなる膜を
アニールして、半導体シリサイド微粒子を含む膜を形成
する工程と、上記半導体シリサイド微粒子を含む膜上
に、第２の真性シリコン層をエピタキシャル成長する工
程と、上記第２の真性シリコン層上に、第２導電型の不
純物が添加されたシリコン層を形成する工程と、上記絶
縁膜上のシリコン結晶層と、上記第２導電型の不純物が
添加されたシリコン層とに、電極を各々接続する工程と
を備えるので、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有
して良好な発光効率および受光効率を有する受光素子お
よび発光素子が、ＳＯＩ基板の所定部分に作成できる。
【０１６４】本発明の半導体装置の製造方法によれば、
ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電
型の不純物を添加し、この不純物を活性化させる工程
と、上記シリコン結晶層上に酸化膜を形成し、この酸化
膜を所定の形状にパターニングする工程と、上記シリコ
ン結晶層上の上記酸化膜が形成されていない部分に、真
性シリコンと、金属または半導体シリサイドとを、スパ
ッタ法、蒸着法、またはＭＢＥ法によって同時成膜する
工程と、上記真性シリコンと、金属または半導体シリサ
イドとからなる膜をアニールして、上記真性シリコン中
に、半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に析出された真性シ
リコンの膜上に、第２導電型の不純物が添加されたシリ
コン層を形成する工程と、上記絶縁膜上のシリコン結晶
層と、上記第２導電型の不純物が添加されたシリコン層
とに、電極を各々接続する工程とを備えるので、ｐ−ｎ
あるいはｎ−ｐ構造を有して良好な発光効率および受光
効率を有する受光素子および発光素子が、ＳＯＩ基板の
所定部分に作成できる。
ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電
型の不純物を添加し、この不純物を活性化させる工程
と、上記シリコン結晶層上に酸化膜を形成し、この酸化
膜を所定の形状にパターニングする工程と、上記シリコ
ン結晶層上の上記酸化膜が形成されていない部分に、真
性シリコンと、金属または半導体シリサイドとを、スパ
ッタ法、蒸着法、またはＭＢＥ法によって同時成膜する
工程と、上記真性シリコンと、金属または半導体シリサ
イドとからなる膜をアニールして、上記真性シリコン中
に、半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に析出された真性シ
リコンの膜上に、第２導電型の不純物が添加されたシリ
コン層を形成する工程と、上記絶縁膜上のシリコン結晶
層と、上記第２導電型の不純物が添加されたシリコン層
とに、電極を各々接続する工程とを備えるので、ｐ−ｎ
あるいはｎ−ｐ構造を有して良好な発光効率および受光
効率を有する受光素子および発光素子が、ＳＯＩ基板の
所定部分に作成できる。
【０１６５】本発明の半導体装置の製造方法によれば、
ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電
型の不純物を添加し、この不純物を活性化させる工程
と、上記シリコン結晶層上に酸化膜を形成し、この酸化
膜を所定の形状にパターニングする工程と、上記シリコ
ン結晶層上の上記酸化膜が形成されていない部分に、真
性シリコン膜を、スパッタ法、蒸着法、またはＭＢＥ法
によって成膜する工程と、上記真性シリコン膜中に、Ｆ
ｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、
Ｂａ、またはＩｒの金属イオンをイオン注入する工程
と、上記金属イオンが注入された真性シリコン膜をアニ
ールして、上記真性シリコン膜中に、上記金属イオンを
含む半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に形成された真性シ
リコンの膜上に、第２導電型の不純物が添加されたシリ
コン層を形成する工程と、上記絶縁膜上のシリコン結晶
層と、上記第２導電型の不純物が添加されたシリコン層
とに、電極を各々接続する工程とを備えるので、ｐ−ｉ
−ｎあるいはｎ−ｉ−ｐ構造を有して良好な発光効率お
よび受光効率を有する受光素子および発光素子が、ＳＯ
Ｉ基板の所定部分に作成できる。
ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電
型の不純物を添加し、この不純物を活性化させる工程
と、上記シリコン結晶層上に酸化膜を形成し、この酸化
膜を所定の形状にパターニングする工程と、上記シリコ
ン結晶層上の上記酸化膜が形成されていない部分に、真
性シリコン膜を、スパッタ法、蒸着法、またはＭＢＥ法
によって成膜する工程と、上記真性シリコン膜中に、Ｆ
ｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、
Ｂａ、またはＩｒの金属イオンをイオン注入する工程
と、上記金属イオンが注入された真性シリコン膜をアニ
ールして、上記真性シリコン膜中に、上記金属イオンを
含む半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に形成された真性シ
リコンの膜上に、第２導電型の不純物が添加されたシリ
コン層を形成する工程と、上記絶縁膜上のシリコン結晶
層と、上記第２導電型の不純物が添加されたシリコン層
とに、電極を各々接続する工程とを備えるので、ｐ−ｉ
−ｎあるいはｎ−ｉ−ｐ構造を有して良好な発光効率お
よび受光効率を有する受光素子および発光素子が、ＳＯ
Ｉ基板の所定部分に作成できる。
【０１６６】本発明の半導体装置の製造方法によれば、
ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電
型の不純物を添加し、この不純物を活性化させる工程
と、上記シリコン結晶層上に酸化膜を形成し、この酸化
膜を所定の形状にパターニングする工程と、上記シリコ
ン結晶層中の上記酸化膜が形成されていない部分に、Ｆ
ｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、
Ｂａ、またはＩｒの金属イオンをイオン注入する工程
と、上記金属イオンが注入されたシリコン結晶層をアニ
ールして、上記シリコン結晶層中に、上記金属イオンを
含む半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に形成されたシリコ
ン結晶層上に、第２導電型の不純物が添加されたシリコ
ン層を形成する工程と、上記絶縁膜上のシリコン結晶層
と、上記第２導電型の不純物が添加されたシリコン層と
に、電極を各々接続する工程とを備えるので、ｐ−ｉ−
ｎあるいはｎ−ｉ−ｐ構造を有して良好な発光効率およ
び受光効率を有する受光素子および発光素子が、ＳＯＩ
基板の所定部分に容易に作成でき、また、導波路に容易
かつ良好に接続される受光素子および発光素子にでき
る。
ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電
型の不純物を添加し、この不純物を活性化させる工程
と、上記シリコン結晶層上に酸化膜を形成し、この酸化
膜を所定の形状にパターニングする工程と、上記シリコ
ン結晶層中の上記酸化膜が形成されていない部分に、Ｆ
ｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、
Ｂａ、またはＩｒの金属イオンをイオン注入する工程
と、上記金属イオンが注入されたシリコン結晶層をアニ
ールして、上記シリコン結晶層中に、上記金属イオンを
含む半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に形成されたシリコ
ン結晶層上に、第２導電型の不純物が添加されたシリコ
ン層を形成する工程と、上記絶縁膜上のシリコン結晶層
と、上記第２導電型の不純物が添加されたシリコン層と
に、電極を各々接続する工程とを備えるので、ｐ−ｉ−
ｎあるいはｎ−ｉ−ｐ構造を有して良好な発光効率およ
び受光効率を有する受光素子および発光素子が、ＳＯＩ
基板の所定部分に容易に作成でき、また、導波路に容易
かつ良好に接続される受光素子および発光素子にでき
る。
【０１６７】本発明の半導体装置の製造方法によれば、
ＳＯＩ基板の絶縁膜上のシリコン結晶層に、ＭＯＳＦＥ
Ｔのソースおよびドレインとなる第１導電型の第１領域
を形成する工程と、上記シリコン結晶層に、上記第１領
域から所定の距離をおいて、第２導電型の第２領域を形
成する工程と、上記シリコン結晶層の上記第１領域と第
２領域との間の領域に、金属イオンを注入する工程と、
上記シリコン結晶層の上記金属イオンを注入した領域
に、半導体シリサイド微粒子を形成するための熱処理を
施す工程と、上記シリコン結晶の第１領域と、第２領域
とに、電極を各々接続する工程とを備えるので、ＳＯＩ
基板上に、ＭＯＳＦＥＴと、このＭＯＳＦＥＴのソース
およびドレインに接続された発光素子および受光素子が
形成できて、電気信号と光信号との間を変換するモノリ
シックの半導体装置が、従来のＭＯＳＦＥＴの製造ライ
ンを利用して安価に製造できる。
ＳＯＩ基板の絶縁膜上のシリコン結晶層に、ＭＯＳＦＥ
Ｔのソースおよびドレインとなる第１導電型の第１領域
を形成する工程と、上記シリコン結晶層に、上記第１領
域から所定の距離をおいて、第２導電型の第２領域を形
成する工程と、上記シリコン結晶層の上記第１領域と第
２領域との間の領域に、金属イオンを注入する工程と、
上記シリコン結晶層の上記金属イオンを注入した領域
に、半導体シリサイド微粒子を形成するための熱処理を
施す工程と、上記シリコン結晶の第１領域と、第２領域
とに、電極を各々接続する工程とを備えるので、ＳＯＩ
基板上に、ＭＯＳＦＥＴと、このＭＯＳＦＥＴのソース
およびドレインに接続された発光素子および受光素子が
形成できて、電気信号と光信号との間を変換するモノリ
シックの半導体装置が、従来のＭＯＳＦＥＴの製造ライ
ンを利用して安価に製造できる。
【０１６８】本発明の半導体装置の製造方法によれば、
ＳＯＩ基板の絶縁膜上のシリコン結晶層に、上記絶縁膜
に達しない深さのトレンチを形成し、このトレンチに絶
縁体を充填して分離体を形成し、この分離体の両側かつ
上記絶縁膜上に、バイポーラ素子のコレクタ領域に接続
する第１導電型の第１領域を形成する工程と、上記シリ
コン結晶層の上記分離体の一方の側であって上記第１領
域の上方に、金属イオンを注入する工程と、上記シリコ
ン結晶層の上記金属イオンを注入した領域に、半導体シ
リサイド微粒子を形成するための熱処理を施す工程と、
上記シリコン結晶層の上記半導体シリサイド微粒子を形
成した領域の上方に、第２導電型の第２領域を形成する
工程と、上記シリコン結晶層の上記分離体の他方の側
に、バイポーラ素子を形成する工程と、上記シリコン結
晶層の第２領域と、上記バイポーラ素子に、電極を各々
接続する工程とを備えるので、ＳＯＩ基板上に、バイポ
ーラ素子と、このバイポーラ素子のコレクタに接続され
た発光素子および受光素子が形成できて、電気信号と光
信号との間を変換するモノリシックの半導体装置が製造
できる。
ＳＯＩ基板の絶縁膜上のシリコン結晶層に、上記絶縁膜
に達しない深さのトレンチを形成し、このトレンチに絶
縁体を充填して分離体を形成し、この分離体の両側かつ
上記絶縁膜上に、バイポーラ素子のコレクタ領域に接続
する第１導電型の第１領域を形成する工程と、上記シリ
コン結晶層の上記分離体の一方の側であって上記第１領
域の上方に、金属イオンを注入する工程と、上記シリコ
ン結晶層の上記金属イオンを注入した領域に、半導体シ
リサイド微粒子を形成するための熱処理を施す工程と、
上記シリコン結晶層の上記半導体シリサイド微粒子を形
成した領域の上方に、第２導電型の第２領域を形成する
工程と、上記シリコン結晶層の上記分離体の他方の側
に、バイポーラ素子を形成する工程と、上記シリコン結
晶層の第２領域と、上記バイポーラ素子に、電極を各々
接続する工程とを備えるので、ＳＯＩ基板上に、バイポ
ーラ素子と、このバイポーラ素子のコレクタに接続され
た発光素子および受光素子が形成できて、電気信号と光
信号との間を変換するモノリシックの半導体装置が製造
できる。
【０１６９】１実施形態の半導体装置の製造方法によれ
ば、上記半導体シリサイド微粒子に、Ｅｒを添加するの
で、発光効率の良好な発光素子、および、受光効率の良
好な受光素子を備える半導体装置が形成できる。
ば、上記半導体シリサイド微粒子に、Ｅｒを添加するの
で、発光効率の良好な発光素子、および、受光効率の良
好な受光素子を備える半導体装置が形成できる。
【図１】 図１（ａ），（ｂ），（ｃ）は、本発明の第
１実施形態の半導体装置を製造する工程を示す図であ
り、図１（ａ）は、ＳＯＩ層１３上にシリコン酸化膜に
よるマスクパターン１４を形成した様子を示し、図１
（ｂ）は、β−Ｆｅシリサイドの微粒子を備えるβ−Ｆ
ｅシリサイド微粒子膜１５を形成した様子を示す図であ
り、図１（ｃ）は、上記β−Ｆｅシリサイド微粒子膜１
５の上に、ｐ型シリコン層１８をエピタキシャル成長し
た様子を示す図である。
１実施形態の半導体装置を製造する工程を示す図であ
り、図１（ａ）は、ＳＯＩ層１３上にシリコン酸化膜に
よるマスクパターン１４を形成した様子を示し、図１
（ｂ）は、β−Ｆｅシリサイドの微粒子を備えるβ−Ｆ
ｅシリサイド微粒子膜１５を形成した様子を示す図であ
り、図１（ｃ）は、上記β−Ｆｅシリサイド微粒子膜１
５の上に、ｐ型シリコン層１８をエピタキシャル成長し
た様子を示す図である。
【図２】 図２（ａ），（ｂ）は、本発明の第２実施形
態の半導体装置を製造する工程を示す図であり、図２
（ａ）は、β−Ｆｅシリサイド微粒子膜２７上に、第２
の真性シリコン層２８をエピ成長した様子を示す図であ
り、図２（ｂ）は、上記第２の真性シリコン層２８上
に、ｐ型シリコン層２９を形成してｐ−ｉ−ｎ接合構造
を完成する様子を示した図である。
態の半導体装置を製造する工程を示す図であり、図２
（ａ）は、β−Ｆｅシリサイド微粒子膜２７上に、第２
の真性シリコン層２８をエピ成長した様子を示す図であ
り、図２（ｂ）は、上記第２の真性シリコン層２８上
に、ｐ型シリコン層２９を形成してｐ−ｉ−ｎ接合構造
を完成する様子を示した図である。
【図３】 図３（ａ），（ｂ），（ｃ）は、本発明の第
３実施形態の半導体装置を製造する工程を示す図であ
り、図３（ａ）は、ＳＯＩ層１３の表面から所定深さま
での部分に、ｎ型不純物を有するｎ＋型領域３５を形成
した様子を示す図であり、図３（ｂ）は、ｐ+型領域３
６を形成した後、このｐ＋型領域３６とｎ＋型領域との
境界に、Ｆｅシリサイド微粒子膜３７を形成した様子を
示す図であり、図３（ｃ）は、上記ｐ+型領域３６の上
に、ｐ型シリコン層３８をエピタキシャル成長した様子
を示す図である。
３実施形態の半導体装置を製造する工程を示す図であ
り、図３（ａ）は、ＳＯＩ層１３の表面から所定深さま
での部分に、ｎ型不純物を有するｎ＋型領域３５を形成
した様子を示す図であり、図３（ｂ）は、ｐ+型領域３
６を形成した後、このｐ＋型領域３６とｎ＋型領域との
境界に、Ｆｅシリサイド微粒子膜３７を形成した様子を
示す図であり、図３（ｃ）は、上記ｐ+型領域３６の上
に、ｐ型シリコン層３８をエピタキシャル成長した様子
を示す図である。
【図４】 図４（ａ），（ｂ）は、本発明の第４実施形
態の半導体装置を製造する工程を示す図であり、図４
（ａ）は、ｎ型ＳＯＩ層１３上であってマスクパターン
１４が配置されていない部分に、真性シリコン層４１を
形成した様子を示す図であり、図４（ｂ）は、上記真性
シリコン層４１中にＦｅシリサイド微粒子部４７を形成
し、この真性シリコン層４１の上に、ｐ型シリコン層４
８をエピタキシャル成長した様子を示す図である。
態の半導体装置を製造する工程を示す図であり、図４
（ａ）は、ｎ型ＳＯＩ層１３上であってマスクパターン
１４が配置されていない部分に、真性シリコン層４１を
形成した様子を示す図であり、図４（ｂ）は、上記真性
シリコン層４１中にＦｅシリサイド微粒子部４７を形成
し、この真性シリコン層４１の上に、ｐ型シリコン層４
８をエピタキシャル成長した様子を示す図である。
【図５】 本発明の第５実施形態の半導体装置を示す図
であり、ｎ−ｐ−ｎ型バイポーラトランジスタＢ１と、
半導体シリサイド微粒子５９を備えるｐ−ｉ−ｎ型発光
素子Ｌ１とを組み合わせたものである。
であり、ｎ−ｐ−ｎ型バイポーラトランジスタＢ１と、
半導体シリサイド微粒子５９を備えるｐ−ｉ−ｎ型発光
素子Ｌ１とを組み合わせたものである。
【図６】 本発明の第６実施形態の半導体装置を示す図
であり、ｎ−ＭＯＳＦＥＴ７１と、半導体シリサイド微
粒子７４を備えるｐ−ｉ−ｎ型発光素子７５とを、ＳＯ
Ｉ基板上に一体に組み込んだシリコン系光電気集積回路
である。
であり、ｎ−ＭＯＳＦＥＴ７１と、半導体シリサイド微
粒子７４を備えるｐ−ｉ−ｎ型発光素子７５とを、ＳＯ
Ｉ基板上に一体に組み込んだシリコン系光電気集積回路
である。
【図７】 図７（ａ），（ｂ）は、本発明の第７実施形
態の半導体装置を示す図であり、７（ａ）は、第７実施
形態の半導体装置の平面図であり、７（ｂ）は、図７
（ａ）のＣ−Ｃ線での断面図である。
態の半導体装置を示す図であり、７（ａ）は、第７実施
形態の半導体装置の平面図であり、７（ｂ）は、図７
（ａ）のＣ−Ｃ線での断面図である。
【図８】 本実施形態の半導体装置が備える信号取り出
し接合部を示した図である。
し接合部を示した図である。
【図９】 シリコン層１０１からの光が膜７２に向って
進む様子を示した図である。
進む様子を示した図である。
【図１０】 ＩＶ族半導体によって、発光素子および受
光素子を構成した従来の半導体装置を示す図である。
光素子を構成した従来の半導体装置を示す図である。
１１ シリコン結晶層
１２ 下地絶縁膜
１３ ＳＯＩ層
６０１ 発光素子
６０２ 受光素子
６３３ 光導波路
６０４ ＭＯＳＦＥＴ
６０６ ＭＯＳＦＥＴ
６３２ 側壁
６３４ シリコン酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 33/00 Ｈ０１Ｌ 31/10 Ａ
(72)発明者 太田 賢司
大阪府大阪市阿倍野区長池町22番22号 シ
ャープ株式会社内
Ｆターム(参考） 5F041 CA24 CA46
5F049 MA03 MA04 MB01 QA08 RA07
RA08 SS03
Claims (22)
- 【請求項１】 絶縁膜と、この絶縁膜上に位置するシリ
コン結晶層とを備えるＳＯＩ基板と、 上記ＳＯＩ基板のシリコン結晶層に形成されて、半導体
シリサイドの微粒子を備える発光素子と、 上記シリコン結晶層に形成されて、半導体シリサイドの
微粒子を備える受光素子と、 上記発光素子から放出された光を上記受光素子に導く導
波路とを備えることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記発光素子および受光素子の上記半導体シリサイドの
微粒子は、Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリ
サイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイ
ド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイ
ド、Ｂａシリサイド、およびＩｒシリサイドのいずれか
１つの微粒子であることを特徴とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 上記発光素子および受光素子の上記半導体シリサイドの
微粒子は、β−Ｆｅシリサイドの微粒子であることを特
徴とする半導体装置。 - 【請求項４】 請求項１に記載の半導体装置において、 上記発光素子および受光素子の上記半導体シリサイドの
微粒子は、Ｆｅシリサイド、β−Ｆｅシリサイド、Ｍｎ
シリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリ
サイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサ
イド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシ
リサイドのうちの２つ以上からなる混晶半導体の微粒子
であることを特徴とする半導体装置。 - 【請求項５】 請求項１乃至４のいずれか１つに記載の
半導体装置において、 上記半導体シリサイドの微粒子は、１．５〜３０ｎｍの
粒径を有することを特徴とする半導体装置。 - 【請求項６】 請求項１乃至５のいずれか１つに記載の
半導体装置において、 上記発光素子および受光素子の上記半導体シリサイドの
微粒子は、請求項２乃至４に記載の半導体シリサイドの
構成元素以外の金属元素がドープされた半導体シリサイ
ド微粒子であることを特徴とする半導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、 上記金属元素は、Ｅｒであることを特徴とする半導体装
置。 - 【請求項８】 請求項１乃至７のいずれか１つに記載の
半導体装置において、 上記導波路は、上記シリコン結晶層中に形成されて矩形
断面を有し、 上記矩形断面の導波路の下部が上記絶縁膜に接すると共
に、上記矩形断面の導波路の上部および側部が、シリコ
ン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシ
リコン窒化膜からなる多層膜で囲まれていることを特徴
とする半導体装置。 - 【請求項９】 請求項１乃至７のいずれか１つに記載の
半導体装置において、 上記導波路は、上記シリコン結晶層中に形成されて矩形
断面を有し、 上記矩形断面の導波路の上部および側部は、 シリコン酸化膜、シリコン窒化膜、またはシリコン酸化
膜とシリコン窒化膜との多層膜よりも低い誘電率を有す
る膜によって囲まれているか、あるいは、 空気または不活性ガスに接するか、あるいは、 上記矩形断面の導波路の上部および側部の周りは真空で
あることを特徴とする半導体装置。 - 【請求項１０】 請求項８に記載の半導体装置におい
て、 上記矩形断面の導波路の上部および側部を囲む上記シリ
コン酸化膜、シリコン窒化膜、またはシリコン酸化膜と
シリコン窒化膜との多層膜の膜厚は、上記発光素子から
の光の染み出し長よりも薄い厚みを有することを特徴と
する半導体装置。 - 【請求項１１】 請求項１乃至１０のいずれか１つに記
載の半導体装置において、 上記ＳＯＩ基板に、複数の素子によって構成された集積
回路を備え、 上記発光素子、受光素子、および導波路によって、上記
集積回路の複数の素子間の信号を伝送することを特徴と
する半導体装置。 - 【請求項１２】 請求項１１に記載の半導体装置におい
て、 上記集積回路を構成する複数の素子は、絶縁ゲート電界
効果型ＭＯＳ素子、またはバイポーラ素子であることを
特徴とする半導体装置。 - 【請求項１３】 請求項１１または１２に記載の半導体
装置において、 上記集積回路に信号を入出力する入力受光素子および出
力発光素子と、 上記入力受光素子および出力発光素子と、他の半導体装
置または外部のシステムとを接続する導波路とを備え、 上記入力受光素子、出力発光素子、および導波路によっ
て、上記他の半導体装置または外部のシステムと信号を
やり取りすることを特徴とする半導体装置。 - 【請求項１４】 請求項１３に記載の半導体装置におい
て、 上記導波路は、光ファイバであることを特徴とする半導
体装置。 - 【請求項１５】 第1の素子と、 上記第１の素子に隣接して、第１の粒径の半導体シリサ
イド微粒子を備える第１の発光素子と、 第２の素子と、 上記第２の素子に隣接して、第２の粒径の半導体シリサ
イド微粒子を備える第２の発光素子と、 第３の素子と、 上記第３の素子に隣接して、第１の粒径の半導体シリサ
イド微粒子を備える第１の受光素子と、 第４の素子と、 上記第４の素子に隣接して、第２の粒径の半導体シリサ
イド微粒子を備える第２の受光素子と、 上記第１および第２の発光素子から放出された光を上記
第１および第２の受光素子に導いて、波長多重並列伝送
する導波路とをＳＯＩ基板の絶縁膜上のシリコン結晶層
に備えることを特徴とする半導体装置。 - 【請求項１６】 請求項１に記載の半導体装置の製造方
法であって、 ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電
型の不純物を添加し、この不純物を活性化させる工程
と、 上記シリコン結晶層上に酸化膜を形成し、この酸化膜を
所定の形状にパターニングする工程と、 上記シリコン結晶層上の上記酸化膜が形成されていない
部分に、第１の真性シリコン層をエピタキシャル成長す
る工程と、 上記第１の真性シリコン層上に、真性シリコンと、金属
または半導体シリサイドとを、スパッタ法、蒸着法、ま
たはＭＢＥ法によって同時成膜する工程と、 上記真性シリコンと、金属または半導体シリサイドとか
らなる膜をアニールして、半導体シリサイド微粒子を含
む膜を形成する工程と、 上記半導体シリサイド微粒子を含む膜上に、第２の真性
シリコン層をエピタキシャル成長する工程と、 上記第２の真性シリコン層上に、第２導電型の不純物が
添加されたシリコン層を形成する工程と、 上記絶縁膜上のシリコン結晶層と、上記第２導電型の不
純物が添加されたシリコン層とに、電極を各々接続する
工程とを備えることを特徴とする半導体装置の製造方
法。 - 【請求項１７】 請求項１に記載の半導体装置の製造方
法であって、 ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電
型の不純物を添加し、この不純物を活性化させる工程
と、 上記シリコン結晶層上に酸化膜を形成し、この酸化膜を
所定の形状にパターニングする工程と、 上記シリコン結晶層上の上記酸化膜が形成されていない
部分に、真性シリコンと、金属または半導体シリサイド
とを、スパッタ法、蒸着法、またはＭＢＥ法によって同
時成膜する工程と、 上記真性シリコンと、金属または半導体シリサイドとか
らなる膜をアニールして、上記真性シリコン中に、半導
体シリサイド微粒子を島状に形成する工程と、 上記半導体シリサイド微粒子が島状に析出された真性シ
リコンの膜上に、第２導電型の不純物が添加されたシリ
コン層を形成する工程と、 上記絶縁膜上のシリコン結晶層と、上記第２導電型の不
純物が添加されたシリコン層とに、電極を各々接続する
工程とを備えることを特徴とする半導体装置の製造方
法。 - 【請求項１８】 請求項１に記載の半導体装置の製造方
法であって、 ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電
型の不純物を添加し、この不純物を活性化させる工程
と、 上記シリコン結晶層上に酸化膜を形成し、この酸化膜を
所定の形状にパターニングする工程と、 上記シリコン結晶層上の上記酸化膜が形成されていない
部分に、真性シリコン膜を、スパッタ法、蒸着法、また
はＭＢＥ法によって成膜する工程と、 上記真性シリコン膜中に、Ｆｅ、Ｍｎ、Ｍｇ、Ｍｏ、
Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、またはＩｒの金属
イオンをイオン注入する工程と、 上記金属イオンが注入された真性シリコン膜をアニール
して、上記真性シリコン膜中に、上記金属イオンを含む
半導体シリサイド微粒子を島状に形成する工程と、 上記半導体シリサイド微粒子が島状に形成された真性シ
リコンの膜上に、第２導電型の不純物が添加されたシリ
コン層を形成する工程と、 上記絶縁膜上のシリコン結晶層と、上記第２導電型の不
純物が添加されたシリコン層とに、電極を各々接続する
工程とを備えることを特徴とする半導体装置の製造方
法。 - 【請求項１９】 請求項１に記載の半導体装置の製造方
法であって、 ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電
型の不純物を添加し、この不純物を活性化させる工程
と、 上記シリコン結晶層上に酸化膜を形成し、この酸化膜を
所定の形状にパターニングする工程と、 上記シリコン結晶層中の上記酸化膜が形成されていない
部分に、Ｆｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒ
ｅ、Ｏｓ、Ｂａ、またはＩｒの金属イオンをイオン注入
する工程と、 上記金属イオンが注入されたシリコン結晶層をアニール
して、上記シリコン結晶層中に、上記金属イオンを含む
半導体シリサイド微粒子を島状に形成する工程と、 上記半導体シリサイド微粒子が島状に形成されたシリコ
ン結晶層上に、第２導電型の不純物が添加されたシリコ
ン層を形成する工程と、 上記絶縁膜上のシリコン結晶層と、上記第２導電型の不
純物が添加されたシリコン層とに、電極を各々接続する
工程とを備えることを特徴とする半導体装置の製造方
法。 - 【請求項２０】 ＳＯＩ基板の絶縁膜上のシリコン結晶
層に、ＭＯＳＦＥＴのソースおよびドレインとなる第１
導電型の第１領域を形成する工程と、 上記シリコン結晶層に、上記第１領域から所定の距離を
おいて、第２導電型の第２領域を形成する工程と、 上記シリコン結晶層の上記第１領域と第２領域との間の
領域に、金属イオンを注入する工程と、 上記シリコン結晶層の上記金属イオンを注入した領域
に、半導体シリサイド微粒子を形成するための熱処理を
施す工程と、 上記シリコン結晶の第１領域と、第２領域とに、電極を
各々接続する工程とを備えることを特徴とする半導体装
置の製造方法。 - 【請求項２１】 ＳＯＩ基板の絶縁膜上のシリコン結晶
層に、上記絶縁膜に達しない深さのトレンチを形成し、
このトレンチに絶縁体を充填して分離体を形成し、この
分離体の両側かつ上記絶縁膜上に、バイポーラ素子のコ
レクタ領域に接続する第１導電型の第１領域を形成する
工程と、 上記シリコン結晶層の上記分離体の一方の側であって上
記第１領域の上方に、金属イオンを注入する工程と、 上記シリコン結晶層の上記金属イオンを注入した領域
に、半導体シリサイド微粒子を形成するための熱処理を
施す工程と、 上記シリコン結晶層の上記半導体シリサイド微粒子を形
成した領域の上方に、第２導電型の第２領域を形成する
工程と、 上記シリコン結晶層の上記分離体の他方の側に、バイポ
ーラ素子を形成する工程と、 上記シリコン結晶層の第２領域と、上記バイポーラ素子
に、電極を各々接続する工程とを備えることを特徴とす
る半導体装置の製造方法。 - 【請求項２２】 請求項１６乃至２１のいずれか１つに
記載の半導体装置の製造方法において、 上記半導体シリサイド微粒子に、Ｅｒを添加することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001216624A JP4879411B2 (ja) | 2001-07-17 | 2001-07-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001216624A JP4879411B2 (ja) | 2001-07-17 | 2001-07-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003031790A true JP2003031790A (ja) | 2003-01-31 |
| JP4879411B2 JP4879411B2 (ja) | 2012-02-22 |
Family
ID=19051081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001216624A Expired - Fee Related JP4879411B2 (ja) | 2001-07-17 | 2001-07-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4879411B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815245B2 (en) * | 2000-12-26 | 2004-11-09 | National Research Council Of Canada | High speed and high efficiency Si-based photodetectors using waveguides formed with silicides for near IR applications |
| JP2005277341A (ja) * | 2004-03-26 | 2005-10-06 | Tateyama Machine Kk | 半導体の製造方法 |
| JP2005327808A (ja) * | 2004-05-12 | 2005-11-24 | Tohoku Univ | 半導体デバイス |
| JP2008096133A (ja) * | 2006-10-06 | 2008-04-24 | Sony Corp | 半導体装置および光検出方法 |
| JP2008187168A (ja) * | 2006-12-27 | 2008-08-14 | Fraunhofer Ges Zur Foerderung Der Angewandten Forschung Ev | 半導体構造間の配線網、集積回路及び信号を送信するための方法 |
| JP2011181874A (ja) * | 2010-03-04 | 2011-09-15 | Nippon Telegr & Teleph Corp <Ntt> | ゲルマニウム受光器およびその製造方法 |
| US11094851B2 (en) | 2016-12-22 | 2021-08-17 | Lumileds Llc | Light emitting diodes with sensor segment for operational feedback |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11340499A (ja) * | 1998-05-22 | 1999-12-10 | Mitsubishi Materials Corp | 発光材料及びその製造方法並びにこれを用いた発光素子 |
| JP2000160157A (ja) * | 1998-11-27 | 2000-06-13 | Mitsubishi Materials Corp | 金属シリサイド発光材料およびその製造方法並びにこれを用いた発光素子 |
| JP2000312055A (ja) * | 1999-04-27 | 2000-11-07 | Hitachi Ltd | 半導体レーザ装置及びそれを用いた光伝送装置 |
-
2001
- 2001-07-17 JP JP2001216624A patent/JP4879411B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11340499A (ja) * | 1998-05-22 | 1999-12-10 | Mitsubishi Materials Corp | 発光材料及びその製造方法並びにこれを用いた発光素子 |
| JP2000160157A (ja) * | 1998-11-27 | 2000-06-13 | Mitsubishi Materials Corp | 金属シリサイド発光材料およびその製造方法並びにこれを用いた発光素子 |
| JP2000312055A (ja) * | 1999-04-27 | 2000-11-07 | Hitachi Ltd | 半導体レーザ装置及びそれを用いた光伝送装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815245B2 (en) * | 2000-12-26 | 2004-11-09 | National Research Council Of Canada | High speed and high efficiency Si-based photodetectors using waveguides formed with silicides for near IR applications |
| US7132656B2 (en) | 2000-12-26 | 2006-11-07 | National Research Council Of Canada | High speed and high efficiency Si-based photodetectors using waveguides formed with silicide for near IR applications |
| JP2005277341A (ja) * | 2004-03-26 | 2005-10-06 | Tateyama Machine Kk | 半導体の製造方法 |
| JP2005327808A (ja) * | 2004-05-12 | 2005-11-24 | Tohoku Univ | 半導体デバイス |
| JP4649604B2 (ja) * | 2004-05-12 | 2011-03-16 | 国立大学法人東北大学 | 半導体デバイス |
| JP2008096133A (ja) * | 2006-10-06 | 2008-04-24 | Sony Corp | 半導体装置および光検出方法 |
| JP2008187168A (ja) * | 2006-12-27 | 2008-08-14 | Fraunhofer Ges Zur Foerderung Der Angewandten Forschung Ev | 半導体構造間の配線網、集積回路及び信号を送信するための方法 |
| JP2011181874A (ja) * | 2010-03-04 | 2011-09-15 | Nippon Telegr & Teleph Corp <Ntt> | ゲルマニウム受光器およびその製造方法 |
| US11094851B2 (en) | 2016-12-22 | 2021-08-17 | Lumileds Llc | Light emitting diodes with sensor segment for operational feedback |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4879411B2 (ja) | 2012-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10128339B2 (en) | Superlattice materials and applications | |
| JP5917978B2 (ja) | 半導体装置及びその製造方法 | |
| US9450381B1 (en) | Monolithic integrated photonics with lateral bipolar and BiCMOS | |
| JP3007892B2 (ja) | Ｓｉ／ＳｉＧｅ光電子集積回路および形成方法 | |
| US7297569B2 (en) | Semiconductor devices with reduced active region defects and unique contacting schemes | |
| US9006048B2 (en) | Fabricating photonics devices fully integrated into a CMOS manufacturing process | |
| JP2003008054A (ja) | シリコン系発光受光素子およびその製造方法およびシリコン系光電気集積回路およびシリコン系光電気集積回路システム | |
| JPH09293893A (ja) | 光半導体装置 | |
| WO2010096606A1 (en) | Light emitting apparatus | |
| CN104600070A (zh) | 衬底结构、cmos器件和制造cmos器件的方法 | |
| US20070272996A1 (en) | Self-aligned implanted waveguide detector | |
| JP4879411B2 (ja) | 半導体装置およびその製造方法 | |
| JP4517144B2 (ja) | Ｍｏｓ電界効果トランジスタ型量子ドット発光素子の製造方法 | |
| JP2014183194A (ja) | 半導体装置の製造方法 | |
| CN110943095B (zh) | 一种硅基单片红外像素传感器的制造方法 | |
| US20050214964A1 (en) | Sige super lattice optical detectors | |
| JP4667865B2 (ja) | 異なる再結合中心密度を有する結晶性半導体層を備えた電界効果トランジスタ及びその形成方法 | |
| JP2014183055A (ja) | 発光素子及びその製造方法 | |
| JP2015179748A (ja) | 半導体光素子の製造方法、及び半導体光素子 | |
| KR100776648B1 (ko) | 실리콘 기반 광소자 및 그 제조방법 | |
| KR101442800B1 (ko) | 이중 게이트로 조절되는 다이오드 구조를 포함하는 반도체 장치 | |
| JPH09213973A (ja) | 量子化機能素子とそれを用いた量子化機能装置、ならびにそれらの製造方法 | |
| EP1746638A2 (en) | Semiconductor devices with reduced active region defectcs and unique contacting schemes | |
| JPH0669489A (ja) | 光電集積回路 | |
| JPS6324667A (ja) | 光・電子集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071026 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110913 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111108 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111129 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111130 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |