JPS6324667A - 光・電子集積回路の製造方法 - Google Patents
光・電子集積回路の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
- H01S5/0261—Non-optical elements, e.g. laser driver components, heaters
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
溝の斜面に成長する層の導電型の反転現象により、溝内
に形成される光素子の片側のコンタクトがとり難くなる
ため、あらかじめ溝内に不純物導入領域を形成して、こ
こにコンタクトをとる方法を提起し、光・電子集積回路
（ＯＥＩＣ）のプレーナ化をはかり、配線切れを防止す
る。
に形成される光素子の片側のコンタクトがとり難くなる
ため、あらかじめ溝内に不純物導入領域を形成して、こ
こにコンタクトをとる方法を提起し、光・電子集積回路
（ＯＥＩＣ）のプレーナ化をはかり、配線切れを防止す
る。
本発明はプレーナ化された０ＥＩＣの製造方法に関する
。
。
近年、レーザ等の発光素子やフォトダイオード等の受光
素子と、電界効果トランジスタ（ＦＥＴ）等の電子素子
とを同一基板上に形成した０ＢＩＣが実用化されるよう
になってきた。
素子と、電界効果トランジスタ（ＦＥＴ）等の電子素子
とを同一基板上に形成した０ＢＩＣが実用化されるよう
になってきた。
０ＢＩＣは光通信用のデバイスとして実用化され始めた
ばかりであるため、その製造方法については種々の改善
が試みられている。
ばかりであるため、その製造方法については種々の改善
が試みられている。
ここでは、０εｆｃの代表例として、半絶縁性ガリウム
砒素（Ｓｌ−ＧａＡｓ） ２Ｊ板上にアルミニウムガリ
ウム砒素／ガリウム砒素（Ａ ｌＧａＡｓ ／ ＧａＡ
ｓ）の積層構造よりなる半導体レーザとＦＥＴを形成す
る場合について説明する。
砒素（Ｓｌ−ＧａＡｓ） ２Ｊ板上にアルミニウムガリ
ウム砒素／ガリウム砒素（Ａ ｌＧａＡｓ ／ ＧａＡ
ｓ）の積層構造よりなる半導体レーザとＦＥＴを形成す
る場合について説明する。
第３図（１）〜（３）は従来例による方法を説明する０
ＥｒＣの断面図である。
ＥｒＣの断面図である。
第３図（１）において、５ｌ−ＧａＡｓ基板１に溝２を
形成し、分子線エピタキシャル成長（ＭＢＥ）法により
溝２を覆って基板上にＡ ｌＧａＡｓ ／ ＧａＡｓ層
よりなる半導体レーザの層構造の内のｎ型層３、ｐ型層
４を順次成長する。
形成し、分子線エピタキシャル成長（ＭＢＥ）法により
溝２を覆って基板上にＡ ｌＧａＡｓ ／ ＧａＡｓ層
よりなる半導体レーザの層構造の内のｎ型層３、ｐ型層
４を順次成長する。
この際、ｎ型のドーパントとして珪素（Ｓｔ）を用いて
成長した場合、溝の斜面のｎ型層３がｐ型に反転するこ
とが知られている。
成長した場合、溝の斜面のｎ型層３がｐ型に反転するこ
とが知られている。
図中、反転層を斜線で示す。
第３図（２）において、溝の内部の成長層を残し、基板
表面の成長層を除去してプレーナ化する。
表面の成長層を除去してプレーナ化する。
つぎに、ｐ型層４にはｐ型コンタクトメタル５を形成す
る。
る。
一方、基板表面に露出したｎ型層３に接続してｎ型コン
タクトメタル７を形成しても、反転層によりｐｎρ接合
となってコンタクトはとれない。
タクトメタル７を形成しても、反転層によりｐｎρ接合
となってコンタクトはとれない。
そのため、従来は反転層をエツチングにより除去して次
回のようにｎ型コンタクトメタルを形成する。
回のようにｎ型コンタクトメタルを形成する。
第３図（３）において、溝の斜面部のｎ型層３とｐ型層
４をエツチングし、溝底部の反転していないｎ型層３を
露出してｎ型コンタクトメタル７′を形成する。
４をエツチングし、溝底部の反転していないｎ型層３を
露出してｎ型コンタクトメタル７′を形成する。
なお、ＦＥＴは図示されていないが、基板の平坦部に形
成される。
成される。
従来例によると、ｎ型コンタクトメタル形成するときに
、前記反転層除去のエツチングにより基板に段差が生じ
るために、配線切れや、リソグラフィ工程で段差を覆う
ためレジストが厚くなり、パターニング精度が悪くなっ
ていた。
、前記反転層除去のエツチングにより基板に段差が生じ
るために、配線切れや、リソグラフィ工程で段差を覆う
ためレジストが厚くなり、パターニング精度が悪くなっ
ていた。
上記問題点の解決は、半導体基板に溝を形成し、該溝の
内部およびその周辺部に一導電型不純物を導入して不純
物導入領域を形成し、該溝内に光素子の半導体層構造を
形成し、溝の周辺部の該不純物導入領域上に一導電型コ
ンタクトメタルを形成する工程を含む光・電子集積回路
の製造方法により達成される。
内部およびその周辺部に一導電型不純物を導入して不純
物導入領域を形成し、該溝内に光素子の半導体層構造を
形成し、溝の周辺部の該不純物導入領域上に一導電型コ
ンタクトメタルを形成する工程を含む光・電子集積回路
の製造方法により達成される。
前記不純物導入領域形成工程は電子素子形成の不純物導
入と同時に行えるため、プロセスが増えることはない。
入と同時に行えるため、プロセスが増えることはない。
本発明は基板に溝形成後、溝内部およびその周辺部にコ
ンタクト層を前もって形成し、溝内に光素子の層構造を
形成することにより、反転層除去のためのエツチングを
しないでも基板上の溝周辺部のコンタクト層に片側コン
タクトメタルを形成でき、プレーナ化を実現するもので
ある。
ンタクト層を前もって形成し、溝内に光素子の層構造を
形成することにより、反転層除去のためのエツチングを
しないでも基板上の溝周辺部のコンタクト層に片側コン
タクトメタルを形成でき、プレーナ化を実現するもので
ある。
しかも、コンタクト層形成の不純物導入工程はＦＥＴ形
成を兼ねることができる。
成を兼ねることができる。
第１図（１）〜（４）は本発明による方法を説明する０
ＲＩＣの断面図である。
ＲＩＣの断面図である。
第１図（１）において、半導体基板として５ｌ−ＧａＡ
ｓ基板１を用い、その表面に溝２を形成する。
ｓ基板１を用い、その表面に溝２を形成する。
つぎに、Ｓｉイオンを注入してレーザのｎ＋型コンタク
ト層８、ＦＥＴのｎ９型ソース、ドレイン領域９、ＰＥ
Ｔのｎ型動作領域１０を形成する。
ト層８、ＦＥＴのｎ９型ソース、ドレイン領域９、ＰＥ
Ｔのｎ型動作領域１０を形成する。
Ｓｔの注入条件はつぎのとおりである。
図番 注入領域 注入エネルギ ドーズ量（ＫｅＶ）
（ｃｍ−”） １０ ｎ型領域 ７５ ３Ｘ１０”８．９
ｎ”型領域 １５０ ３Ｘ１０１３第１図（２）
において、ＭＢＥ法により溝２を覆って基板上にＡｌＧ
ａＡｓ ／ ＧａＡｓの積層構造よりなる半導体レーザ
の層構造（詳細は第２図に例示する）の内のｎ型層３、
ｐ型層４を順次成長する。
（ｃｍ−”） １０ ｎ型領域 ７５ ３Ｘ１０”８．９
ｎ”型領域 １５０ ３Ｘ１０１３第１図（２）
において、ＭＢＥ法により溝２を覆って基板上にＡｌＧ
ａＡｓ ／ ＧａＡｓの積層構造よりなる半導体レーザ
の層構造（詳細は第２図に例示する）の内のｎ型層３、
ｐ型層４を順次成長する。
この際、ｎ型のドーパントとしてＳｉを用いて成長した
場合、溝の斜面のｎ型層３がｐ型に反転することは従来
例と同様で、その反転部分を斜線で示す。
場合、溝の斜面のｎ型層３がｐ型に反転することは従来
例と同様で、その反転部分を斜線で示す。
つぎに、通常のりソグラフィを用いてレジスト１）．１
２を溝内に形成し、基板を回転させながら、基板にたて
た法線に対し７３″の入射角でアルゴンイオン（Ａｒ”
）ビームを照射して ５ｌ−ＧａＡｓ基板１の表面が露
出するまでエツチングし、基板を平坦化する。
２を溝内に形成し、基板を回転させながら、基板にたて
た法線に対し７３″の入射角でアルゴンイオン（Ａｒ”
）ビームを照射して ５ｌ−ＧａＡｓ基板１の表面が露
出するまでエツチングし、基板を平坦化する。
第１図（３）は平坦化された基板に光素子と電子素子が
形成された後の断面図である。
形成された後の断面図である。
第１図（４）において、
ｐ型層４の上に金／亜鉛／金（Ａｕ／Ｚｎ／＾Ｕ）層よ
りなるｐ型コンタクトメタル５を、 コンタクト層８とソース、ドレイン領域９の上に金／金
ゲルマニウム（Ａｕ ／ ＡｕＧｅ）層よりなるｎ型コ
ンタクトメタル６を、 動作領域１０の上にはアルミニウム（ＡＩ）層よりなる
ゲート電極１３を形成する。
りなるｐ型コンタクトメタル５を、 コンタクト層８とソース、ドレイン領域９の上に金／金
ゲルマニウム（Ａｕ ／ ＡｕＧｅ）層よりなるｎ型コ
ンタクトメタル６を、 動作領域１０の上にはアルミニウム（ＡＩ）層よりなる
ゲート電極１３を形成する。
また、基板背面にはＡｕ／ＡｕＧｅ層よりなる基板電極
１４を被着して０ＥＩＣの製造プロセスを終わる。
１４を被着して０ＥＩＣの製造プロセスを終わる。
以上の方法においては、レーザのｎ型コンタクト形成を
あらかじめイオン注入した領域に行うために、ＭＢＢ成
長によるｐ反転を生じても問題はない。
あらかじめイオン注入した領域に行うために、ＭＢＢ成
長によるｐ反転を生じても問題はない。
第２図はＡｌＧａＡｓ ／ ＧａＡｓの積層構造よりな
る半導体レーザの層構造を示す断面図である。
る半導体レーザの層構造を示す断面図である。
各層の主要成長条件をつぎに示す。
図番 層 名 濃度 厚さくｃ＋ｎ−
’） （μｍ） ４８ ｐ” −ＧａＡｓ ］）タクト 層
ｌＸｌＯ１９０，５４Ａ Ｐ−ＡＩＧａ
Ａｓ クラッドｉｊ ５Ｘ１０”
１．５３Ｃｎ−ＧａＡｓ 活性層 ｌＸｌ０”
０．１３Ｂ ｎ−ＡｌＧａＡｓ クラフＦ層
５Ｘ１０” １．５３Ａ ｎ
”−ＧａＡｓ バフ７７層 ５Ｘ１０”
３．０〔発明の効果〕 以上詳細に説明したように本発明によれば、レーザをプ
レーナ化でき、従来問題となっていた段差による配線切
れを防止し、パターニング精度が向上し、０ＢＩＣの製
造歩留と信幀性を向上する。
’） （μｍ） ４８ ｐ” −ＧａＡｓ ］）タクト 層
ｌＸｌＯ１９０，５４Ａ Ｐ−ＡＩＧａ
Ａｓ クラッドｉｊ ５Ｘ１０”
１．５３Ｃｎ−ＧａＡｓ 活性層 ｌＸｌ０”
０．１３Ｂ ｎ−ＡｌＧａＡｓ クラフＦ層
５Ｘ１０” １．５３Ａ ｎ
”−ＧａＡｓ バフ７７層 ５Ｘ１０”
３．０〔発明の効果〕 以上詳細に説明したように本発明によれば、レーザをプ
レーナ化でき、従来問題となっていた段差による配線切
れを防止し、パターニング精度が向上し、０ＢＩＣの製
造歩留と信幀性を向上する。
また、コンタクト層形成はＦＥＴ形成のイオン注入と同
時に行えるため、プロセスは増えることはない。
時に行えるため、プロセスは増えることはない。
第１図（１）〜（４）は本発明による方法を説明する０
ＥＩＧの断面図、 第２図はＡｌＧａＡｓ ／ ＧａＡｓの積層構造よりな
る半導体レーザの層構造を示す断面図、 第３図（１）〜（３）は従来例による方法を説明する０
ＥＩＣの断面図である。 図において、 １は５ｌ−ＧａＡｓ基板、 ２は溝、 ３はレーザのｎ型層、 ４はレーザのｐ型層、 ５は＾ｕ／Ｚｎ／Ａｕよりなるｐ型コンタクトメタル、
６はＡｕ／ＡｕＧｅよりなるｎ型コンタクトメタル、８
はレーザのｎ９型コンタクト層、 ９はｎ４型ソース、ドレイン領域、 １０はＦＥＴのｎ型動作領域、 １）．１２はレジスト、 １３はＡＩよりなるゲート電極、 １４はＡｕ／ＡｕＧｅ層よりなる基板電極１５、 Ａ１ ４く発日月゛乞宕Ｉ月７ｆろ０ＥＩＣのぼ斤面図第 ｊ
図 Ｌ−リ゛７）イ情曹左示す断面図 第 ２ 図 第 ３ 図
ＥＩＧの断面図、 第２図はＡｌＧａＡｓ ／ ＧａＡｓの積層構造よりな
る半導体レーザの層構造を示す断面図、 第３図（１）〜（３）は従来例による方法を説明する０
ＥＩＣの断面図である。 図において、 １は５ｌ−ＧａＡｓ基板、 ２は溝、 ３はレーザのｎ型層、 ４はレーザのｐ型層、 ５は＾ｕ／Ｚｎ／Ａｕよりなるｐ型コンタクトメタル、
６はＡｕ／ＡｕＧｅよりなるｎ型コンタクトメタル、８
はレーザのｎ９型コンタクト層、 ９はｎ４型ソース、ドレイン領域、 １０はＦＥＴのｎ型動作領域、 １）．１２はレジスト、 １３はＡＩよりなるゲート電極、 １４はＡｕ／ＡｕＧｅ層よりなる基板電極１５、 Ａ１ ４く発日月゛乞宕Ｉ月７ｆろ０ＥＩＣのぼ斤面図第 ｊ
図 Ｌ−リ゛７）イ情曹左示す断面図 第 ２ 図 第 ３ 図
Claims (2)
- （１）半導体基板に溝を形成し、該溝の内部およびその
周辺部に一導電型不純物を導入して不純物導入領域を形
成し、該溝内に光素子の半導体層構造を形成し、溝の周
辺部の該不純物導入領域上に一導電型コンタクトメタル
を形成する工程を含むことを特徴とする光・電子集積回
路の製造方法。 - （２）前記不純物導入領域形成時に、前記半導体基板に
一導電型不純物を同時に導入して電子素子を形成するこ
とを特徴とする特許請求の範囲第１項記載の光・電子集
積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16850386A JPS6324667A (ja) | 1986-07-17 | 1986-07-17 | 光・電子集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16850386A JPS6324667A (ja) | 1986-07-17 | 1986-07-17 | 光・電子集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324667A true JPS6324667A (ja) | 1988-02-02 |
Family
ID=15869273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16850386A Pending JPS6324667A (ja) | 1986-07-17 | 1986-07-17 | 光・電子集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324667A (ja) |
-
1986
- 1986-07-17 JP JP16850386A patent/JPS6324667A/ja active Pending
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