JP4879411B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、より詳しくは、光導波路で導かれる光によって信号を伝送し、超高速動作が可能な半導体装置に関する。
【０００２】
【従来の技術】
近年、シリコンをベースにした集積回路は、高集積化、微細化が進み、集積回路の素子間を電気的に接続する金属配線は、２次元的面内配線、３次元的多層配線などを駆使して、限界近くまで高密度化している。さらに、集積回路の大規模化に伴い、集積回路の配線長は増大している。しかしながら、上記金属配線の電気抵抗値は、断面積的および材料的な対処によっても大きく減少しないため、０．１８μｍルールを境に集積回路の信号遅延が顕著になる傾向がある。これは、今後更なる集積化路の微細化、高集積化を行っても、集積回路の情報処理速度の高速化が実現されないことを示唆し、大規模、高性能の集積回路を実現する上で非常に大きな問題となってきている。
【０００３】
この問題を解決するため、集積回路内の信号伝達を、従来のように金属配線で電気的に行うのではなく、光によって行うことにより、素子間の信号伝達速度を高速にして、集積回路の情報処理速度を飛躍的に向上させることが考えられる。このような集積回路として、電子素子による信号処理と、発光素子および受光素子による光での信号伝送とを組み合わせたＯＥＩＣ（光電気集積回路）が提案されている。このＯＥＩＣの多くは、発光素子および受光素子を、ＩＩＩ−Ｖ族化合物半導体、特に、ガリウム・砒素をベースとした直接遷移型の半導体で形成し、効率の良い発光素子および受光素子を形成するようにしている。
【０００４】
一方、シリコンなどのＩＶ族半導体は、エネルギーバンド構造が間接遷移型であり、バンド間遷移の確率が低いので、効率の良い発光素子や受光素子を形成することは困難である。したがって、電子デバイスで市場の大部分を占めるモノリシックのシリコン集積回路をベースにしたＯＥＩＣは殆ど提案されていない。
【０００５】
図１０は、ＩＶ族半導体によって、発光素子および受光素子を構成した半導体装置である（特開平６−３２６３５９号公報）。この半導体装置は、ｎ型シリコン層９１上に形成された第１真性シリコン層９２上に、ＣＶＤ（化学的気相成長法）やＭＢＥ（分子線ビームエピタキシー法）を用いたエピタキシャル成長によって、ＩＶ族半導体であるゲルマニウムを成長し、ゲルマニウムとシリコンとの格子不整合を利用して、ゲルマニウム微粒子９３を形成している。上記第１真性シリコン層９２およびゲルマニウム微粒子９３上に第２真正シリコン層９４を形成し、この第２真正シリコン層９４上にｐ型エピタキシャル層９５を形成している。この半導体装置を、シリコン集積回路に接続し、このシリコン集積回路からの信号を受けて上記ゲルマニウム微粒子９３が発光して、この発光光を、他の回路に接続された他の受光素子が受光して、上記シリコン集積回路と他の回路との間の信号伝送を行うようにしている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置は、発光および受光の機能のみを有するものであって、シリコン集積回路とはモノリシックに形成されていない。したがって、上記半導体装置のデバイス設計および製造プロセスは、従来のシリコン半導体装置用のラインでは実行できないので、高コストになるという問題がある。さらに、上記半導体装置のゲルマニウム微粒子９３が発光する光は、バルクシリコンのバンドギャップよりも低エネルギーの光であるので、この光は半導体装置の全てのシリコン層において全方位に放射され、方向性を持たずに発散してしまう。したがって、この半導体装置は、所定の素子間において光の伝送方向を正確に制御することが困難であり、信号伝送効率が悪いという問題がある。
【０００７】
そこで、本発明の目的は、モノリシックのＯＥＩＣ構造を有して安価に製造でき、信号伝送効率が良好な半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
まず、本発明の原理を説明する。
【０００９】
（発光素子および受光素子）
シリコン結晶中に形成された金属シリサイドは、特定の材料や組成を選択することによって、半導体的性質を有するいわゆる半導体シリサイドが形成できる。この半導体シリサイドとしては、Ｆｅシリサイド、β−Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドがある。これらの半導体シリサイドは、直接遷移型のバンドギャップを有し、キャリアの注入によって、所定波長の光を放出することができる。
【００１０】
上記半導体シリサイドを、ナノメータオーダーの微粒子に形成すると、半導体シリサイドが有する直接遷移型のバンドギャップに、量子閉じ込め準位が生じる。この量子閉じ込め準位間での遷移により発光が生じるので、半導体シリサイドを微粒子に形成すると、膜に形成した場合よりも高輝度発光ができる。
【００１１】
また、半導体シリサイドは、バンドギャップに対応する波長の光を受光した場合には、エレクトロン・ホールペアが生成され、キャリアが発生するので、光を電気信号に変換できる受光素子として動作させることが可能である。
【００１２】
このような特性を有する半導体シリサイド膜あるいは該材料の微粒子を、シリコン系基板に組み込むことにより、シリコン集積回路の中に発光素子および受光素子をモノリシックに形成することが可能になる。
【００１３】
シリコン集積回路の中に発光素子および受光素子をモノリシックに形成する一例としては、上記半導体シリサイド膜および半導体シリサイド微粒子を、ＭＯＳＦＥＴのドレインもしくはバイポーラトランジスタのコレクタあるいはダイオードに接続して形成することで、シリコン集積回路内の素子間の信号を光に変換して伝送することが可能になり、さらに、集積回路間もしくは集積回路と外部システム間の信号も光によって伝達可能になる。
【００１４】
（導波路）
上記半導体シリサイドによる発光光によって信号を伝送する際、その光の波長は、シリコンのバンドギャップ幅（１．１ｅＶ）に対応する波長よりも長い（エネルギー的には小さい）ので、上記光は、シリコン中を吸収されずに伝播することが可能である。シリコン集積回路内の信号伝送を光で行う場合、上記半導体シリサイドを用いた発光素子をシリコン集積回路に形成すると、上記発光素子の発光光は、シリコン中の全ての方向に拡散する。したがって、光を所定の方向に伝播させるため、光導波路をシリコン集積回路に設ける必要がある。
【００１５】
上記導波路は、光をガイドすべき所定の方向に向って、シリコンの周囲をＳｉＯ２（シリコン酸化膜）、Ｓｉ３Ｎ４（シリコン窒化膜）、またはＳｉＯ２とＳｉ３Ｎ４との積層膜で包囲して形成する。
【００１６】
下記の表１は、Ｓｉ（シリコン）、ＳｉＯ２、およびＳｉ３Ｎ４の屈折率と臨界角とを示した表である。表１から分かるように、ＳｉＯ２やＳｉ３Ｎ４の屈折率は、Ｓｉの屈折率に比べて小さいので、ＳｉからＳｉＯ２、およびＳｉ３Ｎ４に入射する光は、ＳｉとＳｉＯ２との界面、またはＳｉとＳｉ３Ｎ４との界面で、Ｓｉ側に全反射される。スネルの法則により、Ｓｉから各々に入射する光が全反射を起こす臨界角（θc）を計算すると、表１に示すような角度になる。
【００１７】
【表１】
【００１８】
図９は、シリコン層１０１からの光が膜１０２に向って進む様子を示した図である。この膜１０２は、表１に示すＳｉＯ２、Ｓｉ３Ｎ４、および、空気または真空である。図９に示すように、上記光の入射角θが、表１に示した臨界角θｃよりも大きいと、矢印Ａで示すように入射した光は、シリコン層１０１と膜１０２との界面で矢印Ｂで示すように全反射されて、上記膜１０２中に入射する光の成分は無くなる。したがって、絶縁膜基板上のシリコン層中に、半導体シリサイド層または半導体シリサイド微粒子を含む発光部を形成し、上記シリコン層の上記発光部に接続する部分を、ＳｉＯ２膜やＳｉ３Ｎ４膜で囲むと、上記発光部に接続したシリコン層の部分を、上記発光部からの光を閉じ込める導波路に形成できる。
【００１９】
ここで、上記導波路を、上記ＳｉＯ２およびＳｉ３Ｎ４を積層してなる積層膜によって囲むと、この積層膜は、ＳｉＯ２とＳｉ３Ｎ４の層厚および層数を制御することによって、シリコンと積層膜との界面における反射に波長依存性を持たせることが可能であるので、導波路に、波長に依存した導波特性を与えることが可能になる。
【００２０】
また、表１に示すように、空気および真空の屈折率は略１．０であり、また、シリコンから空気および真空への光の全反射角θｃは１７．０度であり、この屈折率と全反射角は、ＳｉＯ２およびＳｉ３Ｎ４の屈折率と全反射角よりも小さい。したがって、導波路の周りを空気に接触させる、あるいは真空にすると、良好な光閉じ込め効果を有する導波路が形成できる。
【００２１】
上記導波路を、ＳｉＯ２膜、Ｓｉ３Ｎ４膜、あるいは、ＳｉＯ２およびＳｉ３Ｎ４を積層してなる積層膜によって囲んだ場合、上記ＳｉＯ２膜、Ｓｉ３Ｎ４膜、あるいは、上記積層膜中には、導波路の光が染み出す。上記膜中に光が染み出す長さである染み出し長は、その膜の材料と、光の波長および入射角によって定まる。上記導波路を囲む膜の厚さを、その膜における染み出し長よりも薄くして、この膜の外部が空気に接するようにすると、空気の屈折率は略１．０であるから、上記膜から上記空気に向う染み出し光を、上記膜と空気との界面で全反射させることができる。その結果、良好な光閉じ込め効果を有する導波路が形成できる。
【００２２】
本発明の半導体装置は、絶縁膜と、この絶縁膜上に位置するシリコン結晶層とを備えるＳＯＩ（シリコン・オン・インシュレータ）基板と、
上記ＳＯＩ基板のシリコン結晶層に形成されて、直接遷移型の半導体シリサイドの微粒子を備える発光素子と、
上記シリコン結晶層に形成されて、直接遷移型の半導体シリサイドの微粒子を備える受光素子と、
上記発光素子から放出された光を上記受光素子に導く導波路と
を備えることを特徴としている。
【００２３】
上記構成によれば、ＳＯＩ基板の絶縁層上のシリコン結晶層に形成された発光素子は、半導体シリサイドの微粒子を備え、この半導体シリサイドは所定のバンドギャップを有し、しかも、微粒子に形成されることによって量子サイズ効果を奏するから、この半導体シリサイドの微粒子は高輝度発光が可能になり、その結果、この発光素子は良好な発光効率が得られる。
【００２４】
また、ＳＯＩ基板のシリコン結晶層に形成された受光素子は、半導体シリサイドの微粒子を備え、この半導体シリサイドは上記所定のバンドギャップを有し、しかも、微粒子に形成されることによって量子サイズ効果を奏するから、この半導体シリサイドの微粒子に入射する光による光学遷移によって、キャリアが効率良く生成され、その結果、この受光素子は良好な受光効率が得られる。
【００２５】
また、ＳＯＩ基板のシリコン結晶層に形成された導波路によって、上記発光素子からの光が上記受光素子に導かれるから、上記発光素子の光によって例えば信号を伝送する場合、上記発光素子から受光素子への良好な信号伝送効率が得られる。
【００２６】
また、上記半導体装置は、発光素子、受光素子および導波路がＳＯＩ基板のシリコン結晶層に形成され、上記発光素子および受光素子は、シリコン系化合物である半導体シリサイドの微粒子を備えるので、従来のモノリシックのシリコン集積回路の製造ラインを用いて安価に製造できる。
【００２７】
ここにおいて、ＳＯＩ基板とは、絶縁層と、この絶縁層上に位置するシリコン結晶層とを備える構造をいう。例えば、バルクシリコン中に絶縁層としてのシリコン酸化膜を埋め込み形成してＳＯＩ基板を構成してもよく、あるいは、絶縁層としてのサファイアおよび石英基板などの上に、シリコン結晶層を成長してＳＯＩ基板を構成してもよい。また、半導体シリサイドとは、シリコンと金属との化合物であって、バンドギャップを有して半導体の性質を有するものを言う。
【００２８】
１実施形態の半導体装置は、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、Ｆｅ（鉄）シリサイド、Ｍｎ（マンガン）シリサイド、Ｍｇ（マグネシウム）シリサイド、Ｍｏ（モリブデン）シリサイド、Ｗ（タングステン）シリサイド、Ｃｒ（クロム）シリサイド、Ｒｕ（ルテニウム）シリサイド、Ｒｅ（レニウム）シリサイド、Ｏｓ（オスミウム）シリサイド、Ｂａ（バリウム）シリサイド、およびＩｒ（イリジウム）シリサイドのいずれか１つの微粒子である。
【００２９】
上記実施形態によれば、上記発光素子および受光素子は、バンドギャップを有して直接遷移型の半導体の性質を有するＦｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドのいずれか１つの半導体シリサイドの微粒子を備えるので、良好な発光効率および受光効率が得られる。
【００３０】
１実施形態の半導体装置は、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、β−Ｆｅ（ベータ鉄）シリサイドの微粒子である。
【００３１】
上記実施形態によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、β−Ｆｅシリサイドの微粒子であり、このβ−Ｆｅシリサイドは直接遷移型半導体であって、バンドギャップが０．７５〜０．９ｅＶであり、また、光の吸収率が１Ｅ５／ｃｍ以上と比較的大きい値である。したがって、上記発光素子および受光素子は、β−Ｆｅシリサイドの微粒子によって、例えば１〜１．５５μｍ帯付近であって信号伝送に好適な赤外光が、効率良く発光および受光できる。また、β−Ｆｅシリサイドの微粒子を備える発光素子によって発光される光は、シリコンのバンドギャップよりも低いエネルギーの波長を有するので、上記ＳＯＩ基板のシリコン結晶層に形成された導波路をシリコン結晶によって構成する場合、この導波路で光が殆ど吸収されることがなく、良好な効率で受光素子に送られる。
【００３２】
１実施形態の半導体装置は、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、Ｆｅシリサイド、β−Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドのうちの２つ以上からなる混晶半導体の微粒子である。
【００３３】
上記実施形態によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、上記２つ以上の半導体シリサイドからなる混晶半導体の微粒子であるので、上記２つ以上の半導体シリサイドの混晶比を制御することによって、所望のバンドギャップが得られる。
【００３４】
１実施形態の半導体装置は、上記半導体シリサイドの微粒子は、１．５〜３０ｎｍの粒径を有する。
【００３５】
上記実施形態によれば、上記半導体シリサイドの微粒子は、１．５〜３０ｎｍの粒径を有するので、この粒径を制御することによって、所望のバンドギャップが得られる。ここにおいて、上記半導体シリサイドの微粒子が１．５ｎｍより小さいと、バンドギャップが大きくなり、半導体シリサイドの微粒子が発光し難くなる。一方、上記半導体シリサイドの微粒子が３０ｎｍより大きいと、バンドギャップが小さくなり、信号伝送に好適な波長の光が得られない。
【００３６】
１実施形態の半導体装置は、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、上記半導体シリサイドの構成元素以外の金属元素がドープされた半導体シリサイド微粒子である。
【００３７】
上記実施形態によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、上記金属元素がドープされているので、上記発光素子では、上記金属元素が発光中心として働いてキャリアの再結合を促進するから、上記発光素子は良好な発光効率が得られる。また、上記受光素子では、上記金属元素が発生中心として働いてキャリアの生成を促進するので、上記受光素子は良好な受光効率が得られる。
【００３８】
１実施形態の半導体装置は、上記金属元素は、Ｅｒ（エルビウム）である。
【００３９】
上記実施形態によれば、上記金属元素はＥｒであるので、上記発光素子は、上記半導体シリサイドの微粒子において上記Ｅｒが発光中心として働いて、良好な発光効率が得られ、また、上記受光素子は、上記半導体シリサイドの微粒子において上記Ｅｒが発生中心として働いて、良好な受光効率が得られる。
【００４０】
１実施形態の半導体装置は、上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、
上記矩形断面の導波路の下部が上記絶縁膜に接すると共に、上記矩形断面の導波路の上部および側部が、シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜からなる多層膜で囲まれている。
【００４１】
上記実施形態によれば、上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、上記矩形断面の導波路の下部が上記絶縁膜に接するので、上記導波路の下部を画定する必要がなく、上記導波路の上部および側部を画定するのみによって、上記シリコン結晶層のシリコン結晶を用いて容易に形成される。
【００４２】
また、上記導波路は、上記矩形断面の導波路の上部および側部が、シリコン酸化膜およびシリコン窒化膜で囲まれており、上記シリコン酸化膜およびシリコン窒化膜はシリコンよりも屈折率が小さいから、上記導波路をシリコン結晶で形成することによって導波路に効果的に光が閉じ込められて、上記導波路の光の伝送効率が向上する。
【００４３】
また、上記導波路は、上記矩形断面の導波路の上部および側部が、シリコン酸化膜とシリコン窒化膜からなる多層膜で囲まれているので、このシリコン酸化膜とシリコン窒化膜の膜厚や膜数を制御することによって、上記導波路と多層膜との界面における光の反射に波長依存性を持たせることができるから、上記導波路は、伝送する光の波長に依存した伝送特性が得られる。
【００４４】
１実施形態の半導体装置は、上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、
上記矩形断面の導波路の上部および側部は、
シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜よりも低い誘電率を有する膜によって囲まれているか、あるいは、
空気または不活性ガスに接するか、あるいは、
上記矩形断面の導波路の上部および側部の周りは真空である。
【００４５】
上記実施形態によれば、上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、上記矩形断面の導波路の上部および側部は、シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜よりも低い誘電率を有する膜によって囲まれているか、あるいは、空気または不活性ガスに接するか、あるいは、上記矩形断面の導波路の上部および側部の周りは真空であって、これらのいずれも、シリコンよりも屈折率が小さいから、シリコン結晶によって導波路を形成することによって、この導波路に効果的に光が閉じ込められて、上記導波路の光の伝送効率が向上する。
【００４６】
１実施形態の半導体装置は、上記矩形断面の導波路の上部および側部を囲む上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜の膜厚は、上記発光素子からの光の染み出し長よりも薄い厚みを有する。
【００４７】
上記実施形態によれば、上記矩形断面の導波路の上部および側部を囲む上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜の膜厚は、上記発光素子からの光の染み出し長よりも薄い厚みを有するので、上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜の上記導波路と接しない側の面が、空気および真空に接する場合、この空気および真空の屈折率は略１．０であるので、この空気および真空よりも屈折率が大きい上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜への導波路からの染み出し光は、上記空気および真空との間の界面に達し、この界面で導波路側に全反射される。その結果、上記導波路への光閉じ込め効果が向上し、この導波路の光伝送効率が向上する。
【００４８】
１実施形態の半導体装置は、上記ＳＯＩ基板に、複数の素子によって構成された集積回路を備え、
上記発光素子、受光素子、および導波路によって、上記集積回路の複数の素子間の信号を伝送する。
【００４９】
上記実施形態によれば、上記ＳＯＩ基板に形成された集積回路の複数の素子間の信号を、上記発光素子、受光素子、および導波路によって伝送するので、上記素子間の信号は、導電性の配線を介して電子によって伝送されるよりも高速で伝送されるから、上記集積回路の処理速度が高速になる。また、上記導波路で伝送される光は、配線で伝送される電子におけるような電磁波などの外乱を受け難いので、上記集積回路による処理が安定する。
【００５０】
また、上記集積回路を構成する素子、ならびに、上記発光素子、受光素子、および導波路は、上記ＳＯＩ基板に形成されるので、モノリシックの半導体装置が得られる。
【００５１】
１実施形態の半導体装置は、上記集積回路を構成する複数の素子は、絶縁ゲート電界効果型ＭＯＳ（金属・酸化膜・半導体）素子、またはバイポーラ素子である。
【００５２】
上記実施形態によれば、上記集積回路を構成する複数の素子は、絶縁ゲート電界効果型ＭＯＳ素子、またはバイポーラ素子であるので、これらの素子のうちの所定の素子で電子的に処理された信号が、上記発光素子、受光素子、および導波路で光によって他の素子に伝送され、この伝送された信号が上記他の素子で電子的に処理されて、光電気集積回路が形成される。
【００５３】
１実施形態の半導体装置は、上記集積回路に信号を入出力する入力受光素子および出力発光素子と、
上記入力受光素子および出力発光素子と、他の半導体装置または外部のシステムとを接続する導波路とを備え、
上記入力受光素子、出力発光素子、および導波路によって、上記他の半導体装置または外部のシステムと信号をやり取りする。
【００５４】
上記実施形態によれば、上記集積回路で処理された信号が、上記出力発光素子、導波路を経て上記他の半導体装置または外部のシステムに伝送され、また、上記他の半導体装置または外部のシステムで処理された信号が、上記導波路、出力発光素子を経て上記集積回路に伝送される。したがって、上記半導体装置は、上記他の半導体装置または外部のシステムとの間の信号伝送が、高速に安定して実行される。
【００５５】
１実施形態の半導体装置は、上記入力受光素子および出力発光素子と、上記他の半導体装置または外部のシステムとを接続する導波路は、光ファイバである。
【００５６】
上記実施形態によれば、上記半導体装置と、他の半導体装置または外部のシステムとの間の信号伝送が、光ファイバによって高速に安定して実行される。
【００５７】
本発明の半導体装置は、第1の素子と、
上記第１の素子に隣接して、第１の粒径の直接遷移型の半導体シリサイド微粒子を備える第１の発光素子と、
第２の素子と、
上記第２の素子に隣接して、第２の粒径の直接遷移型の半導体シリサイド微粒子を備える第２の発光素子と、
第３の素子と、
上記第３の素子に隣接して、第１の粒径の直接遷移型の半導体シリサイド微粒子を備える第１の受光素子と、
第４の素子と、
上記第４の素子に隣接して、第２の粒径の直接遷移型の半導体シリサイド微粒子を備える第２の受光素子と、
上記第１および第２の発光素子から放出された光を上記第１および第２の受光素子に導いて、波長多重並列伝送する導波路と
をＳＯＩ基板の絶縁膜上のシリコン結晶層に備えることを特徴としている。
【００５８】
上記構成によれば、第１の発光素子が第１の素子から信号を受けて発光し、第２の発光素子が第２の素子から信号を受けて発光する。上記第１の発光素子が備えるシリサイド微粒子の粒径である第１の粒径と、上記第２の発光素子が備えるシリサイド微粒子の粒径である第２の粒径とは異なるので、上記第１の発光素子の発光波長と第２の発光素子の発光波長とは異なる。波長が異なる上記第１の発光素子の発光光と第２の発光素子の発光光とが、導波路によって波長多重並列伝送されて、第１受光素子および第２受光素子に受光される。これにより、同一の導波路によって、複数の信号が並列伝送できる。
【００５９】
本発明の半導体装置の製造方法は、上記ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、
上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、
上記シリコン結晶層上の上記酸化膜が形成されていない部分に、第１の真性シリコン層をエピタキシャル成長する工程と、
上記第１の真性シリコン層上に、真性シリコンと、金属または上記半導体シリサイドとを、スパッタ法、蒸着法、またはＭＢＥ法によって同時成膜する工程と、
上記真性シリコンと、上記金属または上記半導体シリサイドとからなる膜をアニールして、上記半導体シリサイド微粒子を含む膜を形成する工程と、
上記半導体シリサイド微粒子を含む膜上に、第２の真性シリコン層をエピタキシャル成長する工程と、
上記第２の真性シリコン層上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、
上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程と
を備えることを特徴としている。
【００６０】
上記構成によれば、第１導電型のシリコン結晶層上、かつ、酸化膜が形成されていない部分に、第１の真性シリコン層を形成する。この第１の真性シリコン層上に、真性シリコンと、金属または半導体シリサイドとを同時成膜し、この同時に成膜された膜をアニールして、半導体シリサイド微粒子を含む膜を形成する。この半導体シリサイド微粒子を含む膜上に、第２の真性シリコン層、第２導電型の不純物が添加されたシリコン層を形成する。これによって、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に作成される。
【００６１】
本発明の半導体装置の製造方法は、上記ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、
上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、
上記シリコン結晶層上の上記酸化膜が形成されていない部分に、真性シリコンと、金属または上記半導体シリサイドとを、スパッタ法、蒸着法、またはＭＢＥ法によって同時成膜する工程と、
上記真性シリコンと、上記金属または上記半導体シリサイドとからなる膜をアニールして、上記真性シリコン中に、上記半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に析出された真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、
上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程と
を備えることを特徴としている。
【００６２】
上記構成によれば、第１導電型のシリコン結晶層上、かつ、酸化膜が形成されていない部分に、真性シリコンと、金属または半導体シリサイドとを同時成膜し、この同時に成膜された膜をアニールして、島状に形成された半導体シリサイド微粒子を含む真性シリコンの膜を形成する。この半導体シリサイド微粒子を含む真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する。これによって、ｐ−ｎあるいはｎ−ｐ構造を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に作成される。
【００６３】
本発明の半導体装置の製造方法は、ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、
上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、
上記シリコン結晶層上の上記酸化膜が形成されていない部分に、真性シリコン膜を、スパッタ法、蒸着法、またはＭＢＥ法によって成膜する工程と、
上記真性シリコン膜中に、Ｆｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、またはＩｒの金属イオンをイオン注入する工程と、
上記金属イオンが注入された真性シリコン膜をアニールして、上記真性シリコン膜中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に形成された真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、
上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程と
を備えることを特徴としている。
【００６４】
上記構成によれば、第１導電型のシリコン結晶層上、かつ、酸化膜が形成されていない部分に真性シリコン膜を成膜し、この真性シリコン膜中に金属イオンを注入し、アニールして、上記真性シリコン膜中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する。この半導体シリサイド微粒子が島状に形成された真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する。これによって、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に作成される。
【００６５】
本発明の半導体装置の製造方法は、ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、
上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、
上記シリコン結晶層中の上記酸化膜が形成されていない部分に、Ｆｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、またはＩｒの金属イオンをイオン注入する工程と、
上記金属イオンが注入されたシリコン結晶層をアニールして、上記シリコン結晶層中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に形成されたシリコン結晶層上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、
上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程と
を備えることを特徴としている。
【００６６】
上記構成によれば、第１導電型のシリコン結晶層中であって、酸化膜が形成されていない部分の下方に、金属イオンを注入し、アニールして、上記シリコン結晶層中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する。この半導体シリサイド微粒子が島状に形成されたシリコン結晶層上に、第２導電型の不純物が添加されたシリコン層を形成する。これによって、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に、比較的容易に作成される。また、上記半導体シリサイド微粒子を上記シリコン結晶層中に形成することによって、発光素子の発光部および受光素子の受光部が上記シリコン結晶層中に形成されるので、この発光部および受光部に導波路を隣接させることにより、上記発光部から容易に光を取り出し、また、上記受光部に容易に光を導くことができる。すなわち、上記発光素子および受光素子は、シリコン結晶層中に形成される導波路との接続性が、容易かつ良好になる。
【００６７】
本発明の半導体装置の製造方法は、上記ＳＯＩ基板の絶縁膜上のシリコン結晶層に、ＭＯＳＦＥＴ（金属・酸化膜・半導体電界効果トランジスタ）のソースおよびドレインとなる第１導電型の第１領域を形成する工程と、
上記シリコン結晶層に、上記第１領域から所定の距離をおいて、上記発光素子および上記受光素子のための第２導電型の第２領域を形成する工程と、
上記発光素子および上記受光素子のための上記シリコン結晶層の上記第１領域と第２領域との間の領域に、金属イオンを注入する工程と、
上記シリコン結晶層の上記金属イオンを注入した領域に、上記半導体シリサイド微粒子を形成するための熱処理を施す工程と、
上記シリコン結晶の第１領域と、第２領域とに、電極を各々接続する工程と
を備えることを特徴としている。
【００６８】
上記構成によれば、ＳＯＩ基板上に、ＭＯＳＦＥＴと、このＭＯＳＦＥＴのソースおよびドレインに接続された発光素子および受光素子が形成され、電気信号と光信号との間を変換するモノリシックの半導体装置が得られる。
【００６９】
また、上記発光素子または受光素子は、ＭＯＳＦＥＴの標準的な製造プロセスによって形成されるので、従来のＭＯＳＦＥＴの製造ラインを利用して、ＳＯＩ基板にＭＯＳＦＥＴ、発光素子、および受光素子を備える半導体装置が、安価に製造される。
【００７０】
本発明の半導体装置の製造方法は、上記ＳＯＩ基板の絶縁膜上のシリコン結晶層に、上記絶縁膜に達しない深さのトレンチを形成し、このトレンチに絶縁体を充填して分離体を形成し、この分離体の両側かつ上記絶縁膜上に、バイポーラ素子のコレクタ領域に接続する第１導電型の第１領域を形成する工程と、
上記発光素子および上記受光素子のための上記シリコン結晶層の上記分離体の一方の側であって上記第１領域の上方に、金属イオンを注入する工程と、
上記シリコン結晶層の上記金属イオンを注入した領域に、上記半導体シリサイド微粒子を形成するための熱処理を施す工程と、
上記シリコン結晶層の上記半導体シリサイド微粒子を形成した領域の上方に、第２導電型の第２領域を形成する工程と、
上記シリコン結晶層の上記分離体の他方の側に、バイポーラ素子を形成する工程と、
上記シリコン結晶層の第２領域と、上記バイポーラ素子に、電極を各々接続する工程と
を備えることを特徴としている。
【００７１】
上記構成によれば、ＳＯＩ基板上に、バイポーラ素子と、このバイポーラ素子のコレクタに接続された発光素子および受光素子が形成され、電気信号と光信号との間を変換するモノリシックの半導体装置が得られる。
【００７２】
１実施形態の半導体装置の製造方法は、上記半導体シリサイド微粒子に、Ｅｒを添加する。
【００７３】
上記実施形態によれば、上記シリサイド微粒子にＥｒを添加することによって、発光効率の良好な発光素子、および、受光効率の良好な受光素子を備える半導体装置が作成される。
【００７４】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００７５】
（第１実施形態）
図１（ａ），（ｂ），（ｃ）は、本発明の第１実施形態の半導体装置を製造する工程を示す図である。本実施形態では、本発明の半導体装置が備える発光素子、受光素子、および導波路のうち、発光素子を形成する工程を説明する。
【００７６】
まず、図１（ａ）に示すようなシリコン単結晶層１１と、このシリコン単結晶層１１上に形成された埋め込み酸化膜１２と、この埋め込み酸化膜１２上に位置して３０〜１００ｎｍ程度の膜厚を有するＳＯＩ層１３とからなるＳＯＩ基板を用意する。上記ＳＯＩ基板のＳＯＩ層１３に、３０〜６０ｋｅＶ程度の注入エネルギー、および、１０１４〜１０１５ｃｍ−２程度の注入量で、砒素などのｎ型不純物をイオン注入する。このＳＯＩ層１３は、後述する発光材料であるβ−Ｆｅシリサイド微粒子への電子の供給源となるので、熱処理後の不純物濃度が１×１０１９〜１×１０２１ｃｍ−３程度となるように、エネルギーやドーズ量などの注入条件を設定する。
【００７７】
その後、上記ＳＯＩ層１３上に、図示しないレジストを、膜厚が例えば３００ｎｍ程度になるように塗布する。続いて、ステッパーなどの紫外線露光機により、上記レジスト膜の所定のパターン領域を露光し、このレジスト膜の露光部分を現像、ベークして、レジストパターンを形成する。このＳＯＩ基板上に、方向性スパッタリング法などにより、シリコン酸化膜を例えば３００ｎｍ程度の厚さに堆積する。これによって、上記レジストパターンの開口部では、ＳＯＩ層１３上にシリコン酸化膜が形成される。次いで、リフトオフ法によって、上記レジストパターンおよびＳＯＩ層１３上に堆積したシリコン酸化膜を除去すると、図１（ａ）に示すようなシリコン酸化膜によるマスクパターン１４が、ＳＯＩ層１３上に形成される。
【００７８】
次に、上記ＳＯＩ層１３上の上記マスクパターン１４が形成されていない部分に、ノンドープシリコンとβ−Ｆｅシリサイドとを、各々独立して同時にスパッタすることによって、ノンドープシリコンとβ−Ｆｅシリサイドとの混合膜を形成する。その後、上記混合膜に、６００〜９００℃の温度で、ＲＴＡなどの急速昇降温アニ−ルを施す。これによって、ノンドープシリコンのマトリックス中に１．５ｎｍ〜２０ｎｍ程度の結晶またはアモルファス状態のβ−Ｆｅシリサイドの微粒子を島状に析出させて、半導体シリサイドとしてのβ−Ｆｅシリサイドの微粒子を備えるβ−Ｆｅシリサイド微粒子膜１５を作製する（図１（ｂ））。
【００７９】
ここにおいて、上記ノンドープシリコンとβ−Ｆｅシリサイドとの混合膜は、ＭＢＥ、ＣＶＤなどによって形成してもよい。
【００８０】
その後、図１（ｃ）に示すように、上記β−Ｆｅシリサイド微粒子膜１５の上に、ｐ型不純物が1×１０１９〜1×１０２１ｃｍ−３程度の濃度でドーピングされたｐ型シリコン層１８を、例えば５０ｎｍ〜３００ｎｍ程度エピタキシャル成長する。最後に、上記ＳＯＩ層１３に、図示しない引出し電極を接続してｎ型電極を形成し、上記ｐ型シリコン層１８に図示しない電極を接続してｐ型電極を形成して、発光素子が完成する。
【００８１】
上記実施形態によれば、上記ｐ型シリコン層１８とｎ型のＳＯＩ層１３との界面にβ−Ｆｅシリサイド微粒子膜１５を備えるｐ−ｎ接合構造が形成される。上記ｐ−ｎ接合の界面に形成されたβ−Ｆｅシリサイド微粒子膜１５は、バンドギャップを有して量子サイズ効果を有するので、高輝度発光が可能であり、高効率の発光素子が形成できる。また、本実施形態の発光素子は、上記β−Ｆｅシリサイド微粒子膜１５に入射した光による光学遷移によってキャリアを生成するので、受光素子としても機能できる。
【００８２】
上記実施形態において、上記β−Ｆｅシリサイド微粒子膜１５には、Ｅｒを含ませてもよい。上記β−Ｆｅシリサイド微粒子膜１５にキャリアが注入された際、上記Ｅｒが発光中心として働いて、上記発光素子は、さらに高輝度発光ができる。
【００８３】
上記実施形態において、ＳＯＩ層１３上には、上記マスクパターン１４を配置しないで、ＳＯＩ層１３上の全面に、β−Ｆｅシリサイド微粒子膜１５、ｐ型シリコン層１８を積層してｐ−ｎ構造を形成し、その後、リソグラフィ、エッチングプロセスによって、上記ＳＯＩ層１３上の半導体層を所定の形状に形成してもよい。
【００８４】
また、ＳＯＩ層１３にｐ型不純物を添加すると共に、β−Ｆｅシリサイド微粒子膜１５上にｎ型シリコン層を配置して、ｎ−ｐ構造を構成してもよい。
【００８５】
また、本実施形態の半導体は、ＳＯＩ基板中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１３に形成したが、ガラスなどの絶縁基板上に形成された結晶性あるいは非晶質シリコン膜に形成してもよい。
【００８６】
（第２実施形態）
図２（ａ），（ｂ）は、本発明の第２実施形態の半導体装置を製造する工程を示す図である。本実施形態では、本発明の半導体装置が備える発光素子、受光素子、および導波路のうち、発光素子を形成する工程を説明する。第２実施形態の半導体装置の製造方法において、第１実施形態と同一の部分には同一の参照番号を付して、詳細な説明を省略する。
【００８７】
まず、第１実施形態と同様に、ＳＯＩ基板を用意し、このＳＯＩ基板のＳＯＩ層１３に、第１実施形態と同様に砒素などのｎ型不純物をイオン注入する。その後、上記ＳＯＩ層１３上に、図１（ａ）と同様のシリコン酸化膜によるマスクパターン１４を形成する。
【００８８】
次に、上記ＳＯＩ層１３上の上記マスクパターン１４が形成されていない部分に、ＣＶＤ、スパッタリング法などによって、第１の真性シリコン層２６をエピ成長する。この真性シリコン層２６上に、ノンドープシリコンと半導体シリサイドとしてのβ−Ｆｅシリサイドとを各々独立して同時にスパッタして、ノンドープシリコンとβ−Ｆｅシリサイドとの混合膜を形成する。引き続き、上記混合膜に、６００〜９００℃の温度でＲＴＡなどの急速昇降温アニールを施して、ノンドープシリコン中に１．５ｎｍ〜２０ｎｍ程度の粒径を有するアモルファス状態のβ−Ｆｅシリサイド微粒子を島状に析出させる。これによって、β−Ｆｅシリサイド微粒子膜２７を形成する。その後、図２（ａ）に示すように、上記β−Ｆｅシリサイド微粒子膜２７上に、ＣＶＤ、スパッタリング法などによって、第２の真性シリコン層２８をエピ成長する。
【００８９】
続いて、図２（ｂ）に示すように、上記ＳＯＩ層１３の不純物と逆の導電型であるｐ型不純物が1×１０１９〜1×１０２１ｃｍ−３程度の濃度でドーピングされたｐ型シリコンを、例えば５０ｎｍ〜３００ｎｍ程度エピタキシャル成長し、パターニングして、ｐ型シリコン層２９を形成する。これにより、ｐ−ｉ−ｎ接合構造が得られる。上記ＳＯＩ層１３に、図示しない引出し電極を接続してｎ型電極を形成し、上記ｐ型シリコン層２９に図示しない電極を接続してｐ型電極を形成して、発光素子が完成する。
【００９０】
本実施形態によれば、上記ｐ−ｉ−ｎ接合構造のｉ層中に設けられたβ−Ｆｅシリサイド微粒子は、バンドギャップを有し、さらに、１．５ｎｍ〜２０ｎｍの粒径を有して量子サイズ効果を奏するので、ｎ型のＳＯＩ層１３を経て注入された電子により、上記β−Ｆｅシリサイド微粒子でエネルギーの直接遷移が生じて、高輝度に発光する。また、本実施形態の発光素子は、上記β−Ｆｅシリサイド微粒子膜１７への入射光による光学遷移によってキャリアを生成するので、受光素子としても機能できる。
【００９１】
上記実施形態において、ＳＯＩ層１３上には、図１（ａ）に示すようなマスクパターン１４を配置しないで、ＳＯＩ層１３上の全面に、第１真性シリコン層、β−Ｆｅシリサイド微粒子膜、第２真性シリコン層、ｐ型シリコン層を積層してｐ−ｉ−ｎ構造を形成し、その後、リソグラフィ、エッチングプロセスによって、上記ＳＯＩ層１３上の半導体層を所定の形状に形成してもよい。
【００９２】
また、ＳＯＩ層１３にｐ型不純物を添加すると共に、真性シリコン層２８上にｎ型シリコン層を配置して、ｎ−ｉ−ｐ構造を構成してもよい。
【００９３】
また、本実施形態の半導体は、ＳＯＩ基板中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１３に形成したが、ガラスなどの絶縁基板上に形成された結晶性あるいは非晶質シリコン膜に形成してもよい。
【００９４】
（第３実施形態）
図３（ａ），（ｂ），（ｃ）は、本発明の第３実施形態の半導体装置を製造する工程を示す図である。本実施形態では、半導体装置の発光素子を形成する工程を説明する。第３実施形態の半導体装置の製造方法において、第１実施形態と同一の部分には同一の参照番号を付して、詳細な説明を省略する。
【００９５】
まず、第１実施形態と同様に、ＳＯＩ基板を用意し、このＳＯＩ基板のＳＯＩ層１３に、砒素などのｎ型不純物を、１０１５〜１０１７ｃｍ−３程度の濃度になるようにイオン注入する。その後、上記ＳＯＩ層１３上に、図１（ａ）と同様のシリコン酸化膜によるマスクパターン１４を形成する。
【００９６】
続いて、上記ＳＯＩ層１３上であって上記マスクパターン１４が配置されていない部分であるウィンドウから、ＳＯＩ層１３に、砒素、燐などのｎ型不純物をイオン注入し、アニールする。これによって、図３（ａ）に示すように、上記ＳＯＩ層１３の表面からＳＯＩ層１３の厚みの１／５〜１／２程度の深さまでの部分に、１０１７〜１０２０ｃｍ−３程度の濃度のｎ型不純物を有するｎ＋型領域３５を形成する。
【００９７】
さらに、上記マスクパターン１４のウインドウを通して、ボロンイオンを注入、アニールして、ｐ+型領域３６を形成する。上記ｐ＋型領域３６は、上記ｎ＋型領域３５内に形成する。その後、上記ｐ＋型領域３６の下端であって、上記ｎ＋型領域との境界に、鉄などの金属イオンを１０１６〜１０１８ｃｍ−２程度の注入量でイオン注入する。引き続き、６００〜９００℃のＲＴＡ熱処理を施すことにより、上記イオン注入した鉄を結晶化させ、シリサイド化、微粒子化して、半導体シリサイドとしてのＦｅシリサイドの微粒子を備えるＦｅシリサイド微粒子膜３７を形成する（図３（ｂ））。
【００９８】
その後、図３（ｃ）に示すように、上記ｐ+型領域３６の上に、上記ＳＯＩ層１３の不純物と逆の導電型であるｐ型不純物が1×１０１５〜1×１０１７ｃｍ−３程度の濃度でドーピングされたｐ型シリコン層３８を、例えば１００ｎｍ〜３００ｎｍ程度エピタキシャル成長する。最後に、上記ＳＯＩ層１３に、図示しない引出し電極を接続してｎ型電極を形成し、上記ｐ型シリコン層２８に図示しない電極を接続してｐ型電極を形成して、発光素子が完成する。
【００９９】
上記実施形態によれば、上記ｐ+型領域３６とｎ＋型領域３５との界面にＦｅシリサイド微粒子膜３７を備えるｐ−ｎ接合構造が形成される。上記ｐ−ｎ接合の界面に形成されたＦｅシリサイド微粒子膜３７は、バンドギャップを有して量子サイズ効果を有するので、高輝度発光が可能であり、高効率の発光素子が形成できる。本実施形態の発光素子は、上記Ｆｅシリサイド微粒子膜３７に入射する光による光学遷移によってキャリアを生成するので、受光素子としても機能できる。
【０１００】
上記実施形態において、ＳＯＩ層１３をｎ型にしたが、ＳＯＩ層１３をｐ型にして発光素子を形成してもよい。すなわち、ｐ型のＳＯＩ層１３の表面からＳＯＩ層１３の厚みの１／５〜１／２程度の深さまでの部分に、ｐ型不純物を注入してｐ＋型領域を形成し、このｐ＋型領域内に、ｎ型不純物を注入してｎ＋型領域を形成し、このｎ＋型領域の下端であって、上記ｐ＋型領域との境界に、Ｆｅシリサイド微粒子膜３７を形成してもよい。この場合、上記ｎ＋型領域上にはｎ型シリコン層を形成する。
【０１０１】
また、本実施形態の半導体装置は、ＳＯＩ基板中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１３に形成したが、ガラスなどの絶縁基板上に形成された結晶性あるいは非晶質シリコン膜に形成してもよい。
【０１０２】
（第４実施形態）
第３実施形態の半導体装置は、ＳＯＩ層１３内に鉄イオンを注入、アニールして、ｐ−ｎ構造接合の接合境界にＦｅシリサイド微粒子膜３７を形成したが、第４実施形態では、ｐ−ｉ−ｎ構造接合を形成し、ｉ層にＦｅイオンを注入してＦｅシリサイド微粒子膜を形成する。まず、図４（ａ）に示すように、第１実施形態と同様のマスクパターン１４を形成し、１０１７〜１０２０ｃｍ−３程度にｎ型不純物がドープされたｎ型ＳＯＩ層１３上に、真性シリコンを５０〜１５０ｎｍ程度の厚みに成膜して真性シリコン層４１を形成する。その後、上記真性シリコン層４１中に、鉄イオンを１０１６〜１０１８ｃｍ−２程度の注入量でイオン注入し、６００〜９００℃のＲＴＡ熱処理を施すことにより、真性シリコン層４１の厚み方向中央に、半導体シリサイドとしてのＦｅシリサイドの微粒子を備えるＦｅシリサイド微粒子部４７を形成する。さらに、必要であれば、上記半導体シリサイドの相の最適化を図るために、適当なアニールを施す。その後、図４（ｂ）に示すように、上記真性シリコン層４１の上に、ｐ型シリコン層４８を例えば例えば１００ｎｍ〜３００ｎｍ程度の厚みにエピタキシャル成長する。最後に、上記ＳＯＩ層１３に、図示しない引出し電極を接続してｎ型電極を形成し、上記ｐ型シリコン層４８に図示しない電極を接続してｐ型電極を形成して、発光素子が完成する。
【０１０３】
本実施形態によれば、上記ｐ−ｉ−ｎ接合構造のｉ層中に設けられたＦｅシリサイド微粒子は、バンドギャップを有し、さらに、量子サイズ効果を奏するので、キャリア注入によってエネルギーの直接遷移が生じ、高輝度に発光する。また、本実施形態の発光素子は、上記Ｆｅシリサイド微粒子部４７への入射光による光学遷移によってキャリアを生成するので、受光素子としても機能できる。
【０１０４】
上記実施形態において、ＳＯＩ層１３上には、図１（ａ）と同様のマスクパターン１４を配置しないで、ＳＯＩ層１３上の全面に真性シリコン層を積層し、この真性シリコン層の厚み方向略中央にＦｅシリサイド粒子部を形成し、上記真性シリコン層上にｐ型シリコン層を積層してｐ−ｉ−ｎ構造を形成し、その後、リソグラフィ、エッチングプロセスによって、上記ＳＯＩ層１３上の半導体層を所定の形状に形成してもよい。
【０１０５】
また、ＳＯＩ層１３にｐ型不純物を添加すると共に、真性シリコン層４１上にｎ型シリコン層を配置して、ｎ−ｉ−ｐ構造を構成してもよい。
【０１０６】
また、本実施形態の半導体は、ＳＯＩ基板中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１３に形成したが、ガラスなどの絶縁基板上に形成された結晶性あるいは非晶質シリコン膜に形成してもよい。
【０１０７】
第３、第４実施形態では、鉄などの金属イオンをシリコン層に注入する際、金属イオンの注入深さ方向分布が重要となる。一般的にチャネリングが生じない場合で注入した金属イオンの深さ方向分布は、金属イオンの注入エネルギーとドーズ量で決定される。S.M.Sze著VLSI Technology 2nd ed. McGrawHill出版（１９８８）によると、イオン注入の深さ方向プロファイルは、イオンの投影飛程Rpと投影分散ΔRpおよび３次のモーメントｍ3から、ＬＳＳ（Lindhard、Scharaff、Schiott）理論に基づいて概算することが可能である。J.F.Gibbons、W.S.Johnson、 S.M.Mylrorie著 Projected Ranges Statistics: Semiconductors and Related Materials, 2nd ed. Dowden, Hutchinson & Ross 出版社（１９７５）には、上記RpおよびΔRpおよびｍ3などに関する計算値が表にまとめられている。イオンが注入されるシリコン層の最表面から、投影飛程Rpを中心にΔRp程度の幅で注入イオンの打ち込み領域が形成される。従って、イオンの注入エネルギーを制御することで微粒子を形成する深さを制御し、ドーズ量を制御することでシリサイド微粒子の密度、サイズが制御可能になる。
【０１０８】
ここで、半導体シリサイド微粒子のバンドギャップについて説明する。半導体シリサイド微粒子のバンドギャップは、半導体シリサイドの材料本来の特性によって決まる面もあるが、これに加えて、ナノメータオーダーの微粒子特有の量子サイズ効果によって制御される。半導体シリサイド微粒子の半径をR、電子と正孔の有効質量を夫々ｍｅ、ｍｈとして、電子と正孔の波動関数が微粒子の境界で０となる境界条件と有効質量近似とを導入すると、微粒子のバンドギャップEgmicroは、下記の式（１）で求められる。
【０１０９】
【数１】
Egmicro＝Egbulk＋ｈ２φ１２／２μＲ２・・・（１）
ここにおいて、ｈはプランク定数、μは電子と正孔の換算質量であって、
μ＝ｍｅ×ｍｈ／（ｍｅ＋ｍｈ）、
Egbulkはバルクにおけるバンドギャップであり、φ１＝πである。
【０１１０】
また、半導体シリサイド微粒子を、２種類の半導体シリサイドの混晶で形成すると、粒子サイズだけでなく混晶比によってもバンドギャップを制御することが可能になる。例えば、第１の半導体シリサイドのバンドギャップをEg1、第２の半導体シリサイドのバンドギャップをEg2、第1の半導体シリサイドの組成比をｘとすると、この混晶半導体シリサイドのバンドギャップEgmixは、下記の式（２）で求められる。
【０１１１】
【数２】
Egmix＝ｘEg１＋（１−ｘ）Eg２・・・（２）
ここで、Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドなどのうち、少なくとも２種類以上の半導体シリサイドを混晶し、この混晶比を制御すると共に、上記混晶した２種類以上の半導体シリサイドによって微粒子を形成し、この微粒子の径を制御する。そうすると、直接遷移型半導体としての半導体シリサイドの特性を生かしながら、粒子径による効果と混晶比による効果とによって、混晶による半導体シリサイド微粒子を、所望のバンドギャップに正確に制御することができる。
【０１１２】
上記第１乃至第４実施形態の半導体装置において、２種類以上の半導体シリサイドを用いて微粒子を形成し、この微粒子の径を制御して発光素子を形成したところ、上記半導体シリサイド微粒子によって、所望の波長の光を発光させることができた。
【０１１３】
（第５実施形態）
図５は、本発明の第５実施形態の半導体装置を示す図である。この半導体装置は、ｎ−ｐ−ｎ型バイポーラトランジスタＢ１と、ｉ層５７に半導体シリサイド微粒子５９が形成されたｐ−ｉ−ｎ型発光素子Ｌ１とを組み合わせたものである。この半導体装置は、上記バイポーラトランジスタＢ１のコレクタ５２と、上記発光素子Ｌ１のｎ型シリコン領域５１とを共通にしている。この半導体装置は、第１乃至第４実施形態の発光素子のＳＯＩ基板と同様のＳＯＩ基板上に形成されており、上記コレクタ５２とｎ型シリコン領域５１とは、シリコン単結晶層１１上の埋め込み酸化膜１２上に形成されている。
【０１１４】
上記バイポーラトランジスタＢ１とｐ−ｉ−ｎ型発光素子Ｌ１との間には、分離体としてのシリコン酸化膜５６が形成されており、このシリコン酸化膜５６が、バイポーラトランジスタＢ１と発光素子Ｌ１とを分離している。また、発光素子Ｌ１のｐ型シリコン領域５８上には発光素子電極６１が形成され、トランジスタＢ１のエミッタ５４上にはエミッタ電極６２が形成され、ベース５３上にはベース電極６３が形成されている。
【０１１５】
上記発光素子Ｌ１は、ｎ型シリコン領域５１と、このｎ型シリコン領域５１上の真性シリコン領域５７を有し、この真性シリコン領域５７は、厚み方向略中央に、Ｆｅシリサイド微粒子５９を含んでいる。
【０１１６】
また、上記バイポーラトランジスタＢ１は、エミッタ５４、ベース５３、コレクタ５２で構成されている。上記ベース５３に電流が流れると、上記バイポーラトランジスタＢ１はオンになり、コレクタ５２に電子が注入される。この注入された電子が発光素子Ｌ１のｎ型シリコン領域５１に注入される。ここで、上記発光素子電極６１を介して、発光素子Ｌ１のｐ型シリコン領域５８に正孔が注入されると、真性シリコン領域５７中のＦｅシリサイド微粒子５９が発光する。したがって、上記バイポーラトランジスタＢ１に入力される電気信号を、上記発光素子Ｌ１によって光信号に変換できる。
【０１１７】
なお、上記説明とは逆に、上記発光素子Ｌ１におけるｐ−ｉ−ｎ構造に、上記半導体シリサイド微粒子５９のバンドギャップと共鳴する光が入射すると、光学遷移によって微粒子５９でキャリア、すなわり電子と正孔が発生する。このキャリアを、上記ｐ−ｉ−ｎ構造のｎ型領域５１もしくはｐ型領域５８から取り出して他の回路に流すことによって、上記発光素子Ｌ１は受光素子として機能できる。例えば、上記バイポーラトランジスタＢ１のエミッタ５４とコレクタ５２を入れ換えると、このバイポーラトランジスタがオンのときに、上記受光素子で受光した光を電気信号に変換できる。
【０１１８】
なお、本実施形態の半導体装置において、上記発光素子Ｌ１の各領域５８，５７，５１と、上記バイポーラトランジスタＢ１の深さ方向に対応する各領域、すなわちエミッタ５４，ベース５３，コレクタ５２との間で、導電型や不純物濃度が異なる。例えば、発光素子Ｌ１では、真性シリコン領域５７は真性であるのに対して、バイポーラトランジスタＢ１のベース５３はｐ型である。また、発光素子Ｌ１のｐ型シリコン領域５８はｐ型であるのに対して、バイポーラトランジスタＢ１のエミッタ５４はｎ型である。
【０１１９】
これらの構造は、リソグラフィ、エッチングまたはリフトオフ、およびイオン注入を組み合わせて作成できる。例えば、ＳＯＩ層上に、シリコン酸化膜からなるマスクパターンを形成し、シリコン酸化膜が形成されていない領域に選択的にイオン注入することによって、各領域の導電型と不純物濃度が制御可能になる。
【０１２０】
上記実施形態の半導体装置は、ｎ−ｐ−ｎ型バイポーラトランジスタＢ１とｐ−ｉ−ｎ型発光素子Ｌ１との組み合わせであるが、ｐ−ｎ−ｐ型のバイポーラトランジスタと、ｎ−ｉ−ｐ型の発光素子とを組み合わせてもよい。
【０１２１】
（第６実施形態）
図６は、本発明の第６実施形態の半導体装置を示す図である。この半導体装置は、ｎ−ＭＯＳＦＥＴ７１と、真性シリコン領域７３に半導体シリサイド微粒子７４が形成されたｐ−ｉ−ｎ型発光素子７５とを、ＳＯＩ基板上に一体に組み込んだシリコン系光電気集積回路である。
【０１２２】
上記ｐ−ｉ−ｎ型発光素子７５は、シリコン単結晶層１１上の埋め込み酸化膜１２上に形成されたｎ型領域７７，真性シリコン領域７３，ｐ型領域７８を備え、上記真性シリコン領域７３は半導体シリサイド微粒子７４を含んでいる。また、このｐ型領域７８上には、発光素子電極７９が形成されている。上記ｎ型領域７７は、ｎ−ＭＯＳＦＥＴ７１のドレイン領域７７と発光素子７５のｎ型領域７７との２つの役目を果たす。
【０１２３】
上記ＭＯＳＦＥＴ７１は、ソース領域８１，チャネル領域８２，ドレイン領域７７，ゲート酸化膜８４，ゲート電極８５、ソース電極８６とで構成されている。上記ゲート電極８５に電圧が印加されると、上記ＭＯＳＦＥＴ７１はオンとなり、上記ソース電極８６からソース領域８１を経て上記ドレイン領域７７に電子が注入される。そして、電子がｎ型領域７７から真性シリコン領域７３に注入されるので、発光素子電極７９から上記発光素子７５のｐ型領域７８を介して上記真性シリコン領域７３に正孔を注入すると、真性シリコン層７３中の半導体シリサイド微粒子７４が発光する。したがって、上記ＭＯＳＦＥＴ７１に入力される電気信号を、上記発光素子７９によって光信号に変換できる。
【０１２４】
なお、上記説明とは逆に、上記発光素子７９におけるｐ−ｉ−ｎ構造に、上記半導体シリサイド微粒子７４のバンドギャップと共鳴する光が入射すると、光学遷移によって微粒子７４でキャリア、すなわり電子と正孔が発生する。このキャリアを、上記ｐ−ｉ−ｎ構造のｎ型領域７７もしくはｐ型領域７８から取り出して他の回路に流すことによって、上記発光素子７９は受光素子として機能できる。例えば、上記ＭＯＳＦＥＴ７１のソース領域８１とドレイン領域７７とを入れ換えると、このＭＯＳＦＥＴがオンのときに、受光素子で受光した光を電気信号に変換できる。
【０１２５】
本実施形態が備えるＭＯＳＦＥＴ７１は、前述の第４実施形態の発光素子の製造方法と同様の方法で製造できる。すなわち、上記ＭＯＳＦＥＴ７１と発光素子７５とは、前述の第４実施形態と同様の方法で作成可能である。したがって、共通のＳＯＩ基板上に、共通の製造プロセスによってＭＯＳＦＥＴ７１と発光素子７５とが製造できるので、モノリシックの光電気集積回路が比較的容易、安価に製造できる。
【０１２６】
また、バイポーラトランジスタの製造方法について、上記第５実施形態の半導体装置におけるような、エピタキシャル成長によって縦方向に半導体を積層して形成する以外に、上記ＭＯＳＦＥＴ７１を形成する場合と同様に、リソグラフィとイオン注入を用いて横方向に異なる領域を配置して形成する方法が検討されている。したがって、本実施形態の半導体装置を製造するプロセスと同様のプロセスによってバイポーラトランジスタが形成でき、その結果、バイポーラトランジスタと発光素子を共通のプロセスによって簡単安価に半導体装置が製造できる可能性が高い。
【０１２７】
上記実施形態の半導体装置は、ｎ−ＭＯＳＦＥＴ７１とｐ−ｉ−ｎ型発光素子Ｌ１との組み合わせであるが、ｐ−ＭＯＳＦＥＴと、ｎ−ｉ−ｐ型の発光素子とを組み合わせてもよい。
【０１２８】
（第７実施形態）
上記第１乃至第４実施形態で形成した発光素子からの光は、ＳＯＩ層１３中を伝播する。しかし、上記ＳＯＩ層１３のみでは、上記発光素子からの光は全方位に伝播するので、上記発光素子をＬＳＩに組み込んで信号伝送のために用いるには、以下に述べるようにして、上記ＳＯＩ層１３に光伝播の方向性を持たせる必要がある。
【０１２９】
図７（ａ）は、本発明の第７実施形態の半導体装置を示す平面図であり、ＳＯＩ基板のＳＯＩ層１３に、発光素子６０１、受光素子６０２、上記発光素子６０１からの光を受光素子６０２に導く光導波路６３３とが形成されている。さらに、上記ＳＯＩ層１３には、上記発光素子６０１に隣接する発光素子６０１駆動用のＭＯＳＦＥＴ６０４と、上記受光素子６０２に隣接して受光素子６０２が受光した光信号を電気信号に変換するＭＯＳＦＥＴ６０６とが形成されている。
【０１３０】
図７（ｂ）は、図７（ａ）のＣ−Ｃ線での断面図であり、光導波路６３３による光伝送方向（矢印Ｄ）に略直角方向の断面を示す図である。
【０１３１】
上記光導波路６３３は、以下のようにして形成される。すなわち、リソグラフィ、異方性エッチングなどによって、上記ＳＯＩ層１３に、下地絶縁膜１２に達する深さのトレンチを形成する。このトレンチの間に残ったＳＯＩ層の部分が導波路になる。続いて、上記トレンチに、シリコンよりも屈折率が小さいシリコン酸化膜を埋め込み、シリコン酸化膜からなる側壁６３２，６３２を形成する。上記側壁６３２，６３２を形成した後、ＣＭＰ（化学的機械研磨）技術などによってＳＯＩ層１３表面を平坦化し、この表面にシリコン酸化膜６３４を形成する。上記シリコン酸化膜６３４は、上記導波路６３３が伝送する光のシリコン酸化膜への染み出し長よりも薄い厚みに形成する。これによって、シリコンからなる導波路６３３の側部および上部を、シリコンよりも屈折率が小さいシリコン酸化膜で囲んで、シリコンチャンネル構造を形成する。
【０１３２】
上記発光素子６０１の駆動用ＭＯＳＦＥＴ６０４は、ソース領域６１１、チャネル領域６１２、ドレイン領域６１３からなり、このドレイン領域６１３は上記発光素子６０１のｎ型領域６１３を兼ねている。また、上記受光素子６０２の信号変換用のＭＯＳＦＥＴ６０６は、ソース領域６２１、チャネル領域６２２、ドレイン領域６２３からなり、このドレイン領域６２３は上記受光素子６０２のｎ型領域６２３を兼ねている。
【０１３３】
上記発光素子６０１は、上記ｎ型領域６１３とｐ型領域６１５と発光領域６１４とを有し、上記受光素子６０２は、上記ｎ型領域６２３とｐ型領域６２５と発光領域６２４とを有する。上記発光領域６１４、受光領域６２４は、半導体シリサイド微粒子を含んでいる。
【０１３４】
本実施形態の半導体装置は、上記ＭＯＳＦＥＴ６０１がオンになると、発光領域６１４が発光し、この光は、ＳＯＩ層の部分からなりシリコン酸化膜で囲まれた導波路６３３を経由して、矢印Ｄで示す方向に伝送される。そして、この光を受けた受光領域６２４はキャリアを生成し、ＭＯＳＦＥＴ６０２をオンにする。このようにして、ＭＯＳＦＥＴ６０１とＭＯＳＦＥＴ６０２との間の信号を光によって伝送することができる。
【０１３５】
上記シリコンからなる導波路６３３は、側部および上部をシリコンよりも屈折率が小さいシリコン酸化膜で囲んだので、光が効率良く閉じ込められて、良好な光伝送効率が得られる。
【０１３６】
また、上記シリコン酸化膜６３４は、導波路６３３が伝送する光のシリコン酸化膜における染み出し長よりも薄い厚みを有するので、上記シリコン酸化膜６３４と、このシリコン酸化膜６３４の導波路６３３に接しない側にある空気との界面で、上記導波路６３３からの光が全反射して導波路６３３側に戻る。したがって、導波路６３３への光閉じ込め効果がさらに向上できる。
【０１３７】
上記実施形態において、上記導波路６３３の側部および上部は、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜との多層膜によって囲んでもよい。また、上記導波路６３３の側部および上部を空気やガスに接触させてもよく、また、上記導波路６３３の周囲を真空にしてもよい。上記導波路６３３の側部および上部を、シリコン酸化膜とシリコン窒化膜との多層膜で囲むと、多層膜を構成する膜の膜厚や膜数を制御することによって、導波路６３３と多層膜との界面における光の反射に波長依存性を持たせることができる。これによって、上記導波路６３３を伝播する光に対応して、導波路６３３の伝送特性を制御することができる。
【０１３８】
また、上記導波路６３３は、ＭＯＳＦＥＴ６０４，６０６と共通の製造プロセスによって形成できるので、上記ＭＯＳＦＥＴ６０４，６０６と共に、ＳＯＩ基板上に容易、安価に形成できる。
【０１３９】
上記実施形態において、２個のＭＯＳＦＥＴ６０４，６０６間を、導波路６３３を介して光で情報伝送したが、ＭＯＳＦＥＴ６０４，６０６に替えてバイポーラトランジスタを備え、このバイポーラトランジスタ間を、光で情報伝送してもよい。
【０１４０】
また、複数のＭＯＳＦＥＴやバイポーラトランジスタなどの素子を備え、この複数の素子間の情報を、発光素子、導波路、受光素子を介して光で伝送し、素子間の信号伝送速度を高速にして、処理速度が高速の集積回路を構成してもよい。上記集積回路は、従来のシリコン系集積回路と同様の製造プロセスで形成できるので、処理速度が高速の集積回路が、大幅なコストの増大を伴うことなく実現できる。
【０１４１】
（第８実施形態）
図８は、本実施形態の半導体装置が備える信号取り出し接合部を示した図である。この信号取り出し接合部は、ＳＯＩ基板８７の縁に形成されていて、図８は上記ＳＯＩ基板８７の一部を示している。本実施形態の半導体装置は、ＳＯＩ基板８７に、図示しない集積回路と、この集積回路に接続された図示しない出力発光素子および入力受光素子を備える。
【０１４２】
上記信号取り出し接合部では、上記ＳＯＩ基板８７に形成された溝８８に、光ファイバ８９が接続されている。上記溝８８には、上記出力発光素子に一端が接続された導波路の他端が配置されていて、上記導波路からの光を上記光ファイバ８９を介して半導体装置の外部に出力するようになっている。
【０１４３】
また、上記半導体装置は、図８と同様の構造を有する信号取り入れ接合部を備える。この信号取り入れ接合部は、外部からの光信号を導く光ファイバと、上記入力受光素子に一端が接続された導波路の他端とを接続している。
【０１４４】
上記信号取り出し接合部および信号取り入れ接合部では、必要に応じてレンズなどの光学系を導入して、光ファイバー８９のコアの中心と上記導波路の中心とを合わせて接続する。
【０１４５】
上記信号取り入れ接合部に接続された光ファイバ８９を介して外部から入力された光信号は、上記入力受光素子によって電気信号に変換され、上記集積回路で処理される。一方、上記集積回路で処理された電気信号は、上記出力発光素子によって光信号に変換され、上記信号取り出し接合部に接続された光ファイバ８９を介して半導体装置の外部に出力される。これによって、上記半導体装置は、他の集積回路や外部のシステムなどと、光によって高速に情報伝送ができる。
【０１４６】
従来、金属配線では、１つの配線で複数の信号情報を同時に並列伝送することは困難であった。しかし、光信号を用いると、複数の異なる波長の光信号を用いることによって、複数の信号を１つの導波路で伝送できる。上記第１乃至第４実施形態の発光素子によれば、半導体シリサイド微粒子の粒径や、複数の半導体シリサイドの混晶比を制御することによって、波長が異なる複数の発光素子を容易に同一基板に形成することができる。したがって、本発明の第８実施形態の半導体装置によれば、第１乃至第７実施形態の発光素子、受光素子、導波路、ＭＯＳＦＥＴ、およびバイポーラトランジスタを用いて、他の集積回路や外部のシステムと安定して高速に情報伝送が可能で、また、高速処理が可能な集積回路が構成できる。
【０１４７】
上記第１乃至第８実施形態において、発光素子、受光素子、導波路、ＭＯＳＦＥＴ、およびバイポーラトランジスタの製造方法は一例であり、同様の構造が実現されるならば、他の製造方法で形成してもよい。例えば、パターニングの方法は紫外線露光に限定されるものではなく、電子線、Ｘ線やシンクロトロン放射光などによるリソグラフィーでも、同構造の素子が形成される。また、フォトリソグラフィーとリフトオフの組み合わせでマスクパターンの形成を行ったが、リソグラフィーとエッチングの通常プロセスの組み合わせでも、同構造のパターン形成が可能である。
【０１４８】
【発明の効果】
以上より明らかなように、本発明の半導体装置によれば、絶縁膜と、この絶縁膜上に位置するシリコン結晶層とを備えるＳＯＩ基板と、上記ＳＯＩ基板のシリコン結晶層に形成されて、半導体シリサイドの微粒子を備える発光素子と、上記シリコン結晶層に形成されて、半導体シリサイドの微粒子を備える受光素子と、上記発光素子から放出された光を上記受光素子に導く導波路とを備えるので、上記発光素子および受光素子が備える半導体微粒子は、バンドギャップを有し、さらに、量子サイズ効果を奏するから、良好な発光効率の発光素子と、良好な受光効率の受光素子が得られ、また、上記導波路によって、上記発光素子からの光が上記受光素子に導かれるから、上記発光素子から受光素子へ良好な信号伝送効率で信号などが伝送される。
【０１４９】
１実施形態の半導体装置によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドのいずれか１つの微粒子であるので、上記発光素子および受光素子は、良好な発光効率および受光効率が得られる。
【０１５０】
１実施形態の半導体装によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、β−Ｆｅシリサイドの微粒子であり、このβ−Ｆｅシリサイドは直接遷移型半導体であって、バンドギャップが０．７５〜０．９ｅＶであり、また、光の吸収率が１Ｅ５／ｃｍと比較的大きいので、上記発光素子および受光素子は、例えば１〜１．５５μｍ帯付近であって信号伝送に好適な赤外光が効率良く発光および受光できる。
【０１５１】
１実施形態の半導体装置によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、Ｆｅシリサイド、β−Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドのうちの２つ以上からなる混晶半導体の微粒子であるので、上記２つ以上の半導体シリサイドの混晶比を制御することによって、所望のバンドギャップが得られる。
【０１５２】
１実施形態の半導体装置によれば、上記半導体シリサイドの微粒子は、１．５〜３０ｎｍの粒径を有するので、この粒径を制御することによって、所望のバンドギャップが得られる。
【０１５３】
１実施形態の半導体装置によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、上記半導体シリサイドの構成元素以外の金属元素がドープされた半導体シリサイド微粒子であるので、上記金属元素が発光中心として働いて、半導体シリサイド微粒子におけるキャリアの再結合を促進するから、良好な発光効率の発光素子が得られ、また、上記金属元素が発生中心として働いて、半導体シリサイド微粒子におけるキャリアの生成を促進するから、良好な受光効率の受光素子が得られる。
【０１５４】
１実施形態の半導体装置によれば、上記他の金属元素は、Ｅｒであるので、上記発光素子は、上記半導体シリサイドの微粒子において上記Ｅｒが発光中心として働いて、良好な発光効率が得られ、また、上記受光素子は、上記半導体シリサイドの微粒子において上記Ｅｒが発生中心として働いて、良好な受光効率が得られる。
【０１５５】
１実施形態の半導体装置によれば、上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、上記矩形断面の導波路の下部が上記絶縁膜に接すると共に、上記矩形断面の導波路の上部および側部が、シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜からなる多層膜で囲まれているので、上記導波路は、下部を画定する必要がなく、上部および側部を画定するのみによって上記シリコン結晶を用いて容易に形成され、また、上記導波路の上部および側部を囲むシリコン酸化膜およびシリコン窒化膜はシリコンよりも屈折率が小さいから、上記シリコンからなる導波路に効果的に光を閉じ込めて、導波路の光の伝送効率を向上できる。また、上記導波路は、この導波路の上部および側部を囲むシリコン酸化膜とシリコン窒化膜からなる多層膜によって、伝送する光の波長に対応する伝送特性が得られる。
【０１５６】
１実施形態の半導体装置によれば、上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、上記矩形断面の導波路の上部および側部は、シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜よりも低い誘電率を有する膜によって囲まれているか、あるいは、空気または不活性ガスに接するか、あるいは、上記矩形断面の導波路の上部および側部の周りは真空であるので、上記シリコン結晶からなる導波路に効果的に光が閉じ込められて、上記導波路の光の伝送効率が向上する。
【０１５７】
１実施形態の半導体装置によれば、上記矩形断面の導波路の上部および側部を囲む上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜の膜厚は、上記発光素子からの光の染み出し長よりも薄い厚みを有するので、上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜の上記導波路と接しない側の面が、空気および真空に接する場合、これらの膜への導波路からの染み出し光は、上記空気および真空との間の界面に達し、この界面で導波路側に全反射されるから、上記導波路への光閉じ込め効果が向上し、この導波路の光伝送効率が向上する。
【０１５８】
１実施形態の半導体装置によれば、上記ＳＯＩ基板に、複数の素子によって構成された集積回路を備え、上記発光素子、受光素子、および導波路によって、上記集積回路の複数の素子間の信号を伝送するので、上記素子間の信号が高速で伝送されて、上記集積回路の処理速度が高速にでき、また、配線を介して電子で情報伝送する場合におけるような電磁波などの外乱を効果的に削除できて、上記集積回路による処理を安定にできる。
【０１５９】
１実施形態の半導体装置によれば、上記集積回路を構成する複数の素子は、絶縁ゲート電界効果型ＭＯＳ素子、またはバイポーラ素子であるので、上記複数の素子で電子的に処理された信号が、上記発光素子、受光素子、および導波路で光によって高速に伝送されて、処理速度が高速な光電気集積回路が形成できる。
【０１６０】
１実施形態の半導体装置によれば、上記集積回路に信号を入出力する入力受光素子および出力発光素子と、上記入力受光素子および出力発光素子と、他の半導体装置または外部のシステムとを接続する導波路とを備え、上記入力受光素子、出力発光素子、および導波路によって、上記他の半導体装置または外部のシステムと信号をやり取りするので、上記半導体装置は、上記他の半導体装置または外部のシステムとの間で、高速に安定して信号伝送が実行できる。
【０１６１】
１実施形態の半導体装置によれば、上記導波路は、光ファイバであるので、上記半導体装置と、他の半導体装置または外部のシステムとの間の信号伝送が、高速に安定して実行できる。
【０１６２】
本発明の半導体装置によれば、第１の素子と、上記第１の素子に隣接して、第１の粒径の半導体シリサイド微粒子を備える第１の発光素子と、第２の素子と、上記第２の素子に隣接して、第２の粒径の半導体シリサイド微粒子を備える第２の発光素子と、第３の素子と、上記第３の素子に隣接して、第１の粒径の半導体シリサイド微粒子を備える第１の受光素子と、第４の素子と、上記第４の素子に隣接して、第２の粒径の半導体シリサイド微粒子を備える第２の受光素子と、上記第１および第２の発光素子から放出された光を上記第１および第２の受光素子に導いて、波長多重並列伝送する導波路とをＳＯＩ基板の絶縁膜上のシリコン結晶層に備えるので、波長が異なる複数の光を、同一の導波路によって伝送することにより、複数の信号が並列伝送できる。
【０１６３】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、上記シリコン結晶層上の上記酸化膜が形成されていない部分に、第１の真性シリコン層をエピタキシャル成長する工程と、上記第１の真性シリコン層上に、真性シリコンと、金属または半導体シリサイドとを、スパッタ法、蒸着法、またはＭＢＥ法によって同時成膜する工程と、上記真性シリコンと、金属または半導体シリサイドとからなる膜をアニールして、半導体シリサイド微粒子を含む膜を形成する工程と、上記半導体シリサイド微粒子を含む膜上に、第２の真性シリコン層をエピタキシャル成長する工程と、上記第２の真性シリコン層上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程とを備えるので、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有して良好な発光効率および受光効率を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に作成できる。
【０１６４】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、上記シリコン結晶層上の上記酸化膜が形成されていない部分に、真性シリコンと、金属または半導体シリサイドとを、スパッタ法、蒸着法、またはＭＢＥ法によって同時成膜する工程と、上記真性シリコンと、金属または半導体シリサイドとからなる膜をアニールして、上記真性シリコン中に、半導体シリサイド微粒子を島状に形成する工程と、上記半導体シリサイド微粒子が島状に析出された真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程とを備えるので、ｐ−ｎあるいはｎ−ｐ構造を有して良好な発光効率および受光効率を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に作成できる。
【０１６５】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、上記シリコン結晶層上の上記酸化膜が形成されていない部分に、真性シリコン膜を、スパッタ法、蒸着法、またはＭＢＥ法によって成膜する工程と、上記真性シリコン膜中に、Ｆｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、またはＩｒの金属イオンをイオン注入する工程と、上記金属イオンが注入された真性シリコン膜をアニールして、上記真性シリコン膜中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する工程と、上記半導体シリサイド微粒子が島状に形成された真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程とを備えるので、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有して良好な発光効率および受光効率を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に作成できる。
【０１６６】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、上記シリコン結晶層中の上記酸化膜が形成されていない部分に、Ｆｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、またはＩｒの金属イオンをイオン注入する工程と、上記金属イオンが注入されたシリコン結晶層をアニールして、上記シリコン結晶層中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する工程と、上記半導体シリサイド微粒子が島状に形成されたシリコン結晶層上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程とを備えるので、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有して良好な発光効率および受光効率を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に容易に作成でき、また、導波路に容易かつ良好に接続される受光素子および発光素子にできる。
【０１６７】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板の絶縁膜上のシリコン結晶層に、ＭＯＳＦＥＴのソースおよびドレインとなる第１導電型の第１領域を形成する工程と、上記シリコン結晶層に、上記第１領域から所定の距離をおいて、第２導電型の第２領域を形成する工程と、上記シリコン結晶層の上記第１領域と第２領域との間の領域に、金属イオンを注入する工程と、上記シリコン結晶層の上記金属イオンを注入した領域に、半導体シリサイド微粒子を形成するための熱処理を施す工程と、上記シリコン結晶の第１領域と、第２領域とに、電極を各々接続する工程とを備えるので、ＳＯＩ基板上に、ＭＯＳＦＥＴと、このＭＯＳＦＥＴのソースおよびドレインに接続された発光素子および受光素子が形成できて、電気信号と光信号との間を変換するモノリシックの半導体装置が、従来のＭＯＳＦＥＴの製造ラインを利用して安価に製造できる。
【０１６８】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板の絶縁膜上のシリコン結晶層に、上記絶縁膜に達しない深さのトレンチを形成し、このトレンチに絶縁体を充填して分離体を形成し、この分離体の両側かつ上記絶縁膜上に、バイポーラ素子のコレクタ領域に接続する第１導電型の第１領域を形成する工程と、上記シリコン結晶層の上記分離体の一方の側であって上記第１領域の上方に、金属イオンを注入する工程と、上記シリコン結晶層の上記金属イオンを注入した領域に、半導体シリサイド微粒子を形成するための熱処理を施す工程と、上記シリコン結晶層の上記半導体シリサイド微粒子を形成した領域の上方に、第２導電型の第２領域を形成する工程と、上記シリコン結晶層の上記分離体の他方の側に、バイポーラ素子を形成する工程と、上記シリコン結晶層の第２領域と、上記バイポーラ素子に、電極を各々接続する工程とを備えるので、ＳＯＩ基板上に、バイポーラ素子と、このバイポーラ素子のコレクタに接続された発光素子および受光素子が形成できて、電気信号と光信号との間を変換するモノリシックの半導体装置が製造できる。
【０１６９】
１実施形態の半導体装置の製造方法によれば、上記半導体シリサイド微粒子に、Ｅｒを添加するので、発光効率の良好な発光素子、および、受光効率の良好な受光素子を備える半導体装置が形成できる。
【図面の簡単な説明】
【図１】 図１（ａ），（ｂ），（ｃ）は、本発明の第１実施形態の半導体装置を製造する工程を示す図であり、図１（ａ）は、ＳＯＩ層１３上にシリコン酸化膜によるマスクパターン１４を形成した様子を示し、図１（ｂ）は、β−Ｆｅシリサイドの微粒子を備えるβ−Ｆｅシリサイド微粒子膜１５を形成した様子を示す図であり、図１（ｃ）は、上記β−Ｆｅシリサイド微粒子膜１５の上に、ｐ型シリコン層１８をエピタキシャル成長した様子を示す図である。
【図２】 図２（ａ），（ｂ）は、本発明の第２実施形態の半導体装置を製造する工程を示す図であり、図２（ａ）は、β−Ｆｅシリサイド微粒子膜２７上に、第２の真性シリコン層２８をエピ成長した様子を示す図であり、図２（ｂ）は、上記第２の真性シリコン層２８上に、ｐ型シリコン層２９を形成してｐ−ｉ−ｎ接合構造を完成する様子を示した図である。
【図３】 図３（ａ），（ｂ），（ｃ）は、本発明の第３実施形態の半導体装置を製造する工程を示す図であり、図３（ａ）は、ＳＯＩ層１３の表面から所定深さまでの部分に、ｎ型不純物を有するｎ＋型領域３５を形成した様子を示す図であり、図３（ｂ）は、ｐ+型領域３６を形成した後、このｐ＋型領域３６とｎ＋型領域との境界に、Ｆｅシリサイド微粒子膜３７を形成した様子を示す図であり、図３（ｃ）は、上記ｐ+型領域３６の上に、ｐ型シリコン層３８をエピタキシャル成長した様子を示す図である。
【図４】 図４（ａ），（ｂ）は、本発明の第４実施形態の半導体装置を製造する工程を示す図であり、図４（ａ）は、ｎ型ＳＯＩ層１３上であってマスクパターン１４が配置されていない部分に、真性シリコン層４１を形成した様子を示す図であり、図４（ｂ）は、上記真性シリコン層４１中にＦｅシリサイド微粒子部４７を形成し、この真性シリコン層４１の上に、ｐ型シリコン層４８をエピタキシャル成長した様子を示す図である。
【図５】 本発明の第５実施形態の半導体装置を示す図であり、ｎ−ｐ−ｎ型バイポーラトランジスタＢ１と、半導体シリサイド微粒子５９を備えるｐ−ｉ−ｎ型発光素子Ｌ１とを組み合わせたものである。
【図６】 本発明の第６実施形態の半導体装置を示す図であり、ｎ−ＭＯＳＦＥＴ７１と、半導体シリサイド微粒子７４を備えるｐ−ｉ−ｎ型発光素子７５とを、ＳＯＩ基板上に一体に組み込んだシリコン系光電気集積回路である。
【図７】 図７（ａ），（ｂ）は、本発明の第７実施形態の半導体装置を示す図であり、７（ａ）は、第７実施形態の半導体装置の平面図であり、７（ｂ）は、図７（ａ）のＣ−Ｃ線での断面図である。
【図８】 本実施形態の半導体装置が備える信号取り出し接合部を示した図である。
【図９】 シリコン層１０１からの光が膜７２に向って進む様子を示した図である。
【図１０】 ＩＶ族半導体によって、発光素子および受光素子を構成した従来の半導体装置を示す図である。
【符号の説明】
１１ シリコン結晶層
１２ 下地絶縁膜
１３ ＳＯＩ層
６０１ 発光素子
６０２ 受光素子
６３３ 光導波路
６０４ ＭＯＳＦＥＴ
６０６ ＭＯＳＦＥＴ
６３２ 側壁
６３４ シリコン酸化膜
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、より詳しくは、光導波路で導かれる光によって信号を伝送し、超高速動作が可能な半導体装置に関する。
【０００２】
【従来の技術】
近年、シリコンをベースにした集積回路は、高集積化、微細化が進み、集積回路の素子間を電気的に接続する金属配線は、２次元的面内配線、３次元的多層配線などを駆使して、限界近くまで高密度化している。さらに、集積回路の大規模化に伴い、集積回路の配線長は増大している。しかしながら、上記金属配線の電気抵抗値は、断面積的および材料的な対処によっても大きく減少しないため、０．１８μｍルールを境に集積回路の信号遅延が顕著になる傾向がある。これは、今後更なる集積化路の微細化、高集積化を行っても、集積回路の情報処理速度の高速化が実現されないことを示唆し、大規模、高性能の集積回路を実現する上で非常に大きな問題となってきている。
【０００３】
この問題を解決するため、集積回路内の信号伝達を、従来のように金属配線で電気的に行うのではなく、光によって行うことにより、素子間の信号伝達速度を高速にして、集積回路の情報処理速度を飛躍的に向上させることが考えられる。このような集積回路として、電子素子による信号処理と、発光素子および受光素子による光での信号伝送とを組み合わせたＯＥＩＣ（光電気集積回路）が提案されている。このＯＥＩＣの多くは、発光素子および受光素子を、ＩＩＩ−Ｖ族化合物半導体、特に、ガリウム・砒素をベースとした直接遷移型の半導体で形成し、効率の良い発光素子および受光素子を形成するようにしている。
【０００４】
一方、シリコンなどのＩＶ族半導体は、エネルギーバンド構造が間接遷移型であり、バンド間遷移の確率が低いので、効率の良い発光素子や受光素子を形成することは困難である。したがって、電子デバイスで市場の大部分を占めるモノリシックのシリコン集積回路をベースにしたＯＥＩＣは殆ど提案されていない。
【０００５】
図１０は、ＩＶ族半導体によって、発光素子および受光素子を構成した半導体装置である（特開平６−３２６３５９号公報）。この半導体装置は、ｎ型シリコン層９１上に形成された第１真性シリコン層９２上に、ＣＶＤ（化学的気相成長法）やＭＢＥ（分子線ビームエピタキシー法）を用いたエピタキシャル成長によって、ＩＶ族半導体であるゲルマニウムを成長し、ゲルマニウムとシリコンとの格子不整合を利用して、ゲルマニウム微粒子９３を形成している。上記第１真性シリコン層９２およびゲルマニウム微粒子９３上に第２真正シリコン層９４を形成し、この第２真正シリコン層９４上にｐ型エピタキシャル層９５を形成している。この半導体装置を、シリコン集積回路に接続し、このシリコン集積回路からの信号を受けて上記ゲルマニウム微粒子９３が発光して、この発光光を、他の回路に接続された他の受光素子が受光して、上記シリコン集積回路と他の回路との間の信号伝送を行うようにしている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置は、発光および受光の機能のみを有するものであって、シリコン集積回路とはモノリシックに形成されていない。したがって、上記半導体装置のデバイス設計および製造プロセスは、従来のシリコン半導体装置用のラインでは実行できないので、高コストになるという問題がある。さらに、上記半導体装置のゲルマニウム微粒子９３が発光する光は、バルクシリコンのバンドギャップよりも低エネルギーの光であるので、この光は半導体装置の全てのシリコン層において全方位に放射され、方向性を持たずに発散してしまう。したがって、この半導体装置は、所定の素子間において光の伝送方向を正確に制御することが困難であり、信号伝送効率が悪いという問題がある。
【０００７】
そこで、本発明の目的は、モノリシックのＯＥＩＣ構造を有して安価に製造でき、信号伝送効率が良好な半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
まず、本発明の原理を説明する。
【０００９】
（発光素子および受光素子）
シリコン結晶中に形成された金属シリサイドは、特定の材料や組成を選択することによって、半導体的性質を有するいわゆる半導体シリサイドが形成できる。この半導体シリサイドとしては、Ｆｅシリサイド、β−Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドがある。これらの半導体シリサイドは、直接遷移型のバンドギャップを有し、キャリアの注入によって、所定波長の光を放出することができる。
【００１０】
上記半導体シリサイドを、ナノメータオーダーの微粒子に形成すると、半導体シリサイドが有する直接遷移型のバンドギャップに、量子閉じ込め準位が生じる。この量子閉じ込め準位間での遷移により発光が生じるので、半導体シリサイドを微粒子に形成すると、膜に形成した場合よりも高輝度発光ができる。
【００１１】
また、半導体シリサイドは、バンドギャップに対応する波長の光を受光した場合には、エレクトロン・ホールペアが生成され、キャリアが発生するので、光を電気信号に変換できる受光素子として動作させることが可能である。
【００１２】
このような特性を有する半導体シリサイド膜あるいは該材料の微粒子を、シリコン系基板に組み込むことにより、シリコン集積回路の中に発光素子および受光素子をモノリシックに形成することが可能になる。
【００１３】
シリコン集積回路の中に発光素子および受光素子をモノリシックに形成する一例としては、上記半導体シリサイド膜および半導体シリサイド微粒子を、ＭＯＳＦＥＴのドレインもしくはバイポーラトランジスタのコレクタあるいはダイオードに接続して形成することで、シリコン集積回路内の素子間の信号を光に変換して伝送することが可能になり、さらに、集積回路間もしくは集積回路と外部システム間の信号も光によって伝達可能になる。
【００１４】
（導波路）
上記半導体シリサイドによる発光光によって信号を伝送する際、その光の波長は、シリコンのバンドギャップ幅（１．１ｅＶ）に対応する波長よりも長い（エネルギー的には小さい）ので、上記光は、シリコン中を吸収されずに伝播することが可能である。シリコン集積回路内の信号伝送を光で行う場合、上記半導体シリサイドを用いた発光素子をシリコン集積回路に形成すると、上記発光素子の発光光は、シリコン中の全ての方向に拡散する。したがって、光を所定の方向に伝播させるため、光導波路をシリコン集積回路に設ける必要がある。
【００１５】
上記導波路は、光をガイドすべき所定の方向に向って、シリコンの周囲をＳｉＯ２（シリコン酸化膜）、Ｓｉ３Ｎ４（シリコン窒化膜）、またはＳｉＯ２とＳｉ３Ｎ４との積層膜で包囲して形成する。
【００１６】
下記の表１は、Ｓｉ（シリコン）、ＳｉＯ２、およびＳｉ３Ｎ４の屈折率と臨界角とを示した表である。表１から分かるように、ＳｉＯ２やＳｉ３Ｎ４の屈折率は、Ｓｉの屈折率に比べて小さいので、ＳｉからＳｉＯ２、およびＳｉ３Ｎ４に入射する光は、ＳｉとＳｉＯ２との界面、またはＳｉとＳｉ３Ｎ４との界面で、Ｓｉ側に全反射される。スネルの法則により、Ｓｉから各々に入射する光が全反射を起こす臨界角（θc）を計算すると、表１に示すような角度になる。
【００１７】
【表１】
図９は、シリコン層１０１からの光が膜１０２に向って進む様子を示した図である。この膜１０２は、表１に示すＳｉＯ２、Ｓｉ３Ｎ４、および、空気または真空である。図９に示すように、上記光の入射角θが、表１に示した臨界角θｃよりも大きいと、矢印Ａで示すように入射した光は、シリコン層１０１と膜１０２との界面で矢印Ｂで示すように全反射されて、上記膜１０２中に入射する光の成分は無くなる。したがって、絶縁膜基板上のシリコン層中に、半導体シリサイド層または半導体シリサイド微粒子を含む発光部を形成し、上記シリコン層の上記発光部に接続する部分を、ＳｉＯ２膜やＳｉ３Ｎ４膜で囲むと、上記発光部に接続したシリコン層の部分を、上記発光部からの光を閉じ込める導波路に形成できる。
【００１９】
ここで、上記導波路を、上記ＳｉＯ２およびＳｉ３Ｎ４を積層してなる積層膜によって囲むと、この積層膜は、ＳｉＯ２とＳｉ３Ｎ４の層厚および層数を制御することによって、シリコンと積層膜との界面における反射に波長依存性を持たせることが可能であるので、導波路に、波長に依存した導波特性を与えることが可能になる。
【００２０】
また、表１に示すように、空気および真空の屈折率は略１．０であり、また、シリコンから空気および真空への光の全反射角θｃは１７．０度であり、この屈折率と全反射角は、ＳｉＯ２およびＳｉ３Ｎ４の屈折率と全反射角よりも小さい。したがって、導波路の周りを空気に接触させる、あるいは真空にすると、良好な光閉じ込め効果を有する導波路が形成できる。
【００２１】
上記導波路を、ＳｉＯ２膜、Ｓｉ３Ｎ４膜、あるいは、ＳｉＯ２およびＳｉ３Ｎ４を積層してなる積層膜によって囲んだ場合、上記ＳｉＯ２膜、Ｓｉ３Ｎ４膜、あるいは、上記積層膜中には、導波路の光が染み出す。上記膜中に光が染み出す長さである染み出し長は、その膜の材料と、光の波長および入射角によって定まる。上記導波路を囲む膜の厚さを、その膜における染み出し長よりも薄くして、この膜の外部が空気に接するようにすると、空気の屈折率は略１．０であるから、上記膜から上記空気に向う染み出し光を、上記膜と空気との界面で全反射させることができる。その結果、良好な光閉じ込め効果を有する導波路が形成できる。
【００２２】
本発明の半導体装置は、絶縁膜と、この絶縁膜上に位置するシリコン結晶層とを備えるＳＯＩ（シリコン・オン・インシュレータ）基板と、
上記ＳＯＩ基板のシリコン結晶層に形成されて、直接遷移型の半導体シリサイドの微粒子を備える発光素子と、
上記シリコン結晶層に形成されて、直接遷移型の半導体シリサイドの微粒子を備える受光素子と、
上記発光素子から放出された光を上記受光素子に導く導波路と
を備えることを特徴としている。
【００２３】
上記構成によれば、ＳＯＩ基板の絶縁層上のシリコン結晶層に形成された発光素子は、半導体シリサイドの微粒子を備え、この半導体シリサイドは所定のバンドギャップを有し、しかも、微粒子に形成されることによって量子サイズ効果を奏するから、この半導体シリサイドの微粒子は高輝度発光が可能になり、その結果、この発光素子は良好な発光効率が得られる。
【００２４】
また、ＳＯＩ基板のシリコン結晶層に形成された受光素子は、半導体シリサイドの微粒子を備え、この半導体シリサイドは上記所定のバンドギャップを有し、しかも、微粒子に形成されることによって量子サイズ効果を奏するから、この半導体シリサイドの微粒子に入射する光による光学遷移によって、キャリアが効率良く生成され、その結果、この受光素子は良好な受光効率が得られる。
【００２５】
また、ＳＯＩ基板のシリコン結晶層に形成された導波路によって、上記発光素子からの光が上記受光素子に導かれるから、上記発光素子の光によって例えば信号を伝送する場合、上記発光素子から受光素子への良好な信号伝送効率が得られる。
【００２６】
また、上記半導体装置は、発光素子、受光素子および導波路がＳＯＩ基板のシリコン結晶層に形成され、上記発光素子および受光素子は、シリコン系化合物である半導体シリサイドの微粒子を備えるので、従来のモノリシックのシリコン集積回路の製造ラインを用いて安価に製造できる。
【００２７】
ここにおいて、ＳＯＩ基板とは、絶縁層と、この絶縁層上に位置するシリコン結晶層とを備える構造をいう。例えば、バルクシリコン中に絶縁層としてのシリコン酸化膜を埋め込み形成してＳＯＩ基板を構成してもよく、あるいは、絶縁層としてのサファイアおよび石英基板などの上に、シリコン結晶層を成長してＳＯＩ基板を構成してもよい。また、半導体シリサイドとは、シリコンと金属との化合物であって、バンドギャップを有して半導体の性質を有するものを言う。
【００２８】
１実施形態の半導体装置は、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、Ｆｅ（鉄）シリサイド、Ｍｎ（マンガン）シリサイド、Ｍｇ（マグネシウム）シリサイド、Ｍｏ（モリブデン）シリサイド、Ｗ（タングステン）シリサイド、Ｃｒ（クロム）シリサイド、Ｒｕ（ルテニウム）シリサイド、Ｒｅ（レニウム）シリサイド、Ｏｓ（オスミウム）シリサイド、Ｂａ（バリウム）シリサイド、およびＩｒ（イリジウム）シリサイドのいずれか１つの微粒子である。
【００２９】
上記実施形態によれば、上記発光素子および受光素子は、バンドギャップを有して直接遷移型の半導体の性質を有するＦｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドのいずれか１つの半導体シリサイドの微粒子を備えるので、良好な発光効率および受光効率が得られる。
【００３０】
１実施形態の半導体装置は、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、β−Ｆｅ（ベータ鉄）シリサイドの微粒子である。
【００３１】
上記実施形態によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、β−Ｆｅシリサイドの微粒子であり、このβ−Ｆｅシリサイドは直接遷移型半導体であって、バンドギャップが０．７５〜０．９ｅＶであり、また、光の吸収率が１Ｅ５／ｃｍ以上と比較的大きい値である。したがって、上記発光素子および受光素子は、β−Ｆｅシリサイドの微粒子によって、例えば１〜１．５５μｍ帯付近であって信号伝送に好適な赤外光が、効率良く発光および受光できる。また、β−Ｆｅシリサイドの微粒子を備える発光素子によって発光される光は、シリコンのバンドギャップよりも低いエネルギーの波長を有するので、上記ＳＯＩ基板のシリコン結晶層に形成された導波路をシリコン結晶によって構成する場合、この導波路で光が殆ど吸収されることがなく、良好な効率で受光素子に送られる。
【００３２】
１実施形態の半導体装置は、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、Ｆｅシリサイド、β−Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドのうちの２つ以上からなる混晶半導体の微粒子である。
【００３３】
上記実施形態によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、上記２つ以上の半導体シリサイドからなる混晶半導体の微粒子であるので、上記２つ以上の半導体シリサイドの混晶比を制御することによって、所望のバンドギャップが得られる。
【００３４】
１実施形態の半導体装置は、上記半導体シリサイドの微粒子は、１．５〜３０ｎｍの粒径を有する。
【００３５】
上記実施形態によれば、上記半導体シリサイドの微粒子は、１．５〜３０ｎｍの粒径を有するので、この粒径を制御することによって、所望のバンドギャップが得られる。ここにおいて、上記半導体シリサイドの微粒子が１．５ｎｍより小さいと、バンドギャップが大きくなり、半導体シリサイドの微粒子が発光し難くなる。一方、上記半導体シリサイドの微粒子が３０ｎｍより大きいと、バンドギャップが小さくなり、信号伝送に好適な波長の光が得られない。
【００３６】
１実施形態の半導体装置は、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、上記半導体シリサイドの構成元素以外の金属元素がドープされた半導体シリサイド微粒子である。
【００３７】
上記実施形態によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、上記金属元素がドープされているので、上記発光素子では、上記金属元素が発光中心として働いてキャリアの再結合を促進するから、上記発光素子は良好な発光効率が得られる。また、上記受光素子では、上記金属元素が発生中心として働いてキャリアの生成を促進するので、上記受光素子は良好な受光効率が得られる。
【００３８】
１実施形態の半導体装置は、上記金属元素は、Ｅｒ（エルビウム）である。
【００３９】
上記実施形態によれば、上記金属元素はＥｒであるので、上記発光素子は、上記半導体シリサイドの微粒子において上記Ｅｒが発光中心として働いて、良好な発光効率が得られ、また、上記受光素子は、上記半導体シリサイドの微粒子において上記Ｅｒが発生中心として働いて、良好な受光効率が得られる。
【００４０】
１実施形態の半導体装置は、上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、
上記矩形断面の導波路の下部が上記絶縁膜に接すると共に、上記矩形断面の導波路の上部および側部が、シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜からなる多層膜で囲まれている。
【００４１】
上記実施形態によれば、上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、上記矩形断面の導波路の下部が上記絶縁膜に接するので、上記導波路の下部を画定する必要がなく、上記導波路の上部および側部を画定するのみによって、上記シリコン結晶層のシリコン結晶を用いて容易に形成される。
【００４２】
また、上記導波路は、上記矩形断面の導波路の上部および側部が、シリコン酸化膜およびシリコン窒化膜で囲まれており、上記シリコン酸化膜およびシリコン窒化膜はシリコンよりも屈折率が小さいから、上記導波路をシリコン結晶で形成することによって導波路に効果的に光が閉じ込められて、上記導波路の光の伝送効率が向上する。
【００４３】
また、上記導波路は、上記矩形断面の導波路の上部および側部が、シリコン酸化膜とシリコン窒化膜からなる多層膜で囲まれているので、このシリコン酸化膜とシリコン窒化膜の膜厚や膜数を制御することによって、上記導波路と多層膜との界面における光の反射に波長依存性を持たせることができるから、上記導波路は、伝送する光の波長に依存した伝送特性が得られる。
【００４４】
１実施形態の半導体装置は、上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、
上記矩形断面の導波路の上部および側部は、
シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜よりも低い誘電率を有する膜によって囲まれているか、あるいは、
空気または不活性ガスに接するか、あるいは、
上記矩形断面の導波路の上部および側部の周りは真空である。
【００４５】
上記実施形態によれば、上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、上記矩形断面の導波路の上部および側部は、シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜よりも低い誘電率を有する膜によって囲まれているか、あるいは、空気または不活性ガスに接するか、あるいは、上記矩形断面の導波路の上部および側部の周りは真空であって、これらのいずれも、シリコンよりも屈折率が小さいから、シリコン結晶によって導波路を形成することによって、この導波路に効果的に光が閉じ込められて、上記導波路の光の伝送効率が向上する。
【００４６】
１実施形態の半導体装置は、上記矩形断面の導波路の上部および側部を囲む上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜の膜厚は、上記発光素子からの光の染み出し長よりも薄い厚みを有する。
【００４７】
上記実施形態によれば、上記矩形断面の導波路の上部および側部を囲む上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜の膜厚は、上記発光素子からの光の染み出し長よりも薄い厚みを有するので、上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜の上記導波路と接しない側の面が、空気および真空に接する場合、この空気および真空の屈折率は略１．０であるので、この空気および真空よりも屈折率が大きい上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜への導波路からの染み出し光は、上記空気および真空との間の界面に達し、この界面で導波路側に全反射される。その結果、上記導波路への光閉じ込め効果が向上し、この導波路の光伝送効率が向上する。
【００４８】
１実施形態の半導体装置は、上記ＳＯＩ基板に、複数の素子によって構成された集積回路を備え、
上記発光素子、受光素子、および導波路によって、上記集積回路の複数の素子間の信号を伝送する。
【００４９】
上記実施形態によれば、上記ＳＯＩ基板に形成された集積回路の複数の素子間の信号を、上記発光素子、受光素子、および導波路によって伝送するので、上記素子間の信号は、導電性の配線を介して電子によって伝送されるよりも高速で伝送されるから、上記集積回路の処理速度が高速になる。また、上記導波路で伝送される光は、配線で伝送される電子におけるような電磁波などの外乱を受け難いので、上記集積回路による処理が安定する。
【００５０】
また、上記集積回路を構成する素子、ならびに、上記発光素子、受光素子、および導波路は、上記ＳＯＩ基板に形成されるので、モノリシックの半導体装置が得られる。
【００５１】
１実施形態の半導体装置は、上記集積回路を構成する複数の素子は、絶縁ゲート電界効果型ＭＯＳ（金属・酸化膜・半導体）素子、またはバイポーラ素子である。
【００５２】
上記実施形態によれば、上記集積回路を構成する複数の素子は、絶縁ゲート電界効果型ＭＯＳ素子、またはバイポーラ素子であるので、これらの素子のうちの所定の素子で電子的に処理された信号が、上記発光素子、受光素子、および導波路で光によって他の素子に伝送され、この伝送された信号が上記他の素子で電子的に処理されて、光電気集積回路が形成される。
【００５３】
１実施形態の半導体装置は、上記集積回路に信号を入出力する入力受光素子および出力発光素子と、
上記入力受光素子および出力発光素子と、他の半導体装置または外部のシステムとを接続する導波路とを備え、
上記入力受光素子、出力発光素子、および導波路によって、上記他の半導体装置または外部のシステムと信号をやり取りする。
【００５４】
上記実施形態によれば、上記集積回路で処理された信号が、上記出力発光素子、導波路を経て上記他の半導体装置または外部のシステムに伝送され、また、上記他の半導体装置または外部のシステムで処理された信号が、上記導波路、出力発光素子を経て上記集積回路に伝送される。したがって、上記半導体装置は、上記他の半導体装置または外部のシステムとの間の信号伝送が、高速に安定して実行される。
【００５５】
１実施形態の半導体装置は、上記入力受光素子および出力発光素子と、上記他の半導体装置または外部のシステムとを接続する導波路は、光ファイバである。
【００５６】
上記実施形態によれば、上記半導体装置と、他の半導体装置または外部のシステムとの間の信号伝送が、光ファイバによって高速に安定して実行される。
【００５７】
本発明の半導体装置は、第1の素子と、
上記第１の素子に隣接して、第１の粒径の直接遷移型の半導体シリサイド微粒子を備える第１の発光素子と、
第２の素子と、
上記第２の素子に隣接して、第２の粒径の直接遷移型の半導体シリサイド微粒子を備える第２の発光素子と、
第３の素子と、
上記第３の素子に隣接して、第１の粒径の直接遷移型の半導体シリサイド微粒子を備える第１の受光素子と、
第４の素子と、
上記第４の素子に隣接して、第２の粒径の直接遷移型の半導体シリサイド微粒子を備える第２の受光素子と、
上記第１および第２の発光素子から放出された光を上記第１および第２の受光素子に導いて、波長多重並列伝送する導波路と
をＳＯＩ基板の絶縁膜上のシリコン結晶層に備えることを特徴としている。
【００５８】
上記構成によれば、第１の発光素子が第１の素子から信号を受けて発光し、第２の発光素子が第２の素子から信号を受けて発光する。上記第１の発光素子が備えるシリサイド微粒子の粒径である第１の粒径と、上記第２の発光素子が備えるシリサイド微粒子の粒径である第２の粒径とは異なるので、上記第１の発光素子の発光波長と第２の発光素子の発光波長とは異なる。波長が異なる上記第１の発光素子の発光光と第２の発光素子の発光光とが、導波路によって波長多重並列伝送されて、第１受光素子および第２受光素子に受光される。これにより、同一の導波路によって、複数の信号が並列伝送できる。
【００５９】
本発明の半導体装置の製造方法は、上記ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、
上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、
上記シリコン結晶層上の上記酸化膜が形成されていない部分に、第１の真性シリコン層をエピタキシャル成長する工程と、
上記第１の真性シリコン層上に、真性シリコンと、金属または上記半導体シリサイドとを、スパッタ法、蒸着法、またはＭＢＥ法によって同時成膜する工程と、
上記真性シリコンと、上記金属または上記半導体シリサイドとからなる膜をアニールして、上記半導体シリサイド微粒子を含む膜を形成する工程と、
上記半導体シリサイド微粒子を含む膜上に、第２の真性シリコン層をエピタキシャル成長する工程と、
上記第２の真性シリコン層上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、
上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程と
を備えることを特徴としている。
【００６０】
上記構成によれば、第１導電型のシリコン結晶層上、かつ、酸化膜が形成されていない部分に、第１の真性シリコン層を形成する。この第１の真性シリコン層上に、真性シリコンと、金属または半導体シリサイドとを同時成膜し、この同時に成膜された膜をアニールして、半導体シリサイド微粒子を含む膜を形成する。この半導体シリサイド微粒子を含む膜上に、第２の真性シリコン層、第２導電型の不純物が添加されたシリコン層を形成する。これによって、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に作成される。
【００６１】
本発明の半導体装置の製造方法は、上記ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、
上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、
上記シリコン結晶層上の上記酸化膜が形成されていない部分に、真性シリコンと、金属または上記半導体シリサイドとを、スパッタ法、蒸着法、またはＭＢＥ法によって同時成膜する工程と、
上記真性シリコンと、上記金属または上記半導体シリサイドとからなる膜をアニールして、上記真性シリコン中に、上記半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に析出された真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、
上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程と
を備えることを特徴としている。
【００６２】
上記構成によれば、第１導電型のシリコン結晶層上、かつ、酸化膜が形成されていない部分に、真性シリコンと、金属または半導体シリサイドとを同時成膜し、この同時に成膜された膜をアニールして、島状に形成された半導体シリサイド微粒子を含む真性シリコンの膜を形成する。この半導体シリサイド微粒子を含む真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する。これによって、ｐ−ｎあるいはｎ−ｐ構造を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に作成される。
【００６３】
本発明の半導体装置の製造方法は、ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、
上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、
上記シリコン結晶層上の上記酸化膜が形成されていない部分に、真性シリコン膜を、スパッタ法、蒸着法、またはＭＢＥ法によって成膜する工程と、
上記真性シリコン膜中に、Ｆｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、またはＩｒの金属イオンをイオン注入する工程と、
上記金属イオンが注入された真性シリコン膜をアニールして、上記真性シリコン膜中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に形成された真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、
上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程と
を備えることを特徴としている。
【００６４】
上記構成によれば、第１導電型のシリコン結晶層上、かつ、酸化膜が形成されていない部分に真性シリコン膜を成膜し、この真性シリコン膜中に金属イオンを注入し、アニールして、上記真性シリコン膜中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する。この半導体シリサイド微粒子が島状に形成された真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する。これによって、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に作成される。
【００６５】
本発明の半導体装置の製造方法は、ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、
上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、
上記シリコン結晶層中の上記酸化膜が形成されていない部分に、Ｆｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、またはＩｒの金属イオンをイオン注入する工程と、
上記金属イオンが注入されたシリコン結晶層をアニールして、上記シリコン結晶層中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に形成されたシリコン結晶層上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、
上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程と
を備えることを特徴としている。
【００６６】
上記構成によれば、第１導電型のシリコン結晶層中であって、酸化膜が形成されていない部分の下方に、金属イオンを注入し、アニールして、上記シリコン結晶層中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する。この半導体シリサイド微粒子が島状に形成されたシリコン結晶層上に、第２導電型の不純物が添加されたシリコン層を形成する。これによって、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に、比較的容易に作成される。また、上記半導体シリサイド微粒子を上記シリコン結晶層中に形成することによって、発光素子の発光部および受光素子の受光部が上記シリコン結晶層中に形成されるので、この発光部および受光部に導波路を隣接させることにより、上記発光部から容易に光を取り出し、また、上記受光部に容易に光を導くことができる。すなわち、上記発光素子および受光素子は、シリコン結晶層中に形成される導波路との接続性が、容易かつ良好になる。
【００６７】
本発明の半導体装置の製造方法は、上記ＳＯＩ基板の絶縁膜上のシリコン結晶層に、ＭＯＳＦＥＴ（金属・酸化膜・半導体電界効果トランジスタ）のソースおよびドレインとなる第１導電型の第１領域を形成する工程と、
上記シリコン結晶層に、上記第１領域から所定の距離をおいて、上記発光素子および上記受光素子のための第２導電型の第２領域を形成する工程と、
上記発光素子および上記受光素子のための上記シリコン結晶層の上記第１領域と第２領域との間の領域に、金属イオンを注入する工程と、
上記シリコン結晶層の上記金属イオンを注入した領域に、上記半導体シリサイド微粒子を形成するための熱処理を施す工程と、
上記シリコン結晶の第１領域と、第２領域とに、電極を各々接続する工程と
を備えることを特徴としている。
【００６８】
上記構成によれば、ＳＯＩ基板上に、ＭＯＳＦＥＴと、このＭＯＳＦＥＴのソースおよびドレインに接続された発光素子および受光素子が形成され、電気信号と光信号との間を変換するモノリシックの半導体装置が得られる。
【００６９】
また、上記発光素子または受光素子は、ＭＯＳＦＥＴの標準的な製造プロセスによって形成されるので、従来のＭＯＳＦＥＴの製造ラインを利用して、ＳＯＩ基板にＭＯＳＦＥＴ、発光素子、および受光素子を備える半導体装置が、安価に製造される。
【００７０】
本発明の半導体装置の製造方法は、上記ＳＯＩ基板の絶縁膜上のシリコン結晶層に、上記絶縁膜に達しない深さのトレンチを形成し、このトレンチに絶縁体を充填して分離体を形成し、この分離体の両側かつ上記絶縁膜上に、バイポーラ素子のコレクタ領域に接続する第１導電型の第１領域を形成する工程と、
上記発光素子および上記受光素子のための上記シリコン結晶層の上記分離体の一方の側であって上記第１領域の上方に、金属イオンを注入する工程と、
上記シリコン結晶層の上記金属イオンを注入した領域に、上記半導体シリサイド微粒子を形成するための熱処理を施す工程と、
上記シリコン結晶層の上記半導体シリサイド微粒子を形成した領域の上方に、第２導電型の第２領域を形成する工程と、
上記シリコン結晶層の上記分離体の他方の側に、バイポーラ素子を形成する工程と、
上記シリコン結晶層の第２領域と、上記バイポーラ素子に、電極を各々接続する工程と
を備えることを特徴としている。
【００７１】
上記構成によれば、ＳＯＩ基板上に、バイポーラ素子と、このバイポーラ素子のコレクタに接続された発光素子および受光素子が形成され、電気信号と光信号との間を変換するモノリシックの半導体装置が得られる。
【００７２】
１実施形態の半導体装置の製造方法は、上記半導体シリサイド微粒子に、Ｅｒを添加する。
【００７３】
上記実施形態によれば、上記シリサイド微粒子にＥｒを添加することによって、発光効率の良好な発光素子、および、受光効率の良好な受光素子を備える半導体装置が作成される。
【００７４】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００７５】
（第１実施形態）
図１（ａ），（ｂ），（ｃ）は、本発明の第１実施形態の半導体装置を製造する工程を示す図である。本実施形態では、本発明の半導体装置が備える発光素子、受光素子、および導波路のうち、発光素子を形成する工程を説明する。
【００７６】
まず、図１（ａ）に示すようなシリコン単結晶層１１と、このシリコン単結晶層１１上に形成された埋め込み酸化膜１２と、この埋め込み酸化膜１２上に位置して３０〜１００ｎｍ程度の膜厚を有するＳＯＩ層１３とからなるＳＯＩ基板を用意する。上記ＳＯＩ基板のＳＯＩ層１３に、３０〜６０ｋｅＶ程度の注入エネルギー、および、１０１４〜１０１５ｃｍ−２程度の注入量で、砒素などのｎ型不純物をイオン注入する。このＳＯＩ層１３は、後述する発光材料であるβ−Ｆｅシリサイド微粒子への電子の供給源となるので、熱処理後の不純物濃度が１×１０１９〜１×１０２１ｃｍ−３程度となるように、エネルギーやドーズ量などの注入条件を設定する。
【００７７】
その後、上記ＳＯＩ層１３上に、図示しないレジストを、膜厚が例えば３００ｎｍ程度になるように塗布する。続いて、ステッパーなどの紫外線露光機により、上記レジスト膜の所定のパターン領域を露光し、このレジスト膜の露光部分を現像、ベークして、レジストパターンを形成する。このＳＯＩ基板上に、方向性スパッタリング法などにより、シリコン酸化膜を例えば３００ｎｍ程度の厚さに堆積する。これによって、上記レジストパターンの開口部では、ＳＯＩ層１３上にシリコン酸化膜が形成される。次いで、リフトオフ法によって、上記レジストパターンおよびＳＯＩ層１３上に堆積したシリコン酸化膜を除去すると、図１（ａ）に示すようなシリコン酸化膜によるマスクパターン１４が、ＳＯＩ層１３上に形成される。
【００７８】
次に、上記ＳＯＩ層１３上の上記マスクパターン１４が形成されていない部分に、ノンドープシリコンとβ−Ｆｅシリサイドとを、各々独立して同時にスパッタすることによって、ノンドープシリコンとβ−Ｆｅシリサイドとの混合膜を形成する。その後、上記混合膜に、６００〜９００℃の温度で、ＲＴＡなどの急速昇降温アニ−ルを施す。これによって、ノンドープシリコンのマトリックス中に１．５ｎｍ〜２０ｎｍ程度の結晶またはアモルファス状態のβ−Ｆｅシリサイドの微粒子を島状に析出させて、半導体シリサイドとしてのβ−Ｆｅシリサイドの微粒子を備えるβ−Ｆｅシリサイド微粒子膜１５を作製する（図１（ｂ））。
【００７９】
ここにおいて、上記ノンドープシリコンとβ−Ｆｅシリサイドとの混合膜は、ＭＢＥ、ＣＶＤなどによって形成してもよい。
【００８０】
その後、図１（ｃ）に示すように、上記β−Ｆｅシリサイド微粒子膜１５の上に、ｐ型不純物が1×１０１９〜1×１０２１ｃｍ−３程度の濃度でドーピングされたｐ型シリコン層１８を、例えば５０ｎｍ〜３００ｎｍ程度エピタキシャル成長する。最後に、上記ＳＯＩ層１３に、図示しない引出し電極を接続してｎ型電極を形成し、上記ｐ型シリコン層１８に図示しない電極を接続してｐ型電極を形成して、発光素子が完成する。
【００８１】
上記実施形態によれば、上記ｐ型シリコン層１８とｎ型のＳＯＩ層１３との界面にβ−Ｆｅシリサイド微粒子膜１５を備えるｐ−ｎ接合構造が形成される。上記ｐ−ｎ接合の界面に形成されたβ−Ｆｅシリサイド微粒子膜１５は、バンドギャップを有して量子サイズ効果を有するので、高輝度発光が可能であり、高効率の発光素子が形成できる。また、本実施形態の発光素子は、上記β−Ｆｅシリサイド微粒子膜１５に入射した光による光学遷移によってキャリアを生成するので、受光素子としても機能できる。
【００８２】
上記実施形態において、上記β−Ｆｅシリサイド微粒子膜１５には、Ｅｒを含ませてもよい。上記β−Ｆｅシリサイド微粒子膜１５にキャリアが注入された際、上記Ｅｒが発光中心として働いて、上記発光素子は、さらに高輝度発光ができる。
【００８３】
上記実施形態において、ＳＯＩ層１３上には、上記マスクパターン１４を配置しないで、ＳＯＩ層１３上の全面に、β−Ｆｅシリサイド微粒子膜１５、ｐ型シリコン層１８を積層してｐ−ｎ構造を形成し、その後、リソグラフィ、エッチングプロセスによって、上記ＳＯＩ層１３上の半導体層を所定の形状に形成してもよい。
【００８４】
また、ＳＯＩ層１３にｐ型不純物を添加すると共に、β−Ｆｅシリサイド微粒子膜１５上にｎ型シリコン層を配置して、ｎ−ｐ構造を構成してもよい。
【００８５】
また、本実施形態の半導体は、ＳＯＩ基板中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１３に形成したが、ガラスなどの絶縁基板上に形成された結晶性あるいは非晶質シリコン膜に形成してもよい。
【００８６】
（第２実施形態）
図２（ａ），（ｂ）は、本発明の第２実施形態の半導体装置を製造する工程を示す図である。本実施形態では、本発明の半導体装置が備える発光素子、受光素子、および導波路のうち、発光素子を形成する工程を説明する。第２実施形態の半導体装置の製造方法において、第１実施形態と同一の部分には同一の参照番号を付して、詳細な説明を省略する。
【００８７】
まず、第１実施形態と同様に、ＳＯＩ基板を用意し、このＳＯＩ基板のＳＯＩ層１３に、第１実施形態と同様に砒素などのｎ型不純物をイオン注入する。その後、上記ＳＯＩ層１３上に、図１（ａ）と同様のシリコン酸化膜によるマスクパターン１４を形成する。
【００８８】
次に、上記ＳＯＩ層１３上の上記マスクパターン１４が形成されていない部分に、ＣＶＤ、スパッタリング法などによって、第１の真性シリコン層２６をエピ成長する。この真性シリコン層２６上に、ノンドープシリコンと半導体シリサイドとしてのβ−Ｆｅシリサイドとを各々独立して同時にスパッタして、ノンドープシリコンとβ−Ｆｅシリサイドとの混合膜を形成する。引き続き、上記混合膜に、６００〜９００℃の温度でＲＴＡなどの急速昇降温アニールを施して、ノンドープシリコン中に１．５ｎｍ〜２０ｎｍ程度の粒径を有するアモルファス状態のβ−Ｆｅシリサイド微粒子を島状に析出させる。これによって、β−Ｆｅシリサイド微粒子膜２７を形成する。その後、図２（ａ）に示すように、上記β−Ｆｅシリサイド微粒子膜２７上に、ＣＶＤ、スパッタリング法などによって、第２の真性シリコン層２８をエピ成長する。
【００８９】
続いて、図２（ｂ）に示すように、上記ＳＯＩ層１３の不純物と逆の導電型であるｐ型不純物が1×１０１９〜1×１０２１ｃｍ−３程度の濃度でドーピングされたｐ型シリコンを、例えば５０ｎｍ〜３００ｎｍ程度エピタキシャル成長し、パターニングして、ｐ型シリコン層２９を形成する。これにより、ｐ−ｉ−ｎ接合構造が得られる。上記ＳＯＩ層１３に、図示しない引出し電極を接続してｎ型電極を形成し、上記ｐ型シリコン層２９に図示しない電極を接続してｐ型電極を形成して、発光素子が完成する。
【００９０】
本実施形態によれば、上記ｐ−ｉ−ｎ接合構造のｉ層中に設けられたβ−Ｆｅシリサイド微粒子は、バンドギャップを有し、さらに、１．５ｎｍ〜２０ｎｍの粒径を有して量子サイズ効果を奏するので、ｎ型のＳＯＩ層１３を経て注入された電子により、上記β−Ｆｅシリサイド微粒子でエネルギーの直接遷移が生じて、高輝度に発光する。また、本実施形態の発光素子は、上記β−Ｆｅシリサイド微粒子膜１７への入射光による光学遷移によってキャリアを生成するので、受光素子としても機能できる。
【００９１】
上記実施形態において、ＳＯＩ層１３上には、図１（ａ）に示すようなマスクパターン１４を配置しないで、ＳＯＩ層１３上の全面に、第１真性シリコン層、β−Ｆｅシリサイド微粒子膜、第２真性シリコン層、ｐ型シリコン層を積層してｐ−ｉ−ｎ構造を形成し、その後、リソグラフィ、エッチングプロセスによって、上記ＳＯＩ層１３上の半導体層を所定の形状に形成してもよい。
【００９２】
また、ＳＯＩ層１３にｐ型不純物を添加すると共に、真性シリコン層２８上にｎ型シリコン層を配置して、ｎ−ｉ−ｐ構造を構成してもよい。
【００９３】
また、本実施形態の半導体は、ＳＯＩ基板中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１３に形成したが、ガラスなどの絶縁基板上に形成された結晶性あるいは非晶質シリコン膜に形成してもよい。
【００９４】
（第３実施形態）
図３（ａ），（ｂ），（ｃ）は、本発明の第３実施形態の半導体装置を製造する工程を示す図である。本実施形態では、半導体装置の発光素子を形成する工程を説明する。第３実施形態の半導体装置の製造方法において、第１実施形態と同一の部分には同一の参照番号を付して、詳細な説明を省略する。
【００９５】
まず、第１実施形態と同様に、ＳＯＩ基板を用意し、このＳＯＩ基板のＳＯＩ層１３に、砒素などのｎ型不純物を、１０１５〜１０１７ｃｍ−３程度の濃度になるようにイオン注入する。その後、上記ＳＯＩ層１３上に、図１（ａ）と同様のシリコン酸化膜によるマスクパターン１４を形成する。
【００９６】
続いて、上記ＳＯＩ層１３上であって上記マスクパターン１４が配置されていない部分であるウィンドウから、ＳＯＩ層１３に、砒素、燐などのｎ型不純物をイオン注入し、アニールする。これによって、図３（ａ）に示すように、上記ＳＯＩ層１３の表面からＳＯＩ層１３の厚みの１／５〜１／２程度の深さまでの部分に、１０１７〜１０２０ｃｍ−３程度の濃度のｎ型不純物を有するｎ＋型領域３５を形成する。
【００９７】
さらに、上記マスクパターン１４のウインドウを通して、ボロンイオンを注入、アニールして、ｐ+型領域３６を形成する。上記ｐ＋型領域３６は、上記ｎ＋型領域３５内に形成する。その後、上記ｐ＋型領域３６の下端であって、上記ｎ＋型領域との境界に、鉄などの金属イオンを１０１６〜１０１８ｃｍ−２程度の注入量でイオン注入する。引き続き、６００〜９００℃のＲＴＡ熱処理を施すことにより、上記イオン注入した鉄を結晶化させ、シリサイド化、微粒子化して、半導体シリサイドとしてのＦｅシリサイドの微粒子を備えるＦｅシリサイド微粒子膜３７を形成する（図３（ｂ））。
【００９８】
その後、図３（ｃ）に示すように、上記ｐ+型領域３６の上に、上記ＳＯＩ層１３の不純物と逆の導電型であるｐ型不純物が1×１０１５〜1×１０１７ｃｍ−３程度の濃度でドーピングされたｐ型シリコン層３８を、例えば１００ｎｍ〜３００ｎｍ程度エピタキシャル成長する。最後に、上記ＳＯＩ層１３に、図示しない引出し電極を接続してｎ型電極を形成し、上記ｐ型シリコン層２８に図示しない電極を接続してｐ型電極を形成して、発光素子が完成する。
【００９９】
上記実施形態によれば、上記ｐ+型領域３６とｎ＋型領域３５との界面にＦｅシリサイド微粒子膜３７を備えるｐ−ｎ接合構造が形成される。上記ｐ−ｎ接合の界面に形成されたＦｅシリサイド微粒子膜３７は、バンドギャップを有して量子サイズ効果を有するので、高輝度発光が可能であり、高効率の発光素子が形成できる。本実施形態の発光素子は、上記Ｆｅシリサイド微粒子膜３７に入射する光による光学遷移によってキャリアを生成するので、受光素子としても機能できる。
【０１００】
上記実施形態において、ＳＯＩ層１３をｎ型にしたが、ＳＯＩ層１３をｐ型にして発光素子を形成してもよい。すなわち、ｐ型のＳＯＩ層１３の表面からＳＯＩ層１３の厚みの１／５〜１／２程度の深さまでの部分に、ｐ型不純物を注入してｐ＋型領域を形成し、このｐ＋型領域内に、ｎ型不純物を注入してｎ＋型領域を形成し、このｎ＋型領域の下端であって、上記ｐ＋型領域との境界に、Ｆｅシリサイド微粒子膜３７を形成してもよい。この場合、上記ｎ＋型領域上にはｎ型シリコン層を形成する。
【０１０１】
また、本実施形態の半導体装置は、ＳＯＩ基板中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１３に形成したが、ガラスなどの絶縁基板上に形成された結晶性あるいは非晶質シリコン膜に形成してもよい。
【０１０２】
（第４実施形態）
第３実施形態の半導体装置は、ＳＯＩ層１３内に鉄イオンを注入、アニールして、ｐ−ｎ構造接合の接合境界にＦｅシリサイド微粒子膜３７を形成したが、第４実施形態では、ｐ−ｉ−ｎ構造接合を形成し、ｉ層にＦｅイオンを注入してＦｅシリサイド微粒子膜を形成する。まず、図４（ａ）に示すように、第１実施形態と同様のマスクパターン１４を形成し、１０１７〜１０２０ｃｍ−３程度にｎ型不純物がドープされたｎ型ＳＯＩ層１３上に、真性シリコンを５０〜１５０ｎｍ程度の厚みに成膜して真性シリコン層４１を形成する。その後、上記真性シリコン層４１中に、鉄イオンを１０１６〜１０１８ｃｍ−２程度の注入量でイオン注入し、６００〜９００℃のＲＴＡ熱処理を施すことにより、真性シリコン層４１の厚み方向中央に、半導体シリサイドとしてのＦｅシリサイドの微粒子を備えるＦｅシリサイド微粒子部４７を形成する。さらに、必要であれば、上記半導体シリサイドの相の最適化を図るために、適当なアニールを施す。その後、図４（ｂ）に示すように、上記真性シリコン層４１の上に、ｐ型シリコン層４８を例えば例えば１００ｎｍ〜３００ｎｍ程度の厚みにエピタキシャル成長する。最後に、上記ＳＯＩ層１３に、図示しない引出し電極を接続してｎ型電極を形成し、上記ｐ型シリコン層４８に図示しない電極を接続してｐ型電極を形成して、発光素子が完成する。
【０１０３】
本実施形態によれば、上記ｐ−ｉ−ｎ接合構造のｉ層中に設けられたＦｅシリサイド微粒子は、バンドギャップを有し、さらに、量子サイズ効果を奏するので、キャリア注入によってエネルギーの直接遷移が生じ、高輝度に発光する。また、本実施形態の発光素子は、上記Ｆｅシリサイド微粒子部４７への入射光による光学遷移によってキャリアを生成するので、受光素子としても機能できる。
【０１０４】
上記実施形態において、ＳＯＩ層１３上には、図１（ａ）と同様のマスクパターン１４を配置しないで、ＳＯＩ層１３上の全面に真性シリコン層を積層し、この真性シリコン層の厚み方向略中央にＦｅシリサイド粒子部を形成し、上記真性シリコン層上にｐ型シリコン層を積層してｐ−ｉ−ｎ構造を形成し、その後、リソグラフィ、エッチングプロセスによって、上記ＳＯＩ層１３上の半導体層を所定の形状に形成してもよい。
【０１０５】
また、ＳＯＩ層１３にｐ型不純物を添加すると共に、真性シリコン層４１上にｎ型シリコン層を配置して、ｎ−ｉ−ｐ構造を構成してもよい。
【０１０６】
また、本実施形態の半導体は、ＳＯＩ基板中に形成された埋め込み酸化膜１２上の上記ＳＯＩ層１３に形成したが、ガラスなどの絶縁基板上に形成された結晶性あるいは非晶質シリコン膜に形成してもよい。
【０１０７】
第３、第４実施形態では、鉄などの金属イオンをシリコン層に注入する際、金属イオンの注入深さ方向分布が重要となる。一般的にチャネリングが生じない場合で注入した金属イオンの深さ方向分布は、金属イオンの注入エネルギーとドーズ量で決定される。S.M.Sze著VLSI Technology 2nd ed. McGrawHill出版（１９８８）によると、イオン注入の深さ方向プロファイルは、イオンの投影飛程Rpと投影分散ΔRpおよび３次のモーメントｍ3から、ＬＳＳ（Lindhard、Scharaff、Schiott）理論に基づいて概算することが可能である。J.F.Gibbons、W.S.Johnson、 S.M.Mylrorie著 Projected Ranges Statistics: Semiconductors and Related Materials, 2nd ed. Dowden, Hutchinson & Ross 出版社（１９７５）には、上記RpおよびΔRpおよびｍ3などに関する計算値が表にまとめられている。イオンが注入されるシリコン層の最表面から、投影飛程Rpを中心にΔRp程度の幅で注入イオンの打ち込み領域が形成される。従って、イオンの注入エネルギーを制御することで微粒子を形成する深さを制御し、ドーズ量を制御することでシリサイド微粒子の密度、サイズが制御可能になる。
【０１０８】
ここで、半導体シリサイド微粒子のバンドギャップについて説明する。半導体シリサイド微粒子のバンドギャップは、半導体シリサイドの材料本来の特性によって決まる面もあるが、これに加えて、ナノメータオーダーの微粒子特有の量子サイズ効果によって制御される。半導体シリサイド微粒子の半径をR、電子と正孔の有効質量を夫々ｍｅ、ｍｈとして、電子と正孔の波動関数が微粒子の境界で０となる境界条件と有効質量近似とを導入すると、微粒子のバンドギャップEgmicroは、下記の式（１）で求められる。
【０１０９】
【数１】
Egmicro＝Egbulk＋ｈ２φ１２／２μＲ２・・・（１）
ここにおいて、ｈはプランク定数、μは電子と正孔の換算質量であって、
μ＝ｍｅ×ｍｈ／（ｍｅ＋ｍｈ）、
Egbulkはバルクにおけるバンドギャップであり、φ１＝πである。
【０１１０】
また、半導体シリサイド微粒子を、２種類の半導体シリサイドの混晶で形成すると、粒子サイズだけでなく混晶比によってもバンドギャップを制御することが可能になる。例えば、第１の半導体シリサイドのバンドギャップをEg1、第２の半導体シリサイドのバンドギャップをEg2、第1の半導体シリサイドの組成比をｘとすると、この混晶半導体シリサイドのバンドギャップEgmixは、下記の式（２）で求められる。
【０１１１】
【数２】
Egmix＝ｘEg１＋（１−ｘ）Eg２・・・（２）
ここで、Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドなどのうち、少なくとも２種類以上の半導体シリサイドを混晶し、この混晶比を制御すると共に、上記混晶した２種類以上の半導体シリサイドによって微粒子を形成し、この微粒子の径を制御する。そうすると、直接遷移型半導体としての半導体シリサイドの特性を生かしながら、粒子径による効果と混晶比による効果とによって、混晶による半導体シリサイド微粒子を、所望のバンドギャップに正確に制御することができる。
【０１１２】
上記第１乃至第４実施形態の半導体装置において、２種類以上の半導体シリサイドを用いて微粒子を形成し、この微粒子の径を制御して発光素子を形成したところ、上記半導体シリサイド微粒子によって、所望の波長の光を発光させることができた。
【０１１３】
（第５実施形態）
図５は、本発明の第５実施形態の半導体装置を示す図である。この半導体装置は、ｎ−ｐ−ｎ型バイポーラトランジスタＢ１と、ｉ層５７に半導体シリサイド微粒子５９が形成されたｐ−ｉ−ｎ型発光素子Ｌ１とを組み合わせたものである。この半導体装置は、上記バイポーラトランジスタＢ１のコレクタ５２と、上記発光素子Ｌ１のｎ型シリコン領域５１とを共通にしている。この半導体装置は、第１乃至第４実施形態の発光素子のＳＯＩ基板と同様のＳＯＩ基板上に形成されており、上記コレクタ５２とｎ型シリコン領域５１とは、シリコン単結晶層１１上の埋め込み酸化膜１２上に形成されている。
【０１１４】
上記バイポーラトランジスタＢ１とｐ−ｉ−ｎ型発光素子Ｌ１との間には、分離体としてのシリコン酸化膜５６が形成されており、このシリコン酸化膜５６が、バイポーラトランジスタＢ１と発光素子Ｌ１とを分離している。また、発光素子Ｌ１のｐ型シリコン領域５８上には発光素子電極６１が形成され、トランジスタＢ１のエミッタ５４上にはエミッタ電極６２が形成され、ベース５３上にはベース電極６３が形成されている。
【０１１５】
上記発光素子Ｌ１は、ｎ型シリコン領域５１と、このｎ型シリコン領域５１上の真性シリコン領域５７を有し、この真性シリコン領域５７は、厚み方向略中央に、Ｆｅシリサイド微粒子５９を含んでいる。
【０１１６】
また、上記バイポーラトランジスタＢ１は、エミッタ５４、ベース５３、コレクタ５２で構成されている。上記ベース５３に電流が流れると、上記バイポーラトランジスタＢ１はオンになり、コレクタ５２に電子が注入される。この注入された電子が発光素子Ｌ１のｎ型シリコン領域５１に注入される。ここで、上記発光素子電極６１を介して、発光素子Ｌ１のｐ型シリコン領域５８に正孔が注入されると、真性シリコン領域５７中のＦｅシリサイド微粒子５９が発光する。したがって、上記バイポーラトランジスタＢ１に入力される電気信号を、上記発光素子Ｌ１によって光信号に変換できる。
【０１１７】
なお、上記説明とは逆に、上記発光素子Ｌ１におけるｐ−ｉ−ｎ構造に、上記半導体シリサイド微粒子５９のバンドギャップと共鳴する光が入射すると、光学遷移によって微粒子５９でキャリア、すなわり電子と正孔が発生する。このキャリアを、上記ｐ−ｉ−ｎ構造のｎ型領域５１もしくはｐ型領域５８から取り出して他の回路に流すことによって、上記発光素子Ｌ１は受光素子として機能できる。例えば、上記バイポーラトランジスタＢ１のエミッタ５４とコレクタ５２を入れ換えると、このバイポーラトランジスタがオンのときに、上記受光素子で受光した光を電気信号に変換できる。
【０１１８】
なお、本実施形態の半導体装置において、上記発光素子Ｌ１の各領域５８，５７，５１と、上記バイポーラトランジスタＢ１の深さ方向に対応する各領域、すなわちエミッタ５４，ベース５３，コレクタ５２との間で、導電型や不純物濃度が異なる。例えば、発光素子Ｌ１では、真性シリコン領域５７は真性であるのに対して、バイポーラトランジスタＢ１のベース５３はｐ型である。また、発光素子Ｌ１のｐ型シリコン領域５８はｐ型であるのに対して、バイポーラトランジスタＢ１のエミッタ５４はｎ型である。
【０１１９】
これらの構造は、リソグラフィ、エッチングまたはリフトオフ、およびイオン注入を組み合わせて作成できる。例えば、ＳＯＩ層上に、シリコン酸化膜からなるマスクパターンを形成し、シリコン酸化膜が形成されていない領域に選択的にイオン注入することによって、各領域の導電型と不純物濃度が制御可能になる。
【０１２０】
上記実施形態の半導体装置は、ｎ−ｐ−ｎ型バイポーラトランジスタＢ１とｐ−ｉ−ｎ型発光素子Ｌ１との組み合わせであるが、ｐ−ｎ−ｐ型のバイポーラトランジスタと、ｎ−ｉ−ｐ型の発光素子とを組み合わせてもよい。
【０１２１】
（第６実施形態）
図６は、本発明の第６実施形態の半導体装置を示す図である。この半導体装置は、ｎ−ＭＯＳＦＥＴ７１と、真性シリコン領域７３に半導体シリサイド微粒子７４が形成されたｐ−ｉ−ｎ型発光素子７５とを、ＳＯＩ基板上に一体に組み込んだシリコン系光電気集積回路である。
【０１２２】
上記ｐ−ｉ−ｎ型発光素子７５は、シリコン単結晶層１１上の埋め込み酸化膜１２上に形成されたｎ型領域７７，真性シリコン領域７３，ｐ型領域７８を備え、上記真性シリコン領域７３は半導体シリサイド微粒子７４を含んでいる。また、このｐ型領域７８上には、発光素子電極７９が形成されている。上記ｎ型領域７７は、ｎ−ＭＯＳＦＥＴ７１のドレイン領域７７と発光素子７５のｎ型領域７７との２つの役目を果たす。
【０１２３】
上記ＭＯＳＦＥＴ７１は、ソース領域８１，チャネル領域８２，ドレイン領域７７，ゲート酸化膜８４，ゲート電極８５、ソース電極８６とで構成されている。上記ゲート電極８５に電圧が印加されると、上記ＭＯＳＦＥＴ７１はオンとなり、上記ソース電極８６からソース領域８１を経て上記ドレイン領域７７に電子が注入される。そして、電子がｎ型領域７７から真性シリコン領域７３に注入されるので、発光素子電極７９から上記発光素子７５のｐ型領域７８を介して上記真性シリコン領域７３に正孔を注入すると、真性シリコン層７３中の半導体シリサイド微粒子７４が発光する。したがって、上記ＭＯＳＦＥＴ７１に入力される電気信号を、上記発光素子７９によって光信号に変換できる。
【０１２４】
なお、上記説明とは逆に、上記発光素子７９におけるｐ−ｉ−ｎ構造に、上記半導体シリサイド微粒子７４のバンドギャップと共鳴する光が入射すると、光学遷移によって微粒子７４でキャリア、すなわり電子と正孔が発生する。このキャリアを、上記ｐ−ｉ−ｎ構造のｎ型領域７７もしくはｐ型領域７８から取り出して他の回路に流すことによって、上記発光素子７９は受光素子として機能できる。例えば、上記ＭＯＳＦＥＴ７１のソース領域８１とドレイン領域７７とを入れ換えると、このＭＯＳＦＥＴがオンのときに、受光素子で受光した光を電気信号に変換できる。
【０１２５】
本実施形態が備えるＭＯＳＦＥＴ７１は、前述の第４実施形態の発光素子の製造方法と同様の方法で製造できる。すなわち、上記ＭＯＳＦＥＴ７１と発光素子７５とは、前述の第４実施形態と同様の方法で作成可能である。したがって、共通のＳＯＩ基板上に、共通の製造プロセスによってＭＯＳＦＥＴ７１と発光素子７５とが製造できるので、モノリシックの光電気集積回路が比較的容易、安価に製造できる。
【０１２６】
また、バイポーラトランジスタの製造方法について、上記第５実施形態の半導体装置におけるような、エピタキシャル成長によって縦方向に半導体を積層して形成する以外に、上記ＭＯＳＦＥＴ７１を形成する場合と同様に、リソグラフィとイオン注入を用いて横方向に異なる領域を配置して形成する方法が検討されている。したがって、本実施形態の半導体装置を製造するプロセスと同様のプロセスによってバイポーラトランジスタが形成でき、その結果、バイポーラトランジスタと発光素子を共通のプロセスによって簡単安価に半導体装置が製造できる可能性が高い。
【０１２７】
上記実施形態の半導体装置は、ｎ−ＭＯＳＦＥＴ７１とｐ−ｉ−ｎ型発光素子Ｌ１との組み合わせであるが、ｐ−ＭＯＳＦＥＴと、ｎ−ｉ−ｐ型の発光素子とを組み合わせてもよい。
【０１２８】
（第７実施形態）
上記第１乃至第４実施形態で形成した発光素子からの光は、ＳＯＩ層１３中を伝播する。しかし、上記ＳＯＩ層１３のみでは、上記発光素子からの光は全方位に伝播するので、上記発光素子をＬＳＩに組み込んで信号伝送のために用いるには、以下に述べるようにして、上記ＳＯＩ層１３に光伝播の方向性を持たせる必要がある。
【０１２９】
図７（ａ）は、本発明の第７実施形態の半導体装置を示す平面図であり、ＳＯＩ基板のＳＯＩ層１３に、発光素子６０１、受光素子６０２、上記発光素子６０１からの光を受光素子６０２に導く光導波路６３３とが形成されている。さらに、上記ＳＯＩ層１３には、上記発光素子６０１に隣接する発光素子６０１駆動用のＭＯＳＦＥＴ６０４と、上記受光素子６０２に隣接して受光素子６０２が受光した光信号を電気信号に変換するＭＯＳＦＥＴ６０６とが形成されている。
【０１３０】
図７（ｂ）は、図７（ａ）のＣ−Ｃ線での断面図であり、光導波路６３３による光伝送方向（矢印Ｄ）に略直角方向の断面を示す図である。
【０１３１】
上記光導波路６３３は、以下のようにして形成される。すなわち、リソグラフィ、異方性エッチングなどによって、上記ＳＯＩ層１３に、下地絶縁膜１２に達する深さのトレンチを形成する。このトレンチの間に残ったＳＯＩ層の部分が導波路になる。続いて、上記トレンチに、シリコンよりも屈折率が小さいシリコン酸化膜を埋め込み、シリコン酸化膜からなる側壁６３２，６３２を形成する。上記側壁６３２，６３２を形成した後、ＣＭＰ（化学的機械研磨）技術などによってＳＯＩ層１３表面を平坦化し、この表面にシリコン酸化膜６３４を形成する。上記シリコン酸化膜６３４は、上記導波路６３３が伝送する光のシリコン酸化膜への染み出し長よりも薄い厚みに形成する。これによって、シリコンからなる導波路６３３の側部および上部を、シリコンよりも屈折率が小さいシリコン酸化膜で囲んで、シリコンチャンネル構造を形成する。
【０１３２】
上記発光素子６０１の駆動用ＭＯＳＦＥＴ６０４は、ソース領域６１１、チャネル領域６１２、ドレイン領域６１３からなり、このドレイン領域６１３は上記発光素子６０１のｎ型領域６１３を兼ねている。また、上記受光素子６０２の信号変換用のＭＯＳＦＥＴ６０６は、ソース領域６２１、チャネル領域６２２、ドレイン領域６２３からなり、このドレイン領域６２３は上記受光素子６０２のｎ型領域６２３を兼ねている。
【０１３３】
上記発光素子６０１は、上記ｎ型領域６１３とｐ型領域６１５と発光領域６１４とを有し、上記受光素子６０２は、上記ｎ型領域６２３とｐ型領域６２５と発光領域６２４とを有する。上記発光領域６１４、受光領域６２４は、半導体シリサイド微粒子を含んでいる。
【０１３４】
本実施形態の半導体装置は、上記ＭＯＳＦＥＴ６０１がオンになると、発光領域６１４が発光し、この光は、ＳＯＩ層の部分からなりシリコン酸化膜で囲まれた導波路６３３を経由して、矢印Ｄで示す方向に伝送される。そして、この光を受けた受光領域６２４はキャリアを生成し、ＭＯＳＦＥＴ６０２をオンにする。このようにして、ＭＯＳＦＥＴ６０１とＭＯＳＦＥＴ６０２との間の信号を光によって伝送することができる。
【０１３５】
上記シリコンからなる導波路６３３は、側部および上部をシリコンよりも屈折率が小さいシリコン酸化膜で囲んだので、光が効率良く閉じ込められて、良好な光伝送効率が得られる。
【０１３６】
また、上記シリコン酸化膜６３４は、導波路６３３が伝送する光のシリコン酸化膜における染み出し長よりも薄い厚みを有するので、上記シリコン酸化膜６３４と、このシリコン酸化膜６３４の導波路６３３に接しない側にある空気との界面で、上記導波路６３３からの光が全反射して導波路６３３側に戻る。したがって、導波路６３３への光閉じ込め効果がさらに向上できる。
【０１３７】
上記実施形態において、上記導波路６３３の側部および上部は、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜との多層膜によって囲んでもよい。また、上記導波路６３３の側部および上部を空気やガスに接触させてもよく、また、上記導波路６３３の周囲を真空にしてもよい。上記導波路６３３の側部および上部を、シリコン酸化膜とシリコン窒化膜との多層膜で囲むと、多層膜を構成する膜の膜厚や膜数を制御することによって、導波路６３３と多層膜との界面における光の反射に波長依存性を持たせることができる。これによって、上記導波路６３３を伝播する光に対応して、導波路６３３の伝送特性を制御することができる。
【０１３８】
また、上記導波路６３３は、ＭＯＳＦＥＴ６０４，６０６と共通の製造プロセスによって形成できるので、上記ＭＯＳＦＥＴ６０４，６０６と共に、ＳＯＩ基板上に容易、安価に形成できる。
【０１３９】
上記実施形態において、２個のＭＯＳＦＥＴ６０４，６０６間を、導波路６３３を介して光で情報伝送したが、ＭＯＳＦＥＴ６０４，６０６に替えてバイポーラトランジスタを備え、このバイポーラトランジスタ間を、光で情報伝送してもよい。
【０１４０】
また、複数のＭＯＳＦＥＴやバイポーラトランジスタなどの素子を備え、この複数の素子間の情報を、発光素子、導波路、受光素子を介して光で伝送し、素子間の信号伝送速度を高速にして、処理速度が高速の集積回路を構成してもよい。上記集積回路は、従来のシリコン系集積回路と同様の製造プロセスで形成できるので、処理速度が高速の集積回路が、大幅なコストの増大を伴うことなく実現できる。
【０１４１】
（第８実施形態）
図８は、本実施形態の半導体装置が備える信号取り出し接合部を示した図である。この信号取り出し接合部は、ＳＯＩ基板８７の縁に形成されていて、図８は上記ＳＯＩ基板８７の一部を示している。本実施形態の半導体装置は、ＳＯＩ基板８７に、図示しない集積回路と、この集積回路に接続された図示しない出力発光素子および入力受光素子を備える。
【０１４２】
上記信号取り出し接合部では、上記ＳＯＩ基板８７に形成された溝８８に、光ファイバ８９が接続されている。上記溝８８には、上記出力発光素子に一端が接続された導波路の他端が配置されていて、上記導波路からの光を上記光ファイバ８９を介して半導体装置の外部に出力するようになっている。
【０１４３】
また、上記半導体装置は、図８と同様の構造を有する信号取り入れ接合部を備える。この信号取り入れ接合部は、外部からの光信号を導く光ファイバと、上記入力受光素子に一端が接続された導波路の他端とを接続している。
【０１４４】
上記信号取り出し接合部および信号取り入れ接合部では、必要に応じてレンズなどの光学系を導入して、光ファイバー８９のコアの中心と上記導波路の中心とを合わせて接続する。
【０１４５】
上記信号取り入れ接合部に接続された光ファイバ８９を介して外部から入力された光信号は、上記入力受光素子によって電気信号に変換され、上記集積回路で処理される。一方、上記集積回路で処理された電気信号は、上記出力発光素子によって光信号に変換され、上記信号取り出し接合部に接続された光ファイバ８９を介して半導体装置の外部に出力される。これによって、上記半導体装置は、他の集積回路や外部のシステムなどと、光によって高速に情報伝送ができる。
【０１４６】
従来、金属配線では、１つの配線で複数の信号情報を同時に並列伝送することは困難であった。しかし、光信号を用いると、複数の異なる波長の光信号を用いることによって、複数の信号を１つの導波路で伝送できる。上記第１乃至第４実施形態の発光素子によれば、半導体シリサイド微粒子の粒径や、複数の半導体シリサイドの混晶比を制御することによって、波長が異なる複数の発光素子を容易に同一基板に形成することができる。したがって、本発明の第８実施形態の半導体装置によれば、第１乃至第７実施形態の発光素子、受光素子、導波路、ＭＯＳＦＥＴ、およびバイポーラトランジスタを用いて、他の集積回路や外部のシステムと安定して高速に情報伝送が可能で、また、高速処理が可能な集積回路が構成できる。
【０１４７】
上記第１乃至第８実施形態において、発光素子、受光素子、導波路、ＭＯＳＦＥＴ、およびバイポーラトランジスタの製造方法は一例であり、同様の構造が実現されるならば、他の製造方法で形成してもよい。例えば、パターニングの方法は紫外線露光に限定されるものではなく、電子線、Ｘ線やシンクロトロン放射光などによるリソグラフィーでも、同構造の素子が形成される。また、フォトリソグラフィーとリフトオフの組み合わせでマスクパターンの形成を行ったが、リソグラフィーとエッチングの通常プロセスの組み合わせでも、同構造のパターン形成が可能である。
【０１４８】
【発明の効果】
以上より明らかなように、本発明の半導体装置によれば、絶縁膜と、この絶縁膜上に位置するシリコン結晶層とを備えるＳＯＩ基板と、上記ＳＯＩ基板のシリコン結晶層に形成されて、半導体シリサイドの微粒子を備える発光素子と、上記シリコン結晶層に形成されて、半導体シリサイドの微粒子を備える受光素子と、上記発光素子から放出された光を上記受光素子に導く導波路とを備えるので、上記発光素子および受光素子が備える半導体微粒子は、バンドギャップを有し、さらに、量子サイズ効果を奏するから、良好な発光効率の発光素子と、良好な受光効率の受光素子が得られ、また、上記導波路によって、上記発光素子からの光が上記受光素子に導かれるから、上記発光素子から受光素子へ良好な信号伝送効率で信号などが伝送される。
【０１４９】
１実施形態の半導体装置によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドのいずれか１つの微粒子であるので、上記発光素子および受光素子は、良好な発光効率および受光効率が得られる。
【０１５０】
１実施形態の半導体装によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、β−Ｆｅシリサイドの微粒子であり、このβ−Ｆｅシリサイドは直接遷移型半導体であって、バンドギャップが０．７５〜０．９ｅＶであり、また、光の吸収率が１Ｅ５／ｃｍと比較的大きいので、上記発光素子および受光素子は、例えば１〜１．５５μｍ帯付近であって信号伝送に好適な赤外光が効率良く発光および受光できる。
【０１５１】
１実施形態の半導体装置によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、Ｆｅシリサイド、β−Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドのうちの２つ以上からなる混晶半導体の微粒子であるので、上記２つ以上の半導体シリサイドの混晶比を制御することによって、所望のバンドギャップが得られる。
【０１５２】
１実施形態の半導体装置によれば、上記半導体シリサイドの微粒子は、１．５〜３０ｎｍの粒径を有するので、この粒径を制御することによって、所望のバンドギャップが得られる。
【０１５３】
１実施形態の半導体装置によれば、上記発光素子および受光素子の上記半導体シリサイドの微粒子は、上記半導体シリサイドの構成元素以外の金属元素がドープされた半導体シリサイド微粒子であるので、上記金属元素が発光中心として働いて、半導体シリサイド微粒子におけるキャリアの再結合を促進するから、良好な発光効率の発光素子が得られ、また、上記金属元素が発生中心として働いて、半導体シリサイド微粒子におけるキャリアの生成を促進するから、良好な受光効率の受光素子が得られる。
【０１５４】
１実施形態の半導体装置によれば、上記他の金属元素は、Ｅｒであるので、上記発光素子は、上記半導体シリサイドの微粒子において上記Ｅｒが発光中心として働いて、良好な発光効率が得られ、また、上記受光素子は、上記半導体シリサイドの微粒子において上記Ｅｒが発生中心として働いて、良好な受光効率が得られる。
【０１５５】
１実施形態の半導体装置によれば、上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、上記矩形断面の導波路の下部が上記絶縁膜に接すると共に、上記矩形断面の導波路の上部および側部が、シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜からなる多層膜で囲まれているので、上記導波路は、下部を画定する必要がなく、上部および側部を画定するのみによって上記シリコン結晶を用いて容易に形成され、また、上記導波路の上部および側部を囲むシリコン酸化膜およびシリコン窒化膜はシリコンよりも屈折率が小さいから、上記シリコンからなる導波路に効果的に光を閉じ込めて、導波路の光の伝送効率を向上できる。また、上記導波路は、この導波路の上部および側部を囲むシリコン酸化膜とシリコン窒化膜からなる多層膜によって、伝送する光の波長に対応する伝送特性が得られる。
【０１５６】
１実施形態の半導体装置によれば、上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、上記矩形断面の導波路の上部および側部は、シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜よりも低い誘電率を有する膜によって囲まれているか、あるいは、空気または不活性ガスに接するか、あるいは、上記矩形断面の導波路の上部および側部の周りは真空であるので、上記シリコン結晶からなる導波路に効果的に光が閉じ込められて、上記導波路の光の伝送効率が向上する。
【０１５７】
１実施形態の半導体装置によれば、上記矩形断面の導波路の上部および側部を囲む上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜の膜厚は、上記発光素子からの光の染み出し長よりも薄い厚みを有するので、上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜の上記導波路と接しない側の面が、空気および真空に接する場合、これらの膜への導波路からの染み出し光は、上記空気および真空との間の界面に達し、この界面で導波路側に全反射されるから、上記導波路への光閉じ込め効果が向上し、この導波路の光伝送効率が向上する。
【０１５８】
１実施形態の半導体装置によれば、上記ＳＯＩ基板に、複数の素子によって構成された集積回路を備え、上記発光素子、受光素子、および導波路によって、上記集積回路の複数の素子間の信号を伝送するので、上記素子間の信号が高速で伝送されて、上記集積回路の処理速度が高速にでき、また、配線を介して電子で情報伝送する場合におけるような電磁波などの外乱を効果的に削除できて、上記集積回路による処理を安定にできる。
【０１５９】
１実施形態の半導体装置によれば、上記集積回路を構成する複数の素子は、絶縁ゲート電界効果型ＭＯＳ素子、またはバイポーラ素子であるので、上記複数の素子で電子的に処理された信号が、上記発光素子、受光素子、および導波路で光によって高速に伝送されて、処理速度が高速な光電気集積回路が形成できる。
【０１６０】
１実施形態の半導体装置によれば、上記集積回路に信号を入出力する入力受光素子および出力発光素子と、上記入力受光素子および出力発光素子と、他の半導体装置または外部のシステムとを接続する導波路とを備え、上記入力受光素子、出力発光素子、および導波路によって、上記他の半導体装置または外部のシステムと信号をやり取りするので、上記半導体装置は、上記他の半導体装置または外部のシステムとの間で、高速に安定して信号伝送が実行できる。
【０１６１】
１実施形態の半導体装置によれば、上記導波路は、光ファイバであるので、上記半導体装置と、他の半導体装置または外部のシステムとの間の信号伝送が、高速に安定して実行できる。
【０１６２】
本発明の半導体装置によれば、第１の素子と、上記第１の素子に隣接して、第１の粒径の半導体シリサイド微粒子を備える第１の発光素子と、第２の素子と、上記第２の素子に隣接して、第２の粒径の半導体シリサイド微粒子を備える第２の発光素子と、第３の素子と、上記第３の素子に隣接して、第１の粒径の半導体シリサイド微粒子を備える第１の受光素子と、第４の素子と、上記第４の素子に隣接して、第２の粒径の半導体シリサイド微粒子を備える第２の受光素子と、上記第１および第２の発光素子から放出された光を上記第１および第２の受光素子に導いて、波長多重並列伝送する導波路とをＳＯＩ基板の絶縁膜上のシリコン結晶層に備えるので、波長が異なる複数の光を、同一の導波路によって伝送することにより、複数の信号が並列伝送できる。
【０１６３】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、上記シリコン結晶層上の上記酸化膜が形成されていない部分に、第１の真性シリコン層をエピタキシャル成長する工程と、上記第１の真性シリコン層上に、真性シリコンと、金属または半導体シリサイドとを、スパッタ法、蒸着法、またはＭＢＥ法によって同時成膜する工程と、上記真性シリコンと、金属または半導体シリサイドとからなる膜をアニールして、半導体シリサイド微粒子を含む膜を形成する工程と、上記半導体シリサイド微粒子を含む膜上に、第２の真性シリコン層をエピタキシャル成長する工程と、上記第２の真性シリコン層上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程とを備えるので、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有して良好な発光効率および受光効率を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に作成できる。
【０１６４】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、上記シリコン結晶層上の上記酸化膜が形成されていない部分に、真性シリコンと、金属または半導体シリサイドとを、スパッタ法、蒸着法、またはＭＢＥ法によって同時成膜する工程と、上記真性シリコンと、金属または半導体シリサイドとからなる膜をアニールして、上記真性シリコン中に、半導体シリサイド微粒子を島状に形成する工程と、上記半導体シリサイド微粒子が島状に析出された真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程とを備えるので、ｐ−ｎあるいはｎ−ｐ構造を有して良好な発光効率および受光効率を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に作成できる。
【０１６５】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、上記シリコン結晶層上の上記酸化膜が形成されていない部分に、真性シリコン膜を、スパッタ法、蒸着法、またはＭＢＥ法によって成膜する工程と、上記真性シリコン膜中に、Ｆｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、またはＩｒの金属イオンをイオン注入する工程と、上記金属イオンが注入された真性シリコン膜をアニールして、上記真性シリコン膜中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する工程と、上記半導体シリサイド微粒子が島状に形成された真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程とを備えるので、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有して良好な発光効率および受光効率を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に作成できる。
【０１６６】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、上記シリコン結晶層中の上記酸化膜が形成されていない部分に、Ｆｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、またはＩｒの金属イオンをイオン注入する工程と、上記金属イオンが注入されたシリコン結晶層をアニールして、上記シリコン結晶層中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する工程と、上記半導体シリサイド微粒子が島状に形成されたシリコン結晶層上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程とを備えるので、ｐ−ｉ−ｎあるいはｎ−ｉ−ｐ構造を有して良好な発光効率および受光効率を有する受光素子および発光素子が、ＳＯＩ基板の所定部分に容易に作成でき、また、導波路に容易かつ良好に接続される受光素子および発光素子にできる。
【０１６７】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板の絶縁膜上のシリコン結晶層に、ＭＯＳＦＥＴのソースおよびドレインとなる第１導電型の第１領域を形成する工程と、上記シリコン結晶層に、上記第１領域から所定の距離をおいて、第２導電型の第２領域を形成する工程と、上記シリコン結晶層の上記第１領域と第２領域との間の領域に、金属イオンを注入する工程と、上記シリコン結晶層の上記金属イオンを注入した領域に、半導体シリサイド微粒子を形成するための熱処理を施す工程と、上記シリコン結晶の第１領域と、第２領域とに、電極を各々接続する工程とを備えるので、ＳＯＩ基板上に、ＭＯＳＦＥＴと、このＭＯＳＦＥＴのソースおよびドレインに接続された発光素子および受光素子が形成できて、電気信号と光信号との間を変換するモノリシックの半導体装置が、従来のＭＯＳＦＥＴの製造ラインを利用して安価に製造できる。
【０１６８】
本発明の半導体装置の製造方法によれば、ＳＯＩ基板の絶縁膜上のシリコン結晶層に、上記絶縁膜に達しない深さのトレンチを形成し、このトレンチに絶縁体を充填して分離体を形成し、この分離体の両側かつ上記絶縁膜上に、バイポーラ素子のコレクタ領域に接続する第１導電型の第１領域を形成する工程と、上記シリコン結晶層の上記分離体の一方の側であって上記第１領域の上方に、金属イオンを注入する工程と、上記シリコン結晶層の上記金属イオンを注入した領域に、半導体シリサイド微粒子を形成するための熱処理を施す工程と、上記シリコン結晶層の上記半導体シリサイド微粒子を形成した領域の上方に、第２導電型の第２領域を形成する工程と、上記シリコン結晶層の上記分離体の他方の側に、バイポーラ素子を形成する工程と、上記シリコン結晶層の第２領域と、上記バイポーラ素子に、電極を各々接続する工程とを備えるので、ＳＯＩ基板上に、バイポーラ素子と、このバイポーラ素子のコレクタに接続された発光素子および受光素子が形成できて、電気信号と光信号との間を変換するモノリシックの半導体装置が製造できる。
【０１６９】
１実施形態の半導体装置の製造方法によれば、上記半導体シリサイド微粒子に、Ｅｒを添加するので、発光効率の良好な発光素子、および、受光効率の良好な受光素子を備える半導体装置が形成できる。
【図面の簡単な説明】
【図１】 図１（ａ），（ｂ），（ｃ）は、本発明の第１実施形態の半導体装置を製造する工程を示す図であり、図１（ａ）は、ＳＯＩ層１３上にシリコン酸化膜によるマスクパターン１４を形成した様子を示し、図１（ｂ）は、β−Ｆｅシリサイドの微粒子を備えるβ−Ｆｅシリサイド微粒子膜１５を形成した様子を示す図であり、図１（ｃ）は、上記β−Ｆｅシリサイド微粒子膜１５の上に、ｐ型シリコン層１８をエピタキシャル成長した様子を示す図である。
【図２】 図２（ａ），（ｂ）は、本発明の第２実施形態の半導体装置を製造する工程を示す図であり、図２（ａ）は、β−Ｆｅシリサイド微粒子膜２７上に、第２の真性シリコン層２８をエピ成長した様子を示す図であり、図２（ｂ）は、上記第２の真性シリコン層２８上に、ｐ型シリコン層２９を形成してｐ−ｉ−ｎ接合構造を完成する様子を示した図である。
【図３】 図３（ａ），（ｂ），（ｃ）は、本発明の第３実施形態の半導体装置を製造する工程を示す図であり、図３（ａ）は、ＳＯＩ層１３の表面から所定深さまでの部分に、ｎ型不純物を有するｎ＋型領域３５を形成した様子を示す図であり、図３（ｂ）は、ｐ+型領域３６を形成した後、このｐ＋型領域３６とｎ＋型領域との境界に、Ｆｅシリサイド微粒子膜３７を形成した様子を示す図であり、図３（ｃ）は、上記ｐ+型領域３６の上に、ｐ型シリコン層３８をエピタキシャル成長した様子を示す図である。
【図４】 図４（ａ），（ｂ）は、本発明の第４実施形態の半導体装置を製造する工程を示す図であり、図４（ａ）は、ｎ型ＳＯＩ層１３上であってマスクパターン１４が配置されていない部分に、真性シリコン層４１を形成した様子を示す図であり、図４（ｂ）は、上記真性シリコン層４１中にＦｅシリサイド微粒子部４７を形成し、この真性シリコン層４１の上に、ｐ型シリコン層４８をエピタキシャル成長した様子を示す図である。
【図５】 本発明の第５実施形態の半導体装置を示す図であり、ｎ−ｐ−ｎ型バイポーラトランジスタＢ１と、半導体シリサイド微粒子５９を備えるｐ−ｉ−ｎ型発光素子Ｌ１とを組み合わせたものである。
【図６】 本発明の第６実施形態の半導体装置を示す図であり、ｎ−ＭＯＳＦＥＴ７１と、半導体シリサイド微粒子７４を備えるｐ−ｉ−ｎ型発光素子７５とを、ＳＯＩ基板上に一体に組み込んだシリコン系光電気集積回路である。
【図７】 図７（ａ），（ｂ）は、本発明の第７実施形態の半導体装置を示す図であり、７（ａ）は、第７実施形態の半導体装置の平面図であり、７（ｂ）は、図７（ａ）のＣ−Ｃ線での断面図である。
【図８】 本実施形態の半導体装置が備える信号取り出し接合部を示した図である。
【図９】 シリコン層１０１からの光が膜７２に向って進む様子を示した図である。
【図１０】 ＩＶ族半導体によって、発光素子および受光素子を構成した従来の半導体装置を示す図である。
【符号の説明】
１１ シリコン結晶層
１２ 下地絶縁膜
１３ ＳＯＩ層
６０１ 発光素子
６０２ 受光素子
６３３ 光導波路
６０４ ＭＯＳＦＥＴ
６０６ ＭＯＳＦＥＴ
６３２ 側壁
６３４ シリコン酸化膜
Claims (22)
- 絶縁膜と、この絶縁膜上に位置するシリコン結晶層とを備えるＳＯＩ基板と、
上記ＳＯＩ基板のシリコン結晶層に形成されて、直接遷移型の半導体シリサイドの微粒子を備える発光素子と、
上記シリコン結晶層に形成されて、直接遷移型の半導体シリサイドの微粒子を備える受光素子と、
上記発光素子から放出された光を上記受光素子に導く導波路と
を備えることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記発光素子および受光素子の上記半導体シリサイドの微粒子は、Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドのいずれか１つの微粒子であることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記発光素子および受光素子の上記半導体シリサイドの微粒子は、β−Ｆｅシリサイドの微粒子であることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記発光素子および受光素子の上記半導体シリサイドの微粒子は、Ｆｅシリサイド、β−Ｆｅシリサイド、Ｍｎシリサイド、Ｍｇシリサイド、Ｍｏシリサイド、Ｗシリサイド、Ｃｒシリサイド、Ｒｕシリサイド、Ｒｅシリサイド、Ｏｓシリサイド、Ｂａシリサイド、およびＩｒシリサイドのうちの２つ以上からなる混晶半導体の微粒子であることを特徴とする半導体装置。 - 請求項１乃至４のいずれか１つに記載の半導体装置において、
上記半導体シリサイドの微粒子は、１．５〜３０ｎｍの粒径を有することを特徴とする半導体装置。 - 請求項１乃至５のいずれか１つに記載の半導体装置において、
上記発光素子および受光素子の上記半導体シリサイドの微粒子は、請求項２乃至４に記載の半導体シリサイドの構成元素以外の金属元素がドープされた半導体シリサイド微粒子であることを特徴とする半導体装置。 - 請求項６に記載の半導体装置において、
上記金属元素は、Ｅｒであることを特徴とする半導体装置。 - 請求項１乃至７のいずれか１つに記載の半導体装置において、
上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、
上記矩形断面の導波路の下部が上記絶縁膜に接すると共に、上記矩形断面の導波路の上部および側部が、シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜からなる多層膜で囲まれていることを特徴とする半導体装置。 - 請求項１乃至７のいずれか１つに記載の半導体装置において、
上記導波路は、上記シリコン結晶層中に形成されて矩形断面を有し、
上記矩形断面の導波路の上部および側部は、
シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜よりも低い誘電率を有する膜によって囲まれているか、あるいは、
空気または不活性ガスに接するか、あるいは、
上記矩形断面の導波路の上部および側部の周りは真空である
ことを特徴とする半導体装置。 - 請求項８に記載の半導体装置において、
上記矩形断面の導波路の上部および側部を囲む上記シリコン酸化膜、シリコン窒化膜、またはシリコン酸化膜とシリコン窒化膜との多層膜の膜厚は、上記発光素子からの光の染み出し長よりも薄い厚みを有することを特徴とする半導体装置。 - 請求項１乃至１０のいずれか１つに記載の半導体装置において、
上記ＳＯＩ基板に、複数の素子によって構成された集積回路を備え、
上記発光素子、受光素子、および導波路によって、上記集積回路の複数の素子間の信号を伝送することを特徴とする半導体装置。 - 請求項１１に記載の半導体装置において、
上記集積回路を構成する複数の素子は、絶縁ゲート電界効果型ＭＯＳ素子、またはバイポーラ素子であることを特徴とする半導体装置。 - 請求項１１または１２に記載の半導体装置において、
上記集積回路に信号を入出力する入力受光素子および出力発光素子と、
上記入力受光素子および出力発光素子と、他の半導体装置または外部のシステムとを接続する導波路とを備え、
上記入力受光素子、出力発光素子、および導波路によって、上記他の半導体装置または外部のシステムと信号をやり取りすることを特徴とする半導体装置。 - 請求項１３に記載の半導体装置において、
上記入力受光素子および出力発光素子と、上記他の半導体装置または外部のシステムとを接続する導波路は、光ファイバであることを特徴とする半導体装置。 - 第1の素子と、
上記第１の素子に隣接して、第１の粒径の直接遷移型の半導体シリサイド微粒子を備える第１の発光素子と、
第２の素子と、
上記第２の素子に隣接して、第２の粒径の直接遷移型の半導体シリサイド微粒子を備える第２の発光素子と、
第３の素子と、
上記第３の素子に隣接して、第１の粒径の直接遷移型の半導体シリサイド微粒子を備える第１の受光素子と、
第４の素子と、
上記第４の素子に隣接して、第２の粒径の直接遷移型の半導体シリサイド微粒子を備える第２の受光素子と、
上記第１および第２の発光素子から放出された光を上記第１および第２の受光素子に導いて、波長多重並列伝送する導波路と
をＳＯＩ基板の絶縁膜上のシリコン結晶層に備えることを特徴とする半導体装置。 - 請求項１に記載の半導体装置の製造方法であって、
上記ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、
上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、
上記シリコン結晶層上の上記酸化膜が形成されていない部分に、第１の真性シリコン層をエピタキシャル成長する工程と、
上記第１の真性シリコン層上に、真性シリコンと、金属または上記半導体シリサイドとを、スパッタ法、蒸着法、またはＭＢＥ法によって同時成膜する工程と、
上記真性シリコンと、上記金属または上記半導体シリサイドとからなる膜をアニールして、上記半導体シリサイド微粒子を含む膜を形成する工程と、
上記半導体シリサイド微粒子を含む膜上に、第２の真性シリコン層をエピタキシャル成長する工程と、
上記第２の真性シリコン層上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、
上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程と
を備えることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
上記ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、
上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、
上記シリコン結晶層上の上記酸化膜が形成されていない部分に、真性シリコンと、金属または上記半導体シリサイドとを、スパッタ法、蒸着法、またはＭＢＥ法によって同時成膜する工程と、
上記真性シリコンと、上記金属または上記半導体シリサイドとからなる膜をアニールして、上記真性シリコン中に、上記半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に析出された真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、
上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程と
を備えることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、
上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、
上記シリコン結晶層上の上記酸化膜が形成されていない部分に、真性シリコン膜を、スパッタ法、蒸着法、またはＭＢＥ法によって成膜する工程と、
上記真性シリコン膜中に、Ｆｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、またはＩｒの金属イオンをイオン注入する工程と、
上記金属イオンが注入された真性シリコン膜をアニールして、上記真性シリコン膜中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に形成された真性シリコンの膜上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、
上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程と
を備えることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
ＳＯＩ基板の絶縁膜上のシリコン結晶層中に、第１導電型の不純物を添加し、この不純物を活性化させる工程と、
上記シリコン結晶層上に酸化膜を形成し、この酸化膜を所定の形状にパターニングする工程と、
上記シリコン結晶層中の上記酸化膜が形成されていない部分に、Ｆｅ、Ｍｎ、Ｍｇ、Ｍｏ、Ｗ、Ｃｒ、Ｒｕ、Ｒｅ、Ｏｓ、Ｂａ、またはＩｒの金属イオンをイオン注入する工程と、
上記金属イオンが注入されたシリコン結晶層をアニールして、上記シリコン結晶層中に、上記金属イオンを含む半導体シリサイド微粒子を島状に形成する工程と、
上記半導体シリサイド微粒子が島状に形成されたシリコン結晶層上に、第２導電型の不純物が添加されたシリコン層を形成する工程と、
上記絶縁膜上のシリコン結晶層と、上記第２導電型の不純物が添加されたシリコン層とに、電極を各々接続する工程と
を備えることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、
上記ＳＯＩ基板の絶縁膜上のシリコン結晶層に、ＭＯＳＦＥＴのソースおよびドレインとなる第１導電型の第１領域を形成する工程と、
上記シリコン結晶層に、上記第１領域から所定の距離をおいて、上記発光素子および上記受光素子のための第２導電型の第２領域を形成する工程と、
上記発光素子および上記受光素子のための上記シリコン結晶層の上記第１領域と第２領域との間の領域に、金属イオンを注入する工程と、
上記シリコン結晶層の上記金属イオンを注入した領域に、上記半導体シリサイド微粒子を形成するための熱処理を施す工程と、
上記シリコン結晶の第１領域と、第２領域とに、電極を各々接続する工程と
を備えることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体の製造方法であって、
上記ＳＯＩ基板の絶縁膜上のシリコン結晶層に、上記絶縁膜に達しない深さのトレンチを形成し、このトレンチに絶縁体を充填して分離体を形成し、この分離体の両側かつ上記絶縁膜上に、バイポーラ素子のコレクタ領域に接続する第１導電型の第１領域を形成する工程と、
上記発光素子および上記受光素子のための上記シリコン結晶層の上記分離体の一方の側であって上記第１領域の上方に、金属イオンを注入する工程と、
上記シリコン結晶層の上記金属イオンを注入した領域に、上記半導体シリサイド微粒子を形成するための熱処理を施す工程と、
上記シリコン結晶層の上記半導体シリサイド微粒子を形成した領域の上方に、第２導電型の第２領域を形成する工程と、
上記シリコン結晶層の上記分離体の他方の側に、バイポーラ素子を形成する工程と、
上記シリコン結晶層の第２領域と、上記バイポーラ素子に、電極を各々接続する工程と
を備えることを特徴とする半導体装置の製造方法。 - 請求項１６乃至２１のいずれか１つに記載の半導体装置の製造方法において、
上記半導体シリサイド微粒子に、Ｅｒを添加することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001216624A JP4879411B2 (ja) | 2001-07-17 | 2001-07-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001216624A JP4879411B2 (ja) | 2001-07-17 | 2001-07-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003031790A JP2003031790A (ja) | 2003-01-31 |
| JP4879411B2 true JP4879411B2 (ja) | 2012-02-22 |
Family
ID=19051081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001216624A Expired - Fee Related JP4879411B2 (ja) | 2001-07-17 | 2001-07-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4879411B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2365499C (en) | 2000-12-26 | 2011-02-15 | National Research Council Of Canada | High speed and high efficiency si-based photodetectors using waveguides formed with silicides for near ir applications |
| JP2005277341A (ja) * | 2004-03-26 | 2005-10-06 | Tateyama Machine Kk | 半導体の製造方法 |
| JP4649604B2 (ja) * | 2004-05-12 | 2011-03-16 | 国立大学法人東北大学 | 半導体デバイス |
| JP4840062B2 (ja) * | 2006-10-06 | 2011-12-21 | ソニー株式会社 | 半導体装置および光検出方法 |
| DE102006061586B4 (de) * | 2006-12-27 | 2009-01-08 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verbindungsnetzwerk zwischen Halbleiterstrukturen sowie damit ausgestatteter Schaltkreis und Verfahren zur Datenübertragung |
| JP5370857B2 (ja) * | 2010-03-04 | 2013-12-18 | 日本電信電話株式会社 | ゲルマニウム受光器およびその製造方法 |
| KR20190098199A (ko) | 2016-12-22 | 2019-08-21 | 루미레즈 엘엘씨 | 동작 피드백을 위한 센서 세그먼트를 구비한 발광 다이오드들 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3331591B2 (ja) * | 1998-05-22 | 2002-10-07 | 三菱マテリアル株式会社 | 発光材料及びその製造方法並びにこれを用いた発光素子 |
| JP2000160157A (ja) * | 1998-11-27 | 2000-06-13 | Mitsubishi Materials Corp | 金属シリサイド発光材料およびその製造方法並びにこれを用いた発光素子 |
| JP3914350B2 (ja) * | 1999-04-27 | 2007-05-16 | 日本オプネクスト株式会社 | 半導体レーザ装置 |
-
2001
- 2001-07-17 JP JP2001216624A patent/JP4879411B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003031790A (ja) | 2003-01-31 |
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