JPH09213973A - 量子化機能素子とそれを用いた量子化機能装置、ならびにそれらの製造方法 - Google Patents

量子化機能素子とそれを用いた量子化機能装置、ならびにそれらの製造方法

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JPH09213973A
JPH09213973A JP8318327A JP31832796A JPH09213973A JP H09213973 A JPH09213973 A JP H09213973A JP 8318327 A JP8318327 A JP 8318327A JP 31832796 A JP31832796 A JP 31832796A JP H09213973 A JPH09213973 A JP H09213973A
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清之 森田
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Abstract

(57)【要約】 【課題】 SOI基板を用いて、負性抵抗特性を有する
量子素子を提供する。 【解決手段】 共鳴トンネル効果が発生する二重障壁構
造1000が、シリコン薄板107を量子井戸とし、そ
の表面のシリコン酸化膜108をトンネル障壁として、
シリコン薄板107の部分に形成されている。二重障壁
構造1000を両側から挟み込むように第1の電極11
1及び第2の電極112が設けられ、これによって共鳴
トンネルダイオード10が構成される。量子井戸として
機能するシリコン薄板107は、SOI基板90の上部
シリコン層100の一部として形成されているので、シ
リコン基板と同程度に高品質な結晶性を有する。また、
トンネル障壁108は良質のシリコン熱酸化膜108で
あり、電子に対するポテンシャル障壁が高い。その結
果、極めてシャープな電子エネルギーの量子化準位がシ
リコン薄板107の中に形成されて、良好な電子の共鳴
トンネル効果が得られる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、共鳴トンネル効果
を利用した量子化機能素子とそれを利用した量子化機能
装置、ならびにそれらの製造方法に関し、特に、共鳴ト
ンネルダイオードとそれを利用したメモリ、ならびにそ
れらの製造方法に関する。
【0002】
【従来の技術】近年、量子効果を利用した量子化機能素
子の研究が進められている。実用可能な量子化機能素子
の一つとして、電子の共鳴トンネル効果を利用した素
子、例えば共鳴トンネルダイオードが提案されている。
このような素子を形成するためには、電子のドブロイ波
長程度の寸法を有する量子井戸をトンネル障壁で挟んだ
2重障壁構造の形成が必要であり、具体的には、化合物
半導体材料における半導体ヘテロ接合を利用した構成が
提案されている。
【0003】その製造方法は、化合物半導体基板の上に
化合物半導体材料の薄膜層を数原子層ずつ結晶成長させ
て、所望の半導体ヘテロ接合を得る方法が一般的である
(例えば、江崎玲於奈、榊裕之著、「超格子ヘテロ構造
デバイス」、工業調査会、1988年、第197〜25
2頁及び第397〜435頁を参照)。
【0004】化合物半導体材料を積層するには、一般に
分子線エピタキシー法を用いる。図40(a)〜(d)
を参照して、化合物半導体材料を使用した従来の共鳴ト
ンネルダイオードの製造方法の一例を説明する。
【0005】まず、図40(a)に示すように、第1の
Si−ドープGaAs層11の上に厚さ約2.3nmの
第1のAlGaAs層12を成長させる。次に、図40
(b)〜(d)に順に示すように、その第1のAlGa
As層12の上に、厚さ約7nmのGaAs層13、さ
らに厚さ約2.3nmの第2のAlGaAs層14、そ
して最後に第2のSi−ドープGaAs層15を、順に
成長させる。結果として、第1のAlGaAs層12/
GaAs層13/第2のAlGaAs層14からなる二
重障壁構造を有する共鳴トンネルダイオードを形成する
ことができる。
【0006】一方、シリコン材料を利用した二重障壁構
造としては、シリコン基板上にシリコン酸化膜とポリシ
リコンとによって二重障壁構造を形成した構成が提案さ
れている(例えば、左喜和朗、他、1991年(平成3
年)秋季第52回応用物理学会学術講演会講演予講集、
No.2、p.653、10a−B−3、「SiO2
Si/SiO2ダブルバリア構造における共鳴トンネル
効果」を参照のこと)。
【0007】図41(a)〜(e)を参照して、シリコ
ン系材料を利用した従来の共鳴トンネルダイオードの製
造方法の一例について、説明する。
【0008】まず、図41(a)に示すn型シリコン基
板21を準備し、その上に、温度約1000℃における
ドライ酸化によって、図41(b)に示すように厚さ約
3nm〜約4nmの第1のシリコン酸化膜22を形成す
る。続いて、シリコン酸化膜22の上に、図41(c)
に示すように厚さ約8nm〜約12nmのポリシリコン
膜23を設ける。さらに、温度約1000℃におけるド
ライ酸化によって、ポリシリコン層23の上に厚さ約3
nm〜約4nmの第2のシリコン酸化膜24を形成し、
図41(d)に示すように二重障壁構造を形成する。さ
らに、第2のシリコン酸化膜24の上に、アルミニウム
の真空蒸着によってアルミ電極25を形成する(図41
(e)参照)。結果として、第1のシリコン酸化膜22
/ポリシリコン層23/第2のシリコン酸化膜24から
なる二重障壁構造を有する共鳴トンネルダイオードを形
成する。
【0009】
【発明が解決しようとする課題】しかしながら、従来の
共鳴トンネルダイオードの構成では、以下のような問題
点が存在する。
【0010】まず、化合物半導体材料を利用する場合に
は、トンネル障壁の高さが低い(約1.5eV以下)た
め、量子井戸中の電子の閉じ込めが不十分になる。その
結果、量子井戸中の電子エネルギーが共鳴状態にない場
合にも二重障壁構造を透過する電子が発生するため、素
子のI−V特性におけるP/V比(ピーク電流値とバレ
イ電流値との比)を大きくとれない。ここで、バレイ電
流とは、I−V特性における最小電流値である。
【0011】また、シリコン材料を利用する場合には、
結晶性の良い量子井戸を得ることが難しいため、井戸内
の量子準位にぼけ(すなわち、エネルギーレベルの広が
り)が生じて、良好な負性抵抗特性を得ることができな
い。
【0012】本発明は、上記課題を解決するためになさ
れたものであり、その目的は、共鳴トンネル効果を利用
した量子化機能素子とそれを利用した量子化機能装置、
ならびにそれらの製造方法を提供することにある。特
に、(1)既存のシリコン半導体装置の製造方法に適合
して、高い障壁高さを有するトンネル障壁と完全な結晶
性とを有する量子井戸構造を含む二重障壁構造から構成
されて、良好な動作特性を示す、共鳴トンネルダイオー
ドなどの量子化機能素子を提供すること、(2)それら
を利用したメモリなどの量子化機能装置を提供するこ
と、ならびに(3)それらの製造方法を提供すること、
を目的とする。
【0013】
【課題を解決するための手段】本発明の量子化機能素子
は、所定の結晶面からなる第1及び第2の面を有し、量
子井戸として機能するほどに十分に薄い厚さを有するシ
リコン単結晶よりなるシリコン薄板と、それぞれが該シ
リコン薄板の該第1及び第2の面に沿って形成された、
一対のトンネル障壁と、該シリコン薄板及び該一対のト
ンネル障壁を両側から挟み込むように形成された、お互
いに動作可能に結合されている第1及び第2の電極と、
を備えており、そのことによって上記目的が達成され
る。
【0014】ある実施形態では、前記シリコン薄板が、
少なくとも部分的に、実質的にフリースタンディング構
造である。
【0015】好ましくは、前記シリコン薄板に動作可能
に結合されている第3の電極をさらに備える。
【0016】前記第1及び第2の電極は、ポリシリコン
或いは単結晶シリコンでできていてもよい。
【0017】ある実施形態では、前記構造が第1の導電
型を有するシリコン層の上に形成されており、前記シリ
コン薄板の少なくとも一部には、該第1の導電型とは反
対の第2の導電型を有する不純物が添加されている。
【0018】他の実施形態では、前記シリコン薄板の内
で、前記第2の電極の直下に位置する箇所以外の少なく
とも一部が、完全に酸化されている。
【0019】さらに他の実施形態では、前記一対のトン
ネル障壁の厚さが、前記シリコン薄板の前記第1の面の
側と前記第2の面の側との間で異なる。
【0020】前記一対のトンネル障壁は、SiO2、S
iN、窒化酸化シリコン、SiC、CaF2、及びSi
Geからなるグループから選択された材料からなる膜で
あり得る。
【0021】好ましくは、前記シリコン薄板の厚さが約
0.3nm〜約100nmの範囲内に設定されている。
【0022】上記の特徴を有する本発明の量子化機能素
子は、共鳴トンネルダイオードであり得る。
【0023】本発明のある局面によれば、電極と、該電
極を介して直列に動作可能に結合されている複数の上記
の様な特徴を有する量子化機能素子と、を備えた量子化
機能装置が提供され、そのことによって上記目的が達成
される。
【0024】本発明の他の局面によれば、シリコン・オ
ン・インシュレータ基板上に形成された上記の様な特徴
を有する量子化機能素子と、該シリコン・オン・インシ
ュレータ基板上に形成されたMOS型トランジスタと、
該量子化機能素子と該MOS型トランジスタとを動作可
能に結合する導電層と、を備えた量子化機能装置が提供
され、そのことによって上記目的が達成される。
【0025】本発明のさらに他の局面によれば、シリコ
ン・オン・インシュレータ基板上に形成された上記の様
な特徴を有する量子化機能素子と、該シリコン・オン・
インシュレータ基板上に形成されたMOS型トランジス
タと、該量子化機能素子と該MOS型トランジスタとを
動作可能に結合する電極と、を備えた量子化機能装置が
提供され、そのことによって上記目的が達成される。
【0026】上記の特徴を有する本発明の量子化機能装
置は、共鳴トンネルダイオードであり得る。
【0027】本発明の量子化機能素子の製造方法は、シ
リコン基板と埋め込み絶縁層と上部シリコン層とを含む
シリコン・オン・インシュレータ基板の上にシリコン島
を形成する工程と、量子井戸として機能するほどに十分
に薄い厚さの、第1及び第2の面を有するシリコン薄板
を形成する工程と、一対のトンネル障壁を、それぞれが
該シリコン薄板の該第1及び第2の面に沿うように形成
する工程と、該シリコン薄板及び該一対のトンネル障壁
を両側から挟み込む、お互いに動作可能に結合されてい
る第1及び第2の電極を形成する工程と、を包含してお
り、そのことによって上記目的が達成される。
【0028】ある実施形態では、前記シリコン薄板の形
成工程は、前記シリコン島直下の前記埋め込み絶縁膜層
の一部を除去して、該シリコン島を前記シリコン薄板に
加工する工程と、該シリコン薄板の少なくとも一部をフ
リースタンディング構造とする工程と、を含む。
【0029】或いは、前記シリコン薄板の形成工程は、
前記シリコン島直下の前記埋め込み絶縁膜層の一部を除
去して、該シリコン島の少なくとも一部をフリースタン
ディング構造とする工程と、該フリースタンディング構
造の少なくとも一部を前記シリコン薄板に加工する工程
と、を含む。
【0030】ある実施形態では、前記第1及び第2の電
極の形成工程は、前記シリコン・オン・インシュレータ
基板表面にポリシリコン層を堆積する工程と、該ポリシ
リコン層に前記上部シリコン層と同じ導電型を有する不
純物を高濃度に添加する工程と、該ポリシリコン層をパ
ターニングして、該第1及び第2の電極を形成する工程
と、を含む。
【0031】他の実施形態では、前記シリコン薄板の形
成工程は、前記シリコン島直下の前記埋め込み絶縁膜層
を除去して、該シリコン島の少なくとも一部をフリース
タンディング構造とする工程を含み、前記第1及び第2
の電極の形成工程が、該フリースタンディング構造の直
下近傍で前記シリコン基板の一部を露出させる工程と、
該露出部をシードとしてラテラルエピタキシャル結晶成
長を生じさせて、単結晶シリコン膜を形成する工程と、
該単結晶シリコン膜に前記上部シリコン層と同じ導電型
を有する不純物を添加する工程と、該単結晶シリコン膜
をパターニングして、該第1及び第2の電極を形成する
工程と、を含む。
【0032】さらに他の実施形態では、前記一対のトン
ネル障壁の形成工程は、前記シリコン薄板の前記第2の
面よりも前記シリコン・オン・インシュレータ基板に近
い該シリコン薄板の前記第1の面に、第1のトンネル障
壁を形成する工程と、該シリコン薄板の該第1の面とは
反対側の該シリコン薄板の該第2の面に第2のトンネル
障壁を形成する工程と、を含み、前記第1及び第2の電
極の形成工程が、該シリコン・オン・インシュレータ基
板の表面に第1のポリシリコン層を堆積する工程と、該
第1のポリシリコン層に前記上部シリコン層と同じ導電
型を有する不純物を高濃度に添加する工程と、該第1の
ポリシリコン層をパターニングして、該第1のトンネル
障壁の上に前記第1の電極を形成する工程と、該シリコ
ン・オン・インシュレータ基板の表面に第1の絶縁膜を
形成する工程と、該第1の電極の直上の該第1の絶縁膜
に開口部を設けて、該開口部を通して該シリコン薄板の
一部を露出させる工程と、該シリコン・オン・インシュ
レータ基板の表面に第2のポリシリコン層を堆積する工
程と、該第2のポリシリコン層に該上部シリコン層と同
じ導電型を有する不純物を高濃度に添加する工程と、該
第2のポリシリコン層をパターニングして、該露出部の
上に形成された該第2のトンネル障壁の上に第2の電極
を形成する工程と、を含む。
【0033】ある実施形態では、前記シリコン島の形成
工程は、前記シリコン・オン・インシュレータ基板の前
記上部シリコン層の一部を酸化してシリコン酸化膜を形
成し、前記埋め込み絶縁膜層と該シリコン酸化膜とで分
離されたシリコン島を形成する工程を含む。
【0034】或いは、前記シリコン島の形成工程は、前
記シリコン島の形成領域以外の前記上部シリコン層をエ
ッチングで除去する工程を含む。
【0035】好ましくは、本発明の量子化機能素子の製
造方法は、前記シリコン薄板に動作可能に結合された第
3の電極を形成する工程をさらに包含する。ある実施形
態では、前記第3の電極の形成工程は、前記第1及び第
2の電極を覆う絶縁層を形成する工程と、該絶縁層の表
面に導電層を堆積しパターニングして、前記第3の電極
を形成する工程と、を含む。或いは、前記第3の電極の
形成工程は、前記シリコン・オン・インシュレータ基板
を熱酸化する工程と、前記第1及び第2の電極を覆う絶
縁層を形成する工程と、該絶縁層の表面に導電層を堆積
しパターニングして、前記第3の電極を形成する工程
と、を含む。
【0036】また、前記第1及び第2の電極の形成工程
の後に、前記上部シリコン層とは反対の導電型を有する
不純物を、前記第2の電極を注入マスクとして自己整合
的に前記シリコン薄板に導入する工程と、該導入された
不純物の活性化のための熱処理を行う工程と、をさらに
包含していてもよい。
【0037】前記一対のトンネル障壁の形成工程は、熱
酸化法、プラズマ酸化法、熱窒化法、シリコン酸化膜の
化学的蒸着法、シリコン窒化膜の化学的蒸着法、シリコ
ン窒化酸化膜の化学的蒸着法、SiC膜の結晶成長法、
CaF2膜の分子線エピタキシー法、及びSiGe膜の
結晶成長法からなるグループから選択される方法を使用
し得る。
【0038】好ましくは、前記シリコン薄板の形成工程
では、前記シリコン薄板の厚さを約0.3nm〜約10
0nmの範囲内に設定する。
【0039】上記の特徴を有する本発明の量子化機能素
子の製造方法によって、共鳴トンネルダイオードが形成
され得る。
【0040】本発明のある局面によれば、上記のような
特徴を有する方法によって複数の量子化機能素子を形成
する工程と、該複数の量子化機能素子を直列に動作可能
に結合する電極を形成する工程と、を包含した量子化機
能装置の製造方法が提供され、そのことによって上記目
的が達成される。
【0041】本発明の他の局面によれば、上記のような
特徴を有する方法によって量子化機能素子を形成する工
程と、該量子化機能素子に直列に動作可能に接続された
抵抗性負荷を形成する工程と、を包含した量子化機能装
置の製造方法が提供され、そのことによって上記目的が
達成される。
【0042】本発明のさらに他の局面によれば、上記の
ような特徴を有する方法によって基板の上に量子化機能
素子を形成する工程と、該基板の上にMOS型トランジ
スタを形成する工程と、該量子化機能素子と該MOS型
トランジスタとを直列に動作可能に結合する工程と、を
包含した量子化機能装置の製造方法が提供され、そのこ
とによって上記目的が達成される。
【0043】上記の特徴を有する本発明の量子化機能素
子の製造方法によって、メモリ素子が形成され得る。
【0044】本発明の量子化機能素子では、基板中に形
成されるシリコン薄板は、量子効果をもたらす量子井戸
として機能する。その量子井戸を両側から挟む1対のト
ンネル障壁と電極を設けることによって、共鳴トンネル
ダイオードとして機能する構造を得ることができる。
【0045】また、本発明の量子化機能素子はシリコン
系材料によって構成されており、基本的に、熱酸化等の
CMOS製造プロセスと同一の形成プロセスを用いて形
成される。従って、本発明の量子化機能素子とMOS型
トランジスタ等の他の半導体装置とを、同一基板上に一
連の製造工程の中で同時に形成することが可能となる。
【0046】
【発明の実施の形態】以下に、本発明を実施の形態に基
づいて説明する。
【0047】(第1の実施形態)本発明における第1の
実施形態における共鳴トンネルダイオード10を、図面
を参照しながら説明する。
【0048】図1(a)は、本発明における共鳴トンネ
ルダイオード10の上面図であり、図1(b)及び
(c)は、それぞれ図1(a)の上面図の線X−X’及
び線Y−Y’における断面図である。また、図2(a)
及び(c)、図3(a)及び(c)、ならびに図4
(a)及び(c)は、共鳴トンネルダイオード10の製
造工程をあらわす工程上面図であり、図2(b)及び
(d)、図3(b)及び(d)、ならびに図4(b)及
び(d)は、それぞれ、図2(a)、図2(c)、図3
(a)、図3(c)、図4(a)、及び図4(c)の線
X−X’における断面図である。なお、図面中で同一の
構成要素には、同じ参照番号を付している。
【0049】図1(b)及び(c)に示すように、共鳴
トンネルダイオード10では、シリコン基板1の上に、
フィールド酸化膜102で両端が保持されたシリコン薄
板107が形成されている。シリコン薄板107は単結
晶シリコンで形成されていて、その厚さは、その内部で
量子サイズ効果が生じて量子井戸として機能するよう
に、約0.3nm〜約100nm、好ましくは数nm〜
約50nm、さらに典型的には約10nmである。この
下限値は、一原子層の厚さに相当する。また、少なくと
も第2の電極112の直下に位置する部分は、均一な厚
さを有している。このシリコン薄板107の下のフィー
ルド酸化膜102の少なくとも一部は、弗酸系エッチン
グ液を用いて除去されており、その結果、シリコン薄板
107の一部は、両端が、例えばフィールド酸化膜によ
って保持されているような、フリースタンディング構造
となっている。
【0050】シリコン薄板107を挟むようにして、ト
ンネル障壁として機能する一対のシリコン酸化膜108
が形成されている。シリコン酸化膜108は均一な厚さ
を有し、その厚さはそれぞれ約5nm以下、好ましくは
約1.5nmである。
【0051】シリコン薄板107の両面に形成されたシ
リコン酸化膜108の上には、それぞれ第1の電極11
1と第2の電極112が、いずれもn型不純物を高濃度
に添加したポリシリコンによって構成されている。n型
不純物としては、半導体技術で一般的に使用されている
燐、砒素などを用いることができる。また、第1の電極
111及び第2の電極112への印加電圧の制御、及び
シリコン薄板(量子井戸)107のポテンシャル制御の
ために、層間絶縁膜113を介して第3の電極114が
設けられている。
【0052】なお、添付の図面において、第1の電極1
11が第2の電極112よりも大きく描かれているが、
実際には、両電極111及び112の相対的な大きさは
これに限られるわけではない。第1の電極111が第2
の電極112より小さくても、或いは両電極111及び
112が等しい大きさでも良い。
【0053】上記のような共鳴トンネルダイオード10
の構成においては、共鳴トンネル効果が発生する二重障
壁構造1000が、シリコン薄板107を量子井戸と
し、その表面のシリコン酸化膜108をトンネル障壁と
することによって、シリコン薄板107部分に形成され
ている。この二重障壁構造1000とそれをサンドイッ
チするように存在するように第1の電極111及び第2
の電極112によって、共鳴トンネルダイオード10の
主要部が構成される。
【0054】本実施形態の共鳴トンネルダイオード10
においては、量子井戸として機能するシリコン薄板10
7は、シリコン・オン・インシュレータ基板90の上部
シリコン層100の一部として形成される。従って、そ
の結晶性は、シリコン基板と同程度に高品質である。ま
た、良質の熱酸化膜をシリコン酸化膜108として用い
るので、二重障壁構造1000におけるポテンシャル障
壁の高さは、電子に対して約3.1eVであり、高いポ
テンシャル障壁を実現することができる。加えて、シリ
コン/シリコン酸化膜界面は原子レベルで平坦であるの
で、極めてシャープな電子エネルギーの量子化準位がシ
リコン薄板107の中に形成されて、良好な電子の共鳴
トンネル効果が得られる。さらに、共鳴トンネルダイオ
ード10は、量産性及び経済性に優れたシリコンを材料
として形成されているので、製造コストや量産性に関し
ても優れている。
【0055】次に、図2(a)〜(d)、図3(a)〜
(d)、及び図4(a)〜(d)を参照して、本実施形
態の共鳴トンネルダイオード10の製造方法を説明す
る。
【0056】まず、(001)面方位を有するn型シリ
コン基板1、厚さ約400nmの埋め込みシリコン酸化
膜層99、及び厚さ約100nmの上部シリコン層10
0からなるシリコン・オン・インシュレータ(SOI)
基板90の上に、パッド酸化膜/窒化膜の多層膜101
を形成する。多層膜101に含まれるパッド酸化膜は、
温度約900℃で約26分間のパイロジェニック酸化に
より形成し、その厚さは約50nmである。また、窒化
膜は、減圧化学気相成長(LPCVD)法で堆積し、厚
さは約120nmである。
【0057】次に、フォトリソグラフィー法とO2及び
CF4ガスを用いたドライエッチング法とにより、図2
(a)及び(b)に示すように、パッド酸化膜/窒化膜
の多層膜101を、約3μm×約10μmの大きさの長
方形状にパターニングする。
【0058】さらに、温度約1000℃で約1時間のパ
イロジェニック酸化による熱酸化処理によって、LOC
OS(local oxidation of silicon)分離を行う。この
際、パッド酸化膜/窒化膜の多層膜101で覆われた部
分以外の上部シリコン膜層100は完全に酸化され、埋
め込み酸化膜層99と結合して、図2(c)及び(d)
に示すようなフィールド酸化膜102が形成される。そ
の結果、フィールド酸化膜102で、隣接する素子のシ
リコン島から完全に絶縁分離されたシリコン島103が
形成される。この時点で、シリコン島103の厚さは、
典型的には約77nmとなる。
【0059】その後に、窒化膜を約160℃の熱燐酸で
約80分間に渡ってエッチング除去し、さらにパッド酸
化膜を温度約25℃の2%バファード弗酸で約4分間に
渡ってエッチング除去する。これによって、多層膜10
1を除去する。
【0060】そして、図3(a)に示すように、フィー
ルド酸化膜102の上に第1のレジスト104を形成
し、フォトリソグラフィー法で約0.5μm×約1μm
のサイズのレジスト開口部105を設ける。さらに、シ
リコン島103の直下のフィールド酸化膜102を、レ
ジスト開口部105を通して、20%バファード弗酸で
約10分間エッチングして除去し、シリコン島103の
一部をフリースタンディング構造とする(図3(b)参
照)。
【0061】次に、第1のレジスト104を除去した後
に、シリコン酸化膜の粘性流動温度(約965℃)以上
である温度約1000℃でパイロジェニック酸化を行
い、厚さ約76nmのシリコン酸化膜(不図示)を形成
する。その後に、5%バファード弗酸を用いたエッチン
グ処理を行って、形成された厚さ約75nmのシリコン
酸化膜を除去する。これにより、シリコン島103のフ
リースタンディング部が薄層化されて、後ほど量子井戸
となる厚さ約7nmのシリコン薄板107が形成され
る。
【0062】ここで、LOCOS分離工程で生じたシリ
コン島103の周辺のエッジ部分は、その形状に伴うス
トレス集中に起因する酸化抑制効果によって、約900
℃以下の温度で行われる熱酸化(低温での熱酸化)では
十分に酸化されない。従って、その部分のシリコン酸化
膜の厚さが、非常に薄くなる。しかし、本実施形態で
は、シリコン酸化膜の粘性流動温度以上の温度で熱酸化
を行っているので、上記のエッジ部分にも十分な厚さの
酸化膜が形成されて、次のトンネル障壁形成工程の実施
後に、酸化抑制効果に起因するエッジ部分での電極11
1及び112とシリコン薄板107と間の電流リーク
は、生じない。
【0063】その後に、温度約700℃で約10分間の
ドライ酸化を行って、厚さ約7nmのシリコン薄板10
7(すなわち、シリコン島103)の上下面に厚さ約
1.5nmの熱酸化膜を形成し、これによってトンネル
障壁108として機能するシリコン酸化膜108が得ら
れる。これにともなって、シリコン薄板107の厚さは
約5nmに減じられる。この酸化工程では、シリコン基
板1の上に、他のシリコン酸化膜108が形成される。
【0064】その後に、LPCVD法で、約300nm
の厚さのポリシリコン層106を堆積する。その良好な
段差被覆性によって、図3(c)及び(d)に示すよう
に、シリコン酸化膜108で挟まれたシリコン薄板10
7が、ポリシリコン層106で完全に囲まれた構造が形
成される。
【0065】次に、温度約900℃で約20分間に渡っ
て、POCl3ガスを用いた高濃度燐拡散工程を行っ
て、燐を約1×1019cm-3以上の濃度でポリシリコン
層106に添加する。
【0066】その後に、フォトリソグラフィー法及びパ
ターニングにより、ポリシリコン層106の上に第2の
レジスト109を形成する。そして、SiCl4、CH2
2、SF6及びO2ガスを用いたドライエッチングによ
って、ポリシリコン層106のパターニングを行う。こ
れにより、図4(b)に示すように、約1μm×約1μ
mの大きさの第1の電極111、及び第2の電極112
が、形成される。
【0067】その後に、第2のレジスト109を除去
し、図4(c)及び(d)に示すように、層間絶縁膜1
13をLPCVD法で約200nmの厚さに堆積する。
そして、フォトリソグラフィー法により、第1の電極1
11及び第2の電極112に相当する位置に開口部を有
するマスクパターンを、層間絶縁膜113の上に形成
し、CF4及びO2ガスを用いて、開口部の層間絶縁膜1
13を除去する。その後に、アルミ膜をスパッタ法で約
1μmの厚さに堆積し、さらにパターニングして、図4
(c)及び(d)に示すような第3の電極114を形成
する。
【0068】上記の一連の工程で、シリコン酸化膜10
8からなるトンネル障壁/シリコン薄板107による量
子井戸/シリコン酸化膜108からなるトンネル障壁か
ら構成される2重障壁構造1000、ならびに第1の電
極111及び第2の電極112と量子井戸のポテンシャ
ル制御用の第3の電極114とを備えた、本発明の第1
の実施形態の共鳴トンネルダイオード10が形成され
る。
【0069】なお、トンネル障壁として機能するシリコ
ン酸化膜108は、熱酸化形成にかえて化学蒸着法もし
くはオゾン酸化法によって形成されていてもよい。或い
は、窒素雰囲気中での熱窒化や化学蒸着法によって形成
される窒化膜、或いは窒化酸化膜、または結晶成長によ
って形成されるSiGe膜、CaF2膜、或いはSiC
膜でもよい。
【0070】また、シリコン基板1として(001)面
方位のものを用いたが、SOI基板を形成できるもので
あれば、どの面方位の基板を用いても良い。
【0071】さらに、上部シリコン層100の導電型を
p型とし、第1及び第2の電極111及び112をp型
不純物を拡散したポリシリコンによって形成してもよ
い。
【0072】また、第3の電極114を、アルミの代わ
りに他の金属を用いて形成しても良い。
【0073】さらに、以上の工程では、SOI基板90
を構成する上部シリコン層100の一部を酸化すること
により、完全分離型のシリコン島103を形成したが、
その代わりに、上部シリコン層100を、パッド酸化膜
/窒化膜の多層膜101のパターンをマスクにしたドラ
イエッチング法によってメサ型に加工して、それによっ
て分離を実現してもよい。
【0074】次に、本実施形態の共鳴トンネルダイオー
ド10と従来技術による共鳴トンネルダイオードとの間
で、電流電圧特性の比較を行う。
【0075】図5は、本実施形態による共鳴トンネルダ
イオード10の電流電圧特性(曲線1200)と従来技
術による共鳴トンネルダイオードの電流電圧特性(曲線
1100)とを、それぞれ示した図である。これらの特
性は、例えば、本実施形態の共鳴トンネルダイオード1
0の場合、先に説明した第1の電極111と第2の電極
112との間に電圧を印加したときに流れる電流を測定
して得られる。また、図5の電流電圧特性において、ピ
ーク電流Ipは、量子井戸であるシリコン薄板107の
中の量子化準位と第1の電極111及び第2の電極11
2の中の電子のフェルミ準位とが一致した場合に相当す
る。電流Ipを与える印加電圧Vpを越えた電圧を共鳴
トンネルダイオードに印加することにより、印加電圧の
増加に対して電流が減少する負性抵抗特性が観測され
る。ここで、電流の最小値をバレー電流Ivと呼ぶ。
【0076】従来の共鳴トンネルダイオードの特性11
00と本実施形態の共鳴トンネルダイオード10の特性
1200とを比較すると、量子井戸の幅及びシリコン酸
化膜(ポテンシャル障壁)の厚さが同じであれば、ピー
ク電流値Ip及びバレー電流Ivは、それぞれ同じ印加
電圧で得られる。しかし、本実施形態の共鳴トンネルダ
イオード10では、シリコン薄板107が単結晶シリコ
ンで構成されているために量子化準位のぼけが極めて少
ないことから、バレー電流Ivは極めて低いレベルに押
さえることができる。その結果、素子特性の良好さを表
す指標となるピークバレー比Ip/Ivは、高い値が得
られる。
【0077】例えば、本実施形態における共鳴トンネル
ダイオード10において、第1及び第2の電極111及
び112として燐を約1×1019cm-3という高濃度に
添加されたポリシリコンを用い、且つ、障壁高さが約
3.1eVである厚さ約1.5nmのシリコン酸化膜1
08と、厚さ約5nmのn型単結晶シリコン薄板107
とからなる二重障壁構造1000を用いれば、印加電圧
約0.5V近傍で、ピーク電流密度Jp=約20A/c
2及びピークバレー比Ip/Iv=約120(電極の
大きさが約1μm×約1μmのときに、Ip=0.2μ
A且つIv=約1.7nA)という良好な値が得られ
る。
【0078】シリコン/シリコン酸化膜系の2重障壁構
造においては、トンネル障壁となるシリコン酸化膜の厚
さ及びシリコン量子井戸層の幅に依存して、得られる電
圧電流特性が大きく異なる。例えば、上述の例におい
て、n型単結晶シリコン薄板の厚さが約5nmから約1
0nmに変化すると、印加電圧約0.5Vの近傍のピー
ク電流密度Jp=約13A/cm2及びピークバレー比
Ip/Iv=約4となって、先述の値と比較して特性が
大きく変化することがわかる。これより、シリコン薄板
の厚さは、極めて高精度に制御される必要がある。この
点に関して、本発明の第1の実施形態における製造方法
においては、シリコン薄板107の薄層化は、シリコン
島103の熱酸化工程で行われており、オングストロー
ムオーダの厚さの制御を容易に行うことができる。
【0079】(第2の実施形態)本発明における第2の
実施形態における共鳴トンネルダイオード20を、図面
を参照しながら説明する。
【0080】図6(a)は、本発明における共鳴トンネ
ルダイオード20の上面図であり、図6(b)及び
(c)は、それぞれ図6(a)の上面図の線X−X’及
び線Y−Y’における断面図である。また、図7(a)
及び(c)、図8(a)及び(c)、図9(a)及び
(c)、ならびに図10(a)は、共鳴トンネルダイオ
ード20の製造工程をあらわす工程上面図であり、図7
(b)及び(d)、図8(b)及び(d)、図9(b)
及び(d)、ならびに図10(b)は、それぞれ図7
(a)、図7(c)、図8(a)、図8(c)、図9
(a)、図9(c)、ならびに図10(a)の線X−
X’における断面図である。なお、図面中で同一の構成
要素には、同じ参照番号を付している。また、第1の実
施形態においてと同じ構成要素には同じ参照番号を付し
ており、その説明は省略する。
【0081】共鳴トンネルダイオード20において、フ
ィールド酸化膜103で両端を保持されたシリコン薄板
107とそのシリコン薄板107の表面に形成されてい
るシリコン酸化膜108とからなる二重障壁構造100
0をn型シリコン・オン・インシュレータ基板90の中
に形成し、第1の電極111と第2の電極112とで二
重障壁構造1000を挟み込む構成は、第1の実施形態
の共鳴トンネルダイオード10と同様である。これによ
って、第1の実施形態と同様に、二重障壁構造1000
とその両側の第1の電極111及び第2の電極112の
二端子からなる共鳴トンネルダイオード20が構成され
る。
【0082】第2の実施形態の共鳴トンネルダイオード
20が第1の実施形態と異なっている点は、第1の実施
形態の共鳴トンネルダイオード10においては、フリー
スタンディング部のシリコン薄板107の厚さが全体に
均一であったのに対し、第2の実施形態の共鳴トンネル
ダイオード20では、第2の電極112の直下部分以外
のシリコン薄板107が、第2の電極112の直下部分
のシリコン薄板107よりも厚いことにある。これによ
り、量子井戸となる第2の電極112の直下のシリコン
薄板107が数nmと極めて薄くとなった時でも、より
強固に、フリースタンディング部を支えることが可能と
なる。
【0083】さらに、シリコン薄板107のポテンシャ
ル制御用の電極を第3の電極114を用いて形成する際
に、図6(a)〜(c)に示すように、層間絶縁膜11
3の開口部のシリコン薄板107の厚さを、プロセスマ
ージンを考慮して約50nm以上に設定することが望ま
しい。本実施形態によれば、開口部のシリコン薄板10
7の厚さは約50nm以上にしたままで、シリコン薄板
107の厚さを第2の電極112の直下部のみで、顕著
な量子効果が得られる約10nm以下に設定することが
可能となる。
【0084】次に、図7(a)〜(d)、図8(a)〜
(d)、図9(a)〜(d)、ならびに図10(a)及
び(b)を参照して、本実施形態の共鳴トンネルダイオ
ード20の製造方法を説明する。
【0085】まず、(001)面方位を有するn型シリ
コン基板1、厚さ約400nmの埋め込みシリコン酸化
膜層99、及び厚さ約100nmの上部シリコン層10
0からなるシリコン・オン・インシュレータ(SOI)
基板90の上に、パッド酸化膜/窒化膜の多層膜101
を形成する。多層膜101に含まれるパッド酸化膜は、
温度約900℃で約26分間のパイロジェニック酸化に
より形成し、その厚さは約50nmである。また、窒化
膜は、減圧化学気相成長(LPCVD)法で堆積し、厚
さは約120nmである。
【0086】次に、フォトリソグラフィー法とO2及び
CF4ガスを用いたドライエッチング法とにより、図7
(a)及び(b)に示すように、パッド酸化膜/窒化膜
の多層膜101を、約3μm×約10μmの大きさの長
方形状にパターニングする。
【0087】さらに、温度約1000℃で約1時間のパ
イロジェニック酸化による熱酸化処理によって、LOC
OS分離を行う。この際、パッド酸化膜/窒化膜の多層
膜101で覆われた部分以外の上部シリコン膜層100
は完全に酸化され、埋め込み酸化膜層99と結合して、
図7(c)及び(d)に示すようなフィールド酸化膜1
02が形成される。その結果、フィールド酸化膜102
で、隣接する素子のシリコン島から完全に絶縁分離され
たシリコン島103が形成される。この時点で、シリコ
ン島103の厚さは、典型的には約77nmとなる。
【0088】その後に、窒化膜を約160℃の熱燐酸で
約80分間に渡ってエッチング除去し、さらにパッド酸
化膜を温度約25℃の2%バファード弗酸で約4分間に
渡ってエッチング除去する。これによって、多層膜10
1が除去される。
【0089】さらに、第1の実施形態とは異なり、再び
温度約900℃で約26分間のパイロジェニック酸化を
行って、厚さ約20nmの熱酸化膜を形成する。その後
に、図8(a)に示すように、LPCVD法で厚さ約1
20nmの第2の窒化膜300を連続して堆積する。そ
して、フォトリソグラフィー法とCH3F及びCH22
ガスを用いたドライエッチング法とにより、シリコン島
103の中央に位置する第2の窒化膜300に、約1.
5μm×約1.5μmのサイズの開口部を設ける(図8
(b)参照)。
【0090】次に、シリコン酸化膜の粘性流動温度(約
965℃)以上である温度約1000℃でパイロジェニ
ック酸化を行い、厚さ約152nmのシリコン酸化膜
(不図示)を形成する。その後に、5%バファード弗酸
を用いたエッチング処理を行って、形成された厚さ約1
52nmのシリコン酸化膜を除去する。この時点で、第
2の窒化膜300の開口部に相当する位置のシリコン島
103の厚さは約7nmになっていて、後述するシリコ
ン薄板として機能するようになる。一方、第2の窒化膜
300で覆われた領域のシリコン島103の厚さは、約
70nmである(図8(a)及び(b)参照)。
【0091】その後に、第2の窒化膜300を、温度約
160℃の熱燐酸で約80分間に渡ってエッチングして
除去する。そして、図8(c)に示すように、第1のレ
ジスト104をフィールド酸化膜102の上に堆積し、
フォトリソグラフィー法で約0.5μm×約1μmのサ
イズのレジスト開口部105を設ける。さらに、シリコ
ン島103の直下のフィールド酸化膜102を、レジス
ト開口部105を通して、20%バファード弗酸で約1
0分間エッチングして除去し、シリコン島103の一部
をフリースタンディング構造とする(図8(d)参
照)。
【0092】その後に、温度約700℃で約10分間の
ドライ酸化を行って、シリコン島103(すなわち、シ
リコン薄板107)の上下面に厚さ約1.5nmの熱酸
化膜を形成し、これによってトンネル障壁108として
機能するシリコン酸化膜108を形成する。このとき、
シリコン薄板107の厚さは、約5nmになっている。
この酸化工程では、シリコン基板1の上に、他のシリコ
ン酸化膜108が形成される。
【0093】その後に、第1の実施例と同様に、LPC
VD法で、約300nmの厚さのポリシリコン層106
を堆積する。その良好な段差被覆性によって、図9
(a)及び(b)に示すように、シリコン酸化膜108
によって挟まれたシリコン薄板107が、ポリシリコン
層106で完全に囲まれた構造が形成される。
【0094】次に、温度約900℃で約20分間に渡っ
て、POCl3ガスを用いた高濃度燐拡散工程を行っ
て、燐を約1×1019cm-3以上の濃度でポリシリコン
層106に添加する。
【0095】その後に、フォトリソグラフィー法及びパ
ターニングにより、図9(c)に示すように、ポリシリ
コン層106の上に第2のレジスト109を形成する。
そして、SiCl4、CH22、SF6及びO2ガスを用
いたドライエッチングによって、ポリシリコン層106
のパターニングを行う。これにより、図9(d)に示す
ように、約1μm×約1μmの大きさの第1の電極11
1、及び第2の電極112が、形成される。
【0096】その後に、第2のレジスト109を除去
し、層間絶縁膜113をLPCVD法で約200nmの
厚さに堆積する。そして、フォトリソグラフィー法によ
り、第1の電極111及び第2の電極112に相当する
位置に開口部を有するマスクパターンを層間絶縁膜11
3の上に形成し、CF4及びO2ガスを用いて、開口部の
層間絶縁膜113を除去する。その後に、アルミ膜をス
パッタ法で約1μmの厚さに堆積し、さらにパターニン
グして、図10(a)及び(b)に示すような第3の電
極114を形成する。
【0097】上記の一連の工程で、シリコン酸化膜10
8からなるトンネル障壁/シリコン薄板107による量
子井戸/シリコン酸化膜108からなるトンネル障壁か
ら構成される2重障壁構造1000、ならびに第1の電
極111及び第2の電極112と量子井戸のポテンシャ
ル制御用の第3の電極114とを備えた、本発明の第2
の実施形態の共鳴トンネルダイオード20が形成され
る。
【0098】なお、トンネル障壁として機能するシリコ
ン酸化膜108は、熱酸化形成にかえて化学蒸着法もし
くはオゾン酸化法によって形成されていてもよい。或い
は、窒素雰囲気中での熱窒化や化学蒸着法によって形成
される窒化膜、或いは窒化酸化膜、または結晶成長によ
って形成されるSiGe膜、CaF2膜、或いはSiC
膜でもよい。
【0099】また、シリコン基板1として(001)面
方位のものを用いたが、SOI基板を形成できるもので
あれば、どの面方位の基板を用いても良い。
【0100】さらに、上部シリコン層100の導電型を
p型とし、第1及び第2の電極111及び112をp型
不純物を拡散したポリシリコンによって形成してもよ
い。
【0101】また、第3の電極114を、アルミの代わ
りに他の金属を用いて形成しても良い。
【0102】さらに、以上の工程では、SOI基板90
を構成する上部シリコン層100の一部を酸化すること
により、完全分離型のシリコン島103を形成したが、
その代わりに、上部シリコン層100を、パッド酸化膜
/窒化膜の多層膜101のパターンをマスクにしたドラ
イエッチング法によってメサ型に加工して、それによっ
て分離を実現してもよい。
【0103】(第3の実施形態)本発明における第3の
実施形態における共鳴トンネルダイオード30を、図面
を参照しながら説明する。
【0104】図11(a)は、本発明における共鳴トン
ネルダイオード30の上面図であり、図11(b)及び
(c)は、それぞれ図11(a)の上面図の線X−X’
及び線Y−Y’における断面図である。また、図12
(a)及び(c)、図13(a)及び(c)、図14
(a)及び(c)、ならびに図15(a)は、共鳴トン
ネルダイオード30の製造工程をあらわす工程上面図で
あり、図12(b)及び(d)、図13(b)及び
(d)、図14(b)及び(d)、ならびに図15
(b)は、それぞれ図12(a)、図12(c)、図1
3(a)、図13(c)、図14(a)、図14
(c)、ならびに図15(a)の線X−X’における断
面図である。なお、図面中で同一の構成要素には、同じ
参照番号を付している。また、第1の実施形態において
と同じ構成要素には同じ参照番号を付しており、その説
明は省略する。
【0105】第3の実施形態の共鳴トンネルダイオード
30が、第1の実施形態と異なっている点は、第1の実
施形態の共鳴トンネルダイオード10においては、第1
電極111及び第2の電極112がLPCVD法によっ
て形成されたポリシリコンからできているのに対して、
第3の実施形態の共鳴トンネルダイオード30では、こ
れらの電極111及び112が、図11(b)に示すよ
うに、シリコン基板1の上面に設けられたシリコン酸化
膜108の開口部を通じて露出しているシリコン基板1
の露出部をシードにして、ラテラル固相方位成長法で形
成した単結晶シリコンから構成されていることである。
電極111及び112の構成材料としてポリシリコンの
代わりに単結晶シリコン用いることで、電極111及び
112におけるシリコン禁制帯内の準位が大幅に低減さ
れる。従って、本実施形態によれば、共鳴トンネルダイ
オードのリーク成分となる禁制帯内準位と量子井戸内量
子準位とを介したトンネル電流が、抑制される。
【0106】次に、図12(a)〜(d)、図13
(a)〜(d)、図14(a)〜(d)、ならびに図1
5(a)及び(b)を参照して、本実施形態の共鳴トン
ネルダイオード30の製造方法を説明する。但し、この
うちで図13(b)に相当する工程までは、先に説明し
た第1の実施形態における対応する工程と同じであるの
で、ここではその説明を省略する。
【0107】図13(b)に示すように、シリコン島1
03を部分的にフリースタンディング状態にし、第1の
レジスト104を除去して、さらにシリコン酸化膜10
8をシリコン島103(すなわち、シリコン薄板10
7)の上下面及びシリコン基板1の上に形成した後に、
図13(c)及び(d)に示すように、フォトリソグラ
フィー法で第2のレジスト301を形成する。第2のレ
ジスト301は、シリコン基板1のうちで、シリコン島
103をフリースタンディング構造にするために先に行
ったフィールド酸化膜102のエッチング工程で露出し
ている部分に対応する箇所に、開口部を有するようにパ
ターニングされている。そして、O2とCF4ガスとを用
いたドライエッチング法によって、第2のレジスト30
1の開口部に相当する箇所に形成されたシリコン酸化膜
108を除去して、図13(d)に示すようなシリコン
基板1の露出部303を形成する。
【0108】その後に第2のレジスト301を除去し、
シランガスを原料ガスとした熱分解法により、反応温度
約550℃〜約580℃で、非晶質シリコンを厚さ約2
00nmに堆積する。そして、燐原子をイオン注入法で
約2×1015cm-2の濃度に導入する。次に、温度約6
00℃で約7時間の熱処理によって、非晶質シリコン膜
のラテラル固相方位成長を行う。これによって、シリコ
ン基板1の露出部302、すなわちシード部303から
単結晶シリコンが成長して、燐が約1×1020cm-3
高濃度に添加された単結晶シリコン302が形成される
(図14(a)及び(b)参照)。
【0109】これ以降の工程は、第1の実施形態で図4
(a)〜(d)を参照して説明した工程と同じであり、
ここでは説明を省略する。
【0110】上記の一連の工程で、シリコン酸化膜10
8からなるトンネル障壁/シリコン薄板107による量
子井戸/シリコン酸化膜108からなるトンネル障壁か
ら構成される2重障壁構造1000、ならびに第1の電
極111及び第2の電極112と量子井戸のポテンシャ
ル制御用の第3の電極114とを備えた、本発明の第3
の実施形態の共鳴トンネルダイオード30が形成され
る。
【0111】なお、トンネル障壁として機能するシリコ
ン酸化膜108は、熱酸化形成にかえて化学蒸着法もし
くはオゾン酸化法によって形成されていてもよい。或い
は、窒素雰囲気中での熱窒化や化学蒸着法によって形成
される窒化膜、或いは窒化酸化膜、または結晶成長によ
って形成されるSiGe膜、CaF2膜、或いはSiC
膜でもよい。
【0112】また、シリコン基板1として(001)面
方位のものを用いたが、SOI基板を形成できるもので
あれば、どの面方位の基板を用いても良い。
【0113】さらに、上部シリコン層100の導電型を
p型とし、第1及び第2の電極111及び112をp型
不純物を拡散したポリシリコンによって形成してもよ
い。
【0114】また、第3の電極114を、アルミの代わ
りに他の金属を用いて形成しても良い。
【0115】さらに、以上の工程では、SOI基板90
を構成する上部シリコン層100の一部を酸化すること
により、完全分離型のシリコン島103を形成したが、
その代わりに、上部シリコン層100を、パッド酸化膜
/窒化膜の多層膜101のパターンをマスクにしたドラ
イエッチング法によってメサ型に加工して、それによっ
て分離を実現してもよい。
【0116】(第4の実施形態)本発明における第4の
実施形態における共鳴トンネルダイオード40を、図面
を参照しながら説明する。
【0117】図16(a)は、本発明における共鳴トン
ネルダイオード40の上面図であり、図16(b)及び
(c)は、それぞれ図16(a)の上面図の線X−X’
及び線Y−Y’における断面図である。また、図17
(a)及び(c)、図18(a)及び(c)、ならびに
図19(a)及び(c)は、共鳴トンネルダイオード4
0の製造工程をあらわす工程上面図であり、図17
(b)及び(d)、図18(b)及び(d)、ならびに
図19(b)及び(d)は、それぞれ図17(a)、図
17(c)、図18(a)、図18(c)、図19
(a)、ならびに図19(c)の線X−X’における断
面図である。なお、図面中で同一の構成要素には、同じ
参照番号を付している。また、第1の実施形態において
と同じ構成要素には同じ参照番号を付しており、その説
明は省略する。
【0118】第4の実施形態の共鳴トンネルダイオード
40が第1の実施形態と異なっている点は、第1の実施
形態の共鳴トンネルダイオード10においては、シリコ
ン薄板107の導電型がn型であったのに対し、第4の
実施形態の共鳴トンネルダイオード40においては、図
16(b)及び(c)からわかるように、シリコン薄板
107のうちで第2の電極112の直下部に当たる箇所
のみがn型で、それ以外の箇所のシリコン薄板107は
p型となっている点である。以下の説明では、シリコン
薄板107のうちでn型の領域を「n型シリコン薄板2
01」と称し、シリコン薄板107のうちでp型の領域
を「p型シリコン薄板200」と称する。
【0119】n型シリコン薄板201の不純物濃度は、
散乱による量子準位のぼけ(広がり)を抑制するため
に、望ましくは1×1015cm-3以下に設定する。一
方、p型シリコン薄板200の不純物濃度は、1×10
16cm-3以上に設定する。
【0120】また、量子井戸部のポテンシャル制御電極
は、p型シリコン薄板200の一部から第3の電極11
4を介して取り出している。p型シリコン薄板200に
逆方向バイアス(すなわち負の電圧)を印加してシリコ
ン薄板200及び201のpn接合部の空乏層を伸ばす
ことにより、共鳴トンネルダイオード40の実効的な面
積を小さくすることが可能となる。
【0121】逆方向バイアスの値を最適化することで共
鳴トンネルダイオード40の素子面積が約100nm2
(すなわち、約10nm×約10nm)以下になれば、
量子井戸部はシリコン量子ドットとなる。これより、量
子化準位の状態密度関数はデルタ関数的になり、極めて
高いピークバレー比を持った共鳴トンネルダイオードを
実現することが可能となる。また、その際には量子化準
位の間隔も大きくなるため、ピーク電流が得られる時点
での第1の電極111及び第2の電極112への印加電
圧値もより大きくなり、量子井戸部への印加電圧を変化
させることによって電流電圧特性を変化させることが可
能となる。
【0122】次に、図17(a)〜(d)、図18
(a)〜(d)、及び図19(a)〜(d)を参照し
て、本実施形態の共鳴トンネルダイオード40の製造方
法を説明する。但し、このうちで図18(d)に相当す
る工程までは、先に説明した第1の実施形態における対
応する工程と同じであるので、ここではその説明を省略
する。
【0123】ポリシリコン層106の形成後に、温度約
900℃で約20分間に渡ってPOCl3ガスを用いた
高濃度燐拡散工程を行って、燐を約1×1019cm-3
上の濃度でポリシリコン層106に添加する。その後
に、図19(a)に示すように、フォトリソグラフィー
法及びパターニングにより、ポリシリコン層106の上
に第2のレジスト109を形成する。そして、SiCl
4、CH22、SF6及びO2ガスを用いたドライエッチ
ングによって、ポリシリコン層106のパターニングを
行う。これにより、図19(b)に示すように、約1μ
m×約1μmの大きさの第1の電極111、及び第2の
電極112が形成される。
【0124】次に、第2のレジスト109が残存してい
る状態で、シリコン薄板107に、シリコン酸化膜10
8越しにBF2 +イオンを加速電圧約40keVで全面注
入する。これによって、シリコン薄板107のうちで第
2の電極112に相当する以外の箇所をp型領域とし
て、p型シリコン薄板200を形成する(図19(a)
及び(b)参照)。
【0125】その後に、第2のレジスト109を除去し
て、窒素雰囲気中で温度約900℃にて約20分間の熱
処理を行い、注入されたp型不純物を活性化する。
【0126】それ以降の製造工程は、先に図4(a)及
び(b)を参照して説明した第1の実施形態の対応する
製造工程と同様であり、ここでは説明を省略する。
【0127】上記の一連の工程で、シリコン酸化膜10
8からなるトンネル障壁/シリコン薄板107による量
子井戸/シリコン酸化膜108からなるトンネル障壁か
ら構成される2重障壁構造1000、ならびに第1の電
極111及び第2の電極112と量子井戸のポテンシャ
ル制御用の第3の電極114とを備えた、本発明の第4
の実施形態の共鳴トンネルダイオード40が形成され
る。
【0128】なお、トンネル障壁として機能するシリコ
ン酸化膜108は、熱酸化形成にかえて化学蒸着法もし
くはオゾン酸化法によって形成されていてもよい。或い
は、窒素雰囲気中での熱窒化や化学蒸着法によって形成
される窒化膜、或いは窒化酸化膜、または結晶成長によ
って形成されるSiGe膜、CaF2膜、或いはSiC
膜でもよい。
【0129】また、シリコン基板1として(001)面
方位のものを用いたが、SOI基板を形成できるもので
あれば、どの面方位の基板を用いても良い。
【0130】さらに、上部シリコン層100の導電型を
p型とし、第1及び第2の電極111及び112をp型
不純物を拡散したポリシリコンによって形成してもよ
い。
【0131】また、第3の電極114を、アルミの代わ
りに他の金属を用いて形成しても良い。
【0132】さらに、以上の工程では、SOI基板90
を構成する上部シリコン層100の一部を酸化すること
により、完全分離型のシリコン島103を形成したが、
その代わりに、上部シリコン層100を、パッド酸化膜
/窒化膜の多層膜101のパターンをマスクにしたドラ
イエッチング法によってメサ型に加工して、それによっ
て分離を実現してもよい。
【0133】次に、本実施形態の共鳴トンネルダイオー
ド40で得られる電流電圧特性を説明する。
【0134】図20において、曲線1300は、本実施
形態の共鳴トンネルダイオード40において、バイアス
電圧が印加されていない状態での得られた特性を示す。
一方、曲線1400は、共鳴トンネルダイオード40の
n型シリコン薄板201とp型シリコン薄板200との
間に構成されるpn接合部に、第3の電極114を用い
て逆方向バイアスを印加した際に得られる、第1の電極
111と第2の電極112と間の電流電圧特性である。
【0135】共鳴トンネルダイオード40において、n
型シリコン薄板201内の量子準位と第1の電極111
のフェルミレベルとが合致するとき、図20の電流電圧
特性でピーク電流Ipが観測される。p型シリコン薄板
200とn型シリコン薄板201との間のpn接合に逆
方向バイアスを印加すると、n型シリコン薄板201側
に空乏層が広がる。これにより、素子面積が実効的に小
さくなるとともに、電子の閉じこめ効果も大きくなって
量子準位の間隔が広くなる。その結果、ピーク電流Ip
を与えるピーク電圧Vpは、高電圧側にシフトする。ま
た、素子面積が小さくなるに伴って、ピーク電流Ipの
値は減少する。
【0136】このように、本実施形態によれば、逆方向
バイアスを変化させることで共鳴トンネルダイオード4
0のI−V特性を変調することが可能となり、トランジ
スタの動作点を変化させることが可能となる。
【0137】(第5の実施形態)本発明における第5の
実施形態における共鳴トンネルダイオード50を、図面
を参照しながら説明する。
【0138】図21(a)は、本発明における共鳴トン
ネルダイオード50の上面図であり、図21(b)及び
(c)は、それぞれ図21(a)の上面図の線X−X’
及び線Y−Y’における断面図である。また、図22
(a)及び(c)、図23(a)及び(c)、ならびに
図24(a)及び(c)は、共鳴トンネルダイオード5
0の製造工程をあらわす工程上面図であり、図22
(b)及び(d)、図23(b)及び(d)、ならびに
図24(b)及び(d)は、それぞれ図22(a)、図
22(c)、図23(a)、図23(c)、図24
(a)、ならびに図24(c)の線X−X’における断
面図である。なお、図面中で同一の構成要素には、同じ
参照番号を付している。また、第1の実施形態において
と同じ構成要素には同じ参照番号を付しており、その説
明は省略する。
【0139】第5の実施形態の共鳴トンネルダイオード
50が第1の実施形態と異なっている点は、シリコン薄
板のうちで第2の電極112の直下以外の領域が、酸化
されたシリコン薄板400となっている点である。この
ために、リーク電流経路が極めて少なくなって、著しい
バレー電流の低減が可能となり、高いP/V比が達成さ
れる。
【0140】次に、図22(a)〜(d)、図23
(a)〜(d)、及び図24(a)〜(d)を参照し
て、本実施形態の共鳴トンネルダイオード50の製造方
法を説明する。但し、このうちで図24(b)に相当す
る工程までは、先に説明した第1の実施形態における対
応する工程と同じであるので、ここではその説明を省略
する。
【0141】本実施形態では、第1の実施形態における
図4(a)及び(b)の工程と図4(c)及び(d)の
工程との間に、第2のレジスト109を除去してから温
度約900℃のパイロジェニック酸化で約10分間の熱
酸化処理を行って、厚さが約20nmの熱酸化膜を形成
する。この熱酸化工程によって、図24(c)及び
(d)に示すように、ポリシリコンからなる第1の電極
111及び第2の電極112の表面が酸化されて、第2
の電極112の直下以外に相当する箇所のシリコン薄板
107が、酸化されたシリコン薄板400となる。
【0142】この熱酸化工程以降の製造工程は、第1の
実施形態に関して図4(c)及び(d)を参照して説明
した製造工程と同様であり、ここでは説明を省略する。
【0143】上記の一連の工程で、シリコン酸化膜10
8からなるトンネル障壁/シリコン薄板107による量
子井戸/シリコン酸化膜108からなるトンネル障壁か
ら構成される2重障壁構造1000、ならびに第1の電
極111及び第2の電極112と量子井戸のポテンシャ
ル制御用の第3の電極114とを備えた、本発明の第5
の実施形態の共鳴トンネルダイオード50が形成され
る。
【0144】なお、トンネル障壁として機能するシリコ
ン酸化膜108は、熱酸化形成にかえて化学蒸着法もし
くはオゾン酸化法によって形成されていてもよい。或い
は、窒素雰囲気中での熱窒化や化学蒸着法によって形成
される窒化膜、或いは窒化酸化膜、または結晶成長によ
って形成されるSiGe膜、CaF2膜、或いはSiC
膜でもよい。
【0145】また、シリコン基板1として(001)面
方位のものを用いたが、SOI基板を形成できるもので
あれば、どの面方位の基板を用いても良い。
【0146】さらに、上部シリコン層100の導電型を
p型とし、第1及び第2の電極111及び112をp型
不純物を拡散したポリシリコンによって形成してもよ
い。
【0147】また、第3の電極114を、アルミの代わ
りに他の金属を用いて形成しても良い。
【0148】さらに、以上の工程では、SOI基板90
を構成する上部シリコン層100の一部を酸化すること
により、完全分離型のシリコン島103を形成したが、
その代わりに、上部シリコン層100を、パッド酸化膜
/窒化膜の多層膜101のパターンをマスクにしたドラ
イエッチング法によってメサ型に加工して、それによっ
て分離を実現してもよい。
【0149】(第6の実施形態)本発明における第6の
実施形態における共鳴トンネルダイオード60を、図面
を参照しながら説明する。
【0150】図25(a)は、本発明における共鳴トン
ネルダイオード60の上面図であり、図25(b)及び
(c)は、それぞれ図25(a)の上面図の線X−X’
及び線Y−Y’における断面図である。また、図26
(a)及び(c)、図27(a)及び(c)、図28
(a)及び(c)、ならびに図29(a)は、共鳴トン
ネルダイオード60の製造工程をあらわす工程上面図で
あり、図26(b)及び(d)、図27(b)及び
(d)、図28(b)及び(d)、ならびに図29
(b)は、それぞれ図26(a)、図26(c)、図2
7(a)、図27(c)、図28(a)、図28
(c)、ならびに図29(a)の線X−X’における断
面図である。なお、図面中で同一の構成要素には、同じ
参照番号を付している。また、第1の実施形態において
と同じ構成要素には同じ参照番号を付しており、その説
明は省略する。
【0151】第6の実施形態の共鳴トンネルダイオード
60が第1の実施形態と異なっている点は、図25
(a)〜(c)に示すように、量子井戸となるシリコン
薄板107を挟み込む一対のトンネル障壁材料が非対称
となっている点である。すなわち、シリコン薄板107
の下面のトンネル障壁は、シリコン酸化膜108である
が、シリコン薄板107の上面のトンネル障壁401
は、弗化カルシウムCaF膜などシリコン酸化膜10
8とは異なる材料の膜から構成されている。
【0152】共鳴電子トンネルダイオードにおいて、電
子の入射側となる方のトンネル障壁の高さを変化させる
と、ピーク電流の大きさとその半値幅とを変化させるこ
とができる。例えば、ポテンシャル高さが約3.1eV
であるシリコン酸化膜の代わりに、本実施形態のように
共鳴トンネルダイオード60のように、ポテンシャル高
さが約1eVであるCaF2膜を用いれば、ピーク電流
の半値幅はブロードになるものの、より高いピーク電流
値を得ることが可能となる。これより、集積回路素子の
中でも高速性を要求される部分に、本実施形態の共鳴ト
ンネルダイオード60を用いれば、得られる集積回路素
子の動作の高速化が図れることになる。
【0153】次に、図26(a)〜(d)、図27
(a)〜(d)、図28(a)〜(d)、ならびに図2
9(a)及び(b)を参照して、本実施形態の共鳴トン
ネルダイオード60の製造方法を説明する。但し、この
うちで図27(d)に相当する工程までは、先に説明し
た第1の実施形態における対応する工程と同じであるの
で、ここではその説明を省略する。
【0154】ポリシリコン層106の形成後に、温度約
900℃で約20分間に渡ってPOCl3ガスを用いた
高濃度燐拡散工程を行って、燐を約1×1019cm-3
上の濃度でポリシリコン層106に添加する。その後
に、フォトリソグラフィー法及びパターニングにより、
図28(a)に示すように、所定のパターンの第2のレ
ジスト109を形成する。そして、SiCl4、CH2
2、SF6及びO2ガスを用いたドライエッチングによっ
て、ポリシリコン層106のパターニングを行う。これ
により、図28(b)に示すように、第1の電極111
が形成される。
【0155】ここで、本実施形態では、第1の実施形態
とは異なって、シリコン薄板107の上に第2のレジス
ト109が形成されていない。そのため、上記のドライ
エッチング工程によってシリコン薄板107の上のポリ
シリコン層106が完全に除去されて、シリコン酸化膜
108が露出する(図28(b)参照)。
【0156】その後に、図28(c)及び(d)に示す
ように、第2のレジスト109を除去し、層間絶縁膜1
13をLPCVD法で約200nmの厚さに堆積する。
そして、フォトリソグラフィー法により、シリコン薄板
107の上に約1μm×約1μmの大きさの開口マスク
パターンを形成する。そして、CF4及びO2ガスを用い
たドライエッチングによって、シリコン薄板107の表
面を露出させる。さらに、MBE法によって、露出した
シリコン薄板107の表面の上に厚さ約1.5nmのC
aF2膜を堆積して、第2のトンネル障壁401を形成
する。
【0157】その後に、LPCVD法によって、燐を約
1×1019cm-3以上の濃度に添加したポリシリコンを
堆積し、さらにフォトリソグラフィ及びドライエッチン
グ法によってポリシリコンをパターニングして、第2の
電極112をシリコン薄板107の直上に形成する(図
28(d))。なお、本実施例の製造方法によれば、第
1の電極111と第2の電極112との間で不純物の添
加濃度を変えて、両電極111及び112の中のフェル
ミレベルを異なったものにすることが可能である。
【0158】さらに、図29(a)及び(b)に示すよ
うに、第2の層間絶縁膜402をLPCVD法によって
厚さ約200nmに堆積し、フォトリソグラフィ法によ
って、第1の電極111及び第2の電極112に相当す
る位置に開口部を有するマスクパターンを形成し、CF
4及びO2ガスを用いて、開口部の第2の層間絶縁膜40
2を除去する。その後に、アルミ膜をスパッタ法で約1
μmの厚さに堆積し、さらにパターニングして、図29
(a)及び(b)に示すような第3の電極114を形成
する。
【0159】それ以降の製造工程は、第1の実施形態に
関して図4(a)〜(e)を参照して説明した製造工程
と同様であり、ここでは説明を省略する。
【0160】上記の一連の工程で、シリコン酸化膜10
8からなるトンネル障壁/シリコン薄板107による量
子井戸/第2のトンネル障壁401から構成される2重
障壁構造1000、ならびに第1の電極111及び第2
の電極112と量子井戸のポテンシャル制御用の第3の
電極114とを備えた、本発明の第6の実施形態の共鳴
トンネルダイオード60が形成される。
【0161】なお、トンネル障壁として機能するシリコ
ン酸化膜108は、熱酸化形成にかえて化学蒸着法もし
くはオゾン酸化法によって形成されていてもよい。或い
は、窒素雰囲気中での熱窒化や化学蒸着法によって形成
される窒化膜、或いは窒化酸化膜、または結晶成長によ
って形成されるSiGe膜、CaF2膜、或いはSiC
膜でもよい。
【0162】また、シリコン基板1として(001)面
方位のものを用いたが、SOI基板を形成できるもので
あれば、どの面方位の基板を用いても良い。
【0163】さらに、上部シリコン層100の導電型を
p型とし、第1及び第2の電極111及び112をp型
不純物を拡散したポリシリコンによって形成してもよ
い。
【0164】また、第3の電極114を、アルミの代わ
りに他の金属を用いて形成しても良い。
【0165】また、ポリシリコンの第2の電極112を
形成する代わりに、第2のトンネル障壁401に直接に
コンタクトする第3の電極104を形成してもよい。
【0166】さらに、以上の工程では、SOI基板90
を構成する上部シリコン層100の一部を酸化すること
により、完全分離型のシリコン島103を形成したが、
その代わりに、上部シリコン層100を、パッド酸化膜
/窒化膜の多層膜101のパターンをマスクにしたドラ
イエッチング法によってメサ型に加工して、それによっ
て分離を実現してもよい。
【0167】また、本発明の第2〜第5の実施形態で説
明した構成において、上記のように第1のトンネル障壁
と第2のトンネル障壁とを非対称に形成してもよい。
【0168】(第7の実施形態)本発明における第7の
実施形態における共鳴トンネルダイオード70を、図面
を参照しながら説明する。
【0169】図30(a)は、本発明における共鳴トン
ネルダイオード70の上面図であり、図30(b)及び
(c)は、それぞれ図30(a)の上面図の線X−X’
及び線Y−Y’における断面図である。また、図31
(a)及び(c)、図32(a)及び(c)、ならびに
図33(a)及び(c)は、共鳴トンネルダイオード7
0の製造工程をあらわす工程上面図であり、図31
(b)及び(d)、図32(b)及び(d)、ならびに
図33(b)及び(d)は、それぞれ図31(a)、図
31(c)、図32(a)、図32(c)、図32
(a)、図32(c)、図33(a)、ならびに図33
(c)の線X−X’における断面図である。なお、図面
中で同一の構成要素には、同じ参照番号を付している。
また、第1の実施形態においてと同じ構成要素には同じ
参照番号を付しており、その説明は省略する。
【0170】本実施形態の共鳴トンネルダイオード70
が、第1の実施形態の共鳴トンネルダイオード10と異
なるのは、シリコン薄板107とシリコン酸化膜108
とからなる二重障壁構造1000が、第1の実施形態の
共鳴トンネルダイオード10ではその両端がシリコン基
板1にサポートされているのに対して、本実施形態の共
鳴トンネルダイオード70ではメサ上に加工されてお
り、且つ二重障壁構造1000の周辺部がシリコン酸化
膜等の層間絶縁膜113によって覆われている点であ
る。これにより、リーク電流経路が極めて少なくなり、
著しいバレー電流の低減が可能となって、高いPV比が
達成可能となる。また、メサ構造を用いることによっ
て、二重障壁構造1000に印加され得る機械的なスト
レスも、低減される。
【0171】次に、図31(a)〜(d)、図32
(a)〜(d)、及び図33(a)〜(d)を参照し
て、本実施形態の共鳴トンネルダイオード70の製造方
法を説明する。但し、このうちで図33(b)に相当す
る工程までは、先に説明した第1の実施形態における対
応する工程と同じであるので、ここではその説明を省略
する。
【0172】第1の実施形態の製造方法では、図4
(a)及び(b)を参照して説明したポリシリコン層1
06のドライエッチングによって第1及び第2の電極1
11及び112を形成する工程で、シリコン酸化膜10
8が露出した時点で、エッチングを終了させる。それに
対して、本実施形態では、上記ドライエッチングによっ
てシリコン薄板107及び下側のシリコン酸化膜108
まで除去して、二重障壁構造1000の断面形状をメサ
型に加工する。
【0173】これ以降の製造工程は、第1の実施形態に
関して図4(c)及び(d)を参照して説明した製造工
程と同様であり、ここでは説明を省略する。
【0174】上記の一連の工程で、シリコン酸化膜10
8からなるトンネル障壁/シリコン薄板107による量
子井戸/シリコン酸化膜108からなるトンネル障壁か
ら構成される2重障壁構造1000、ならびに第1の電
極111及び第2の電極112と量子井戸のポテンシャ
ル制御用の第3の電極114とを備えた、本発明の第7
の実施形態の共鳴トンネルダイオード70が形成され
る。
【0175】なお、トンネル障壁として機能するシリコ
ン酸化膜108は、熱酸化形成にかえて化学蒸着法もし
くはオゾン酸化法によって形成されていてもよい。或い
は、窒素雰囲気中での熱窒化や化学蒸着法によって形成
される窒化膜、或いは窒化酸化膜、または結晶成長によ
って形成されるSiGe膜、CaF2膜、或いはSiC
膜でもよい。
【0176】また、シリコン基板1として(001)面
方位のものを用いたが、SOI基板を形成できるもので
あれば、どの面方位の基板を用いても良い。
【0177】さらに、上部シリコン層100の導電型を
p型とし、第1及び第2の電極111及び112をp型
不純物を拡散したポリシリコンによって形成してもよ
い。
【0178】また、第3の電極114を、アルミの代わ
りに他の金属を用いて形成しても良い。
【0179】さらに、以上の工程では、SOI基板90
を構成する上部シリコン層100の一部を酸化すること
により、完全分離型のシリコン島103を形成したが、
その代わりに、上部シリコン層100を、パッド酸化膜
/窒化膜の多層膜101のパターンをマスクにしたドラ
イエッチング法によってメサ型に加工して、それによっ
て分離を実現してもよい。
【0180】また、第6の実施形態で説明したように、
シリコン薄板の上下でトンネル障壁を非対称に形成して
もよい。
【0181】(第8の実施形態)次に、本発明の第8の
実施形態として、本発明に従って構成される共鳴トンネ
ルダイオードを応用したメモリ素子4000を、図面を
参照して説明する。
【0182】図34(a)は、本発明の第8の実施形態
における、共鳴トンネルダイオードを応用したメモリ素
子4000の上面図であり、図34(b)は、図34
(a)の線X−X’における断面図である。なお、これ
までに説明した構成と同じ構成要素には同じ参照番号を
付しており、その説明は省略する。
【0183】図34(b)に示すように、メモリ素子4
000は、2つの共鳴トンネルダイオード2000及び
3000を含んでいる。2つの共鳴トンネルダイオード
2000及び3000は、それぞれ本発明の第1の実施
形態にて説明した共鳴トンネルダイオード10の構成を
有しており、フィールド酸化膜102によって相互に絶
縁分離されるとともに、第1の電極111を介して直列
に接続されて、メモリ素子4000を構成している。ま
た、図34(a)及び(b)で、第3の電極114が3
箇所に形成されているが、これらはそれぞれ、メモリ素
子4000のグランド用(GND)端子、電源電圧用
(Vdd)端子、及び印加電圧(Vd)用端子として機
能する。
【0184】以上の様に構成されたメモリ素子4000
の動作について、図35を参照して、その動作原理を説
明する。図35は、図34(a)及び(b)に示したメ
モリ素子4000の構成において、印加電圧(Vd)用
の第3の電極114とグランド(GND)用の第3の電
極114との間の印加電圧Vと、それによってメモリ素
子4000に流れる電流Iとの関係を示した、電流電圧
特性である。
【0185】この場合、第1の共鳴トンネルダイオード
2000については、それが単体に存在する場合と同じ
電流電圧特性(a)を示す。一方、第2の共鳴トンネル
ダイオード3000は、負荷として機能する。そのた
め、その電圧電流特性(b)、すなわち負荷曲線は、単
体に存在するときの電流電圧特性が反転した形状にな
る。この結果、図35に示すように、2つの共鳴トンネ
ルダイオードの電圧電流特性曲線(a)及び(b)の交
点は3箇所に存在することになるが、メモリ素子400
0の全体としては、エントロピー生成最小の定理より、
これらのうちで両側の2点(S1及びS2)しか実現さ
れない。これら以外の第3の交点は不安定点であって、
この不安定点に相当する電圧値より少しでも小さい電圧
が印加されれば、メモリ素子4000の状態は点S1に
変化する。また、この不安定点に相当する電圧値より少
しでも大きい電圧が印加されれば、メモリ素子4000
の状態は点S2に変化する。
【0186】これより、メモリ素子4000は、双安定
メモリとして機能する。
【0187】なお、以上の説明では、メモリ素子400
0を構成する2つの共鳴トンネルダイオードは、第1の
実施形態の共鳴トンネルダイオード10の構成を有して
いるが、本発明の他の実施形態の共鳴トンネルダイオー
ドを用いても、同様の効果を有するメモリ素子を構成す
ることができる。
【0188】(第9の実施形態)次に、本発明の第9の
実施形態として、本発明に従って構成される共鳴トンネ
ルダイオードを応用したメモリ素子5000を、図面を
参照して説明する。
【0189】図36(a)は、本発明の第9の実施形態
における、共鳴トンネルダイオードを応用したメモリ素
子5000の上面図であり、図36(b)は、図36
(a)の線X−X’における断面図である。なお、これ
までに説明した構成と同じ構成要素には同じ参照番号を
付しており、その説明は省略する。
【0190】図36(b)に示すように、本実施形態の
メモリ素子5000は、1個の共鳴トンネルダイオード
5100と、共鳴トンネルダイオード5100の第1の
電極111に第1の層間絶縁膜113を介して直列に接
続されたポリシリコン膜405と、を有している。ポリ
シリコン膜405は、負荷抵抗として機能する。共鳴ト
ンネルダイオード5100は、本発明の第1の実施形態
にて説明した共鳴トンネルダイオード10の構成を有し
ている。
【0191】以上の様に構成されたメモリ素子5000
の動作について、図37を参照して、その動作原理を説
明する。図37は、図36(a)及び(b)に示したメ
モリ素子5000の構成において、2つの第3の電極1
14の間の印加電圧Vと、それによってメモリ素子50
00に流れる電流Iとの関係を示した、電流電圧特性で
ある。
【0192】負性抵抗特性を示す共鳴トンネルダイオー
ド5100の特性(a)と、負荷抵抗として機能するポ
リシリコン膜405の特性(b)との間には、図37に
示すように、3箇所の交点が存在する。しかし、先に第
8の実施形態に関して説明したように、これらのうちで
実際に安定になるのは、S1及びS2の2点である。こ
れより、本実施形態のメモリ素子5000も双安定メモ
リとして機能する。
【0193】ポリシリコン膜405の抵抗値が大きいほ
ど、その特性を示すグラフ(b)の傾きが小さくなり、
安定点S1及びS2の間の差を大きく取ることができ
る。本実施形態の場合には、ポリシリコン膜405に燐
などの不純物原子をイオン注入する際のドーズ量を変え
ることによって、抵抗値を任意の値に設定し、メモリ素
子5000としての動作特性を適宜設定することができ
る。
【0194】なお、以上の説明では、メモリ素子500
0を構成する共鳴トンネルダイオード5100は、第1
の実施形態の共鳴トンネルダイオード10の構成を有し
ているが、本発明の他の実施形態の共鳴トンネルダイオ
ードを用いても、同様の効果を有するメモリ素子を構成
することができる。
【0195】(第10の実施形態)次に、本発明の第1
0の実施形態として、本発明に従って構成される共鳴ト
ンネルダイオードを応用したメモリ素子6000を、図
面を参照して説明する。
【0196】図38(a)は、本発明の第10の実施形
態における、共鳴トンネルダイオードを応用したメモリ
素子6000の上面図であり、図38(b)は、図38
(a)の線X−X’における断面図である。なお、これ
までに説明した構成と同じ構成要素には同じ参照番号を
付しており、その説明は省略する。
【0197】図38(b)に示すように、本実施形態の
メモリ素子6000は、1個の共鳴トンネルダイオード
6100と、共鳴トンネルダイオード6100の第1の
電極111に第1の層間絶縁膜113を介して直列に接
続されたディプリーション型MOSFET6200と、
を有している。ここで、図38(a)に示すように、M
OSFET6200の第1の電極111側のソース端子
303とゲート端子304とは短絡されていて、ノーマ
リーオン型で動作する。なお、共鳴トンネルダイオード
6100は、本発明の第1の実施形態にて説明した共鳴
トンネルダイオード10の構成を有している。
【0198】以上の様に構成されたメモリ素子6000
の動作について、図39を参照して、その動作原理を説
明する。図39は、図38(a)及び(b)に示したメ
モリ素子6000の構成において、2つの第3の電極1
14の間の印加電圧Vと、それによってメモリ素子60
00に流れる電流Iとの関係を示した、電流電圧特性で
ある。
【0199】負性抵抗特性を示す共鳴トンネルダイオー
ド6100の特性(a)と、抵抗負荷として機能するデ
ィプリーション型MOSFET6200の特性(b)と
の間には、図39に示すように、3箇所の交点が存在す
る。しかし、先に第8の実施形態に関して説明したよう
に、これらのうちで実際に安定になるのは、S1及びS
2の2点である。これより、本実施形態のメモリ素子6
000も双安定メモリとして機能する。
【0200】本実施形態の場合、共鳴トンネルダイオー
ド6100とディプリーション型MOSFET6200
とが同一基板上に形成されているので、CMOS回路
(不図示)を用いてメモリ素子6000の信号を読み出
す構成とすることも可能である。
【0201】なお、以上の説明では、ソース電極とゲー
ト電極とが短絡されているディプレーション型MOSF
ET6200を負荷として有する構成になっているが、
その代わりに、ドレイン電極とゲート電極とが短絡され
ているエンハンスメント型MOSFETを負荷として有
する構成であっても良い。
【0202】さらに、以上の説明では、メモリ素子60
00を構成する共鳴トンネルダイオード6100は、第
1の実施形態の共鳴トンネルダイオード10の構成を有
しているが、本発明の他の実施形態の共鳴トンネルダイ
オードを用いても、同様の効果を有するメモリ素子を構
成することができる。
【0203】
【発明の効果】以上に説明したように、本発明の量子化
機能素子では、量子井戸として機能する部分が、SOI
基板の上部シリコン層に相当する。従って、量子井戸の
結晶性は、基板と同程度に高品質である。また、シリコ
ン酸化膜などにより良質なトンネル障壁を形成できるの
で、ポテンシャル障壁の高さが約3.1eVと高い。さ
らに、量子井戸とトンネル障壁との界面は、原子レベル
で平滑にすることができる。
【0204】これらのことから、本発明の量子化機能素
子では、極めてシャープな量子化準位が量子井戸中に形
成されて、良好な電子の共鳴トンネル効果が得られる。
従って、各実施形態を参照して上述してきたように、本
発明によれば、すぐれた動作特性を示す量子化機能素子
を実現することができる。
【0205】さらに、本発明の量子化機能素子の製造方
法によれば、半導体素子で一般的に使用されているシリ
コン系材料を使用し、また熱酸化など一般に使用されて
いる半導体製造技術によって量子化機能素子を製造する
ことができる。さらに、量子化機能素子の素子特性を大
きく左右する量子井戸の厚さは、極めて制御性の高い熱
酸化工程によって設定されるので、数nm程度の極めて
薄いシリコン薄板を、ウェハ全面に渡って均一性良く設
けることができる。これによって、高性能な量子化機能
素子を、高い生産性で得ることが可能である。
【0206】さらに、同一基板上に1つ以上の量子化機
能素子とMOSFETなど他の半導体素子とを混載して
形成される集積回路を、容易に製造することができる。
【図面の簡単な説明】
【図1】(a)は、本発明の第1の実施形態における共
鳴トンネルダイオードの構造を示す上面図であり、
(b)及び(c)は、その断面図である。
【図2】(a)及び(c)は、図1の共鳴トンネルダイ
オードの製造方法を示す工程上面図であり、(b)及び
(d)は、(a)及び(c)にそれぞれ対応した工程断
面図である。
【図3】(a)及び(c)は、図1の共鳴トンネルダイ
オードの製造方法を示す工程上面図であり、(b)及び
(d)は、(a)及び(c)にそれぞれ対応した工程断
面図である。
【図4】(a)及び(c)は、図1の共鳴トンネルダイ
オードの製造方法を示す工程上面図であり、(b)及び
(d)は、(a)及び(c)にそれぞれ対応した工程断
面図である。
【図5】従来技術による共鳴トンネルダイオードの電流
電圧特性と図1の共鳴トンネルダイオードの電流電圧特
性を示す図である。
【図6】(a)は、本発明の第2の実施形態における共
鳴トンネルダイオードの構造を示す上面図であり、
(b)及び(c)は、その断面図である。
【図7】(a)及び(c)は、図6の共鳴トンネルダイ
オードの製造方法を示す工程上面図であり、(b)及び
(d)は、(a)及び(c)にそれぞれ対応した工程断
面図である。
【図8】(a)及び(c)は、図6の共鳴トンネルダイ
オードの製造方法を示す工程上面図であり、(b)及び
(d)は、(a)及び(c)にそれぞれ対応した工程断
面図である。
【図9】(a)及び(c)は、図6の共鳴トンネルダイ
オードの製造方法を示す工程上面図であり、(b)及び
(d)は、(a)及び(c)にそれぞれ対応した工程断
面図である。
【図10】(a)は、図6の共鳴トンネルダイオードの
製造方法を示す工程上面図であり、(b)は、(a)に
対応した工程断面図である。
【図11】(a)は、本発明の第3の実施形態における
共鳴トンネルダイオードの構造を示す上面図であり、
(b)及び(c)は、その断面図である。
【図12】(a)及び(c)は、図11の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図13】(a)及び(c)は、図11の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図14】(a)及び(c)は、図11の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図15】(a)は、図11の共鳴トンネルダイオード
の製造方法を示す工程上面図であり、(b)は、(a)
に対応した工程断面図である。
【図16】(a)は、本発明の第4の実施形態における
共鳴トンネルダイオードの構造を示す上面図であり、
(b)及び(c)は、その断面図である。
【図17】(a)及び(c)は、図16の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図18】(a)及び(c)は、図16の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図19】(a)及び(c)は、図16の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図20】図16の共鳴トンネルダイオードの電流電圧
特性を示す図である。
【図21】(a)は、本発明の第5の実施形態における
共鳴トンネルダイオードの構造を示す上面図であり、
(b)及び(c)は、その断面図である。
【図22】(a)及び(c)は、図21の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図23】(a)及び(c)は、図21の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図24】(a)及び(c)は、図21の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図25】(a)は、本発明の第6の実施形態における
共鳴トンネルダイオードの構造を示す上面図であり、
(b)及び(c)は、その断面図である。
【図26】(a)及び(c)は、図25の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図27】(a)及び(c)は、図25の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図28】(a)及び(c)は、図25の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図29】(a)は、図25の共鳴トンネルダイオード
の製造方法を示す工程上面図であり、(b)は、(a)
に対応した工程断面図である。
【図30】(a)は、本発明の第7の実施形態における
共鳴トンネルダイオードの構造を示す上面図であり、
(b)及び(c)は、その断面図である。
【図31】(a)及び(c)は、図30の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図32】(a)及び(c)は、図30の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図33】(a)及び(c)は、図30の共鳴トンネル
ダイオードの製造方法を示す工程上面図であり、(b)
及び(d)は、(a)及び(c)にそれぞれ対応した工
程断面図である。
【図34】(a)は、本発明の第8の実施形態における
メモリ素子の構造を示す上面図であり、(b)は、その
断面図である。
【図35】図34のメモリ素子の電流電圧特性を示す図
である。
【図36】(a)は、本発明の第9の実施形態における
メモリ素子の構造を示す上面図であり、(b)は、その
断面図である。
【図37】図35のメモリ素子の電流電圧特性を示す図
である。
【図38】(a)は、本発明の第10の実施形態におけ
るメモリ素子の構造を示す上面図であり、(b)は、そ
の断面図である。
【図39】図38のメモリ素子の電流電圧特性を示す図
である。
【図40】(a)〜(d)は、化合物半導体材料を利用
した従来の共鳴トンネルダイオードの製造方法の一例を
示す断面図である。
【図41】(a)〜(e)は、シリコン系材料を利用し
た従来の共鳴トンネルダイオードの製造方法の一例を示
す断面図である。
【符号の説明】
1 シリコン基板 10 共鳴トンネルダイオード 20 共鳴トンネルダイオード 30 共鳴トンネルダイオード 40 共鳴トンネルダイオード 50 共鳴トンネルダイオード 60 共鳴トンネルダイオード 70 共鳴トンネルダイオード 90 シリコン・オン・インシュレータ(SOI)基板 99 埋め込みシリコン酸化膜層 100 上部シリコン膜層 101 パッド酸化膜/窒化膜の多層膜 102 フィールド酸化膜 103 シリコン島 104 第1のレジスト 105 レジスト開口部 106 ポリシリコン層 107 シリコン薄板 108 シリコン酸化膜 109 第2のレジスト 111 第1の電極 112 第2の電極 113 層間絶縁膜 114 第3の電極 200 p型シリコン薄板 201 n型シリコン薄板 300 第2の窒化膜 301 第2のレジスト 302 シリコン基板の露出部 303 ソース/ドレイン 304 ゲート電極 400 酸化されたシリコン薄板 401 第2のトンネル障壁 402 第2の層間絶縁膜 405 負荷抵抗用ポリシリコン 1000 二重障壁構造 2000、3000 共鳴トンネルダイオード 4000 メモリ素子 5000 メモリ素子 5100 共鳴トンネルダイオード 6000 メモリ素子 6100 共鳴トンネルダイオード 6200 MOSFET
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 清之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (33)

    【特許請求の範囲】
  1. 【請求項1】 所定の結晶面からなる第1及び第2の面
    を有し、量子井戸として機能するほどに十分に薄い厚さ
    を有するシリコン単結晶よりなるシリコン薄板と、 それぞれが該シリコン薄板の該第1及び第2の面に沿っ
    て形成された、一対のトンネル障壁と、 該シリコン薄板及び該一対のトンネル障壁を両側から挟
    み込むように形成された、お互いに動作可能に結合され
    ている第1及び第2の電極と、を備える、量子化機能素
    子。
  2. 【請求項2】 前記シリコン薄板が、少なくとも部分的
    に、実質的にフリースタンディング構造である、請求項
    1に記載の量子化機能素子。
  3. 【請求項3】 前記シリコン薄板に動作可能に結合され
    ている第3の電極をさらに備える、請求項1または2に
    記載の量子化機能素子。
  4. 【請求項4】 前記第1及び第2の電極がポリシリコン
    或いは単結晶シリコンでできている、請求項1から3の
    いずれかに記載の量子化機能素子。
  5. 【請求項5】 前記構造が第1の導電型を有するシリコ
    ン層の上に形成されており、前記シリコン薄板の少なく
    とも一部には、該第1の導電型とは反対の第2の導電型
    を有する不純物が添加されている、請求項1から4のい
    ずれかに記載の量子化機能素子。
  6. 【請求項6】 前記シリコン薄板の内で、前記第2の電
    極の直下に位置する箇所以外の少なくとも一部が、完全
    に酸化されている、請求項1から4のいずれかに記載の
    量子化機能素子。
  7. 【請求項7】 前記一対のトンネル障壁の厚さが、前記
    シリコン薄板の前記第1の面の側と前記第2の面の側と
    の間で異なる、請求項1から6のいずれかに記載の量子
    化機能素子。
  8. 【請求項8】 前記一対のトンネル障壁が、SiO2
    SiN、窒化酸化シリコン、SiC、CaF2、及びS
    iGeからなるグループから選択された材料からなる膜
    である、請求項1から7のいずれかに記載の量子化機能
    素子。
  9. 【請求項9】 前記シリコン薄板の厚さが約0.3nm
    〜約100nmの範囲内に設定されている、請求項1か
    ら8のいずれかに記載の量子化機能素子。
  10. 【請求項10】 共鳴トンネルダイオードである、請求
    項1から9のいずれかに記載の量子化機能素子。
  11. 【請求項11】 電極と、 該電極を介して直列に動作可能に結合されている複数の
    量子化機能素子と、を備え、 該量子化機能素子が請求項1から10のいずれかに記載
    の量子化機能素子である、量子化機能装置。
  12. 【請求項12】 シリコン・オン・インシュレータ基板
    上に形成された量子化機能素子と、 該シリコン・オン・インシュレータ基板上に形成された
    MOS型トランジスタと、 該量子化機能素子と該MOS型トランジスタとを動作可
    能に結合する導電層と、を備え、 該量子化機能素子が請求項1から10のいずれかに記載
    の量子化機能素子である、量子化機能装置。
  13. 【請求項13】 シリコン・オン・インシュレータ基板
    上に形成された量子化機能素子と、 該シリコン・オン・インシュレータ基板上に形成された
    MOS型トランジスタと、 該量子化機能素子と該MOS型トランジスタとを動作可
    能に結合する電極と、を備え、 該量子化機能素子が請求項1から10のいずれかに記載
    の量子化機能素子である、量子化機能装置。
  14. 【請求項14】 メモリ素子である、請求項11から1
    3のいずれかに記載の量子化機能装置。
  15. 【請求項15】 量子化機能素子の製造方法であって、 シリコン基板と埋め込み絶縁層と上部シリコン層とを含
    むシリコン・オン・インシュレータ基板の上にシリコン
    島を形成する工程と、 量子井戸として機能するほどに十分に薄い厚さの、第1
    及び第2の面を有するシリコン薄板を形成する工程と、 一対のトンネル障壁を、それぞれが該シリコン薄板の該
    第1及び第2の面に沿うように形成する工程と、 該シリコン薄板及び該一対のトンネル障壁を両側から挟
    み込む、お互いに動作可能に結合されている第1及び第
    2の電極を形成する工程と、を包含する、量子化機能素
    子の製造方法。
  16. 【請求項16】 前記シリコン薄板の形成工程は、 前記シリコン島直下の前記埋め込み絶縁膜層の一部を除
    去して、該シリコン島を前記シリコン薄板に加工する工
    程と、 該シリコン薄板の少なくとも一部をフリースタンディン
    グ構造とする工程と、を含む、請求項15に記載の量子
    化機能素子の製造方法。
  17. 【請求項17】 前記シリコン薄板の形成工程は、 前記シリコン島直下の前記埋め込み絶縁膜層の一部を除
    去して、該シリコン島の少なくとも一部をフリースタン
    ディング構造とする工程と、 該フリースタンディング構造の少なくとも一部を前記シ
    リコン薄板に加工する工程と、を含む、請求項15に記
    載の量子化機能素子の製造方法。
  18. 【請求項18】 前記第1及び第2の電極の形成工程
    は、 前記シリコン・オン・インシュレータ基板表面にポリシ
    リコン層を堆積する工程と、 該ポリシリコン層に前記上部シリコン層と同じ導電型を
    有する不純物を高濃度に添加する工程と、 該ポリシリコン層をパターニングして、該第1及び第2
    の電極を形成する工程と、を含む、請求項15から17
    のいずれかに記載の量子化機能素子の製造方法。
  19. 【請求項19】 前記シリコン薄板の形成工程は、前記
    シリコン島直下の前記埋め込み絶縁膜層を除去して、該
    シリコン島の少なくとも一部をフリースタンディング構
    造とする工程を含み、 前記第1及び第2の電極の形成工程が、 該フリースタンディング構造の直下近傍で前記シリコン
    基板の一部を露出させる工程と、 該露出部をシードとしてラテラルエピタキシャル結晶成
    長を生じさせて、単結晶シリコン膜を形成する工程と、 該単結晶シリコン膜に前記上部シリコン層と同じ導電型
    を有する不純物を添加する工程と、 該単結晶シリコン膜をパターニングして、該第1及び第
    2の電極を形成する工程と、を含む、請求項15から1
    7のいずれかに記載の量子化機能素子の製造方法。
  20. 【請求項20】 前記一対のトンネル障壁の形成工程
    は、 前記シリコン薄板の前記第2の面よりも前記シリコン・
    オン・インシュレータ基板に近い該シリコン薄板の前記
    第1の面に、第1のトンネル障壁を形成する工程と、 該シリコン薄板の該第1の面とは反対側の該シリコン薄
    板の該第2の面に第2のトンネル障壁を形成する工程
    と、を含み、 前記第1及び第2の電極の形成工程が、 該シリコン・オン・インシュレータ基板の表面に第1の
    ポリシリコン層を堆積する工程と、 該第1のポリシリコン層に前記上部シリコン層と同じ導
    電型を有する不純物を高濃度に添加する工程と、 該第1のポリシリコン層をパターニングして、該第1の
    トンネル障壁の上に前記第1の電極を形成する工程と、 該シリコン・オン・インシュレータ基板の表面に第1の
    絶縁膜を形成する工程と、 該第1の電極の直上の該第1の絶縁膜に開口部を設け
    て、該開口部を通して該シリコン薄板の一部を露出させ
    る工程と、 該シリコン・オン・インシュレータ基板の表面に第2の
    ポリシリコン層を堆積する工程と、 該第2のポリシリコン層に該上部シリコン層と同じ導電
    型を有する不純物を高濃度に添加する工程と、 該第2のポリシリコン層をパターニングして、該露出部
    の上に形成された該第2のトンネル障壁の上に第2の電
    極を形成する工程と、を含む、請求項15から17のい
    ずれかに記載の量子化機能素子の製造方法。
  21. 【請求項21】 前記シリコン島の形成工程は、前記シ
    リコン・オン・インシュレータ基板の前記上部シリコン
    層の一部を酸化してシリコン酸化膜を形成し、前記埋め
    込み絶縁膜層と該シリコン酸化膜とで分離されたシリコ
    ン島を形成する工程を含む、請求項15から20のいず
    れかに記載の量子化機能素子の製造方法。
  22. 【請求項22】 前記シリコン島の形成工程は、前記シ
    リコン島の形成領域以外の前記上部シリコン層をエッチ
    ングで除去する工程を含む、請求項15から20のいず
    れかに記載の量子化機能素子の製造方法。
  23. 【請求項23】 前記シリコン薄板に動作可能に結合さ
    れた第3の電極を形成する工程をさらに包含する、請求
    項15から22のいずれかに記載の量子化機能素子の製
    造方法。
  24. 【請求項24】 前記第3の電極の形成工程は、 前記第1及び第2の電極を覆う絶縁層を形成する工程
    と、 該絶縁層の表面に導電層を堆積しパターニングして、前
    記第3の電極を形成する工程と、を含む、請求項23に
    記載の量子化機能素子の製造方法。
  25. 【請求項25】 前記第3の電極の形成工程は、 前記シリコン・オン・インシュレータ基板を熱酸化する
    工程と、 前記第1及び第2の電極を覆う絶縁層を形成する工程
    と、 該絶縁層の表面に導電層を堆積しパターニングして、前
    記第3の電極を形成する工程と、を含む、請求項23に
    記載の量子化機能素子の製造方法。
  26. 【請求項26】 前記第1及び第2の電極の形成工程の
    後に、 前記上部シリコン層とは反対の導電型を有する不純物
    を、前記第2の電極を注入マスクとして自己整合的に前
    記シリコン薄板に導入する工程と、 該導入された不純物の活性化のための熱処理を行う工程
    と、をさらに包含する、請求項15から25のいずれか
    に記載の量子化機能素子の製造方法。
  27. 【請求項27】 前記一対のトンネル障壁の形成工程
    は、熱酸化法、プラズマ酸化法、熱窒化法、シリコン酸
    化膜の化学的蒸着法、シリコン窒化膜の化学的蒸着法、
    シリコン窒化酸化膜の化学的蒸着法、SiC膜の結晶成
    長法、CaF2膜の分子線エピタキシー法、及びSiG
    e膜の結晶成長法からなるグループから選択される方法
    を使用する、請求項15から26のいずれかに記載の量
    子化機能素子の製造方法。
  28. 【請求項28】 前記シリコン薄板の形成工程では、前
    記シリコン薄板の厚さを約0.3nm〜約100nmの
    範囲内に設定する、請求項15から27のいずれかに記
    載の量子化機能素子の製造方法。
  29. 【請求項29】 共鳴トンネルダイオードが形成され
    る、請求項15から28のいずれかに記載の量子化機能
    素子の製造方法。
  30. 【請求項30】 複数の量子化機能素子を形成する工程
    と、 該複数の量子化機能素子を直列に動作可能に結合する電
    極を形成する工程と、を包含し、 該量子化機能素子の形成工程では、請求項15から29
    のいずれかに記載の方法を使用する、量子化機能装置の
    製造方法。
  31. 【請求項31】 量子化機能素子を形成する工程と、 該量子化機能素子に直列に動作可能に接続された抵抗性
    負荷を形成する工程と、を包含し、 該量子化機能素子の形成工程では、請求項15から29
    のいずれかに記載の方法を使用する、量子化機能装置の
    製造方法。
  32. 【請求項32】 基板の上に量子化機能素子を形成する
    工程と、 該基板の上にMOS型トランジスタを形成する工程と、 該量子化機能素子と該MOS型トランジスタとを直列に
    動作可能に結合する工程と、を包含し、 該量子化機能素子の形成工程では、請求項15から29
    のいずれかに記載の方法を使用する、量子化機能装置の
    製造方法。
  33. 【請求項33】 メモリ素子が形成される、請求項30
    から32のいずれかに記載の量子化機能装置の製造方
    法。
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* Cited by examiner, † Cited by third party
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JP2020057739A (ja) * 2018-10-04 2020-04-09 キヤノン株式会社 半導体素子、半導体素子の製造方法

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