JP2011171683A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】不揮発性メモリセルにおける可変抵抗素子の破壊を抑制できる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のラインと、前記第１のラインに交差する第２のラインと、前記第１のラインと前記第２のラインとが交差する位置に配されたメモリセルとを備え、前記メモリセルは、可変抵抗素子と、前記可変抵抗素子と直列に接続された負性抵抗素子とを有する。
【選択図】図１
【解決手段】不揮発性半導体記憶装置は、第１のラインと、前記第１のラインに交差する第２のラインと、前記第１のラインと前記第２のラインとが交差する位置に配されたメモリセルとを備え、前記メモリセルは、可変抵抗素子と、前記可変抵抗素子と直列に接続された負性抵抗素子とを有する。
【選択図】図１
Description
本発明は、不揮発性半導体記憶装置に関する。
近年、小型大容量の情報記録再生装置（記憶装置）の需要が急速に拡大してきている。その中でも、ＮＡＮＤ型フラッシュメモリ及び小型ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）は、急速な記録密度の進化を遂げ、大きな市場を形成するに至っている。このような状況の下、記録密度の限界を大幅に超えることを目指した新規メモリのアイデアが幾つか提案されている。その中で、非特許文献１及び非特許文献２に示されるように、低抵抗状態と高抵抗状態とを有する抵抗変化材料を用いた不揮発性半導体メモリが注目されている。
この不揮発性半導体メモリにおいては、可変抵抗素子に電圧パルスを印加し、低抵抗状態と高抵抗状態とを繰り返し変化させることができ、この２つの状態を２値データ“０”及び“１”に対応させてデータを記録する。そして、複数の低抵抗、または高抵抗、もしくは両者を持たせることにより多値記録を可能とし、更に可変抵抗素子の微細化による記録密度の向上と共に記録容量を高めることが期待されている。
しかし、可変抵抗素子の微細化、更に多値化を進めると、可変抵抗素子は、フォーミングやセット、リセットの際に印加される想定以上の電圧や電流により場合によっては部分的に破壊される可能性がある。これにより、可変抵抗素子へのデータの書き込み又は消去の際に誤ってデータが書き込まれる、または消去される、いわゆる誤スイッチ確率が高くなる傾向にある。また、素子が部分的に破壊されて行くことによって素子の書き換え回数が少なく制限されることになるなどの弊害が生じる。
P. Vettiger, G. Cross, M. Despont, U. Drechsler, U. Durig, B. Gotsmann, W. Haberle, M. A. Lants, H. E. Rothuizen, R. Stutz and G. K. Binnig, IEEE Trans. Nanotechnology 1, 39(2002)
P. Vettiger, T. Albrecht, M. Despont, U. Drechsler, U. Durig, B. Gotsmann, D. Jubin, W. Haberle, M. A. Lants, H. E. Rothuizen, R. Stutz, D. Wiesmann and G. K. Binnig, P. Bachtold, G. Cherubini, C. Hagleitner, T. Loeliger, A. Pantazi, H. Pozidis and E. Eleftheriou, in Technical Digest, IEDM03 pp.763-766
本発明は、不揮発性メモリセルにおける可変抵抗素子の破壊を抑制できる不揮発性半導体記憶装置を提供することを目的とする。
本願発明の一態様によれば、第１のラインと、前記第１のラインに交差する第２のラインと、前記第１のラインと前記第２のラインとが交差する位置に配されたメモリセルとを備え、前記メモリセルは、可変抵抗素子と、前記可変抵抗素子と直列に接続された負性抵抗素子とを有することを特徴とする不揮発性半導体記憶装置が提供される。
本発明によれば、不揮発性メモリセルにおける可変抵抗素子の破壊を抑制できる不揮発性半導体記憶装置を提供できるという効果を奏する。
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
（第１の実施の形態）
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置１の回路構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置１の回路構成を示す図である。
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置１の回路構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置１の回路構成を示す図である。
不揮発性半導体記憶装置１は、図１に示すように、複数のワード線ＷＬ、複数のビット線ＢＬ、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、及びビット線駆動回路３０ｂを有する。
複数のワード線ＷＬ（ＷＬ１、ＷＬ２）のそれぞれは、Ｘ方向に沿って延びている。複数のワード線ＷＬは、Ｙ方向に所定ピッチをもって配列されている。
複数のビット線ＢＬ（ＢＬ１、ＢＬ２）のそれぞれは、Ｙ方向に沿って延びている。複数のビット線（複数の第１のライン）ＢＬは、複数のワード線（複数の第２のライン）ＷＬと交差する。複数のビット線ＢＬは、Ｘ方向に所定ピッチをもって配列されている。
メモリセルアレイ１０では、複数の不揮発性メモリセルＭＣ（ＭＣ＜１，１＞〜ＭＣ＜２，２＞）が、少なくともマトリクス状に（Ｘ方向及びＹ方向に）配列されている。複数の不揮発性メモリセルＭＣは、それぞれ、ビット線ＢＬとワード線ＷＬとが交差する位置（クロスポイント）に配されている。すなわち、メモリセルアレイ１０は、いわゆる、クロスポイント型にて構成されている。
各不揮発性メモリセルＭＣは、ダイオードＤＩ、可変抵抗素子Ｒ、及び負性抵抗素子ＮＲを有する。ダイオードＤＩ、可変抵抗素子Ｒ、及び負性抵抗素子ＮＲは、不揮発性メモリセルＭＣ内で互いに直列に接続されている。
ダイオードＤＩは、直列に接続された可変抵抗素子Ｒを選択可能にするために設けられている。すなわち、ダイオードＤＩは、記録／再生時における回り込み電流（ｓｎｅａｋ ｃｕｒｒｅｎｔ）を防止するために配置されている。ダイオードＤＩは、そのアノードがワード線ＷＬに接続され、そのカソードが負性抵抗素子ＮＲに接続されている。
可変抵抗素子Ｒは、電気的に書き換え可能であって、抵抗値に基づいてデータを不揮発に記憶する。すなわち、可変抵抗素子Ｒは、ワード線駆動回路２０ｂ及びワード線選択回路２０ａから電圧パルスが印加され、低抵抗状態と高抵抗状態とを繰り返し変化させることができる。可変抵抗素子Ｒは、この２つの状態を２値データ“０”及び“１”に対応させてデータを記憶する。可変抵抗素子Ｒは、一端がビット線ＢＬに接続され、他端が負性抵抗素子ＮＲに接続されている。
負性抵抗素子ＮＲは、可変抵抗素子Ｒへ流れる電流を制限する。すなわち、負性抵抗素子ＮＲは、可変抵抗素子Ｒへ印加される電圧が大きいとき（例えば、可変抵抗素子Ｒのフォーミングやセットの際）に、負性抵抗領域ＮＲＲ１で動作するように設計されている（図７（ａ）参照）。負性抵抗素子ＮＲは、負性抵抗領域ＮＲＲ１で動作すると、両端に印加される電圧が増えるほど電流が減少する。これにより、負性抵抗素子ＮＲは、例えば可変抵抗素子Ｒに電圧を印加し、高抵抗状態から低抵抗状態に遷移した場合、すなわち、フォーミングやセット時に、可変抵抗素子Ｒへ流れる電流は比較的小さい状態から大きな状態へと遷移する。負性抵抗素子ＮＲや他に電流を制限する素子、もしくは機構を備えていない場合には素子に必要以上に電流が流れる恐れがある。負性抵抗素子ＮＲを配置した場合には、可変抵抗素子Ｒに分圧されていた電圧は抵抗が減少した分、小さくなり、逆に負性抵抗素子ＮＲへ配分される電圧が増加する。すなわち、負性抵抗素子ＮＲに対しては電圧を更に印加した状態となる。この時の負性抵抗素子ＮＲに印加される電圧領域が負性抵抗領域ＮＲＲ１となるように素子を設計することにより負性抵抗素子ＮＲによって流れる電流を抑制できる。その結果、素子に必要以上に電流が流れることを抑制し、電圧や電流による素子の破壊、変質等を回避することができる。なお、負性抵抗素子ＮＲは、前述のようなスイッチングのときだけでなく、サージ、各種ノイズや帯電等による予想外の電圧や電流に対しても素子を保護する役割も果たす。
負性抵抗素子ＮＲは、例えば、トンネル・ダイオードＴＤＩを含む。トンネル・ダイオードＴＤＩは、前述のように可変抵抗素子Ｒへの過剰な電圧、または電流の印加を防止し、かつ素子の保護するように動作する。トンネル・ダイオードＴＤＩは、ダイオードＤＩと同じ極性になるように接続されている。すなわち、トンネル・ダイオードＴＤＩは、そのアノードがダイオードＤＩに接続され、そのカソードが可変抵抗素子Ｒに接続されている。トンネル・ダイオードＴＤＩは、例えば、いわゆるエサキ・ダイオードで順方向に電圧を印加した場合に負性抵抗を示す素子である。
ここで、仮に、不揮発性メモリセルＭＣが負性抵抗素子ＮＲを有しない場合を考える。この場合、不揮発性メモリセルＭＣにおける可変抵抗素子Ｒ（可変抵抗層６１ｉ）は、フォーミングやセットの際に印加される大きな電圧や電流により場合によっては部分的に破壊される可能性がある。これにより、可変抵抗素子へのデータの書き込み又は消去の際に誤ってデータが書き込まれる、または消去される、いわゆる誤スイッチ確率が高くなる傾向にある。また、素子が部分的に破壊されていくと素子の書き換え回数が少なく制限されることになる。
それに対して、第１の実施の形態では、負性抵抗素子ＮＲ（トンネル・ダイオードＴＤＩ）が、可変抵抗素子Ｒへ印加される電圧が小さいとき（例えば、可変抵抗素子Ｒのリセットの際に）抵抗の低い素子として動作し、可変抵抗素子Ｒへ印加される電圧が大きいとき（例えば、可変抵抗素子Ｒのフォーミングやセットの際に）は可変抵抗素子Ｒへの想定以上の電流・電圧の印加を抑制する保護素子として動作する（図７（ａ）参照）。これにより、可変抵抗素子Ｒへ印加される電圧が小さいときにおける可変抵抗素子Ｒの動作への影響を低減しながら、可変抵抗素子Ｒへ印加される電圧が大きいときにおける可変抵抗素子Ｒへ流れる電流を制限することができる。この結果、可変抵抗素子Ｒの適正な動作を確保しながら、不揮発性メモリセルＭＣにおける可変抵抗素子Ｒの破壊を抑制できる。
ワード線選択回路２０ａは、複数の選択トランジスタＴｒａ（Ｔｒａ１、Ｔｒａ２）を有する。各選択トランジスタＴｒａは、ソース及びドレインの一方がワード線ＷＬに接続され、ソース及びドレインの他方がワード線駆動回路２０ｂに接続されている。各選択トランジスタＴｒａのゲートには、信号Ｓａ（Ｓａ１、Ｓａ２）が供給される。すなわち、複数の信号Ｓａ１、Ｓａ２のいずれかを選択的にアクティブレベルにし、複数の選択トランジスタＴｒａ１、Ｔｒａ２のいずれかを選択的にオンさせることにより、複数のワード線ＷＬ１、ＷＬ２のいずれかを選択的にワード線駆動回路２０ｂに接続する。
ワード線駆動回路２０ｂは、ワード線選択回路２０ａを介して接続されたワード線ＷＬへ所定の電圧パルスを印加する。所定の電圧パルスは、例えば、不揮発性メモリセルＭＣのデータの消去、不揮発性メモリセルＭＣへのデータの書き込み、及び不揮発性メモリセルＭＣからのデータの読み出しなどに必要な電圧パルスである。
ビット線選択回路３０ａは、複数の選択トランジスタＴｒｂ（Ｔｒｂ１、Ｔｒｂ２）を有する。各選択トランジスタＴｒｂは、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの他方がビット線駆動回路３０ｂに接続されている。各選択トランジスタＴｒｂのゲートには、信号Ｓｂ（Ｓｂ１、Ｓｂ２）が供給される。すなわち、複数の信号Ｓｂ１、Ｓｂ２のいずれかを選択的にアクティブレベルにし、複数の選択トランジスタＴｒｂ１、Ｔｒｂ２のいずれかを選択的にオンさせることにより、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続する。
ビット線駆動回路３０ｂは、ビット線選択回路３０ａを介して接続されたビット線ＢＬへ所定の電圧パルスを印加する。所定の電圧パルスは、例えば、不揮発性メモリセルＭＣのデータの消去、不揮発性メモリセルＭＣへのデータの書き込み、及び不揮発性メモリセルＭＣからのデータの読み出しに必要な電圧パルスである。これにより、そのビット線ＢＬに接続された不揮発性メモリセルにアクセスし、不揮発性メモリセルに対してデータの消去・書き込み・読み出しなどの動作を行う。また、ビット線駆動回路３０ｂは、ビット線ＢＬを介して不揮発性メモリセルＭＣから読み出したデータを外部に出力する。
次に、図２を参照して、第１の実施の形態における不揮発性半導体記憶装置における概略的な層構成について説明する。図２は、第１の実施の形態における不揮発性半導体記憶装置における概略的な層構成の一例を示す図である。
不揮発性半導体記憶装置１は、半導体基板４０、第１導電層５０、メモリ層６０、第２導電層７０を有する。
半導体基板４０は、シリコンなどの半導体で形成されている。
第１導電層５０は、半導体基板４０の上方に配されている。第１導電層５０は、熱に強く、且つ抵抗値の低い材料、例えば、金属などの導電体で形成されている。第１導電層５０は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
第１導電層５０は、複数のラインパターン５１〜５３を含む。各ラインパターン５１〜５３は、ワード線ＷＬとして機能する。複数のラインパターン５１〜５３は、Ｙ方向に所定ピッチをもって配列されている。各ラインパターン５１〜５３は、Ｘ方向に延びている。
メモリ層６０は、第１導電層５０と第２導電層７０との間に配されている。メモリ層６０内の構成は後述する。
メモリ層６０は、複数のセルパターン６１〜６９を含む。各セルパターン６１〜６９は、不揮発性メモリセルＭＣとして機能する。複数のセルパターン６１〜６９は、Ｘ方向及びＹ方向にマトリクス状に配列されている。各セルパターン６１〜６９は、ラインパターン５１〜５３と後述のラインパターン７１〜７３との交差する位置に配されている。複数のセルパターン６１〜６９の配列、すなわちメモリセルアレイ１０（図１参照）は、いわゆる、クロスポイント型にて構成されている。
第２導電層７０は、メモリ層６０の上に配されている。第２導電層７０は、熱に強く、且つ抵抗値の低い材料、例えば、金属などの導電体で形成されている。第２導電層７０は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
第２導電層７０は、複数のラインパターン７１〜７３を含む。各ラインパターン７１〜７３は、ビット線ＢＬとして機能する。複数のラインパターン７１〜７３は、Ｘ方向に所定ピッチをもって配列されている。各ラインパターン７１〜７３は、Ｙ方向に延びている。
次に、図３を参照して、各セルパターン６１〜６９内の層構成について説明する。図３（ａ）は、第１の実施の形態におけるセルパターン６１内の層構成を示す図である。図３（ｂ）は、セルパターン６１の等価回路を示す図である。図３（ａ）では、主にセルパターン６１内の構成について説明するが、他のセルパターン６２〜６９内の構成についても同様である。なお、メモリ層６０内の構成は各セルパターン６１〜６９内の層構成に対応したものになる。
セルパターン６１は、電極層６１ａ、ダイオード層６１ｂ、電極層６１ｃ、バッファー層（第１のバッファー部）６１ｄ、半導体層６１ｅ、半導体層６１ｆ、バッファー層（第２のバッファー部）６１ｇ、電極層６１ｈ、可変抵抗層６１ｉ、電極層６１ｊを有する。
電極層６１ａは、ラインパターン５１の上に配されている。電極層６１ａは、例えば、金属などの導電体で形成されている。
ダイオード層６１ｂは、電極層６１ａの上に配されている。ダイオード層６１ｂは、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、ＰＩＮ構造（Ｐ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ−Ｉｎｔｒｉｎｓｉｃ−Ｎ＋ｐｏｌｙ−Ｓｉｌｉｃｏｎ）等にて構成されている。ダイオード層６１ｂは、ＰＩＮ構造である場合、例えば、Ｎ型層、Ｉ型層、及びＰ型層が積層された構成を有している。Ｎ型層は、砒素やリンなどのＮ型の不純物を含む半導体（例えば、シリコン）で形成されている。Ｉ型層は、不純物を含まない、いわゆる真性(イントリンシック)半導体（例えば、シリコン）で形成されている。Ｐ型層は、ボロンなどのＰ型の不純物を含む半導体（例えば、シリコン）で形成されている。ダイオード層６１ｂは、不揮発性メモリセルＭＣにおけるダイオードＤＩとして機能する（図３（ｂ）参照）。
電極層６１ｃは、ダイオード層６１ｂの上に配されている。電極層６１ｃは、例えば、金属などの導電体で形成されている。
バッファー層（第１のバッファー部）６１ｄは、電極層６１ｃの上に配されている。バッファー層６１ｄは、半導体層６１ｅに近い、より望ましくは同じ結晶構造（例えば、半導体層６１ｅに近い、表面に沿った方向における原子間距離）を有しており、例えば、シリコンなどの半導体で形成されている。バッファー層６１ｄは、電極層６１ｃと半導体層６１ｅとの間の（原子間距離の違いなど）結晶構造の違い、それらによって生じる応力を緩衝する機能を有する。これらの効果によって半導体層６１ｅの結晶性を向上させ得る。バッファー層６１ｄは、半導体層６１ｅの含む不純物が電極層６１ｃにまで拡散しないようにするために必要な厚さを有している。
半導体層６１ｅは、バッファー層６１ｄの上に配されている。半導体層６１ｅは、例えば、シリコンなどの半導体で形成されている。半導体層６１ｅは、砒素やリンなどのＮ型の不純物を含む。半導体層６１ｅは、ダイオード層６１ｂにおける上記のＮ型層よりもＮ型の不純物を高濃度で含む。半導体層６１ｆは、半導体層６１ｅの上に配されている。半導体層６１ｆは、例えば、シリコンなどの半導体で形成されている。半導体層６１ｆは、ボロンなどのＰ型の不純物を含む。半導体層６１ｆは、ダイオード層６１ｂにおける上記のＰ型層よりもＰ型の不純物を高濃度で含む。半導体層６１ｅと半導体層６１ｆとは、不揮発性メモリセルＭＣにおける負性抵抗素子ＮＲに含まれたトンネル・ダイオードＴＤＩとして機能する（図３（ｂ）参照）。
バッファー層（第２のバッファー部）６１ｇは、半導体層６１ｆの上に配されている。バッファー層６１ｇは、半導体層６１ｆに近い、より望ましくは同じ結晶構造（例えば、半導体層６１ｅに近い、表面に沿った方向における原子間距離）を有しており、例えば、シリコンなどの半導体で形成されている。バッファー層６１ｇは、半導体層６１ｆと電極層６１ｈとの間の（原子間距離の違いなど）結晶構造の違い、それらによって生じる応力を緩衝する機能を有する。これらの効果によって半導体層６１ｆの結晶性を向上させ得る。バッファー層６１ｇは、半導体層６１ｆの含む不純物が電極層６１ｈにまで、または逆に電極層６１ｈの元素が半導体層６１ｆなどにまで拡散しないようにするために必要な、かつ、可変抵抗層６１ｉの含む所定の物質が半導体層６１ｆにまで拡散しないようにするために必要な厚さを有している。以下で述べるバッファー層も前述のような機能と同様な働きを担っている。
電極層６１ｈは、バッファー層６１ｇの上に配されている。電極層６１ｈは、例えば、金属などの導電体で形成されている。
可変抵抗層６１ｉは、電極層６１ｈの上に配されている。可変抵抗層６１ｉは、不揮発性メモリセルＭＣにおける可変抵抗素子Ｒとして機能する。可変抵抗層６１ｉは、例えば、後述の表１又は表２に示す材料で形成されている。
電極層６１ｊは、可変抵抗層６１ｉの上に配されている。電極層６１ｊは、例えば、金属などの導電体で形成されている。
ここで、仮に、セルパターン６１がバッファー層６１ｄ及びバッファー層６１ｇを有しない場合について考える。この場合、半導体層６１ｅを結晶構造（例えば、原子間距離）の大きく異なる電極層６１ｃの上に形成するので、半導体層６１ｅの結晶性を向上することが困難になる。これにより、半導体層６１ｅの上に形成する半導体層６１ｆの結晶性を向上することも困難になる。その結果、半導体層６１ｅ及び半導体層６１ｆのトンネル・ダイオードＴＤＩとしての特性（特に、負性抵抗特性）が低下する可能性がある。
また、半導体層６１ｅの含むＮ型の不純物が電極層６１ｃにまで拡散し、電極層６１ｃの電極としての特性を低下させる可能性がある。同様に、半導体層６１ｆの含むＰ型の不純物が電極層６１ｈにまで拡散し、電極層６１ｈの電極としての特性を低下させる可能性がある。
それに対して、第１の実施形態では、セルパターン６１がバッファー層６１ｄ及びバッファー層６１ｇを有している。すなわち、バッファー層（第１のバッファー部）６１ｄがトンネル・ダイオード（負性抵抗素子）ＴＤＩの一端（下側の端子）に接続され、バッファー層（第２のバッファー部）６１ｇがトンネル・ダイオード（負性抵抗素子）ＴＤＩの他端（上側の端子）に接続されている。この場合、トンネル・ダイオードＴＤＩにおける半導体層６１ｅを結晶構造（例えば、原子間距離）の近いバッファー層６１ｄの上に形成するので、半導体層６１ｅの結晶性を向上することが容易である。これにより、半導体層６１ｅの上に形成する半導体層６１ｆの結晶性を向上することも容易である。その結果、半導体層６１ｅ及び半導体層６１ｆのトンネル・ダイオードＴＤＩとしての特性（特に、負性抵抗特性）を容易に向上できる。
また、第１の実施形態では、バッファー層６１ｄは、半導体層６１ｅの含む不純物が電極層６１ｃにまで拡散しないようにするために必要な厚さを有している。これにより、半導体層６１ｅの含む不純物が電極層６１ｃにまで拡散しにくいので、電極層６１ｃの電極としての特性の低下を抑制できる。同様に、バッファー層６１ｇは、半導体層６１ｆの含む不純物が電極層６１ｈにまで拡散しないようにするために必要な厚さを有している。これにより、半導体層６１ｆの含む不純物が電極層６１ｈにまで拡散しにくいので、電極層６１ｈの電極としての特性の低下を抑制できる。
以上のように、第１の実施の形態によれば、不揮発性メモリセルＭＣにおいて、負性抵抗素子ＮＲが電圧を印加した場合に負性抵抗を示す素子である。そのため、ある電圧領域では電圧を増加させると流れる電流が減少する。デバイスの動作点を適切に取ることにより、可変抵抗素子Ｒの耐圧以上の電圧、または想定以上の電流が印加されようとしたときに可変抵抗素子Ｒへ流れる電流の増大を抑えることができる。その結果、可変抵抗素子Ｒの破壊を抑制でき、不揮発性メモリセルＭＣの誤動作を抑制することができる。
また、負性抵抗素子ＮＲがトンネル・ダイオードＴＤＩを含むので、簡易な構成すなわち半導体層６１ｅ及び半導体層６１ｆの２層構造で負性抵抗を示す素子を実現することができる。
なお、不揮発性メモリセルＭＣにおけるダイオードＤＩ、可変抵抗素子Ｒ、および負性抵抗素子ＮＲの接続順序は互いに直列であれば図３（ｂ）と異なるものであってもよい。例えば、不揮発性メモリセルＭＣにおいて、負性抵抗素子ＮＲのトンネル・ダイオードＴＤＩは、図４（ａ）に示すように、ビット線ＢＬと可変抵抗素子Ｒとの間に接続されていてもよいし、図４（ｂ）に示すように、ダイオードＤＩとワード線ＷＬとの間に接続されていてもよい。
また、前述のようにトンネル・ダイオードＴＤＩは、素子選択用のダイオードＤＩとは異なる役割の素子であり、必要とされる電流−電圧特性も異なる。このため、素子選択用のダイオードＤＩと素子保護用のトンネル・ダイオードＴＤＩとを１つのダイオードＤＩで兼ねることはできない。言い換えるとトンネル・ダイオードＴＤＩでは順方向に電圧を印加した場合、負性抵抗が現れる領域があるが、素子選択用のダイオードＤＩでは負性抵抗が現れる領域が無い。また、トンネル・ダイオードＴＤＩに逆方向に電圧を印加した場合のリーク電流は、素子選択用のダイオードＤＩに逆方向に電圧を印加した場合のリーク電流と比較して桁違いに大きい。これにより、素子選択用のダイオードＤＩと素子保護用のトンネル・ダイオードＴＤＩとを１つのトンネル・ダイオードＴＤＩで兼ねることはできない。
さらに、不揮発性半導体記憶装置１ｉは、例えば、図５に示す層構成を有していてもよい。図５は、第１の実施の形態の変形例における不揮発性半導体記憶装置における概略的な層構成の一例を示す図である。以下では、図２に示す層構成と異なる部分を説明する。
不揮発性半導体記憶装置１ｉは、第２メモリ層８０ｉ、及び第３導電層９０ｉを有する。
第２メモリ層８０ｉは、第２導電層７０と第３導電層９０ｉとの間に配されている。第２メモリ層８０ｉ内の構成は、メモリ層６０内の構成と同様である。
第２メモリ層８０ｉは、複数のセルパターン８１ｉ〜８９ｉを含む。各セルパターン８１ｉ〜８９ｉは、不揮発性メモリセルＭＣとして機能する。複数のセルパターン８１ｉ〜８９ｉは、Ｘ方向及びＹ方向にマトリクス状に配列されている。各セルパターン８１ｉ〜８９ｉは、ラインパターン７１〜７３と後述のラインパターン９１ｉ〜９３ｉとの交差する位置に配されている。複数のセルパターン８１ｉ〜８９ｉの配列は、いわゆる、クロスポイント型にて構成されている。すなわち、メモリセルアレイ１０（図１参照）は、複数のセルパターン６１〜６９の配列と複数のセルパターン８１ｉ〜８９ｉの配列とを含む。言い換えれば、メモリセルアレイ１０では、複数の不揮発性メモリセルＭＣがＸ方向及びＹ方向に加えてＺ方向にも配列されている。
第３導電層９０ｉは、第２メモリ層８０ｉの上に配されている。第３導電層９０ｉは、熱に強く、且つ抵抗値の低い材料、例えば、金属などの導電体で形成されている。第３導電層９０ｉは、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
第３導電層９０ｉは、複数のラインパターン９１ｉ〜９３ｉを含む。各ラインパターン９１ｉ〜９３ｉは、ワード線ＷＬとして機能する。複数のラインパターン９１ｉ〜９３ｉは、Ｙ方向に所定ピッチをもって配列されている。各ラインパターン９１ｉ〜９３ｉは、Ｘ方向に延びている。
（第２の実施の形態）
次に、第２の実施の形態に係る不揮発性半導体記憶装置１００について説明する。以下では、第１の実施の形態と異なる部分を中心に説明する。
次に、第２の実施の形態に係る不揮発性半導体記憶装置１００について説明する。以下では、第１の実施の形態と異なる部分を中心に説明する。
不揮発性半導体記憶装置１００は、メモリセルアレイ１１０を有する。メモリセルアレイ１１０では、複数の不揮発性メモリセルＭＣ１００が、少なくともマトリクス状に（Ｘ方向及びＹ方向に）配列されている（図１、図２参照）。
不揮発性メモリセルＭＣ１００は、負性抵抗素子ＮＲ１００を有する。負性抵抗素子ＮＲ１００は、例えば、共鳴トンネル・ダイオード（共鳴トンネル素子とも呼ぶ）ＲＴＤを含む（図６（ｂ）参照）。負性抵抗素子ＮＲ１００の共鳴トンネル・ダイオードＲＴＤは、単一障壁型（ポテンシャル障壁層が１層）であれば、可変抵抗素子Ｒへ印加される電圧が大きいとき（例えば、可変抵抗素子Ｒのフォーミングやセットの際）に、負性抵抗領域ＮＲＲ２で動作するように設計されている（図７（ｂ）参照）。あるいは、共鳴トンネル・ダイオードＲＴＤは、多重障壁型（ポテンシャル障壁層が複数層）であれば、可変抵抗素子Ｒへ印加される電圧が大きいとき（例えば、可変抵抗素子Ｒのフォーミングやセットの際）に、負性抵抗領域ＮＲＲ３１〜ＮＲＲ３３のいずれかで動作するように設計されている（図７（ｃ）参照）。
共鳴トンネル・ダイオードＲＴＤの負性抵抗特性（図７（ｂ）、（ｃ）参照）は、第１の実施の形態におけるトンネル・ダイオードＤＩの負性抵抗特性（図７（ａ）参照）より急峻になる。すなわち、共鳴トンネル・ダイオードＲＴＤは、両端に印加される電圧が増えたときの電流が減少する割合がトンネル・ダイオードＤＩより大きく、かつ急峻である。また、共鳴トンネル・ダイオードＲＴＤの負性抵抗特性における電流のピーク−バレー比は、トンネル・ダイオードＤＩの負性抵抗特性における電流のピーク−バレー比よりを大きくなる。このことを数式で示すと、次のようになる。
Ｉｐ２／Ｉｖ２＞Ｉｐ１／Ｉｖ１
Ｉｐ３１／Ｉｖ３１＞Ｉｐ１／Ｉｖ１
Ｉｐ３２／Ｉｖ３２＞Ｉｐ１／Ｉｖ１
Ｉｐ３３／Ｉｖ３３＞Ｉｐ１／Ｉｖ１
これにより、可変抵抗素子Ｒへ流れる電流を急峻に遮断することが可能になる。
これにより、可変抵抗素子Ｒへ流れる電流を急峻に遮断することが可能になる。
また、層構成に関して、不揮発性半導体記憶装置１００は、メモリ層１６０を有する。メモリ層１６０は、複数のセルパターンを含む。各セルパターン（例えば、セルパターン１６１）は、その層構成が第１の実施の形態と異なる。
すなわち、図６（ａ）に示すように、バッファー層（第１のバッファー部）１６１ｄ、半導体層（第１の層）１６１ｅ１、半導体層（第２の層）１６１ｆ１、半導体層（第１の層）１６１ｅ２、半導体層（第２の層）１６１ｆ２、半導体層（第１の層）１６１ｅ３、バッファー層（第２のバッファー部）１６１ｇを有する。
バッファー層（第１のバッファー部）１６１ｄは、半導体層１６１ｅ１に近い結晶構造（例えば、半導体層１６１ｅ１に近い、表面に沿った方向における原子間距離）を有しており、例えば、シリコンなどの半導体で形成されている。バッファー層（第１のバッファー部）１６１ｄは、半導体層１６１ｅ１およびこれより上層の層の結晶性を向上させ易くする、半導体層１６１ｅ１の応力を緩和、もしくはコントロールする役割がある。共鳴トンネル・ダイオードＲＴＤでは、膜の結晶性が特性に大きく影響する。特に他の素子その積層構造の場合には、結晶性の向上、膜応力の制御、不純物拡散の防止等々の問題が生じるため、設計した構造でそのまま動作させることは難しく、多くの問題を解決する必要がある。
半導体層１６１ｅ１は、バッファー層１６１ｄの上に配されている。半導体層１６１ｅ１（第１の層）は、ＳｉＧｅ、Ｓｉ、ＣａＦ、ＣｄＦ、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＩｎＳｂ、ＡｌＳｂ、ＧａＳｂからなる群から選ばれる第１の材料で形成されている。第１の材料は、例えば、Ｓｉ（シリコン）である。
半導体層（第２の層）１６１ｆ１は、半導体層（第１の層）１６１ｅ１の上に配されている。半導体層（第２の層）１６１ｆ１は、上記の群から選ばれる第２の材料で形成されている。第２の材料は、例えば、ＳｉＧｅ（シリコンゲルマニウム）である。
半導体層（第１の層）１６１ｅ２は、半導体層（第２の層）１６１ｆ１の上に配されている。半導体層（第１の層）１６１ｅ２は、上記の群から選ばれる第１の材料で形成されている。第１の材料は、例えば、Ｓｉ（シリコン）である。
半導体層（第２の層）１６１ｆ２は、半導体層（第１の層）１６１ｅ２の上に配されている。半導体層（第２の層）１６１ｆ２は、上記の群から選ばれる第２の材料で形成されている。第２の材料は、例えば、ＳｉＧｅ（シリコンゲルマニウム）である。
半導体層（第１の層）１６１ｅ３は、半導体層（第２の層）１６１ｆ２の上に配されている。半導体層（第１の層）１６１ｅ３は、上記の群から選ばれる第１の材料で形成されている。第１の材料は、例えば、Ｓｉ（シリコン）である。
バッファー層（第２のバッファー部）１６１ｇは、半導体層１６１ｅ３に近い結晶構造（例えば、半導体層１６１ｅ３に近い、表面に沿った方向における原子間距離）を有しており、例えば、シリコンなどの半導体で形成されている。
このように、共鳴トンネル・ダイオードＲＴＤは、例えば、Ｓｉ層（第１の層）とＳｉＧｅ層（第２の層）とが交互に繰り返し積層された積層構造を有している。すなわち、共鳴トンネル・ダイオードＲＴＤでは、量子井戸層（第１の層）とポテンシャル障壁層（第２の層）とが交互に繰り返し積層されている。ポテンシャル障壁層が２つのものを２重障壁ＲＴＤ、ポテンシャル障壁が３つのものを３重障壁ＲＴＤなどと呼ぶ。共鳴トンネル・ダイオードＲＴＤは、第１の実施の形態におけるトンネル・ダイオートＴＤに比べて素子の設計の自由度が大きいため、より広範囲に使用することができる。
なお、上記の群の中から必要なポテンシャル障壁等により組成や組み合わせを選ぶことができる。必要に応じてドーパントを適宜選択して用いることができる。量子井戸層の膜厚、ポテンシャル障壁層によるポテンシャル障壁の高さ、結晶性等が素子の構成と共に重要であり、一般的には素子を形成する下地として、応力緩和、格子整合等々を制御する必要があり、または素子形成後もいわゆるバッファー層を形成することが望ましい。
また、他の構造としては、粒径がナノレベルオーダーの金属微粒子または半導体微粒子で量子井戸層を形成し、シリコン酸化膜又は窒化膜でポテンシャル障壁層を形成することも可能である。すなわち、共鳴トンネル・ダイオードＲＴＤでは、金属又は半導体ナノ粒子で形成された量子井戸層と、シリコン酸化物又はシリコン窒化物で形成されたポテンシャル障壁層とが、交互に（例えば、繰り返し）積層されていてもよい。
（実施例の概略）
次に、幾つかのサンプルを作製し、リセット（消去）状態とセット（書き込み）状態との抵抗差について評価した実施例を説明する。セット・リセットは呼び方の一例であるので、他の定義の仕方をしても良い。
次に、幾つかのサンプルを作製し、リセット（消去）状態とセット（書き込み）状態との抵抗差について評価した実施例を説明する。セット・リセットは呼び方の一例であるので、他の定義の仕方をしても良い。
サンプルとしては、図２に示すピラー型のクロス・ポイント・アレー構造に加えて、例えば図８に示す埋め込みタイプの構造を有する抵抗変化型の不揮発性メモリセルを用いる。以下では、図８に示す構造のサンプルについて評価した結果について説明する。
図８に示す不揮発性メモリセルは、半導体基板４０上に配された層間絶縁膜ＩＦにホールが形成され、そのホールに図３（ａ）と同様の層の材料が順に埋め込まれて形成された埋め込みタイプの構造である。埋め込まれて形成された層構成は、図３（ａ）に示す構成と同様であるので、図３（ａ）と同じ部材番号を用いて示している。さらに、ラインパターン７１に電極パッドＰＡＤ１が接続され、ラインパターン５１に電極パッドＰＡＤ２が接続される。いわゆる、ピラーを立てる構造も原理的には同様な構成を有する。
可変抵抗層６１ｉは、炭素、もしくは炭素と珪素（シリコンＳｉ）を主成分とする。炭素を主成分とする可変抵抗層６１ｉの組成例は表１のようになる。組成分析は、ＩＣＰ、ＸＰＳ、ＲＢＳ、ＨＦＳ、ＳＩＭＳ、ＴＯＦ−ＳＩＭＳ等が用いられる。
評価は、サンプルの１００μｍφ程度の電極パッドＰＡＤ１、ＰＡＤ２に先端の径が１０ｎｍ以下に先鋭化されたプローブ対をそれぞれ接触させる。書き込み／消去は、プローブ対のうちの１つを用いて実行する。
書き込みは、不揮発性メモリセルＭＣ（セルパターン６１）に、例えば１０ｎｓｅｃ〜１００ｍｓｅｃ幅で、１〜１５Ｖの電圧パルスを印加することにより行う。消去は、不揮発性メモリセルＭＣ（セルパターン６１）に、例えば１０ｎｓｅｃ〜１００μｓｅｃ幅で、０．２〜１５Ｖの電圧パルスを印加することにより行った。これらの書き込み、消去のパルス幅はサンプルの材料及び構造により最適な値が異なる。又はスイッチング回数により若干異なる場合もあり、測定される特性としては、最適化された条件が用いられる。なお、半導体パラメーターアナライザーのようにＤＣ的な評価も可能である。
また、書き込み／消去の合間に、プローブ対の他の１つを用いて読み出しを実行する。読み出しは、不揮発性メモリセルＭＣ（セルパターン６１）に、１０〜１０００ｎｓｅｃ幅、０．１〜０．５Ｖ程度の電圧パルスを印加し、可変抵抗層（記録ビット）６１ｉの抵抗値、電流、電圧等を測定することにより行う。必要に応じて、保護抵抗などの付随する回路も用いることができる。
（第１の実施例）
第１の実施例に係るセルパターン６１において、可変抵抗層６１ｉは、プラズマＣＶＤ法を用いて作製され、シリコン（Ｓｉ）、炭素（Ｃ）及び水素（Ｈ）から構成される膜を適用した。Ｓｉ、Ｃ、Ｈを主成分とする可変抵抗層６１ｉの成膜には、ＣＶＤ法の他にスパッタ法などを用いることができる。可変抵抗層６１ｉを成膜する場合、ＣＶＤ法では、トリメチルシラン（ＣＨ３）３ＳｉＨ、ジメチルシラン（ＣＨ３）２ＳｉＨ２等のシラン（ＳｉＨ４）系ガス、およびＣ２Ｈ２、Ｃ２Ｈ４、Ｃ３Ｈ６等の炭化水素（ＣＨ）系のガスを反応ガスとして用いることができる。この膜に窒素を含有させる場合は、Ｎ２、ＮＨ３等を添加することによって可能となる。キャリアガスはＨｅ、Ａｒ等の不活性ガスが用いられる。成膜温度は、３００℃から５００℃程度の範囲で行うことができるが、求める膜特性に応じて、より低温、または高温で成膜することも問題ない。他の成膜条件、例えばＲＦパワーやガス流量、ガス圧、スペーサーの距離等の効果は別とすると、一般的にはより低温で成膜した場合は水素量が多く、比較的低密度の膜になり易く、一方より高温では逆に水素量が低く、比較的密度の高い膜を得易い。
第１の実施例に係るセルパターン６１において、可変抵抗層６１ｉは、プラズマＣＶＤ法を用いて作製され、シリコン（Ｓｉ）、炭素（Ｃ）及び水素（Ｈ）から構成される膜を適用した。Ｓｉ、Ｃ、Ｈを主成分とする可変抵抗層６１ｉの成膜には、ＣＶＤ法の他にスパッタ法などを用いることができる。可変抵抗層６１ｉを成膜する場合、ＣＶＤ法では、トリメチルシラン（ＣＨ３）３ＳｉＨ、ジメチルシラン（ＣＨ３）２ＳｉＨ２等のシラン（ＳｉＨ４）系ガス、およびＣ２Ｈ２、Ｃ２Ｈ４、Ｃ３Ｈ６等の炭化水素（ＣＨ）系のガスを反応ガスとして用いることができる。この膜に窒素を含有させる場合は、Ｎ２、ＮＨ３等を添加することによって可能となる。キャリアガスはＨｅ、Ａｒ等の不活性ガスが用いられる。成膜温度は、３００℃から５００℃程度の範囲で行うことができるが、求める膜特性に応じて、より低温、または高温で成膜することも問題ない。他の成膜条件、例えばＲＦパワーやガス流量、ガス圧、スペーサーの距離等の効果は別とすると、一般的にはより低温で成膜した場合は水素量が多く、比較的低密度の膜になり易く、一方より高温では逆に水素量が低く、比較的密度の高い膜を得易い。
抵抗変化層の組成は、炭素（Ｃ）、Ｓｉ、水素（Ｈ）、または炭素（Ｃ）、Ｓｉ、水素（Ｈ）、と窒素（Ｎ）、酸素（Ｏ）から選ばれる少なくともいずれか１種類以上の元素で構成される膜が好適であり、その組成範囲がＳｉｘ（ＣａＮｂＯｃ）ｙＨｚとした場合、その範囲が５≦ｘ≦４０、２０≦ｙ≦６６、３０≦ｚ≦６５、５０≦ａ≦１００、０≦ｂ≦２０、０≦ｃ≦４の範囲がより好適である。前記組成の化合物が、Ｓｉ−Ｃ、−Ｓｉ−（ＣＨ３）ｘ、−Ｓｉ−Ｈ−、−Ｃ＝Ｃ−、−ＣＨ２−、−Ｓｉ−ＮＨ−Ｓｉ−、−ＮＨｘ、−Ｓｉ−Ｃ６Ｈｘから選ばれる少なくともいずれか２種類以上の結合を有するものが、よりスイッチング特性が良好である。この組成の膜は、成膜直後の単層膜、５０〜１００ｎｍｔの電気抵抗率は１０４Ω・ｃｍ以上である。
種々プロセス条件を変えて実験したが、炭素と珪素（シリコンＳｉ）を主成分とする抵抗変化膜の組成を分析した一例を表２に示す。なお、組成分析は、ＳｉやＣについてはＩＣＰ、ＸＰＳ、ＲＢＳ等が用いられ、Ｈ、Ｎ、ＯについてはＨＦＳ、ＲＢＳ、ＸＰＳ、ＳＩＭＳ、ＴＯＦ−ＳＩＭＳ等が用いられる。
これらの膜中の元素の結合状態は、ＸＰＳ、ＦＴ−ＩＲ、ＴＯＦ−ＳＩＭＳ等を用いて得ることができる。表２にはこれらも合わせて記した。
可変抵抗層６１ｉの径φは、０．０５μｍであり、その高さＨは、７ｎｍである。ラインパターン５１及びラインパターン７１は、Ｗ（タングステン）で形成されている。可変抵抗素子Ｒを保護もしくは抵抗素子Ｒに印加される電流を制限する負性抵抗素子ＮＲとしてのトンネル・ダイオードＴＤＩの各層（半導体層６１ｅ及び半導体層６１ｆのそれぞれ）は、通常のＳｉのＰＮ接合ダイオードよりもドーパントの量を高くして形成した。その上下にはＳｉで形成された緩衝層（バッファー層６１ｄ及びバッファー層６１ｇ）として設けられている。
第１の実施例において、スイッチング特性を評価した結果、リセット状態（高抵抗状態）の抵抗値は、１０７Ω台、セット状態（低抵抗状態）の抵抗値は、１０４Ω台であった。セット／リセット時の印加電圧を最適な電圧の値より１．５倍、および２倍の電圧を印加したが、誤動作せず、かつその後に可変抵抗素子Ｒ（可変抵抗層６１ｉ）の破壊も認められなかった。また、サイクル寿命は、千サイクル以上は問題無く動作が可能であった。また、セット状態（低抵抗状態）の抵抗値は、１０４Ω台であり、セル電流（不揮発性メモリセルからの読み出し電流）は適正な範囲に抑えられ、消費電力も抑えられる。よって、誤スイッチ確率も低く抑えられ、且つ可変抵抗素子Ｒも保護することができ、加えて低消費電力で動作させることができた。
（第２の実施例）
第１の実施例と同様な構成（図８参照）において、可変抵抗層６１ｉは、プラズマＣＶＤ法を用いて作製され、炭素（Ｃ）及び水素（Ｈ）から構成される膜を適用した。可変抵抗層６１ｉの成膜には、ＣＶＤ法の他にスパッタ法などを用いることができる。可変抵抗層６１ｉを成膜する場合、ＣＶＤ法では、Ｃ２Ｈ２、Ｃ２Ｈ４、Ｃ３Ｈ６等の炭化水素（ＣＨ）系のガスを反応ガスとして用いることができる。キャリアガスはＨｅ、Ａｒ等の不活性ガスが用いられる。成膜温度は、３００℃から５００℃程度の範囲で行うことができる。
第１の実施例と同様な構成（図８参照）において、可変抵抗層６１ｉは、プラズマＣＶＤ法を用いて作製され、炭素（Ｃ）及び水素（Ｈ）から構成される膜を適用した。可変抵抗層６１ｉの成膜には、ＣＶＤ法の他にスパッタ法などを用いることができる。可変抵抗層６１ｉを成膜する場合、ＣＶＤ法では、Ｃ２Ｈ２、Ｃ２Ｈ４、Ｃ３Ｈ６等の炭化水素（ＣＨ）系のガスを反応ガスとして用いることができる。キャリアガスはＨｅ、Ａｒ等の不活性ガスが用いられる。成膜温度は、３００℃から５００℃程度の範囲で行うことができる。
可変抵抗層６１ｉの径φは、０．０５μｍであり、その高さＨは、１０ｎｍである。ラインパターン５１はＷ（タングステン）で形成され、ラインパターン７１はＴｉＮで形成されている。可変抵抗素子Ｒを保護もしくは可変抵抗素子Ｒに印加される電流を制限する負性抵抗素子ＮＲとして、トンネル・ダイオードＴＤＩ（半導体層６１ｅ及び半導体層６１ｆ）を用いた。その上下にはＳｉで形成された緩衝層（バッファー層６１ｄ及びバッファー層６１ｇ）として設けられている。
スイッチング特性を評価した結果、リセット状態（高抵抗状態）の抵抗値は、１０６Ω台、セット状態（低抵抗状態）の抵抗値は、１０３Ω台であった。セット／リセット時の印加電圧を最適な電圧の値より１．５倍、および２倍の電圧を印加したが、誤動作せず、かつその後に可変抵抗素子Ｒ（可変抵抗層６１ｉ）の破壊も認められなかった。また、サイクル寿命は、千サイクル以上は問題無く動作が可能であった。また、セット状態（低抵抗状態）の抵抗値は、１０４Ω台であり、セル電流（不揮発性メモリセルからの読み出し電流）は適正な範囲に抑えられ、消費電力も抑えられる。よって、誤スイッチ確率を低く抑え、且つ可変抵抗素子Ｒも保護することができ、加えて低消費電力で動作させることができた。
１、１ｉ、１００ 不揮発性半導体記憶装置、６１ｄ、１６１ｄ バッファー層、６１ｅ、１６１ｅ１〜１６１ｅ３ 半導体層、６１ｆ、１６１ｆ１、１６１ｆ２ 半導体層、６１ｇ、１６１ｇ バッファー層、ＢＬ ビット線、ＭＣ、ＭＣ１００ 不揮発性メモリセル、ＮＲ、ＮＲ１００ 負性抵抗素子、Ｒ 可変抵抗素子、ＲＴＤ 共鳴トンネル・ダイオード、ＴＤＩ トンネル・ダイオード、ＷＬ ワード線。
Claims (5)
- 第１のラインと、
前記第１のラインに交差する第２のラインと、
前記第１のラインと前記第２のラインとが交差する位置に配されたメモリセルと、
を備え、
前記メモリセルは、
可変抵抗素子と、
前記可変抵抗素子と直列に接続された負性抵抗素子と、
を有する
ことを特徴とする不揮発性半導体記憶装置。 - 前記負性抵抗素子は、トンネル・ダイオードを含む
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 前記負性抵抗素子は、共鳴トンネル・ダイオードを含む
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。 - 前記共鳴トンネル・ダイオードは、
ＳｉＧｅ、Ｓｉ、ＣａＦ、ＣｄＦ、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＩｎＳｂ、ＡｌＳｂ、ＧａＳｂからなる群から選ばれる第１の材料で形成された第１の層と、
前記群から選ばれる第２の材料で形成された第２の層と、
が交互に積層されている
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。 - 前記メモリセルは、
前記負性抵抗素子の一端に接続された第１のバッファー部と、
前記負性抵抗素子の他端に接続された第２のバッファー部と、
をさらに有する
ことを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
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