JPWO2015105123A1 - 共鳴トンネルダイオード素子及び不揮発性メモリ - Google Patents

Abstract

超高速動作が可能で、生産性が高く、低損失で低消費電力な共鳴トンネルダイオード素子及びこれを用いた不揮発性メモリを提供する。共鳴トンネルダイオード素子において、複数のバリア層と該バリア層間の井戸層とからなる量子井戸の井戸層に、分極または組成傾斜によるポテンシャル傾斜を備え、サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位を前記量子井戸に設ける。または、井戸層とバリア層間に、井戸層及びバリア層のいずれともバンドギャップの異なる中間層を備え、サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位を前記量子井戸に設ける。サブバンド遷移が可能な共鳴トンネルダイオード素子により、電子蓄積及び電子放出により双安定状態を記憶する不揮発性メモリを実現する。

Description

本発明は、共鳴トンネルダイオード（Ｒｅｓｏｎａｎｔ Ｔｕｎｎｅｌｉｎｇ Ｄｉｏｄｅ、以下、「ＲＴＤ」ともいう。）素子及びこれを用いた不揮発性メモリに関する。

従来から、半導体技術分野においてトンネルデバイスの研究開発が進められている。トンネルダイオードの中で、共鳴トンネル現象を利用したトンネルダイオードは、共鳴トンネルダイオード（ＲＴＤ）と呼ばれる。ここで、共鳴トンネル現象とは、ポテンシャル障壁に挟まれた量子井戸の量子準位に等しいエネルギーを持つ電子又は正孔のキャリアがその量子井戸をトンネルする現象をいう。共鳴トンネルダイオードは、負性抵抗素子や発振器として期待されている。

ところで、近年の情報通信技術の飛躍的進歩により、情報通信機器の消費電力増大が懸念されている。現在のコンピュータシステムでは、システム動作中は、動作すべき構成要素以外も稼働させている。これに対して、システム動作中であっても、真に動作すべき構成要素以外の電源を積極的に遮断することにより、大幅な省電力を実現する新たな技術「ノーマリーオフコンピューティング」が提案されている。この技術を用いることで、コンピューティングシステムにおける大幅な低消費電力化が期待されている。

現在、不揮発性メモリは、消費電力が小さく、高集積化が可能、読み出し速度が高速という優れた特徴を持ち、すでに実用化されている。Ｓｉ半導体を利用したフラッシュメモリなどがある。

ノーマリーオフコンピューティング技術では、現在実用化されているフラッシュメモリなどの不揮発性メモリに加えて、異なる速度領域で動作し、消費電力を低減できる新たな不揮発性メモリが不可欠である。現在よりもさらに低消費電力、高集積化、超高速動作が可能な新たな不揮発性メモリが求められている。その候補として、磁気抵抗メモリ（ＭＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）、相変化メモリ（ＰＲＡＭ）などの新たな不揮発性メモリが開発されている。特に、磁気抵抗メモリ（ＭＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）は、高性能化、および、低コスト化が可能であることから注目されている。

また、それらに代わる新たな不揮発性メモリとして、共鳴トンネルダイオード（ＲＴＤ）とサブバンド間遷移を用いた抵抗変化型メモリが提案されている（非特許文献１参照）。ＲＴＤによる微分負性抵抗と高速ＬＯフォノン散乱（散乱時間：０.０２〜０.２ｐｓ程度）を利用するため、ピコ秒オーダーの超高速動作が可能であり、また、低損失であるため、低消費電力な不揮発メモリを期待できる。ＭＲＡＭやＦｅＲＡＭと同等、あるいは、それ以上の高速動作を実現できる可能性がある。

提案されたＲＴＤ抵抗変化型メモリは、Ｓｉ／ＣａＦ₂／ＣｄＦ₂系ＲＴＤにおける抵抗値の双安定状態（高抵抗状態および低抵抗状態）を利用するものである。

本発明者らは、サブバンド間遷移を利用した半導体素子について研究開発を進めてきた（特許文献１参照）。

先行文献調査をしたところ、ＧａＡｓ／ＡｌＡｓ多重量子井戸構造を有する、高周波域でのノイズ特性を改善したＲＴＤ構造の超高速フォノンデバイスが、提案されている（特許文献２参照）。また、ＲＴＤを用いた不揮発性メモリが提案されている（特許文献３参照）。また、ＧａＮベースのＲＴＤ構造の電圧電流特性が報告され、結晶欠陥による電子トラップによってトンネル電流が流れなくなり高抵抗状態となる問題があるので結晶欠陥を減少させる改善法が提案されている（非特許文献２参照）。また、デバイス特性向上のために、ＲＴＤ構造の量子井戸層に電極を追加した三端子型素子も提案されている（非特許文献３参照）。

特許５２０７３８１号 特開２００４−１５３１６７号公報 特開平８−２１３５６１号公報

Ｊ．Ｄｅｎｄａ他，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５２，０４ＣＪ０７（２０１３）． Ｌｅｃｏｎｔｅ他、Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ｃ）５，Ｎｏ．２，４３１−４３４（２００８） Ｔ．Ｗａｈｏ他、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３０，Ｌ２０１８（１９９１）． Ｊ．Ｌｉｅ他、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．８１，Ｎｏ．１８，３３６５−３３６７（２００２） Ｋ．Ｏｏｙａｍａ他、Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．４９，Ｎｏ．１０，１０１００１（２０１０）

従来技術のＲＴＤ抵抗変化型メモリは、Ｓｉ／ＣａＦ₂／ＣｄＦ₂系ＲＴＤであり、Ｓｉ基板上へのＭＢＥ結晶成長によって実現できるという特徴を持つが、ＭＯＶＰＥ結晶成長などを用いた大量生産技術は現在では確立されていない。

図１８に、従来型の、ＲＴＤ抵抗変化型メモリを実現しているＳｉ／ＣａＦ₂／ＣｄＦ₂系ＲＴＤを示す。Ｓｉ／ＣａＦ₂／ＣｄＦ_２系ＲＴＤ素子は、図１８に示すように、２層のｉ（ｉｎｔｒｉｎｓｉｃ）−ＣａＦ₂バリア層（６７、６９）と、該２つのバリア層で囲まれたｉ−ＣｄＦ₂井戸層６８とを備え、さらに、一方のバリア層６７に隣接して、ｉ−Ｓｉ層６６、Ａｌ層６５、Ａｕ層６４、の順にエミッタ側の積層構造を備え、他方のバリア層６９に隣接して、ｎ−Ｓｉ層６１０、ＣｏＳｉ層６１１、の順にコレクタ側の積層構造を備えている。エミッタ電極の伝導帯の上のエネルギー準位（フェルミ準位）を６１Ｅ_f、エミッタ電極の伝導帯の底のエネルギー準位を６２Ｅ_c、コレクタ電極の伝導帯の上のエネルギー準位（フェルミ準位）を６１３Ｅ_f’、コレクタ電極の伝導帯の底のエネルギー準位を６１４Ｅ_c’と表す。介在層であるｉ−Ｓｉ層６６は、Ａｌ層６５及びＡｕ層６４からなる電極層であるエミッタ層６３と、バリア層６７との間に位置し、介在層であるｎ−Ｓｉ層６１０は、ＣｏＳｉ層６１１からなる電極層であるコレクタ層６１２と、バリア層６９との間に位置している。図１８に示すように、介在層によって、エミッタ層およびコレクタ層の伝導帯底に、バンド不連続量（ΔＥ_c６１５及びΔＥ_c’６１６）を設け、これを用いた電子の閉じ込めによって抵抗変化（高抵抗状態および低抵抗状態）を実現している。図１８は無バイアス時を示す。

従来のＲＴＤ抵抗変化型メモリでは、図１８に示すようなＳｉ／ＣａＦ₂／ＣｄＦ₂系ＲＴＤにおいて、順バイアス（エミッタ層６３を接地し、コレクタ層６１２に正電圧）を印加し、第２量子準位（Ｅ_R2６１７）に電子を通過させてトンネル電流を流す。この時、第２量子準位（Ｅ_R2６１７）を通過する電子（トンネル電流を寄与する電子６１９）をサブバンド間遷移６２０によって、第１量子準位（Ｅ_R1６１８）に遷移させる。また、Ｅ_R1６１８を伝導帯底でのバンド不連続量（ΔＥ_c６１５及びΔＥ_c’６１６）よりも低くなるように設計することで、サブバンド間遷移された電子が量子井戸内に閉じ込められ蓄積される。この蓄積された電子６２１によって、ＲＴＤが低抵抗状態から高抵抗状態に変化する。また、逆バイアス（エミッタ層６３を接地し、コレクタ層６１２に負電圧）をかけることで、量子井戸内に蓄積した電子６２１が放出されるため、高抵抗状態から低抵抗状態に戻すことができる。即ち、抵抗変化型メモリのリセット動作を実現できる。

ＲＴＤ抵抗変化型メモリを実用化するには、ＭＲＡＭやＦｅＲＡＭと同じような大量生産技術を実現する必要がある。且つ、従来の不揮発メモリや電子回路素子との集積化が可能で、Ｓｉ基板上へ結晶成長を可能とすることが望まれる。また、サファイア、ＧａＮ、ＳｉＣ、ダイヤモンド基板などへも成長できる方が望ましい。

従来のＳｉ／ＣａＦ₂／ＣｄＦ₂系以外の半導体材料を用いて、抵抗変化型メモリを実現しようとすると、次のような問題がある。サブバンド間遷移によって、量子井戸内に蓄積した電子を閉じ込めるには、図１８に示すような、伝導帯底でのバンド不連続量（ΔＥ_c６１５及びΔＥ_c’６１６）や、電子蓄積のための第１量子準位（Ｅ_R1６１８）を実現することが必要である。Ｓｉ／ＣａＦ₂／ＣｄＦ₂系ＲＴＤのように、Ａｌ層６５、Ａｕ層６４、ＣｏＳｉ層６１１等のＡｌやＣｏの金属バンドギャップと半導体バンドギャップを利用して、バンド不連続量を形成することは極めて特殊な組み合わせであり、ＧａＮあるいはＧａＡｓなどの代表的な半導体材料では困難である。

また一方で、非特許文献１のＳｉ／ＣａＦ₂／ＣｄＦ₂系ＲＴＤでは、ＣａＦ₂やＣｄＦ₂と格子定数がほぼ等しいＳｉ基板上のみに成長可能であり、サファイア、ＳｉＣ、ダイヤモンド、ＧａＮなどの高耐電圧や高熱伝導性などの耐環境性に優れた基板上に成長することができないという問題がある。

特許文献３の従来ＲＴＤ素子を用いた不揮発性メモリでは、ＲＴＤ素子以外にもピラー構造を必須とするために、高密度化が困難であるという問題がある。

非特許文献４および５では、ＧａＮおよびＡｌＮなどの窒化物半導体では、結晶欠陥に起因したエネルギー準位（Ｄｅｅｐ ｌｅｖｅｌ、あるいは、Ｅ_DLとも呼ぶ。）が存在することが明らかにされている。そして、それらがデバイス動作を不安定にするという問題がある。

本発明は、これらの問題を解決しようとするものであり、低消費電力化、高集積化、超高速動作、高耐環境性に優れたＲＴＤ素子を提供すること、及び該ＲＴＤ素子による不揮発性抵抗変化型メモリを提供することを目的とする。従来のＳｉ／ＣａＦ₂／ＣｄＦ₂系ＲＴＤ素子とは異なる半導体材料を用いて、ＲＴＤ素子を提供すること、及び該ＲＴＤ素子による不揮発性抵抗変化型メモリを提供することを目的とする。また、窒化物半導体等のＲＴＤ素子を提供することを目的とし、また、設計性および生産性に優れたＲＴＤ素子及び抵抗変化型メモリを提供することを目的とする。

本発明は、前記目的を達成するために、以下の特徴を有する。

本発明の共鳴トンネルダイオード素子は、複数のバリア層と該バリア層間の井戸層とからなる量子井戸の井戸層に、分極または組成傾斜によるポテンシャル傾斜を備え、サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位を前記量子井戸に有することを特徴とする。

本発明の共鳴トンネルダイオード素子は、複数のバリア層と該バリア層間の井戸層とからなる量子井戸の、該井戸層と該バリア層間に、該井戸層及び該バリア層のいずれともバンドギャップの異なる中間層を備え、サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位を前記量子井戸に有することを特徴とする。井戸層とバリア層のいずれともバンドギャプの異なる中間層とは、例えば、井戸層とバリア層のいずれとも異なる組成を持つ中間層である。中間層は、バリア層よりも低いバンドギャップを有し、井戸層よりも高いバンドギャップを有する層であることが好ましい。中間層は、量子井戸内に蓄積した電子が、バリア層の結晶欠陥を介して放出されることを防ぐ層である。中間層は、複数あるバリア層と井戸層の間のうちのいずれか１つ以上に設ける。中間層を複数の互いにバンドギャップ構造の異なる積層構造で構成することも可能である。複数の積層構造で構成する場合は、バリア層に近い側から、第１の中間層、第２の中間層、・・第ｎの中間層と呼び、各層のバンドギャップは、第１の中間層、第２の中間層・・・第ｎの中間層の順で、バンドギャップが低くなるように構成することが好ましい。組成変化あるいはバンドギャップの変化に伴い、Ｄｅｅｐ ｌｅｖｅｌも変化するため、バンドギャップの異なる中間層をバリア層の隣に形成することで結晶欠陥に起因するリーク電流を抑制することができる。また、この効果は、中間層を複数の互いにバンドギャップ構造の異なる積層構造で構成することで強化できる。中間層を第１及び第２の中間層で構成する場合、第１の中間層は、結晶欠陥に起因するリーク電流抑制、及び蓄積電子の閉じ込めのための層であり、第２の中間層は、主として蓄積された電子を井戸層に強く閉じ込めるための層である。中間層は、これらの複数の積層構造からなる中間層は、組成傾斜により実現することもできる。

前記サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位は、トンネルに寄与する電子よりも低いエネルギーを持つ量子準位であることを特徴とする。前記量子井戸の両側に隣接して設けられるエミッタ及びコレクタの伝導帯の底に形成されたポテンシャル傾斜が、電子の閉じ込め構造として機能することが好ましい。また、本発明の共鳴トンネルダイオード素子は、代表的には、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、及びＡｌＮのいずれか１以上の層を含む窒化物半導体からなる。

本発明の共鳴トンネルダイオード素子を備える不揮発性メモリは、サブバンド遷移による電子蓄積及び電子放出により双安定状態を記憶することを特徴とする。

本発明では、半導体の持つピエゾ分極および自発分極、又は混晶材料での組成傾斜を用いて、ＲＴＤ素子において量子井戸に三角形状等の緩やかなポテンシャル変化を形成することにより、エミッタ層の伝導帯底よりも低いエネルギーの量子準位を形成し、サブバンド間遷移による量子準位への蓄積を可能とする。

量子井戸の両隣のエミッタ及びコレクタの伝導帯底に、分極あるいは組成傾斜等によって発生するポテンシャル傾斜変化を形成することで、蓄積した電子の閉じ込め構造を形成することができる。その結果、金属や半導体などの複数の異種材料を組み合わせることなく、ＲＴＤ抵抗変化型メモリを実現することができる。

また、前記量子井戸の井戸層とバリア層の間に、井戸層とバリア層とは異なるバンドギャップを持つ中間層を、混晶材料の組成変化などを用いて形成することにより、前記量子井戸内に蓄積した電子が、バリア層の結晶欠陥を介して放出されることを防ぐことが可能となるので、安定性に優れたＲＴＤ抵抗変化型メモリを実現することができる。

また、本発明では、半導体の自発分極やピエゾ分極、混晶材料の組成変化によりＲＴＤ素子の各層を形成することで、結晶構造あるいは格子定数が異なる半導体基板への成長が可能になるため、サファイア、ＳｉＣ、ダイヤモンド、ＧａＮなどの高熱伝導性に優れた基板上への成長も可能になる。これにより、不揮発性メモリの高温動作化や高密度化が可能となる。また、Ｓｉ基板上へのＭＯＶＰＥによって結晶成長することも可能であるため、従来Ｓｉベースのメモリ素子や電子回路とのハイブリット集積化による高機能化も可能になる。

本発明の実施の形態に係る窒化物半導体によるＲＴＤを示す模式図である。 第１の実施の形態にかかるＲＴＤを用いた抵抗変化型メモリの無バイアス時の模式図である。 第１の実施の形態にかかるＲＴＤを用いた抵抗変化型メモリの順バイアス時の模式図である。 第１の実施の形態にかかるＲＴＤを用いた抵抗変化型メモリの逆バイアス時の模式図である。 第１の実施の形態にかかるＲＴＤの電流電圧特性における抵抗変化型メモリ効果を示す図である。 第１の実施の形態にかかるＲＴＤの結晶構造を示す模式図である。 第２の実施の形態にかかるＲＴＤの結晶構造を示す模式図である。 バリア層に結晶欠陥によるエネルギー準位Ｅ_DLが存在する場合のＲＴＤを用いた抵抗変化型メモリの順バイアス時の模式図である。 図８にかかるＲＴＤの電流電圧特性における不安定性を示す図である。 図８にかかるＲＴＤの電流電圧特性における安定性を示す図である。 第３の実施の形態にかかるＲＴＤを用いた抵抗変化型メモリの順バイアス時の模式図である。 第４の実施の形態にかかるＲＴＤを用いた抵抗変化型メモリの無バイアス時の模式図である。 第４の実施の形態にかかるＲＴＤを用いた抵抗変化型メモリの順バイアス時の模式図である。 第４の実施の形態にかかるＲＴＤにおいて第１及び第２の中間層をコレクタ側のみに挿入した抵抗変化型メモリの順バイアス時の模式図である。 第４の実施の形態にかかるＲＴＤにおいて第１の中間層をエミッタ側に挿入しない抵抗変化型メモリの順バイアス時の模式図である。 第４の実施の形態にかかるＲＴＤにおいて中間層に組成傾斜を用いた抵抗変化型メモリの順バイアス時の模式図である。 本発明の２端子金属電極を示す模式図である。 従来技術のＲＴＤ素子による抵抗変化型メモリを示す模式図である。

本発明の実施の形態について以下説明する。

本発明は、新しい構造の共鳴トンネルダイオード素子を提供するものである。本発明者らは、上記課題を解決するために、ピエゾ分極や自発分極等あるいは混晶材料の組成変化を利用することにより、新規なエネルギー準位構造を備える共鳴トンネルダイオード素子を提供するものである。また、本願の共鳴トンネルダイオード素子の抵抗の双安定状態を利用した不揮発抵抗変化型メモリを提供するものである。

本発明では、半導体の分極効果あるいは混晶材料の組成変化を用いて、ＲＴＤの量子井戸の井戸層の底にほぼ三角形状に類似する緩やかなポテンシャルの傾斜変化を形成する。これにより、ＲＴＤのトンネル電流を形成している電子をサブバンド間遷移によって、量子準位に電子を蓄積することを可能にする。電子蓄積による低抵抗状態から高抵抗状態への変化を利用することで、超高速な抵抗変化型メモリを実現するものである。また、従来の金属や半導体の異種材料の組み合わせを用いることなく、また、ＭＯＶＰＥを用いたＳｉ基板をはじめとする半導体基板上への結晶成長も可能となるため、大量生産および低コスト化、従来素子とのハイブリット集積化による高性能化を実現できるものである。

より具体的には、本発明では、代表的な構造として、窒化物半導体の持つピエゾ分極若しくは自発分極又は組成傾斜により、ＲＴＤに量子井戸の井戸層、さらに好ましくは、量子井戸両隣のエミッタとコレクタ伝導帯底に三角形状の緩やかなポテンシャルの傾斜変化を形成することにより、電子蓄積のための量子準位を設ける。本発明では、窒化物半導体等のＲＴＤの量子井戸でのトンネル電流用の量子準位を通過する一部の電子をサブバンド間遷移させ、量子井戸への電子蓄積をすることで、低抵抗状態から高抵抗状態にさせ、抵抗変化型メモリを実現する。なお、量子井戸両隣のエミッタとコレクタ伝導帯底に三角形状の緩やかなポテンシャルの傾斜変化を形成しない場合でも、サブバンド間遷移のような弾性散乱によって、トンネル電子の波数が変化することで、トンネル電流としては寄与しなくなるので、電子蓄積のための量子準位を設けることが可能である。また、量子井戸両隣のエミッタコレクタでのポテンシャル傾斜は、蓄積した電子の閉じ込めを増強するのに有効である。

本発明のＲＴＤ素子の構造及び動作原理について、窒化物半導体を例にして、図１を参照して説明する。図１は、本発明のＲＴＤ素子の構造及び順バイアス時のエネルギーコンダクションバンド構造である。図１のＲＴＤ素子は、エミッタ層１３、スペーサー層１４、バリア層１５、井戸層１６、バリア層１７、スペーサー層１８、コレクタ層１９の順に積層された積層構造を備える。バリア層１５と井戸層１６とバリア層１７とからなる量子井戸構造は、例えば、ｕ（ｕｎｄｏｐｅｄ、以下アンドープを表す。）−ＡｌＮバリア層１５、ｕ−ＧａＮ井戸層１６、ｕ−ＡｌＮバリア層１７で形成する。量子井戸の一方の外側のエミッタ電極側に、バリア層１５に隣接し、スペーサー層１４を介してエミッタ層１３を設ける。例えば、スペーサー層１４としてｕ−ＧａＮスペーサー層、エミッタ層１３としてｎ−ＧａＮエミッタ層１３を用いることができる。量子井戸の他方の外側のコレクタ電極側に、バリア層１７に隣接し、スペーサー層１８を介してコレクタ層１９を設ける。例えば、スペーサー層１８としてｕ−ＧａＮスペーサー層、コレクタ層１９としてｎ−ＧａＮコレクタ層１９を用いることができる。

本発明のＲＴＤ素子は、例えば、分極によって発生する量子井戸での三角形状の緩やかなポテンシャルの傾斜変化１２０を利用することで、トンネル電流１１６、即ち、トンネルに寄与する電子１１７よりも低いエネルギーを持つ量子準位（Ｅ_R1１１５あるいはＥ_R2１１５’）を量子井戸内に形成する。この量子準位（Ｅ_R1１１５あるいはＥ_R2１１５’）を、電子を蓄積させるための量子準位とする（図１８の第１量子準位Ｅ_R1６１８に対応）。また、本発明のＲＴＤ素子は、量子井戸構造両隣のエミッタ及びコレクタの伝導帯底に、分極によって発生する三角形状の緩やかなポテンシャルの傾斜変化（ΔＥ_c１１２あるいはΔＥ_c’１１３）を電子の閉じ込め構造として備える。そして、本発明のＲＴＤ素子は、電子の蓄積に用いる量子準位（Ｅ_R1１１５あるいはＥ_R2１１５’）よりも高いエネルギー位置にある量子準位（Ｅ_R3１１４あるいはＥ_R4１１４’）を、トンネル電流１１６を流すための量子準位として備える（図１８の第２量子準位Ｅ_R2６１７に対応）。これにより、量子準位（Ｅ_R3１１４あるいはＥ_R4１１４’）を通過するトンネルに寄与する電子１１７の一部が、サブバンド間遷移１１８によって、量子準位（Ｅ_R1１１５あるいはＥ_R2１１５’）へ遷移する。遷移した電子は、伝導帯の底での緩やかなポテンシャルの傾斜変化（ΔＥ_c１１２あるいはΔＥ_c’１１３）と２つのバリア層（１５、１７）によって、強い量子力学的反射を受けるために、量子準位（Ｅ_R1１１５あるいはＥ_R2１１５’）に蓄積される。また、この量子準位（Ｅ_R1１１５あるいはＥ_R2１１５’）は、エミッタ伝導帯の底（Ｅ_c１２）よりも低いエネルギー位置にあるため（順バイアス時）、量子準位（Ｅ_R1１１５あるいはＥ_R2１１５’）に蓄積された電子１１９は、トンネル電流として寄与しないので、バイアス電圧が印加されても量子井戸外部へ移動することはない。しかし、量子井戸内に蓄積した電子１１９は、逆バイアスの電圧を印加し、量子準位（Ｅ_R1１１５あるいはＥ_R2１１５’）を介して、逆方向のトンネル電流を流すことで量子井戸外部へ放出できる。

図１中、エミッタ電極の伝導帯の電子フェルミ準位をＥ_f１１、エミッタ電極の伝導帯の底のエネルギー準位をＥ_c１２、コレクタ電極の伝導帯の電子フェルミ準位をＥ_f’１１０、コレクタ電極の伝導帯の底のエネルギー準位をＥ_c’１１１と表す。

図１に１２０として示した、分極によって形成される三角状ポテンシャルは、井戸層に位置している。エミッタ層がバリア層１５と隣接する部分に形成される三角状ポテンシャル（エミッタ層の伝導帯の底での緩やかなポテンシャルの傾斜変化（図中、１１２ΔＥ_cと表示））や、コレクタ層がバリア層１７と隣接する部分に形成される伝導帯の底での緩やかなポテンシャルの傾斜変化（コレクタ層の伝導帯の底でのバンド不連続、１１３ΔＥ_c’と表示）も、分極によって形成される三角状ポテンシャルである。

本願発明では、上述のように、窒化物半導体等におけるピエゾ分極や自発分極あるいは組成傾斜等を積極的に利用することにより、複数の異種材料を用いることなく、Ｓｉ／ＣａＦ₂／ＣｄＦ₂系ＲＴＤと同性能なＲＴＤ型抵抗変化メモリを作製する。

（第１の実施の形態）
本発明の第１の実施の形態について、図１乃至６を参照して以下説明する。図２乃至４は、本発明の実施の形態に係る窒化物半導体によるＲＴＤを用いた抵抗変化型メモリの動作原理を示す模式図である。図２は無バイアス時、図３は順バイアス時での電子蓄積、図４は逆バイアスでの電子放出時のエネルギーバンド構造を示している。図２乃至４は、図１と同様のＲＴＤ素子であり、説明を簡素化するために、図２乃至４では、図１とは異なり、電子蓄積のための量子準位、およびトンネル電子のための量子準位を、最小の数にして示している。

図２乃至４のＲＴＤ素子は、図１と同様、エミッタ層（２３ａ、ｂ、ｃ）、スペーサー層（２４ａ、ｂ、ｃ）、バリア層（２５ａ、ｂ、ｃ）、井戸層（２６ａ、ｂ、ｃ）、バリア層（２７ａ、ｂ、ｃ）、スペーサー層（２８ａ、ｂ、ｃ）、コレクタ層（２９ａ、ｂ、ｃ）の順に積層された積層構造を備える。図２乃至４のＲＴＤ素子は、分極等によって発生する量子井戸での三角形状の緩やかなポテンシャルの傾斜変化（２２０ａ、ｂ、ｃ）を利用することで、トンネル電流２１６ｂ、即ち、トンネルに寄与する電子２１７ｂよりも低いエネルギーを持つ量子準位Ｅ_R1２１５を量子井戸内に形成する。この量子準位Ｅ_R1２１５を電子を蓄積させるための量子準位とする。また、図２乃至４のＲＴＤ素子は、量子井戸構造両隣のエミッタ及びコレクタの伝導帯底に、分極等によって発生する三角形状の緩やかなポテンシャルの傾斜変化（（ΔＥ_c２１２ａ、ｂ、ｃ）あるいは（ΔＥ_c’２１３ａ、ｂ、ｃ））を電子の閉じ込め構造として備える。そして、電子の蓄積に用いる量子準位（Ｅ_R1２１５ａ、ｂ、ｃ）よりも高いエネルギー位置にある量子準位（Ｅ_R2２１４ａ、ｂ、ｃ）を、トンネル電流２１６ｂを流すための量子準位として備える。これにより、量子準位Ｅ_R2２１４を通過するトンネルに寄与する電子２１７ｂの一部が、サブバンド間遷移２１８ｂによって、量子準位Ｅ_R1２１５へ遷移する。

図５は、窒化物半導体のＲＴＤによる抵抗変化型メモリ効果を示す電流電圧特性である。量子井戸内に電子蓄積がない低抵抗状態３１での順方向特性、量子井戸内に電子蓄積時の高抵抗状態３２での順方向特性、及び蓄積した電子が放出している逆方向特性３３をそれぞれ示している。

低抵抗状態３１、高抵抗状態３２、逆方向特性３３について説明する。図３に示すように、順バイアスを印加すると、量子準位Ｅ_R2２１４ｂがフェルミ準位Ｅ_f２１ｂよりも低くなるため、トンネル電流２１６ｂが流れる。即ち、低抵抗状態（メモリＯＮの状態）となる。さらに電圧を印加し、サブバンド間遷移によって量子準位Ｅ_R1２１５ｂに蓄積される電子２１９ｂが増加していくと、ＲＴＤ内の電界分布、即ち、バンド構造が大きく変化する。このバンド構造の変化によって、量子準位Ｅ_R2２１４ｂがフェルミ準位Ｅ_f２１ｂよりも高くなるため、トンネル電流が流れなくなる。即ち、高抵抗状態３２（メモリＯＦＦ状態）になる。次に、図４に示すように、逆バイアスを印加することで、量子準位Ｅ_R1２１５ｃは、フェルミ準位Ｅ_f’２１０ｃと伝導帯の底Ｅ_c’２１１ｃとの間に位置させることができるので、逆方向のトンネル電流２１６ｃが流れる。この逆方向のトンネル電流２１６ｃによって、蓄積した電子２１９ｃが、エミッタ層２３ｃに放出される。即ち、電子放出３３（メモリリセット）が可能となる。上述の原理で、ＲＴＤでのサブバンド間遷移によって、抵抗変化型メモリが実現できる。

図６は、本実施の形態のＲＴＤの積層構造の模式図である。本実施の形態のＲＴＤは、基本的に窒化物半導体のヘテロ接合を用いたＲＴＤである。窒化物半導体によるＲＴＤには、バンドギャップの大きいＡｌＮバリア層（４６ａ、４８ａ）と、バンドギャップの小さいｕ−ＧａＮ井戸層４７ａと、ｕ−ＧａＮスペーサー層（４５ａ、４９ａ）とが、結晶成長によってヘテロ接合されている。具体的には、ｕ−ＡｌＮバリア層（４６ａ、４８ａ）が２ｎｍ、ｕ−ＧａＮ井戸層４７ａが２.５ｎｍ、ｕ−ＧａＮスペーサー層（４５ａ、４９ａ）が３ｎｍとなるような膜厚を結晶成長した。その結果、分極効果によって、図２乃至４に示すような、量子井戸、及び量子井戸両隣のエミッタとコレクタ伝導帯底に、三角形状の緩やかなポテンシャル傾斜変化を形成することができる。量子準位（Ｅ_R1、Ｅ_R2）及びポテンシャル傾斜変化（ΔＥ_c、ΔＥ_c’）の値は、ＡｌＮバリア層（４６ａ、４８ａ）、ＧａＮ井戸層４７ａ、ＧａＮスペーサー層（４５ａ、４９ａ）の厚さ、及びＡｌＮ層とＧａＮ層の各々で発生する自発分極とＡｌＮ層とＧａＮ層の界面で発生するピエゾ分極等の複数パラメータによって決定される。上述のような膜厚を用いた場合には、Ｅ_R1＝０.３ｅＶ、Ｅ_R2＝０.７ｅＶ、ΔＥ_c＝０.６ｅＶ、ΔＥ_c’＝０.６ｅＶ程度を実現できる。

本実施の形態に係る窒化物半導体によるＲＴＤを用いた抵抗変化型メモリの動作を、図２乃至５を参照して詳しく説明する。本実施の形態の窒化物半導体によるＲＴＤの電流電圧特性は、上述の膜厚のＲＴＤ構造とフェルミ準位Ｅ_f２１ａ（＝５０ｍｅＶ）、Ｅ_f’２１０ａ（＝５０ｍｅＶ）を用いることにより、図５に示すような、ピーク電圧Ｖ_peak３４が１.５Ｖ程度、ピーク電流Ｉ_peak３５が０.５ｍＡ程度となるように、微分負性抵抗を持つ電流電圧特性を実現できる。

図３に示すように、窒化物半導体によるＲＴＤに順バイアスを印加している場合に、Ｅ_R2（＝０.７ｅＶ）２１４ｂを通過している電子２１６ｂがサブバンド間遷移２１８ｂによって、Ｅ_R1（＝０.３ｅＶ）２１５ｂに遷移する。これにより、量子井戸内に電子が蓄積することで、低抵抗状態３１から高抵抗状態３２へ変化する。低抵抗状態３１で得られていた電流の最大値Ｉ_peak３５と、高抵抗状態３２で得られる電流の最小値Ｉ_valley３７（図５参照）によって、メモリＯＮ／ＯＦＦ（＝Ｉ_peak／Ｉ_valley）比が決められる。例えば、図６のような上述のＲＴＤ構造を用いることで、ＯＮ／ＯＦＦ比１０以上を実現できる。ＯＮ／ＯＦＦ比は、メモリ動作としては、一般的に高いほうが望ましい。また、メモリ動作電圧の調整、及び低消費電力化のために、電流の最大値に対応する電圧値Ｖ_peak３４を調整できることが望ましい。例えば、ＲＴＤ構造のｕ−ＧａＮ井戸層４７ａ、ｕ−ＡｌＮバリア層（４６ａ、４８ａ）の膜厚や、ｎ−ＧａＮエミッタ層４４ａ、ｎ−ＧａＮコレクタ層４１０ａへのＳｉドーピング量などのＲＴＤ構造を変化することによって、Ｅ_R1２１５ｂ、Ｅ_R2２１４ｂ、ΔＥ_c２１２ｂ、ΔＥ_c’２１３ｂ、Ｅ_f２１ｂ、Ｅ_f’２１０ｂが変化するため、Ｖ_peak３４も調整できる。

図４に示すように、窒化物半導体によるＲＴＤに逆バイアスを印加することにより、量子井戸から蓄積電子２１９ｃが放出され、電子放出２１６ｃ（トンネル電流（逆方向電流））が生じる。これにより、高抵抗状態３２から低抵抗状態３１に変化する（図５参照）ため、メモリがリセットされる。蓄積電子の放出電圧（Ｖ_release３８）は、Ｅ_R1２１５ｃ、Ｅ_R2２１４ｃ、ΔＥ_c２１２ｃ、ΔＥ_c’２１３ｃ、Ｅ_f２１ｃ、Ｅ_f’２１０ｃに依存する。上述の図６のＲＴＤ構造の場合、約−１．５Ｖ付近となる。メモリのリセット電圧となるＶ_release３８も調整できることが望ましい。ＲＴＤ構造変化によるＥ_R1、Ｅ_R2、ΔＥ_c、ΔＥ_c’、Ｅ_f、Ｅ_f’の変化によって、Ｖ_release３８も調整できる。

本実施の形態のＲＴＤは、上述のＲＴＤの基本構造（ｕ−ＡｌＮバリア層（４６ａ、４８ａ）、ｕ−ＧａＮ井戸層４７ａ、ｕ−ＧａＮスペーサー層（４５ａ、４９ａ））を備え、その他の層からなる。図６のように、本実施の形態のＲＴＤは、Ｓｉ基板４１ａ、ｕ−ＧａＮバッファ層４２ａ（１μｍ）、ｎ⁺−ＧａＮコンタクト層４３ａ（４００ｎｍ、Ｓｉ（３×１０¹⁸ｃｍ^-3）ドープ）、ｎ−ＧａＮエミッタ層４４ａ（５０ｎｍ、Ｓｉ（１.５×１０¹⁸ｃｍ^-3）ドープ）、ｕ−ＧａＮスペーサー層４５ａ（３ｎｍ）、ｕ−ＡｌＮバリア層４６ａ（２ｎｍ）、ｕ−ＧａＮ井戸層４７ａ（２.５ｎｍ）、ｕ−ＡｌＮバリア層４８ａ（２ｎｍ）、ｕ−ＧａＮスペーサー層４９ａ（３ｎｍ）、ｎ−ＧａＮコレクタ層４１０ａ（５０ｎｍ、Ｓｉ（１.５×１０¹⁸ｃｍ^-3）ドープ）、ｎ⁺−ＧａＮコンタクト層４１１ａ（３０ｎｍ、Ｓｉ（３×１０¹⁸ｃｍ^-3）ドープ）の順に積層された積層構造を備える。

本実施の形態において、結晶成長に用いる基板は、ＧａＮあるいはＡｌＮが成長可能なＳｉ基板やサファイア基板等である。Ｓｉ基板４１ａと窒化物半導体結晶成長膜（４３ａ〜４１１ａ）の格子定数、結晶構造の違いを緩和するために、Ｓｉ基板上に、アンドープで、１μｍ以上の膜厚を持つｕ−ＧａＮバッファ層４２ａを４００℃程度の低温にて成長する。前記電子蓄積のための量子準位（図１のＥ_R1１１５及びＥ_R2１１５’、図３のＥ_R1２１５ｂ）及びトンネル電流用の量子準位（図１のＥ_R3１１４及びＥ_R4１１４’、図３のＥ_R2２１４ｂ）を形成する量子井戸の井戸層（図１の１６、図２乃至図４の２６ａ、ｂ、ｃ）は、アンドープのｕ−ＧａＮ層である。量子井戸の井戸層の両隣にあるｕ−ＡｌＮバリア層（４６ａ、４８ａ）は、アンドープのＡｌＮである。ｕ−ＡｌＮバリア層の両隣にあるｕ−ＧａＮスペーサー層（４５ａ、４９ａ）は、ｎ−ＧａＮエミッタ層４４ａおよびｎ−ＧａＮコレクタ層４１０ａへの１.５×１０¹⁸ｃｍ^-3以上の高濃度のＳｉドーピングの際に、ｕ−ＡｌＮバリア層（４６ａ、４８ａ）へのＳｉ原子の拡散を抑制するために形成してあり、アンドープのｕ−ＧａＮ層である。結晶成長基板に金属オーミック電極を形成するために、エミッタおよびコレクタの両側には、さらに高濃度の３×１０¹⁸ｃｍ^-3以上をＳｉドーピングしたコンタクト層４３ａ、４１１ａが形成されている。

トンネル電流用の量子準位（図１のＥ_R3１１４又はＥ_R4１１４’、図３のＥ_R2２１４ｂ）を介したトンネル電流（図１の１１６、図３の２１６ｂ）によって、電流電圧特性に微分負性抵抗を実現し、トンネル電流を構成する一部が、電子蓄積のための量子準位（図１のＥ_R1１１５あるいはＥ_R2１１５’、図３のＥ_R1２１５ｂ）へサブバンド間遷移することで、量子井戸内に電子を蓄積する。この電子蓄積によって、ＲＴＤ素子が低抵抗状態から高抵抗状態へ変化し、また、蓄積した電子を放出することにより高抵抗状態から低抵抗状態に変化する抵抗変化（双安定性）が可能となった。ＲＴＤ素子を、本実施の形態の窒化物半導体の結晶成長層により作製することにより、該抵抗変化（双安定性）を実現でき、抵抗変化型の不揮発性メモリを作製できた。

本実施の形態における半導体結晶成長層は、ＭＯＶＰＥ法（有機金属気層成長法）による結晶成長が可能である。また、ＭＢＥ法（分子線エピタキシー法）、ＨＶＰＥ（ハイドライド気相成長）などによって、Ｓｉ基板等の上に連続成長によって形成することができる。

Ｓｉ基板以外にもサファイア基板、ＳｉＣ基板、ダイヤモンド基板、ＧａＮやＡｌＮ単結晶などの窒化物半導体が成長可能な基板を用いることができる。

ＲＴＤ素子を形成する材料の種類には、特に制限はないが、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮが代表的である。ＮをＡｓやＳｂで一部置換した、ＧａＮＡｓ、ＧａＮＳｂ、ＡｌＮＡｓ、ＡｌＮＳｂ、ＡｌＧａＮＡｓ、ＡｌＧａＮＳｂ、ＩｎＧａＮＡｓ、ＩｎＧａＮＳｂ、ＩｎＮＡｓ、ＩｎＮＳｂなどでも同様な効果を得ることができる。

（第２の実施の形態）
本発明の第２の実施の形態について、図７を参照して以下説明する。図７は、本実施の形態のＲＴＤの積層構造の模式図である。

第１の実地の形態のＲＴＤでは、メモリ動作電圧Ｖ_peak３４及び放出電圧Ｖ_release３８を変化するには、図３のＥ_R1２１５ｂ、Ｅ_R2２１４ｂ、ΔＥ_c２１２ｂ、ΔＥ_c’２１３ｂ、Ｅ_f２１ｂ、Ｅ_f’２１０ｂ（図４では、Ｅ_R1２１５ｃ、Ｅ_R2２１４ｃ、ΔＥ_c２１２ｃ、ΔＥ_c’２１３ｃ、Ｅ_f２１ｃ、Ｅ_f’２１０ｃ）を変化することが有効であることを述べ、それらは、ｕ−ＧａＮ井戸層４７ａ、ｕ−ＡｌＮバリア層４６ａ、４８ａの膜厚や、ｎ−ＧａＮエミッタ層４４ａ、ｎ−ＧａＮコレクタ層４１０ａへのＳｉドーピング量などのＲＴＤ構造の変化に対応することを述べた。本実施の形態では、ＧａＮ基板またはＡｌＮ基板の無極性・半極性面上に成長することで、ＲＴＤに分極を抑制し、混晶材料の組成を変化させることにより、図２乃至４に示すエネルギー構造を実現したものである。

本実施の形態のＲＴＤは、バンドギャップの大きいｕ−Ａｌ_1-yＧａ_yＮバリア層（４６ｂ、４８ｂ）と、バンドギャップの小さいｕ−Ｉｎ_xＧａ_1-xＮ井戸層４７ｂと、ｕ−Ｇａ_1-zＡｌ_zＮスペーサー層（４５ｂ、４９ｂ）とが、結晶成長によって接合されている。具体的には、ｕ−Ａｌ_1-yＧａ_yＮバリア層（４６ｂ、４８ｂ）が２ｎｍ、ｕ−Ｉｎ_xＧａ_1-xＮ井戸層４７ｂが２.５ｎｍ、ｕ−Ｇａ_1-zＡｌ_zＮスペーサー層（４５ｂ、４９ｂ）が３ｎｍとなるような膜厚を結晶成長した。その結果、図２乃至４に示すような、量子井戸、及び量子井戸両隣のエミッタとコレクタ伝導帯底に、三角形状のポテンシャルを形成することができる。

本実施の形態のＲＴＤは、上述のＲＴＤの基本構造（ｕ−Ａｌ_1-yＧａ_yＮバリア層（４６ｂ、４８ｂ）と、ｕ−Ｉｎ_xＧａ_1-xＮ井戸層４７ｂと、ｕ−Ｇａ_1-zＡｌ_zＮスペーサー層（４５ｂ、４９ｂ））を備え、その他の層からなる。図７のように、本実施の形態のＲＴＤは、無極性あるいは半極性面を持つＧａＮ基板４１ｂ、ｕ−ＧａＮバッファ層４２ｂ（１μｍ）、ｎ⁺−Ｇａ_1-zＡｌ_zＮコンタクト層４３ｂ（４００ｎｍ、Ｓｉ（３×１０¹⁸ｃｍ^-3）ドープ）、ｎ−Ｇａ_1-zＡｌ_zＮエミッタ層４４ｂ（５０ｎｍ、Ｓｉ（１.５×１０¹⁸ｃｍ^-3）ドープ）、ｕ−Ｇａ_1-zＡｌ_zＮスペーサー層４５ｂ（３ｎｍ）、ｕ−Ａｌ_1-yＧａ_yＮバリア層４６ｂ（２ｎｍ）、ｕ−Ｉｎ_xＧａ_1-xＮ井戸層４７ｂ（２.５ｎｍ）、ｕ−Ａｌ_1-yＧａ_yＮバリア層４８ｂ（２ｎｍ）、ｕ−Ｇａ_1-zＡｌ_zＮスペーサー層４９ｂ（３ｎｍ）、ｎ−Ｇａ_1-zＡｌ_zＮコレクタ層４１０ｂ（５０ｎｍ、Ｓｉ（１.５×１０¹⁸ｃｍ^-3）ドープ）、ｎ⁺−Ｇａ_1-zＡｌ_zＮコンタクト層４１１ｂ（３０ｎｍ、Ｓｉ（３×１０¹⁸ｃｍ^-3）ドープ）の順に積層された積層構造を備える。

図７の４３ｂから４１１ｂのように、ＧａＮやＡｌＮ層へＩｎやＡｌを添加し、Ｉｎ_xＧａ_1-xＮ、Ａｌ_1-yＧａ_yＮ、Ｇａ_1-zＡｌ_zＮのように組成を変化することにより、図３のＥ_R1２１５ｂ、Ｅ_R2２１４ｂ、ΔＥ_c２１２ｂ、ΔＥ_c’２１３ｂ、Ｅ_f２１ｂ、Ｅ_f’２１０ｂ、図４のＥ_R1２１５ｃ、Ｅ_R2２１４ｃ、ΔＥ_c２１２ｃ、ΔＥ_c’２１３ｃ、Ｅ_f２１ｃ、Ｅ_f’２１０ｃを変化することができる。さらに、ＧａＮへＩｎやＡｌを添加した場合、伝導帯底Ｅ_ｃとＥ_c’（２２ｂ、２１１ｂ）を独立に変化させることもできるため、メモリ動作電圧Ｖ_peak３４や放出電圧Ｖ_release３８の制御範囲を広げることが可能となる。

図７の組成傾斜については、例えば次のように組成傾斜させるとよい。
（１）ｎ⁺−Ｇａ_1-zＡｌ_zＮコンタクト層４３ｂとして、基板側から、Ａｌの組成がｚ＝０.１から０.５の範囲である層を形成し、
（２）ｎ−Ｇａ_1-zＡｌ_zＮエミッタ層４４ｂとして、コンタクト層４３ｂ側から、Ａｌの組成がｚ＝０.１から０.５範囲である層を形成し、
（３）ｕ−Ｇａ_1-zＡｌ_zＮスペーサー層４５ｂとして、エミッタ層４４ｂ側から、Ａｌの組成をｚ＝０.５（あるいは０.１）から０へ変化させる層を形成し、
（４）ｕ−Ａｌ_1-yＧａ_yＮバリア層４６ｂとして、スペーサー層４５ｂ側から、Ｇａの組成をｙ＝０.２から０へ変化させる層を形成し、
（５）ｕ−Ｉｎ_xＧａ_1-xＮ井戸層４７ｂとして、バリア層４６ｂ側から、Ｉｎの組成をｘ＝０.３から０.６へ変化させる層を形成し、
（６）ｕ−Ａｌ_1-yＧａ_yＮバリア層４８ｂとして、井戸層４７ｂ側から、Ｇａの組成をｚ＝０.２から０へ変化させる層を形成し、
（７）ｕ−Ｇａ_1-zＡｌ_zＮスペーサー層４９ｂとして、バリア層４８ｂ側から、Ａｌの組成をｚ＝０.６から０.５（あるいは０.１）へ変化させる層を形成し、
（８）ｎ−Ｇａ_1-zＡｌ_zＮコレクタ層４１０ｂとして、スペーサー層４９ｂ側から、Ａｌの組成をｚ＝０.１から０.５である層を形成し、
（９）ｎ⁺−Ｇａ_1-zＡｌ_zＮコンタクト層４１１ｂとして、コレクタ層４１０ｂ側から、Ａｌの組成をｚ＝０.１から０.５の範囲である層を形成する。

本実施の形態における半導体結晶成長層は、ＭＯＶＰＥ法（有機金属気層成長法）による結晶成長が可能である。また、ＭＢＥ法（分子線エピタキシー法）、ＨＶＰＥ（ハイドライド気相成長）などによって、基板の上に連続成長によって形成することができる。

ＧａＮ基板またはＡｌＮ基板以外にも、サファイア基板、ＳｉＣ基板、ダイヤモンド基板、ＧａＮやＡｌＮ単結晶などの窒化物半導体が成長可能な基板を用いることができる。

ＲＴＤ素子を形成する材料の種類には、特に制限はないが、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮが代表的である。また、ＮをＡｓやＳｂで一部置換した、ＧａＮＡｓ、ＧａＮＳｂ、ＡｌＮＡｓ、ＡｌＮＳｂ、ＡｌＧａＮＡｓ、ＡｌＧａＮＳｂ、ＩｎＧａＮＡｓ、ＩｎＧａＮＳｂ、ＩｎＮＡｓ、ＩｎＮＳｂなどがある。上記の窒化物半導体およびそれらの混晶材料の他に、Ｓｉ、ＧｅなどのＩＶ系半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓなどのＩＩＩ−Ｖ族半導体、ＺｎＯやＣｄＴｅ、ＺｎＳｅなどのＩＩ−ＶＩ族半導体などによる混晶材料がある。この場合、前記基板以外に、ＧａＡｓ、ＩｎＰ、Ｇｅ基板などへも成長することができる。

（第３の実施の形態）
本発明の第３の実施の形態について、図８乃至図１１を参照して以下説明する。図８乃至１０は、本実施の形態で解決しようとする課題について説明するための図である。図８は、バリア層に結晶欠陥が存在する場合のＲＴＤのエネルギーバンド構造であり、図９、１０は、その電流電圧特性を示している。また、図１１は、本実施の形態のＲＴＤのエネルギーバンド構造である。

図８のＲＴＤ素子は、図２乃至図４と同様、エミッタ層７３ｂ、スペーサー層７４ｂ、バリア層７５ｂ、井戸層７６ｂ、バリア層７７ｂ、スペーサー層７８ｂ、コレクタ層７９ｂの順に積層された積層構造を備える。また、バリア層（７５ｂ、７７ｂ）には結晶欠陥に起因するエネルギー準位Ｅ_DL（７２１ｂ、７２２ｂ）が存在している。結晶欠陥の影響以外のＲＴＤの基本的動作原理は、図２乃至図４と同等であるため、図２乃至図４も参照して説明する。図８に、図２乃至４のＲＴＤ素子と同様、フェルミ準位（Ｅ_f７１ｂ、Ｅ_f’７１０ｂ）と伝導帯の底（Ｅ_c７２ｂ、Ｅ_c’７１１ｂ）、分極等によって発生する三角形状の緩やかなポテンシャルの傾斜変化（ΔＥ_c７１２ｂ、ΔＥ_c’７１３ｂ）、電子の蓄積に用いる量子準位Ｅ_R1７１５ｂよりも高いエネルギー位置にある量子準位Ｅ_R2７１４ｂ、トンネル電流７１６ｂ、トンネルに寄与する電子７１７ｂ、サブバンド間遷移７１８ｂ、蓄積された電子７１９ｂ、分極等によって発生する量子井戸での三角形状の緩やかなポテンシャルの傾斜変化７２０ｂを図示した。

図８のＲＴＤ素子は、順バイアスの電圧を印加しているため、図３の場合と同様に、量子準位Ｅ_R2７１４ｂを通過するトンネルに寄与する電子７１７ｂの一部が、サブバンド間遷移７１８ｂによって、量子準位Ｅ_R1７１５ｂへ遷移する。しかし、結晶欠陥に起因するエネルギー準位Ｅ_DL７２１ｂと量子準位Ｅ_R1７１５ｂのエネルギー差（Ｅ_DL−Ｅ_R1）が、熱によって発生する電子のエネルギー増加分（熱励起エネルギー）よりも小さい場合、量子準位Ｅ_R1７１５ｂに蓄積した電子７１９ｂは、結晶欠陥に起因するエネルギー準位Ｅ_DL７２１ｂを介して、量子井戸の外部へ放出される。したがって、高温の方が、蓄積電子の放出が起こりやすくなる。この様子を、Ｅ_DLを介して放出される電子（リーク電流）（７２３ｂ）として図８中に太い矢印で示している。このような放出によって、ＲＴＤ素子の抵抗は、高抵抗から低抵抗に変化する。図９は、その場合の電流電圧特性を示している。このような、Ｅ_DLを介して放出される電子７２３ｂを伴う電流電圧特性の変化は、メモリ不安定動作の要因になり、長期安定動作の障害となる。Ｅ_DL７２１ｂを電子が通過する際に、電子がバリア層７７ｂに不規則に捕獲されるためである。

結晶欠陥に起因するエネルギー準位Ｅ_DL７２１ｂと量子準位Ｅ_R1７１５ｂのエネルギー差（Ｅ_DL−Ｅ_R1）は、順バイアスの電圧増加に伴い減少していく。そのため、順バイアスの印加電圧を下げることができるＲＴＤ素子の構造を設計することで、メモリ不安定動作を防止することは可能である。図１０では、順バイアスの最大電圧を２.５Ｖと低くすることで、Ｅ_DLを介して放出される電子（７２３ｂ）を抑制している。一方、逆バイアスを１．６Ｖ程度印加することで、トンネル電流を用いた電子放出（８４ａ）によって、メモリＲｅｓｅｔ動作（高抵抗状態８３ａから低抵抗状態８５ａへの変化）が実現される。このようなトンネル電流を用いた電子放出（８４ａ）は、電子がバリア層７７ｂに不規則に捕獲される要因とはならないので、メモリ不安定動作の要因とはならない。このように、印加電圧を下げるようなデバイス設計を行うことで、メモリ不安定動作を抑制することは可能であるが、限界がある。また。デバイス連続動作などにより、環境温度が上昇し、蓄積電子の熱励起エネルギーが増大することで、メモリ不安定動作を引き起こすことも懸念される。

図１１の本実施の形態のＲＴＤ素子では、上述のような、結晶欠陥に起因するエネルギー準位Ｅ_DLを介して放出される電子（７２３ｂ）を抑制するために、井戸層９６ｂ、バリア層（９５ｂ、９７ｂ）の間に、中間層（９２４ｂ、９２５ｂ）を設けた。図中、結晶欠陥に起因するエネルギー準位Ｅ_DLを９２１ｂ、９２２ｂで示した。例えば、バリア層（９５ｂ、９７ｂ）に用いるＡｌＮ層よりも低いバンドギャップを持つＡｌ_xＧａ_1-xＮ層の挿入が有効である。バンドギャップの低下に伴い、結晶欠陥に起因するエネルギー準位が低下することが知られている（非特許文献５参照）。そのため、Ａｌ_xＧａ_1-xＮ層などの中間層では、Ｅ_R1（９１５ｂ）に近いエネルギーを持つＥ_DLは存在しにくい。そのため、中間層（９２４ｂ、９２５ｂ）の挿入によって、Ｅ_DL（９２１ｂ）を介した蓄積電子（９１９ｂ）の放出は生じにくくなる。この様子を、図中に、中間層によって阻止されるリーク電流（９２３ｂ）として示している。上述のような原理によって、井戸層９６ｂ、バリア層（９５ｂ、９７ｂ）の間に、中間層（９２４ｂ、９２５ｂ）を挿入することで、メモリの長期安定動作が可能になる。

なお、図１１におけるその他の構成は、図８と同様であり、フェルミ準位（Ｅ_f９１ｂ、Ｅ_f’９１０ｂ）と伝導帯の底（Ｅ_c９２ｂ、Ｅ_c’９１１ｂ）、分極等によって発生する三角形状の緩やかなポテンシャルの傾斜変化（ΔＥ_c９１２ｂ、ΔＥ_c’９１３ｂ）、電子の蓄積に用いる量子準位Ｅ_R1９１５ｂよりも高いエネルギー位置にある量子準位Ｅ_R2９１４ｂ、トンネル電流９１６ｂ（順方向電流）、トンネルに寄与する電子９１７ｂ、サブバンド間遷移９１８ｂ、蓄積された電子９１９ｂ、分極等によって発生する量子井戸での三角形状の緩やかなポテンシャルの傾斜変化９２０ｂで示される。

本実施の形態の結晶成長構造も図６と類似の積層構造で作製することができる。結晶成長に用いる基板は、ＧａＮあるいはＡｌＮあるいはＡｌＧａＮが成長可能なＳｉ基板やサファイア基板等である。基板と窒化物半導体結晶成長膜の格子定数、結晶構造の違いを緩和するために、基板上に、アンドープで、１μｍ以上の膜厚を持つｕ−ＧａＮバッファ層を４００℃程度の低温にて成長する。前記電子蓄積のための量子準位（図１１のＥ_R1９１５ｂ）及びトンネル電流用の量子準位（図１１のＥ_R2９１４ｂ）を形成する量子井戸の井戸層（図１１の９６ｂ）は、アンドープのｕ−ＧａＮ層である。量子井戸の井戸層の両隣にあるバリア層（９５ｂ、９７ｂ）は、アンドープのＡｌＮ層である。バリア層の両隣にあるスペーサー層（９４ｂ、９８ｂ）は、ｎ−ＧａＮエミッタ層９３ｂおよびｎ−ＧａＮコレクタ層９９ｂへの１.５×１０¹⁸ｃｍ^-3以上の高濃度のＳｉドーピングの際に、ｕ−ＡｌＮバリア層（９５ｂ、９７ｂ）へのＳｉ原子の拡散を抑制するために形成してあり、アンドープのｕ−ＧａＮ層である。結晶成長基板に金属オーミック電極を形成するために、エミッタおよびコレクタの両側には、さらに高濃度の３×１０¹⁸ｃｍ^-3以上をＳｉドーピングしたコンタクト層が形成されている。

また、結晶欠陥に起因するリーク電流を抑制するために、井戸層９６ｂとバリア層（９５ｂ、９７ｂ）との間に挿入する中間層（９２４ｂ、９２５ｂ）は、ＧａＮとＡｌＮとの混晶であるＡｌ_xＧａ_1-xＮ層であり、例えば、組成ｘとして０.８〜０.２程度の範囲で形成し、厚みは０．５〜２ｎｍで形成している。

本実施の形態の積層構造は、例えば、次の構造を有する。積層順に述べると、Ｓｉ基板又はサファイア基板又はＧａＮ基板、ｕ−ＧａＮバッファ層、ｎ⁺−Ｇａ_1-zＡｌ_zＮコンタクト層、ｎ−Ｇａ_1-zＡｌ_zＮエミッタ層、ｕ−Ｇａ_1-zＡｌ_zＮスペーサー層、ｕ−Ａｌ_1-yＧａ_yＮバリア層、ｕ−Ａｌ_1-yＧａ_yＮ中間層、ｕ−Ｉｎ_xＧａ_1-xＮ井戸層、ｕ−Ａｌ_1-yＧａ_yＮ中間層、ｕ−Ａｌ_1-yＧａ_yＮバリア層、ｕ−Ｇａ_1-zＡｌ_zＮスペーサー層、ｎ−Ｇａ_1-zＡｌ_zＮコレクタ層、ｎ⁺−Ｇａ_1-zＡｌ_zＮコンタクト層からなる。なお、ここで各組成の割合は適宜選択でき、ｘ、ｙ、ｚで代表的に記載した。

本実施の形態における半導体結晶成長層は、第１のおよび第２の実施例と同様に、ＭＯＶＰＥ法（有機金属気層成長法）による結晶成長が可能である。また、ＭＢＥ法（分子線エピタキシー法）、ＨＶＰＥ（ハイドライド気相成長）などによって、基板の上に連続成長によって形成することができる。

また第１のおよび第２の実施例と同様に、Ｓｉ基板、サファイア基板、ＧａＮ基板またはＡｌＮ基板以外にも、ＳｉＣ基板、ダイヤモンド基板、ＧａＮやＡｌＮ単結晶などの窒化物半導体が成長可能な基板を用いることができる。

ＲＴＤ素子を形成する材料の種類には、特に制限はないが、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮが代表的である。また、ＮをＡｓやＳｂで一部置換した、ＧａＮＡｓ、ＧａＮＳｂ、ＡｌＮＡｓ、ＡｌＮＳｂ、ＡｌＧａＮＡｓ、ＡｌＧａＮＳｂ、ＩｎＧａＮＡｓ、ＩｎＧａＮＳｂ、ＩｎＮＡｓ、ＩｎＮＳｂなどがある。上記の窒化物半導体およびそれらの混晶材料の他に、Ｓｉ、ＧｅなどのＩＶ系半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓなどのＩＩＩ−Ｖ族半導体、ＺｎＯやＣｄＴｅ、ＺｎＳｅなどのＩＩ−ＶＩ族半導体などによる混晶材料がある。この場合、前記基板以外に、ＧａＡｓ、ＩｎＰ、Ｇｅ基板などへも成長することができる。

（第４の実施の形態）
本発明の第４の実施形態について、図１２乃至図１６を参照して説明する。図１２乃至図１６は、本実施の形態にかかるＲＴＤ素子のエネルギーバンド構造である。

本実施の形態である図１２のＲＴＤ素子は、エミッタ層１２３ａ、スペーサー層１２４ａ、バリア層１２５ａ、第１の中間層１２１３ａ、第２の中間層１２１５ａ、井戸層１２６ａ、第２の中間層１２１６ａ、第１の中間層１２１４ａ、バリア層１２７ａ、スペーサー層１２８ａ、コレクタ層１２９ａの順に積層された積層構造を備える。図１２は、無バイアス時のエネルギーバンド構造を示している。

第１の実施の形態で示した図２および図４のＲＴＤ素子は、分極等によって発生するスペーサー層による三角状のポテンシャル傾斜（２１２ａおよび２１３ａ、２１２ｂおよび２１３ｂ、２１２ｃおよび２１３ｃ）を用いることで、蓄積した電子の閉じ込めを強化させている。Ｓｉ基板上などへ窒化物半導体のヘテロエピタキシャル成長を行った場合は、分極は大きくなるため閉じ込めは強い。しかし、ＧａＮ単結晶基板の無極性面に窒化物半導体を成長した場合、分極は小さくなるため蓄積電子の閉じ込めが弱くなる。この対策として、混晶材料のよる組成傾斜を用いて、スペーサー層による三角状のポテンシャル傾斜を形成することを第２の実施形態として示した。また、第３の実施の形態では、また、結晶欠陥に起因するリーク電流を抑制のために、井戸層とバリア層との間に中間層を挿入することを述べた。

本実施の形態では、量子井戸の井戸層及びバリア層の間に、第１の中間層及び第２の中間層の２種類の中間層を導入することにより、ＲＴＤおよび不揮発性メモリの設計の自由度を向上させる。分極および組成傾斜による量子井戸および量子井戸両隣の三角状のポテンシャル傾斜が小さい場合でも、閉じ込めを増強することができ、結晶欠陥に起因するリーク電流を抑制でき、さらにトンネル電流の増加を可能にする。

本実施の形態である図１２のＲＴＤ素子は、二つの中間層、すなわち、第１の中間層（１２１３ａ、１２１４ａ）、および第２の中間層（１２１５ａ、１２１６ａ）を用いた場合のエネルギーバンド構造を示している。また、図中、バリア層には結晶欠陥に起因するエネルギー準位Ｅ_DL（１２２２ａ、１２２３ａ）が存在していることを、模式的に示している。不揮発性メモリを実現するＲＴＤ素子では、量子準位Ｅ_R2１２１７ａを用いてトンネル電流を流し、量子準位Ｅ_R1１２１８ａを用いて電子を蓄積させる。不揮発性メモリの集積度を向上するためには、ＲＴＤ素子を微細化することが有効であり、このためにはトンネル電流を増加する必要がある。トンネル電流を増加させる場合には、中間層をできるだけ薄くし、量子準位Ｅ_R2１２１７ａでのトンネル確率を増大させることが有効である。一方で、電子の蓄積を増強させるには、中間層をできるだけ厚くし、量子準位Ｅ_R1１２１８ａでのトンネル確率を減少させることが有効である。図１１に示したような、一種類の中間層（９２４ｂ、９２５ｂ）のみを用いたＲＴＤ素子では、量子準位Ｅ_R1およびＥ_R2でのトンネル確率を独立に制御することが困難である。図１２のように、第１の中間層（１２１３ａ、１２１４ａ）、および第２の中間層（１２１５ａ、１２１６ａ）の２種類を用いた場合、量子準位Ｅ_R2でのトンネル確率、量子準位Ｅ_R1でのトンネル確率を独立に制御することが可能になる。

図１２のＲＴＤ素子において、量子準位Ｅ_R2１２１７ａにおける電子のトンネル確率を増大させる方法としては、第１の中間層（１２１３ａ、１２１４ａ）を薄くする以外にも、バリア層（１２５ａ、１２７ａ）自体を薄くする方法もあるが、第１の中間層（１２１３ａ、１２１４ａ）とバリア層（１２５ａ、１２７ａ）の両方を利用することで、トンネル電流を制御しやすくなる。

また、バンドギャップあるいはＥ_DLの異なる第１の中間層および第２の中間層を積層することで、Ｅ_DLを介した量子井戸からの電子放出を抑制しやすくなるという利点もある。しかし、Ｅ_DLを介した量子井戸からの電子放出を抑制することができるのなら、トンネル電流を増加させるために、第１の中間層（１２１３ａ、１２１４ａ）をなくしたＲＴＤ構造を用いても良い。このようなＲＴＤ構造は、第３の実施形態の、Ａｌ組成が比較的低いｕ−Ａｌ_1-yＧａ_yＮ中間層を用いたＲＴＤ構造に相当する。

なお、図１２におけるその他の構成は、図のように、フェルミ準位（Ｅ_f１２１ａ、Ｅ_f’１２１０ａ）と伝導帯の底（Ｅ_c１２２ａ、Ｅ_c’１２１２ａ）、トンネルに寄与する電子１２１９ａ、サブバンド間遷移１２２０ａ、蓄積された電子１２２１ａで示される。

図１３は、本実施の形態のＲＴＤ素子に順バイアスを印加した場合のエネルギーバンド構造を示している。ＲＴＤ素子では、量子準位Ｅ_Ｒ２１３１６ｂを用いてトンネル電流を流し、量子準位Ｅ_R1１３１７ｂを用いて電子を蓄積させる。量子準位Ｅ_R2１３１６ｂを通過する電子のトンネル確率は比較的高く、大きなトンネル電流（順方向電流）（１３１８ｂ）を流すことができる。また、第２の中間層（１３１４ｂおよび１３１５ｂ）は、蓄積電子の強い閉じ込めを実現するが、量子準位Ｅ_R2１３１６ｂを通過する電子のトンネル確率にはほとんど影響しない。図中、結晶欠陥に起因するエネルギー準位Ｅ_DLを、１３２２ｂ、１３２３ｂで示した。中間層の挿入によって、Ｅ_DLを介した蓄積電子の放出は生じにくくなる。この様子を、図中に、第１の中間層によって阻止されるリーク電流１３２４ｂとして示している。

図１３におけるその他の構成は、図１２と同様であり、エミッタ層１３３ｂ、スペーサー層１３４ｂ、バリア層１３５ｂ、第１の中間層１３１２ｂ、第２の中間層１３１４ｂ、井戸層１３６ｂ、第２の中間層１３１５ｂ、第１の中間層１３１３ｂ、バリア層１３７ｂ、スペーサー層１３８ｂ、コレクタ層１３９ｂの順に積層されている。また、図１３において、フェルミ準位（Ｅ_f１３１ｂ、Ｅ_f’１３１０ｂ）と伝導帯の底（Ｅ_c１３２ｂ、Ｅ_c’１３１１ｂ）、トンネルに寄与する電子１３１９ｂ、サブバンド間遷移１３２０ｂ、蓄積された電子１３２１ｂ（第２の中間層による強い閉じ込め）、で示される。

また、図１４乃至１６に本実施の形態の変形例を示す。

図１４に示すように、図１３の量子準位Ｅ_R2１３１６ｂに対応する量子順位Ｅ_R2１４１４ｂにおける電子のトンネル確率を増大させるために、コレクタ側のみに、第１および第２中間層を用いるような非対称な量子井戸構造を用いてもよい。量子準位Ｅ_R1１４１５ｂに蓄積された電子１４１９ｂは、第２の中間層１４１３ｂによる閉じ込めの増強により、蓄積電子の放出は生じにくくなる。また、第１及び第２の中間層の挿入によって、結晶欠陥に起因するエネルギー準位Ｅ_DL（１４２０ｂ、１４２１ｂ）を介した蓄積電子の放出は生じにくくなる。この様子を、図中に、第１の中間層によって阻止されるリーク電流１４２２ｂとして示している。その結果、図１０の８２ａのような、高抵抗状態(サブバンド間遷移による電子蓄積)を維持することができる。

なお、図１４のＲＴＤ素子は、エミッタ層１４３ｂ、スペーサー層１４４ｂ、バリア層１４５ｂ、井戸層１４６ｂ、第２の中間層１４１３ｂ、第１の中間層１４１２ｂ、バリア層１４７ｂ、スペーサー層１４８ｂ、コレクタ層１４９ｂの順に積層されている。また、図１４のＲＴＤ素子のその他のエネルギー構造は、図１３と同様であり、フェルミ準位（Ｅ_f１４１ｂ、Ｅ_f’１４１０ｂ）と伝導帯の底（Ｅ_c１４２ｂ、Ｅ_c’１４１１ｂ）、トンネル電流に寄与する電子１４１７ｂ、サブバンド間遷移１４１８ｂで、示される。

また、図１５に示すように、エミッタ側には第２の中間層１５１４ｂのみを形成し、コレクタ側には第１の中間層１５１２ｂおよび第２の中間層１５１３ｂを形成するような非対称な量子井戸構造を用いても良い。量子準位Ｅ_R1１５１６ｂに蓄積された電子１５２０ｂは、第２の中間層（１５１３ｂ、１５１４ｂ）による閉じ込め増強により、蓄積電子の放出は生じにくくなる。また、第１及び第２の中間層の挿入によって、結晶欠陥に起因するエネルギー準位Ｅ_DL（１５２１ｂ、１５２２ｂ）を介した蓄積電子の放出は生じにくくなる。この様子を、図中に、第１の中間層によって阻止されるリーク電流１５２３ｂとして示している。その結果、高抵抗状態(サブバンド間遷移による電子蓄積)を維持することができる。

なお、図１５のＲＴＤ素子は、エミッタ層１５３ｂ、スペーサー層１５４ｂ、バリア層１５５ｂ、第２の中間層１５１４ｂ、井戸層１５６ｂ、第２の中間層１５１３ｂ、第１の中間層１５１２ｂ、バリア層１５７ｂ、スペーサー層１５８ｂ、コレクタ層１５９ｂの順に積層されている。また、図１５のＲＴＤ素子のその他のエネルギー構造は、図１３と同様であり、フェルミ準位（Ｅ_f１５１ｂ、Ｅ_f’１５１０ｂ）と伝導帯の底（Ｅ_c１５２ｂ、Ｅ_c’１５１１ｂ）、トンネル電流に寄与する電子１５１８ｂ、サブバンド間遷移１５１９ｂで、示される。

また、図１６に示すように、混晶材料の組成傾斜を用いることにより、図１３乃至図１５のＲＴＤ素子と同等なエネルギー構造を実現することができる。混晶材料の組成傾斜を用いることにより、図１３乃至図１５のＲＴＤ素子と同様に、量子準位Ｅ_R2１６１５ｂでのトンネル確率と、量子準位Ｅ_R1１６１６ｂでのトンネル確率を、独立に制御することが可能になる。特に、図１３乃至図１５のＲＴＤ素子において、第１の中間層および第２の中間層を非常に薄く形成する必要があり、それらが困難な場合には、混晶材料の組成傾斜を用いることが有効になる。

量子準位Ｅ_R1１６１６ｂに蓄積された電子１６２０ｂは、組成傾斜を有する中間層（１６１３ｂ、１６１４ｂ）による強い閉じ込めにより、蓄積電子の放出は生じにくくなる。また、組成傾斜を有する中間層の挿入によって、結晶欠陥に起因するエネルギー準位Ｅ_DL（１６２１ｂ、１６２２ｂ）を介した蓄積電子の放出は生じにくくなる。この様子を、図中に、組成傾斜を用いた中間層によって阻止されるリーク電流１６２３ｂとして示している。その結果、高抵抗状態(サブバンド間遷移による電子蓄積)を維持することができる。

また、図１６では、トンネル電流１６１７ｂが、中間層１６１３ｂを通過するように図示しているが、Ｅ_DLを介した量子井戸からの電子放出を抑制することができるのなら、トンネル電流を増加させるために、Ａｌ組成が低いｕ−ＡｌＧａＮの組成傾斜を用いることで、トンネル電流１６１７ｂが、中間層１６１３ｂを通過しないようなＲＴＤ構造を用いてもよい。

なお、図１６のＲＴＤ素子は、エミッタ層１６３ｂ、スペーサー層１６４ｂ、バリア層１６５ｂ、組成傾斜を用いた中間層１６１４ｂ、井戸層１６６ｂ、組成傾斜を用いた中間層１６１３ｂ、バリア層１６７ｂ、スペーサー層１６８ｂ、コレクタ層１６９ｂの順に積層されている。また、図１６のＲＴＤ素子のその他のエネルギー構造は、図１３と同様であり、フェルミ準位（Ｅ_f１６１ｂ、Ｅ_f’１６１０ｂ）と伝導帯の底（Ｅ_c１６２ｂ、Ｅ_c’１６１１ｂ）、トンネル電流に寄与する電子１６１８ｂ、サブバンド間遷移１６１９ｂで、示される。

本実施の形態のＲＴＤは、窒化物半導体での組成変化を用いることにより、ＭＯＶＰＥ法などを用いた連続的な結晶成長にて実現できる。

本実施の形態の結晶成長構造も図６と類似の積層構造により作製できる。結晶成長に用いる基板は、窒化物半導体を成長可能なＳｉ基板やサファイア基板あるいはＧａＮ基板等である。基板と窒化物半導体結晶成長膜の格子定数、結晶構造の違いなどを緩和するために、基板上に、アンドープで、１μｍ以上の膜厚を持つｕ−ＧａＮバッファ層を４００℃程度の低温にて成長する。

電子蓄積のための量子準位（図１２ではＥ_R1１２１８ａに対応）及びトンネル電流用の量子準位（図１２ではＥ_R2１２１７ａに対応）を形成する量子井戸の井戸層は、アンドープのｕ−ＧａＮ層である。量子井戸の井戸層の両隣にあるバリア層（図１２では１２５ａ及び１２７ａに対応）は、アンドープのｕ−ＡｌＮ層である。ｕ−ＡｌＮバリア層の両隣にあるスペーサー層（図１２では１２４ａと１２８ａに対応）は、ｎ−ＧａＮエミッタ層（図１２では１２３ａに対応）およびｎ−ＧａＮコレクタ層（図１２では１２９ａに対応）への１.５×１０¹⁸ｃｍ^-3以上の高濃度のＳｉドーピングの際に、ｕ−ＡｌＮバリア層（図１２の１２５ａ及び１２７ａに対応）へのＳｉ原子の拡散を抑制するために形成してあり、アンドープのｕ−ＧａＮ層である。

結晶成長基板に金属オーミック電極を形成するために、エミッタおよびコレクタの両側には、さらに高濃度の３×１０¹⁸ｃｍ^-3以上をＳｉドーピングしたコンタクト層が形成される。

また、結晶欠陥に起因するリーク電流抑制、及び蓄積電子の閉じ込めを目的に、第１の中間層としてＡｌ_xＧａ_1-xＮ層が形成され、例えばｘ＝０.９〜０.５の範囲であり、厚みは０.５〜２ｎｍ程度である。

また、蓄積電子の閉じ込め増強を目的に、第２の中間層としてＡｌ_yＧａ_1-yＮ層が形成され、例えばｙ＝０.５〜０.２の範囲であり、厚みは０.５〜２ｎｍ程度である。

図１２及び１３に示したような、本実施の形態の、第１及び第２の中間層を、一方のバリア層と井戸層との間、及び井戸層と他方のバリア層との間の、両方に設けた積層構造は、例えば、次の構造を有する。積層順に述べると、Ｓｉ基板又はサファイア基板又はＧａＮ基板などの基板、ｕ−ＧａＮバッファ層、ｎ⁺−ＧａＮコンタクト層、ｎ−ＧａＮエミッタ層、ｕ−ＧａＮスペーサー層、ｕ−ＡｌＮバリア層、ｕ−Ａｌ_xＧａ_1-xＮによる第１の中間層、ｕ−Ａｌ_yＧａ_1-yＮによる第２の中間層、ｕ−ＧａＮ井戸層、ｕ−Ａｌ_yＧａ_1-yＮによる第２の中間層、ｕ−Ａｌ_xＧａ_1-xＮによる第１の中間層、ｕ−ＡｌＮバリア層、ｕ−ＧａＮスペーサー層、ｎ−ＧａＮコレクタ層、ｎ⁺−ＧａＮコンタクト層からなる。

図１４に示したような、本実施の形態の、第１及び第２の中間層を、一方のバリア層と井戸層との間には設けずに、井戸層と他方のバリア層との間に設けた積層構造は、例えば、次の構造を有する。積層順に述べると、Ｓｉ基板又はサファイア基板又はＧａＮ基板などの基板、ｕ−ＧａＮバッファ層、ｎ⁺−ＧａＮコンタクト層、ｎ−ＧａＮエミッタ層、ｕ−ＧａＮスペーサー層、ｕ−ＡｌＮバリア層、ｕ−ＧａＮ井戸層、ｕ−Ａｌ_yＧａ_1-yＮによる第２の中間層、ｕ−Ａｌ_xＧａ_1-xＮによる第１の中間層、ｕ−ＡｌＮバリア層、ｕ−ＧａＮスペーサー層、ｎ−ＧａＮコレクタ層、ｎ⁺−ＧａＮコンタクト層からなる。

図１５に示したような、本実施の形態の、一方のバリア層と井戸層との間には、第２の中間層のみを設けて、第１及び第２の中間層を、井戸層と他方のバリア層との間に設けた積層構造は、例えば、次の構造を有する。積層順に述べると、Ｓｉ基板又はサファイア基板又はＧａＮ基板などの基板、ｕ−ＧａＮバッファ層、ｎ⁺−ＧａＮコンタクト層、ｎ−ＧａＮエミッタ層、ｕ−ＧａＮスペーサー層、ｕ−ＡｌＮバリア層、ｕ−Ａｌ_yＧａ_1-yＮによる第２の中間層、ｕ−ＧａＮ井戸層、ｕ−Ａｌ_yＧａ_1-yＮによる第２の中間層、ｕ−Ａｌ_xＧａ_1-xＮによる第１の中間層、ｕ−ＡｌＮバリア層、ｕ−ＧａＮスペーサー層、ｎ−ＧａＮコレクタ層、ｎ⁺−ＧａＮコンタクト層からなる。

図１６に示したような、本実施の形態の、バリア層と井戸層との間に、組成傾斜と利用した中間層を設ける場合は、例えば、次のような層を用いる。第１の中間層および第２の中間層と合わせた効果を持つＡｌ_zＧａ_1-zＮ層の組成傾斜を用いた中間層は、厚みは１〜４ｎｍ程度である。例えば、エミッタ側の中間層は、バリア層から井戸層の方向へ、組成ｚが０.２５から０に減少するような組成傾斜にし、コレクタ側の中間層は、バリア層から井戸層の方向へ、組成ｚが０.７５から０に減少するような傾斜にすることで、図１６に示したようなエネルギーバンド構造を実現できる。

図１６に示したような、本実施の形態の場合は、例えば、次の構造を有する。積層順に述べると、Ｓｉ基板又はサファイア基板又はＧａＮ基板などの基板、ｕ−ＧａＮバッファ層、ｎ⁺−ＧａＮコンタクト層、ｎ−ＧａＮエミッタ層、ｕ−ＧａＮスペーサー層、ｕ−ＡｌＮバリア層、ｕ−Ａｌ_zＧａ_1-zＮでの組成傾斜を用いた中間層、ｕ−ＧａＮ井戸層、ｕ−Ａｌ_zＧａ_1-zＮでの組成傾斜を用いた中間層、ｕ−ＡｌＮバリア層、ｕ−ＧａＮスペーサー層、ｎ−ＧａＮコレクタ層、ｎ⁺−ＧａＮコンタクト層からなる。

ＲＴＤ素子を形成する材料の種類には、特に制限はないが、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮが代表的である。また、ＮをＡｓやＳｂで一部置換した、ＧａＮＡｓ、ＧａＮＳｂ、ＡｌＮＡｓ、ＡｌＮＳｂ、ＡｌＧａＮＡｓ、ＡｌＧａＮＳｂ、ＩｎＧａＮＡｓ、ＩｎＧａＮＳｂ、ＩｎＮＡｓ、ＩｎＮＳｂなどがある。上記の窒化物半導体およびそれらの混晶材料の他に、Ｓｉ、ＧｅなどのＩＶ系半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓなどのＩＩＩ−Ｖ族半導体、ＺｎＯやＣｄＴｅ、ＺｎＳｅなどのＩＩ−ＶＩ族半導体などによる混晶材料がある。この場合、前記基板以外に、ＧａＡｓ、ＩｎＰ、Ｇｅ基板などへも成長することができる。

第１乃至第４の実施の形態のＲＴＤ素子の電極構造、及び、その作製について以下説明する。二端子素子であるＲＴＤを動作させるためには、エミッタおよびコレクタ側の両側に位置するコンタクト層に、Ａｌ、Ａｕ、Ｃｒ、Ｔｉ、Ｎｉなどの単体金属、又はそれらを合金化した金属電極を形成するとよい。

図１７に、本願のＲＴＤ素子の電極構造について図示する。図１７の左図に示すように、成長に用いる基板がｎ型などの導電性基板５３であれば、基板裏面に直接金属を蒸着することにより、下部エミッタ電極５２を作製する。基板の上に、バッファ層５４、エミッタ側コンタクト層（ｎ⁺−ＧａＮ層）５５ａ、結晶成長層５５ｂを順に積層形成する。ここで結晶成長層５５ｂは、図６、７等において、基板、バッファ層、エミッタ側コンタクト層を除いた結晶成長層を示している。結晶成長層５５ｂの最上部に電極を蒸着することにより、上部コレクタ電極５１を作製し、ＲＴＤを動作させるための二端子素子を作製する。

一方、図１７の右図に示すように、成長に用いる基板が、導電性の小さい半絶縁性基板又は絶縁性基板５８である場合は、エミッタ側コンタクト層５５ａの上面を露出させて、露出部にＡｌなどの金属を蒸着することにより、下部エミッタ電極５７を作製する。図１７の右図は、エッチング又は選択成長によって形成されたメサ構造５９を有し、その上に上部コレクタ電極５６を有する。

エミッタ側コンタクト層５５ａの上面を露出させる方法としては、ＳｉＯ₂などのエッチングマスクなどを用いて、コンタクト層５５ａより上部にある結晶成長層を部分的エッチングする方法などがある。または、Ｓｉ基板上に、ｕ−ＧａＮのバッファ層５４及びエミッタ側コンタクト層（ｎ⁺−ＧａＮ層）５５ａを結晶成長した後に、ＧａＮやＡｌＮを含む結晶成長層５５ｂの高温成長条件（１０００℃程度）に耐えうる選択成長用マスクを形成し、その選択成長マスク以外の領域に、残りのＲＴＤ構造である結晶成長層５５ｂを選択的に結晶成長する。選択成長後に、選択成長用マスクを剥離することによりコンタクト層５５の上面を露出させ、その上面に下部エミッタ電極５７を形成する。

また、選択成長によって得られた残りのＲＴＤ構造である結晶成長層５５ｂの上面に、上部コレクタ電極５６を形成して、ＲＴＤを動作させるための二端子素子を作製する。

実施の形態では、ＧａＮ／ＡｌＮ系ＲＴＤを例にとって説明したが、分極効果、あるいは組成傾斜などによって、ＲＴＤの量子井戸、及び量子井戸両隣のエミッタとコレクタ伝導帯底に三角形状の緩やかなポテンシャル傾斜変化を形成することができる半導体材料において、同様なエネルギー構造を実現できるので、同様の効果を期待できる。ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＮなどの窒化物半導体の他に、Ｓｉ、ＧｅなどのＩＶ系半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓ、ＩｎＧａＡｓＰ、ＡｌＡｓＳｂ、ＧａＮＡｓなどのＩＩＩ−Ｖ族半導体、ＺｎＯやＣｄＴｅ、ＺｎＳｅなどのＩＩ−ＶＩ族半導体にも適用できる。

ＲＴＤ素子を構成する各層（バリア層、井戸層、スペーサー層、エミッタ層、コレクタ層等）の厚さは、０.２ｎｍ以上１００ｎｍ以下程度である。

また、量子井戸内の蓄積電子の引き抜きによるリセット動作あるいはバンド構造制御性向上のために、量子井戸層に電極構造を追加した三端子構造を用いても良い。

上記実施の形態で示した例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。

本発明によれば、サブピコ秒の超高速動作が可能であり、低損失で低消費電力な不揮発メモリを期待できる。ＭＲＡＭやＦｅＲＡＭと同等、あるいは、それ以上の高速動作を実現できる可能性があり、産業上有用である。

１１、２１ａ、ｂ、ｃ、６１、７１ｂ、９１ｂ、１２１ａ、１３１ｂ、１４１ｂ、１５１ｂ、１６１ｂ エミッタ電極の伝導帯の電子フェルミ準位
１２、２２ａ、ｂ、ｃ、６２、７２ｂ、９２ｂ、１２２ａ、１３２ｂ、１４２ｂ、１５２ｂ、１６２ｂ エミッタ電極の伝導帯の底のエネルギー準位
１３、２３ａ、ｂ、ｃ、６３、７３ｂ、９３ｂ、１２３ａ、１３３ｂ、１４３ｂ、１５３ｂ、１６３ｂ エミッタ層
１４、２４ａ、ｂ、ｃ、７４ｂ、９４ｂ、１２４ａ、１３４ｂ、１４４ｂ、１５４ｂ、１６４ｂ スペーサー層
１５、２５ａ、ｂ、ｃ、７５ｂ、９５ｂ、１２５ａ、１３５ｂ、１４５ｂ、１５５ｂ、１６５ｂ バリア層
１６、２６ａ、ｂ、ｃ、７６ｂ、９６ｂ、１２６ａ、１３６ｂ、１５６ｂ、１６６ｂ 井戸層
１７、２７ａ、ｂ、ｃ、７７ｂ、９７ｂ、１２７ａ、１３７ｂ、１４６ｂ、１４７ｂ、１５７ｂ、１６７ｂ バリア層
１８、２８ａ、ｂ、ｃ、７８ｂ、９８ｂ、１２８ａ、１３８ｂ、１４８ｂ、１５８ｂ、１６８ｂ スペーサー層
１９、２９ａ、ｂ、ｃ、６１２、７９ｂ、９９ｂ、１２９ａ、１３９ｂ、１４９ｂ、１５９ｂ、１６９ｂ コレクタ層
３１、８１ａ、ｂ、８４ｂ、８５ａ 低抵抗状態
３２、８２ａ、ｂ、８３ａ 高抵抗状態
３３、８４ａ 電子放出
４１ａ Ｓｉ基板又はサファイア基板
４１ｂ ＧａＮ基板
４２ａ、４２ｂ ｕ−ＧａＮバッファ層
４３ａ ｎ⁺−ＧａＮコンタクト層
４３ｂ ｎ⁺−Ｇａ_1-zＡｌ_zＮコンタクト層
４４ａ ｎ−ＧａＮエミッタ層
４４ｂ ｎ−Ｇａ_1-zＡｌ_zＮエミッタ層
４５ａ ｕ−ＧａＮスペーサー層
４５ｂ ｕ−Ｇａ_1-zＡｌ_zＮスペーサー層
４６ａ ｕ−ＡｌＮバリア層
４６ｂ ｕ−Ａｌ_1-yＧａ_yＮバリア層
４７ａ ｕ−ＧａＮ井戸層
４７ｂ ｕ−Ｉｎ_xＧａ_1-xＮ井戸層
４８ａ ｕ−ＡｌＮバリア層
４８ｂ ｕ−Ａｌ_1-yＧａ_yＮバリア層
４９ａ ｕ−ＧａＮスペーサー層
４９ｂ ｕ−Ｇａ_1-zＡｌ_zＮスペーサー層
５１、５６ 上部コレクタ電極
５２、５７ 下部エミッタ電極
５３ 導電性基板
５４ バッファ層
５５ａ エミッタ側コンタクト層
５５ｂ 結晶成長層
５８ 絶縁性又は半絶縁性基板
５９ メサ構造
６４ Ａｕ層
６５ Ａｌ層
６６ ｉ−Ｓｉ層
６７、６９ ｉ−ＣａＦ₂バリア層
６８ ｉ−ＣｄＦ₂井戸層
８３ｂ Ｅ_DLを介した不規則な電子放出
１１０、２１０ａ、ｂ、ｃ、６１３Ｅ_f’、７１０ｂ、９１０ｂ、１２１０ａ、１３１０ｂ、１４１０ｂ、１５１０ｂ、１６１０ｂ コレクタ電極の伝導帯の電子フェルミ準位
１１１、２１１ａ、ｂ、ｃ、６１４Ｅ_c’、７１１ｂ、９１１ｂ、１２１２ａ、１３１１ｂ、１４１１ｂ、１５１１ｂ、１６１１ｂ コレクタ電極の伝導帯の底のエネルギー準位
１１２、２１２ａ、ｂ、ｃ、ΔＥ_c、７１２ｂ、９１２ｂ ポテンシャルの傾斜
１１３、２１３ａ、ｂ、ｃ、ΔＥ_c’、７１３ｂ、９１３ｂ ポテンシャルの傾斜
１１４Ｅ_R3、１１４’Ｅ_R4、Ｅ_R2２１４ａ、ｂ、ｃ 高いエネルギー位置にある量子準位
１１５Ｅ_R1、１１５’Ｅ_R2、Ｅ_R1２１５ａ、ｂ、ｃ 低いエネルギーを持つ量子準位、電子の蓄積に用いる量子準位
１１６、２１６ｂ、２１６ｃ、７１６ｂ、９１６ｂ、１３１８ｂ、１４１６ｂ、１５１７ｂ、１６１７ｂ トンネル電流
１１７、２１７ｂ、６１９、７１７ｂ、９１７ｂ、１２１９ａ、１３１９ｂ、１４１７ｂ、１５１８ｂ、１６１８ｂ トンネルに寄与する電子
１１８、２１８ｂ、６２０、７１８ｂ、９１８ｂ、１２２０ａ、１３２０ｂ、１４１８ｂ、１５１９ｂ、１６１９ｂ サブバンド間遷移
１１９、２１９ｂ、６２１、７１９ｂ、９１９ｂ、１２２１ａ、１３２１ｂ、１４１９ｂ、１５２０ｂ、１６２０ｂ 蓄積された電子
１２０、２２０ａ、ｂ、ｃ、７２０ｂ、９２０ｂ 分極によって形成される三角状ポテンシャル
４１０ａ ｎ−ＧａＮコレクタ層
４１０ｂ ｎ−Ｇａ_1-zＡｌ_zＮコレクタ層
４１１ａ ｎ⁺−ＧａＮコンタクト層
４１１ｂ ｎ⁺−Ｇａ_1-zＡｌ_zＮコンタクト層
６１０ ｎ−Ｓｉ層
６１１ ＣｏＳｉ層
ΔＥ_c６１５、ΔＥ_c’６１６ バンド不連続量
Ｅ_R2６１７ 第２量子準位
Ｅ_R1６１８ 第１量子準位
７１４ｂＥ_R2、９１４ｂＥ_R2、７１５ｂＥ_R1、９１５ｂＥ_R1、１２１７ａＥ_R2、１２１８ａＥ_R1、１３１６ｂＥ_R2、１３１７ｂＥ_R1、１４１４ｂＥ_R2、１４１５ｂＥ_R1、１５１５ｂＥ_R2、１５１６ｂＥ_R1、１６１５ｂＥ_R2、１６１６ｂＥ_R1、 量子準位
７２１ｂ、７２２ｂ、９２１ｂ、９２２ｂ、１２２２ａ、１２２３ａ、１３２２ｂ、１３２３ｂ、１４２０ｂ、１４２１ｂ、１５２１ｂ、１５２２ｂ、１６２１ｂ、１６２２ｂ 結晶欠陥によるエネルギー準位Ｅ_DL
７２３ｂ Ｅ_DLを介して放出される電子（リーク電流）
９２３ｂ、１６２３ｂ 中間層によって阻止されるリーク電流
９２４ｂ、９２５ｂ 中間層
１２１３ａ、１２１４ａ、１３１２ｂ、１３１３ｂ、１４１２ｂ、１５１２ｂ 第１の中間層
１２１５ａ、１２１６ａ、１３１４ｂ、１３１５ｂ、１４１３ｂ、１５１３ｂ、１５１４ｂ 第２の中間層
１３２４ｂ、１４２２ｂ、１５２３ｂ 第１の中間層によって阻止されるリーク電流
１６１３ｂ、１６１４ｂ 組成傾斜を用いた中間層

Claims (6)

1. 複数のバリア層と該バリア層間の井戸層とからなる量子井戸の井戸層に、分極または組成傾斜によるポテンシャル傾斜を備え、サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位を前記量子井戸に有することを特徴とする共鳴トンネルダイオード素子。
2. 複数のバリア層と該バリア層間の井戸層とからなる量子井戸の、該井戸層と該バリア層間に、該井戸層及び該バリア層のいずれともバンドギャップの異なる中間層を備え、サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位を前記量子井戸に有することを特徴とする共鳴トンネルダイオード素子。
3. サブバンド間遷移によって前記量子井戸内に電子を蓄積することが可能な量子準位は、トンネルに寄与する電子よりも低いエネルギーを持つ量子準位であることを特徴とする請求項１又は２記載の共鳴トンネルダイオード素子。
4. 前記量子井戸の両側に隣接して設けられるエミッタ及びコレクタの伝導帯の底に形成されたポテンシャル傾斜が、電子の閉じ込め構造として機能することを特徴とする請求項１又は２記載の共鳴トンネルダイオード素子。
5. 前記共鳴トンネルダイオード素子は、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、及びＡｌＮのいずれか１以上の層を含む窒化物半導体からなることを特徴とする請求項１又は２記載の共鳴トンネルダイオード素子。
6. サブバンド遷移による電子蓄積及び電子放出により双安定状態を記憶することを特徴とする、請求項１乃至５のいずれか１項記載の共鳴トンネルダイオード素子を有する不揮発性メモリ。
   
   

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