JP2780179B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、MOS型半導体装置の入出力部の構造および
その製造方法に関する。

［従来の技術］ 従来の半導体装置の出力トランジスターの構造は、第
２図に示すように、活性領域201に、ゲート金属202と、
電極取り出し口203及び電極取り出し配線204とからな
り、半導体装置の内部回路を構成するトランジスターと
同じ構造であった。

［発明が解決しようとする課題］ しかし、前述の従来技術では、出力トランジスターの
出力部分のドレインに、静電気が印加された場合に、ド
レイン接合、あるいは、ゲート酸化膜が破壊され易く、
それを防止する為に、ドレイン領域の引き出し配線の接
続用開口箇所を多くしたり、ゲートとドレイン領域の引
き出し配線の接続用開口部との距離を長くして、ドレイ
ンのゲート端部にかかる電圧を低くする工夫がなされて
きたが、開口部とゲート間に流れる電流が一様ではない
為、ゲートとドレイン開口部との距離が長くなりすぎ、
出力電流をとる事が難しいという問題点、さらには、ト
ランジスターの寄生抵抗低減の為、自己整合シリサイド
化が望まれているが、出力トランジスターのドレイン領
域の抵抗が低下し著しく静電気による出力トランジスタ
ーの破壊が生じ易いという問題点を有する。

そこで本発明は、このような問題点を解決するもの
で、その目的とするところは、静電気破壊に強い、ある
いは、同じ静電気耐量でより高い出力を得ることのでき
る半導体装置の出力トランジスタ及びその製造方法を提
供するところにある。

［課題を解決するための手段］ 本発明の半導体装置は、（ａ）出力トランジスタの出
力部となる不純物層と、（ｂ）前記不純物層上であっ
て、前記出力トランジスタのゲート電極から２μｍ以上
離し、かつ前記ゲート電極の幅方向と平行な領域に選択
的に形成された低抵抗層と、（ｃ）前記ゲート電極上、
前記低抵抗層が形成されていない不純物層上及び前記低
抵抗層上に設けられ、前記低抵抗層上に複数の開口を有
する層間絶縁膜と、（ｄ）前記複数の開口を通して前記
低抵抗層に接続される配線層と、を有することを特徴と
する。

また、前記不純物層が、２つの前記出力トランジスタ
の共通不純物層であることを特徴とする。

また、本発明の半導体装置の製造方法は、（ａ）半導
体基板上にゲート酸化膜を形成する工程、（ｂ）前記ゲ
ート酸化膜上に、ゲート電極を形成する工程、（ｃ）前
記ゲート電極をマスクとして不純物層を形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板全面に絶縁膜
を形成する工程、（ｅ）前記（ｄ）工程後、前記不純物
層のうち出力部となる不純物層上であって、前記ゲート
電極から２μｍ以上離し、かつ前記ゲート電極の幅方向
と平行な領域を除いてレジストを形成した後、前記領域
上の前記絶縁膜を除去し、前記領域下の前記不純物層を
露出させる工程、（ｆ）前記レジストを除去し、前記領
域に低抵抗層を形成する工程、（ｇ）前記（ｆ）工程
後、前記基板全面に層間絶縁膜を形成する工程、（ｈ）
前記低抵抗層上の前記層間絶縁膜に複数の開口部を形成
する工程、（ｉ）前記低抵抗層と接触する配線層を形成
する工程、を有することを特徴とする。

［実施例］ 第１図は、本発明の実施例における半導体装置の主要
平面図である。101は、活性領域、102は、ゲート金属、
103は、低抵抗層、104は、電極取り出し口、105は、電
極取り出し配線である。

第３図は、本発明の実施例における半導体装置の主要
断面図である。301は、Ｐ型基板、302は、選択酸化膜、
303は、ゲート金属、304は、N⁺拡散層、305は、低抵抗
層、306は、層間絶縁膜、307は、電極取り出し配線であ
る。

第３図を使って、製造方法を説明する。まず、Ｐ型半
導体基板301を選択酸化を行ない、選択酸化膜302を形成
し、ゲート酸化を行なった後、ゲート金属303を形成
し、それをマスクにして、イオン打ち込みにより、N⁺拡
散層304を形成する。次に、ゲート金属303から離れた位
置に低抵抗層を形成する為に、まず、ウエハー全面を酸
化し、低抵抗層305を形成する部分、例えば、ゲート金
属303から２μｍはなれた位置、以外にレジストをのせ
て、低抵抗層305部分の酸化膜を湿式エッチングにより
除去し、レジストを除去したのちウエハー全面にチタニ
ウムをスパッターにより500Å蒸着したのち、600℃で30
秒間、熱処理をし、シリサイド化し、アンモニアと過酸
化水素水によりチタニウムの層のみ除去する。最後に、
700℃の熱処理をした後に、層間絶縁膜306を形成し、開
口部を開け、電極取り出し配線307を形成する。このよ
うにして、低抵抗層をつくった場合、N⁺拡散層のシート
抵抗は、通常30Ω／□〜100Ω／□であり、低抵抗層で
あるシリサイド層は、２−５Ω／□であるために、ドレ
イン開口部からの電流は、ゲートに至るまでに一様にな
り、ドレイン端の電界強度も一様になる。

［発明の効果］ 以上述べたように本発明によれば、MOSトランジスタ
ーの少なくともドレインと引き出し配線との接続部分
に、ゲートから離れて、かつ、ゲートに平行に、ドレイ
ン領域に低抵抗層を形成する事によって、ドレイン電極
に静電気が印加されたとき、電荷が、一様にゲートに流
れ込む為に、従来の様に不均一な場合に比べて、ドレイ
ン端の単位長さ当たりの静電気による電流が平均化さ
れ、一部に集中して、ドレイン接合が破壊されにくくな
る事、ないしは、一様電流になるために、低抵抗層とゲ
ート間の距離を短かくでき、ドレインのシリーズ抵抗を
下げれる事、さらには、選択シリサイドを利用したMOS
トランジスターの場合は、一様な抵抗を得ることができ
る事により、静電気耐量が向上するという効果を有す
る。

以上、本発明を実施例にもとづき説明したが、低抵抗
層に、選択シリサイド層を用いなくても、埋め込みコン
タクト法によるポリサイド配線を用いた低抵抗層を使用
しても、構わない。さらには、選択シリサイドトランジ
スターを用いる場合は、ドレイン領域の１部のみを、ゲ
ートと平行に、選択シリサイド層を除去する方法を使用
しても構わない。本発明は上記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることは、いうまでもない。

【図面の簡単な説明】 第１図は、本発明の半導体装置の一実施例を示す主要平
面図。 第２図は、従来の半導体装置を示す主要平面図。 第３図は、第１図の断面図。 101……活性領域 102……ゲート金属 103……低抵抗層 104……電極取り出し口 105……電極取り出し配線 201……活性領域 202……ゲート金属 203……電極取り出し口 204……電極取り出し配線 301……Ｐ型基板 302……選択酸化膜 303……ゲート金属 304……N⁺拡散層 305……低抵抗層 306……層間絶縁膜 307……電極取り出し配線

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】（ａ）出力トランジスタの出力部となる不
   純物層と、 （ｂ）前記不純物層上であって、前記出力トランジスタ
   のゲート電極から２μｍ以上離し、かつ前記ゲート電極
   の幅方向と平行な領域に選択的に形成された低抵抗層
   と、 （ｃ）前記ゲート電極上、前記低抵抗層が形成されてい
   ない不純物層上及び前記低抵抗層上に設けられ、前記低
   抵抗層上に複数の開口を有する層間絶縁膜と、 （ｄ）前記複数の開口を通して前記低抵抗層に接続され
   る配線層と、 を有することを特徴とする半導体装置。
2. 【請求項２】前記不純物層が、２つの前記出力トランジ
   スタの共通不純物層であることを特徴とする請求項１記
   載の半導体装置。
3. 【請求項３】（ａ）半導体基板上にゲート酸化膜を形成
   する工程、 （ｂ）前記ゲート酸化膜上に、ゲート電極を形成する工
   程、 （ｃ）前記ゲート電極をマスクとして不純物層を形成す
   る工程、 （ｄ）前記（ｃ）工程後、前記半導体基板全面に絶縁膜
   を形成する工程、 （ｅ）前記（ｄ）工程後、前記不純物層のうち出力部と
   なる不純物層上であって、前記ゲート電極から２μｍ以
   上離し、かつ前記ゲート電極の幅方向と平行な領域を除
   いてレジストを形成した後、前記領域上の前記絶縁膜を
   除去し、前記領域下の前記不純物層を露出させる工程、 （ｆ）前記レジストを除去し、前記領域に低抵抗層を形
   成する工程、 （ｇ）前記（ｆ）工程後、前記基板全面に層間絶縁膜を
   形成する工程、 （ｈ）前記低抵抗層上の前記層間絶縁膜に複数の開口部
   を形成する工程、 （ｉ）前記低抵抗層と接触する配線層を形成する工程、 を有することを特徴とする半導体装置の製造方法。