JPS61148839A

JPS61148839A - 半導体装置の製造方法

Info

Publication number: JPS61148839A
Application number: JP59270833A
Authority: JP
Inventors: Tetsuya Saito; 哲也斉藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-12-24
Filing date: 1984-12-24
Publication date: 1986-07-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野］本発明は、半導体装置に関するものであり、特に、化合
物導電層を備えた半導体装置に適用して有効な技術に関
するものである。

［背景技術］ＭＩＳＦＥＴを備えた半導体装置では、ＭＩＳＦＥＴの
ゲート電極の抵抗値を低減してスイッチング動作を速め
るために、ゲート電極を多結晶シリコンと高融点金属と
の化合物からなるシリサイドで形成する技術がある。

本発明者は１例えば製造工程における第１層目の多結晶
シリコン層を用いて形成した抵抗素子とゲート電極とに
おいて、ゲート電極上にシリサイド層を形成する際に、
抵抗素子上に不要なシリサイド層が形成されるために、
この不要なシリサイド層を除去するためのエツチング工
程、およびマスク工程によって製造工程が増加するとい
う問題点を見出した。

なお、多結晶シリコンと高融点金属層とを反応させるこ
とによってシリサイド層を形成する技術については、例
えば、Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ
　Ｄｅｖｉｃｅｓ　　Ｍｅｅｔｉｎｇ、１９８３．Ａ　
　Ｒｅｖｉｅｗ　　ｏｆ　　Ｒｅｆｒａｃｔｏｒｙ　　
Ｇａｔｅ　Ｆｏｒ　ＭＯＳ　−ＶＬＳＩに記載されてい
る。

［発明の目的］本発明の目的は、製造工程における同層の多結晶シリコ
ンを用いて形成する抵抗素子と導電層において、抵抗素
子に不要なシリサイド層が形成されるのを防止して、前
記導電層上にシリサイド層を形成することが可能な技術
を提供することにある。

本発明の他の目的は、半導体装置の製造工程を低減する
ことが可能な技術を提供することにある。

本発明の他の目的は、抵抗素子の専有面積が増加するの
を防止することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、多結晶シリコンからなる導電層上に高融点金
属層を形成し、前記導電層の所定部上の高融点金属層に
レーザービームあるいは電子ビームを照射し、多埜晶と
リコンと高融点金属とを反応させて化合物導電層を形成
することにより、抵抗素子となるべき導電層上に不要′
なシリサイド層が形成されるのを防止して、前記不要な
シリサイド層を除去するためのエツチング工程およびマ
スク工程を不要にするものである。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

［実施例］第１図乃至第１０図は１本発明の半導体装置の製造方法
の一実施例を説明するための図であり、第１ｒＩ！ｉ、
第３図、第５図、第７１．ｔ＝ｉよび第９図は、Ｉｌ造
工程における半導体装置の要部の平面図であり、第２図
は、第１−の■−■切断線における断面ｉ、゛第４図は
、第３図のＩＶ−’ｒＶ切断線における断面図、第６図
は、第５図のＶｌ−Ｖｌ′切□切線断線おける断面図、
第８図は、第７図の■−■・切断線における断面図、第
ｉｏｓ’は、第９図毎ｘ−ｘ切断線における断面図であ
る′、′ まず、第１図、第２図に示めすよづ゛に、か−型半導体
基板ｌに、ｎ−型つ□エル領域２Ｊフィールド絶縁膜３
．ｐ＋型チャネ′ルストツバ領域４のそれぞれを順次形
成する。゛そし′て、半導体−ＩＩ！ｉ１の表面−を酸
化してゲート絶縁膜５を形成量る。□次に、抵抗−子あ
るいはＭ　Ｉ　Ｓ　ＦＥＴのゲート電極が設ｉｔられる
導電層６Ａ、６Ｂ門形成す為ために、ＣＶＤ技術によっ
て得られ８多結晶シリコン層を半導体基板ｌ上に形成す
る。そして、導電−６Ａ、６Ｂの抵抗値を低減させるた
めに１例えば熱拡散技術によって、多結晶シリジン層に
ｎｍ不純物１例えばリンを導入する。次に、前記多結晶
シリコン層の不要な部分を、例えば異方性エッチングシ
こよって選択的に除去して導電層６Ａ、６Ｂのそれぞれ
を形成する。

次に、ｎ型ＭＩＳＦＥＴのソース領域、ドレイン領域と
なるｎ＋型半導体領域７と、Ｐ型ＭＩＳＦＥ□Ｔのソー
ス領域、ドレイン領域となるｐ１型型半体□領域８とを
“それぞれ形成する。半導体領域７は′ｎｎｍ不純物１
えばリン°を、半導体領域８はｐ型不純物、例えばボロ
゛ンをイオン打ち込みによって半導体基板ｌの所定の表
面部に導入して形成する。ｉ型ネ純物を導入するときに
ば、ｐＩＪＩＭＩｓＦＥＴの形成領域ｌを例えばレジス
トで覆い。

ｐ型不純物を導入するときには、ｎ型ＭＩＳＦＥＴの形
成領域上をυシストで覆う６次に、第３図、第４図に示すように、導電層６Ａ、６Ｂ
のそれぞれの側部に側部絶縁膜（す・イドウオール）９
＆形成するために、例えばＣｖＤ技術龜よって得られる
酸化シリコン膜−を半導体基板ｌ上の全一に形成する。

゛そして、異方性のエツチング技術を用い、前記酸化シ
リコン膜をその上面から除々に除去することによって、
サイドウォール９を形成する。サイドウオール９を形成
する際のエツチング工程中に、半導体領域７および８の
上面のゲート絶縁膜５が除去される。

なお、先に形成した半導体領域７，８は、サイドウオー
ル９を形成した後に、ｎ型不純物あるいはｐ型不純物を
導入することによって形成することもできる。

次に、第５図、第６図に示すように、導電層６Ａ、６Ｂ
を、多結晶シリコンと高融点金属との化合物からなるシ
リサイド層とするために、半導体基板１上の全面に、高
融点金属層ｌＯを形成する。

この高融点金属層は、例えばスパッタ技術によって得ら
れるモリブデンを用い、２０００オングストロームＬ以
下、（Ａ）と記述する。］程度の膜厚に形成する。

次に、導電層６Ａ、６Ｂおよび半導体領域７゜８上の高
融点金属層１０にレーザービーム１１を選択的に照射す
ることにより、高融点金属層１０と導電層６Ａ、６Ｂと
を化合させて、シリサイド層１２を形成する。

シリサイド層１２は、電子ビームを照射して形成するこ
ともできる。また、高融点金属層１０には、タングステ
ン、チタン等を用いることもできる。

シリサイド層１２を形成するときに、後に、抵抗素子１
３となる導電層６Ｂの所定部の上の高融点金属層ｌＯに
はレーザービームを照射しないようにする。

レーザービームを選択的に照射することによって、抵抗
素子１３上に不要なシリサイド層１２が形成されるのを
防止することができるので、この不要なシリサイド層１
２を除去するためのエツチング工程および導電層６Ａ、
６Ｂ上に設けられるべきマスクを形成するためのマスク
工程を不要にできる。

すなわち、半導体装置の製造工程を低減することができ
る。

また、抵抗素子１３上にシリサイド層１２が不要に設け
られると、抵抗素子１３の抵抗値が１０分の１程度に低
下するので、同様の抵抗値を得るためには、抵抗素子１
３の長さをＩＯ倍程度長く形成しなければならない。し
かし、抵抗素子１３上にシリサイド層１２が設けられる
ことはないので、抵抗素子１３の素子面積の増加を防止
することができる。

なお、レーザービームの照射時間を充分に長くすること
によって、導電層６Ａおよび６Ｂの下面部まで、シリサ
イド層１２にすることができる。

次に、第７図、第８図に示すように、未反応の高融点金
属層ｌＯをフッ酸系のエツチング液によって除去する。

　　　　　− 次に、第１０図に示すように、絶縁膜１４を形成するた
めに、例えばＣＶＤ技術によって得られる酸化シリコン
膜を半導体基板１上の全面に形成する。

次に、半導体領域７および８上の絶縁膜１４を選択的に
除去して接続孔１５を形成する・。

次に、導電層１６を形成するために、例えばスパッタ技
術によって得られるアルミニュウムを半導体基板ｌ上の
全面に形成する。そして、このアルミニュウムの不要な
部分を選択的に除去して。

第９図に示すようなパターンの導電層１６を形成する。

導電層１６Ａは、ＭＩＳＦＥＴ１７のドレイン領域をＨ
レベル、例えば５［ｖ］の電源端子に接続するものであ
り、導電層１６ＢはＭＩ　５ＦＥＴ１７の出力を一示し
ていない他のＭＩＳＦＥＴのゲニト電極に入力するもの
である。導電層１６Ｃ，はＭＩＳＦＥＴ１８のドレイン
領域をＨレベルの電源端子に接続するものであり、導電
層１６ＤはＭＩＳＦＥＴ１７と１９とで構成されるイン
バ、−夕の出力端子である。導電層１６ＥはＬレベル、
例えばＯ［Ｖ］の電源配線である。

導電層１６を形成した後に１図していないが。

半導体基板１上に保暉膜を形成して本実施例の半導体装
置は、完成する。

なお、前記シリサイド層１２は、次のような工程を用い
て形成することもできる。

まず、半導体基板ｌ上の全面に多結晶シリコン層を形成
する０次に、多結晶シリコン層の全面に高融点金属層１
０を形成する。そして、導電層６Ａ、６Ｂの配線パター
ンに従って高融点金属層ｌＯにレーザービームを照射し
てシリサイド層１２を形成する。このレーザービームは
、前記と同様に、抵抗素子１３上の高融点金属層ｌＯに
は照射しない６次に、シリサイド層１２をマスクにして
。

例えばウェットエツチングによフて、未反応の高融点金
属層１０を除去する。このエツチングによ　、って、不
要な多結晶シリコン層および抵抗素子１３の上面が露出
する。次に、抵抗素子１３上に。

例えばレジストマスクを形成する。そして、レジストマ
スクおよびシリサイド層１２をマスクとして、例えばウ
ェットエツチングによって、不要な多結晶シリコン層を
選択的に除去して、導電層６Ａ、６Ｂのそれぞれを形成
する。

このような工程によって導電層６Ａ、６Ｂ、シリサイド
層１２および抵抗素子１３を形成することにより、導電
層６Ａ−６Ｂを形成するためのマスク工程を不要にでき
る。

［効果］本願によって開示された新規な技術によれば一１以下の
効果を得ることができる。

（１）、レーザービームまたは電子ビームを選択的に照
射することにより、多結晶シリコンからなる抵抗素子上
に不要なシリサイド層１２が形成されるのを防止して、
前記抵抗素子と同層の多結晶シリコン層からなる導電層
にシリサイド層を形成することができる。

（２）、前記（１）により、抵抗素子上に不要に形成さ
れたシリサイド層を除去するためのエツチング工程、お
よびこのエツチング工程によって導電層上のシリサイド
層が除去されるのを防止するためのマスクを形成するマ
スク工程を不要にすることができる。

（３）、前記（２）により、半導体装置の製造工程を低
減することができる。

（４）、不要なシリサイド層によって抵抗素子の抵抗値
が低下するのを防ぐことができるので、抵抗値を確保す
るために抵抗素子を長く延在させる必要がなくなり、し
たがって、抵抗素子の素子面積が増加するのを防止する
ことができる。

以上１本発明者によってなされた発明を実施例にもとす
き具体的に説明したが１本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。　　　　　　
　　　　　　　　′例えば、本発明は、半導体基板にｎ
型不純物。

あるいはｐ型不純物を導入して形成した半導体領域に選
択的にシリサイド層を形成するために適用することがで
きる。　　　゛また、多結晶シリコンからなる大きな半導体基板上に複
数のチップを配置することによって構成きれる所謂マル
チチップでは、チップの間を電気的に接続するための配
線が必要となるが１本発明を用いることによっ・て、前
記配線を多結晶シリコン層とシリサイド層とで構成する
ことができる。

また、前記配線に多結晶シリコンからなる抵抗素子を設
けることができるのは、前記実施例と同様である。

【図面の簡単な説明】

第１図乃至第１０図は１本発明の半導体装置の製造方法
の一実施例を説明するための図であり、第１図、第３図
、第５図、第７図、および第９図は、Ｈ造工程における
半導体装置の要部の平面図であり。第２図は、第１図の■−■切断線における断面図、第４図は、第３図のｒＶ−ｍＶ切断線における断面図。第６図は、第５図の■−■切断線における断面図、　゛第８図は、第７図の■−■切断線における断面第１θ図
は、第９・図のＸ−Ｘ切断線における断面図である。ｌ・・・半導体基板、２・・・ウェル領域、３フイール
ド絶縁膜、４・・・チャネルストッパ領域、５・・・ゲ
ート絶縁膜、６Ａ、６Ｂ、１６Ａ、１６−Ｂ、１６Ｃ′
、１６Ｄ、１６Ｅ・・・導電層、７，８・・・半導体領
域。９・・・側部絶縁膜（サイドウオール）、１０・・・高
融点金属ｆｆ、１１・・・レーザービーム、１２・・・
シリサイド層、１３・・・抵抗素子、１４・・・絶縁膜
、１５・・・接続孔、１７，１８．１９・・・Ｍ　Ｉ　
Ｓ　ＦＥＴ。第　　１　　図手続補正音（方式）事件の表示昭和５９　年特許願第２７０８３３　　号発明の名称半導体装置の製造方法補正をする者１１件とのり　特許出願人名　　称　　　Ｃ５１０１株式会社　　日　　立　　製
　　作　　折代　　　理　　　人補正の対象次頁のとおり１、明細書の第３頁１行目乃至３行目に、ｒＩｎｔｅｒ
−ｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ
ｓ　Ｍｅｅｔｉｎｇ、１９８３゜Ａ　Ｒｅｖｉｅｗ　ｏ
ｆ　Ｒｅｆｒａｃｔｏｒｙ　Ｇａｔｅ　Ｆｏｒ　ＭＯ８
ＶＬＳＩＪとあるのを、「インターナシ箇ナルエレクト
ロンデパイセズミーティング、　１９８３．アリビュー
オプリフラクトリーゲート　フォアモスブイエルニスア
イ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　ＥｌｅｃｔｒｏｎＤ
ｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ　ｅ　１９８３　＊　Ａ
　Ｒｅｖｉｅｗ　ｏｆ　Ｒｅｆｒａｃ−１ｏｒｙ　Ｇａ
ｔｅ　Ｆｏｒ　ＭＯＳ　ＶＬＳＩ）Ｊに補正する。

Claims

【特許請求の範囲】１、半導体基板に多結晶シリコンからなる導電層を複数
本形成し、該複数本の導電層の第１の導電層に抵抗素子
を形成し、第２の導電層に多結晶シリコンと高融点金属
との化合物からなる化合物導電層を形成する半導体装置
の製造方法であって、前記抵抗素子と化合物導電層とは
、前記複数本の導電層上に高融点金属層を形成し、第２
の導電層の上部の高融点金属層にレーザービームまたは
電子ビームを照射して、前記導電層と高融点金属層とを
反応させた後に、未反応の高融点金属層を除去すること
によって形成することを特徴とする半導体装置の製造方
法。２、前記導電層を形成する工程は、ＭＩＳＦＥＴのゲー
ト電極と一体に形成することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。