JPH1187705A - 静電的破壊保護素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 静電的破壊保護素子は、ゲート電極近傍のド
レイン領域に絶縁膜に絶縁膜を形成する工程が必要とな
り、工程数増加による高コスト化につながる。 【解決手段】 シリコン基板１上に、ゲート酸化膜２を
形成し、第１のゲート電極５及び疑似ゲート電極６を形
成する。疑似ゲート電極のゲート長はショートチャネル
効果により常時オン状態になるようなゲート長であり、
第１のゲート電極のゲート長はショートチャネル効果を
生じないようなゲート長である。次に、高濃度ソース／
ドレイン領域１０を形成する。次にチタン等の金属層を
スパッタリング法等により形成し、熱処理により、自己
整合的に、サイドウォール９上を除く、ソース／ドレイ
ン領域１０、ゲート電極５及び疑似ゲート電極６表面に
金属シリサイド１１を形成する。次に、電気的な接続を
取るためのソース領域コンタクト１３、ドレイン領域コ
ンタクト１４及び基板コンタクトを形成し、ソース領域
とシリコン基板１とをソース側金属配線１５等により電
気的に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳ型トランジ
スタのゲート酸化膜が過大電圧により、静電的破壊（Ｅ
ｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅｓ：
ＥＳＤ）されるのを保護する静電的破壊保護素子及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】以下、図５の第１の従来技術における静
電的破壊（以下、「ＥＳＤ」と略す。）保護素子の製造
工程図を用いて、従来のＥＳＤ保護素子の製造工程を、
Ｐ型シリコン基板に形成する場合を例に説明する。

【０００３】まず、Ｐ型シリコン２１上に熱酸化により
ゲート酸化膜２２を形成し、その上にＣＶＤ法等によ
り、ポリシリコン膜２３を形成する。その後、フォトレ
ジスト膜２４をポリシリコン膜２３上に形成する（図５
（ａ））。

【０００４】次に、フォトリソグラフィ工程により、フ
ォトレジスト膜２４をパターニングし、該パターニング
されたフォトレジストをマスクにポリシリコン膜２３及
びゲート酸化膜２２をエッチングし、ゲート電極を形成
する。その後、基板に対し、略垂直方向から、且つ、注
入過程で基板を面内で回転させながら、リン（³¹Ｐ⁺）
等のＮ型不純物をイオン注入し、低濃度ソース／ドレイ
ン領域２６を形成する。その後、基板に対して、斜め方
向から、且つ、注入過程で基板を面内で回転させなが
ら、ボロン（¹¹Ｂ⁺）等のＰ型不純物をイオン注入し、
ハロー領域２７を形成する（図５（ｂ））。

【０００５】次に、ＣＶＤ法により、絶縁膜を堆積し、
続いてエッチバックを行い、ゲート電極側部にサイドウ
ォール部２８を形成する。その後、基板面に対し、略垂
直方向から、ヒ素（⁷⁵Ａｓ⁺）等のＮ型不純物をイオン
注入し、高濃度ソース／ドレイン領域２９を形成する。

【０００６】次に、ＣＶＤ法等により、酸化膜３０を形
成し、その上にフォトレジスト３１を塗布し、フォトリ
ソグラフィ工程により、パターニングし、ドレイン電極
部の電気的接続のためのコンタクトホールが形成される
領域とゲート電極との間のドレイン領域上に酸化膜３０
が残るようにエッチングする（図５（ｃ））。

【０００７】次に、チタン等の金属層をスパッタ法等に
より形成し、熱処理することにより、自己整合的に、上
記ドレイン領域上に形成した酸化膜部とゲート電極部の
側壁部とを除くソース／ドレイン領域表面及びゲート電
極表面に金属シリサイド膜３２を形成する（図５
（ｄ））。

【０００８】次に、層間絶縁膜３３を形成した後、ソー
ス／ドレイン領域との電気的な接続を取るためのコンタ
クトホールを形成し、ソース領域とシリコン基板とをソ
ース領域コンタクト部３４を介して金属配線３６等によ
り電気的に接続し、ドレイン領域と外部の入出力端子と
をドレイン領域コンタクト部３５を介して金属配線３７
等により電気的に接続する（図５（ｅ））。

【０００９】以上の工程により形成された、従来技術の
ＥＳＤ保護素子の構造は、ゲート電極の側壁には金属シ
リサイド膜が形成されておらず、且つ、ドレイン領域に
おけるコンタクト部がゲート電極から離れている点を除
いて絶縁ゲート型電界効果（ＭＩＳ）トランジスタと同
等の構造を有し、且つ、ソース領域と基板とが同電位に
接続され、且つ、ゲート電極とドレイン電極との間の領
域上には金属シリサイドが形成されていない。

【００１０】しかしながら、上述した方法で形成された
ＥＳＤ保護素子は、ゲート電極近傍のドレイン領域に絶
縁膜に絶縁膜を形成する工程が必要となり、工程数増加
による高コスト化につながる。

【００１１】

【発明が解決しようとする課題】一般に、半導体装置は
静電的な破壊により破損しやすく、これを防ぐために、
外部の入出力端子と内部回路の間に、様々な保護素子の
組み合わせからなる、保護回路を組み込み、外部からの
静電放電パルスを緩和して、電源若しくは接地端子か
ら、適切に逃がすようにしている。こうした保護素子の
１つとしてよく使われるものに、図６に示すような、ス
ナップバック特性を示す、パンチスルーデバイスがあ
る。パンチスルーデバイスとは、バイポーラトランジス
タのエミッタとベースとを電気抵抗を介して接続したデ
バイスと電気回路的には等価と考えられる。このため、
ＭＯＳトランジスタにおいても、ソース領域と、基板と
を電気的に接続するだけでバイポーラトランジスタが寄
生的に存在することになる。このため、この寄生的なパ
ンチスルーデバイスは、ＭＯＳトランジスタと同じプロ
セスにより作成可能なことから、ＥＳＤ保護回路の保護
素子の一部として、広く用いられている。

【００１２】ＥＳＤ保護素子に求められる、基礎的な性
質の１つとして、外部からの静電放電パルスに対して特
定の箇所に高電界が生じない構造になっていることが必
要である。これは、特定の箇所に高電界が生じると、そ
の部分に電流の流れが集中し、局所的な発熱による破壊
が発生するためである。このため、ＥＳＤ保護素子を形
成する場合には、素子構造の中で、より高電界が生じる
箇所を特定し、その箇所の電界を緩和するようにするこ
とで、より高い電圧に耐えることの可能な、保護素子を
形成することが可能になる。

【００１３】ＭＯＳトランジスタの寄生素子として形成
されるパンチスルーデバイスの場合では、通常のＭＯＳ
トランジスタと同様に、ドレイン領域のチャネル端部に
おいて最も高い電界が生じる。これを防ぐために以下に
示すように、いくつかの方法がある。

【００１４】まず、自己整合的に金属シリサイドをゲー
ト電極やソース／ドレイン領域の表面に形成する工程を
含まない、ＭＯＳトランジスタのプロセスの寄生素子と
して、パンチスルーデバイスを形成する場合には、ドレ
イン領域におけるコンタクト部からドレイン領域のチャ
ネル側端部までの距離を長くする方法がある。このよう
にすることで、電界が図７（ａ）の丸で囲った部分に示
すようなドレイン領域のチャネル側端部の局所的な部位
に集中する領域がなくなり、ドレイン領域のチャネル側
端部からコンタクト部の広い範囲にわたって電流が流れ
るため、適切な静電的破壊保護素子として機能すること
になる（図７（ｂ））。

【００１５】しかし、このデバイスは上述の図５（ｃ）
に示す工程と同様な工程が別途必要であること、寄生バ
イポーラトランジスタと外部入力端子との間の抵抗（ド
レイン領域の抵抗）を精度よく制御することが難しい等
の問題点がある。

【００１６】また、ドレイン領域の不純物濃度分布を変
えて、特定箇所に高電界がかからないようにする方法も
あるが、この方法では、ドレイン領域の不純物分布を他
のロジック部分などを形成するためのトランジスタに応
じて変える必要があるため、上述と同様に、工程及びマ
スクの追加が必要となる。

【００１７】一方で、自己整合的に金属シリサイドを、
ゲート電極表面及びソース／ドレイン領域表面に形成す
る工程を含むＭＯＳトランジスタのプロセスの寄生素子
として、パンチスルーデバイスを形成する場合には、ド
レイン領域のコンタクト部をチャネル側端部から離して
形成する上述のような方法では、電界集中を緩和するこ
とができない。なぜならば、金属シリサイドの抵抗値が
小さく、ドレイン領域の金属シリサイドは、ゲート電極
の側壁部で絶縁されている箇所までドレイン領域表面に
形成されており、その結果、図７（ｂ）に示すパンチス
ルーデバイスでは、半導体基板の深いところに電流が流
れるのに対して、図８（ｂ）では、ドレイン領域に金属
シリサイドを形成するためにドレイン領域が低抵抗化さ
れ、図８（ａ）に示すドレイン領域のコンタクトが電極
部に近い場合と等価になり、ドレイン領域のコンタクト
部とゲート電極との距離にかかわらず、図８の丸で囲っ
た領域に示すように、ドレイン領域のチャネル側端部に
電界が集中する。尚、図７は電極部に金属シリサイドが
形成されていない場合の（ａ）はドレインコンタクトが
電極部に近い場合のパンチスルーデバイス動作時の模式
図であり、（ｂ）はドレインコンタクトが電極部に遠い
場合のパンチスルーデバイス動作時の模式図、図８は電
極部に金属シリサイドが形成されている場合の（ａ）は
ドレインコンタクトが電極部に近い場合のパンチスルー
デバイス動作時の模式図であり、（ｂ）はドレインコン
タクトが電極部に遠い場合のパンチスルーデバイス動作
時の模式図である。尚、図７において矢印は電流の流れ
を示す。

【００１８】こうしたことを防ぐために、ゲート電極近
傍のドレイン領域に、絶縁膜を形成するなどして、部分
的に金属シリサイドが形成されないようにする技術が、
上述の図５に示す方法や、特開平７−１０６５６７号公
報に開示されている。

【００１９】以下に、この公報に記載の技術を第２の従
来技術におけるＥＳＤ保護素子の製造工程図である図９
を用いて説明する。

【００２０】まず、図９（ａ）に示すように、Ｎ型ＭＯ
Ｓトランジスタが形成されたシリコン基板４１上に高融
点金属のＴｉ膜４６を形成する。尚、図９において、符
号４２は素子分離膜を示す。続いて、図９（ｂ）に示す
ように、全面にレジスト膜４７を塗布し、フォトリソ工
程により、ゲート電極及びソース領域４３、ドレイン領
域４４の中央部と多結晶シリコンゲート４５のサイドウ
ォールに隣接する部分とにＴｉ膜４６をそれぞれが分離
するようにパターニングする。次に、図９（ｃ）に示す
ように、レジスト膜４７を除去し、例えばＲＴＡを用い
た熱処理により、Ｔｉ膜４６と下地シリコンとのシリサ
イド化反応を行わせ、Ｔｉシリサイド膜４８を形成し、
層間絶縁膜４９を介して、金属配線５０とのコンタクト
を形成して、図９（ｄ）に至る。

【００２１】しかしながら、上述した方法で形成された
ＥＳＤ保護素子においても、ドレイン領域上に形成され
たＴｉ膜４６のパターニング工程が必要となり、工程数
増加による高コスト化につながる。

【００２２】

【課題を解決するための手段】請求項１記載の本発明の
静電的破壊保護素子は、第１導電型半導体基板上に、ゲ
ート絶縁膜を介して、サイドウォールを備えた複数のゲ
ート電極からなるゲート電極列が形成され、該ゲート電
極間及び上記ゲート電極列の両端に、第２導電型不純物
層が形成され、上記第１導電型半導体基板表面から露出
した第２導電型不純物層表面及び上記ゲート電極上面に
金属シリサイド膜が形成され、上記ゲート電極列の一端
の上記不純物層と上記第１導電型半導体基板とが電気的
に接続され、上記ゲート電極列の他端の上記不純物層と
外部入出力端子とが配線を介して電気的に接続され、上
記ゲート電極列の一端のゲート電極はショートチャネル
効果を生じさせないゲート長さを有し、上記ゲート電極
列における上記一端のゲート電極以外の全てのゲート電
極はショートチャネル効果を生じるゲート長を有してい
ることを特徴とするものである。

【００２３】また、請求項２記載の本発明の静電的破壊
保護素子は、第１導電型半導体基板上に、ゲート絶縁膜
を介して、サイドウォールを備えた複数のゲート電極か
らなるゲート電極列が形成され、該ゲート電極間及び上
記ゲート電極列の両端に、第２導電型不純物層が形成さ
れ、上記第１導電型半導体基板表面から露出した第２導
電型不純物層表面及び上記ゲート電極上面に金属シリサ
イド膜が形成され、上記ゲート電極列の一端の上記不純
物層と上記第１導電型半導体基板とが電気的に接続さ
れ、上記ゲート電極列の他端の上記不純物層と外部入出
力端子とが配線を介して電気的に接続され、上記ゲート
電極列の一端のゲート電極は他のゲート電極より長く、
且つ、ショートチャネル効果を生じさせないゲート長を
有し、上記ゲート電極列の上記一端のゲート電極以外の
全てのゲート電極上には層間絶縁膜を介して上記配線が
形成され、上記外部入出力端子に印加される所定の電圧
によって、上記一端のゲート電極以外の全てのゲート電
極下が導通状態になることを特徴とするものである。

【００２４】また、請求項３記載の本発明の静電的破壊
保護素子の製造方法は、第１導電型半導体基板上にゲー
ト絶縁膜を介して、ゲート電極材料を堆積する工程と、
フォトエッチング工程により、上記一端のゲート電極の
ゲート長がショートチャネル効果を生じない長さを有
し、他のゲート電極のゲート長がショートチャネル効果
を生じる長さを有するように、複数のゲート電極からな
るゲート電極列を形成する工程と、全面に絶縁膜を形成
した後、エッチバックを行い上記ゲート電極側壁にサイ
ドウォールを形成する工程と、第２導電型不純物をイオ
ン注入し、上記ゲート電極列の両端領域及びゲート電極
間に第２導電型不純物層を形成する工程と、シリサイド
を形成する金属を上記第１導電型半導体基板全面に堆積
させ、熱処理により自己整合的に、上記第１導電型半導
体基板から露出した上記不純物層表面及び上記ゲート電
極上面のみに金属シリサイド層を形成する工程と、層間
絶縁膜を形成した後、所定の領域にコンタクトホールを
形成し、上記第１導電型半導体基板と上記ゲート電極列
の一端に形成された不純物層を電気的に接続し、且つ、
上記ゲート電極列の他端に形成された不純物層と外部入
出力端子とを配線を介して接続する工程とを有すること
を特徴とする、請求項１記載の静電的破壊保護素子の製
造方法である。

【００２５】また、請求項４記載の静電的破壊保護素子
の製造方法は、第１導電型半導体基板上にゲート絶縁膜
を介して、ゲート電極材料を堆積する工程と、フォトエ
ッチング工程により、一端のゲート電極は他のゲート電
極より長く、且つ、ショートチャネル効果を生じさせな
いゲート長を有するように複数のゲート電極からなるゲ
ート電極列を形成する工程と、全面に絶縁膜を形成した
後、エッチバックを行い上記ゲート電極列の全てのゲー
ト電極側壁にサイドウォールを形成する工程と、第２導
電型不純物をイオン注入し、上記ゲート電極列の両端領
域及びゲート電極間に第２導電型不純物層を形成する工
程と、シリサイドを形成する金属を上記第１導電型半導
体基板全面に堆積させ、熱処理により自己整合的に、上
記第１導電型半導体基板から露出した上記不純物層表面
及び上記ゲート電極上面のみに金属シリサイド層を形成
する工程と、層間絶縁膜を形成した後、所定の領域にコ
ンタクトホールを形成し、上記第１導電型半導体基板と
上記ゲート電極列の一端に形成された不純物層を電気的
に接続し、且つ、上記ゲート電極列の他端に形成させれ
た不純物層と外部入出力端子とを、上記ゲート電極列の
一端のゲート電極以外の全てのゲート電極上に位置する
ように形成した配線を介して接続する工程とを有するこ
とを特徴とする、請求項２記載の静電的破壊保護素子の
製造方法である。

【００２６】

【実施の形態】以下、実施の形態に基づいて本発明につ
いて詳細に説明する。

【００２７】図１は本発明の第１の実施の形態の静電的
破壊保護素子の製造工程図、図２は本発明の第２の実施
の形態の静電的破壊保護素子の製造工程図、図３は図１
（ｅ）及び図２（ｅ）の各領域と回路上の接続関係を示
す図、図４は本発明の第１の実施の形態におけるパンチ
スルーデバイス動作時の模式図である。

【００２８】以下、第１図を用いて、本発明の第１の実
施の形態の静電的破壊保護素子の製造う工程を説明す
る。

【００２９】まず、不純物濃度が２．０×１０¹⁷ｃｍ^-3
程度のＰ型シリコン基板１上に、熱酸化により、厚さ約
５０Åのゲート酸化膜２を形成し、その上にＣＶＤ法等
により、厚さ１５００Å程度のポリシリコン膜３を形成
する。その後、フォトレジスト膜４をポリシリコン膜３
上に形成する（図１（ａ））。

【００３０】次に、フォトリソグラフィ工程により、フ
ォトレジスト膜４に、寄生パンチスルーデバイスのベー
ス幅を決める、第１のゲート電極パターン（ゲート長を
約０．４μｍとする。）と、第１のドレイン領域の抵抗
値を制御するための第２のゲート電極（以下、「疑似ゲ
ート電極」という。）（ゲート長を約０．２μｍとす
る。）を形成するためのパターンを同時に形成する。

【００３１】次に、パターニングされたフォトレジスト
膜（図示せず。）をマスクに、ポリシリコン膜３及びゲ
ート酸化膜２をエッチングし、第１のゲート電極５及び
疑似ゲート電極６を形成する。次に、シリコン基板１面
に対し、略垂直方向（本実施の形態においては、垂直方
向に対して約７°）から、且つ、注入過程でシリコン基
板１を面内で８回回転させながら、リン（³¹Ｐ⁺）など
のＮ型不純物を注入エネルギーを約３０ｋｅＶとし、ド
ーズ量を約５．０×１０¹³ｃｍ^-2としてイオン注入し、
低濃度ソース／ドレイン領域７を形成する。

【００３２】疑似ゲート電極のゲート長はショートチャ
ネル効果により常時オン状態になるようなゲート長、例
えば、０．２１〜０．２２μｍ程度である。また、第１
のゲート電極のゲート長はショートチャネル効果を生じ
ないようなゲート長、例えば０．４μｍ程度である。更
に、第１のゲート電極及び疑似ゲート電極はともに電気
的に浮遊状態である。

【００３３】次に、シリコン基板１面に対し、斜め方向
（本実施の形態においては、垂直方向に対して約３０
°）から、且つ、注入過程でシリコン基板１を面内で８
回回転させながら、ボロン（¹¹Ｂ⁺）などのＰ型不純物
を注入エネルギーを約３０ｋｅＶとし、ドーズ量を約
８．０×１０¹²ｃｍ^-2としてイオン注入し、ハロー領域
８を形成する（図１（ｂ））。このハロー領域によっ
て、リーク電流を抑制する。

【００３４】次に、ＣＶＤ法により絶縁膜を堆積し、続
けて、エッチバックを行い、ゲート電極側壁にサイドウ
ォール９を形成する。次に、シリコン基板１面に対し、
略垂直方向（本実施の形態においては、垂直方向に対し
て約７°）から、ヒ素（⁷⁵Ａｓ⁺）などのＮ型不純物を
注入エネルギーを約５０ｋｅＶとし、ドーズ量を約３．
０×１０¹⁵ｃｍ^-2としてイオン注入し、高濃度ソース／
ドレイン領域１０を形成する（図１（ｃ））。

【００３５】次にチタン等の金属層をスパッタリング法
等により形成し、熱処理により、自己整合的に、サイド
ウォール９上を除く、高濃度ソース／ドレイン領域１
０、ゲート電極５及び疑似ゲート電極６表面に金属シリ
サイド１１を形成する（図１（ｄ））。

【００３６】次に、層間絶縁膜１２を形成した後、電気
的な接続を取るためのソース領域コンタクト１３、ドレ
イン領域コンタクト１４及び基板コンタクトを形成し、
ソース領域とシリコン基板１とをソース側金属配線１５
等により電気的に接続する（図１（ｅ））。このとき、
また、ドレイン領域と外部入出力端子と電気的に接続さ
れたドレイン側金属配線１６が層間絶縁膜１２を介し
て、疑似ゲート電極６上に位置してもいなくてもよい。

【００３７】また、図２を用いて、本発明の第２の実施
の形態の静電的破壊保護素子の製造う工程を説明する。

【００３８】まず、不純物濃度が２．０×１０¹⁷ｃｍ^-3
程度のＰ型シリコン基板１上に、熱酸化により、厚さ約
５０Åのゲート酸化膜２を形成し、その上にＣＶＤ法等
により、厚さ１５００Å程度のポリシリコン膜３を形成
する。その後、フォトレジスト膜４をポリシリコン膜３
上に形成する（図２（ａ））。

【００３９】次に、フォトリソグラフィ工程により、フ
ォトレジスト膜４に、寄生パンチスルーデバイスのベー
ス幅を決める、第１のゲート電極パターン（ゲート長を
約０．４μｍとする。）と、ドレイン領域の抵抗値を制
御するための疑似ゲート電極（ゲート長を約０．２５μ
ｍとする。）を形成するためのパターンを同時に形成す
る。

【００４０】次に、パターニングされたフォトレジスト
膜（図示せず。）をマスクに、ポリシリコン膜３及びゲ
ート酸化膜２をエッチングし、第１のゲート電極５及び
疑似ゲート電極６を形成する。次に、シリコン基板１面
に対し、略垂直方向（本実施の形態においては、垂直方
向に対して約７°）から、且つ、注入過程でシリコン基
板１を面内で８回回転させながら、リン（³¹Ｐ⁺）など
のＮ型不純物を注入エネルギーを約３０ｋｅＶとし、ド
ーズ量を約５．０×１０¹³ｃｍ^-2としてイオン注入し、
低濃度ソース／ドレイン領域７を形成する。

【００４１】また、第１のゲート電極のゲート長はショ
ートチャネル効果を生じないようなゲート長、例えば
０．４μｍ程度である。更に、第１のゲート電極及び疑
似ゲート電極はともに電気的に浮遊状態である。

【００４２】次に、シリコン基板１面に対し、斜め方向
（本実施の形態においては、垂直方向に対して約３０
°）から、且つ、注入過程でシリコン基板１を面内で８
回回転させながら、ボロン（¹¹Ｂ⁺）などのＰ型不純物
を注入エネルギーを約３０ｋｅＶとし、ドーズ量を約
８．０×１０¹²ｃｍ^-2としてイオン注入し、ハロー領域
８を形成する（図２（ｂ））。

【００４３】次に、ＣＶＤ法により絶縁膜を堆積し、続
けて、エッチバックを行い、ゲート電極側壁にサイドウ
ォール９を形成する。次に、シリコン基板１面に対し、
略垂直方向（本実施の形態においては、垂直方向に対し
て約７°）から、ヒ素（⁷⁵Ａｓ⁺）などのＮ型不純物を
注入エネルギーを約５０ｋｅＶとし、ドーズ量を約３．
０×１０¹⁵ｃｍ^-2としてイオン注入し、高濃度ソース／
ドレイン領域１０を形成する（図２（ｃ））。

【００４４】次にチタン等の金属層をスパッタリング法
等により形成し、熱処理により、自己整合的に、サイド
ウォール９上を除く、高濃度ソース／ドレイン領域１
０、ゲート電極５及び疑似ゲート電極６表面に金属シリ
サイド１１を形成する（図２（ｄ））。

【００４５】次に、層間絶縁膜１２を形成した後、電気
的な接続を取るためのソース領域コンタクト１３、ドレ
イン領域コンタクト１４及び基板コンタクトを形成し、
ソース領域とシリコン基板１とをソース側金属配線１５
等により電気的に接続し、このとき、また、ドレイン領
域と外部入出力端子と電気的に接続されたドレイン側金
属配線１７が層間絶縁膜１２を介して、疑似ゲート電極
６上に存在するようにする。図１に示す、本発明の第１
の実施の形態と比較して、図２（ｂ）の工程において、
疑似ゲート電極のゲート長をショートチャネル効果を生
じるゲート長よりも少し長いゲート長にして、通常はオ
フ状態にしておいて、疑似ゲート電極の上部の配線に外
部から高電圧が印加された場合のみオン状態になるよう
なゲート長、例えば約０．２５μｍとすること及び、図
２（ｅ）の工程において、ソース／ドレイン領域のコン
タクトを形成した後、ドレイン領域と接続した金属配線
を、疑似ゲート電極の上部に膜厚が約３０００Åの層間
絶縁膜１２を介して存在するように金属配線が形成され
ている点が異なっている。

【００４６】次に、上述の工程で形成される、パンチス
ルーデバイスの保護素子としての使用例を図３に示す。
図１（ｅ）及び図２（ｅ）に示される領域１及び領域１
５をグランドに接続し、領域１６もしくは領域１９を外
部入出力端子に接続する。

【００４７】なお、第１ゲート電極のゲート長及び第１
ゲート電極及び疑似ゲート電極とが浮遊状態である点に
ついては図１と図２の場合とでは同じである。

【００４８】上述の実施の形態により従来技術と同等の
性能を有し、ＥＳＤ保護素子として機能するパンチスル
ーデバイスが得られる。本発明は上述の実施の形態に限
定されるものではなく、Ｎ型シリコン基板上に形成する
場合には、上述の実施の形態の不純物導電型が逆にすれ
ばよく、また、疑似ゲート電極の個数も２つに限定され
るものではない。

【００４９】

【発明の効果】以上、詳細に説明したように、本発明を
用い、疑似ゲート電極を設けることにより、工程数を増
やすことなく部分的にシリサイド層が形成された領域を
設けることができるので、寄生バイポーラトランジスタ
と外部入力端子との間の抵抗値を精度よく制御でき、電
流の集中を抑制することができる、静電的破壊保護素子
を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の静電的破壊防止素
子の製造工程図である。

【図２】本発明の第１の実施の形態の静電的破壊防止素
子の製造工程図である。

【図３】図３は図１（ｅ）及び図２（ｅ）の各領域と回
路上の接続関係を示す図である。

【図４】本発明の第１の実施の形態におけるパンチスル
ーデバイス動作時の模式図である。

【図５】第１の従来技術における静電的破壊防止素子の
製造工程図である。

【図６】スナップバック特性を示す図である。

【図７】電極部に金属シリサイドが形成されていない場
合の（ａ）はドレインコンタクトが電極部に近い場合の
パンチスルーデバイス動作時の模式図であり、（ｂ）は
ドレインコンタクトが電極部に遠い場合のパンチスルー
デバイス動作時の模式図である。

【図８】電極部に金属シリサイドが形成されている場合
の（ａ）はドレインコンタクトが電極部に近い場合のパ
ンチスルーデバイス動作時の模式図であり、（ｂ）はド
レインコンタクトが電極部に遠い場合のパンチスルーデ
バイス動作時の模式図である。

【図９】第２の従来技術における静電的破壊防止素子の
製造工程図である。

【符号の説明】

１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ ポリシリコン膜 ４ フォトレジスト膜 ５ 第１のゲート電極 ６ 疑似ゲート電極 ７ 低濃度ソース／ドレイン領域 ８ ハロー領域 ９ サイドウォール １０ 高濃度ソース／ドレイン領域 １１ 金属シリサイド １２ 層間絶縁膜 １３ ソース領域コンタクト １４ ドレイン領域コンタクト １５ ソース側金属配線 １６、１７ ドレイン側金属配線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１導電型半導体基板上に、 ゲート絶縁膜を介して、サイドウォールを備えた複数の
   ゲート電極からなるゲート電極列が形成され、 該ゲート電極間及び上記ゲート電極列の両端に、第２導
   電型不純物層が形成され、 上記第１導電型半導体基板表面から露出した第２導電型
   不純物層表面及び上記ゲート電極上面に金属シリサイド
   膜が形成され、 上記ゲート電極列の一端の上記不純物層と上記第１導電
   型半導体基板とが電気的に接続され、 上記ゲート電極列の他端の上記不純物層と外部入出力端
   子とが配線を介して電気的に接続され、 上記ゲート電極列の一端のゲート電極はショートチャネ
   ル効果を生じさせないゲート長さを有し、上記ゲート電
   極列における上記一端のゲート電極以外の全てのゲート
   電極はショートチャネル効果を生じるゲート長を有して
   いることを特徴とする静電的破壊保護素子。
2. 【請求項２】 第１導電型半導体基板上に、 ゲート絶縁膜を介して、サイドウォールを備えた複数の
   ゲート電極からなるゲート電極列が形成され、 該ゲート電極間及び上記ゲート電極列の両端に、第２導
   電型不純物層が形成され、 上記第１導電型半導体基板表面から露出した第２導電型
   不純物層表面及び上記ゲート電極上面に金属シリサイド
   膜が形成され、 上記ゲート電極列の一端の上記不純物層と上記第１導電
   型半導体基板とが電気的に接続され、 上記ゲート電極列の他端の上記不純物層と外部入出力端
   子とが配線を介して電気的に接続され、 上記ゲート電極列の一端のゲート電極は他のゲート電極
   より長く、且つ、ショートチャネル効果を生じさせない
   ゲート長を有し、上記ゲート電極列の上記一端のゲート
   電極以外の全てのゲート電極上には層間絶縁膜を介して
   上記配線が形成され、上記外部入出力端子に印加される
   所定の電圧によって、上記一端のゲート電極以外の全て
   のゲート電極下が導通状態になることを特徴とする静電
   的破壊保護素子。
3. 【請求項３】 第１導電型半導体基板上にゲート絶縁膜
   を介して、ゲート電極材料を堆積する工程と、 フォトエッチング工程により、上記一端のゲート電極の
   ゲート長がショートチャネル効果を生じない長さを有
   し、他のゲート電極のゲート長がショートチャネル効果
   を生じる長さを有するように、複数のゲート電極からな
   るゲート電極列を形成する工程と、 全面に絶縁膜を形成した後、エッチバックを行い上記ゲ
   ート電極側壁にサイドウォールを形成する工程と、 第２導電型不純物をイオン注入し、上記ゲート電極列の
   両端領域及びゲート電極間に第２導電型不純物層を形成
   する工程と、 シリサイドを形成する金属を上記第１導電型半導体基板
   全面に堆積させ、熱処理により自己整合的に、上記第１
   導電型半導体基板から露出した上記不純物層表面及び上
   記ゲート電極上面のみに金属シリサイド層を形成する工
   程と、 層間絶縁膜を形成した後、所定の領域にコンタクトホー
   ルを形成し、上記第１導電型半導体基板と上記ゲート電
   極列の一端に形成された不純物層を電気的に接続し、且
   つ、上記ゲート電極列の他端に形成された不純物層と外
   部入出力端子とを配線を介して接続する工程とを有する
   ことを特徴とする、請求項１記載の静電的破壊保護素子
   の製造方法。
4. 【請求項４】 第１導電型半導体基板上にゲート絶縁膜
   を介して、ゲート電極材料を堆積する工程と、 フォトエッチング工程により、一端のゲート電極は他の
   ゲート電極より長く、且つ、ショートチャネル効果を生
   じさせないゲート長を有するように複数のゲート電極か
   らなるゲート電極列を形成する工程と、 全面に絶縁膜を形成した後、エッチバックを行い上記ゲ
   ート電極列の全てのゲート電極側壁にサイドウォールを
   形成する工程と、 第２導電型不純物をイオン注入し、上記ゲート電極列の
   両端領域及びゲート電極間に第２導電型不純物層を形成
   する工程と、 シリサイドを形成する金属を上記第１導電型半導体基板
   全面に堆積させ、熱処理により自己整合的に、上記第１
   導電型半導体基板から露出した上記不純物層表面及び上
   記ゲート電極上面のみに金属シリサイド層を形成する工
   程と、 層間絶縁膜を形成した後、所定の領域にコンタクトホー
   ルを形成し、上記第１導電型半導体基板と上記ゲート電
   極列の一端に形成された不純物層を電気的に接続し、且
   つ、上記ゲート電極列の他端に形成させれた不純物層と
   外部入出力端子とを、上記ゲート電極列の一端のゲート
   電極以外の全てのゲート電極上に位置するように形成し
   た配線を介して接続する工程とを有することを特徴とす
   る、請求項２記載の静電的破壊保護素子の製造方法。