JP2683483B2 - 表示画像の歪みを補正する信号処理装置 - Google Patents

表示画像の歪みを補正する信号処理装置

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JP2683483B2
JP2683483B2 JP4334167A JP33416792A JP2683483B2 JP 2683483 B2 JP2683483 B2 JP 2683483B2 JP 4334167 A JP4334167 A JP 4334167A JP 33416792 A JP33416792 A JP 33416792A JP 2683483 B2 JP2683483 B2 JP 2683483B2
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  • Television Signal Processing For Recording (AREA)
  • Synchronizing For Television (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ビデオ・テープ・プレ
ーヤのヘッド・スキップによって生じる、スプリアス・
ライン同期パルスを補正するための信号処理装置に関す
る。
【０００２】
【従来の技術】ビデオ・カメラ等によって作り出された
アナログ・ビデオ信号は、一般にビデオ・テープの経路
に対して、一連の斜めで並列のトラックを有するビデオ
・テープに、磁気的にコード化されて記録される。各ト
ラックは、ビデオ・フレームの１つのフィールドを表
す。奇数に番号付けされたフィールドを表すトラック
は、偶数に番号付けされたフィールドを表すトラック
と、交互に配置される。このように、全体で６２５本の
ライン・ビデオ・フレームに対して、各トラックは、各
々がライン同期パルスによって分離された、３２５．５
本のラインを表す。
【０００３】従来のビデオ・テープ・プレーヤは、２つ
の互いに正反対に位置するマグネチック・ピックアップ
を持つ、円筒形の再生ヘッドを有する。その動作におい
て、ビデオ・テープは、一方のリールから他方のリール
へ通過する際に、ヘッドの回りを包み込む。ヘッドは、
一方のピックアップが、奇数に番号付けされたフィール
ドを表すトラックだけから読出し、且つ他方のピックア
ップが、偶数に番号付けされたフィールドを表すトラッ
クだけから読出すような方法で回転する。ビデオ信号
は、ビデオ・テープの連続するトラックに交互に接触す
る２つのピックアップを切り換えることによって再生さ
れる。従って、ビデオ信号の再生は、ヘッドの回転に対
するビデオ・テープの動きにおいて、幾何学的整合、且
つ、時間的整合が要求される。しかしながら、実際問題
として連続するトラックの位置は、ピックアップの交互
の切り換えで常に整合するとは限らないので、スプリア
ス・ライン同期パルスが再生ビデオ信号に加わることに
なる。各スプリアス・ライン同期パルスは、再生ビデオ
信号の連続するライン間に、各フィールドの末端方向
へ、タイム・インターバルを実質的に挿入する。タイム
・インターバルの長さはライン期間よりも非常に短い。
この影響は一般に、"ヘッド・スキップ"と呼ばれる。
【０００４】従来の放送テレビジョン受像器によって表
示される画像は、画面のエッジを１つのフィールドの末
端の方へ、並びに次の開始点へ、オーバースキャンす
る。このことは、受像器が表示される連続ビデオ・フレ
ーム間に、同期パルスを入力するための、再同期調整可
能な期間をもたらすことになる。従って、このような受
像器が、従来のビデオ・テープ・プレーヤによって再生
されるビデオ信号にもとづく画像を表示する際には、ス
プリアス・ライン同期パルスによって導かれたタイム・
インターバルは画像を顕著に歪めない。しかしながら、
例えばコンピュータ用表示装置は、画面のエッジをオー
バースキャンしない画像を生成する。従って、このよう
な装置によって作り出された画像は、スプリアス・タイ
ム・インターバルによって顕著にゆがめられる場合があ
る。
【０００５】ある画像処理システムは、ビデオ・テープ
・プレーヤ記録装置によって再生されたビデオ信号の、
デジタル化用信号処理装置を有する。信号処理装置は、
サンプリング・クロック周波数を制御するために、ビデ
オ信号に対応するライン同期パルスの適時発生の動作に
依存する。一般に、信号処理装置は、ビデオ信号を抽出
し、抽出した各サンプルをデジタル化するためのアナロ
グ・デジタル変換器を有する。サンプルは、クロック信
号によって決められた一定の間隔で抽出される。クロッ
ク信号は、フェーズ・ロック・ループによってビデオ信
号のライン同期パルスに同期される。フェーズ・ロック
・ループは、クロック信号を発生させるための電圧制御
発振器（ＶＣＯ）と、クロック信号を各ライン期間で必
要なサンプル数で割るためのカウンタを有する。位相比
較器は、位相誤り信号を生成するためにライン同期パル
スとカウンタの出力とを比較する。位相誤り信号は、ク
ロック信号の周波数を決めるためにＶＣＯの入力に印加
される。このように、カウンタの出力は、位相誤り信号
をゼロに減らすために、且つクロック信号をライン同期
パルスに同期させるために動作する負のフィードバック
をもたらす。サンプリング・クロック周波数は、ライン
同期パルスがカウンタの出力においてパルスと一致して
いる限り一定に保たれる。しかしながら、スプリアス・
ライン同期パルスによって導かれたタイム・インターバ
ルの長さは、ライン期間の長さよりも非常に短いので、
スプリアス・ライン同期パルスはカウンタの出力からの
パルスとは一致しない。従って、サンプリング・クロッ
ク周波数において段階的変化を作り出すので、デジタル
化ビデオ信号の望ましくない時間的歪みが生ずる。ヘッ
ド・スキップによって生じたスプリアス・ライン同期パ
ルスは、従来方法では複雑なフェーズ・ロック・ループ
に応答して、段階を変えて補償するため、高価なアナロ
グ回路であった。
【０００６】
【発明が解決しようとする課題】本発明は、アナログ・
ビデオ信号ライン期間を限定するライン同期信号のライ
ン同期パルスを処理するための信号処理装置を提供す
る。信号処理装置は、ライン同期信号周波数の倍数であ
る周波数のクロック信号を生成するためのフェーズ・ロ
ック・ループと、クロック信号を上記倍数で割るための
フェーズ・ロック・ループ内のカウンタとを有し、タイ
ム・インターバルを、ビデオ信号のライン期間よりも短
いライン同期信号に導かせるスプリアス・パルスの検知
後に、カウンタをリセットするための論理回路をさらに
有することで特徴づけられる。
【０００７】本発明は、ビデオ・テープ記録からのビデ
オ信号の再生中に、スプリアス・タイム・インターバル
を限定するスプリアス・パルスを、フェーズ・ロック・
ループの入力から切り離し、カウンタのリセットの入力
へ切り替えることによって、スプリアス・タイム・イン
ターバルがライン同期信号に導入されても、クロック信
号が一定に保たれるという認識にもとづく。従って、位
相固定の入力は、ライン同期信号のスプリアス同期パル
スから、論理回路によってマスクされる。このように、
本発明は、ヘッド・スキップによって導入されたスプリ
アス・タイム・インタバルの補正問題に、デジタル的解
決をもたらす利点があり、複雑性がより少ないのでフェ
ーズ・ロック・ループに応答し、段階的に変える従来の
アナログ的解決に代わる低コストな方法を提供する。
【０００８】
【課題を解決するための手段】論理回路は、ライン期間
よりも短いリセット期間中にライン同期信号の各ライン
同期パルスに応答して、ライン同期信号をフェーズ・ロ
ック・ループの位相比較器の入力から、カウンタのリセ
ットの入力に切り換えるためのセレクタ論理回路を有す
るのが好ましい。その利点として、セレクタ論理回路が
単純に動作するために低コストで論理ゲートが配置でき
る。
【０００９】本発明の好ましい実施例では、論理回路
は、ライン同期信号のライン同期パルスの立下がりの検
知後のリセット期間において、セレクタ論理回路の制御
の入力をライン同期信号を位相比較器に送る第１の状態
から、ライン同期信号をカウンタのリセット入力に送る
第２の状態に切り換えるためのタイマーを含むタイミン
グ論理回路を有する。タイミング論理回路は、位相比較
器の入力に接続されたトリガの入力を有し、セレクタ論
理回路のリセット期間の拡大を防止するために、リセッ
ト期間中にライン同期信号をトリガの入力から切り離す
ようにする。代替方法として、タイミング論理回路はト
リガの入力がリセット期間中にライン同期信号に接続さ
れたままになるように、再トリガ可能とならないように
する方法もある。
【００１０】以上のことから、タイミング論理回路はそ
の利点として構造が簡単なので、低コストの単安定マル
チバイブレータであることが理解できよう。
【００１１】本発明の好ましい実施例では、セレクタ論
理回路は出力がカウンタのリセットの入力に接続されラ
イン同期信号が供給される第１の入力と、単安定マルチ
バイブレータの第１の出力に接続される第２の入力を有
する第１のＡＮＤゲートと、出力が位相比較器に接続さ
れライン同期信号が供給される第１の入力と、マルチバ
イブレータの第２の出力に接続される第２の入力を有す
る第２のＡＮＤゲートを有する。タイミング論理回路
は、各々がＡＮＤゲートの異なる一方を使用可能にする
ための、ＡＮＤゲートに接続された反転出力及び否反転
出力を持つ単安定回路を有する。本発明は、このよう
に、従来の論理ゲートによって簡単に実行される利点が
ある。
【００１２】スプリアス同期パルスに対する感度を最大
にするために、論理回路はリセット期間を、ライン期間
とライン同期パルス幅との差に実質的に等しくなるよう
に設定される。
【００１３】本発明は、ライン同期信号のライン同期パ
ルスによって識別できるライン期間を有する、アナログ
・ビデオ信号を処理するための、下記要素で構成する画
像処理装置まで影響を及ぼすことが理解できよう。この
画像処理装置は、ライン同期信号周波数の倍数である周
波数のクロック信号を生成するためのフェーズ・ロック
・ループと、クロック信号を上記倍数で割るためのフェ
ーズ・ロック・ループ内のカウンタと、及びクロック信
号によって決まるインターバルにおけるビデオ信号のサ
ンプルをデジタル化するためのアナログ・デジタル変換
器とを有し、タイム・インターバルをビデオ信号のライ
ン期間よりも短いライン同期信号に導く、スプリアス・
パルスの検知後に、カウンタをリセットするための論理
回路をさらに有することで特徴づけられる。
【００１４】
【実施例】最初に図１を参照するに、従来のビデオ・テ
ープ・プレーヤによって再生されたアナログ・ビデオ信
号は、各々がアナログ・ビデオ・データのＬ５ラインを
含む連続フィールドを有する。連続フィールドはビデオ
・データのＬ２ラインの長さに等しいフィールド・ブラ
ンキング・インターバルよって分離されている。ビデオ
信号の連続フィールドは、ビデオ・テープの連続するト
ラックに記録される。ビデオ・テープ・プレーヤは、２
つの互いに正反対に位置するマグネチック・ピックアッ
プを有する円筒形の再生ヘッドを有する。ビデオ・テー
プは、一方のリールから他方のリールへ通過する際にヘ
ッドの回りを包み込む。ヘッドは、一方のピックアップ
が奇数に番号付けされたフィールドを表すトラックだけ
から読出し、且つ他方のピックアップが偶数に番号付け
されたフィールドを表すトラックだけから読出すような
方法で回転する。ビデオ信号は、ビデオ・テープの連続
するトラックに交互に接触する２つのピックアップを切
り換えることによって再生される。実際問題として、連
続するトラックの位置が、ピックアップの切り換えにお
いて揃わない場合に、スプリアス・ライン同期パルスＰ
Ｅが発生する。スプリアス・パルスＰＥは、アクティブ
・フィールドの末端から、Ｌ６ラインに挿入される。従
来のテレビジョン受像器においては、１つのアクティブ
・フィールドの末端におけるＬ１ラインは、画像の下部
エッジを越えてオーバースキャンされるので、画面には
表示されない。同様に、次のフィールドの始めのＬ３ラ
インは画像の最上部のエッジを越えてオーバースキャン
される。Ｌ６は、Ｌ１より短い。一般に、Ｌ６が８に対
してＬ１は１２である。従って、受像器は、ビデオの次
のフィールドが表示される前に、ライン期間に固定され
るＬ６＋Ｌ２＋Ｌ３ライン期間の合計が与えられる。し
かしながら、あるデジタル画像処理システムでは、オー
バースキャンしない表示装置のビデオ信号にもとづく画
像、又はそのような表示装置のウィンドウ内の画像を表
示する。従って、再生中に望ましくない画像の歪みを避
けるために、画像処理システムはスプリアス・パルスＰ
Ｅを補正しなければならない。
【００１５】ここで図２を参照するに、従来のビデオ・
テープ・プレーヤによって再生されたアナログ・ビデオ
信号をデジタル化するための、本発明による信号処理装
置の例が示されている。この信号処理装置は、信号調節
増幅器２０を介して、ビデオ・テープ・プレーヤの再生
ヘッド３０に接続された切り換え可能のアナログの入力
１７０を持つアナログ・デジタル変換器（ＡＤＣ）１０
を有する。ＡＤＣ１０は、フェーズ・ロック・ループ４
０の出力に接続されたサンプリング・クロックの入力６
０を有する。フェーズ・ロック・ループ４０の出力は、
電圧制御発振器（ＶＣＯ）７０によって作られる。ＶＣ
Ｏ７０は、位相比較器８０の出力に接続された制御入力
を有する。位相比較器は、負の入力１８０と正の入力１
５０を有する。位相比較器８０の負の入力１８０は、カ
ウンタ１００を介してＶＣＯ７０の出力に接続されてい
る。また、同期セパレータ９０は、ＡＤＣ１０のアナロ
グの入力１７０に接続されている。本発明では、同期セ
パレータ９０はセレクタ論理回路５０の入力に接続され
たライン同期信号の出力１６０を有する。セレクタ論理
回路５０は、位相比較器８０の正の入力１５０に応答す
るタイミング論理回路１１０の出力に接続された、制御
の入力１３０を有する。セレクタ論理回路は２つの出力
を有し、それぞれは、位相比較器８０の正の入力１５０
とカウンタ１００のリセットの入力１２０とに接続され
ている。
【００１６】ビデオ・テープ１４０は、その動作におい
て、再生ヘッド３０の周囲にまとわりつく。再生ヘッド
３０は、ビデオ・テープが再生ヘッド上に引き込まれる
ように回転し、その結果、ヘッド３０にて互いに正反対
に位置するピックアップ２５、３５によってビデオ・テ
ープの隣合うトラックが読出され、信号調節増幅器２０
の出力においてテープ１４０に記録されたビデオ信号を
再現する。ＡＤＣ１０は、クロック信号によって決めら
れたインターバルで再現されたビデオ信号を抽出し、抽
出されたそれぞれのサンプルをデジタル・ワードに変換
する。ＶＣＯ７０は、ＡＤＣ１０のサンプリング・クロ
ックの入力６０でクロック信号を発生させる。クロック
信号の周波数は、位相比較器８０の出力における電圧レ
ベルによって決まる。カウンタ１００は、クロック信号
を各ライン期間で必要なサンプル数で割る。例えば、ビ
デオ信号の各ラインを１０００個のサンプルに量子化す
るためには、カウンタはクロック信号を１０００で割る
ように設定される。同期セパレータ９０は、ＡＤＣ１０
のアナログの入力１７０において再現されたビデオ信号
からライン同期信号を抽出する。位相比較器８０の出力
（位相誤り信号）は、正の入力１５０のライン同期信号
と負の入力１８０のカウンタの出力との位相差によって
決まる。従って、サンプリング・クロック信号は、正の
入力１５０におけるライン同期パルスが、カウンタ１０
０の出力におけるパルスと一致している限り一定であ
る。本発明においては、タイミング論理回路１１０は、
セレクタ論理回路５０と組合って、例えば、ビデオ・ヘ
ッド・スキップによって生じたスプリアス・ライン同期
パルスの検知後にカウンタをリセットし、スプリアス・
ライン同期パルスがクロック信号の周波数を歪ませるの
を防ぐ。
【００１７】図３を参照するに、好ましい例のセレクタ
論理回路５０は、２つの入力のＡＮＤゲート２００と２
１０の対を有し、及び、好ましい例のタイミング論理回
路１１０は、反転出力 Ｑ^と否反転出力Ｑを持つエッジ
・トリガ可能の単安定回路２２０を有する。ＡＮＤゲー
ト２００及び２１０のそれぞれの一方の入力は、同期セ
パレータの出力１６０に接続されている。ＡＮＤゲート
２００の他方の入力は、単安定回路２２０の否反転出力
Ｑに接続されている。ＡＮＤゲート２１０の他方の入力
は、単安定回路２２０の反転出力 Ｑ^に接続されてい
る。ＡＮＤゲート２００の出力は、カウンタ１００のリ
セットの入力１２０に接続されている。ＡＮＤゲート２
１０の出力は、位相比較器８０の正の入力１５０と、単
安定回路２２０のトリガの入力とに接続されている。単
安定回路２２０は、ライン同期パルス信号の立下がりの
検知に応答して出力パルスを作るように構成される。出
力パルスの長さは、ライン期間よりも短く、スプリアス
同期パルスによって導かれたタイム・インターバルの長
さよりも長くなるように予め設定される。
【００１８】図４を参照するに、トレース３００は、同
期セパレータの出力１６０における、ライン同期パルス
信号の一部を表わしている。この部分は、ライン期間Ｔ
１だけ一時的に分離された真のライン同期パルス、Ｐ１
とＰ２を含む。例えば、ビデオのヘッド・スキップによ
って導かれたスプリアス同期パルスは、通常、ライン期
間Ｔ１より十分に短い、期間Ｔ２だけパルスＰ２から一
時的に離される。例えば、期間Ｔ２はライン期間Ｔ１の
６４μｓに対して、一般に、５μｓである。パルスＰＥ
は、後続するパルスＰ３から期間Ｔ１だけ離される。
【００１９】トレース３１０及び３２０は、単安定回路
の否反転出力Ｑ及び反転出力 Ｑ^をそれぞれ表す。パル
スＰ１、Ｐ２及びＰ３の立下がりは、期間Ｔ３の間、Ｑ
及びＱ^を安定状態から準安定状態に切り換える。期間
Ｔ３は、反転出力Ｑ^及び否反転出力Ｑが、それぞれの
準安定状態である時に、スプリアス・パルスＰＥが、発
生されるように選択される。
【００２０】トレース３３０は、位相比較器への正の入
力１５０を表す。反転出力 Ｑ^は、期間Ｔ３の間、準安
定状態にあるので、ＡＮＤゲート２１０は、使用禁止状
態にされる。従って、スプリアス・パルスＰＥは、位相
比較器の入力に接続されない。しかしながら、反転出力
Ｑ^が安定状態に復帰すると、ＡＮＤゲート２１０は使
用可能となる。従って、真のパルスＰ１、Ｐ２、及びＰ
３は、位相比較器の正の入力１５０に接続される。
【００２１】トレース３４０は、カウンタ１００のリセ
ットの入力１２０を表す。スプリアス・パルスＰＥは、
否反転出力Ｑが準安定状態であるときに生ずる。従っ
て、スプリアス・パルスＰＥは、カウンタ１００のリセ
ットの入力１２０に、ＡＮＤ２００によって仕切られ
る。しかしながら、否反転出力Ｑが安定状態に復帰する
とＡＮＤ２００は使用禁止にされる。従って、真のパル
スＰ１、Ｐ２、及びＰ３は、カウンタ１００のリセット
の入力１２０に接続されない。
【００２２】同期セパレータの出力１６０は、単安定回
路２２０の出力Ｑ及び Ｑ^が、準安定状態にそれぞれあ
る場合、単安定回路２２０のトリガの入力に接続されな
いので、パルスＰＥの立下がりは、単安定回路２２０を
再トリガすることができない。このように、期間Ｔ３が
影響を受けて長くなる。しかしながら、本発明の他の実
施例では、単安定回路は、該回路のトリガの入力が位相
比較器８０の正の入力１５０には接続されず、同期セパ
レータの出力１６０に接続された、再トリガ不可能な回
路となる場合がある。
【００２３】トレース３５０は、トレース３００によっ
て表されたライン同期信号の一部におけるカウンタに記
憶された計数を表す。カウンタに記憶された計数は、ク
ロック信号のサイクル毎に増加させられる。Ｎが、各ラ
イン期間で必要なサンプル数である場合、計数がＮ−１
に達すると、カウンタは、出力パルスを発生し、計数が
ゼロにリセットされる。トレース３６０は、トレース３
００によって表されたライン同期信号の一部におけるカ
ウンタの出力を表す。ライン同期パルスＰ１とＰ２間の
ライン期間Ｔ１の間、計数は、ゼロからＮ−１に増加す
る。サンプリング・クロック信号の次のサイクルを検知
後、計数が０にリセットされ、カウンタは、出力パルス
Ｃ２を作り出す。位相比較器において、パルスＣ２がパ
ルスＰ１と一致するので、クロック周波数が一定とな
る。パルスＰ２とスプリアス・パルスＰＥ間のタイム・
インターバルＴ３の間、計数は、ゼロから、Ｎ−１より
小さい中間値ｎに増加する。しかしながら、本発明にお
いて、及びトレース３３０と３４０を参照するに、パル
スＰＥは、位相比較器８０の正の入力１５０から、カウ
ンタのリセットの入力１２０に切り替えられる。従っ
て、パルスＰＥは、計数をゼロにリセットする。このよ
うに、パルスＰＥとＰ３間のライン期間Ｔ１の間、計数
は、ｎからではなく、ゼロからＮ−１へと増加する。ク
ロック信号の次のサイクルを検知後、計数は０にリセッ
トされ、カウンタは、出力パルスＣ３を生成する。カウ
ンタの出力におけるパルスＣ１、Ｃ２及びＣ３は、位相
比較器のパルスＰ１、Ｐ２及びＰ３と一致するので、ク
ロック周波数は、スプリアス・パルスＰＥに関係なく一
定に保たれる。
【００２４】上述のように、期間Ｔ２は、ライン期間Ｔ
１より、通常、かなり短い。しかしながら、期間Ｔ２は
その長さが伸びる場合がある。従って、特に本発明の好
ましい例では、トレース３１０及び３２０の破線によっ
て示されるように、スプリアス・ライン同期パルスＰＥ
に対するタイミング論理回路１１０の感度は、Ｑ及びＱ
^が、それぞれの準安定状態をＴ３^に変えて、期間を伸
ばすことによって改善される。 Ｔ３^が、１つのライン
同期パルスの幅より長くさせられると、カウンタ１００
は、スプリアス同期パルスＰＥ、及びＰ１、Ｐ２、Ｐ３
のような真のライン同期パルスによってリセットされる
ことから、 Ｔ３^の最大値は、１つのライン同期パルス
の幅より小さいライン期間Ｔ１に等しい、ことが理解で
きよう。
【００２５】ここで述べた本発明の実施例では、クロッ
ク信号は、本発明に従って調整され、従来のビデオ・テ
ープ・プレーヤによる再生ビデオ信号のデジタル化用画
像処理システムのアナログ・デジタル変換器１０によっ
て、ビデオ信号が抽出されるインターバルが決められ
る。本発明における、クロック周波数は、ビデオ・テー
プの再生によって生ずるスプリアス・タイム・インター
バルによって変化しないので、デジタル化ビデオ信号は
時間的に歪められない。従って、歪みのない画像が、オ
ーバースキャンしない表示装置、又はこのような表示装
置のウィンドウ内に表示できる。しかしながら、本発明
の応用が、ビデオのデジタル化だけに限定されないこと
に理解されたい。本発明の他の実施例においては、本発
明に従って調節されたクロック信号は、従来のビデオ・
テープ・プレーヤによって再生されたビデオ信号のライ
ン同期信号を復元するために、カウンタ論理回路に接続
され、中間のデジタル化なしで、オーバスキャンしない
表示装置に直接に送ることができる。
【００２６】
【発明の効果】本発明の信号処理装置は、従来のビデオ
・テープ・プレーヤによって再生されたアナログ・ビデ
オ信号をデジタル化するための画像処理システムに特に
有用であるので、再生ヘッド・スキップによって発生し
たスプリアス・ライン同期パルスが含まれても画像を歪
めない。
【図面の簡単な説明】
【図１】従来のビデオ・テープ・プレーヤで再生され
た、ビデオ信号のタイミング図を示す。
【図２】本発明の信号処理装置のブロック図を示す。
【図３】本発明の信号処理装置用のセレクタ論理回路及
びタイミング論理回路のブロック図を示す。
【図４】タイミング論理回路に対応するタイミング図を
示す。
【符号の説明】
１０・・・アナログ・デジタル変換器（ＡＤＣ） ２０・・・信号調節増幅器 ３０・・・再生ヘッド ４０・・・フェーズ・ロック・ループ ５０・・・セレクタ論理回路 ７０・・・電圧制御発振器（ＶＣＯ） ８０・・・位相比較器 ９０・・・同期セパレータ １００・・・カウンタ １１０・・・タイミング論理回路 １４０・・・テープ １７０・・・アナログの入力 １８０・・・負の入力 ２２０・・・単安定回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・マーティン・スミス イギリス国エス・オー23 ８キュー・キ ュー、ハンプシャー、ウインチェスタ ー、ゴードン・アベニュー ８ (72)発明者 デビッド・チャールズ・コンウェイ−ジ ョーンズ イギリス国エス・オー22 ５イー・イ ー、ハンプシャー、ウインチェスター、 グリーンヒル・ロード 15 (72)発明者 デビッド・ジョン・ブラウン イギリス国ビー・エイチ24 ２ディ・エ ックス、ハンプシャー、リングウッド、 アシュレイ・ヒース、ウィットフィール ド・パーク 21 (56)参考文献 特開 昭56−136091（ＪＰ，Ａ) 特開 昭61−274479（ＪＰ，Ａ) 特開 平３−119881（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】アナログ・ビデオ信号ライン期間を限定す
    るライン同期信号のライン同期パルスを処理するための
    信号処理装置であって、 ライン同期信号周波数の倍数である周波数のクロック信
    号を生成するためのフェーズ・ロック・ループと、 クロック信号を上記倍数で割るためのフェーズ・ロック
    ・ループ内のカウンタと、 タイム・インターバルをビデオ信号のライン期間よりも
    短いライン同期信号に導くスプリアス・パルスの検知後
    に、カウンタをリセットするための論理回路とを有し、 論理回路が、ライン期間より短いリセット期間におい
    て、ライン同期信号の各ライン同期パルスに応答して、
    ライン同期信号をフェーズ・ロック・ループの位相比較
    器の入力からカウンタのリセットの入力に切り換えるた
    めのセレクタ論理回路を有することを特徴とする装置。
  2. 【請求項２】論理回路が、ライン同期信号のライン同期
    パルスの立下がりの検知後のリセット期間において、セ
    レクタ論理回路の制御の入力をライン同期信号を位相比
    較器に送る第１の状態から、ライン同期信号をカウンタ
    のリセット入力に送る第２の状態に切り換えるためのタ
    イミング論理回路を有することを特徴とする請求項１記
    載の装置。
  3. 【請求項３】タイミング論理回路が、位相比較器の入力
    に接続されたトリガの入力を有することを特徴とする請
    求項２記載の装置。
  4. 【請求項４】タイミング論理回路が、ライン同期信号に
    応答するトリガの入力を有し、且つリセット期間におい
    て再トリガできないようにされたことを特徴とする請求
    項２記載の装置。
  5. 【請求項５】タイミング論理回路が、単安定マルチバイ
    ブレータを有することを特徴とする請求項３又は請求項
    ４記載の装置。
  6. 【請求項６】セレクタ論理回路は対のＡＮＤゲートを有
    し、単安定マルチバイブレータがＡＮＤゲートのそれぞ
    れの異なる一方を使用可能にするために、ＡＮＤゲート
    に接続された反転出力と否反転出力を有することを特徴
    とする請求項５記載の装置。
  7. 【請求項７】論理回路が、リセット期間を、ライン期間
    とライン同期パルス幅との実質的な差に等しく設定する
    ように構成されることを特徴とする請求項１〜６のいず
    れか１項に記載の装置。
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