KR930019010A - 신호 처리 장치 및 화상 처리 시스템 - Google Patents
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Abstract
본 명세서는 아나로그 비디오 신호 라인 기간을 규정하는, 라인 동기화 신호내의 라인 동기화 펄스들을 처리하기 위한 신호 처리 장치에 관한 것이다.
상기 장치는 라인 동기화 신호 주파수의 배수의주파수의 클럭 신호를 발생하기 위한 위상 동기 루프(PLL)(40)를 포함한다.
상기 PLL(40)은 클럭을 상기 배수에 의해 분주하는 카운터(100)를 포함한다.
상기 장치는 상기 비디오 신호의 라인 기간보다 더 짧은 시간 간격을 라인 동기화 신호에 삽입하는 의사 펄스(spurious pulse)의 검출시에 카운터(100)를 리셋하기 위해 논리(110,50)를 더 포함한다.
상기 장치는 통상적인 가정용 비디오 테이프 플레이어를 통하여 재생된 아나로그 비디오 신호들을 디지탈화하는 화상처리 시스템에서 특히 유용하며 따라서 재생 헤드 스킵에 의해 삽입된 의사 라인 동기 펄스들을 포함할 수 도 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 통상의 가정용 비디오 테이프 플레이어에서 재생시 비디오 테이프 레코딩으로부터 재생된 비디오 신호의 타이밍도.
제2도는 본 발명의 신호 처리 장치의 일실시예의 블럭도.
제3도는 본 발명의 신호 처리 장치에 대한 타이밍 논리의 블럭도.
제4도는 타임밍 논리에 대응하는 타이밍도.
Claims (9)
- 아나로그 비디오 신호 라인 기간(an analog video signal line, period)을 규정하는 ,라인 동기화 신호내의 라인 동기화 펄스들을 처리하기 위한 신호 처리 장치로서, 상기 장치는: 상기 라인 동기화 신호의 주파수의 배수인 주파수의 클럭 신호를 발생하는 위상 동기 루프(phase locked loop)(40)와; 상기 배수에 의해 상기 클럭 신호를 분주(divide)하기 위한 상기 위상 동기 루프(40)내의 카운터(counter)(100)를 포함하며; 상기 비디오 신호의 상기 라인 기간 보다 짧은 시간 간격을 상기 라인 동기화 신호에 삽입하는 어느 의사 펄스(spurious pulse) 검출시에 상기 카운터(100)를 리셋(reset)하는 논리(110, 50)를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
- 제1항에 있어서, 상기 논리(110, 50)는 상기 라인 동기화 신호내의각 라인 동기화 펄스에 응답하여, 상기 라인 기간보다 짧은 리셋기간동안, 상기 라인 동기화 신호를 상기 위상 동기 루프(40)의 위상 비교기 입력(phase comparator input)(150)으로 부터 상기 카운터(100)의 리셋 입력(120)으로 스위칭하는 멀티플렉서(multiplexor)(130)를 포함하는, 신호 처리 장치.
- 제2항에 있어서, 상기 논리(110, 50)는 상기 라인 동기화 신호내의 상기 라인 동기화 펄스들의 하강 모서리(trailing deges)의 검출시에 상기 리셋기간 동안 상기 멀티플렉서(30)의 제어 입력(130)을 제1상태로부터 제2상태로 스위칭하는 타이머(110)를 포함하는, 신호 처리 장치.
- 제3항에 있어서, 상기 타이머(110)는 상기 위상 비교기 입력(150)에 접속된 트리거 입력(trigger input)을의 포함하는, 신호 처리 장치.
- 제3항에 있어서, 상기 타이머(110)는, 상기 라인 동기화 신호에 응답하는 트리거 입력을 포함하며, 상기 리셋 기간동안 재트리거 불가능(non-retrigger-able)으로 적합하게된 신호 처리 장치.
- 제4항 또는 제6항에 있어서, 상기 타이머(110)는 단안정 멀티바이브레이터(monostable multivibrator)(220)를 포함하는, 신호 처리 장치.
- 제6항에 있어서, 상기 멀티플렉서(50)는 한쌍의 논리곱(AND)게이트(200,210)를 포함하며, 상기 단안정 멀티바이브레이터(220)는 상기 논리곱(AND)게이트들(200,210)중 상이한 논리곱 게이트들을 각기 인에이블(enalbe)하는 상기 논리곱(AND) 케이트들(200,210)에 접속된 반전 및 비반전 출력들(Q,Q′)을 구비하는, 신호 처리 장치.
- 상기항중 어느 한 항에 있어서, 상기 논리(110,50)는 상기 리셋 기간을 실질적으로 상기 라인 기간 및 라인 동기화 펄스폭간의 차이로 설정하도록 구성된 신호 처리 장치.
- 아나로그 비디오 신호르 처리하기 위한 화상 처리 시스템에 있어서; 상기 비디오 신호의 샘플들을 클럭 신호에 의해 결정된 간격들에서 디지탈화하는 아나로그-디지탈 변환기(ADC)(10)와; 상기 클럭 신호를 발생하는 상기항중 어느 한항에 기재된 바와 같은 신호처리 장치를 포함하는 시스템.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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