JP2620523B2 - 集積マルチチップ・メモリ・モジュールの構造および製造方法 - Google Patents

集積マルチチップ・メモリ・モジュールの構造および製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、その１態様において、
所与の体積内でのデバイス性能の最適化を可能にする高
密度電子実装に関する。もう１つの態様において、本発
明は、単一のより高水準のメモリ・チップの機能を有す
る、より強力なメモリ・アーキテクチャが外部回路に提
示されるように、制御論理機構によって、積み重ねられ
た半導体メモリ・チップが集積されることを特徴とす
る、集積マルチチップ・メモリ・モジュールの構造と製
造方法とに関する。
【０００２】
【従来の技術】従来、メモリ・デバイスなどの集積回路
デバイスは、複数の集積回路を含む半導体材料のウェハ
から製造されてきた。ウェハの製造後、ウェハを小さな
チップにダイシングすることによって、回路を互いに分
離する。その後、チップは、さまざまなタイプのキャリ
アにボンディングされ、ワイヤによってリードに電気的
に相互接続され、パッケージ化される。
【０００３】改良のために、複数の半導体チップを有す
る高密度電子実装モジュールが一般的になってきた。た
とえば、米国特許第４５２５９２１号明細書および米国
特許第４６４６１２８号明細書に、高密度電子処理パッ
ケージの一種を製造するための構造および製造技法が開
示されている。これらの特許のそれぞれに、接着によっ
て互いに固定される複数の集積回路チップからなる半導
体チップ・スタックが記載されている。スタックの側面
のうちの１つに金属化パターンを設けて、スタックを外
部回路へ電気接続する。この金属化パターンには、通常
は個々の接点とバス式接点の両方が含まれる。スタック
は、スタックの金属化パターンと基板表面の金属化パタ
ーンの間で電気接触が生じるように、基板の上面の上に
置かれる。
【０００４】通常、コンピュータ・メモリ・システム
は、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭな
ど、多くのタイプのメモリ・チップから組み立てられ
る。メモリ・チップ技術世代ごとに、記憶デバイスの個
数が変化するが、連続する世代ごとに１チップあたりの
デバイス数が増加し、したがって、メモリ容量が増加し
てきた。次世代メモリ・チップが使用可能になる時、所
与のメモリ・システムを製作するのに必要なチップ数
は、それ相応に減少する。必要なメモリ・チップの数が
減るので、結果としてもたらされるメモリ・システム
は、物理的に小さくなる。
【０００５】次世代ＤＲＡＭメモリ・チップは、通常
は、現世代技術と比較してビット数が４倍に増大してき
た。たとえば、現世代メモリ・チップに１６ＭＢチップ
が含まれると仮定すると、業界標準によれば、次世代は
６４ＭＢチップになる。この、メモリ・チップの世代か
ら世代への４倍の進歩は、通常は、それに対応する、た
とえば表面幾何形状の２倍の縮小を達成するのに十分
な、半導体加工処理技術の進歩のみによって達成され
た。この相互関係が原因で、メモリ・チップの世代の間
にかなりの時間間隔が生じる場合がある。
【０００６】
【発明が解決しようとする課題】したがって、現世代メ
モリ・チップを複数組合せて、予想される単一の次世代
メモリ・チップと同一の機能とほぼ等しい物理寸法とを
有するように実装する（即ち現世代メモリ・チップを複
数組合せて、次世代メモリ・チップの「単一メモリ・チ
ップ・アーキテクチャをエミュレートする」）ならば、
メモリ・システムの設計および製造における真の改善が
達成されるはずである。従って,本発明は、現世代のメ
モリ・チップを複数組合せて、次世代のメモリ・チップ
の単一メモリ・チップ・アーキテクチャをエミュレート
する集積マルチチップ・メモリ・モジュールの構造およ
びその製造方法を提供する。
【０００７】
【課題を解決するための手段】手短に言うと、本発明
は、１態様において、外部すなわち実装の次レベルから
は、単一のメモリ・チップ・アーキテクチャを有する回
路に見える、集積マルチチップ・メモリ・モジュールを
含む。このメモリ・モジュールには、Ｎ個（Ｎ≧２）の
メモリ・チップを有するメモリ・サブユニットが含まれ
る。メモリ・サブユニットの各メモリ・チップは、Ｍ個
（Ｍ≧２）のメモリ・デバイスを有し、実質的に平行な
２つの平坦な主表面とエッジ面とを有する。各メモリ・
チップの少なくとも１つの平坦な主表面が、メモリ・サ
ブユニットの隣接メモリ・チップの平坦な主表面と結合
され、サブユニットがスタック構造を有するようになっ
ている。論理手段が、メモリ・サブユニットに関連し、
Ｎ個のメモリ・チップのそれぞれに接続されて、Ｎ×Ｍ
個のメモリ・デバイスを有する単一メモリ・チップ・ア
ーキテクチャをエミュレートする集積メモリ構造が存在
するように、メモリ・サブユニットのＮ個のメモリ・チ
ップに関する外部通信を調整する。
【０００８】機能強化された態様では、それぞれＭ個の
メモリ・デバイスを有するＮ個のメモリ・チップが、Ｎ
×Ｍ個のメモリ・デバイスを有する単一メモリ・チップ
・アーキテクチャを機能的にエミュレートするアーキテ
クチャとして集積された、集積マルチチップ・メモリ・
モジュールが提供される。各メモリ・チップには、実質
的に平行な２つの平坦な主表面とエッジ面とが含まれ
る。Ｎ個のメモリ・チップを互いに積み重ねて、少なく
とも１つの側面と端面を有するサブユニットを形成す
る。このサブユニットの少なくとも１つの側面は、Ｎ個
のメモリ・チップのエッジ面によって画定される。この
サブユニットの端面は、サブユニットを形成するＮ個の
メモリ・チップの平坦な主表面に平行である。Ｎ個のメ
モリ・チップのうちの少なくともいくつかには、チップ
の入出力パッドからサブユニットの少なくとも１つの側
面まで延びる移行メタラジが含まれる。第１金属化パタ
ーンを、サブユニットの少なくとも１つの側面に配置し
て、そこまで延びる移行メタラジと電気的に接続させ
る。サブユニットの端面に隣接して配置される電気イン
ターフェース層も、実質的に平行な２つの平坦な主表面
とエッジ面を有する。電気インターフェース層の実質的
に平行な平坦な主表面のうちの１つを、サブユニットの
端面に結合する。電気インターフェース層のエッジ面
は、サブユニットの少なくとも１つの側面と位置合せさ
れている。電気インターフェース層には、サブユニット
の少なくとも１つの側面上の第１金属化パターンと電気
的に接続される、それを通って配置された第２金属化パ
ターンが含まれる。論理チップが、電気インターフェー
ス層に結合され、第２金属化パターンに電気接続され
て、この論理チップが、第１および第２の金属化パター
ンを介してメモリ・チップに電気接続されるようになっ
ている。論理チップには、Ｎ×Ｍ個のメモリ・デバイス
を有する単一メモリ・チップ・アーキテクチャを機能的
にエミュレートする集積メモリ構造が存在するように、
サブユニットのＮ個のメモリ・チップに関する外部通信
を調整するための論理手段が含まれる。
【０００９】もう１つの実施例では、同様の寸法を有す
る複数の半導体チップが、端面と少なくとも１つのエッ
ジ面とを有するスタックに互いに結合されている、マル
チチップ集積回路パッケージが定義される。リード・フ
レームを、スタックの端面に固定する。このリード・フ
レームには、スタックの端面の一部が露出されたままに
なるように、リード・フレームを通って延びる内側開口
が含まれる。スタックを形成する複数の半導体チップの
同様の寸法より小さい寸法の半導体チップも設けられ
る。この半導体チップは、リード・フレームの内側開口
内に収まる寸法であり、スタックの端面の露出されたま
まになる部分に固定される。最後に、メタラジ手段を設
けて、スタックを形成する複数の半導体チップとより小
さい寸法の半導体チップとリード・フレームを電気的に
相互接続し、異なる寸法を有する半導体チップから密な
マルチチップ集積回路パッケージが定義されるようにす
る。
【００１０】マルチチップ集積回路モジュールまたはマ
ルチチップ集積回路パッケージのさまざまな実施態様に
対応する製造工程も記載する。サブアセンブリ間に配置
された犠牲材料を使用して複数の半導体チップ・サブア
センブリの側面金属化を簡単にするために、特に新規な
工程を提示する。
【００１１】本発明による集積マルチチップ・メモリ・
モジュールの構造と製造手法には、多数の固有の長所が
ある。たとえば、この結果得られる構造は、簡単に入手
できる現世代メモリ・チップを使用して、次世代メモリ
・チップをエミュレートできる。パッケージ化されたモ
ジュールは、次世代メモリ・チップ・パッケージの業界
標準より小さい物理寸法を有することができる。既存世
代バスと次世代バスの間の配線インターフェースは、事
前形成された電気インターフェース層内に含めることが
でき、この電気インターフェース層は、別々に製造し、
試験することができる。構造の側面への論理チップ移行
メタラジが除去され、これによって、論理チップに関す
る特殊処理や試験が除去される。論理チップ、メモリ・
チップ・サブアセンブリおよび事前形成された電気イン
ターフェース層の試験とバーン・インは、別々に行うこ
とができ、したがって、潜在的な欠陥をより低水準のア
センブリで識別できる。制御論理チップは、リード・フ
レームの内側開口内に完全に収まる。さらに、１モジュ
ールのスタック内に、任意の個数の半導体チップを使用
できる。使用される個数は、選択されたメモリ・チップ
のアーキテクチャと、所望のメモリ・モジュール・アー
キテクチャに応じて変わる。論理制御機能は、事前形成
される電気インターフェース層のリード・フレーム開口
内に収まる１つまたは複数のチップに割り当てることが
できる。減結合コンデンサや抵抗も、リード・フレーム
開口内に置き、電気インターフェース層に取り付けるこ
とができる。
【００１２】
【実施例】本発明による集積マルチチップ・メモリ・モ
ジュールは、入手可能なさまざまなメモリ・チップ・ア
ーキテクチャのうちのどれかを使用して実施できる。た
とえば、以下の議論では、４つの１６ＭＢ ＤＲＡＭを
１つのメモリ・スタックに組み立てると仮定する。この
マルチチップ・メモリ・モジュールは、次世代メモリ・
チップすなわち６４ＭＢ ＤＲＡＭを正確にエミュレー
トするものである。このように集積されたチップでは、
４つのメモリ・チップのスタックに制御論理チップを関
連付けることによって機能が達成される。結果として得
られる４つの１６ＭＢ ＤＲＡＭと論理チップのモジュ
ールは、業界標準の６４ＭＢパッケージに収まる寸法と
することができ、望むならばより小さい寸法とすること
も可能である。単一メモリ・チップと比較して、本発明
による集積マルチチップ・メモリ・モジュール構造に
は、加工、製造可能性およびコストにかなりの利益があ
る。
【００１３】図面は、理解しやすくするために実寸通り
ではないが、図中の同一の符号は、複数の図面を通じて
同一または類似の構成要素を示す。図１に、全体的に符
号１０として示される、本発明による集積マルチチップ
・メモリ・モジュールの１実施例を示す。この実施例で
は、４つのメモリ・チップ（Ｍ）１４を接続して、平行
パイプ式長方形の形状を有するスタック１２が形成され
ている。各メモリ・チップ１４は、実質的に平行な２つ
の平坦な主表面と、１つのエッジ面とを有し、各メモリ
・チップの少なくとも１つの平坦な主表面が、スタック
１２内で隣接するメモリ・チップの平坦な主表面に結合
されている。複数の層１６（図５参照）が、隣接するメ
モリ・チップ１４の間に配置される。各層１６には、そ
れぞれのメモリ・チップの記憶デバイスへの電気接続を
もたらすのに適当な移行メタラジ１５（図２）と絶縁層
１７Ａが含まれる。Thermid polymer（National Starch
and Chemical Co.の商標）などの接着層１７（図５）
が、隣接するメモリ・チップ１４を互いに固定する。ス
タック１２の少なくとも１つの端面に沿って、金属化パ
ターン２８が貫通している事前形成された電気インター
フェース層１８が配置される。
【００１４】１実施例では、電気インターフェース層１
８に、Upilex（または代替絶縁物）フレックス層が含ま
れ、このフレックス層内のめっきされたスルー・ホール
またはバイアが、電気インターフェース層１８の上面の
薄膜配線の一部と同層の底面の薄膜配線を相互接続する
（たとえば図２）（上面には、論理チップ２２とリード
・フレーム３２の相互接続をもたらす別の薄膜配線、た
とえば接触パッド２５Ｂも存在する）。これらの配線と
共に金属化パターン２８が含まれるが、図１では、１つ
の薄膜配線だけが破線で示されている。電気インターフ
ェース層１８内の金属化パターンは、たとえば、論理チ
ップ２２からの１６ＭＢ配線を、スタック１２の少なく
とも１つの側面上の絶縁体２１上に配置されたもう１つ
の金属化パターン２０に導く。図１には、図を明瞭にす
るために１タイプの金属化パターン２０だけを示す。金
属化パターン２８と金属化パターン２０の間のインター
フェースには、Ｔ字接続を使用する。望むならば、スタ
ック１２の複数の側面に、半導体メモリ・チップ（Ｍ）
へのバスまたは他の配線接続を含めることも可能であ
る。標準的な移行メタラジ１５が引き出され、スタック
１２の少なくとも１つの側面上の金属化パターン２０に
電気接続される。やはり、移行メタラジ１５と金属化パ
ターン２０の相互接続は、Ｔ字接続を使用して達成され
る。
【００１５】特筆すべき特徴の１つは、論理チップ２２
がスタック１２を形成するメモリ・チップ１４の共通寸
法より小さい寸法を有することである。このように寸法
が異なるので、論理チップ２２を、電気インターフェー
ス層１８の上に配置されるリード・フレーム３２（リー
ド３４と絶縁接着層３０からなる）内の中央開口２５内
に置くことができる。論理チップ２２を囲むリード・フ
レーム３２には、複数のリードが含まれるが、１つのリ
ード３４だけが図示されている。外部回路は、たとえば
通常のリード３４を介して、集積マルチチップ・メモリ
・モジュール１０に接続される。標準的なワイヤボンデ
ィング技法を使用して、論理チップ２２とスタック１２
をリード３４に相互接続する。実際には、ワイヤ３１を
使用して、リードと電気インターフェース層１８の表面
上の接触パッド２５Ｂを相互接続する。第２のワイヤ３
１Ａが、接触パッド２５Ｂと論理チップ２２上の入出力
パッド２４を相互接続する（もう１つの相互接続技法で
は、ワイヤ３１にリード３４と入出力パッド２４を相互
接続させる）。最後に、ワイヤ２６が、論理チップ２２
上の入出力パッド２４と電気インターフェース層１８上
の接触パッド２５Ａを相互接続する。前に述べたよう
に、電気インターフェース層１８上の接触パッド２５Ａ
には、金属化パターン２８の一部が含まれる。金属化パ
ターン２８は、スタック１２の少なくとも１つの側面の
金属化パターン２０に接続される。この第１の実施例で
は、ワイヤ２６、３１および３１Ａが、リード３４のア
レイと接触パッド２５Ａおよび２５Ｂのアレイを接続す
る。図１および図２には、３つの相互接続ワイヤだけが
示されている。実際の実施態様では、論理チップ２２
と、電気インターフェース層１８上の接触パッド２５Ａ
および２５Ｂと、ワイヤ２６、３１および３１Ａを含む
リード・フレーム３２との間に、複数の相互接続が存在
する。
【００１６】この例に関して、６４ＭＢ配線接続と１６
ＭＢ配線接続を図２にも示す。図２では、ワイヤ３１お
よび３１Ａとリード３４が、６４ＭＢ配線を構成し、ワ
イヤ２６、金属化パターン２８および金属化パターン２
０が、１６ＭＢ配線を構成する。さらに、薄膜１６ＭＢ
配線である移行メタラジ１５が、各メモリ・チップ１４
の上側の平坦な面の上に示されている。この移行メタラ
ジ１５は、各メモリ・チップ１４からチップ入出力１４
Ａを経てスタック１２の側面上の金属化パターン２０に
至る移行メタラジを表す。通常は、複数の薄膜配線が、
各メモリ・チップを側面のメタラジ・パターンに接続す
るはずである。図２には、カプセル封じ材４０がマルチ
チップ・メモリ・モジュールを取り囲む、完成したパッ
ケージも示されている。カプセル封じ材４０は、通常の
カプセル封じ材料であればどれでもよい。この例で特記
すべき特徴は、集積マルチチップ・メモリ・モジュール
１０への外部配線（６４ＭＢ）が、モジュール間配線す
なわち１６ＭＢ配線と分離されていることである。
【００１７】前に述べたように、パッケージ化された時
の、本発明による集積マルチチップ・メモリ・モジュー
ル１０の寸法は、このモジュールが次世代メモリ・チッ
プの目標物理寸法内に収まるような寸法である。これ
は、部分的には、リード・フレーム３２内の中央開口２
５内に収めることのできる論理チップ２２を設けること
によって達成される。下で述べる論理回路を実装するに
は、ごくわずかな面積だけが必要である。したがって、
論理チップ２２内の余分の面積を、カスタマ固有の応用
に使用することができる。これらの応用には、ＳＲＡ
Ｍ、擬似スタティックＲＡＭ、誤り訂正コード、メモリ
・ハンドシェーク、アレイ・バーンイン自己試験が含ま
れる。論理チップ２２にこのような部分を含めると、カ
スタマ固有の用途に関するチップの性能を劇的に高める
ことができるはずである。
【００１８】現世代チップ、たとえば１６ＭＢからなる
集積マルチチップ・メモリ・モジュールを、たとえば６
４ＭＢの初期次世代業界標準（ＪＥＤＥＣ）パッケージ
より小さい体積のプラスチック・パッケージに「はめ
る」ための基本的な方法は、プラスチック・カプセル封
じ材料をシリコンすなわち複数の半導体チップに置き換
えることである。歴史的に、初期の次世代チップ・パッ
ケージは、次世代チップ寸法に比例して長さと幅が増大
してきた。しかし、プラスチック・パッケージの高さ
は、複数のメモリ・チップ技術世代を通じて一定に留ま
ってきた。所与のチップ技術世代、たとえば１６ＭＢに
関して、製造工程と製造加工技術が成熟するにつれて、
通常はチップの長さと幅が相補的に減少する、すなわ
ち、技術の成熟に伴ってチップ寸法が小さくなり、プラ
スチック・パッケージの寸法もそれに伴って減少する。
一般に、この小形化は、次世代チップが前の完全に成熟
した世代の寸法とほぼ等しくなる点まで進行する。した
がって、本発明に従って次世代技術をエミュレートする
マルチチップ・メモリ・モジュールは、初期の単一の次
世代メモリ・チップよりも小さい幅と長さを有するよう
に製造することが簡単にできる。マルチチップ・メモリ
・モジュールのプラスチック・パッケージの高さは、プ
ラスチック・カプセル封じ材の厚さを減らすか、マルチ
チップ・モジュールを構成するメモリ・チップの厚さを
減らすか、あるいはその両方によって、次世代ＪＥＤＥ
Ｃ高さ標準規格に正確に合わせることができる。これに
よって、単一チップの次世代パッケージと比較してより
小さなプラスチック・パッケージがもたらされる。
【００１９】図３は、本発明による集積マルチチップ・
メモリ・モジュール５０のもう１つの実施例を示す図で
ある。この実施例では、複数のメモリ・チップ１４を含
むスタック１２は、図１および図２に関連して上で説明
したものと実質的に同一である。さらに、電気インター
フェース層１８は、少なくとも、スタック内で一番上の
メモリ・チップの上面の上に配置される。ただし、図１
の集積マルチチップ・メモリ・モジュール１０との相違
点として、その底面に接触パッドのアレイを有し、それ
に対して電気接続が行われている論理チップ５２が含ま
れる。図からわかるように、はんだバンプ５４を使用し
て、論理チップ５２をメモリ・チップ１４へ、電気イン
ターフェース層１８のメタラジとスタックの少なくとも
１つの側面のメタラジとを介して電気的機械的に接続す
る。論理チップ５２は、たとえばワイヤ５６を使用し、
電気インターフェース層１８の上面にある６４ＭＢ薄膜
バスのメタラジ・パッド５７を介して、リード５８に接
続される。リード・フレーム６０は、次の実装レベルへ
の相互接続手段を提供する。
【００２０】最初の実施例と同様に、リード・フレーム
６０は、スタック１２を形成するメモリ・チップ１４よ
り小さい制御論理チップを納める内側開口を有する。標
準的なワイヤボンディング技法を使用して、リード・フ
レーム６０と電気インターフェース層１８上のメタラジ
・パッド５７を電気接続する。絶縁体２１上に配置され
た金属化パターン２０を使用して、スタック１２内のメ
モリ・チップと論理チップ５２を電気的に相互接続す
る。移行メタラジ１５と金属化パターン２０の相互接
続、および電気インターフェース層１８の金属化パター
ン２８と金属化パターン２０の相互接続には、Ｔ字接続
を使用する。その結果得られる構造は、図２に示した構
造のように保護用のカプセル封じ材４０を用いて射出成
形される。やはり特筆すべき特徴の１つが、リードフレ
ームの中央開口内に収まる小さな寸法の論理チップを設
けることによって部分的に達成される密な積み重ねであ
る。この特定の積み重ね構成は、明らかに、他の集積回
路チップ・スタックのために一般化することができる。
たとえば、１つまたは複数のチップを、本明細書に記載
された方法と類似の方法でメモリ・スタックに取り付け
ることができるはずである。さらに、スタック内の半導
体チップの個数は、具体的な応用例の必要に応じて変更
できるはずである。
【００２１】本発明による制御論理回路の１実施例の概
観を図４に示す。この論理回路７０は、メモリ・コント
ローラ（図示せず）または他の外部処理ユニットから、
アドレス入力および制御入力（以下ではこれらを合わせ
てモジュール入力と呼称する）７２を受け取る。論理回
路７０は、次世代単一メモリ・チップの入力タイミング
に関する業界標準規格に合わせて設計されている。たと
えば、スタック内の半導体メモリ・チップに６４ＭＢメ
モリ・チップが含まれる場合、論理回路７０は、２５６
ＭＢ単一メモリ・チップと同一の入出力特性を有するは
ずである。電圧調整器７１を設けて、５Ｖ電源または３
Ｖ電源のいずれかによる論理回路７０の電力供給を可能
にすることができる。これは、本発明のもう１つの特徴
を示すものである。すなわち、望むならば、スタック８
４に供給される電圧と異なる電圧で論理チップを駆動す
ることも可能である。
【００２２】もう１つの例として、４個の４ＭＢ×４、
１２／１０アドレス可能メモリ・チップによってスタッ
ク８４を定義すると仮定する。各チップは、６４ＭＢメ
モリ・アレイの１／４をもたらす。さらに、所望の製品
が、１３／１１アドレス可能な１６ＭＢ×４アレイであ
ると仮定する。このような入力の場合、１３ビットがア
ドレス・バッファ７４に入る。したがって、アドレス・
バッファ７４からスタック８４へ、１２ビット信号が渡
される。ＲＡＳ時間中に、入ってくる１３ビットのうち
の１ビットが分離され、ＲＡＳデコーダ８６に供給され
る。同様に、ＣＡＳ時間中に、受け取った１１ビット信
号のうちの１ビットが分離され、ＣＡＳデコーダ８８に
供給される。モジュール入力７２からのＲＡＳタイミン
グ・パルスは、ＲＡＳイネーブル・バッファ（以下では
ＲＥバッファと呼称する）７６によって受け取られ、モ
ジュール入力７２からのＣＡＳタイミング・パルスは、
ＣＡＳイネーブル・バッファ（以下ではＣＥバッファと
呼称する）７８によって受け取られる。
【００２３】ＲＥバッファ７６からの出力は、正のアク
ティブ・ハイのＲＡＳパルスを含むＲＡＳＰ信号であ
る。このパルスは、ＲＥバッファ７６の入力がローにな
るのをＲＥバッファ７６が検出した時に、必ずＲＥバッ
ファ７６から出力される。この信号は、アドレス・バッ
ファ７４をイネーブル／ディスエーブルするためにアド
レス・バッファ７４にも供給される。同様に、ＣＥバッ
ファ７８からの出力ＣＡＳＰは、イネーブル／ディスエ
ーブル制御をもたらすために書込みイネーブル・バッフ
ァ（以下ではＷＥバッファと呼称する）８０に供給され
る。ＲＥバッファ７６からの出力と、アドレス・バッフ
ァ７４からの１アドレスが、ＲＡＳデコーダ８６に供給
され、ＲＡＳデコーダ８６は、２つの信号ＲＥ１および
ＲＥ２を出力する。これらは、スタック８４内の４つの
メモリ・チップのうちの２つを選択する信号である。信
号ＲＥ１またはＲＥ２のどちらか一方だけが、ＲＡＳデ
コーダ８６の受け取った入力に基づいて、印加電圧を有
する（すなわち、アクティブ状態になる）。
【００２４】特定の半導体チップを選択するための手法
は、使用されるアーキテクチャに依存することに留意さ
れたい。たとえば、１１／１１ ４ＭＢ×４半導体チッ
プを使用する場合には、ＲＡＳデコーダへの入力に２ビ
ットが必要になるはずである。適当なＲＡＳＰパルスを
受け取る際に、４つの半導体チップのうちの１つが、こ
のＲＡＳデコーダによって直接に選択されるはずであ
る。この場合、ＣＡＳデコーダ出力は、スタック８４内
の４つのチップのすべてに接続されるはずである。しか
し、１２／１０ １６ＭＢチップの場合、ＣＡＳデコー
ダ８８は、２つの信号ＣＥ１およびＣＥ２のうちの１つ
を出力する必要が生じる。信号ＣＥ１およびＣＥ２は、
信号ＲＥ１およびＲＥ２に対してインタリーブされた形
でスタック８４のメモリ・チップに供給される。したが
って、ＲＡＳ時間に、４つの半導体チップのうちの２つ
が選択され、ＣＡＳ時間に、前に選択された２つのチッ
プのうちの１つが、アドレス・バッファ７４からスタッ
クに移行された１２／１０アドレス信号によってアクセ
スされる特定のアドレスを含むものとして識別される。
その後、選択されたメモリ・チップからの適当な４つの
データ・ビットがアクセスされ、オフ・チップ・ドライ
バ（以下ではＯＣＤと呼称する）９８を介して主バスＤ
Ｑ（０−３）に出力される。
【００２５】ＲＡＳ前ＣＡＳ検出回路（以下ではＣＢＲ
検出回路と呼称する）９０として比較器を使用して、Ｒ
ＡＳパルスの前にＣＡＳパルスが発生する時のＪＥＤＥ
Ｃ標準タイミングを識別する。このような順序が発生す
るのは、メモリ・コントローラ（またはシステム・コン
トローラ）がメモリ・リフレッシュの発生を指示する時
である。ＲＡＣカウンタ９４が、ＣＢＲ出力パルスのそ
れぞれをカウントし、スタック８４内のどの半導体チッ
プをリフレッシュするかを順次指示する。したがって、
信号ＲＡＳ１３と信号ＣＡＳ１１がどのチップを識別す
るかに無関係に、半導体チップの順次リフレッシュが保
証される。自動時間リフレッシュ（self-time refres
h、ＳＴＲ）回路９２も、ＣＢＲ検出回路９０からの出
力を受け取る。この回路は、「スリープ・モード」の開
始を制御し、これによって、ＣＡＳ信号がＲＡＳ信号の
前に現れ、たとえば少なくとも１００ミリ秒の間アクテ
ィブに保持される場合に、１６ＭＢ×４半導体チップ４
個すべてについて、ＲＡＳデコーダ８６とＣＡＳデコー
ダ８８を介してスリープ・モードを起動する。
【００２６】ＷＥバッファ８０に加えて、出力イネーブ
ル・バッファ（以下ではＯＥバッファと呼称する）８２
が、上記外部供給源からパルス信号を受け取る。ＲＥバ
ッファ７６、ＣＥバッファ７８、ＷＥバッファ８０およ
びＯＥバッファ８２からの出力は、通常のトライステー
ト制御回路９６に供給され、トライステート制御回路９
６は、ＯＣＤ９８とデータ入力バッファ１００に供給す
る。トライステート制御回路９６は、出力がバスＤＱ
（０−３）に駆動されている時にはデータ入力バッファ
１００を選択解除し、データ入力バッファ１００がデー
タを受け取っている時にはＯＣＤ９８をオフにする。
【００２７】論理回路７０は、スタック８４内の１６Ｍ
Ｂ半導体メモリ・チップに固有の標準論理回路および標
準タイミング回路に追加されることに留意されたい。論
理回路７０には、単一半導体メモリ・チップ、この場合
では６４ＭＢチップをエミュレートするように設計され
た制御論理回路が含まれる。したがって、特定の実施態
様に関して、論理回路７０は、２つの制約付きで設計さ
れる。第１の制約には、スタック内の選択されたメモリ
・チップの既知のアーキテクチャが含まれ、第２の制約
には、６４ＭＢチップのＪＥＤＥＣ標準動作が含まれ
る。さらに、論理回路７０は、異なるメモリ入出力構成
に使用できることに留意されたい。たとえば、所与の応
用例に関して８ビット単位出力が望まれる場合、論理回
路７０によってそれぞれ同時にアクティブにされる２つ
のチップ（それぞれ４ビット単位）を互いに結合して、
所望の８ビット単位アーキテクチャを模倣することがで
きる。さらに、論理回路７０は、希望に応じてさまざま
な追加論理機能を実施することができる。このような機
能には、ＥＣＣ、境界走査、トグル・モード、予備の追
加メモリ、記憶デバイス、タイミング遅延、メモリ制
御、データ処理、ビット単位の書込み、入出力バッファ
リング、アドレス再構成、能動終端などが含まれる。
【００２８】本発明による集積マルチチップ・メモリ・
モジュールの製造は、多くの点で、関連米国特許出願第
０８／０８０４５３号明細書に提示された製造手法に類
似している。同出願書は、本発明と同一の譲受人に譲渡
され、参照によって本明細書に組み込まれる。
【００２９】図５は、本発明による集積マルチチップ・
メモリ・モジュール内の２つの隣接するメモリ・チップ
の拡大断面図である。前に述べたように、層１６には、
移行メタラジ１５、適当な絶縁層１７Ａおよび隣接する
メモリ・チップを互いに固定するための接着層１７が含
まれる。具体的な例として、移行メタラジ１５は、チタ
ン／アルミニウム／銅を含むことができ、たとえばポリ
イミドの複数の絶縁層１７Ａによって囲まれる。最後
に、接着層１７をこれらの層の上に配置して、隣接する
チップを互いに固定できるようにする。好ましい市販の
接着剤は、上で述べたThermidである。明らかに、当業
者であれば、本明細書に記載の新規の着想から逸脱せず
に他のチップ間層構成を使用できるはずである。
【００３０】図６を参照すると、好ましい加工手法は、
積み重ねられたメモリ・チップ１１４と、たとえばUpil
exフレックスから製造される事前形成された電気インタ
ーフェース層１１８とを含む複数のメモリ・サブアセン
ブリ１１０を製造することである。図７からわかるよう
に、これらのメモリ・サブアセンブリは、好ましい構成
で個々の構成要素（メモリ・チップ１１４と電気インタ
ーフェース層１１８）を積み重ね、積層することによっ
て製造される。メモリ・サブアセンブリ１１０の間に挿
入されるセグメンテーション層１１２（たとえばパリレ
ン）をスタック１２０に組み込むと、サブアセンブリの
セグメント化が簡単になる。側面加工は、絶縁層１１５
と金属化層１１６からなる。側面の金属化が完了したな
らば、サブアセンブリをセグメント化し、洗浄する。そ
の後、論理チップを機械的電気的に各サブアセンブリに
接続する。その結果得られる論理チップ、メモリ・チッ
プおよびUpilexフレックスのアセンブリには、マルチチ
ップ・メモリ・モジュールの機能部分が含まれる。前に
述べたように、その後、このアセンブリを、単一メモリ
・チップに現在使用されている標準的なプラスチック・
カプセル封じ技法を使用してパッケージ化できる。
【００３１】したがって、マルチチップ・メモリ・モジ
ュールの製造は、５つの基本加工セクタに分割される。
すなわち（１）移行金属、ポリイミド・パシベーション
およびThermidポリマ（National Starch and Chemical
Co.の商標）をまだウェハ形態のメモリ・チップに堆積
または塗布するウェハ・レベルの加工と、（２）ウェハ
を個々のチップにダイシングし、その後、Upilexフレッ
クスの電気インターフェース層１１８とパリレンのセグ
メンテーション層１１２を上層とする積み重ねと立方体
形式への積層（図７）が行われるダイシングおよび積層
加工と、（３）サブアセンブリの少なくとも１つの側面
上で薄膜蒸着が行われる、立方体レベルの加工と、
（４）論理チップ、メモリ・チップ・サブアセンブリお
よびリード・フレームの取付けおよび相互接続と、
（５）このアセンブリのプラスチック・カプセル封じで
ある。この最後のセクタが、個々のメモリ・チップの電
気的相互接続をもたらし、機能する集積マルチチップ・
メモリ・モジュールの製造をもたらす。
【００３２】この例に関して、電気インターフェース層
と配線とを使用することの利点は、１６ＭＢ配線と６４
ＭＢ配線が分離され、したがって、潜在的な配線の妨害
や輻輳の問題が除去されることである。これは、６４Ｍ
Ｂ配線（ワイヤボンディング相互接続を使用してリード
・フレームに接続される）を、ワイヤボンディングとは
んだバンプの両方の実施態様でフレックスの上に置き、
Ｔ字接続技法を使用してスタックの少なくとも１つの側
面上のメモリ・チップ配線に接続される１６ＭＢ配線を
底に置くことによって達成される。６４ＭＢ配線と１６
ＭＢ配線の両方が、電気インターフェース層の上に取り
付けられた論理チップに接続される。１６ＭＢ配線は、
金属化されたスルー・ホールまたはバイアを使用して、
フレックスの上に引き出される。
【００３３】「フレックス」、具体的にはフレックス回
路は、パターン付きのメタラジが蒸着される、通常はポ
リマ薄膜の薄膜からなる。このメタラジは、上面、底
面、または上下両面に蒸着できる。上面のメタラジと底
面のメタラジの間の相互接続は、金属化されたスルー・
ホールまたはバイアを使用することによって達成され
る。結果として得られる電気相互接続メタラジを、本明
細書では金属化パターンと称する。
【００３４】Upilexは、UBE Industries, Inc.社製造の
市販ポリイミド薄膜の１種の商標である。Upilex-Sが、
これらの薄膜のうちの好ましい１つである。Upilex-S薄
膜に使用されている具体的なポリイミドは、BPDA-PDAす
なわちポリ（ビスフェニルジアンハイドライド−パラフ
ェニルジアミン）である。BPDA-PDAポリイミドの調製お
よび特性に関する詳細な議論と参考文献については、上
で組み込まれた明細書を参照されたい。本発明の技術的
必要を満足する、Upilex-Sに代わるポリイミド・ベース
の市販品は多数あり、これには、Upilex-R（BPDA-ODA
［ポリ（ビスフェニルジアンハイドライド−オキシジア
ニリン）］のUBE Industries, Inc.社の商標）薄膜、Ka
pton-H（PMDA-ODA［パイロメリチックジアンハイドライ
ド−オキシジアニリン］のE.I. DuPont de Nemours & C
o.社の商標）薄膜、およびKapton-E（E.I. DuPont de N
emours & Co.社の商標）が含まれる。このように、使用
可能な材料には、広範囲の候補がある。
【００３５】さらに、本発明は、ポリマ・ベースのフレ
ックス回路だけに制限されるわけではない。同一の機能
を達成する代替物には、厚膜または薄膜のいずれかの表
面配線を有するセラミック基板、厚膜または薄膜のいず
れかの表面配線を有するＡｌＮ基板、薄膜表面配線を有
する絶縁されたＳｉが含まれる。しかし、フレックス回
路は、技術的必要条件を満足し、比較的安価であるか
ら、好ましい実施例である。
【００３６】セグメンテーション材料に関して、パリレ
ンは、Union Carbide社によって開発された一系列のポ
リマーの総称名である。これらは通常、環状ジパラキシ
レンおよびその誘導体の真空熱分解によって調製され
る。好ましい製造工程によれば、パリレン堆積は、フレ
ックス金属蒸着の後に行われる。セグメンテーション材
料としてパリレンを有するものだけに本発明の工程を制
限する必要はないことに留意されたい。この材料に関す
る技術的要件は、次のとおりである。 １．側面加工のためにマルチチップ・サブアセンブリを
互いに「保持」するのに十分な接着強度。 ２．側面加工温度に耐える能力。 ３．側面加工の環境と溶媒に耐える能力。 ４．セグメント化可能性。すなわち、積み重ねられた立
方体サブアセンブリを、約４００℃未満の温度でセグメ
ント化できる能力（本質的に、４００℃未満で適当な相
遷移を生じる材料でなければならない）。 ５．受入れ可能なダイ・アタッチ（論理チップをワイヤ
ボンディングする場合）またははんだバンプ相互接続
（論理チップをＣ４取り付けする場合）、受け入れ可能
なリード・フレーム・ワイヤボンディング接続、および
受入れ可能なリード・フレーム接続を達成するために電
気インターフェース層の頂面から材料を除去する能力。
除去方法には、熱分解、プラズマ・エッチング、Ｏ2灰
化、湿式エッチング、溶解が含まれる。使用される具体
的な方法は、セグメンテーション材料のタイプと特性に
よって変化する。
【００３７】パリレンは、これらの要件を満足する材料
であるが、このほかにも、ポリ（αメチルスチレン）、
ポリメチルメタクリラートを含む、これらの要件を満足
する候補材料が存在する。さらに、これらの要件を満足
する具体的な材料は、熱塑性プラスチックという名前で
まとめられる多数の材料から選択できる。これらの熱塑
性プラスチックのいくつかも、市販されている。
【００３８】セグメンテーションの基本的手法は、セグ
メンテーション材料内で相転移が発生する点までスタッ
クの温度を上げ、サブユニットにせん断力を印加すると
いうものである。もう１つの手法は、セグメンテーショ
ン材料の機械的特性が変化し、簡単にセグメント化を行
えるようになる点まで立方体の温度を下げるというもの
である。この限界は、セグメンテーション材料が極端に
もろくなり、立方体が文字どおりばらばらになって構成
サブユニットに分かれる点まで温度を下げる極低温分離
加工と見なすことができる。したがって、効果的なセグ
メンテーションは、セグメンテーション材料の具体的な
特性に応じて、広範囲の温度で行える。
【００３９】使用される具体的なセグメンテーション材
料に応じて、適用の方法が変わる。上で述べたように、
パリレンは、真空熱分解を必要とする。他のより簡単で
コストの低い方法の候補には、液体調合、スピン塗布、
ペースト調合、ペースト・スクリーニングが含まれる。
【００４０】上の概観に関して、具体的なマルチチップ
・メモリ・モジュール製造シーケンスを示す。 １．図５および図７に従い、パリレンを用いて、メモリ
・チップとUpilexフレックスを位置合せし、積み重ね
る。 ２．温度と圧力を上げることによって、この組み立てら
れた構造を積層する。 ３．少なくとも１つの側面を研摩して、個々のメモリ・
チップの移行メタラジ・リードを露出させる。 ４．研摩された側面からＳｉを選択的にエッチングし
て、移行メタラジ・リードが、エッチングされたＳｉに
よって画定される表面より上に延びるようにする。 ５．少なくとも１つの側面をポリイミド（ＰＩ）用に準
備し、下記を適用し、硬化させる。 ａ．立方体の面をＯ2プラズマ・エッチングする。 ｂ．接着増進材を適用する。 ・現在はアミノプロピルシラン。 ・スピン塗布して乾燥させる。 （この両方のステップが重要であるが、本技法に絶対に
必要ではない） ６．側面にポリイミドを塗布し、硬化させる。 ・現在のＰＩはPMDA-ODAである。 ・多くのポリイミドが使用可能である（上で組み込まれ
た明細書を参照）。 ・現在はポリアミン酸ＰＩ前駆物質を、立方体の面にス
ピン塗布し、Ｎ2雰囲気の炉で３５０℃まで硬化させ
る。 ７．側面を研摩して移行メタラジ・リードを露出させ
る。 ８．立方体の面にメタラジを堆積する。 ａ．標準的なフォトリソグラフィ技法を使用して薄膜パ
ターンを画定する。 ・大きなスタック内の各メモリ・サブアセンブリは、フ
ォトリソグラフィの観点からは独立に扱われる。したが
って、メモリ・サブアセンブリの積み重ね公差はクリテ
ィカルでない。 ９．サブユニットのセグメント化。 ａ．立方体の面のポリイミド層を、パリレン・セグメン
テーション層に沿って切断する。 ・現在の技法は、スカルペル（小刀）。 ・代替技法には、トレンチのエッチングとトレンチのレ
ーザ切除が含まれる。 ｂ．立方体スタックからサブユニットを分離する。 ・現在の技法は、高温での各サブユニットの正確なせん
断。 ・パリレン、具体的にはparylene-Nが、セグメンテーシ
ョン・ポリマの場合、セグメンテーションは、ガラス遷
移温度（５０℃〜８０℃）以上で行わなければならず、
融点（約２３０℃）以上で行われることが好ましい。 ・parylene-Nの代替としてparylene-Cも使用でき、この
場合、ガラス遷移温度は８０℃、融点は約２９０℃であ
る。 １０．サブユニットのそれぞれについて、フレックスか
ら残存セグメンテーション材料を除去する。 ・パリレンをその熱分解温度（parylene-Nは３２０℃、
parylene-Cは４００℃）以上に加熱する。 ・フレックス表面をＯ2プラズマ・エッチングする。 ・熱分解温度中に、Ｔ字接続メタラジの焼きなましも達
成される。 １１．論理チップをフレックスに取り付ける。
【００４１】Ｉ．任意選択１：ワイヤボンディング相互
接続 これは、結合材料を使用してチップの背面をフレックス
に取り付ける、好ましい実施例の取付け加工である。入
手可能で使用できる標準ダイ取付け材料は多数あり、こ
れには、Ｓｉ−Ａｇろう付けされた高温ポリマ、たとえ
ばＪＭ−７０００が含まれる。電気接続は、チップ入出
力パッド金属と電気インターフェース層またはリード・
フレーム上の上側メタラジ・パッドの間にワイヤを超音
波（または熱音波）によってボンディングすることによ
って行われる。論理チップと電気インターフェース層の
間の１６ＭＢ配線のすべてが、ワイヤボンディングを使
用して相互接続される。
【００４２】６４ＭＢ配線接続には２つの選択肢があ
る。まず、ワイヤボンディングを、論理チップ入出力と
リード・フレームの間で直接使用することができ（こち
らが好ましい）、また、論理チップ入出力と電気インタ
ーフェース層上の６４ＭＢ上側配線の間でワイヤボンデ
ィングを使用することができる。後者の場合、この上側
配線を、ワイヤを使用してリード・フレームに電気接続
する。物理的な間隔や機械加工の制約のために、後者の
方法が必要になる場合がある。ワイヤボンディング相互
接続技法は、マイクロエレクトロニクス業界で広範囲に
実践されており、当業者にはよく知られている。
【００４３】ＩＩ．任意選択２：はんだバンプ相互接続 はんだバンプ（コントロール・コラプス・チップ接続
（Ｃ４）と同等）を使用して、チップを電気インターフ
ェース層に機械的電気的に接着する。チップは、フリッ
プされる、すなわち、背面がフレックス層から離れた側
に置かれ、小さなはんだバンプを使用して、論理チップ
入出力メタラジをフレックス回路メタラジに取り付け
る。相互接続は、はんだを溶かすことによって達成され
る。はんだバンプは、チップの熱サイクルを介する疲労
応力を受けるので、Ｃ４疲労寿命を増すために、しばし
ばＣ４カプセル封じ材が使用される。このカプセル封じ
材は、通常は、Ｃ４接続の後にチップの下に注入するこ
とによって液体として印加されるポリマ材料である。そ
の後、この材料を硬化させて、論理チップの下にあるＣ
４間の空間をうめる強靱なコーティングを形成する。カ
プセル封じ材は、通常はエポキシ・ベースの樹脂であ
る。使用可能な市販材料は多数あり、HYSOL CNB 520-34
およびHYSOL 4322（Dexter Corp.社)や、MidSil Corp.
社（MS 2621）またはDow Corning社（DC 630）のSylgar
dが含まれる。
【００４４】この時点で、論理チップ、電気インターフ
ェース（フレックス）層およびメモリ・チップの組立て
が完成する。結果として得られる構造は、単一集積回路
メモリ・チップをエミュレートする、独立で機能するマ
イクロエレクトロニクス実体である。製造工程の最後の
ステップは、この実体をパッケージ化することである。
メモリ・チップをパッケージ化する最も一般的な方法
は、チップ入出力をリード・フレームに相互接続した後
に、リード・フレーム／チップ・アセンブリを、プラス
チックを使用してカプセル封じする、すなわち、ＴＳＯ
ＰまたはＳＯＪを形成することである。本発明に従って
組み立てられた構造に関しても、同一の加工を行うこと
ができる。リード・フレームの取付け、ワイヤボンディ
ング相互接続、射出成形技法を使用するプラスチック・
カプセル封じに関する業界標準の慣行と材料を、このア
センブリのパッケージ化に使用することができる。
【００４５】論理チップをはんだバンプまたはＣ４技法
を使用してメモリ・サブユニットに接続する場合、射出
成形の圧力と温度のためにはんだバンプが圧縮され塑性
変形しないように、特別に注意を払う必要がある。上で
述べたように、これは、（１）エポキシ樹脂材料を使用
してはんだバンプをカプセル封じする、（２）チップと
はんだバンプが射出成形中に支持されるようにチップの
底面にスタンド・オフを設ける、（３）圧縮と塑性変形
に耐えるはんだ、すなわち高強度のはんだを使用する、
などを含む多数の方法で達成できるはずである。カプセ
ル封じしてしまえば、集積マルチチップ・メモリ・モジ
ュールの製造とパッケージ化が完了する。
【００４６】上で述べたように、本発明の集積マルチチ
ップ・メモリ・モジュールの構造と製造手法には、多数
の固有の長所がある。結果として得られる構造は、簡単
に入手できる既存世代メモリ・チップを使用して、次世
代メモリ・チップをエミュレートする。さらに、このモ
ジュールの物理的寸法は、初期の次世代メモリ・チップ
の業界標準規格より小さい寸法にすることが可能であ
る。既存世代バスと次世代バスの間の配線インターフェ
ースは、事前形成された電気インターフェース層に含め
ることができ、この電気インターフェース層は、別々に
製造し、試験することができる。構造の側面への論理チ
ップ移行メタラジが除去され、これによって、論理チッ
プに関する特殊処理や試験が除去される。論理チップ、
メモリ・チップ・アセンブリおよび事前形成される電気
インターフェース層の試験とバーン・インは、別々に行
うことができ、したがって、潜在的な欠陥をより低水準
のアセンブリで識別できる。制御論理チップは、リード
・フレームの内側開口内に完全に収まる。さらに、１モ
ジュールのスタック内に、任意の個数の半導体チップを
使用できる。使用される個数は、選択されたメモリ・チ
ップのアーキテクチャと、所望のメモリ・モジュール・
アーキテクチャに応じて変化する。
【００４７】本発明の長所を利用する、代替案のより複
雑なマルチチップ・メモリ・モジュールは、メモリ・サ
ブアセンブリの上の事前形成される層に２つ以上の論理
チップを取り付けられたモジュールになるであろう。さ
らに、複数論理チップとリード・フレーム開口内に配置
された、減結合コンデンサ、終端抵抗その他の構成要素
を併せ有するモジュールも可能である。上で述べたよう
に、ワイヤボンディングによって論理チップとリード・
フレームを直接接続することができ、また、１つまたは
複数の相互接続パッドへの複数のワイヤボンディング・
ループを使用することも可能である。
【００４８】前述の詳細な説明と添付図面では、本発明
の具体的な実施例を説明し、図示してきたが、本発明
は、本明細書に記載の具体的な実施例に制限されるもの
ではなく、本発明の趣旨から逸脱せずに多数の再配置、
修正および置換が可能であることが理解されよう。請求
項は、これらすべての修正を包含する意図で記述されて
いる。
【００４９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００５０】（１）Ｎ個のメモリ・チップを有するメモ
リ・サブユニットであって、Ｎ≧２であり、メモリ・サ
ブユニットの各メモリ・チップが、Ｍ個のメモリ・デバ
イスを有し、Ｍ≧２であり、各メモリ・チップが、実質
的に平行な２つの平坦な主表面とエッジ面とを有し、各
メモリ・チップの少なくとも１つの平坦な主表面が、上
記メモリ・サブユニットがスタック構造を有するよう
に、メモリ・サブユニットの隣接するメモリ・チップの
平坦な主表面に結合される、メモリ・サブユニットと、
Ｎ個のメモリ・チップのそれぞれに電気接続された、Ｎ
×Ｍ個のメモリ・デバイスを有する単一メモリ・チップ
構造の機能的特性をエミュレートする集積メモリ・アー
キテクチャが存在するように、上記メモリ・サブユニッ
トの上記Ｎ個のメモリ・チップに関する外部通信を調整
するための論理手段とを含む、単一メモリ・チップ・ア
ーキテクチャをエミュレートする集積マルチチップ・メ
モリ・モジュール。 （２）上記論理手段が、上記メモリ・サブユニットに機
械的に結合された論理チップを含むことを特徴とする、
上記（１）に記載の集積マルチチップ・メモリ・モジュ
ール。 （３）上記論理手段が、外部回路から受け取った制御コ
マンドに応答して上記メモリ・サブユニットの上記Ｎ個
のメモリ・チップをスリープ・モードに保持するための
手段を含むことを特徴とする、上記（１）に記載の集積
マルチチップ・メモリ・モジュール。 （４）上記論理手段が、外部回路からアドレス信号を受
け取るように接続されることを特徴とし、上記論理手段
が、アドレス信号によって識別されるアドレスされたメ
モリ・デバイスを有する上記メモリ・サブユニットの上
記Ｎ個のメモリ・チップのうちの少なくとも１つを識別
するため、上記アドレス信号を復号するための手段を含
むことを特徴とする、上記（１）に記載の集積マルチチ
ップ・メモリ・モジュール。 （５）上記論理手段が、上記メモリ・サブユニットの上
記Ｎ個のメモリ・チップのそれぞれを順次リフレッシュ
するための手段を含むことを特徴とする、上記（１）に
記載の集積マルチチップ・メモリ・モジュール。 （６）上記順次リフレッシュするための手段が、上記メ
モリ・サブユニット内の上記Ｎ個のメモリ・チップのう
ち最後にリフレッシュされたメモリ・チップを順次追跡
するために接続されたカウンタを含むことを特徴とす
る、上記（５）に記載の集積マルチチップ・メモリ・モ
ジュール。 （７）上記論理手段が、上記論理手段内の電力供給電圧
を所望の水準に調整するための電圧調整手段を含むこと
を特徴とする、上記（１）に記載の集積マルチチップ・
メモリ・モジュール。 （８）上記メモリ・サブユニットが、第１電圧水準の電
力を供給され、上記論理手段が、第２電圧水準の電力を
供給されることを特徴とする、上記（１）に記載の集積
マルチチップ・メモリ・モジュール。 （９）Ｎが４に等しいことを特徴とする、上記（１）に
記載の集積マルチチップ・メモリ・モジュール。 （１０）上記メモリ・チップが、ＲＡＭチップを含むこ
とを特徴とする、上記（１）に記載の集積マルチチップ
・メモリ・モジュール。 （１１）上記メモリ・サブユニットが、さらに論理チッ
プを含み、上記論理チップが、実質的に平行な２つの平
坦な主表面とエッジ面とを有し、上記論理チップの上記
平坦な主表面の１つが、メモリ・サブユニットの隣接す
るメモリ・チップの平坦な主表面に結合され、上記論理
チップが、上記論理手段から分離されていることを特徴
とする、上記（１）に記載の集積マルチチップ・メモリ
・モジュール。 （１２）論理手段が、メモリ・サブユニットに機械的に
結合された少なくとも２つの論理チップを含むことを特
徴とする、上記（１）に記載の集積マルチチップ・メモ
リ・モジュール。 （１３）論理手段が、上記メモリ・サブユニットに結合
された非半導体型デバイスを含むことを特徴とする、上
記（１）に記載の集積マルチチップ・メモリ・モジュー
ル。 （１４）端面と少なくとも１つの側面とを有するスタッ
クに互いに結合された、同様の寸法の複数の半導体チッ
プと、スタックの端面の一部が露出されたままになるよ
うに、リード・フレームを貫く内側開口を有する、スタ
ックの端面でスタックに固定された上記リード・フレー
ムと、スタックを形成する上記複数の半導体チップの同
様の寸法より小さい寸法の半導体チップであって、上記
リード・フレームの内側開口内にあり、スタックの上記
端面の露出されたままの部分に固定された、上記半導体
チップと密なマルチチップ集積回路パッケージが、異な
る寸法を有する半導体チップから定義されるように、上
記スタックを形成する複数の半導体チップ、より小さい
上記寸法の半導体チップおよび上記リード・フレームを
電気的に相互接続するための、メタラジ手段とを含む、
マルチチップ集積回路パッケージ。 （１５）上記複数の半導体チップの各半導体チップが、
論理チップ、メモリ・チップおよびメモリ・チップと論
理チップの組み合わせチップのうちの１つを含むことを
特徴とする、上記（１４）に記載のマルチチップ集積回
路パッケージ。 （１６）上記メタラジ手段が、上記複数の半導体チップ
に電気接続された複数の移行メタラジを含み、各移行メ
タラジが、上記複数の半導体チップの上記半導体チップ
のうちの１つに接続され、上記スタックの少なくとも１
つの側面まで延びることを特徴とし、上記メタラジ手段
がさらに、スタックの少なくとも１つの側面に配置され
た第１メタラジ・パターンを含み、上記第１メタラジ・
パターンが、複数の半導体チップが電気的に相互接続さ
れるように、スタックの少なくとも１つの側面まで延び
る上記移行メタラジを相互接続することを特徴とする、
上記（１４）に記載のマルチチップ集積回路パッケー
ジ。 （１７）上記メタラジ手段がさらに、上記スタックと上
記リード・フレームとの間で上記スタックの端面に接続
された電気インターフェース層を含み、上記電気インタ
ーフェース層が、第２メタラジ・パターンを含み、上記
第２メタラジ・パターンが、スタックの少なくとも１つ
の側面の上記第１メタラジ・パターンと電気接続される
ことを特徴とする、上記（１６）に記載のマルチチップ
集積回路パッケージ。 （１８）より小さい寸法の半導体チップと、スタックを
形成する同様の寸法の半導体チップとが電気的に相互接
続されるように、上記第２メタラジ・パターンが、上記
より小さい寸法の半導体チップと電気接続されることを
特徴とする、上記（１７）に記載のマルチチップ集積回
路パッケージ。 （１９）上記第２メタラジ・パターンが、はんだバンプ
および従来のワイヤボンディングのうちの１つを介し、
より小さい寸法の半導体チップに対するＴ字接続を使用
せずに、上記より小さい寸法の半導体チップと電気接続
されることを特徴とする、上記（１８）に記載のマルチ
チップ集積回路パッケージ。 （２０）上記メタラジ手段がさらに、上記リード・フレ
ームと上記より小さい寸法の半導体チップとを電気的に
相互接続するワイヤボンディングを含むことを特徴とす
る、上記（１８）に記載のマルチチップ集積回路パッケ
ージ。 （２１）上記電気インターフェース層が、実質的に平行
な２つの平坦な主表面とエッジ面とを有し、上記電気イ
ンターフェース層の上記実質的に平行な平坦な主表面の
うちの一方が、下側主表面を構成し、上記実質的に平行
な２つの平坦な主表面のうちの他方が、上側主表面を構
成することを特徴とし、上記第２メタラジ・パターン
が、上記第１メタラジ・パターンをその上に配置された
上記少なくとも１つの側面まで延びる相互接続メタラジ
の下面層と、相互接続メタラジの上面層とを含み、上記
相互接続メタラジの上面層が、上記より小さい寸法の半
導体チップと電気接続され、上記電気インターフェース
層が、さらに、上記相互接続メタラジの下面層と上記相
互接続メタラジの上面層とを電気的に相互接続するた
め、上記実質的に平行な平坦な主表面の間に延びる金属
化されたスルー・ホールを含むことを特徴とする、上記
（１７）に記載のマルチチップ集積回路パッケージ。 （２２）上記より小さい寸法の半導体チップが、上記複
数の半導体チップと外部回路との間の通信を調整するた
めの通信手段を含むことを特徴とする、上記（１４）に
記載のマルチチップ集積回路パッケージ。 （２３）それぞれがＭ個（Ｍ≧２）のメモリ・デバイス
を有するＮ個（Ｎ≧２）のメモリ・チップであって、上
記各メモリ・チップが、実質的に平行な２つの平坦な主
表面とエッジ面とを有し、上記Ｎ個のメモリ・チップ
が、少なくとも１つの側面と端面とを有するサブユニッ
トを形成するように互いに積み重ねられ、上記サブユニ
ットの少なくとも１つの側面が、上記Ｎ個のメモリ・チ
ップのエッジ面によって画定され、サブユニットの端面
が、上記サブユニットを形成するＮ個のメモリ・チップ
の平坦な主表面に平行に延び、上記Ｎ個のメモリ・チッ
プのうちの少なくともいくつかが、サブユニットの少な
くとも１つの側面まで延びる移行メタラジを含む、メモ
リ・チップと、上記サブユニットの少なくとも１つの側
面上に配置され、サブユニットの少なくとも１つの側面
まで延びる上記移行メタラジと電気接続された第１金属
化パターンと、サブユニットの端面に隣接して配置され
た電気インターフェース層であって、上記電気インター
フェース層が、実質的に平行な２つの平坦な主表面とエ
ッジ面とを有し、上記電気インターフェース層の上記実
質的に平行な平坦な主表面のうちの１つが、上記サブユ
ニットの端面に結合され、上記電気インターフェース層
のエッジ面が、上記サブユニットの少なくとも１つの側
面と位置合せされ、上記電気インターフェース層が、そ
れを通って配置された第２金属化パターンを有し、上記
第２金属化パターンが、サブユニットの少なくとも１つ
の側面上の上記第１金属化パターンと電気接続される、
上記電気インターフェース層と、上記第１金属化パター
ンおよび上記第２金属化パターンを介して、サブユニッ
トの少なくとも１つの側面まで延びる上記移行メタラジ
を有するメモリ・チップに電気接続されるように、上記
電気インターフェース層の露出された平坦な主表面に機
械的に結合され、上記第２金属化パターンに電気接続さ
れた論理チップであって、Ｎ×Ｍ個のメモリ・デバイス
を有する単一メモリ・チップ・アーキテクチャを機能的
にエミュレートする集積メモリ構造が存在するように、
上記サブユニットの上記Ｎ個のメモリ・チップに関する
外部通信を調整するための手段を含む、上記論理チップ
とを含む、集積マルチチップ・メモリ・モジュール。 （２４）さらに、上記論理チップをその中に収めるのに
十分な寸法の中央開口がその中に延びているリード・フ
レームを含み、上記リード・フレームが、上記リード・
フレームによって上記論理チップが囲まれるように上記
電気インターフェース層に結合され、上記リード・フレ
ームが、上記論理チップへの外部電気接続を容易にする
ことを特徴とする、上記（２３）に記載の集積マルチチ
ップ・メモリ・モジュール。 （２５）Ｎが４に等しいことを特徴とし、上記４つのメ
モリ・チップのそれぞれが、ＲＡＭチップを含むことを
特徴とする、上記（２４）に記載の集積マルチチップ・
メモリ・モジュール。 （２６）上記第２メタラジ・パターンが、論理チップ上
のＴ字接続を使用せずに、はんだバンプおよび通常のワ
イヤボンディングのうちの１つを介して上記論理チップ
と電気接続されることを特徴とする、上記（２４）に記
載の集積マルチチップ・メモリ・モジュール。 （２７）上記リード・フレームおよび上記論理チップ
が、通常のワイヤボンディングを介して電気的に相互接
続されることを特徴とする、上記（２６）に記載の集積
マルチチップ・メモリ・モジュール。 （２８）メモリ・モジュールが、メモリ・コントローラ
と通信し、上記メモリ・コントローラが、上記論理チッ
プにアドレス信号を供給することを特徴とし、上記論理
チップが、アドレス信号によってアドレスされるメモリ
・デバイスを有する上記サブユニット内の上記Ｎ個のメ
モリ・チップのうちの特定のメモリ・チップを識別する
ために、アドレス信号を復号するための論理手段を含む
ことを特徴とする、上記（２３）に記載の集積マルチチ
ップ・メモリ・モジュール。 （２９）上記論理チップが、サブユニットの上記Ｎ個の
メモリ・チップのそれぞれを順次リフレッシュするため
の論理手段を含むことを特徴とする、上記（２３）に記
載の集積マルチチップ・メモリ・モジュール。 （３０）上記順次リフレッシュするための論理手段が、
上記サブユニットの上記Ｎ個のメモリ・チップのそれぞ
れのリフレッシュ動作を順次追跡するために接続された
カウンタを含むことを特徴とする、上記（２９）に記載
の集積マルチチップ・メモリ・モジュール。 （３１）メモリ・モジュールが、メモリ・コントローラ
と通信することを特徴とし、上記論理チップがさらに、
メモリ・コントローラから受け取るスリープ・コマンド
に応答して、サブユニットの上記Ｎ個のメモリ・チップ
のそれぞれでスリープ・モードを開始するための論理手
段を含むことを特徴とする、上記（２３）に記載の集積
マルチチップ・メモリ・モジュール。 （３２）上記論理チップがさらに、受け取った電圧を上
記論理チップに電力を供給するためのオンチップ電圧に
変換するための電圧調整手段を含むことを特徴とする、
上記（２３）に記載の集積マルチチップ・メモリ・モジ
ュール。 （３３）（ａ）それぞれがＭ個（Ｍ≧２）のメモリ・デ
バイスを有し、それぞれが実質的に平行な２つの平坦な
主表面とエッジ面とを有するＮ個（Ｎ≧２）のメモリ・
チップを設けるステップと、（ｂ）上記各メモリ・チッ
プの少なくとも１つの平坦な主表面が、隣接するメモリ
・チップの平坦な主表面に結合されるように、上記Ｎ個
のメモリ・チップを互いに固定することによってメモリ
・サブユニットを形成するステップと、（ｃ）上記メモ
リ・サブユニットの上記Ｎ個のメモリ・チップに関する
外部通信を調整し、その結果、外部回路に対して、Ｎ×
Ｍ個のメモリ・デバイスを有する単一メモリ・チップ構
造の機能的特性を有するように見える集積メモリ構造が
存在するようにする制御論理機構を設け、上記制御論理
機構がＮ個のメモリ・チップのそれぞれと電気接続され
るように、上記制御論理機構をメモリ・サブユニットに
電気接続するステップとを含む、機能的に単一メモリ・
チップ・アーキテクチャをエミュレートするように見え
る集積マルチチップ・メモリ・モジュールを製造するた
めの方法。 （３４）上記電気接続するステップ（ｃ）が、メモリ・
サブユニットのメモリ・チップと制御論理機構とを電気
的に相互接続するために、上記制御論理機構と上記メモ
リ・サブユニットとの間に電気インターフェース層を設
け、配置するステップを含むことを特徴とする、上記
（３３）に記載の製造方法。 （３５）さらに、上記電気インターフェース層を事前形
成するステップを含み、上記設けるステップ（ａ）が、
同様の幅および長さのＮ個のメモリ・チップを設けるス
テップを含むことを特徴とし、上記電気インターフェー
ス層を事前形成するステップが、上記Ｎ個のメモリ・チ
ップの幅および長さ寸法に類似した幅および長さ寸法を
有するように上記電気インターフェース層を事前形成す
るステップを含み、上記事前形成された電気インターフ
ェース層が、上主表面と下主表面とエッジ面とを有し、
上記電気インターフェース層の上記事前形成が、その上
主表面と下主表面とに薄膜金属化を形成するステップ
と、上記電気インターフェース層の上記薄膜金属化を相
互接続するため上記上主表面と上記下主表面との間に金
属化されたバイアを設けるステップとを含むことを特徴
とする、請求項３４に記載の製造方法。 （３６）上記メモリ・サブユニットを形成するステップ
（ｂ）が、少なくとも１つの側面と端面とを有するメモ
リ・サブユニットを形成するステップを含むことを特徴
とし、上記設けるステップ（ａ）が、それぞれ移行メタ
ラジをその上に配置されたＮ個のメモリ・チップを設け
るステップを含み、上記移行メタラジが、上記メモリ・
サブユニットの形成後に、メモリ・サブユニットの少な
くとも１つの側面まで延びることを特徴とし、上記電気
接続するステップ（ｃ）が、メモリ・サブユニットの少
なくとも１つの側面まで延びる上記移行メタラジを相互
接続するため、上記メモリ・サブユニットの上記少なく
とも１つの側面に金属化パターンを設けるステップを含
むことを特徴とする、上記（３５）に記載の製造方法。 （３７）上記電気インターフェース層の上記事前形成
が、メモリ・サブユニットへ上記電気インターフェース
層を接続する前に、上記電気インターフェース層を試験
し、バーン・インするステップを含むことを特徴とす
る、上記（３５）に記載の製造方法。 （３８）サブユニット内の各メモリ・チップの平坦な主
表面がサブユニット内の隣接するメモリ・チップの平坦
な主表面に結合されるように互いに固定されたＮ個のメ
モリ・チップをそれぞれが有し、それぞれが端面と少な
くとも１つの側面とを有する、複数のメモリ・サブユニ
ットを形成するステップと、拡張スタック内の隣接する
メモリ・サブユニットの端面間にセグメンテーション材
料を配置することによって、上記メモリ・サブユニット
の拡張スタックを形成するステップであって、上記セグ
メンテーション材料が、拡張スタックに事前定義された
処理を適用する際に除去可能であり、上記拡張スタック
が、メモリ・サブユニットの上記少なくとも１つの側面
が共通の平面内に位置合せされるように形成されること
を特徴とする、上記拡張スタックを形成するステップ
と、拡張スタック内のメモリ・サブユニットの少なくと
も１つの側面上に金属化パターンを形成するステップ
と、セグメンテーション材料が除去され、これによって
メモリ・サブユニットが分離されるように、拡張スタッ
クに事前定義された処理を適用することによって拡張ス
タックを分解するステップとをさらに含む、上記（３
３）に記載の製造方法。 （３９）さらに、上記メモリ・サブユニットの少なくと
も１つの側面上に上記金属化パターンを形成する上記ス
テップの前に、拡張スタック内のメモリ・サブユニット
のそれぞれの少なくとも１つの側面に、パシベーション
層を加えるステップを含む、上記（３８）に記載の製造
方法。 （４０）上記セグメンテーション材料が、パリレンを含
むことを特徴とする、上記（３８）に記載の製造方法。 （４１）さらに、上記拡張スタックの形成の前に、メモ
リ・サブユニットに対して試験とバーン・インを実行す
るステップを含む、上記（３８）に記載の製造方法。 （４２）上記メモリ・サブユニットを形成するステップ
（ｂ）が、メモリ・サブユニット内の隣接するメモリ・
チップの対のそれぞれについて、隣接するメモリ・チッ
プの対のうち少なくとも１つのメモリ・チップの平坦な
主表面の上に、接着材料の層を堆積するステップを含む
ことを特徴とする、上記（３３）に記載の製造方法。 （４３）さらに、集積マルチチップ・メモリ・モジュー
ルをカプセル封じするステップを含む、上記（３３）に
記載の製造方法。 （４４）（ａ）同様の寸法の複数の半導体チップを設け
るステップと、（ｂ）端面と少なくとも１つの側面とを
有するスタックに、上記同様の寸法の複数の半導体チッ
プを互いに固定するステップと、（ｃ）上記スタックの
端面の一部が露出されたままになるように、リード・フ
レームを貫く内側開口を有するリード・フレームを、ス
タックの端面に固定するステップと、（ｄ）上記リード
・フレームの内側開口内に収まる寸法であり、スタック
を形成する上記複数の半導体チップの同様の寸法より小
さい寸法の半導体チップを設けるステップと、（ｅ）上
記より小さい寸法の上記半導体チップが、上記リード・
フレームの内側開口内に収まるように、スタックの端面
の露出されたままの部分に、より小さい寸法の上記半導
体チップを固定するステップと、（ｆ）密なマルチチッ
プ集積回路パッケージが、異なる寸法を有する半導体チ
ップから定義されるように、スタックを形成する上記複
数の半導体チップとより小さい寸法の上記半導体チップ
と上記リード・フレームを電気的に相互接続するステッ
プとを含む、マルチチップ集積回路パッケージを製造す
るための方法。 （４５）上記固定するステップ（ｂ）が、スタック内の
隣接する半導体チップの対のそれぞれについて、スタッ
クに同様の寸法の複数の半導体チップを互いに固定する
上記ステップの前に、隣接する半導体チップの対のうち
の少なくとも１つに接着層を塗布するステップを含むこ
とを特徴とする、上記（４４）に記載の製造方法。 （４６）上記固定するステップ（ｃ）が、リード・フレ
ームを電気インターフェース層に固定するステップを含
み、上記固定するステップ（ｅ）が、より小さい寸法の
半導体チップを電気インターフェース層に固定するステ
ップを含み、上記電気インターフェース層が、より小さ
い寸法の半導体チップと電気接続するために配置された
相互接続メタラジを含むように形成されるように、上記
リード・フレームを固定するステップ（ｃ）の前に、ス
タックの端面に電気インターフェース層を形成するステ
ップを含む、上記（４４）に記載の製造方法。 （４７）上記設けるステップ（ａ）が、それぞれ移行メ
タラジをその上に有し、上記ステップ（ｂ）で上記スタ
ックが形成される時に上記移行メタラジがスタックの少
なくとも１つの側面まで延びる、同様の寸法の複数の半
導体チップを設けるステップを含むことを特徴とし、上
記電気的に相互接続するステップ（ｆ）が、複数の半導
体チップからスタックの少なくとも１つの側面まで延び
る移行メタラジを電気的に相互接続するため、スタック
の少なくとも１つの側面上に金属化パターンを形成する
ステップを含むことを特徴とし、上記電気インターフェ
ース層の上記金属化パターンが、スタックの少なくとも
１つの側面上に形成される金属化パターンと接続される
ことを特徴とする、上記（４６）に記載の製造方法。 （４８）上記少なくとも１つの側面に金属化パターンを
形成するステップが、各スタックが端面と少なくとも１
つの側面とを有するように、各半導体チップ・スタック
が複数の半導体チップを互いに固定されている、複数の
半導体チップ・スタックを形成するステップと、拡張ス
タック内の隣接する半導体チップ・スタックの端面の間
にセグメンテーション材料を配置することによって、上
記半導体チップ・スタックの拡張スタックを形成するス
テップであって、上記セグメンテーション材料が、拡張
スタックに対する事前定義された処理の適用の際に除去
可能であり、上記拡張スタックが、半導体チップ・スタ
ックの上記少なくとも１つの側面が共通の平面内に位置
合せされるように形成されることを特徴とする、拡張ス
タックを形成するステップと、拡張スタック内の半導体
チップ・スタックの少なくとも１つの側面上に金属化パ
ターンを形成するステップと、セグメンテーション材料
が除去され、これによって半導体チップ・スタックが分
離されるように、拡張スタックに事前定義された処理を
適用することによって拡張スタックを分解するステップ
とを含むことを特徴とする、上記（４７）に記載の製造
方法。 （４９）さらに、上記半導体チップ・スタックの少なく
とも１つの側面上に上記金属化パターンを形成する上記
ステップの前に、拡張スタック内の半導体チップ・スタ
ックの少なくとも１つの側面に、パシベーション層を加
えるステップを含む、上記（４８）に記載の製造方法。 （５０）（ａ）それぞれがＭ個のメモリ・デバイスを有
し、それぞれが実質的に平行な２つの平坦な主表面とエ
ッジ面とを有する、Ｎ個のメモリ・チップを設けるステ
ップと、（ｂ）少なくとも１つの側面と端面とを有する
サブユニットを形成するためＮ個のメモリ・チップを互
いに積み重ねるステップであって、上記サブユニットの
少なくとも１つの側面が、上記Ｎ個のメモリ・チップの
エッジ面によって画定され、上記サブユニットの端面
が、サブユニットを形成するＮ個のメモリ・チップの平
坦な主表面に平行に延び、Ｎ個のメモリ・チップのうち
の少なくともいくつかが、上記サブユニットの少なくと
も１つの側面まで延びる移行メタラジを含むことを特徴
とする、メモリ・チップを互いに積み重ねるステップ
と、（ｃ）上記サブユニットの少なくとも１つの側面ま
で延びる上記移行メタラジと電気接続するため、上記サ
ブユニットの少なくとも１つの側面上に第１金属化パタ
ーンを堆積するステップと、（ｄ）上記サブユニットの
端面に隣接して電気インターフェース層を配置するステ
ップであって、上記電気インターフェース層が、実質的
に平行な２つの平坦な主表面とエッジ面とを有し、上記
電気インターフェース層の実質的に平行な平坦な主表面
のうちの１つが、上記サブユニットの端面に結合され、
上記電気インターフェース層のエッジ面が、上記サブユ
ニットの少なくとも１つの側面と位置合せされ、上記電
気インターフェース層が、それを通って第２金属化パタ
ーンを配置されており、上記第２金属化パターンが、サ
ブユニットの少なくとも１つの側面上の上記第１金属化
パターンと電気接続されていることを特徴とする、上記
電気インターフェース層を配置するステップと、（ｅ）
機能的にＮ×Ｍ個のメモリ・デバイスを有する単一メモ
リ・チップ・アーキテクチャの外見を有する集積メモリ
構造が存在するように、サブユニットのＮ個のメモリ・
チップに関する外部通信を調整するように機能する論理
チップが、上記第１金属化パターンおよび第２金属化パ
ターンを介して、サブユニットの少なくとも１つの側面
まで延びる上記移行メタラジを有するメモリ・チップの
それぞれに電気接続されるように、上記論理チップを電
気インターフェース層に機械的に結合し、上記論理チッ
プを上記第２金属化パターンに電気接続するステップと
を含む、集積マルチチップ・メモリ・モジュールを製造
するための方法。 （５１）さらに、論理チップをその中に収めるのに十分
な寸法の、リード・フレームを通って延びる中央開口を
有するリード・フレームを設けるステップと、論理チッ
プがリード・フレームによって囲まれ、上記リード・フ
レームが上記論理チップへの外部電気接続を容易にする
ように、電気インターフェース層にリード・フレームを
固定するステップとを含む、上記（５０）に記載の製造
方法。 （５２）上記設けるステップ（ａ）が、４つのＲＡＭメ
モリ・チップを設けるステップを含むことを特徴とす
る、上記（５１）に記載の製造方法。
【図面の簡単な説明】
【図１】本発明による集積マルチチップ・メモリ・モジ
ュールの１実施例の透視図である。
【図２】図１の集積マルチチップ・メモリ・モジュール
の、線２−２に沿った断面立面図である。
【図３】本発明による集積マルチチップ・メモリ・モジ
ュールの代替実施例の断面立面図である。
【図４】図１ないし図３のマルチチップ・メモリ・モジ
ュール用の制御論理回路の１実施例の概略ブロック図で
ある。
【図５】本発明による集積マルチチップ・メモリ・モジ
ュール内の隣接メモリ・チップの２つの対抗する平坦な
表面の間に配置される層の１実施例の拡大部分断面図で
ある。
【図６】本発明によるマルチチップ・メモリ・サブユニ
ットと電気インターフェース層の１実施例の立面図であ
る。
【図７】本発明の製造技法による、各サブアセンブリの
側面金属化処理を簡単にするため単一の拡張スタックに
配置された、複数の図６のサブアセンブリの１実施例の
立面図である。
【符号の説明】
１０ 集積マルチチップ・メモリ・モジュール １２ スタック １４ メモリ・チップ １６ 層 １８ 電気インターフェース層 ２０ 金属化パターン ２２ 論理チップ ２４ 入出力パッド ２５ 中央開口 ２５Ａ 接触パッド ２５Ｂ 接触パッド ２６ ワイヤ ２８ 金属化パターン ３０ 絶縁接着層 ３１ ワイヤ ３１Ａ 第２のワイヤ ３２ リード・フレーム ３４ リード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18 (72)発明者 ウェイン・ジョン・ハウエル アメリカ合衆国05403 バーモント州サ ウス・バーリントン ハイネスバーグ・ ロード1460 (72)発明者 エリック・リー・ヘッドバーグ アメリカ合衆国05452 バーモント州エ セックス・ジャンクション ラング・ド ライブ20 (72)発明者 ハワード・レオ・カルター アメリカ合衆国05446 バーモント州コ ルチェスタ ビレッジ・ドライブ14 (72)発明者 ゴードン・アーサー・ケリー・ジュニア アメリカ合衆国05452 バーモント州エ セックス・ジャンクション ハガン・ド ライブ13 (56)参考文献 特開 昭58−56454（ＪＰ，Ａ) 仏国特許公開2645681（ＦＲ，Ａ) 米国特許4868712（ＵＳ，Ａ) 国際公開93／703（ＷＯ，Ａ)

Claims (24)

    (57)【特許請求の範囲】
  1. 【請求項１】Ｎ個（Ｎ≧２）のメモリ・チップを有する
    メモリ・サブユニットであって、各上記メモリ・チップ
    が、Ｍ個（Ｍ≧２）のメモリ・デバイスを有し、かつ実
    質的に平行な２つの平坦な主表面とエッジ面とを有し、
    上記平坦な主表面の少なくとも１つが、スタック構造を
    有するように隣接する上記メモリ・チップの平坦な主表
    面に結合される、メモリ・サブユニットと、 Ｎ個の上記メモリ・チップのそれぞれに電気接続され
    た、Ｎ×Ｍ個のメモリ・デバイスを有する単一メモリ・
    チップ構造の単一メモリ・チップ・アーキテクチャをエ
    ミュレートするように、Ｎ個の上記メモリ・チップに関
    する外部通信を調整するための論理手段と、 上記メモリ・サブユニットが、さらに実質的に平行な２
    つの平坦な主表面を有する論理チップとを備え、 上記論理チップの平坦な主表面の１つが、隣接する上記
    メモリ・チップの平坦な主表面の１つに結合され、上記
    論理チップが、上記論理手段から分離されていることを
    特徴とする、単一メモリ・チップ・アーキテクチャをエ
    ミュレートする集積マルチチップ・メモリ・モジュー
    ル。
  2. 【請求項２】Ｎ個（Ｎ≧２）のメモリ・チップを有する
    メモリ・サブユニットであって、各上記メモリ・チップ
    が、Ｍ個（Ｍ≧２）のメモリ・デバイスを有し、かつ、
    実質的に平行な２つの平坦な主表面とエッジ面とを有
    し、上記平坦な主表面の少なくとも１つのが、上記メモ
    リ・サブユニットがスタック構造を有するように、隣接
    する上記メモリ・チップの平坦な主表面に結合される、
    メモリ・サブユニットと、 Ｎ個の上記メモリ・チップのそれぞれに電気接続され
    た、Ｎ×Ｍ個のメモリ・デバイスを有する単一メモリ・
    チップ構造の単一メモリ・チップ・アーキテクチャをエ
    ミュレートするように、Ｎ個の上記メモリ・チップに関
    する外部通信を調整するための論理手段とを含み、 上記論理手段が、メモリ・サブユニットに結合された少
    なくとも２つの論理チップを含むことを特徴とする、単
    一メモリ・チップ・アーキテクチャをエミュレートする
    集積マルチチップ・メモリ・モジュール。
  3. 【請求項３】Ｎ個（Ｎ≧２）のメモリ・チップを有する
    メモリ・サブユニットであって、各上記メモリ・チップ
    が、Ｍ個（Ｍ≧２）のメモリ・デバイスを有し、かつ、
    実質的に平行な２つの平坦な主表面とエッジ面とを有
    し、上記平坦な主表面の少なくとも１つが、上記メモリ
    ・サブユニットがスタック構造を有するように、隣接す
    る上記メモリ・チップの平坦な主表面に結合される、メ
    モリ・サブユニットと、 Ｎ個の上記メモリ・チップのそれぞれに電気接続され
    た、Ｎ×Ｍ個のメモリ・デバイスを有する単一メモリ・
    チップ構造の単一メモリ・チップ・アーキテクチャをエ
    ミュレートするように、Ｎ個の上記メモリ・チップに関
    する外部通信を調整するための論理手段とを含み、 上記論理手段が、上記メモリ・サブユニットに結合され
    た少なくとも1つの論理チップ、コンデンサ、及び抵抗
    を含むことを特徴とする、単一メモリ・チップ・アーキ
    テクチャをエミュレートする集積マルチチップ・メモリ
    ・モジュール。
  4. 【請求項４】それぞれがＭ個（Ｍ≧２）のメモリ・デバ
    イスを有し、実質的に平行な２つの平坦な主表面とエッ
    ジ面とを有するＮ個（Ｎ≧２）のメモリ・チップであっ
    て、Ｎ個の上記メモリ・チップが、少なくとも１つの側
    面と端面とを有するサブユニットを形成するように互い
    に積み重ねられ、上記サブユニットの少なくとも１つの
    側面が、Ｎ個の上記メモリ・チップのエッジ面によって
    画定され、上記サブユニットの端面が、Ｎ個の上記メモ
    リ・チップの平坦な主表面に平行に延び、Ｎ個の上記メ
    モリ・チップのうちの少なくともいくつかが、少なくと
    も１つの上記側面まで延びる移行メタラジを含む、メモ
    リ・チップと、 上記サブユニットの少なくとも１つの側面上に配置さ
    れ、上記側面まで延びる上記移行メタラジと電気接続さ
    れた第１金属化パターンと、 上記サブユニットの端面に隣接して配置され、実質的に
    平行な２つの平坦な主表面とエッジ面とを有する電気イ
    ンターフェース層であって、上記電気インターフェース
    層の上記実質的に平行な平坦な主表面のうちの１つが、
    上記サブユニットの端面に結合され、上記電気インター
    フェース層のエッジ面が、上記サブユニットの少なくと
    も１つの側面と位置合せされ、上記電気インターフェー
    ス層が、それを通って配置された第２金属化パターンを
    有し、上記第２金属化パターンが、サブユニットの少な
    くとも１つの側面上の上記第１金属化パターンと電気接
    続される、電気インターフェース層と、 上記第１金属化パターンおよび上記第２金属化パターン
    を介して、上記サブユニットの少なくとも１つの側面ま
    で延びる上記移行メタラジを有するメモリ・チップに電
    気接続されるように、上記電気インターフェース層の露
    出された平坦な主表面に結合され、上記第２金属化パタ
    ーンに電気接続された論理チップであって、上記サブユ
    ニットの上記Ｎ個のメモリ・チップに関する外部通信を
    調整するための手段を含む、上記論理チップとを備え、 上記論理チップは、アドレス信号によってアドレスされ
    る上記メモリ・デバイスを有するサブユニット内の上記
    Ｎ個のメモリ・チップのうちの特定のメモリ・チップを
    識別するために、アドレス信号を復号するためのデコー
    ダ手段を含むことを特徴とする、単一メモリ・チップ・
    アーキテクチャをエミュレートする集積マルチチップ・
    メモリ・モジュール。
  5. 【請求項５】上記メモリ・モジュールがメモリ・コント
    ローラとが通信して、上記論理チップに上記アドレス信
    号を供給することを特徴とする、請求項４に記載の集積
    マルチチップ・メモリ・モジュール。
  6. 【請求項６】上記論理チップが、サブユニットの上記Ｎ
    個のメモリ・チップのそれぞれを順次リフレッシュする
    ためのＣＢＲ検出手段を含むことを特徴とする、請求項
    ４に記載の集積マルチチップ・メモリ・モジュール。
  7. 【請求項７】上記順次リフレッシュするためのＣＢＲ検
    出手段が、上記サブユニットの上記Ｎ個のメモリ・チッ
    プのそれぞれのリフレッシュ動作を順次追跡するために
    接続されたＲＡＣカウンタを含むことを特徴とする、請
    求項６に記載の集積マルチチップ・メモリ・モジュー
    ル。
  8. 【請求項８】上記論理チップが、メモリ・コントローラ
    と通信することを特徴とし、上記論理チップがさらに、
    上記メモリ・コントローラから受け取るスリープ・コマ
    ンドに応答して、サブユニットの上記Ｎ個のメモリ・チ
    ップのそれぞれでスリープ・モードを開始するためのＳ
    ＴＲ回路手段を含むことを特徴とする、請求項４に記載
    の集積マルチチップ・メモリ・モジュール。
  9. 【請求項９】上記論理チップがさらに、受け取った電圧
    を上記論理チップに電力を供給するための電圧に変換す
    るための電圧調整手段を含むことを特徴とする、請求項
    ４に記載の集積マルチチップ・メモリ・モジュール。
  10. 【請求項１０】さらに、上記論理チップを収めるのに十
    分な寸法の中央開口を囲むリード・フレームを含み、上
    記リード・フレームに囲まれるように上記論理チップは
    上記中央開口の電気インターフェース層に結合され、上
    記リード・フレームが、上記論理チップへの外部電気接
    続を容易にすることを特徴とする、請求項４に記載の集
    積マルチチップ・メモリ・モジュール。
  11. 【請求項１１】Ｎが４に等しいことを特徴とし、上記４
    つのメモリ・チップのそれぞれが、ＲＡＭチップを含む
    ことを特徴とする、請求項１０に記載の集積マルチチッ
    プ・メモリ・モジュール。
  12. 【請求項１２】上記第２金属パターンが、はんだバンプ
    の１つとワイヤボンディングとを介して上記論理チップ
    と電気接続されることを特徴とする、請求項１０に記載
    の集積マルチチップ・メモリ・モジュール。
  13. 【請求項１３】上記リード・フレームと上記論理チップ
    とが、ワイヤボンディングを介して電気的に相互接続さ
    れることを特徴とする、請求項１２に記載の集積マルチ
    チップ・メモリ・モジュール。
  14. 【請求項１４】（ａ）それぞれがＭ個（Ｍ≧２）のメモ
    リ・デバイスを有し、それぞれが実質的に平行な２つの
    平坦な主表面とエッジ面とを有するＮ個（Ｎ≧２）のメ
    モリ・チップを設けるステップと、 （ｂ）上記各メモリ・チップの少なくとも１つの平坦な
    主表面が、隣接するメモリ・チップの平坦な主表面に結
    合されるように、上記Ｎ個のメモリ・チップを互いに固
    定することによってメモリ・サブユニットを形成するス
    テップと、 （ｃ）上記メモリ・サブユニットの上記Ｎ個のメモリ・
    チップに関する外部通信を調整し、その結果、外部回路
    に対して、Ｎ×Ｍ個のメモリ・デバイスを有する単一メ
    モリ・チップ構造の単一メモリ・チップ・アーキテクチ
    ャをエミュレートするように、上記Ｎ個のメモリ・チッ
    プのそれぞれと電気接続することにより、設けられた論
    理回路をメモリ・サブユニットに電気接続するステップ
    とを含む、単一メモリ・チップ・アーキテクチャをエミ
    ュレートする集積マルチチップ・メモリ・モジュールを
    製造するための方法。
  15. 【請求項１５】上記電気接続するステップ（ｃ）が、メ
    モリ・サブユニットのメモリ・チップと論理回路とを電
    気的に相互接続するために、上記論理回路と上記メモリ
    ・サブユニットとの間に電気インターフェース層を設
    け、配置するステップを含むことを特徴とする、請求項
    １４に記載の製造方法。
  16. 【請求項１６】さらに、上記電気インターフェース層を
    事前形成するステップを含み、上記設けるステップ
    （ａ）が、同様の幅および長さのＮ個のメモリ・チップ
    を設けるステップを含むことを特徴とし、上記電気イン
    ターフェース層を事前形成するステップが、上記Ｎ個の
    メモリ・チップの幅および長さ寸法に類似した幅および
    長さ寸法を有するように上記電気インターフェース層を
    事前形成するステップを含み、上記事前形成された電気
    インターフェース層が、上主表面と下主表面とエッジ面
    とを有し、上記電気インターフェース層の上記事前形成
    が、その上主表面と下主表面とに薄膜金属化を形成する
    ステップと、上記電気インターフェース層の上記薄膜金
    属化を相互接続するため上記上主表面と上記下主表面と
    の間に金属化されたバイアを設けるステップとを含むこ
    とを特徴とする、請求項１４に記載の製造方法。
  17. 【請求項１７】上記メモリ・サブユニットを形成するス
    テップ（ｂ）が、少なくとも１つの側面と端面とを有す
    るメモリ・サブユニットを形成するステップを含むこと
    を特徴とし、上記設けるステップ（ａ）が、それぞれ移
    行メタラジをその上に配置されたＮ個のメモリ・チップ
    を設けるステップを含み、上記移行メタラジが、上記メ
    モリ・サブユニットの形成後に、メモリ・サブユニット
    の少なくとも１つの側面まで延びることを特徴とし、上
    記電気接続するステップ（ｃ）が、メモリ・サブユニッ
    トの少なくとも１つの側面まで延びる上記移行メタラジ
    を相互接続するため、上記メモリ・サブユニットの上記
    少なくとも１つの側面に金属化パターンを設けるステッ
    プを含むことを特徴とする、請求項１６に記載の製造方
    法。
  18. 【請求項１８】上記電気インターフェース層の上記事前
    形成が、メモリ・サブユニットへ上記電気インターフェ
    ース層を接続する前に、上記電気インターフェース層を
    試験し、バーン・インするステップを含むことを特徴と
    する、請求項１６に記載の製造方法。
  19. 【請求項１９】各メモリ・チップの平坦な主表面がサブ
    ユニット内の隣接するメモリ・チップの平坦な主表面に
    結合されるように互いに固定されたＮ個のメモリ・チッ
    プをそれぞれが有し、それぞれが端面と少なくとも１つ
    の側面とを有する、複数のメモリ・サブユニットを形成
    するステップと、 隣接するメモリ・サブユニットの端面間にセグメンテー
    ション材料を配置することによって、複数の上記メモリ
    ・サブユニットのスタックを形成するステップであっ
    て、上記セグメンテーション材料が、上記スタックに所
    定の処理を適用する際に除去可能であり、上記スタック
    が、メモリ・サブユニットの上記少なくとも１つの側面
    が共通の平面内に位置合せされるように形成されること
    を特徴とする、上記スタックを形成するステップと、 上記スタック内のメモリ・サブユニットの少なくとも１
    つの側面上に金属化パターンを形成するステップと、 セグメンテーション材料が除去され、これによってメモ
    リ・サブユニットが分離されるように、上記スタックに
    所定の処理を適用することによってスタックを分解する
    ステップとをさらに含む、請求項１４に記載の製造方
    法。
  20. 【請求項２０】さらに、上記メモリ・サブユニットの少
    なくとも１つの側面上に上記金属化パターンを形成する
    上記ステップの前に、上記スタック内のメモリ・サブユ
    ニットのそれぞれの少なくとも１つの側面に、パシベー
    ション層を加えるステップを含む、請求項１９に記載の
    製造方法。
  21. 【請求項２１】上記セグメンテーション材料が、パリレ
    ンを含むことを特徴とする、請求項１９に記載の製造方
    法。
  22. 【請求項２２】さらに、上記スタックの形成の前に、メ
    モリ・サブユニットに対して試験とバーン・インを実行
    するステップを含む、請求項１９に記載の製造方法。
  23. 【請求項２３】上記メモリ・サブユニットを形成するス
    テップ（ｂ）が、メモリ・サブユニット内の隣接するメ
    モリ・チップの対のそれぞれについて、隣接するメモリ
    ・チップの対のうち少なくとも１つのメモリ・チップの
    平坦な主表面の上に、接着材料の層を堆積するステップ
    を含むことを特徴とする、請求項１４に記載の製造方
    法。
  24. 【請求項２４】さらに、集積マルチチップ・メモリ・モ
    ジュールをカプセル封じするステップを含む、請求項１
    ４に記載の製造方法。
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