JP2023504696A - 画素内補償及び酸化物駆動トランジスタを有する電子ディスプレイ - Google Patents

Abstract

表示画素が、有機発光ダイオード、１つ以上の発光トランジスタ、駆動トランジスタ、ゲート設定トランジスタ、データローディングトランジスタ、及び初期化トランジスタを含んでもよい。駆動トランジスタを酸化物半導体トランジスタとして実装して閾値電圧ヒステリシスを軽減して、高リフレッシュレートでの最初のフレーム応答を改善し、低リフレッシュレートでの望ましくない輝度ジャンプを減少させ、画像固着を減少させ得る。また、ゲート設定トランジスタを酸化物半導体トランジスタとして実装して、駆動トランジスタのゲート端子におけるリークを減少させ得る。また、初期化トランジスタを、共有発光信号を使用して制御できるように酸化物半導体トランジスタとして実装して、ルーティングの複雑さを減少させ得る。画素内の残りのトランジスタは、ｐ型シリコントランジスタとして実装されてもよい。このように構成された表示画素は、画素内閾値電圧補償及びオンバイアスストレスフェーズをサポートして、ヒステリシスを更に軽減することができる。

Description

これは全般的に、ディスプレイを伴う電子デバイスに関し、より詳細には、有機発光ダイオードディスプレイなどのディスプレイに対するディスプレイドライバ回路に関する。
（関連出願の相互参照）
本出願は、２０２０年１０月２０日に出願された米国特許出願第１７／０７５，５８７号、及び２０１９年１２月２３日に出願された米国仮特許出願第６２／９５３，０５４号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。

電子デバイスは、多くの場合、ディスプレイを含む。例えば、セルラー電話機及びポータブルコンピュータは、ユーザに情報を提示するためのディスプレイを含む。

有機発光ダイオードディスプレイなどのディスプレイは、発光ダイオードによる表示画素のアレイを有する。このタイプのディスプレイでは、各表示画素は、発光ダイオードと、発光ダイオードを発光させるための信号の印加を制御する薄膜トランジスタとを含む。

有機発光ダイオード表示画素は、アクセス薄膜トランジスタを介してデータラインに接続された駆動薄膜トランジスタを含む。アクセストランジスタは、対応する走査ラインを介して走査信号を受信するゲート端子を有し得る。走査信号をアサートしてアクセストランジスタをオンにすることによって、データライン上の画像データを表示画素内にロードすることができる。表示画素は、有機発光ダイオードに電流を供給して発光させる電流源トランジスタを更に含む。

有機発光ダイオード表示画素内のトランジスタは、プロセス、電圧、及び温度（ＰＶＴ）の変動の影響を受けることがある。このような変動に起因して、異なる表示画素間でトランジスタ閾値電圧に変動することがある。トランジスタ閾値電圧の変動の結果、表示画素が生成する光の量が、所望の画像にマッチしない可能性がある。本明細書に記載される実施形態はこうした背景から生まれたものである。

電子デバイスが、表示画素のアレイを有するディスプレイを含んでもよい。表示画素は、有機発光ダイオード表示画素であってもよい。各表示画素は、発光する有機発光ダイオード（ＯＬＥＤ）と、ＯＬＥＤと直列に結合された駆動トランジスタと、駆動トランジスタ及びＯＬＥＤと直列に結合された第１及び第２の発光トランジスタと、駆動トランジスタのゲート端子とドレイン端子との間に結合されたゲート電圧設定トランジスタと、駆動トランジスタのゲート端子及びＯＬＥＤのアノード端子にわたって結合された単一の蓄積コンデンサと、駆動トランジスタのソース端子とデータラインとの間に結合されたデータローディングトランジスタと、ＯＬＥＤのアノード端子に結合された初期化トランジスタと、を備えてもよい。

駆動トランジスタ、ゲート電圧設定トランジスタ、及び初期化トランジスタは、酸化物半導体トランジスタとして実装されてもよく、対して、発光トランジスタ及びデータローディングトランジスタは、ｐ型シリコントランジスタ（例えば、ＰＭＯＳ ＬＴＰＳ薄膜トランジスタ）として実装されてもよい。駆動トランジスタを酸化物半導体トランジスタとして実装することにより、駆動トランジスタ閾値電圧ヒステリシスが軽減されて、高リフレッシュレートでの最初のフレーム応答が改善され、低リフレッシュレートでの望ましくない輝度ジャンプが減少し、画像固着が減少する。ゲート電圧設定トランジスタを酸化物半導体トランジスタとして実装することにより、駆動トランジスタのゲート端子でのリークが減少する。初期化トランジスタを酸化物半導体トランジスタとして実装することにより、初期化トランジスタと、発光トランジスタのうち少なくとも１つとを共有発光信号によって制御して、ルーティングの複雑さを減少させることができる。更に、２つのタイプの薄膜トランジスタのみ（例えば、酸化物半導体トランジスタ及びｐ型シリコントランジスタのみ）を有することにより、リソグラフィマスクの総数が減少し、よって製造コストを最小限に抑えるのに役立つ。

通常動作中、表示画素が初期化フェーズを経てもよく、このフェーズでは初期化トランジスタがオンになり、ＯＬＥＤのアノード端子をリセットする。初期化フェーズの後に１回以上のオンバイアスストレスフェーズが続いてもよく、このフェーズでは、データローディングトランジスタがアクティブ化されて、データ電圧を少なくとも部分的に駆動トランジスタにロードする。任意選択のオンバイアスストレスフェーズは、駆動トランジスタヒステリシスを更に軽減させて、最初のフレーム応答を改善するのに役立ち得る。オンバイアスストレスフェーズの後に、閾値電圧サンプリング及びデータローディングのフェーズが続き、次に発光フェーズが続いてもよい。発光フェーズの間、ＯＬＥＤを流れる電流は、画素内の閾値電圧相殺により、駆動トランジスタ閾値電圧とは無関係となる。

酸化物半導体駆動トランジスタなどの酸化物半導体トランジスタは、シリコントランジスタの上方に形成されてもよい。蓄積コンデンサが酸化物半導体駆動トランジスタの上方に積層されており、蓄積コンデンサのトッププレートが酸化物半導体駆動トランジスタのゲート導体を少なくとも部分的に覆うようになっていてもよい。このような構成では、蓄積コンデンサが、画素クロストークを減少させる電気的シールドを提供しながら、迷光が酸化物半導体駆動トランジスタの動作に影響を与えるのを防ぐ光学的シールドもまた提供する。所望であれば、酸化物半導体トランジスタのうちいずれか１つ以上は、トップゲート導体及びボトムゲート導体を有するデュアル／ダブルゲート構成を有してもよい。ボトムゲート導体は、追加の光シールドとして機能してもよく、任意選択として、その酸化物半導体トランジスタのソース端子又はゲート端子に結合されていてもよい。

一実施形態による、ディスプレイを有する例示的な電子デバイスの図である。 一実施形態による、有機発光ダイオード表示画素のアレイを有する有機発光ダイオードディスプレイなどの、例示的なディスプレイの図である。 一実施形態による、酸化物半導体駆動トランジスタを有する例示的な表示画素の回路図である。 一実施形態による、図３Ａに示す表示画素を動作させる１つの好適な方法を例示するタイミング図である。 一実施形態による、図３Ａに示すタイプの表示画素のアレイを駆動するゲートドライバ回路の例示的な配置を示す図である。 一実施形態による、図３Ａに示す表示画素を動作させる様々な好適な方法を例示するタイミング図である。 一実施形態による、図３Ａに示す表示画素を動作させる様々な好適な方法を例示するタイミング図である。 一実施形態による、図３Ａに示す表示画素を動作させる様々な好適な方法を例示するタイミング図である。 一実施形態による、酸化物半導体駆動トランジスタ及びシリコン初期化トランジスタを有する例示的な表示画素の回路図である。 一実施形態による、図４Ａに示す表示画素を動作させる１つの好適な方法を例示するタイミング図である。 一実施形態による、共通発光信号によって制御される発光トランジスタ及び初期化トランジスタを有する、例示的な表示画素の回路図である。 一実施形態による、図５Ａに示す表示画素を動作させる１つの好適な方法を例示するタイミング図である 一実施形態による、共通発光信号によって制御される発光トランジスタ及び、シリコン初期化トランジスタを有する例示的な表示画素の回路図である。 一実施形態による、１行につき２つの専用発光信号を使用して制御される例示的な表示画素の回路図である。 一実施形態による、図７Ａに示す表示画素を動作させる１つの好適な方法を例示するタイミング図である 一実施形態による、蓄積コンデンサに結合された酸化物半導体駆動トランジスタを有する表示画素の一部分の回路図である。 一実施形態による、図８Ａの表示画素の１つの好適な配置の側断面図である。 一実施形態による、蓄積コンデンサが酸化物半導体駆動トランジスタに重ねて積層されている、図８Ａの表示画素の別の好適な配置の断面側面図である。 一実施形態による、酸化物半導体駆動トランジスタのボトムゲート端子がソース端子にどのように接続され得るかを示す上面レイアウト図である。 一実施形態による、酸化物半導体駆動トランジスタのボトムゲート端子がトップゲート端子にどのように接続され得るかを示す上面レイアウト図である。 一実施形態による、２つの酸化物半導体トランジスタがディスプレイ積層体内の異なる層に形成されている、図３Ａの表示画素の一部分を示す側断面図である。

有機発光ダイオードディスプレイ（ＯＬＥＤ）を備えてもよいタイプの例示的な電子デバイスを図１に示す。図１に示すように、電子デバイス１０は、制御回路１１を有してもよい。制御回路１１は、デバイス１０の動作をサポートする、記憶及び処理の回路を含んでもよい。記憶及び処理の回路は、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、ソリッドステートドライブを形成するように構成されたフラッシュメモリ、又は他の電気的にプログラム可能な読み出し専用メモリ）、揮発性メモリ（例えば、静的又は動的なランダムアクセスメモリ）などの記憶装置を含んでもよい。制御回路１１内の処理回路は、デバイス１０の動作を制御するために使用されてもよい。処理回路は、１つ以上のマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、音声コーデックチップ、特定用途向け集積回路、プログラマブル集積回路などに基づいてもよい。

入出力デバイス１２などのデバイス１０内の入出力回路を使用して、データをデバイス１０へ供給することを可能にしてもよく、データをデバイス１０から外部デバイスへ提供することを可能にしてもよい。入出力デバイス１２としては、ボタン、ジョイスティック、クリックホイール、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、トーン発生器、振動器、カメラ、センサ、発光ダイオード及び他の状態表示器、データポートなどが挙げられる。ユーザは、入出力デバイス１２を通じてコマンドを供給することによってデバイス１０の動作を制御することができ、入出力デバイス１２の出力リソースを使用してデバイス１０から状態情報及び他の出力を受信してもよい。

入出力デバイス１２は、ディスプレイ１４などの１つ以上のディスプレイを含んでもよい。ディスプレイ１４は、ユーザからのタッチ入力を取り入れるためのタッチセンサを含むタッチスクリーンディスプレイであってもよく、又はディスプレイ１４はタッチ感応性でなくてもよい。ディスプレイ１４のタッチセンサは、静電容量式タッチセンサ電極のアレイ、音響タッチセンサ構造体、抵抗膜式タッチ構成要素、力ベースのタッチセンサ構造体、光ベースのタッチセンサ、又は他の好適なタッチセンサの配置に基づくものであってもよい。

制御回路１１は、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス１０上で実行するために使用されてもよい。デバイス１０の動作中に、制御回路１１上で実行中のソフトウェアが、入出力デバイス内のディスプレイ１４に画像を表示してもよい。

図２は、一実施形態による、有機発光ダイオード表示画素２２のアレイを有する有機発光ダイオードディスプレイ１４などの、例示的なディスプレイの図である。図２に示すように、ディスプレイ１４は、基板２４などの１つ以上の層を有してもよい。基板２４などの層は、平面ガラス層などの材料の平面矩形層から形成されてもよい。ディスプレイ１４は、ユーザに画像を表示する表示画素２２のアレイを有してもよい。表示画素２２のアレイは、基板２４上に表示画素構造体からなる行及び列で形成されていてもよい。これらの構造体は、ポリシリコン薄膜トランジスタ、酸化物半導体薄膜トランジスタなどの薄膜トランジスタを含んでもよい。表示画素２２のアレイ内には、どのような好適な数の行及び列が存在してもよい（例えば、１０以上、１００以上、又は１０００以上）。

ディスプレイドライバ集積回路１６などのディスプレイドライバ回路が、はんだ又は導電性接着剤を使用して、基板２４上の金属トレースなどの導電性経路に結合されていてもよい。ディスプレイドライバ集積回路１６（タイミングコントローラチップと称されることもある）は、経路２５を通じてシステム制御回路と通信するための通信回路を含んでもよい。経路２５は、フレキシブルプリント回路上にトレース又は他のケーブルで形成されていてもよい。システム制御回路は、ディスプレイ１４が使用されている、セルラー電話機、コンピュータ、テレビ、セットトップボックス、メディアプレーヤ、ポータブル電子デバイス、又は他の電子機器などの電子デバイス内のメインロジックボード上に配置されてもよい。動作中、システム制御回路は、ディスプレイ１４上に表示される画像に関する情報を、経路２５を介してディスプレイドライバ集積回路１６に供給してもよい。表示画素２２上に画像を表示するために、ディスプレイドライバ集積回路１６は、クロック信号及び他の制御信号を、行ドライバ回路１８及び列ドライバ回路２０などのディスプレイドライバ回路に供給してもよい。行ドライバ回路１８及び／又は列ドライバ回路２０は、基板２４上の１つ以上の集積回路及び／又は１つ以上の薄膜トランジスタ回路から形成されてもよい。

行ドライバ回路１８は、ディスプレイ１４の左右の端部、ディスプレイ１４のただ１つの端部、又は、ディスプレイ１４の他の場所に配置されてもよい。動作中、行ドライバ回路１８は、水平ライン２８（しばしば、行ライン、「走査」ライン、及び／又は「発光」ラインと称される）に行制御信号を提供してもよい。したがって、行ドライバ回路１８は、走査ラインドライバ回路又は発光ラインドライバ回路と称されることがある。行ドライバ回路１８はまた、所望であれば、他の行制御信号を提供するために使用されてもよい。

列ドライバ回路２０は、ディスプレイドライバ集積回路１６からのデータ信号Ｄを、複数の対応する垂直ライン２６上に供給するために使用されてもよい。列ドライバ回路２０は、データラインドライバ回路又はソースドライバ回路と称されることがある。垂直ライン２６は、データラインと称されることがある。補償動作中、列ドライバ回路２０は、任意選択として、垂直ライン２６などの経路を使用して、基準電圧、初期化信号、又は他の好適なバイアス電圧信号を供給してもよい。プログラミング動作中、ライン２６を使用して表示データが表示画素２２内にロードされる。

各データライン２６は、表示画素２２のそれぞれの列に関連付けられている。水平信号ライン２８の組が、ディスプレイ１４にわたって水平に走る。電源経路及び他のラインもまた、画素２２に信号を供給してもよい。水平信号ライン２８の各組は、表示画素２２のそれぞれの行に関連付けられている。各行内の水平信号ラインの数は、水平信号ラインによって個別に制御される表示画素２２内のトランジスタの数によって決定されてもよい。様々な数の制御ライン、データライン、電源ライン、走査ライン、発光ライン、基準電圧ライン、初期化ラインなどによって、様々な構成の表示画素を動作させてもよい。

行ドライバ回路１８が、ディスプレイ１４の行ライン２８上で制御信号をアサートしてもよい。例えば、ドライバ回路１８は、ディスプレイドライバ集積回路１６からクロック信号及び他の制御信号を受信してもよく、受信信号に応じて、表示画素２２の各行に制御信号をアサートしてもよい。表示画素２２の行は、順次処理されて、画像データの各フレームについての処理が、例えば、表示画素のアレイの最上部から開始し、アレイの最下部で終了してもよい。行の走査ラインがアサートされている間、回路１６によって列ドライバ回路２０に提供された制御信号及びデータ信号は、関連するデータ信号Ｄを多重化解除してデータライン２６へ駆動するように回路２０に指示して、行内の表示画素がデータラインＤ上に出現する表示データでプログラムされるようにする。次いで、表示画素は、ロードされた表示データを表示することができる。

実際には、表示画素２２内のトランジスタは、プロセス、電圧、及び温度（ＰＶＴ）の変動の影響を受けることがある。そのような変動に起因して、異なる表示画素２２間でトランジスタ閾値電圧の変動することがあり、その結果、画素２２は、所望の画像とマッチしない量の光を生成する可能性がある。図３は、「画素内」閾値電圧補償をサポートするように動作可能な、ディスプレイ１４内の例示的な有機発光ダイオード表示画素２２の回路図である（例えば、外部の電流感知動作を使用せずに、一切の閾値電圧依存性を内部的に相殺するように構成された画素）。図３に示すように、表示画素２２は、ＯＬＥＤ３０４などの有機発光ダイオード、コンデンサＣｓｔ１などの蓄積コンデンサ、トランジスタＴｄｒｉｖｅなどの駆動トランジスタ、駆動トランジスタのゲート（Ｇ）端子とドレイン（Ｄ）端子とにわたって結合されたトランジスタＴｇｄなどのゲート電圧設定トランジスタ、トランジスタＴｅｍ１などの第１の発光トランジスタ、トランジスタＴｅｍ２など第２の発光トランジスタ、トランジスタＴｄａｔａなどのデータローディングトランジスタ、及びトランジスタＴｉｎｉなどの初期化トランジスタを含んでもよい。

画素２２は更に、正の電源電圧ＶＤＤＥＬが供給される正電源端子３００と、接地電源電圧ＶＳＳＥＬが供給される接地電源端子３０２とに結合されていてもよい。正電源電圧ＶＤＤＥＬは、３Ｖ、４Ｖ、５Ｖ、６Ｖ、７Ｖ、２～８Ｖ、又はどのような好適な正電源電圧レベルであってもよい。接地電源電圧ＶＳＳＥＬは、０Ｖ、＋１Ｖ、－１Ｖ、－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖ、－６Ｖ、－７Ｖ、又はどのような好適な接地電圧レベル若しくは負電源電圧レベルであってもよい。駆動トランジスタＴｄｒｉｖｅ、発光トランジスタＴｅｍ１及びＴｅｍ２、ならびにダイオード３０４は、電源ライン３００と３０２との間で直列に結合されていてもよい。駆動トランジスタＴｄｒｉｖｅは、ドレイン端子（ノード１とラベル付けされている）、ゲート端子（ノード２とラベル付けされている）、及び、ソース端子（ノード３とラベル付けされている）を有してもよい。図３Ａの例では、第１の発光トランジスタＴｅｍ１は、電源端子３００とノード１との間に結合されていてもよく、対して、第２の発光トランジスタＴｅｍ２は、ノード３とダイオード３０４のアノード端子との間に結合されていてもよい。トランジスタの「ソース」端子及び「ドレイン」端子は、時には互換的に使用することができ、したがって、「ソース－ドレイン」端子と称されることもある。

第１の発光トランジスタＴｅｍ１は、発光ライン３１２’を介して発光信号ＥＭ（ｎ＋１）を受信するように構成されたゲート端子を有し、対して、第２の発光トランジスタＴｅｍ２は、発光ライン３１２を介して発光信号ＥＭ（ｎ）を受信するように構成されたゲート端子を有する。表記「（ｎ）」は、対応する信号が、表示画素のその行に関連するゲートドライバを使用して生成されることを示し、対して、表記「（ｎ＋１）」は、対応する信号が、表示画素アレイ内の後続の行に関連するゲートドライバを使用して生成されることを示す。発光電流が駆動トランジスタを通ってダイオード３０４に流れるためには、発光トランジスタＴｅｍ１及びＴｅｍ２の両方が同時にオンである必要がある。駆動トランジスタＴｄｒｉｖｅの状態は、端子３００からダイオード３０４を通って端子３０２に流れる電流の量を制御し、したがって、表示画素２２のダイオード３０４から発せられる光の量を制御する。有機発光ダイオード３０４は、関連する寄生容量Ｃ_OLED（図示せず）を有することがある。

蓄積コンデンサＣｓｔ１は、ノード２に結合された第１の端子と、ダイオード３０４のアノード端子に結合された第２の端子とを有してもよい。コンデンサＣｓｔ１を使用して発光フェーズ全体を通して電荷を保持することによって、画素２２にロードされた画像データを少なくとも部分的に画素２２に記憶することができる。

トランジスタＴｇｄは、ノード１に結合されたドレイン端子と、走査制御信号ＳＣＡＮ１（ｎ）を第１の走査ライン３１４－１を介して受信するように構成されたゲート端子と、ノード２に結合されたソース端子と、を有してもよい。信号ＳＣＡＮ１（ｎ）をアサートして（例えば、ハイに駆動するか、一時的にハイパルスに引き上げる）ｎ型トランジスタＴｇｄをオンにして、トランジスタＴｄｒｉｖｅのドレイン端子とゲート端子とを短絡させ得る。ゲート端子とドレイン端子とが短絡されるトランジスタ構成は、「ダイオード接続」と称されることがある。したがって、ゲート設定トランジスタＴｇｄは、ダイオード接続トランジスタと称されることがある。

データローディングトランジスタＴｄａｔａは、データライン３１０に結合されたソース端子と、第２の走査ライン３１４－２を介して走査制御信号ＳＣＡＮ２（ｎ）を受信するように構成されたゲート端子と、ノード３に結合されたドレイン端子と、を有してもよい。このような構成では、信号ＳＣＡＮ２（ｎ）をアサートして（例えば、ローに駆動するか、一時的にローパルスに引き下げる）トランジスタＴｄａｔａをオンにして、それにより、データライン３１０からのデータ信号をノード３にロードすることができる。

初期化トランジスタＴｉｎｉは、ダイオード３０４のアノード端子に結合されたドレイン端子、発光ライン３１２を介して発光信号ＥＭ（ｎ）を受信するように構成されたゲート端子、及び初期化ライン３０８に結合されたソース端子を有してもよい。初期化ライン３０８は、初期化電圧Ｖｉｎｉ（例えば、－１Ｖ、－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖ、－６Ｖ、又は他の好適な電圧などの負電圧）を供給して、ダイオード３０４が使用されていないときにダイオード３０４をオフにするための補助に使用されてもよい。このような構成では、発光信号ＥＭ（ｎ）をハイに駆動するか一時的にハイパルスに引き上げてトランジスタＴｉｎｉをオンにして、アノード端子を初期化電圧Ｖｉｎｉに設定することができる。

図３Ａの例では、ゲート設定トランジスタＴｇｄ、駆動トランジスタＴｄｒｉｖｅ、及び初期化トランジスタＴｉｎｉは、酸化物半導体トランジスタ（例えば、インジウムガリウム亜鉛酸化物すなわちＩＧＺＯ又はインジム錫亜鉛酸化物すなわちＩＴＺＯなどの酸化物半導体から形成されたｎ型チャネルを有するトランジスタ）を使用して実装されてもよく、対して、残りのトランジスタＴｅｍ１、Ｔｅｍ２、及びＴｄａｔａは、シリコンなどの半導体（例えば、ＬＴＰＳ又は低温ポリシリコンと称されることのある、低温プロセスを使用して堆積されたポリシリコンチャネル）から形成された薄膜トランジスタ（ＴＦＴ）であってもよい。画素２２内の酸化物半導体トランジスタは、それらのトランジスタを取り囲むサークルで示されている。酸化物半導体トランジスタは、シリコントランジスタよりも比較的低いリークを呈し、トランジスタＴｇｄを酸化物半導体トランジスタとして実装することは、トランジスタＴｄｒｉｖｅのゲート端子での電流リークを防止するために役立ち得、フリッカを減少させるために役立つ。

一実施形態によれば、駆動トランジスタＴｄｒｉｖｅを酸化物半導体トランジスタとして実装することは、高リフレッシュレート動作（例えば、少なくとも６０Ｈｚ、少なくとも１２０Ｈｚ、少なくとも２４０Ｈｚなどのリフレッシュレートで動作するディスプレイなど）で最初のフレーム応答を改善するために役立ち得、低リフレッシュレート動作（例えば、１Ｈｚ、２Ｈｚ、１～１０Ｈｚ未満、３０Ｈｚ未満、６０Ｈｚ未満、又は他の低レートのリフレッシュレートで動作するディスプレイなど）で望ましくない輝度ジャンプを減少させ、画像固着（すなわち、現在の画像が新しい画像への変化に抗う現象）を減少させるために役立ち得る。

上述したように、各表示画素を流れる発光電流の量は、駆動トランジスタ閾値電圧に依存する。駆動トランジスタ閾値電圧はまた、駆動トランジスタのゲートソース間電圧Ｖｇｓの現在値に応じて変動し得る。例えば、駆動トランジスタ閾値電圧は、Ｖｇｓがローからハイに上昇しているときには第１の平均レベルを呈し得るが、Ｖｇｓがハイからローに低下しているときには第１の平均レベルとは異なる第２の平均レベルを呈し得るので、異なった電流電圧（Ｉ－Ｖ）特性曲線が生じる。この、実際のＶｇｓ値への閾値電圧の依存は、トランジスタ「ヒステリシス」と称されることがあり、考慮が払われない場合には、このヒステリシスは表示画素の性能に悪影響を及ぼす可能性がある。

トランジスタＴｄｒｉｖｅの閾値電圧はヒステリシスに影響されることがあるため、駆動トランジスタをトップゲート酸化物半導体トランジスタとして形成することは、ヒステリシスを減少させるのに役立ち得る（例えば、トップゲートＩＧＺＯトランジスタに影響する閾値電圧ヒステリシスは、シリコントランジスタよりも低い）。そのようなシナリオでは、製造ステップを簡素化するために役立つように、酸化物半導体トランジスタＴｄｒｉｖｅ、Ｔｇｄ、及びＴｉｎｉの全てをトップゲート酸化物トランジスタとして形成することが望ましいことがある。酸化物半導体トランジスタは、温度変化に対してシリコントランジスタと比較して高い電流感度を呈するので、酸化物半導体駆動トランジスタを有する図３Ａに示すタイプの画素２２は、ディスプレイ全体にわたって十分に制御されているか管理可能な温度プロファイルと共に電子デバイスに使用すべきである。

更に、トランジスタＴｉｎｉを酸化物半導体トランジスタとして実装することにより、トランジスタＴｅｍ２及びＴｉｎｉを同じ信号ＥＭ（ｎ）によって制御することが可能になる。その理由は、ＥＭ（ｎ）をローに駆動するとＴｅｍ２をオンにする一方でＴｉｎｉをオフにすることになり、逆も同様だからである。信号ＥＭ（ｎ）を共有すると、形成すべき行制御ラインが少なくなり、それによってルーティングの複雑さが減少する。ｎ型酸化物半導体トランジスタのみ、及びｐ型シリコントランジスタのみを使用して画素２２を形成することによって、相補のｎ型シリコントランジスタを形成する必要がなくなり、これは、画素２２を製造するために必要なマスクの数を劇的に減少し、コストを削減させるために役立ち得る。

図２の行ドライバ回路１８などのディスプレイドライバ回路からの制御信号は、行制御ライン３１２、３１２’、３１４－１、及び３１４－２などの制御端子に供給される。画素２２の酸化物半導体トランジスタ（例えば、トランジスタＴｄｒｉｖｅ、Ｔｇｄ、及びＴｉｎｉ）は、ｎチャネル型デバイスであり、それぞれのゲート制御電圧をアサートすなわちハイに駆動するとオンになる「アクティブハイ」デバイスである。対照的に、画素２２のｐチャネル型シリコントランジスタ（例えば、トランジスタＴｅｍ１、Ｔｅｍ２、及びＴｄａｔａ）は、それぞれのゲート制御電圧をアサートすなわちローに駆動するとオンになる、「アクティブロー」デバイスである。

図３Ａに関連して示され説明される画素構造は、単なる例示であり、本実施形態の範囲を限定することを意図するものではない。所望される場合、いくつか代替配置を挙げると、トランジスタＴｅｍ１、Ｔｅｍ２、及びＴｄａｔａのうちいずれか１つ以上は、ｎ型シリコントランジスタ又は酸化物半導体トランジスタとして実装されてもよく、トランジスタＴｄｒｉｖｅ、Ｔｇｄ、及びＴｉｎｉのうちいずれか１つ以上は、ｎ型又はｐ型シリコントランジスタとして実装されてもよく、画素２２は１つ以上の追加のコンデンサを含んでもよく、画素２２は６つより多くのＴＦＴ又は６つより少ないＴＦＴを含んでもよく、画素２２は２つより多くの、又は、２つより少ない走査制御ラインによって制御されてもよく、画素２２は２つより多くの、又は、２つより少ない発光制御ラインによって制御されてもよい。

通常のデータリフレッシュ期間中、表示画素２２は、少なくとも４つの異なるタイプのフェーズ、すなわち、（１）初期化／リセットフェーズ、（２）オンバイアスストレスフェーズ、（３）閾値電圧サンプリング及びデータ書き込みのフェーズ、（４）発光フェーズで動作させてもよいが、必ずしもこの順序でなくてもよい。図３Ｂは、所与の画素行（ｎ）のデータリフレッシュ期間中に画素２２を表示するために印加され得る、関連性のある信号波形を示すタイミング図である。

時刻ｔ１の前は、発光信号ＥＭ（ｎ）及びＥＭ（ｎ＋１）の両方がローであり、それによって発光トランジスタＴｅｍ１及びＴｅｍ２の両方がオンになるので、画素２２は発光フェーズにある。時刻ｔ１で、信号ＥＭ（ｎ）がハイに駆動され、それによりトランジスタＴｅｍ２がオフになり、一時的に発光を停止する。また、ＥＭ（ｎ）をハイに駆動すると、トランジスタＴｉｎｉがオンになって、ダイオード３０４のアノード端子に初期化電圧Ｖｉｎｉがロードされる（すなわち、アノード端子がＶｉｎｉに設定される）。したがって、時刻ｔ１～ｔ２の期間は、「初期化」フェーズ又は「アノードリセット」フェーズと称されることもある。アノードリセット期間中、信号ＳＣＡＮ１（ｎ）もまた、１行時間より短い間（＜１Ｈ）だけ、ハイパルスに引き上げられ、トランジスタＴｇｄがオンになる。トランジスタＴｇｄをアクティブ化すると、トランジスタＴｅｍ１はオンのままなので、ノード２がＶＤＤＥＬにまで引き上げられる。このように動作させることによって、初期化フェーズが終了するまでに、蓄積コンデンサＣｓｔ１の両端の電圧は所定の電圧差（ＶＤＤＥＬ－Ｖｉｎｉ）にリセットされる。

ある一定の状況では、駆動トランジスタ閾値電圧Ｖｔｈは、ディスプレイ１４が黒色画像から白色画像に遷移するとき、又はある階調から別の階調に遷移するときなどにシフトする可能性がある。この駆動トランジスタのＶｔｈのシフト（本明細書では、薄膜トランジスタ「ヒステリシス」と称されることもある）は、輝度を低下させる可能性があるので、「最初のフレームの減光」としても知られる。例えば、黒色フレームに関する、駆動トランジスタのＶｇｓの関数としての飽和電流Ｉｄｓの波形は、白色フレームに関する、駆動トランジスタのＶｇｓの関数としての目標Ｉｄｓの波形からわずかにオフセットすることがある。オンバイアスストレスを実行しない場合は、サンプリングされるＶｔｈは黒色フレームに対応し、したがって、目標Ｉｄｓの波形は、非常に大きなマージンを伴って逸脱する。オンバイアスストレスを実行することにより、サンプリングされるＶｔｈはＶｄａｔａに対応し、したがって、目標Ｉｄｓの曲線に、もっと近づく。したがって、Ｖｔｈのサンプリング前にオンバイアスストレスフェーズを行って、駆動トランジスタのＶｇｓになんらかのデータ信号でバイアスをかけることは、ヒステリシスを軽減し、最初のフレーム応答を改善するために役立ち得る。よって、オンバイアスストレスフェーズとは、非発光フェーズ中に（例えば、データローディングトランジスタ又は初期化トランジスタをオンにすることなどによって）駆動トランジスタに好適なバイアス電圧を直接印加する動作として定義され得る。時刻ｔ３で、信号ＳＣＡＮ２（ｎ）がローに駆動され、それによりトランジスタＴｄａｔａがオンになって、いくつかの非ゼロデータ値（例えば、表示画素アレイ内の行（ｎ－２）及び（ｎ－１）などのいくつかの先行する行のために意図されたデータ）がノード３にロードされる。ｔ４～ｔ５間の実際のデータプログラミング期間の前に駆動トランジスタのソース端子を事前バイアスすることは、Ｖｔｈヒステリシスを軽減し、最初のフレームの減光を防止するために役立ち得る。

時刻ｔ４で、信号ＳＣＡＮ１（ｎ）がハイパルスに引き上げられ、それによりトランジスタＴｇｄがオンになる。信号ＳＣＡＮ２（ｎ）は、この期間中は低いままなので、トランジスタＴｄａｔａは、行ｎのために意図された実際のデータ信号を対応する画素２２にロードし、そのためノード３の電圧がＶｄａｔａに等しくなる。駆動トランジスタは現在、ダイオード接続構成にある（Ｔｇｄがオンになっていて、ゲート端子とドレイン端子を短絡しているため）ので、駆動トランジスタはゲート電圧を（Ｖｄａｔａ＋Ｖｔｈ）に引き下げる。ここでＶｔｈは、駆動トランジスタ閾値電圧を表す。この時点で、コンデンサＣｓｔ１の両端の電圧は、（Ｖｄａｔａ＋Ｖｔｈ－Ｖｉｎｉ）に設定される。このように動作させることによって、駆動トランジスタ閾値電圧Ｖｔｈが正常にサンプリングされ、蓄積コンデンサＣｓｔ１上にＶｄａｔａが正常にプログラム／書き込みされている。したがって、ｔ４～ｔ５の期間は、Ｖｔｈサンプリング及びデータプログラミングのフェーズと称され得る。時刻ｔ５で、信号ＳＣＡＮ１（ｎ）がローに駆動されてトランジスタＴｇｄをオフにし、信号ＳＣＡＮ２（ｎ）がハイに駆動されてトランジスタＴｄａｔａをオフにし、それによってＶｔｈサンプリング及びデータ書き込みのフェーズを終了する。

時刻ｔ６では、信号ＥＭ（ｎ）及びＥＭ（ｎ＋１）の両方がローであり、それによってトランジスタＴｅｍ１及びＴｅｍ１がオンになり、したがって発光フェーズが開始する。発光期間中、ノード３は、ＶＤＤＥＬまで引き上げられ得る。したがって、その結果のトランジスタＴｄｒｉｖｅのゲートソース間電圧Ｖｇｓは、蓄積コンデンサＣｓｔ１によってサンプリングされるように（Ｖｄａｔａ＋Ｖｔｈ－Ｖｉｎｉ）のなんらかの関数となる。最終的な発光電流はＶｇｓ－Ｖｔｈに比例するため、（Ｖｇｓ－Ｖｔｈ）が（Ｖｄａｔａ＋Ｖｔｈ－Ｖｉｎｉ－Ｖｔｈ）と等しくなり、Ｖｔｈが相殺されるので、発光電流はＶｔｈと無関係になる。駆動トランジスタ閾値電圧が内部サンプリングされて相殺される、このタイプの動作スキームは、画素内閾値電圧補償と称されることがある。

図３Ａの例は、隣接する行からの発光信号を再利用することを含む（例えば、信号ＥＭ（ｎ＋１）を行ｎで借りて使用する）。図３Ｃは、図３Ａに示すタイプの表示画素のアレイを駆動するためのゲートドライバ回路の例示的な配置を示す図である。図３Ｃに示すように、各行は、その行専用のＳＣＡＮ１（ＳＣ１）及びＳＣＡＮ２（ＳＣ２）ドライバ回路を有してもよい。ただし、ＥＭドライバ回路は、隣接する列間で共有されてもよい。図３Ｃの例では、ＥＭ（ｎ＋１）ドライバ回路がｎ番目の行と（ｎ＋１）番目の行の両方を制御してもよく、ＥＭ（ｎ＋２）ドライバ回路が（ｎ＋１）番目の行と（ｎ＋２）番目の行の両方を駆動してもよく、ＥＭ（ｎ＋３）ドライバ回路が（ｎ＋２）番目の行と（ｎ＋３）番目の行の両方にルーティングされていてもよく、以下同様である。この、ずらした共有のパターンを使用して表示画素アレイを駆動することは、ディスプレイの縁幅を減少させるために役立ち得る。

図３Ａに関連して上述したように、酸化物半導体トランジスタとして駆動トランジスタを実装することは、望ましくないヒステリシスがあれば、それを軽減するために役立ち得る。図３Ｂに示すオンバイアスストレス（ＯＢＳ）フェーズは、残りのヒステリシスがあれば、それを更に抑制するために役立ち得る。ヒステリシスが、酸化物半導体駆動トランジスタの使用によって既に許容可能なレベルで管理されているシナリオでは、全体的なリフレッシュ動作の速度を改善し、電力消費を減少させるために役立つように、オンバイアスストレスフェーズはスキップされてもよい。図３Ｄは、図３Ａに示すタイプの画素２２を動作させるための別の好適な方法を例示するタイミング図である。図３Ａとは対照的に、図３Ｄの動作は、オンバイアスストレスフェーズを含まない。

時刻ｔ１の前は、発光信号ＥＭ（ｎ）及びＥＭ（ｎ＋１）の両方がローであり、それによって発光トランジスタＴｅｍ１及びＴｅｍ２の両方がオンになるので、画素２２は発光フェーズにある。時刻ｔ１で、信号ＥＭ（ｎ）がハイに駆動され、それによりトランジスタＴｅｍ２がオフになり、一時的に発光を停止する。また、信号ＥＭ（ｎ）をハイに駆動すると、トランジスタＴｉｎｉがオンになって、ダイオード３０４のアノード端子に初期化電圧Ｖｉｎｉがロードされる（すなわち、アノード端子がＶｉｎｉに設定される）。したがって、時刻ｔ１～ｔ２の期間は、「初期化」フェーズ又は「アノードリセット」フェーズと称されることもある。アノードリセット期間中、信号ＳＣＡＮ１（ｎ）もまたハイに引き上げられ、これによりトランジスタＴｇｄがオンになる。

時刻ｔ３で、信号ＳＣＡＮ２（ｎ）がローパルスに引き下げられ、それにより、トランジスタＴｄａｔａがオンになって、ノード３に所望のデータ値がロードされる。この時間中は信号ＳＣＡＮ１（ｎ）がハイのままであるために、駆動トランジスタはダイオード接続構成に留まるので、データ信号Ｖｄａｔａ及び駆動トランジスタ閾値電圧Ｖｔｈの両方が、蓄積コンデンサＣｓｔ１にサンプリングされる。時刻ｔ４で、信号ＳＣＡＮ１（ｎ）がローに駆動されてトランジスタＴｇｄがオフになり、一方で信号ＳＣＡＮ２（ｎ）は、ハイに駆動されてトランジスタＴｄａｔａがオフになり、それによってＶｔｈサンプリング及びデータプログラミングのフェーズが終了する。時刻ｔ５では、信号ＥＭ（ｎ）及びＥＭ（ｎ＋１）の両方がローであり、発光フェーズが開始する。図３Ｄの例では、信号ＳＣＡＮ１（ｎ）は、初期化フェーズの開始からデータプログラミングフェーズの終了まで（すなわち、時刻ｔ１から時刻ｔ４まで）、ハイに維持される。

図３Ｅは、データリフレッシュ期間中に画素２２を動作させるための別の好適な方法を例示するタイミング図である。図３Ｂに示される動作と同様に、図３Ｅに例示される動作もまた、オンバイアスストレスフェーズを含むが、異なった走査ラインの挙動を使用して実装される。時刻ｔ１の前は、信号ＥＭ（ｎ）及びＥＭ（ｎ＋１）の両方がローなので、発光トランジスタＴｅｍ１及びＴｅｍ２の両方が発光フェーズ中でオンである。時刻ｔ１で、信号ＥＭ（ｎ）がハイに駆動され、それによりトランジスタＴｅｍ２がオフになり、一時的に発光を停止する。また、ＥＭ（ｎ）をハイに駆動すると、トランジスタＴｉｎｉがオンになって、ダイオード３０４のアノード端子に初期化電圧Ｖｉｎｉがロードされる（すなわち、アノード端子がＶｉｎｉに設定される）。したがって、時刻ｔ１～ｔ２の期間は、「初期化」フェーズ又は「アノードリセット」フェーズと称されることもある。アノードリセット期間中に、信号ＳＣＡＮ１（ｎ）もまた、ハイパルスに引き上げられ、それによってトランジスタＴｇｄがオンになる。トランジスタＴｇｄをアクティブ化すると、トランジスタＴｅｍ１はオンのままなので、ノード２がＶＤＤＥＬにまで引き上げられる。

時刻ｔ３で、信号ＳＣＡＮ２（ｎ）はローパルスに引き下げられ、それによりトランジスタＴｄａｔａがオンになり、いくつかの非ゼロデータ値（例えば、ディスプレイ画素アレイ内の少なくともいくつかの先行の行を意図したデータ信号）がノード３にロードされる。ｔ４～ｔ５間の実際のデータプログラミング期間の前に駆動トランジスタのソース端子を事前バイアスすることは、Ｖｔｈヒステリシスを軽減し、最初のフレーム応答を改善するために役立ち得る。このオンバイアスストレス（ＯＢＳ）フェーズは、時刻ｔ３でのＳＣＡＮ２（ｎ）パルスの開始から、信号ＳＣＡＮ１（ｎ）が時刻ｔ４でハイに駆動されるまで続いてもよい。

時刻ｔ４で信号ＳＣＡＮ１（ｎ）はハイパルスに引き上げられ、それによりトランジスタＴｇｄがオンになる。時刻ｔ５で、走査制御信号ＳＣＡＮ２（ｎ）がローパルスに引き下げられて、Ｖｔｈサンプリング及びデータ書き込みのフェーズが実行される。時刻ｔ５～ｔ６で信号ＳＣＡＮ２（ｎ）がローである間、トランジスタＴｄａｔａはオンになって、行ｎのために意図された実際のデータ信号を対応する画素２２にロードし、そのため、ノード３の電圧がＶｄａｔａに等しくなる。駆動トランジスタはダイオード接続構成にある（Ｔｇｄがオンになっていて、ゲート端子とドレイン端子を短絡しているため）ので、駆動トランジスタはゲート電圧を（Ｖｄａｔａ＋Ｖｔｈ）に引き下げる。ここでＶｔｈは駆動トランジスタ閾値電圧を表す。この時点で、コンデンサＣｓｔ１の両端の電圧は（Ｖｄａｔａ＋Ｖｔｈ－Ｖｉｎｉ）に設定され、画素内Ｖｔｈ補償から準備される。時刻ｔ７では、信号ＥＭ（ｎ）及びＥＭ（ｎ＋１）の両方がローであり、発光フェーズが開始する。

図３Ｆは、図３Ａに示すタイプの画素２２を動作させるための更に別の好適な様式を例示するタイミング図である。図３Ｆの動作は、図３Ｅに関連して示され説明されたものに類似するが、オンバイアスストレスフェーズの直後にＶｔｈサンプリング及びデータプログラミングのフェーズが続く。これは、ＳＣＡＮ２（ｎ）の２番目のローパルスを信号ＳＣＡＮ１（ｎ）の立ち上がりエッジ（例えば、時刻ｔ＊など）に揃えることによって実現されてもよい。

図４Ａは、表示画素２２の別の好適な配置を示す回路図である。図４Ａの画素構造は、図３Ａに関連して示され説明されたものに類似するが、初期化トランジスタは、代わりにｐ型シリコントランジスタを使用して実装される。図４Ａに示すように、トランジスタＴｉｎｉ’などの初期化トランジスタは、ｐチャネル型シリコントランジスタである。初期化トランジスタＴｉｎｉ’は、発光フェーズ中はオンにすべきではないので、初期化トランジスタＴｉｎｉ’は信号ＥＭ（ｎ）によっては制御できないが、代わりに、信号ＥＭＢ（ｎ）として示される、信号ＥＭ（ｎ）の反転バージョンを使用して制御する。このような構成では、トランジスタＴｅｍ２及びＴｉｎｉ’は、同時にはオンにならない（例えば、トランジスタＴｅｍ２がオンのときは、トランジスタＴｉｎｉ’はオフであり、逆もまた同様である）。画素２２の残りの構成要素及び接続は、図３Ａに関連して既に説明したものと類似しており、繰り返して詳細に説明する必要はない。

図４Ｂは、図４Ａに示す表示画素を動作させる１つの好適な方法を例示するタイミング図である。図４Ｂの波形は、図４Ａに関連して示され説明されたものと類似するが、追加の信号ＥＭＢ（ｎ）を有する。図４Ｂに示すように、信号ＥＭＢ（ｎ）は、信号ＥＭ（ｎ）の反転バージョンである。このような構成では、初期化期間の開始から、時刻ｔ’の発光フェーズの前に信号ＥＭＢ（ｎ）がハイに駆動されるまで、トランジスタＴｉｎｉｔ’は、ロー信号ＥＭＢ（ｎ）によってオンにされる。初期化／アノードリセットフェーズ、ＯＢＳフェーズ、及びＶｔｈサンプリング及びデータプログラミングのフェーズは、図３Ｂに関連して上述した方法で実行されてもよく、繰り返して詳細に説明する必要はない。

図５Ａは、少なくとも２つの初期化トランジスタを有する表示画素２２の更に別の好適な実装を示す回路図である。図５Ａに示すように、画素２２は、電源端子３００と３０２との間に直列に結合されたトランジスタＴｅｍ１、トランジスタＴｄｒｉｖｅ、トランジスタＴｅｍ２、及びダイオード３０４を含んでもよい。蓄積コンデンサＣｓｔ１が、ノード２とダイオード３０４のアノード端子との間に結合されていてもよい。走査ライン３１４－１上の信号ＳＣＡＮ１（ｎ）によって制御されるトランジスタＴｇｄが、ノード１とノード２にわたって結合されていてもよい。走査ライン３１４－２上の信号ＳＣＡＮ２（ｎ）によって制御されるトランジスタＴｄａｔａが、ノード３に結合されていてもよい。画素２２は、ダイオード３０４のアノード端子に結合された第１の初期化トランジスタＴｉｎｉ１を含んでもよい。図５Ａの例では、トランジスタＴｇｄ、Ｔｄｒｉｖｅ、及びＴｉｎｉ１が全て酸化物半導体トランジスタとして実装されて（サークルで囲まれたトランジスタを参照）、残りのトランジスタが全てｐ型シリコントランジスタとして実装されてもよい。ただし、この構成は単なる例示である。一般に、図５Ａの画素２２のどの部分でも、酸化物半導体トランジスタ及び／又はｎ型／ｐ型シリコントランジスタとして実装されてもよい。

図５Ａの例では、トランジスタＴｅｍ１、Ｔｅｍ２、及びＴｉｎｉ１は全て、発光信号ＥＭ（ｎ）を受信するように構成されたゲート端子を有する。このようにして信号ＥＭ（ｎ）を３つのトランジスタで共有することによって、行ｎに別の発光信号を有する必要がなくなる。ところが、このような配置では、信号ＥＭ（ｎ）がハイに駆動されている非発光フェーズの間、トランジスタＴｅｍ１はノード１をＶＤＤＥＬに引き上げることができない。その結果、画素２２に、電源端子３００とノード１との間に結合された第２の初期化トランジスタＴｉｎ２が提供されてもよい。第２の初期化トランジスタＴｉｎ２は、画素内のそれ以外のシリコントランジスタのようなｐ型シリコントランジスタであってもよく、直前の画素行からルーティング経路３１４－２’を介してルーティングされる信号ＳＣＡＮ２（ｎ－１）によって制御されてもよい。信号ＳＣＡＮ２（ｎ－１）は、初期化／アノードリセットフェーズ中にノード１をＶＤＤＥＬに設定するために役立つように、非発光フェーズの間はローパルスに引き下げておくことができる。図５Ａの画素２２を動作させるためのそのような１つの方法を、図５Ｂのタイミング図に示す。

時刻ｔ０の前は、発光信号ＥＭ（ｎ）がローであり、それによって発光トランジスタＴｅｍ１及びＴｅｍ２の両方がオンになるので、画素２２は発光フェーズにある。時刻ｔ０で、信号ＥＭ（ｎ）がハイに駆動されて、一時的に発光が停止する。時刻ｔ１で、信号ＳＣＡＮ１（ｎ）がハイに駆動されてトランジスタＴｇｄがオンになり、一方で、信号ＳＣＡＮ２（ｎ－１）はローパルスに引き下げられて、第２の初期化トランジスタＴｉｎｉ２が一時的にアクティブになる。このようにトランジスタＴｇｄ及びＴｉｎｉ２の両方をオンにすると、ノード１が正の電源電圧ＶＤＤＥＬに設定されることによって、画素２２が初期化される。この時間中、信号ＥＭ（ｎ）もまたハイであり、それによって、第１の初期化トランジスタＴｉｎｉ１がダイオード３０４のアノード端子に初期化電圧Ｖｉｎｉをロードできるようになる（すなわち、アノード端子がＶｉｎｉに設定される）。
したがって、時刻ｔ１～ｔ２の期間は、「初期化」フェーズ又は「アノードリセット」フェーズと称されることもある。

時刻ｔ３で、信号ＳＣＡＮ２（ｎ）はローパルスに引き下げられ、それによりトランジスタＴｄａｔａがオンになって、ノード３に所望のデータ値Ｄ（ｎ）がロードされる。この時間中は信号ＳＣＡＮ１（ｎ）がハイのままであるために、駆動トランジスタはダイオード接続構成のままとなるので、データ信号Ｖｄａｔａ及び駆動トランジスタ閾値電圧Ｖｔｈの両方が、蓄積コンデンサＣｓｔ１にサンプリングされる。時刻ｔ４で、信号ＳＣＡＮ１（ｎ）がローに駆動されてトランジスタＴｇｄがオフになり、一方で信号ＳＣＡＮ２（ｎ）は、ハイに駆動されてトランジスタＴｄａｔａがオフになり、それによってＶｔｈサンプリング及びデータプログラミングのフェーズが終了する。時刻ｔ５で、信号ＥＭ（ｎ）がローに駆動されて、発光フェーズが開始する。

図５Ｂの例では、初期化フェーズの直後にＶｔｈサンプリング及びデータプログラミングのフェーズが続く。これは単に例示であり、本実施形態の範囲を限定することを意図するものではない。必要に応じて、初期化フェーズとデータプログラミングフェーズとの間に１つ以上のＯＢＳフェーズが挿入されてもよく、かつ／又はデータプログラミングフェーズと発光フェーズとの間に１つ以上のＯＢＳフェーズが挿入されてもよい。

図６は、表示画素２２の更に別の好適な配置を示す回路図である。図６の画素構造は、図５Ａに関連して示され説明されたものに類似するが、第１の初期化トランジスタＴｉｎｉ’は、代わりにｐ型シリコントランジスタを使用して実装される。図６に示すように、トランジスタＴｉｎｉ’などの初期化トランジスタは、ｐチャネル型シリコントランジスタである。初期化トランジスタＴｉｎｉ’は、発光フェーズ中にオンにすべきではないので、もはや初期化トランジスタＴｉｎｉ’は信号ＥＭ（ｎ）によって制御すべきではなく、代わりに、信号ＥＭＢ（ｎ）として示される信号ＥＭ（ｎ）の反転バージョンを使用して制御する。このような構成では、トランジスタＴｅｍ２及びＴｉｎｉ’は、同時にはオンにならない（例えば、トランジスタＴｅｍ２がオンのときは、トランジスタＴｉｎｉ’はオフであり、逆もまた同様である）。画素２２の残りの構成要素及び接続は、図５Ａに関連して既に説明したものに類似しており、本実施形態を不明瞭にしないために、繰り返して詳細に説明する必要はない。図６の画素２２の動作は、トランジスタＴｉｎｉ１’を制御する追加の反転光信号ＥＭＢ（ｎ）を除いて、図５Ｂに示したタイミング図と同一である。

図７Ａは、表示画素２２の別の好適な配置を例示する。図７Ａの表示画素２２は、第１の発光トランジスタＴｅｍ１が発光ライン３１２’’で提供される第２の発光信号ＥＭ２（ｎ）を受信するように構成されていることを除いて、図３Ａに示されるものに類似した画素構造を有する。言い換えれば、行ｎは、２つの専用の発光ライン３１２及び３１２’’を有する。画素２２内の残りの構成要素及び接続は、図３Ａに関連して既に説明したものに類似しており、本実施形態を不明瞭にしないために、繰り返して詳細に説明する必要はない。

図７Ｂは、一実施形態による、図７Ａに示す表示画素を動作させる１つの好適な方法を例示するタイミング図である。時刻ｔ１の前は、発光信号ＥＭ１（ｎ）及びＥＭ２（ｎ）の両方がローなので、トランジスタＴｅｍ１及びＴｅｍ２の両方がオンになり、発光電流がダイオード３０４を通ってトランジスタＴｄｒｉｖｅから流れることが可能になる。

時刻ｔ１～ｔ２の間に、初期化／アノードリセットフェーズが起こる。時刻ｔ１で、信号ＥＭ１（ｎ）が１０行期間（１０Ｈ）の間、ハイに駆動されて第２の発光トランジスタＴｅｍ２がオフになり、一方で、信号ＳＣＡＮ１（ｎ）が２行期間（２Ｈ）の間、ハイに駆動されて、ゲート設定トランジスタＴｇｄがオンになる。信号ＥＭ２（ｎ）はローのままで、トランジスタＴｅｍ１はオンのままであり、それによって、ノード２はＶＤＤＥＬまで引き上げられる。この時間中はまた、ハイのＥＭ１（ｎ）信号によってトランジスタＴｉｎｉがオンになり、それによって、ダイオード３０４のアノード端子に初期化電圧Ｖｉｎｉがロードされる。初期化／ＡＲリセットフェーズは、時刻ｔ２で４行期間（４Ｈ）の間、信号ＥＭ２（ｎ）がハイに駆動されて、トランジスタＴｅｍ１をディスエーブルにすると、終了する。

時刻ｔ３～ｔ４の間に、オンバイアスストレス（ＯＢＳ）フェーズが起こる。時刻ｔ３で、信号ＳＣＡＮ２（ｎ）がローパルスに引き下げられて、トランジスタＴｄａｔａが一時的にアクティブになり、いくつかの非ゼロデータ値がノード３にロードされる。トランジスタＴｇｄが現在オフ状態にあるため（すなわち、ノード２は以前の初期化されたＶＤＤＥＬレベルのままである）、Ｖｔｈ及びデータサンプリングはまだ起こらない。図３Ｂに関連して上述したように、このようにして事前ストレスを実行することは、駆動トランジスタのＶｔｈヒステリシスを軽減し、最初のフレーム応答を改善するために役立ち得る。

時刻ｔ５～ｔ６の間に、Ｖｔｈサンプリング及びデータ書き込みのフェーズが起こる。時刻ｔ５で、信号ＥＭ２（ｎ）が４行期間（４Ｈ）の間、ハイに駆動され、かつ、信号ＳＣＡＮ１（ｎ）がハイである間に、信号ＳＣＡＮ２（ｎ）がローパルスに引き下げられる。このように動作させることによって、トランジスタＴｅｍ１がオフになっている間（例えば、それによってノード１が電圧レベルを変更できる）、かつ、トランジスタＴｇｄがオンになってトランジスタＴｄｒｉｖｅをダイオード接続構成にしている間（例えば、それによって、ノード１及びノード２の両方を［Ｖｄａｔａ＋Ｖｔｈ］にバイアスする）に、行ｎのために意図された所望のデータ信号がトランジスタＴｄａｔａを使用してノード３にロードされ得る。したがって、時刻ｔ６でのデータプログラミングフェーズの終わりに、Ｖｄａｔａ及びＶｔｈの両方の値が蓄積コンデンサＣｓｔ１にサンプリングされる。時刻ｔ７で、信号ＥＭ１（ｎ）及びＥＭ２（ｎ）の両方がローに駆動され、対応する量の発光電流がＯＬＥＤ３０４を通って流れることが可能になる。

図８Ａは、表示画素２２の一部分のみを示す回路図である。図８Ａに示すように、画素２２は少なくとも、ＯＬＥＤ３０４、トランジスタＴｄｒｉｖｅ（例えば、酸化物半導体トランジスタとして実装される駆動トランジスタ）、駆動トランジスタのゲート端子とＯＬＥＤ３０４のアノード端子とにわたって結合された蓄積コンデンサＣｓｔ１、ならびに、駆動トランジスタ及びＯＬＥＤ３０４と直列に結合された発光トランジスタＴｅｍ（例えば、ｐ型シリコントランジスタとして実装されるトランジスタ）を含んでもよい。一般に、画素２２は、（楕円で示すように）駆動トランジスタのゲート端子、駆動トランジスタのドレイン端子、駆動トランジスタのソース端子、及び／又はＯＬＥＤのアノード端子に結合された複数の追加のトランジスタを含んでもよい。一般に、蓄積コンデンサの第１の端子（すなわち、トランジスタＴｄｒｉｖｅのゲート端子に接続された端子）は、電流が実際にはトランジスタＴｄｒｉｖｅのゲート端子には流れることができないため、ハイインピーダンスノードと見なされてもよく、対して、蓄積コンデンサの第２の端子（すなわち、ＯＬＥＤのアノード端子に接続された端子）は、発光電流の経路に沿って位置するため、ローインピーダンスノードと見なされてもよい。

図８Ｂは、図８Ａの表示画素２２の１つの好適な配置を示す側断面図である。図８Ｂに示すように、画素２２は、ポリイミド基板８００などの基板、基板上に形成された１つ以上のバッファ層８０２、バッファ層８０２上に形成されたＬＴＰＳ材料８０４などの活性シリコン材料、シリコン材料の上に形成された第１のゲート絶縁（ＧＩ１）層８０６、第１のゲート絶縁層８０６上に形成された第１のゲート導体（ＧＥ１）層８０８、第１のゲート導体層８０８の上に形成された第１の層間誘電体（ＩＬＤ１）フィルム８１０、層８１０上に形成された第２のゲート導体（ＧＥ２）層８１２、第２のゲート導体層８１２上に形成された第２の層間誘電体（ＩＬＤ２）フィルム８１４、層８１４上に形成されたＩＧＺＯ材料８１６などの活性酸化物半導体材料、酸化物半導体（ＩＧＺＯ）材料８１６の上に形成された第２のゲート絶縁（ＧＩ２）層８１８、第２のゲート絶縁層８１８上に形成された酸化物ゲート（ＯｘＧＥ）層８２０、酸化物ゲート層８２０及び被覆層８１４の上に形成された第３の層間誘電体（Ｏｘ－ＩＬＤ）フィルム８２２、を含んでもよい。

図８Ｂの例では、少なくとも１つの平坦化層ＰＬＮが層８２２の上に形成されている。ただし、この配置は単に例示であり、本実施形態の範囲を限定することを意図するものではない。所望であれば、ディスプレイ積層体全体の中に少なくとも２つの平坦化層を実装してもよい。使用され得る、そのような二重平坦化層構成が、引用により全体が本明細書に組み込まれる、Ｏｎｏら（２０１７年１０月１０日に出願された共有されている米国特許出願第１５／７２９，３３０号）に詳細に記載されている。アノード端子は、１つ以上の平坦化層ＰＬＮ上に形成されてもよい。画素画定層ＰＤＬが、アノード層の上に形成されてもよい。画素２２は、発光層、カソード層、及びカプセル化層などの他の画素構造を含んでもよいが、それらは、本実施形態を不明瞭にしないために本明細書には図示及び説明されていない。

図８Ｂの積層体の中で、酸化物半導体トランジスタＴｄｒｉｖｅは、シリコントランジスタＴｅｍの上方に形成される。駆動トランジスタＴｄｒｉｖｅはまた、層８１２を使用して形成されたボトムゲート光シールドを備えてもよい。特に、蓄積コンデンサＣｓｔ１は、層８０８を使用して実装された第１の端子及び、層８１２を使用して実装された第２の端子を有する。トランジスタＴｄｒｉｖｅのトップゲート導体８２０は、点線の経路８９０－１及び８９０－２によって概略的に示されるように、蓄積コンデンサの第１の端子に結合される。蓄積コンデンサの第２の端子は、関連するソース－ドレイン接点ビアを介してトランジスタＴｅｍ及びアノード端子に結合される。

図８Ｂの配置では、トランジスタＴｄｒｉｖｅのゲート導体８２０と隣接する画素２２’のアノード端子との間に大きな寄生容量Ｃｘが存在し得る。この寄生容量は、隣接する画素間の望ましくないクロストークをもたらすことがある。こうして発生する画素クロストークは、ハイインピーダンスノードであるために雑音の影響を特に受けやすいトランジスタＴｄｒｉｖｅのゲート端子で、電圧を乱す可能性がある。したがって、酸化物半導体トランジスタＴｄｒｉｖｅのゲート端子における画素クロストークを軽減するための改善された方法を提供することが望ましいであろう。

一実施形態によって、図８Ｃは、蓄積コンデンサが酸化物半導体駆動トランジスタの上に積層されている断面を示す。図８Ｃに示すように、画素２２は、ポリイミド基板８００などの基板／キャリア、基板上に形成された１つ以上のバッファ層８０２、バッファ層８０２上に形成されたＬＴＰＳ材料８０４などの活性シリコン材料、シリコン材料８０４の上に形成された第１のゲート絶縁（ＧＩ１）層８０６、第１のゲート絶縁層８０６上に形成された第１のゲート導体（ＧＥ１）層８０８、第１のゲート導体層８０８の上に形成された層間絶縁体（ＩＬＤ）フィルム８１１、層８１１上に形成されたＩＧＺＯ材料８１６などの活性酸化物半導体材料、酸化物半導体（ＩＧＺＯ）材料８１６の上に形成された第２のゲート絶縁（ＧＩ２）層８１８、第２のゲート絶縁層８１８の上に形成された酸化物ゲート（ＯｘＧＥ）層８２０、酸化物ゲート層８２０及び被覆層８０８の上に形成された第１の酸化物中間層誘電体（Ｏｘ－ＩＬＤ１）フィルム８２２、層８２２上に形成された別のゲート導体（ＧＥ２）層８２３、ならびに、ゲート層８２３及び被覆層８２２の上に形成された第２の酸化物中間層誘電体（Ｏｘ－ＩＬＤ２）フィルム８２５、を含んでもよい。層８１１は、酸化物バッファ層と称されることもある。

図８Ｂの例では、少なくとも１つの平坦化層ＰＬＮが層８２５の上に形成されている。ただし、この配置は単に例示であり、本実施形態の範囲を限定することを意図するものではない。所望であれば、ディスプレイ積層体全体の中に少なくとも２つの平坦化層を実装してもよい。使用され得る、そのような二重平坦化層構成が、引用により全体が本明細書に組み込まれる、Ｏｎｏら（２０１７年１０月１０日に出願された共有されている米国特許出願第１５／７２９，３３０号）に詳細に記載されている。１つ以上の平坦化層ＰＬＮ上に、アノード端子が形成されてもよい。画素画定層ＰＤＬが、アノード層の上に形成されてもよい。画素２２は、発光層、カソード層、及びカプセル化層などの他の画素構造を含んでもよいが、それらは、本実施形態を不明瞭にしないために本明細書には図示及び説明されていない。

図８Ｃの積層体の中で、酸化物半導体トランジスタＴｄｒｉｖｅは、シリコントランジスタＴｅｍの上方に形成される。駆動トランジスタＴｄｒｉｖｅはまた、層８０８を使用して形成されたボトムゲート構造を備えてもよい。所望であれば、ボトムゲート構造は、光シールドとして、かつ／又は、デュアル／ダブルゲート酸化物半導体トランジスタ内のアクティブボトムゲートとして機能してもよい。１つの好適な配置では、ボトムゲート導体は、駆動トランジスタの関連するソース端子に短絡されることができ（例えば、図８Ａの接続８８０－１など）、又は、駆動トランジスタの関連するゲート端子に接続されることができる（例えば、図８Ａの接続８８０－２など）。酸化物半導体駆動トランジスタのボトムゲート構造及びシリコントランジスタＴｅｍのトップゲート導体もまた、同じ導電層から（例えば、層８０８を使用して）形成されてもよい。

図８Ｄは、酸化物半導体駆動トランジスタのボトムゲート端子がソース端子にどのように接続され得るかを示す上面レイアウト図である。図８Ｄに示すように、トランジスタＴｄｒｉｖｅのソースは、点線の接続経路８８０－１によって示されるように、接点孔８３０及び８３２を形成することによってボトムゲート構造ＧＥ１に結合されてもよい。接点孔８３２は、接点孔８３０と同時に製造することができる。層８３４は、トランジスタＴｄｒｉｖｅのソース端子を表してもよい。層８０８は、トランジスタＴｄｒｉｖｅのボトムゲート層を表してもよい。層８１６は、酸化物半導体材料（例えば、ＩＧＺＯ、ＩＴＺＯなど）を表してもよい。層８４０は、ＧＥ２層を表してもよく、この層は発光フェーズ中にトランジスタＴｄｒｉｖｅのソースに接続することができる。層８２０は、トランジスタＴｄｒｉｖｅのトップゲート導体を表してもよい。層８４２は、トランジスタＴｄｒｉｖｅのドレイン端子を表してもよい。層８４４は、トランジスタＴｄｒｉｖｅのゲート端子を表してもよい。

図８Ｅは、酸化物半導体駆動トランジスタのボトムゲート端子がトップゲート端子にどのように接続され得るかを示す上面レイアウト図である。図８Ｅに示すように、トランジスタＴｄｒｉｖｅのトップゲート構造は、点線の接続経路８８０－２によって示されるように、接点孔８３０及び８３２を形成することによってボトムゲート構造に結合されてもよい。接点孔８３２は、接点孔８３０と同時に製造することができる。層８３４は、トランジスタＴｄｒｉｖｅのソース端子を表してもよい。層８０８は、トランジスタＴｄｒｉｖｅのボトムゲート層を表してもよい。層８１６は、酸化物半導体材料（例えば、ＩＧＺＯ、ＩＴＺＯなど）を表してもよい。層８４０は、ＧＥ２層を表してもよい。層８２０は、トランジスタＴｄｒｉｖｅのトップゲート導体を表してもよい。層８４２は、トランジスタＴｄｒｉｖｅのドレイン端子を表してもよい。層８４４は、トランジスタＴｄｒｉｖｅのゲート端子を表してもよい。

図８Ｃに戻って参照すると、蓄積コンデンサＣｓｔ１は、酸化物半導体トランジスタＴｄｒｉｖｅの上方に積層されていてもよい。このような構成では、ゲート層８２０は、トランジスタＴｄｒｉｖｅのゲート導体として、かつコンデンサＣｓｔ１のボトムプレートとして、同時に機能する。最上部のゲート層８２３は、コンデンサＣｓｔ１のトッププレートとして機能してもよい。コンデンサＣｓｔ１の底部は、図式的に接続された経路８９２によって示されるように、画素２２の対応するアノード端子に結合されてもよい。この配置では、酸化物半導体トランジスタＴｄｒｉｖｅのゲート導体は、最上部のトップゲート層８２３によって覆われてシールドされている。このことは、Ｔｄｒｉｖｅのトップゲート導体８２０のフットプリントよりもシールド層８４０が広い、図８Ｄ及び８Ｅにも示されている。結果として、隣接する画素との間の寄生容量は、コンデンサＣｓｔ１のボトムプレートにのみ結合される。このボトムプレートは、ローインピーダンスノードであり、図８Ｂの実施形態と比べると、画素クロストークの影響を比較的受けにくい。更に、ゲート層８４０は、上方のトランジスタＴｄｒｉｖｅからの追加の光シールドを提供することができ、これにより、アノード層のより柔軟なパターン形成を可能にすることができる。シールド８４０はまた、トランジスタＴｄｒｉｖｅのチャネルへの水素の浸透を防止又は軽減するために役立ち得る。１つの好適な実施形態では、上部コンデンサ電極８４０は、様々な積層された金属を含んでもよい。例として、上部コンデンサ電極は、チタン又はタングステン又は他の好適な水素遮断材料などの水素シールド材料を使用して形成されてもよく、これは、任意選択として、モリブデン、アルミニウム、銅、銀、又は他の比較的導電性の高い金属などの、比較的導電性の高い材料と組み合わせることもできる。

言い換えれば、酸化物半導体トランジスタＴｄｒｉｖｅに重ねて直接コンデンサＣｓｔ１を形成することは、（１）発生する可能性のある画素クロストーク問題を軽減するための酸化物ゲート導体の電気的シールド、（２）より柔軟性の高いアノード層パターン形成を可能にするための酸化物半導体トランジスタの光学的シールド、及び（３）酸化物半導体トランジスタのチャネル領域への水素浸透のシールド、という技術的利点を提供するために役立ち得る。

図８Ｂ及び８Ｃに示されるディスプレイ積層体は、図３～図７に示される画素配列のいずれに適用されてもよい。一般に、表示画素２２内の様々な酸化物半導体トランジスタはいずれも、図８Ｃに示されるダブルゲート構造を有してもよく、それらのトランジスタのゲート導体は、任意選択として、図８Ｃに示すように最上部のＧＥ２層を使用してシールドされてもよい。表示画素２２が２つ以上のコンデンサを含むシナリオでは、所望の電気的及び／又は光学的保護を提供するために、酸化物半導体トランジスタのうち１つ以上に重ねて、又はＬＴＰＳトランジスタのうち１つ以上に重ねて、どのような追加のコンデンサを積層してもよい。

図９は、２つの酸化物半導体トランジスタがディスプレイ積層体内の異なる層に形成されている図３Ａの表示画素の一部分を示す側断面図である。図９に示すように、第１の酸化物半導体トランジスタＴｏｘｉｄｅ１は、第１のゲート絶縁（ＧＩ１）層８０６上に直接形成された活性酸化物半導体層（８１６－１とラベル付けされている）を有してもよく、対して、第２の酸化物半導体トランジスタＴｏｘｉｄｅ２は、酸化物バッファ層８１１上に直接形成された活性酸化物半導体層（８１６－２とラベル付けされている）を有してもよい。言い換えれば、層８１６－１は、層８１６－２の上方に形成されてもよく、逆に、層８１６－２は、層８１６－１の下方に形成されてもよい。トランジスタＴｏｘｉｄｅ１とＴｏｘｉｄｅ２の酸化物層が異なる層に形成されていても、トランジスタＴｏｘｉｄｅ１のゲート８２０とトランジスタＴｏｘｉｄｅ２のゲート８２０は、同じ層に形成されてもよい。第２のゲート絶縁（ＧＩ２）層８１８は、ゲート層８２０の直下に形成されてもよい。第１の酸化物ＩＬＤ層８２２が層８２０上に形成されてもよく、第２の酸化物ＩＬＤ層８２５が層８２２上に形成されてもよい。トランジスタＴｏｘｉｄｅ１は、トランジスタＴｏｘｉｄｅ２のゲート絶縁体厚さよりも大きいか、それより小さいか、又はそれと等しい、ゲート絶縁体の厚さを有してもよい。

１つの好適な配置では、Ｔｏｘｉｄｅ１が駆動トランジスタＴｄｒｉｖｅを表してもよく、対して、Ｔｏｘｉｄｅ２がゲート設定トランジスタＴｇｄ、初期化トランジスタＴｉｎｉ、又は画素２２の他の酸化物半導体トランジスタ（存在する場合）のいずれかを表してもよい。別の好適な配置では、Ｔｏｘｉｄｅ２が駆動トランジスタＴｄｒｉｖｅを表してもよく、対して、Ｔｏｘｉｄｅ１がゲート設定トランジスタＴｇｄ、初期化トランジスタＴｉｎｉ、又は画素２２の他の酸化物半導体トランジスタ（存在する場合）のいずれかを表してもよい。図９の例では、蓄積コンデンサＣｓｔは、酸化物ゲート層８２０を使用して形成されたボトムプレート及び、ゲート金属層８２３を使用して形成されたトッププレートを有してもよい。

図９の例は、ただ１つの平坦化層を示す。ただし、この配置は単に例示であり、本実施形態の範囲を限定することを意図するものではない。所望であれば、少なくとも２つの平坦化層をディスプレイ積層体全体に実装してもよい。使用され得る、そのような二重平坦化層構成が、引用により全体が本明細書に組み込まれる、Ｏｎｏら（２０１７年１０月１０日に出願された共有されている米国特許出願第１５／７２９，３３０号）に詳細に記載されている。更に、図９の例は、酸化物半導体トランジスタＴｏｘｉｄｅ１及びＴｏｘｉｄｅ２に対して横方向に形成された蓄積コンデンサＣｓｔ１を示す（例えば、ＯｘＧＥを使用して形成された１つの電極及びＧＥ２を使用して形成された別の電極を有するコンデンサＣｓｔ１など）。この構成もまた、単なる例示である。所望であれば、蓄積コンデンサＣｓｔ１は、強化された電気的、光学的、及び水素浸透のシールドを提供するために、図８Ｂに示されるタイプの配置を使用して、Ｔｏｘｉｄｅ１又はＴｏｘｉｄｅ２のいずれかに重ねて積層されていてもよい。

一実施形態によれば、表示画素が提供され、表示画素は、アノード端子及びカソード端子を有する有機発光ダイオードと、有機発光ダイオードと直列に結合された酸化物半導体駆動トランジスタであって、ゲート端子、ドレイン端子、及びソース端子を有する、酸化物半導体駆動トランジスタと、酸化物半導体駆動トランジスタのゲート端子に結合された第１の端子及びその有機発光ダイオードのアノード端子に結合された第２の端子とを有する蓄積コンデンサと、を備える。

別の実施形態によれば、表示画素は、酸化物半導体駆動トランジスタのドレイン端子とゲート端子にわたって結合された酸化物半導体ゲート電圧設定トランジスタを含む。

別の実施形態によれば、表示画素は、初期化電圧が提供される初期化ラインと、初期化ラインと有機発光ダイオードのアノード端子との間に結合された酸化物半導体初期化トランジスタと、を備える。

別の実施形態によれば、表示画素は、初期化電圧が提供される初期化ラインと、初期化ラインと有機発光ダイオードのアノード端子との間に結合された酸化物半導体初期化トランジスタと、を備える。

別の実施形態によれば、表示画素は、酸化物半導体駆動トランジスタと有機発光ダイオードのアノード端子との間に直列に結合されたｐ型シリコン発光トランジスタを含む。

別の実施形態によれば、ｐ型シリコン発光トランジスタ及び酸化物半導体初期化トランジスタは、発光制御回路によって生成された発光制御信号を受信するように構成されている。

別の実施形態によれば、表示画素は、正の電源ラインと、正の電源ラインと酸化物半導体駆動トランジスタとの間に直列に結合された追加のｐ型シリコン発光トランジスタと、を含む。

別の実施形態によれば、表示画素は、データラインと、データラインと酸化物半導体駆動トランジスタの前記ソース端子との間に結合されたｐ型シリコンデータローディングトランジスタと、を含む。

別の実施形態によれば、表示画素は、酸化物半導体ゲート電圧設定トランジスタに第１の走査信号を提供するように構成された第１の走査ラインと、ｐ型シリコンデータローディングトランジスタに第２の走査信号を提供するように構成された第２の走査ラインと、を含む。

別の実施形態によれば、蓄積コンデンサは、酸化物半導体駆動トランジスタの上方に積層されており、酸化物半導体駆動トランジスタにシールドを提供する。

別の実施形態によれば、酸化物半導体駆動トランジスタは、活性酸化物半導体材料と、活性酸化物半導体材料の上方に形成されたトップゲート導体と、活性酸化物半導体材料の下方に形成され、酸化物半導体駆動トランジスタのゲート端子又はソース端子のうち選択された１つに結合されたボトムゲート導体と、を含む。

一実施形態によれば、ディスプレイが提供され、このディスプレイは、シリコントランジスタと、シリコントランジスタの上方に形成された酸化物半導体トランジスタと、酸化物半導体トランジスタの上に積層された蓄積コンデンサであって、酸化物半導体トランジスタを少なくとも部分的にシールドすることによって、画素クロストークを減少させ、水素が酸化物半導体トランジスタのチャネル内に浸透するのを防ぐように構成されている、蓄積コンデンサと、を含む。

別の実施形態によれば、蓄積コンデンサは、酸化物半導体トランジスタのゲート端子に直接接続された第１の端子及び、シリコントランジスタのドレイン端子に直接接続された第２の端子を有する。

別の実施形態によれば、酸化物半導体トランジスタはボトムゲート導体を有し、シリコントランジスタはトップゲート導体を有し、酸化物半導体トランジスタのボトムゲート導体及びシリコントランジスタのトップゲート導体は、同じ導電層から形成される。

別の実施形態によれば、酸化物半導体トランジスタは、第１のゲート導体と、酸化物半導体トランジスタのゲート端子又はソース端子のうち選択された１つに結合された第２のゲート導体と、を含む。

別の実施形態によれば、酸化物半導体トランジスタは、蓄積コンデンサのボトムプレートとして構成されたゲート導体を有する。

別の実施形態によれば、蓄積コンデンサは酸化物半導体トランジスタのゲート導体を覆っているトッププレートを有し、蓄積コンデンサのトッププレートは、酸化物半導体トランジスタに電気的シールド及び光学的シールドを提供する。

一実施形態によれば、ディスプレイが提供され、このディスプレイは、アノード端子及びカソード端子を有する発光ダイオードと、第１の層に形成された酸化物半導体材料を有し、第１のゲート導体を有する第１の酸化物半導体トランジスタであって、発光ダイオードのアノード端子に結合された駆動トランジスタを含む、第１の酸化物半導体トランジスタと、第１の層とは異なる第２の層に形成された半導体材料を有する第２のゲート導体を有する、第２の酸化物半導体トランジスタと、を含む。

別の実施形態によれば、第１のゲート導体及び第２のゲート導体は、同じゲート層に形成される。

別の実施形態によれば、ディスプレイは、第１の酸化物半導体トランジスタの半導体材料の下方に形成された第１のゲート金属と、第２の酸化物半導体トランジスタの半導体材料の下方に形成された第２のゲート金属とを含み、第１のゲート金属及び第２のゲート金属は同じゲート金属層に形成される。

別の実施形態によれば、ディスプレイは、アノード端子と第１のゲート導体との間に形成された、ただ１つの平坦化層を含む。

別の実施形態によれば、第１の層は、第２の層の上方又は下方にある。

別の実施形態によれば、ディスプレイは、第１のゲート導体と同じゲート層に形成された第１の端子を有する蓄積コンデンサを含む。

別の実施形態によれば、蓄積コンデンサは、第１の端子の上方の金属層に形成された第２の端子を有する。

前述は単なる例示であり、当業者は、記載された実施形態の範囲及び精神から逸脱することなく、様々な修正を行うことができる。前述の実施形態は、個別に実装されてもよいし、どのような組み合わせで実装されてもよい。

Claims (24)

1. アノード端子及びカソード端子を有する有機発光ダイオードと、
   前記有機発光ダイオードと直列に結合された酸化物半導体駆動トランジスタであって、ゲート端子、ドレイン端子、及びソース端子を含む、酸化物半導体駆動トランジスタと、
   前記酸化物半導体駆動トランジスタの前記ゲート端子に結合された第１の端子、及び前記有機発光ダイオードの前記アノード端子に結合された第２の端子を有する、蓄積コンデンサと、
   を備える表示画素。
2. 前記酸化物半導体駆動トランジスタの前記ドレイン端子と前記ゲート端子にわたって結合された酸化物半導体ゲート電圧設定トランジスタを更に備える、
   請求項１に記載の表示画素。
3. 初期化電圧が提供される初期化ラインと、
   前記初期化ラインと前記有機発光ダイオードの前記アノード端子との間に結合された酸化物半導体初期化トランジスタと、
   を更に備える、請求項１に記載の表示画素。
4. 初期化電圧が提供される初期化ラインと、
   前記初期化ラインと前記有機発光ダイオードの前記アノード端子との間に結合された酸化物半導体初期化トランジスタと、
   を更に備える、請求項２に記載の表示画素。
5. 前記酸化物半導体駆動トランジスタと前記有機発光ダイオードの前記アノード端子との間に直列に結合されたｐ型シリコン発光トランジスタを更に備える、
   請求項４に記載の表示画素。
6. 前記ｐ型シリコン発光トランジスタ及び前記酸化物半導体初期化トランジスタが、発光制御回路によって生成された発光制御信号を受信するように構成されている、請求項５に記載の表示画素。
7. 正の電源ラインと、
   前記正電源ラインと前記酸化物半導体駆動トランジスタとの間に直列に結合された追加のｐ型シリコン発光トランジスタと、
   を更に備える、請求項５に記載の表示画素。
8. データラインと、
   前記データラインと前記酸化物半導体駆動トランジスタの前記ソース端子との間に結合されたｐ型シリコンデータローディングトランジスタと、
   を更に備える、請求項７に記載の表示画素。
9. 前記酸化物半導体ゲート電圧設定トランジスタに第１の走査信号を提供するように構成された第１の走査ラインと、
   前記ｐ型シリコンデータローディングトランジスタに第２の走査信号を提供するように構成された第２の走査ラインと、
   を更に備える、請求項８に記載の表示画素。
10. 前記蓄積コンデンサが、前記酸化物半導体駆動トランジスタの上方に積層されており、前記酸化物半導体駆動トランジスタのシールドを提供する、請求項１に記載の表示画素。
11. 前記酸化物半導体駆動トランジスタが、
    活性酸化物半導体材料と、
    前記活性酸化物半導体材料の上方に形成されたトップゲート導体と、
    前記活性酸化物半導体材料の下方に形成され、前記酸化物半導体駆動トランジスタの前記ゲート端子又は前記ソース端子のうち選択された１つに結合されたボトムゲート導体と、
    を含む、請求項１に記載の表示画素。
12. シリコントランジスタと、
    前記シリコントランジスタの上方に形成された酸化物半導体トランジスタと、
    前記酸化物半導体トランジスタの上方に積層された蓄積コンデンサであって、前記酸化物半導体トランジスタを少なくとも部分的にシールドすることによって、画素クロストークを減少させ、水素が前記酸化物半導体トランジスタのチャネル内に浸透するのを防止するように構成されている、蓄積コンデンサと、
    を備える、ディスプレイ。
13. 前記蓄積コンデンサが、前記酸化物半導体トランジスタのゲート端子に直接接続された第１の端子及び、前記シリコントランジスタのドレイン端子に直接接続された第２の端子を有する、請求項１２に記載のディスプレイ。
14. 前記酸化物半導体トランジスタがボトムゲート導体を有し、前記シリコントランジスタがトップゲート導体を有し、前記酸化物半導体トランジスタの前記ボトムゲート導体及び前記シリコントランジスタの前記トップゲート導体が同じ導電層から形成されている、請求項１２に記載のディスプレイ。
15. 前記酸化物半導体トランジスタが、
    第１のゲート導体と、
    前記酸化物半導体トランジスタのゲート端子又はソース端子のうち選択された１つに結合された第２のゲート導体と、
    を含む、請求項１２に記載のディスプレイ。
16. 前記酸化物半導体トランジスタが、前記蓄積コンデンサのボトムプレートとして構成されたゲート導体を有する、請求項１２に記載のディスプレイ。
17. 前記蓄積コンデンサが前記酸化物半導体トランジスタの前記ゲート導体を覆っているトッププレートを有し、前記蓄積コンデンサの前記トッププレートが、前記酸化物半導体トランジスタに電気的シールド及び光学的シールドを提供する、請求項１２に記載のディスプレイ。
18. アノード端子及びカソード端子を有する発光ダイオードと、
    第１の層に形成された酸化物半導体材料を有し、第１のゲート導体を有する第１の酸化物半導体トランジスタであって、前記発光ダイオードの前記アノード端子に結合された駆動トランジスタを含む、第１の酸化物半導体トランジスタと、
    前記第１の層とは異なる第２の層に形成された半導体材料を有し、第２のゲート導体を有する第２の酸化物半導体トランジスタと、
    を備える、ディスプレイ。
19. 前記第１のゲート導体及び前記第２のゲート導体が同じゲート層に形成されている、請求項１８に記載のディスプレイ。
20. 前記第１の酸化物半導体トランジスタの前記半導体材料の下方に形成された第１のゲート金属と、
    前記第２の酸化物半導体トランジスタの前記半導体材料の下方に形成された第２のゲート金属であって、前記第１のゲート金属及び前記第２のゲート金属が同じゲート金属層に形成されている、第２のゲート金属と、
    を更に備える、請求項１８に記載のディスプレイ。
21. 前記アノード端子と前記第１のゲート導体との間に形成された、ただ１つの平坦化層を更に備える、請求項１８に記載のディスプレイ。
22. 前記第１の層が前記第２の層の上方又は下方にある、請求項１８に記載のディスプレイ。
23. 前記第１のゲート導体と同じゲート層に形成された第１の端子を有する蓄積コンデンサを更に備える、
    請求項１８に記載のディスプレイ。
24. 前記蓄積コンデンサが、前記第１の端子の上方の金属層に形成された第２の端子を有する、請求項２３に記載のディスプレイ。

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