KR20220100620A - 픽셀 내 보상 및 산화물 구동 트랜지스터를 갖는 전자 디스플레이 - Google Patents

픽셀 내 보상 및 산화물 구동 트랜지스터를 갖는 전자 디스플레이 Download PDF

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KR20220100620A
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신야 오노
중 엔 후앙
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Abstract

디스플레이 픽셀은 유기 발광 다이오드, 하나 이상의 방출 트랜지스터들, 구동 트랜지스터, 게이트 설정 트랜지스터, 데이터 로딩 트랜지스터, 및 초기화 트랜지스터를 포함할 수 있다. 구동 트랜지스터는, 높은 리프레시 레이트들에서 제1 프레임 응답을 개선하고, 낮은 리프레시 레이트들에서 원하지 않는 휘도 점프들을 감소시키고, 이미지 스티킹을 감소시키기 위해, 임계 전압 히스테리시스를 완화시키기 위해 반전도성-산화물 트랜지스터로서 구현될 수 있다. 게이트 설정 트랜지스터는 또한, 구동 트랜지스터의 게이트 단자에서의 누설을 감소시키기 위해 반전도성-산화물 트랜지스터로서 구현될 수 있다. 초기화 트랜지스터는 또한, 라우팅 복잡성을 감소시키기 위해 공유 방출 신호를 사용하여 제어될 수 있도록 반전도성-산화물 트랜지스터로서 구현될 수 있다. 픽셀 내의 나머지 트랜지스터들은 p형 실리콘 트랜지스터들로서 구현될 수 있다. 이러한 방식으로 구성된 디스플레이 픽셀들은 히스테리시스를 추가로 완화시키기 위해 픽셀-내 임계 전압 보상 및 온-바이어스 응력 페이즈를 지원할 수 있다.

Description

픽셀 내 보상 및 산화물 구동 트랜지스터를 갖는 전자 디스플레이
본 출원은, 2020년 10월 20일자로 출원된 미국 특허 출원 제17/075,587호, 및 2019년 12월 23일자로 출원된 미국 가특허 출원 제62/953,054호에 대한 우선권을 주장하며, 이들은 그 전체가 본원에 참조로서 포함되어 있다.
본 출원은 일반적으로 디스플레이를 구비한 전자 디바이스들에 관한 것으로, 더 구체적으로는, 유기-발광 다이오드 디스플레이와 같은 디스플레이를 위한 디스플레이 드라이버 회로부에 관한 것이다.
전자 디바이스들은 종종 디스플레이들을 포함한다. 예를 들어, 셀룰러 전화기들 및 휴대용 컴퓨터들은 사용자에게 정보를 제시하기 위한 디스플레이들을 포함한다.
유기 발광 다이오드 디스플레이와 같은 디스플레이들은 발광 다이오드들에 기초한 디스플레이 픽셀들의 어레이를 가진다. 이러한 유형의 디스플레이에서, 각각의 디스플레이 픽셀은 발광 다이오드, 및 광을 생성하기 위한 발광 다이오드에 대한 신호의 인가를 제어하기 위한 박막 트랜지스터들을 포함한다.
유기 발광 다이오드 디스플레이 픽셀은 액세스 박막 트랜지스터를 통해 데이터 라인에 연결된 드라이브 박막 트랜지스터를 포함한다. 액세스 트랜지스터는 대응하는 스캔 라인을 통해 스캔 신호를 수신하는 게이트 단자를 가질 수 있다. 스캔 신호를 어써트(assert)하여 액세스 트랜지스터를 턴 온시킴으로써 데이터 라인 상의 이미지 데이터가 디스플레이 픽셀 내에 로딩될 수 있다. 디스플레이 픽셀은 광을 만들기 위하여 유기 발광 다이오드에 전류를 제공하는 전류원 트랜지스터를 추가로 포함한다.
유기 발광 다이오드 디스플레이 픽셀 내의 트랜지스터들은 공정, 전압, 및 온도(PVT) 편차들에 따라 달라질 수 있다. 이러한 편차들로 인해, 상이한 디스플레이 픽셀들 사이에서 트랜지스터 임계 전압이 달라질 수 있다. 트랜지스터 임계 전압의 편차는 디스플레이 픽셀들로 하여금 바람직한 이미지와 매칭되지 않는 광량을 만들게 할 수 있다. 이러한 상황 내에서 본 명세서의 실시예들이 존재한다.
전자 디바이스는 디스플레이 픽셀들의 어레이를 갖는 디스플레이를 포함할 수 있다. 디스플레이 픽셀들은 유기 발광 다이오드 디스플레이 픽셀들일 수 있다. 각각의 디스플레이 픽셀은 광을 방출하는 유기 발광 다이오드(OLED), OLED와 직렬로 OLED와 직렬로 결합된 구동 트랜지스터, 구동 트랜지스터 및 OLED와 직렬로 결합된 제1 및 제2 방출 트랜지스터들, 구동 트랜지스터의 게이트 및 드레인 단자들 사이에 결합된 게이트 전압 설정 트랜지스터, 구동 트랜지스터의 게이트 단자 및 OLED의 애노드 단자에 걸쳐 결합된 단일 저장 커패시터, 구동 트랜지스터의 소스 단자와 데이터 라인 사이에 결합된 데이터 로딩 트랜지스터, 및 OLED의 애노드 단자에 결합된 초기화 트랜지스터를 포함할 수 있다.
구동 트랜지스터, 게이트 전압 설정 트랜지스터, 및 초기화 트랜지스터는 반전도성-산화물 트랜지스터들로서 구현될 수 있는 반면, 방출 트랜지스터들 및 데이터 로딩 트랜지스터는 p형 실리콘 트랜지스터들(예를 들어, PMOS LTPS 박막 트랜지스터들)로서 구현될 수 있다. 반전도성-산화물 트랜지스터로서 구동 트랜지스터를 구현하는 것은 높은 리프레시 레이트들에서 제1 프레임 응답을 개선하고, 낮은 리프레시 레이트들에서 원하지 않는 휘도 점프들을 감소시키고, 이미지 스티킹을 감소시키기 위해, 구동 트랜지스터 임계 전압 히스테리시스를 완화시킨다. 반전도성-산화물 트랜지스터로서 게이트 전압 설정 트랜지스터를 구현하는 것은 구동 트랜지스터의 게이트 단자에서의 누설을 감소시킨다. 반전도성-산화물 트랜지스터로서 초기화 트랜지스터를 구현하는 것은, 라우팅 복잡성을 감소시키기 위해, 초기화 트랜지스터 및 방출 트랜지스터들 중 적어도 하나가 공유 방출 신호에 의해 제어될 수 있게 한다. 더욱이, 단지 2개의 유형들의 박막 트랜지스터들(예를 들어, 단지 반전도성-산화물 트랜지스터들 및 p형 실리콘 트랜지스터들)을 갖는 것은 리소그래피 마스크들의 총 수를 감소시키고, 그에 따라 제조 비용을 최소화하는 것을 돕는다.
정상 동작 동안, 디스플레이 픽셀은 OLED의 애노드 단자를 재설정하기 위해 초기화 트랜지스터가 턴 온되는 초기화 페이즈를 겪을 수 있다. 초기화 페이즈에는, 데이터 로딩 트랜지스터가 활성화되어 적어도 부분적으로 구동 트랜지스터 상에 일부 데이터 전압을 로딩하는 하나 이상의 온-바이어스 스트레스 페이즈(on-bias stress phase)들이 후속될 수 있다. 선택적인 온-바이어스 응력 페이즈는 구동 트랜지스터 히스테리시스를 추가로 완화시키고 제1 프레임 응답을 개선하는 것을 도울 수 있다. 온-바이어스 스트레스 페이즈에는, 임계 전압 샘플링 및 데이터 로딩 페이즈가 후속될 수 있고, 이어서 방출 페이즈가 후속된다. 방출 페이즈 동안, OLED를 통해 흐르는 전류는 픽셀 내 임계 전압 상쇄로 인한 구동 트랜지스터 임계 전압과는 독립적일 것이다.
반전도성-산화물 구동 트랜지스터와 같은 반전도성-산화물 트랜지스터들은 실리콘 트랜지스터들 위에 형성될 수 있다. 저장 커패시터는, 저장 커패시터의 최상부 플레이트가 반전도성-산화물 구동 트랜지스터의 게이트 전도체를 적어도 부분적으로 덮도록, 반전도성-산화물 구동 트랜지스터 위에 적층될 수 있다. 이러한 방식으로 구성되면, 저장 커패시터는 픽셀 크로스토크를 감소시키기 위한 전기적 차폐를 제공하는 한편, 미광이 반전도성-산화물 구동 트랜지스터의 동작에 영향을 미치는 것을 방지하기 위한 광학적 차폐를 또한 제공한다. 원하는 경우, 반전도성-산화물 트랜지스터 중 임의의 하나 이상은 최상부 게이트 전도체 및 최하부 게이트 전도체를 갖는 듀얼/이중 게이트 구성을 가질 수 있다. 최하부 게이트 전도체는 추가적인 광 차폐부로서 역할을 할 수 있고, 선택적으로, 그 반전도성-산화물 트랜지스터의 소스 단자 또는 게이트 단자에 결합될 수 있다.
도 1은 일 실시예에 따른, 디스플레이를 갖는 예시적인 전자 디바이스의 도면이다.
도 2는 일 실시예에 따른, 유기발광 다이오드 디스플레이 픽셀들의 어레이를 갖는 유기발광 다이오드 디스플레이와 같은 예시적인 디스플레이의 도면이다.
도 3a는 일 실시예에 따른, 반전도성-산화물 구동 트랜지스터를 갖는 예시적인 디스플레이 픽셀의 회로도이다.
도 3b는 일 실시예에 따른, 도 3a에 도시된 디스플레이 픽셀을 동작시키는 하나의 적합한 방식을 예시하는 타이밍도이다.
도 3c는 일 실시예에 따른, 도 3a에 도시된 유형의 디스플레이 픽셀들의 어레이를 구동시키기 위한 게이트 드라이버 회로들의 예시적인 배열을 도시하는 도면이다.
도 3d, 도 3e 및 도 3f는 일 실시예에 따른, 도 3a에 도시된 디스플레이 픽셀을 동작시키는 다양한 적합한 방식들을 예시하는 타이밍도들이다.
도 4a는 일 실시예에 따른, 반전도성-산화물 구동 트랜지스터 및 실리콘 초기화 트랜지스터를 갖는 예시적인 디스플레이 픽셀의 회로도이다.
도 4b는 일 실시예에 따른, 도 4a에 도시된 디스플레이 픽셀을 동작시키는 하나의 적합한 방식을 예시하는 타이밍도이다.
도 5a는 일 실시예에 따른, 공통 방출 신호에 의해 제어되는 방출 트랜지스터들 및 초기화 트랜지스터를 갖는 예시적인 디스플레이 픽셀의 회로도이다.
도 5b는 일 실시예에 따른, 도 5a에 도시된 디스플레이 픽셀을 동작시키는 하나의 적합한 방식을 예시하는 타이밍도이다.
도 6은 일 실시예에 따른, 공통 방출 신호에 의해 제어되는 방출 트랜지스터들 및 실리콘 초기화 트랜지스터들을 갖는 예시적인 디스플레이 픽셀의 회로도이다.
도 7a는 일 실시예에 따른, 행당 2개의 전용 방출 신호들을 사용하여 제어되는 예시적인 디스플레이 픽셀의 회로도이다.
도 7b는 일 실시예에 따른, 도 7a에 도시된 디스플레이 픽셀을 동작시키는 하나의 적합한 방식을 예시하는 타이밍도이다.
도 8a는 일 실시예에 따른, 저장 커패시터에 결합된 반전도성-산화물 구동 트랜지스터를 갖는 디스플레이 픽셀의 일부의 회로도이다.
도 8b는 일 실시예에 따른, 도 8a의 디스플레이 픽셀의 하나의 적합한 배열의 측단면도이다.
도 8c는 도 8a의 디스플레이 픽셀의 다른 적합한 배열의 측단면도이며, 여기서 저장 커패시터는 일 실시예에 따른 반전도성-산화물 구동 트랜지스터의 최상부 상에 적층된다.
도 8d는 일 실시예에 따른, 반전도성-산화물 구동 트랜지스터의 최하부 게이트 단자가 그의 소스 단자에 어떻게 연결될 수 있는지를 도시하는 최상부 레이아웃 도면이다.
도 8e는 일 실시예에 따른, 반전도성-산화물 구동 트랜지스터의 최하부 게이트 단자가 그의 최상부 게이트 단자에 어떻게 연결될 수 있는지를 도시하는 최상부 레이아웃 도면이다.
도 9는 일 실시예에 따른, 디스플레이 스택의 상이한 층들에 2개의 반전도성-산화물 트랜지스터들이 형성되는 도 3a의 디스플레이 픽셀의 일부를 도시하는 측단면도이다.
유기 발광 다이오드(OLED) 디스플레이가 구비될 수 있는 유형의 예시적인 전자 디바이스가 도 1에 도시되어 있다. 도 1에 도시된 바와 같이, 전자 디바이스(10)는 제어 회로부(11)를 가질 수 있다. 제어 회로부(11)는 디바이스(10)의 동작을 지원하기 위한 저장소 및 프로세싱 회로부를 포함할 수 있다. 저장 및 프로세싱 회로부는 하드 디스크 드라이브 저장소, 비휘발성 메모리(예를 들어, 플래시 메모리, 또는 솔리드 스테이트 드라이브(solid state drive)를 형성하도록 구성된 다른 전기적 프로그래밍가능 판독 전용 메모리), 휘발성 메모리(예를 들어, 정적 또는 동적 랜덤 액세스 메모리) 등과 같은 저장소를 포함할 수 있다. 제어 회로부(11) 내의 프로세싱 회로부는 디바이스(10)의 동작을 제어하는 데 사용될 수 있다. 프로세싱 회로부는 하나 이상의 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서, 기저대역 프로세서, 전력 관리 유닛, 음성 코덱 칩, 주문형 집적 회로, 프로그램가능 집적 회로 등에 기초할 수 있다.
입출력 디바이스들(12)과 같은, 디바이스(10) 내의 입출력 회로부는, 데이터가 디바이스(10)에 공급될 수 있게 하고 데이터가 디바이스(10)로부터 외부 디바이스들에 제공될 수 있게 하는 데 사용될 수 있다. 입출력 디바이스들(12)은 버튼, 조이스틱, 클릭 휠, 스크롤링 휠, 터치패드, 키패드, 키보드, 마이크로폰, 스피커, 톤 생성기, 진동기, 카메라, 센서, 발광 다이오드 및 기타 상태 표시기, 데이터 포트 등을 포함할 수 있다. 사용자는 입출력 디바이스들(12)을 통해 커맨드들을 공급함으로써 디바이스(10)의 동작을 제어할 수 있고, 입출력 디바이스들(12)의 출력 리소스들을 사용하여 디바이스(10)로부터 상태 정보 및 기타 출력을 수신할 수 있다.
입출력 디바이스들(12)은 디스플레이(14)와 같은 하나 이상의 디스플레이들을 포함할 수 있다. 디스플레이(14)는 사용자로부터의 터치 입력을 수집하기 위한 터치 센서를 포함하는 터치스크린 디스플레이일 수 있거나, 또는 디스플레이(14)는 터치에 불감응형일 수 있다. 디스플레이(14)를 위한 터치 센서는 용량성 터치 센서 전극들의 어레이, 음향 터치 센서 구조체들, 저항성 터치 컴포넌트들, 힘 기반(force-based) 터치 센서 구조체들, 광 기반(light-based) 터치 센서, 또는 다른 적합한 터치 센서 배열체(arrangement)들에 기초할 수 있다.
제어 회로부(11)는 운영 체제 코드 및 애플리케이션들과 같은 디바이스(10) 상의 소프트웨어를 실행하는 데 사용될 수 있다. 디바이스(10)의 동작 동안, 제어 회로부(11) 상에서 실행되는 소프트웨어는 입력-출력 디바이스들에서 디스플레이(14) 상에 이미지들을 디스플레이할 수 있다.
도 2는 유기발광 다이오드 디스플레이 픽셀들(22)의 어레이를 갖는 유기발광 다이오드 디스플레이(14)와 같은 예시적인 디스플레이의 도면이다. 도 2에 도시된 바와 같이, 디스플레이(14)는 기판(24)과 같은 하나 이상의 층들을 가질 수 있다. 기판(24)과 같은 층들은 평면 유리 층들과 같은 재료의 평면 직사각형 층들로부터 형성될 수 있다. 디스플레이(14)는 사용자를 위한 이미지들을 디스플레이하기 위한 디스플레이 픽셀들(22)의 어레이를 가질 수 있다. 디스플레이 픽셀들(22)의 어레이는 기판(24) 상에 디스플레이 픽셀 구조체들의 행들 및 열들로부터 형성될 수 있다. 이들 구조체들은 폴리실리콘 박막 트랜지스터들, 반전도성 산화물 박막 트랜지스터들 등과 같은 박막 트랜지스터들을 포함할 수 있다. 디스플레이 픽셀들(22)의 어레이 내에 임의의 적합한 수의 행들 및 열들이 있을 수 있다(예컨대, 10 개 이상, 100 개 이상, 또는 천 개 이상).
디스플레이 드라이버 집적 회로(16)와 같은 디스플레이 드라이버 회로부는 솔더 또는 전도성 접착제를 사용하여 기판(24) 상에 금속 트레이스들과 같은 전도성 경로들에 결합될 수 있다. 디스플레이 드라이버 집적 회로(16)(때때로 타이밍 제어기 칩으로 지칭됨)는 경로(25)를 통해 시스템 제어 회로부와 통신하기 위한 통신 회로부를 포함할 수 있다. 경로(25)는 가요성 인쇄 회로 또는 다른 케이블 상의 트레이스들로부터 형성될 수 있다. 시스템 제어 회로부는 셀룰러 전화기, 컴퓨터, 텔레비전, 셋톱 박스, 미디어 플레이어, 휴대용 전자 디바이스, 또는 디스플레이(14)가 사용되고 있는 다른 전자 장비와 같은 전자 디바이스 내의 메인 로직 보드 상에 위치될 수 있다. 동작 동안, 시스템 제어 회로부는 디스플레이(14) 상에서 디스플레이될 이미지들에 관한 정보를 경로(25)를 통해 디스플레이 드라이버 집적 회로(16)에 공급할 수 있다. 디스플레이 픽셀들(22) 상에 이미지들을 디스플레이하기 위해, 디스플레이 드라이버 집적 회로(16)는 행 드라이버 회로부(18) 및 열 드라이버 회로부(20)와 같은 디스플레이 드라이버 회로부에 클록 신호들 및 기타 제어 신호들을 공급할 수 있다. 행 드라이버 회로부(18) 및/또는 열 드라이버 회로부(20)는 기판(24) 상에 하나 이상의 집적 회로들 및/또는 하나 이상의 박막 트랜지스터 회로들로부터 형성될 수 있다.
행 드라이버 회로부(18)는 디스플레이(14)의 좌측 에지 및 우측 에지 상에, 디스플레이(14)의 단일 에지 상에만, 또는 디스플레이(14) 내의 다른 곳에 위치될 수 있다. 동작 동안, 행 드라이버 회로부(18)는 수평 라인들(28)(때때로 행 라인들, "스캔" 라인들, 또는 "방출" 라인들로 지칭됨) 상의 행 제어 신호들을 제공할 수 있다. 따라서, 행 드라이버 회로부(18)는 때때로 스캔 라인 드라이버 회로부 또는 방출 라인 드라이버 회로부로 지칭될 수 있다. 행 드라이버 회로부(18)는 또한, 원하는 경우, 다른 행 제어 신호들을 제공하는 데 사용될 수 있다.
열 드라이버 회로부(20)는 디스플레이 드라이버 집적 회로(16)로부터의 데이터 신호들(D)을 복수의 대응하는 수직 라인들(26) 상으로 제공하는 데 사용될 수 있다. 열 드라이버 회로부(20)는 때때로 데이터 라인 드라이버 회로부 또는 소스 드라이버 회로부로 지칭될 수 있다. 수직 라인들(26)은 때때로 데이터 라인들로 지칭된다. 보상 동작들 동안, 열 구동기 회로부(20)는 선택적으로, 기준 전압, 초기화 신호, 또는 다른 적합한 바이어스 전압 신호를 공급하기 위해 수직 라인들(26)과 같은 경로들을 사용할 수 있다. 프로그래밍 동작들 동안, 디스플레이 데이터는 라인들(26)을 사용하여 디스플레이 픽셀들(22) 내에 로딩된다.
각각의 데이터 라인(26)은 디스플레이 픽셀들(22)의 개개의 열과 연관된다. 수평 신호 라인들(28)의 세트들은 디스플레이(14)를 통해 수평으로 이어진다. 전력 공급 경로들 및 다른 라인들이 또한 픽셀들(22)에 신호들을 공급할 수 있다. 수평 신호 라인들(28)의 각각의 세트는 디스플레이 픽셀들(22)의 개개의 행과 연관된다. 각각의 행 내의 수평 신호 라인들의 수는 수평 신호 라인들에 의해 독립적으로 제어되고 있는 디스플레이 픽셀들(22) 내의 트랜지스터들의 수에 의해 결정될 수 있다. 상이한 구성들의 디스플레이 픽셀들은 상이한 수의 제어 라인들, 데이터 라인들, 전력 공급 라인들, 스캔 라인들, 방출 라인들, 기준 전압 라인들, 초기화 라인들 등에 의해 동작될 수 있다.
행 드라이버 회로부(18)는 디스플레이(14) 내의 행 라인들(28) 상에 제어 신호들을 어써트할 수 있다. 예를 들어, 드라이버 회로부(18)는 디스플레이 드라이버 집적 회로(16)로부터 클록 신호들 및 기타 제어 신호들을 수신할 수 있고, 수신된 신호들에 응답하여, 디스플레이 픽셀들(22)의 각각의 행의 제어 신호들을 어써트할 수 있다. 디스플레이 픽셀들(22)의 행들은, (일 예로서) 디스플레이 픽셀들의 어레이의 상단에서 시작하여 어레이의 최하부에서 종료되는 이미지 데이터의 각각의 프레임에 대하여 프로세싱함으로써, 순차적으로 프로세싱될 수 있다. 소정 행 내의 스캔 라인들이 어써트되어 있는 동안, 회로부(16)에 의해 열 드라이버 회로부(20)에 제공된 제어 신호들 및 데이터 신호들은 회로부(20)가 연관된 데이터 신호들(D)을 디멀티플렉싱하고 데이터 라인들(26) 상으로 구동시키도록 지시하여, 그 행 내의 디스플레이 픽셀들이 데이터 라인들(D) 상에 나타나는 디스플레이 데이터로 프로그래밍되도록 할 것이다. 이어서, 디스플레이 픽셀들은 로딩된 디스플레이 데이터를 디스플레이할 수 있다.
실제로, 디스플레이 픽셀(22)의 트랜지스터들은 프로세스, 전압 및 온도(PVT) 변동들을 겪을 수 있다. 그러한 변동들로 인해, 상이한 디스플레이 픽셀들(22) 사이의 트랜지스터 임계 전압들이 변할 수 있고, 잠재적으로 픽셀들(22)로 하여금 원하는 이미지와 매칭하지 않는 양의 광을 생성하게 할 수 있다. 도 3은 "픽셀 내" 임계 전압 보상을 지원하도록 동작가능한 디스플레이(14) 내의 예시적인 유기 발광 다이오드 디스플레이 픽셀(22)의 회로도이다(예를 들어, 임의의 외부의 전류 감지 동작들 없이 임의의 임계 전압 의존성을 내부적으로 제거하도록 구성된 픽셀). 도 3에 도시된 바와 같이, 디스플레이 픽셀(22)은 OLED(304)와 같은 유기 발광 다이오드, 커패시터(Cst1)와 같은 저장 커패시터, 트랜지스터(Tdrive)와 같은 구동 트랜지스터, 트랜지스터(Tgd)와 같은 구동 트랜지스터의 게이트(G) 및 드레인(D) 단자에 걸쳐 결합된 게이트 전압 설정 트랜지스터, 트랜지스터(Tem1)와 같은 제1 방출 트랜지스터, 트랜지스터(Tem2)와 같은 제2 방출 트랜지스터, 트랜지스터(Tdata)와 같은 데이터 로딩 트랜지스터, 및 트랜지스터(Tini)와 같은 초기화 트랜지스터를 포함할 수 있다.
픽셀(22)은 추가로, 포지티브 전력 공급 전압(VDDEL)이 공급되는 포지티브 전력 공급 단자(300) 및 접지 전력 공급 전압(VSSEL)이 공급되는 접지 전력 공급 단자(302)에 결합될 수 있다. 포지티브 전원 전압 VDDEL은 3 V, 4 V, 5 V, 6 V, 7 V, 2 내지 8 V, 또는 임의의 적합한 포지티브 전원 전압 레벨일 수 있다. 접지 전원 전압 VSSEL은 0 V, +1 V, -1 V, -2 V, -3 V, -4 V, -5 V, -6V, -7 V, 또는 임의의 적합한 접지 또는 네거티브 전원 전압 레벨일 수 있다. 구동 트랜지스터(Tdrive), 방출 트랜지스터들(Tem1 및 Tem2), 및 다이오드(304)는 전력 공급 라인들(300 및 302) 사이에 직렬로 결합될 수 있다. 구동 트랜지스터(Tdrive)는 드레인 단자(Node1로 라벨링됨), 게이트 단자(Node2로 라벨링됨), 및 소스 단자(Node3으로 라벨링됨)를 가질 수 있다. 도 3a의 예에서, 제1 방출 트랜지스터(Tem1)는 전력 공급 단자(300)와 Node1 사이에 결합될 수 있는 반면, 제2 방출 트랜지스터(Tem2)는 다이오드(304)의 애노드 단자와 Node3 사이에 결합될 수 있다. 용어 트랜지스터의 "소스" 및 "드레인" 단자들은 때때로 상호교환가능하게 사용될 수 있고, 따라서 때때로 "소스-드레인" 단자들로 지칭될 수 있다.
제1 방출 트랜지스터(Tem1)는 방출 라인(312')을 통해 방출 신호(EM(n+1))를 수신하도록 구성된 게이트 단자를 갖는 반면, 제2 방출 트랜지스터(Tem2)는 방출 라인(312)을 통해 방출 신호(EM(n))를 수신하도록 구성된 게이트 단자를 갖는다. 표기 "(n)"은 대응하는 신호가 디스플레이 픽셀들의 그 행과 연관된 게이트 드라이버를 사용하여 생성됨을 표시하는 반면, 표기 "(n+1)"은 대응하는 신호가 디스플레이 픽셀 어레이 내의 후속 행과 연관된 게이트 드라이버를 사용하여 생성됨을 표시한다. 방출 전류가 구동 트랜지스터를 통해 다이오드(304)로 흐르기 위해서는 방출 트랜지스터들(Tem1 및 Tem2) 둘 모두가 동시에 온되어야 한다. 구동 트랜지스터(Tdrive)의 상태는 다이오드(304)를 통해 단자(300)로부터 단자(302)로 흐르는 전류의 양, 및 그에 따라 디스플레이 픽셀(22)의 다이오드(304)로부터 방출되는 광의 양을 제어한다. 유기 발광 다이오드(304)는 연관된 기생 커패시턴스(COLED)(도시되지 않음)를 가질 수 있다.
저장 커패시터(Cst1)는 Node2에 결합된 제1 단자 및 다이오드(304)의 애노드 단자에 결합된 제2 단자를 가질 수 있다. 픽셀(22) 내에 로딩되는 이미지 데이터는 방출 페이즈 전체에 걸쳐 전하를 유지하기 위해 커패시터(Cst1)를 사용함으로써 픽셀(22) 상에 적어도 부분적으로 저장될 수 있다.
트랜지스터(Tgd)는 Node1에 결합된 드레인 단자, 제1 스캔 라인(314-1)을 통해 스캔 신호(SCAN1(n))를 수신하도록 구성된 게이트 단자, 및 Node2에 결합된 소스 단자를 가질 수 있다. 신호(SCAN1(n))는 트랜지스터(Tdrive)의 드레인 및 게이트 단자들을 단락시키도록 n형 트랜지스터(Tgd)를 턴 온시키기 위해 어써트될 수 있다(예를 들어, 하이로 구동되거나 일시적으로 하이로 펄스화됨). 게이트 및 드레인 단자들이 단락되는 트랜지스터 구성은 때때로 "다이오드-연결형" 배열로 지칭된다. 따라서, 게이트 설정 트랜지스터(Tgd)는 때때로 다이오드 연결 트랜지스터로 지칭될 수 있다.
데이터 로딩 트랜지스터(Tdata)는 데이터 라인(310)에 결합된 소스 단자, 제2 스캔 라인(314-2)을 통해 스캔 제어 신호(SCAN2(n))를 수신하도록 구성된 게이트 단자, 및 Node3에 결합된 드레인 단자를 가질 수 있다. 이러한 방식으로 구성되면, 신호(SCAN2(n))는 트랜지스터(Tdata)를 턴 온시키도록 어써트될 수 있고(예를 들어, 로우로 구동되거나 또는 일시적으로 로우로 펄스화됨), 이는 데이터 라인(310)으로부터의 데이터 신호가 Node3 상에 로딩되게 할 것이다.
초기화 트랜지스터(Tini)는 다이오드(304)의 애노드 단자에 결합된 드레인 단자, 방출 라인(312)을 통해 방출 신호(EM(n))를 수신하도록 구성된 게이트 단자, 및 초기화 라인(308)에 결합된 소스 단자를 가질 수 있다. 초기화 라인(308)은 다이오드(304)가 사용되지 않을 때 다이오드(304)를 턴 오프시키는 것을 돕기 위해 초기화 전압(Vini)(예컨대, -1 V, -2 V, -3 V, -4V, -5 V, -6 V, 또는 다른 적합한 전압과 같은 네거티브 전압)을 공급하는 데 사용될 수 있다. 이러한 방식으로 구성되면, 방출 신호(EM(n))는 애노드 단자를 초기화 전압(Vini)으로 설정하도록 트랜지스터(Tini)를 턴 온시키기 위해 하이로 구동되거나 일시적으로 하이로 펄스화될 수 있다.
도 3a의 예에서, 게이트 설정 트랜지스터(Tgd), 구동 트랜지스터(Tdrive), 및 초기화 트랜지스터(Tini)는 반전도성-산화물 트랜지스터들(예를 들어, 인듐 갈륨 아연 산화물, 즉, IGZO 또는 인듐 주석 아연 산화물, 즉 ITZO와 같은 반전도성 산화물로부터 형성된 n형 채널을 갖는 트랜지스터)을 사용하여 구현될 수 있는 반면, 나머지 트랜지스터들(Tem1, Tem2, 및 Tdata)은 실리콘(예를 들어, 때때로 LTPS 또는 저온 폴리실리콘으로 지칭되는 저온 공정을 사용하여 침착된 폴리실리콘 채널)과 같은 반도체로부터 형성된 박막 트랜지스터(TFT)들일 수 있다. 픽셀(22)의 반전도성-산화물 트랜지스터들은 그러한 트랜지스터들을 둘러싸는 원으로 표시된다. 반전도성-산화물 트랜지스터들은 실리콘 트랜지스터들보다 비교적 더 낮은 누설을 나타내므로, 반전도성-산화물 트랜지스터로서 트랜지스터(Tgd)를 구현하는 것은 트랜지스터(Tdrive)의 게이트 단자에서 전류가 누설되는 것을 방지하는 것을 도울 수 있고, 플리커를 감소시키는 것을 도울 것이다.
일 실시예에 따르면, 반전도성-산화물 트랜지스터로서 구동 트랜지스터(Tdrive)를 구현하는 것은 높은 리프레시 레이트 동작들(예를 들어, 적어도 60 ㎐, 적어도 120 ㎐, 적어도 240 ㎐ 등의 리프레시 레이트로 동작하는 디스플레이들)에 대해 개선된 제1 프레임 응답을 제공하는 것을 도울 수 있고, 낮은 리프레시 레이트 동작들(예를 들어, 1 ㎐, 2 ㎐, 1-10 ㎐, 30 ㎐ 미만, 60 ㎐ 미만의 리프레시 레이트, 또는 다른 낮은 레이트에서 동작하는 디스플레이들)에 대해 원하지 않는 휘도 점프들을 감소시키는 것을 도울 수 있고, 이미지 스티킹(즉, 현재 이미지가 새로운 이미지로의 변화에 저항하는 현상)을 감소시키는 것을 도울 수 있다.
전술된 바와 같이, 각각의 디스플레이 픽셀을 통해 흐르는 방출 전류의 양은 구동 트랜지스터의 임계 전압에 의존한다. 구동 트랜지스터 임계 전압은 또한 구동 트랜지스터의 게이트-소스 전압(Vgs)의 전류 값에 따라 변할 수 있다. 예를 들어, 구동 트랜지스터 임계 전압은 Vgs가 로우(low)로부터 하이(high)로 상승되고 있을 때 제1 평균 레벨을 나타낼 수 있지만, Vgs가 하이로부터 로우로 낮춰질 때 제1 평균 레벨과는 상이한 제2 평균 레벨을 나타낼 수 있어서, 상이한 전류-전압(I-V) 특성 곡선들을 도출할 수 있다. 실제 Vgs 값에 대한 임계 전압의 이러한 의존성은 때때로 트랜지스터 "히스테리시스"로 지칭되며, 주의를 기울이지 않으면, 이 히스테리시스는 디스플레이 픽셀의 성능에 부정적으로 영향을 미칠 수 있다.
트랜지스터(Tdrive)의 임계 전압이 히스테리시스를 경험할 수 있기 때문에, 구동 트랜지스터를 탑게이트 반전도성-산화물 트랜지스터로서 형성하는 것은 히스테리시스를 감소시키는 것을 도울 수 있다(예컨대, 탑게이트 IGZO 트랜지스터는 실리콘 트랜지스터보다 더 적은 임계 전압 히스테리시스를 경험한다). 그러한 시나리오들에서, 제조 단계들을 단순화하는 것을 돕기 위해 최상부-게이트 산화물 트랜지스터들로서 반전도성-산화물 트랜지스터들(Tdrive, Tgd, 및 Tini) 모두를 형성하는 것이 바람직할 수 있다. 실리콘 트랜지스터들과 비교하여, 반전도성-산화물 트랜지스터들은 온도 변화들에 대해 더 큰 전류 감도를 나타내므로, 반전도성-산화물 구동 트랜지스터들을 갖는, 도 3a에 도시된 유형의 픽셀들(22)은 디스플레이에 걸쳐 잘 제어된 또는 관리가능한 온도 프로파일을 갖는 전자 디바이스들에서 사용되어야 한다.
또한, 반전도성-산화물 트랜지스터로서 트랜지스터(Tini)를 구현하는 것은, EM(n)을 로우로 구동시키는 것이 Tini를 턴 오프시키면서 Tem2를 턴 온시킬 것이고 그 반대도 마찬가지이기 때문에, 트랜지스터들(Tem2 및 Tini)이 동일한 신호(EM(n))에 의해 제어될 수 있게 한다. 공유 신호(EM(n))는 더 적은 행 제어 라인들이 형성될 수 있게 하며, 이는 라우팅 복잡성을 감소시킨다. n형 반전도성-산화물 트랜지스터들 및 p형 실리콘 트랜지스터들만을 사용하여 픽셀(22)을 형성하는 것은 상보적인 n형 실리콘 트랜지스터들을 형성할 필요성을 제거하며, 이는 픽셀(22)을 제조하는 데 필요한 마스크들의 수를 극적으로 감소시키고 비용을 감소시키는 것을 도울 수 있다.
도 2의 행 드라이버 회로부(18)와 같은 디스플레이 드라이버 회로부로부터의 제어 신호들은 행 제어 라인들(312, 312' 314-1 및 314-2)과 같은 제어 단자들에 공급된다. 픽셀(22) 내의 반전도성-산화물 트랜지스터들(예를 들어, 트랜지스터들(Tdrive, Tgd, 및 Tini))은 n- 채널 디바이스들이며, 이는 그들 각자의 게이트 제어 전압들을 어서팅 또는 하이 구동함으로써 턴 온되는 "활성-하이" 디바이스들이다. 대조적으로, 픽셀(22)의 p-채널 실리콘 트랜지스터들(예를 들어, 트랜지스터들(Tem1, Tem2, 및 Tdata))은 "활성-로우" 디바이스들이며, 이들은 그들 각자의 게이트 제어 전압들을 어써트 또는 로우 구동시킴으로써 턴 온된다.
도 3a와 관련하여 도시되고 설명된 픽셀 구조체는 단지 예시적이며, 본 실시예들의 범위를 제한하도록 의도되지 않는다. 원하는 경우, 트랜지스터들(Tem1, Tem2, 및 Tdata) 중 임의의 하나 이상은 n형 실리콘 트랜지스터 또는 반전도성-산화물 트랜지스터로서 구현될 수 있고; 트랜지스터들(Tdrive, Tgd, 및 Tini) 중 임의의 하나 이상은 n형 또는 p형 실리콘 트랜지스터로서 구현될 수 있고; 픽셀(22)은 하나 이상의 추가 커패시터들을 포함할 수 있고; 픽셀(22)은 6개 초과의 TFT들 또는 6개 미만의 TFT들을 포함할 수 있고; 픽셀(22)은 2개 초과 또는 2개 미만의 스캔 제어 라인들에 의해 제어될 수 있고; 픽셀(22)은 2개 초과 또는 2개 미만의 방출 제어 라인들에 의해 제어될 수 있고; 이는 몇몇 대안적인 배열들이다.
정상 데이터 리프레시 기간 동안, 디스플레이 픽셀(22)은 적어도 4개의 상이한 유형들의 페이즈들, 즉, (1) 초기화/재설정 페이즈, (2) 온-바이어스 스트레스 페이즈, (3) 임계 전압 샘플링 및 데이터 프로그래밍 페이즈, 및 (4) 방출 페이즈로 동작될 수 있지만, 반드시 이러한 순서는 아니다. 도 3b는 주어진 픽셀 행(n)에 대한 데이터 리프레시 기간 동안 디스플레이 픽셀(22)에 적용될 수 있는 관련 신호 파형들을 도시하는 타이밍도이다.
시간(t1) 이전에, 방출 신호들(EM(n) 및 EM(n+1)) 둘 모두가 로우이고, 이로써 방출 트랜지스터들(Tem1 및 Tem2) 둘 모두를 턴 온시키고, 따라서 픽셀(22)은 방출 페이즈에 있다. 시간(t1)에서, 신호(EM(n))가 하이로 구동되고, 이는 트랜지스터(Tem2)를 턴 오프시키고 일시적으로 방출을 중단시킨다. 하이 EM(n)을 구동시키는 것은 또한, 다이오드(304)의 애노드 단자 상에 초기화 전압(Vini)을 로딩하기 위해 트랜지스터(Tini)를 턴 온시킨다(즉, 애노드 단자는 Vini로 설정됨). 따라서, 시간(t1)으로부터 시간(t2)까지의 기간은 때때로 "초기화" 또는 "애노드 재설정" 페이즈로 지칭된다. 애노드 재설정 기간 동안, 신호(SCAN1(n))는 또한 하나의 행 시간 미만(<1H) 동안 하이 펄스화되고, 이는 트랜지스터(Tgd)를 턴 온시킨다. 트랜지스터(Tgd)를 활성화시키는 것은, 트랜지스터(Tem1)가 여전히 온 상태이기 때문에 Node2를 VDDEL까지 끌어 올릴 것이다. 이러한 방식으로 동작되면, 저장 커패시터(Cst1)에 걸친 전압은 초기화 페이즈의 종료까지 미리 결정된 전압 차이(VDDEL-Vini)로 재설정될 것이다.
특정 상황들에서, 구동 트랜지스터 임계 전압(Vth)은, 예컨대 디스플레이(14)가 흑색 이미지로부터 백색 이미지로 전환되거나 또는 하나의 회색 레벨로부터 다른 회색 레벨로 전환할 때, 시프트할 수 있다. 구동 트랜지스터 Vth에서의 이러한 시프팅(때때로 본 명세서에서 박막 트랜지스터 "히스테리시스"로 지칭됨)은 휘도의 감소를 야기할 수 있으며, 이는 달리 "제1 프레임 디밍"으로 알려져 있다. 예를 들어, 흑색 프레임에 대한 구동 트랜지스터의 Vgs의 함수로써 포화 전류(Ids) 파형은 백색 프레임에 대한 구동 트랜지스터의 Vgs의 함수로서 타겟 Ids 파형으로부터 약간 오프셋될 수 있다. 온-바이어스 스트레스를 수행함이 없이, 샘플링된 Vth는 흑색 프레임에 대응할 것이고, 따라서 매우 큰 마진에 의해 타겟 Ids 파형으로부터 벗어날 것이다. 온-바이어스 스트레스를 수행함으로써, 샘플링된 Vth는 Vdata에 대응할 것이고, 따라서 타겟 Ids 곡선에 훨씬 더 가까울 것이다. 따라서, Vth를 샘플링하기 전에 구동 트랜지스터의 Vgs를 일부 데이터 신호로 바이어싱하기 위해 온-바이어스 스트레스 페이즈를 수행하는 것은 히스테리시스를 완화시키고 제1 프레임 응답을 개선시키는 것을 도울 수 있다. 따라서, 온-바이어스 스트레스 페이즈는 비방출 페이즈들 동안 (예컨대, 데이터 로딩 트랜지스터 또는 초기화 트랜지스터를 턴 온시킴으로써) 적합한 바이어스 전압을 직접 구동 트랜지스터에 인가하는 동작으로서 정의될 수 있다. 시간(t3)에서, 신호(SCAN2(n))는 로우로 구동되고, 이는 트랜지스터(Tdata)를 턴 온시켜 일부 비-제로 데이터 값들(예를 들어, 디스플레이 픽셀 어레이 내의 행들(n-2) 및 행들(n-1)과 같은 적어도 일부 선행 행들에 대해 의도된 데이터)을 Node3 상에 로딩하게 한다. t4-t5 사이의 실제 데이터 프로그래밍 기간 전에 구동 트랜지스터의 소스 단자를 사전-바이어싱하는 것은 Vth 히스테리시스를 완화시키고 제1 프레임 디밍을 방지하는 것을 도울 수 있다.
시간(t4)에서, 신호(SCAN1(n))는 하이로 펄스화되며, 이는 트랜지스터(Tgd)를 일시적으로 활성화시킨다. 신호(SCAN2(n))가 이 시간 동안 낮게 유지되기 때문에, 트랜지스터(Tdata)는 Node3에서의 전압이 Vdata와 동일하게 되도록 행 n에 대해 의도된 실제 데이터 신호를 대응하는 픽셀(22)에 로딩할 것이다. (게이트 및 드레인 단자들을 단락시키기 위해 Tgd가 턴 온되기 때문에) 구동 트랜지스터가 현재 다이오드-연결 구성에 있기 때문에, 구동 트랜지스터는 자신의 게이트 전압을 (Vdata + Vth)로 당길 것이며, 여기서 Vth는 구동 트랜지스터의 임계 전압을 표현한다. 이 포인트에서, 커패시터(Cst1)에 걸친 전압은 이제 (Vdata + Vth -Vini)로 설정된다. 이러한 방식으로 동작되면, 구동 트랜지스터 임계 전압(Vth)은 성공적으로 샘플링되었고, Vdata는 저장 커패시터(Cst1) 상에 성공적으로 프로그래밍/기록되었다. 따라서, t4 내지 t5의 시간 기간은 Vth 샘플링 및 데이터 프로그래밍 페이즈로 지칭될 수 있다. 시간(t5)에서, 트랜지스터(Tgd)를 턴 오프시키기 위해 신호(SCAN1(n))는 로우로 구동되는 한편, 트랜지스터(Tdata)를 턴 오프시키기 위해 신호(SCAN2(n))는 하이로 구동됨으로써, Vth 샘플링 및 데이터 기록 페이즈를 종료한다.
시간(t6)에, 신호들(EM(n) 및 EM(n+1)) 둘 모두가 로우이고, 이로써 트랜지스터들(Tem1 및 Tem1)을 턴 온시키고, 그에 따라 방출 페이즈를 시작한다. 방출 기간 동안, Node3은 VDDEL로 끌어 올려질 수 있다. 따라서, 트랜지스터(Tdrive)의 결과적인 게이트-소스 전압(Vgs)은 저장 커패시터(Cst1)에 의해 샘플링된 바와 같이 (Vdata + Vth-Vini)의 일부 함수일 것이다. 최종 방출 전류는 Vgs 마이너스 Vth에 비례하기 때문에, 방출 전류는 Vth와는 독립적일 것인데, 그 이유는 (Vsg-Vth)가 (Vdata + Vth - Vini - Vth)와 동일할 것이고 여기서 Vth가 상쇄되기 때문이다. 구동 트랜지스터 임계 전압이 내부적으로 샘플링되고 상쇄되는 이러한 유형의 동작 방식은 때때로 "픽셀 내" 임계 전압 보상으로 지칭된다.
도 3a의 예는 인접한 행들로부터의 방출 신호들을 재사용하는 것을 수반한다(예를 들어, 신호(EM(n+1))가 차용되어 행 n에서 사용될 수 있음). 도 3c는 도 3a에 도시된 유형의 디스플레이 픽셀들의 어레이를 구동시키기 위한 게이트 드라이버 회로들의 예시적인 배열을 도시하는 도면이다. 도 3c에 도시된 바와 같이, 각각의 행은 그 자신의 전용 SCAN1(SC1) 및 SCAN2(SC2) 드라이버 회로를 가질 수 있다. 그러나, EM 드라이버 회로들은 이웃 행들 사이에서 공유될 수 있다. 도 3c의 예에서, EM(n+1) 드라이버 회로는 n번째 행 및 (n+1)번째 행 둘 모두를 제어할 수 있고; EM(n+2) 드라이버 회로는 (n+1)번째 행 및 (n+2)번째 행 둘 모두를 구동시킬 수 있고; EM(n+3) 드라이버는 (n+2)번째 행 및 (n+3)번째 행 둘 모두에 라우팅될 수 있는 등등이다. 이러한 스태거링된 공유 패턴을 사용하여 디스플레이 픽셀 어레이를 구동시키는 것은 디스플레이 경계 폭을 감소시키는 것을 도울 수 있다.
도 3a와 관련하여 위에서 설명된 바와 같이, 반전도성-산화물 트랜지스터로서 구동 트랜지스터를 구현하는 것은 임의의 원하지 않는 히스테리시스를 완화시키는 것을 이미 도울 수 있다. 도 3b에 도시된 온-바이어스 응력(OBS) 페이즈는 임의의 나머지 히스테리시스를 추가로 억제하는 것을 도울 수 있다. 반전도성-산화물 구동 트랜지스터의 사용을 통해 이미 수용가능한 레벨로 히스테리시스가 관리되는 시나리오들에서, 온-바이어스 응력 페이즈는 전체 리프레시 동작의 속도를 개선하고 전력 소비를 감소시키는 것을 돕기 위해 스킵될 수 있다. 도 3d는 도 3a에 도시된 유형의 픽셀(22)을 동작시키기 위한 다른 적합한 방식을 예시하는 타이밍도이다. 도 3a와 대조적으로, 도 3d의 동작은 온-바이어스 응력 페이즈를 포함하지 않는다.
시간(t1) 이전에, 방출 신호들(EM(n) 및 EM(n+1)) 둘 모두가 로우이고, 이로써 방출 트랜지스터들(Tem1 및 Tem2) 둘 모두를 턴 온시키고, 따라서 픽셀(22)은 방출 페이즈에 있다. 시간(t1)에서, 신호(EM(n))가 하이로 구동되고, 이는 트랜지스터(Tem2)를 턴 오프시키고 일시적으로 방출을 중단시킨다. 하이 신호(EM(n))를 구동시키는 것은 또한, 다이오드(304)의 애노드 단자 상에 초기화 전압(Vini)을 로딩하기 위해 트랜지스터(Tini)를 턴 온시킨다(즉, 애노드 단자는 Vini로 설정됨). 따라서, 시간(t1)으로부터 시간(t2)까지의 기간은 때때로 "초기화" 또는 "애노드 재설정" 페이즈로 지칭된다. 애노드 재설정 기간 동안, 신호(SCAN1(n))는 또한 하이로 상승되고 이는 트랜지스터(Tgd)를 턴 온시킨다.
시간(t3)에서, 신호(SCAN2(n))는 로우로 펄스화되며, 이는 트랜지스터(Tdata)를 턴 온시켜 원하는 데이터 값을 Node3에 로딩한다. 신호(SCAN1(n))가 이 시간 동안 하이로 유지되기 때문에, 구동 트랜지스터는 다이오드-연결 구성으로 유지되고, 따라서 데이터 신호(Vdata) 및 구동 트랜지스터 임계 전압(Vth) 둘 모두는 저장 커패시터(Cst1) 상으로 샘플링될 것이다. 시간(t4)에서, 트랜지스터(Tgd)를 턴 오프시키기 위해 신호(SCAN1(n))는 로우로 구동되는 한편, 트랜지스터(Tdata)를 턴 오프시키기 위해 신호(SCAN2(n))는 하이로 구동됨으로써, Vth 샘플링 및 데이터 프로그래밍 페이즈를 종료한다. 시간(t5)에서, 신호들(EM(n) 및 EM(n+1)) 둘 모두는 방출 페이즈를 시작하기 위해 로우이다. 도 3d의 예에서, 신호(SCAN1(n))는 초기화 페이즈의 시작으로부터 데이터 프로그래밍 페이즈의 종료까지(즉, 시간 t1부터 t4까지) 하이로 유지된다.
도 3e는 데이터 리프레시 기간 동안 픽셀(22)을 동작시키기 위한 다른 적합한 방식을 예시하는 타이밍도이다. 도 3b에 도시된 동작과 유사하게, 도 3e에 예시된 동작은 또한 온-바이어스 응력 페이즈를 포함하지만, 상이한 스캔 라인 거동을 사용하여 구현된다. 시간(t1) 이전에, 방출 신호들(EM(n) 및 EM(n+1)) 둘 모두가 로우이고, 따라서 방출 트랜지스터들(Tem1 및 Tem2) 둘 모두가 방출 페이즈 동안 온이다. 시간(t1)에서, 신호(EM(n))가 하이로 구동되고, 이는 트랜지스터(Tem2)를 턴 오프시키고 일시적으로 방출을 중단시킨다. 하이 EM(n)을 구동시키는 것은 또한, 다이오드(304)의 애노드 단자 상에 초기화 전압(Vini)을 로딩하기 위해 트랜지스터(Tini)를 턴 온시킨다(즉, 애노드 단자는 Vini로 설정됨). 따라서, 시간(t1)으로부터 시간(t2)까지의 기간은 때때로 "초기화" 또는 "애노드 재설정" 페이즈로 지칭된다. 애노드 재설정 기간 동안, 신호(SCAN1(n))는 또한 하이로 펄스화되고 이는 트랜지스터(Tgd)를 턴 온시킨다. 트랜지스터(Tgd)를 활성화시키는 것은, 트랜지스터(Tem1)가 여전히 온 상태이기 때문에 Node2를 VDDEL까지 끌어 올릴 것이다.
시간(t3)에서, 신호(SCAN2(n))는 로우로 펄스화되고, 이는 트랜지스터(Tdata)를 턴 온시켜 일부 비-제로 데이터 값들(예를 들어, 디스플레이 픽셀 어레이 내의 적어도 일부 선행 행들에 대해 의도된 데이터 신호들)을 Node3 상에 로딩하게 한다. t4-t5 사이의 실제 데이터 프로그래밍 기간 전에 구동 트랜지스터의 소스 단자를 사전-바이어싱하는 것은 Vth 히스테리시스를 완화시키고 제1 프레임 응답을 개선하는 것을 도울 수 있다. 이러한 온-바이어스 응력(OBS) 페이즈는 시간(t3)에서의 SCAN2(n) 펄스의 시작으로부터 신호(SCAN1(n))가 시간(t4)에서 하이로 구동될 때까지 지속될 수 있다.
시간(t4)에서, 신호(SCAN1(n))는 하이로 펄스화되며, 이는 트랜지스터(Tgd)를 일시적으로 활성화시킨다. 시간 t5에서, 신호(SCAN2(n))는 Vth 샘플링 및 데이터 기록 페이즈를 수행하도록 로우로 펄스화된다. 신호(SCAN2(n))가 시간(t5-t6)으로부터 로우인 동안, 트랜지스터(Tdata)가 턴 온되어 Node3에서의 전압이 Vdata와 동일하게 되도록 행 n에 대해 의도된 실제 데이터 신호를 대응하는 픽셀(22)에 로딩할 것이다. (게이트 및 드레인 단자들을 단락시키기 위해 Tgd가 턴 온되기 때문에) 구동 트랜지스터가 다이오드-연결 구성에 있기 때문에, 구동 트랜지스터는 자신의 게이트 전압을 (Vdata + Vth)로 당길 것이며, 여기서 Vth는 구동 트랜지스터의 임계 전압을 표현한다. 이 포인트에서, 커패시터(Cst1)에 걸친 전압은 이제 (Vdata + Vth -Vini)로 설정되고, 픽셀 내 Vth 보상으로부터 프라이밍된다. 시간(t7)에서, 신호들(EM(n) 및 EM(n+1)) 둘 모두는 방출 페이즈를 시작하기 위해 로우이다.
도 3f는 도 3a에 도시된 유형의 픽셀(22)을 동작시키기 위한 또 다른 적합한 방식을 예시하는 타이밍도이다. 도 3f의 동작은 도 3e와 관련하여 도시되고 설명된 동작과 유사하지만, Vth 샘플링 및 데이터 프로그래밍 페이즈는 온-바이어스 응력 페이즈에 바로 후속한다. 이는 SCAN2(n)의 제2 로우 펄스를 신호(SCAN1(n))의 상승 에지와 정렬시킴으로써 달성될 수 있다(예를 들어, 시간 t*에서 참조).
도 4a는 디스플레이 픽셀(22)의 다른 적합한 배열을 도시하는 회로도이다. 도 4a의 픽셀 구조체는 도 3a와 관련하여 도시되고 설명된 것과 유사하지만, 대신에 초기화 트랜지스터는 p형 실리콘 트랜지스터를 사용하여 구현된다. 도 4a에 도시된 바와 같이, 트랜지스터(Tini')와 같은 초기화 트랜지스터는 p-채널 실리콘 트랜지스터이다. 초기화 트랜지스터(Tini')는 방출 페이즈 동안 턴 온되지 않아야 하므로, 초기화 트랜지스터(Tini')는 신호(EM(n))에 의해 제어될 수 없지만, 대신에 신호(EMB(n))로서 표시된 신호(EM(n))의 반전된 버전을 사용하여 제어된다. 이러한 방식으로 구성되면, 트랜지스터들(Tem2 및 Tini')은 결코 동시에 온되지 않을 것이다(예를 들어, 트랜지스터(Tem2)가 온일 때, 트랜지스터(Tini')는 오프될 것이고, 그 반대도 마찬가지임). 픽셀(22)의 나머지 컴포넌트들 및 연결들은 도 3a와 관련하여 이미 설명된 것과 유사하며, 상세히 반복될 필요가 없다.
도 4b는 도 4a에 도시된 디스플레이 픽셀을 동작시키는 하나의 적합한 방식을 예시하는 타이밍도이다. 도 4b의 파형들은 도 4a와 관련하여 도시되고 설명된 것과 유사하지만 추가적인 신호(EMB(n))를 갖는다. 도 4b에 도시된 바와 같이, 신호(EMB(n))는 신호(EM(n))의 반전된 버전이다. 이러한 방식으로 구성되면, 트랜지스터(Tinit')는 초기화 기간의 시작으로부터 시작하여 신호(EMB(n))가 시간(t')에서 방출 페이즈 전에 하이로 구동될 때까지 로우 신호(EMB(n))에 의해 턴 온될 것이다. 초기화/애노드 재설정 페이즈, OBS 페이즈, 및 Vth 샘플링 및 데이터 프로그래밍 페이즈는 도 3b와 관련하여 전술된 방식으로 수행될 수 있으며, 상세히 반복될 필요는 없다.
도 5a는 적어도 2개의 초기화 트랜지스터들을 갖는 디스플레이 픽셀(22)의 또 다른 적합한 구현을 도시하는 회로도이다. 도 5a에 도시된 바와 같이, 픽셀(22)은 전력 공급 단자들(300 및 302) 사이에 직렬로 결합된 트랜지스터(Tem1), 트랜지스터(Tdrive), 트랜지스터(Tem2) 및 다이오드(304)를 포함할 수 있다. 저장 커패시터(Cst1)는 Node2와 다이오드(304)의 애노드 단자 사이에 결합될 수 있다. 스캔 라인(314-1) 상의 신호(SCAN1(n))에 의해 제어되는 트랜지스터(Tgd)는 Node1 및 Node2에 걸쳐 결합될 수 있다. 스캔 라인(314-2) 상의 신호(SCAN2(n))에 의해 제어되는 트랜지스터(Tdata)는 Node3에 결합될 수 있다. 픽셀(22)은 다이오드(304)의 애노드 단자에 결합된 제1 초기화 트랜지스터(Tini1)를 포함할 수 있다. 도 5a의 예에서, 트랜지스터들(Tgd, Tdrive, 및 Tini1)은 모두 반전도성-산화물 트랜지스터들(원들로 둘러싸인 트랜지스터들 참조)로서 구현될 수 있는 한편, 모든 나머지 트랜지스터들은 p형 실리콘 트랜지스터들로서 구현된다. 그러나, 이러한 구성은 단지 예시적이다. 일반적으로, 도 5a의 픽셀(22)의 임의의 부분은 반전도성-산화물 트랜지스터들 및/또는 n형/p형 실리콘 트랜지스터들로서 구현될 수 있다.
도 5a의 예에서, 트랜지스터들(Tem1, Tem2, 및 Tini1)은 모두 방출 신호(EM(n))를 수신하도록 구성되는 게이트 단자들을 갖는다. 이러한 방식으로 3개의 트랜지스터들 사이에서 신호(EM(n))를 공유하는 것은 행 n에 다른 방출 신호를 가질 필요성을 제거한다. 그러나, 이러한 방식으로 배열될 때, 트랜지스터(Tem1)는 신호(EM(n))가 하이로 구동될 때 비-방출 페이즈 동안 Node1을 VDDEL까지 끌어 올릴 수 없다. 그 결과, 전력 공급 단자(300)와 Node1 사이에 결합된 제2 초기화 트랜지스터(Tin2)가 픽셀(22)에 제공될 수 있다. 제2 초기화 트랜지스터(Tin2)는 픽셀 내의 실리콘 트랜지스터들의 나머지와 같은 p형 실리콘 트랜지스터일 수 있고, 라우팅 경로(314-2')를 통해 바로 이전의 픽셀 행으로부터 라우팅되는 신호(SCAN2(n-1))에 의해 제어될 수 있다. 초기화/애노드 재설정 페이즈 동안 Node1을 VDDEL로 설정하는 것을 돕기 위해, 신호(SCAN2(n-1))는 비-방출 페이즈 동안 로우로 펄스화될 수 있다. 도 5a의 픽셀(22)을 동작시키는 하나의 그러한 방식이 도 5b의 타이밍도에 예시된다.
시간(t0) 이전에, 방출 신호(EM(n))가 로우이고, 이로써 방출 트랜지스터들(Tem1 및 Tem2) 둘 모두를 턴 온시키고, 따라서 픽셀(22)은 방출 페이즈에 있다. 시간(t0)에서, 신호(EM(n))는 방출을 일시적으로 중단시키기 위해 하이로 구동된다. 시간(t1)에서, 신호(SCAN1(n))는 트랜지스터(Tgd)를 턴 온시키기 위해 하이로 구동되는 한편, 신호(SCAN2(n-1))는 제2 초기화 트랜지스터(Tini2)를 일시적으로 활성화시키기 위해 로우로 펄스화된다. 이러한 방식으로 트랜지스터들(Tgd 및 Tini2) 둘 모두를 턴 온시키는 것은 Node1을 포지티브 전력 공급 전압(VDDEL)으로 설정함으로써 픽셀(22)을 초기화한다. 이 시간 동안, 신호
EM(n)은 또한 하이이며, 이는 제1 초기화 트랜지스터(Tini1)가 다이오드(304)의 애노드 단자 상에 초기화 전압(Vini)을 로딩할 수 있게 한다(즉, 애노드 단자가 Vini로 설정됨). 따라서, 시간(t1)으로부터 시간(t2)까지의 기간은 때때로 "초기화" 또는 "애노드 재설정" 페이즈로 지칭된다.
시간(t3)에서, 신호(SCAN2(n))는 로우로 펄스화되며, 이는 트랜지스터(Tdata)를 턴 온시켜 원하는 데이터 값(D(n))을 Node3에 로딩한다. 신호(SCAN1(n))가 이 시간 동안 하이로 유지되기 때문에, 구동 트랜지스터는 다이오드-연결 구성으로 유지되고, 따라서 데이터 신호(Vdata) 및 구동 트랜지스터 임계 전압(Vth) 둘 모두는 저장 커패시터(Cst1) 상으로 샘플링될 것이다. 시간(t4)에서, 트랜지스터(Tgd)를 턴 오프시키기 위해 신호(SCAN1(n))는 로우로 구동되는 한편, 트랜지스터(Tdata)를 턴 오프시키기 위해 신호(SCAN2(n))는 하이로 구동됨으로써, Vth 샘플링 및 데이터 프로그래밍 페이즈를 종료한다. 시간(t5)에서, 신호들(EM(n))은 방출 페이즈를 시작하기 위해 로우로 구동된다.
도 5b의 예에서, Vth 샘플링 및 데이터 프로그래밍 페이즈는 초기화 페이즈에 바로 후속한다. 이는 단지 예시적인 것이며 본 실시예들의 범주를 제한하도록 의도되지 않는다. 원하는 경우, 하나 이상의 OBS 페이즈들이 초기화 페이즈와 데이터 프로그래밍 페이즈 사이에 삽입될 수 있고/있거나, 하나 이상의 OBS 페이즈들이 데이터 프로그래밍 페이즈와 방출 페이즈 사이에 삽입될 수 있다.
도 6은 디스플레이 픽셀(22)의 또 다른 적합한 배열을 도시하는 회로도이다. 도 6의 픽셀 구조체는 도 5a와 관련하여 도시되고 설명된 것과 유사하지만, 대신에 제1 초기화 트랜지스터(Tini')는 p형 실리콘 트랜지스터를 사용하여 구현된다. 도 6에 도시된 바와 같이, 트랜지스터(Tini')와 같은 초기화 트랜지스터는 p-채널 실리콘 트랜지스터이다. 초기화 트랜지스터(Tini')는 방출 페이즈 동안 턴 온되지 않아야 하므로, 초기화 트랜지스터(Tini')는 더 이상 신호(EM(n))에 의해 제어되지 않아야 하지만, 대신에 신호(EMB(n))로서 표시된 신호(EM(n))의 반전된 버전을 사용하여 제어된다. 이러한 방식으로 구성되면, 트랜지스터들(Tem2 및 Tini')은 결코 동시에 온되지 않을 것이다(예를 들어, 트랜지스터(Tem2)가 온일 때, 트랜지스터(Tini')는 오프될 것이고, 그 반대도 마찬가지임). 픽셀(22)의 나머지 컴포넌트들 및 연결들은 도 5a와 관련하여 이미 설명된 것과 유사하며, 본 실시예를 모호하게 하지 않기 위해 상세히 반복될 필요가 없다. 도 6의 픽셀(22)의 동작은 트랜지스터(Tini1')를 제어하는 추가적인 역 방출 신호(EMB(n))를 제외하고는 도 5b에 도시된 타이밍도와 동일하다.
도 7a는 디스플레이 픽셀(22)의 다른 적합한 배열을 예시한다. 도 7a의 디스플레이 픽셀(22)은, 제1 방출 트랜지스터(Tem1)가 방출 라인(312")이 제공되는 제2 방출 신호(EM2(n))를 수신하도록 구성되는 것을 제외하고는, 도 3a에 도시된 것과 유사한 픽셀 구조체를 갖는다. 다시 말해서, 행 n은 2개의 전용 방출 라인들(312 및 312")을 갖는다. 픽셀(22)의 나머지 컴포넌트들 및 연결들은 도 3a와 관련하여 이미 설명된 것과 동일하며, 본 실시예를 모호하게 하지 않기 위해 다시 상세히 설명될 필요가 없다.
도 7b는 일 실시예에 따른, 도 7a에 도시된 디스플레이 픽셀을 동작시키는 하나의 적합한 방식을 예시하는 타이밍도이다. 시간(t1) 이전에, 방출 신호들(EM1(n) 및 EM2(n)) 둘 모두가 로우이므로, 트랜지스터들(Tem1 및 Tem2) 둘 모두가 온되어 방출 전류가 트랜지스터(Tdrive)로부터 다이오드(304)를 통해 아래로 흐를 수 있게 한다.
초기화/애노드 재설정 페이즈는 시간 t1 내지 t2에서 발생한다. 시간(t1)에서, 신호(EM1(n))는 제2 방출 트랜지스터(Tem2)를 턴 오프시키기 위해 10개의 행 기간들(10H) 동안 하이로 구동되는 한편, 신호(SCAN1(n))는 게이트 설정 트랜지스터(Tgd)를 턴 온시키기 위해 2개의 행 기간들(2H) 동안 하이로 구동된다. 신호(EM2(n))가 여전히 로우이기 때문에, 트랜지스터(Tem1)는 여전히 온이고, 이는 Node2를 VDDEL까지 끌어 당긴다. 이 시간 동안, 하이 EM1(n) 신호는 또한, 다이오드(304)의 애노드 단자 상에 초기화 전압(Vini)을 로딩하는 트랜지스터(Tini)를 턴 온시킨다. 초기화/AR 재설정 단계는 트랜지스터(Tem1)를 디스에이블하기 위해 시간(t2)에서 4개의 행 기간들(4H) 동안 신호(EM2(n))가 하이로 구동될 때 종료된다.
온-바이어스 응력(OBS) 페이즈는 시간 t3 내지 t4에서 발생한다. 시간(t3)에, 신호(SCAN2(n))는 일부 0이 아닌 데이터 값을 Node3 상에 로딩하기 위해 트랜지스터(Tdata)를 일시적으로 활성화시키기 위해 로우로 펄스화된다. 트랜지스터(Tgd)가 현재 오프 상태(즉, Node2가 여전히 VDDEL의 이전의 초기화된 레벨에 있음)인 상태에서 Vth 및 데이터 샘플링이 아직 발생하지 않는다. 도 3b와 관련하여 전술된 바와 같이, 이러한 방식으로 사전 응력을 수행하는 것은 구동 트랜지스터 Vth 히스테리시스를 완화시키고 제1 프레임 응답을 개선하는 것을 도울 수 있다.
Vth 샘플링 및 데이터 기록 페이즈는 시간 t5 내지 t6에서 발생한다. 시간(t5)에서, 신호(EM2(n))가 4개의 행 기간들(4H) 동안 하이로 구동되는 동안 그리고 신호(SCAN1(n))가 하이인 동안 신호(SCAN2(n))는 로우로 펄스화된다. 이러한 방식으로 동작되면, 트랜지스터(Tem1)가 턴 오프되는 동안(예를 들어, 이로써 Node1이 전압 레벨들을 변화시킬 수 있게 하는 동안) 그리고 트랜지스터(Tdrive)를 다이오드-연결 구성으로 배치하기 위해 트랜지스터(Tgd)가 턴 온되는 동안(예를 들어, 이로써 Node1 및 Node2 둘 모두를 [Vdata + Vth]로 바이어싱함), 행 n에 대해 의도된 원하는 데이터 신호가 트랜지스터(Tdata)를 사용하여 Node3 상에 로딩될 수 있다. 따라서, 시간(t6)에서의 데이터 프로그래밍 페이즈의 종료 시에, Vdata 및 Vth 둘 모두의 값은 저장 커패시터(Cst1) 상에 샘플링될 것이다. 시간(t7)에서, 신호들(EM1(n) 및 EM2(n)) 둘 모두는 로우로 구동되고, 대응하는 양의 방출 전류가 OLED(304)를 통해 흐르게 할 것이다.
도 8a는 디스플레이 픽셀(22)의 일부만을 도시하는 회로도이다. 도 8a에 도시된 바와 같이, 픽셀(22)은 적어도 OLED(304), 트랜지스터(Tdrive)(예를 들어, 반전도성-산화물 트랜지스터로서 구현된 구동 트랜지스터), 구동 트랜지스터의 게이트 단자 및 OLED(304)의 애노드 단자에 걸쳐 결합된 저장 커패시터(Cst1), 및 구동 트랜지스터 및 OLED(304)와 직렬로 결합된 방출 트랜지스터(Tem)(예를 들어, p형 실리콘 트랜지스터로서 구현된 트랜지스터)를 포함할 수 있다. 일반적으로, 픽셀(22)은, (타원들로 표시된 바와 같이) 구동 트랜지스터의 게이트 단자에 결합되고, 구동 트랜지스터의 드레인 단자에 결합되고, 구동 트랜지스터의 소스 단자에 결합되고/되거나, OLED의 애노드 단자에 결합된 추가적인 트랜지스터들을 포함할 수 있다. 일반적으로, 트랜지스터(Tdrive)의 게이트 단자에 실제로 전류가 흐르지 않을 수 있기 때문에, 저장 커패시터의 제1 단자(즉, 트랜지스터(Tdrive)의 게이트 단자에 연결된 단자)는 고 임피던스 노드로 간주될 수 있는 한편, 저장 커패시터의 제2 단자(즉, OLED의 애노드 단자에 연결된 단자)는 방출 전류의 경로를 따라 놓이기 때문에 저 임피던스 노드로 간주될 수 있다.
도 8b는 도 8a의 디스플레이 픽셀(22)의 하나의 적합한 배열을 도시하는 측단면도이다. 도 8b에 도시된 바와 같이, 픽셀(22)은 폴리이미드 기판(800)과 같은 기판, 기판 상에 형성된 하나 이상의 버퍼 층들(802), 버퍼 층들(802) 상에 형성된 LTPS 재료(804)와 같은 활성 실리콘 재료, 실리콘 재료 위에 형성된 제1 게이트 절연(GI1) 층(806), 제1 게이트 절연 층(806) 상에 형성된 제1 게이트 전도체(GE1) 층(808), 제1 게이트 전도체 층(808) 위에 형성된 제1 층간 유전체(ILD1) 필름(810), 층(810) 상에 형성된 제2 게이트 전도체(GE2) 층(812), 제2 게이트 전도체 층(812) 위에 형성된 제2 층간 유전체(ILD2) 필름(814), 층(814) 상에 형성된 IGZO 재료(816)와 같은 활성 반전도성-산화물 재료, 반전도성-산화물(IGZO) 재료(816) 위에 형성된 제2 게이트 절연(GI2) 층(818), 제2 게이트 절연 층(818) 위에 형성된 산화물 게이트(OxGE) 층(820), 산화물 게이트 층(820) 위에 형성되고 층(814)을 커버하는 제3 층간 유전체(Ox-ILD) 필름(822)을 포함할 수 있다.
도 8b의 예에서, 적어도 하나의 평탄화 층(PLN)이 층(822) 위에 형성된다. 그러나, 이 배열은 단지 예시적인 것이며 본 실시예들의 범주를 제한하도록 의도되지 않는다. 원하는 경우, 적어도 2개의 평탄화 층들이 전체 디스플레이 스택에 구현될 수 있다. 사용될 수 있는 그러한 이중 평탄화 층 구성은 Ono 등(2017년 10월 10일에 출원된 공동 소유의 미국 특허 출원 제15/729,330호)에서 상세히 설명되며, 이는 그 전체가 참조로 본원에 포함된다. 애노드 단자는 하나 이상의 평탄화 층(들)(PLN) 상에 형성될 수 있다. 픽셀 한정 층(PDL)이 애노드 층 위에 형성될 수 있다. 픽셀(22)은 본 실시예들을 모호하게 하지 않기 위해 본원에서 도시 및 설명되지 않은 다른 픽셀 구조체들, 예컨대, 발광 층, 캐소드 층, 및 캡슐화 층들을 포함할 수 있다.
도 8b의 적층체에서, 반전도성-산화물 트랜지스터(Tdrive)는 실리콘 트랜지스터(Tem) 위에 형성된다. 구동 트랜지스터(Tdrive)에는 또한 층(812)을 사용하여 형성된 최하부 게이트 광 차폐부가 제공될 수 있다. 특히, 저장 커패시터(Cst1)는 층(808)을 사용하여 구현된 제1 단자 및 층(812)을 사용하여 구현된 제2 단자를 갖는다. 점선 경로들(890-1 및 890-2)에 의해 개략적으로 도시된 바와 같이, 트랜지스터(Tdrive)의 최상부 게이트 전도체(820)는 저장 커패시터의 제1 단자에 결합된다. 저장 커패시터의 제2 단자는 연관된 소스-드레인 접촉 비아들을 통해 트랜지스터(Tem) 및 애노드 단자에 결합된다.
도 8b의 배열에서, 트랜지스터(Tdrive)의 게이트 전도체(820)와 인접 픽셀(22')의 애노드 단자 사이에 큰 기생 커패시턴스(Cx)가 있을 수 있다. 이러한 기생 커패시턴스는 이웃하는 픽셀들 사이의 원하지 않는 크로스토크를 초래할 수 있다. 이러한 방식으로 생성된 픽셀 크로스토크는 트랜지스터(Tdrive)의 게이트 단자에서의 전압을 교란시킬 수 있으며, 이는 고 임피던스 노드이기 때문에 특히 잡음에 취약하다. 따라서, 반전도성-산화물 트랜지스터(Tdrive)의 게이트 단자에서의 픽셀 크로스토크를 완화시키기 위한 개선된 방식을 제공하는 것이 바람직할 것이다.
일 실시예에 따르면, 도 8c는 저장 커패시터가 반전도성-산화물 구동 트랜지스터의 최상부 상에 적층되는 단면을 예시한다. 도 8c에 도시된 바와 같이, 픽셀(22)은 폴리이미드 기판(800)과 같은 기판/캐리어, 기판 상에 형성된 하나 이상의 버퍼 층들(802), 버퍼 층들(802) 상에 형성된 LTPS 재료(804)와 같은 활성 실리콘 재료, 실리콘 재료(804) 위에 형성된 제1 게이트 절연(GI1) 층(806), 제1 게이트 절연 층(806) 상에 형성된 제1 게이트 전도체(GE1) 층(808), 제1 게이트 전도체 층(808) 위에 형성된 층간 유전체(ILD) 필름(811), 층(811) 상에 형성된 IGZO 재료(816)와 같은 활성 반전도성-산화물 재료, 반전도성-산화물(IGZO) 재료(816) 위에 형성된 제2 게이트 절연(GI2) 층(818), 제2 게이트 절연 층(818) 위에 형성된 산화물 게이트(OxGE) 층(820), 산화물 게이트 층(820) 위에 형성되고 층(808)을 커버하는 제1 산화물 층간 유전체(Ox-ILD1) 필름(822), 층(822) 상에 형성된 다른 게이트 전도체(GE2) 층(823), 및 게이트 층(823) 위에 형성되고 층(822)을 커버하는 제2 산화물 층간 유전체(Ox-ILD2) 필름(825)을 포함할 수 있다. 층(811)은 때때로 산화물 완충 층으로 지칭된다.
도 8b의 예에서, 적어도 하나의 평탄화 층(PLN)이 층(825) 위에 형성된다. 그러나, 이 배열은 단지 예시적인 것이며 본 실시예들의 범주를 제한하도록 의도되지 않는다. 원하는 경우, 적어도 2개의 평탄화 층들이 전체 디스플레이 스택에 구현될 수 있다. 사용될 수 있는 그러한 이중 평탄화 층 구성은 Ono 등(2017년 10월 10일에 출원된 공동 소유의 미국 특허 출원 제15/729,330호)에서 상세히 설명되며, 이는 그 전체가 참조로 본원에 포함된다. 애노드 단자는 하나 이상의 평탄화 층(들)(PLN) 상에 형성될 수 있다. 픽셀 한정 층(PDL)이 애노드 층 위에 형성될 수 있다. 픽셀(22)은 본 실시예들을 모호하게 하지 않기 위해 본원에서 도시 및 설명되지 않은 다른 픽셀 구조체들, 예컨대, 발광 층, 캐소드 층, 및 캡슐화 층들을 포함할 수 있다.
도 8c의 적층체에서, 반전도성-산화물 트랜지스터(Tdrive)는 실리콘 트랜지스터(Tem) 위에 형성된다. 구동 트랜지스터(Tdrive)에는 또한 층(808)을 사용하여 형성된 최하부 게이트 구조체가 제공될 수 있다. 원하는 경우, 최하부 게이트 구조체는 듀얼/이중 게이트 반전도성-산화물 트랜지스터에서 광 차폐부로서 및/또는 활성 최하부 게이트로서 역할을 할 수 있다. 하나의 적합한 배열에서, 최하부 게이트 전도체는 구동 트랜지스터의 연관된 소스 단자에 단락될 수 있거나(예를 들어, 도 8a의 연결(880-1) 참조) 구동 트랜지스터의 연관된 게이트 단자에 접속될 수 있다(예를 들어, 도 8a의 연결(880-2) 참조). 반전도성-산화물 구동 트랜지스터의 최하부 게이트 구조체 및 실리콘 트랜지스터(Tem)의 최상부 게이트 전도체는 또한 (예를 들어, 층(808)을 사용하여) 동일한 전도성 층으로부터 형성될 수 있다.
도 8d는 반전도성-산화물 구동 트랜지스터의 최하부 게이트 단자가 그의 소스 단자에 어떻게 연결될 수 있는지를 도시하는 최상부 레이아웃 도면이다. 도 8d에 도시된 바와 같이, 트랜지스터(Tdrive)의 소스는, 점선 연결 경로(880-1)로 표시된 바와 같이, 접촉 홀들(830 및 832)을 형성함으로써 그의 최하부 게이트 구조체(GE1)에 결합될 수 있다. 접촉 홀(832)은 접촉 홀(830)과 동시에 제조될 수 있다. 층(834)은 트랜지스터(Tdrive)의 소스 단자를 표현할 수 있다. 층(808)은 트랜지스터(Tdrive)의 최하부 게이트 층을 표현할 수 있다. 층(816)은 반전도성-산화물 재료(예를 들어, IGZO, ITZO 등)를 표현할 수 있다. 층(840)은 방출 페이즈 동안 트랜지스터(Tdrive)의 소스에 연결될 수 있는 GE2 층을 표현할 수 있다. 층(820)은 트랜지스터(Tdrive)의 최상부 게이트 전도체를 표현할 수 있다. 층(842)은 트랜지스터(Tdrive)의 드레인 단자를 표현할 수 있다. 층(844)은 트랜지스터(Tdrive)의 게이트 단자를 표현할 수 있다.
도 8e는 반전도성-산화물 구동 트랜지스터의 최하부 게이트 단자가 그의 최상부 게이트 단자에 어떻게 연결될 수 있는지를 도시하는 최상부 레이아웃 도면이다. 도 8e에 도시된 바와 같이, 트랜지스터(Tdrive)의 최상부 게이트 구조체는, 점선 연결 경로(880-2)로 표시된 바와 같이, 접촉 홀들(830 및 832)을 형성함으로써 그의 최하부 게이트 구조체에 결합될 수 있다. 접촉 홀(832)은 접촉 홀(830)과 동시에 제조될 수 있다. 층(834)은 트랜지스터(Tdrive)의 소스 단자를 표현할 수 있다. 층(808)은 트랜지스터(Tdrive)의 최하부 게이트 층을 표현할 수 있다. 층(816)은 반전도성-산화물 재료(예를 들어, IGZO, ITZO 등)를 표현할 수 있다. 층(840)은 GE2 층을 표현할 수 있다. 층(820)은 트랜지스터(Tdrive)의 최상부 게이트 전도체를 표현할 수 있다. 층(842)은 트랜지스터(Tdrive)의 드레인 단자를 표현할 수 있다. 층(844)은 트랜지스터(Tdrive)의 게이트 단자를 표현할 수 있다.
도 8c를 다시 참조하면, 저장 커패시터(Cst1)는 반전도성-산화물 트랜지스터(Tdrive) 위에 적층될 수 있다. 이러한 방식으로 구성된, 게이트 층(820)은 트랜지스터(Tdrive)의 게이트 전도체로서 그리고 커패시터(Cst1)의 최하부 플레이트로서 동시에 역할을 한다. 최상부 게이트 층(823)은 커패시터(Cst1)의 최상부 플레이트로서 역할을 할 수 있다. 커패시터(Cst1)의 최하부 위치는 개략적인 연결된 경로(892)에 의해 표시된 바와 같이, 픽셀(22)의 대응하는 애노드 단자에 결합될 수 있다. 이러한 배열에서, 반전도성-산화물 트랜지스터(Tdrive)의 게이트 전도체는 이제 최상부 게이트 층(823)에 의해 커버되고 차폐된다. 이는 또한 도 8d 및 도 8e에 도시되며, 여기서 차폐 층(840)이 Tdrive의 최상부 게이트 전도체(820)의 풋프린트보다 더 넓다. 그 결과, 이웃하는 픽셀을 갖는 임의의 기생 커패시턴스는, 도 8b의 실시예와 비교하여, 저 임피던스 노드이고 픽셀 크로스토크에 비교적 덜 취약한 커패시터(Cst1)의 최하부 플레이트에만 결합될 것이다. 또한, 게이트 층(840)은 트랜지스터(Tdrive) 위로부터 추가적인 광 차폐부를 제공할 수 있으며, 이는 애노드 층의 더 유연한 패터닝을 가능하게 할 수 있다. 차폐부(840)는 또한 트랜지스터(Tdrive)의 채널 내로의 수소 침투를 방지하거나 완화시키는 것을 도울 수 있다. 하나의 적합한 실시예에서, 최상부 커패시터 전극(840)은 상이한 적층된 금속들을 포함할 수 있다. 예들로서, 최상부 커패시터 전극은 티타늄 또는 텅스텐과 같은 수소-차폐 재료 또는 다른 적합한 수소 차단 재료를 사용하여 형성될 수 있으며, 이는 선택적으로, 몰리브덴, 알루미늄, 구리, 은 또는 다른 상대적으로 더 높은 전도성 금속들과 조합될 수 있다.
다시 말해서, 반전도성-산화물 트랜지스터(Tdrive)의 최상부 상에 직접 커패시터(Cst1)를 형성하는 것은 다음과 같은 기술적 이점들에서 제공하는 것을 도울 수 있다: (1) 임의의 잠재적인 픽셀 크로스토크 문제들을 완화시키기 위한 산화물 게이트 전도체의 전기적 차폐, (2) 보다 유연한 애노드 층 패터닝을 허용하기 위한 반전도성-산화물 트랜지스터의 광학적 차폐, 및 (3) 반전도성-산화물 트랜지스터의 채널 영역 내로의 수소 침투의 차폐.
도 8b 및 도 8c에 도시된 디스플레이 적층체는 도 3 내지 도 7에 예시된 픽셀 배열들 중 임의의 것에 적용될 수 있다. 일반적으로, 디스플레이 픽셀들(22) 내의 다양한 반전도성-산화물 트랜지스터들 중 임의의 것은 도 8c에 도시된 이중 게이트 구조체를 가질 수 있고, 그러한 트랜지스터들의 게이트 전도체들은 선택적으로 도 8c에 도시된 바와 같이 최상부 GE2 층을 사용하여 차폐될 수 있다. 디스플레이 픽셀(22)이 하나 초과의 커패시터를 포함하는 시나리오들에서, 임의의 추가적인 커패시터는 원하는 전기적 및/또는 광학적 보호를 제공하기 위해 반전도성-산화물 트랜지스터들 중 하나 이상의 최상부 상에 또는 LTPS 트랜지스터들 중 하나 이상의 최상부 상에 적층될 수 있다.
도 9는 디스플레이 스택의 상이한 층들에 2개의 반전도성-산화물 트랜지스터들이 형성되는 도 3a의 디스플레이 픽셀의 일부를 도시하는 측단면도이다. 도 9에 도시된 바와 같이, 제1 반전도성-산화물 트랜지스터(Toxide1)는 제1 게이트 절연(GI1) 층(806) 상에 직접 형성된 자신의 활성 반전도성-산화물 층(816-1로 라벨링됨)을 가질 수 있는 반면, 제2 반전도성-산화물 트랜지스터(Toxide2)는 산화물 완충 층들(811) 상에 직접 형성된 자신의 활성 반전도성-산화물 층(816-2로 라벨링됨)을 가질 수 있다. 다시 말해서, 층(816-1)은 층(816-2) 위에 형성될 수 있고, 반대로 층(816-2)은 층(816-1) 아래에 형성된다. 트랜지스터들(Toxide1 및 Toxide2)의 산화물 층들이 상이한 층들에 형성되지만, 트랜지스터(Toxide1)의 게이트(820) 및 트랜지스터(Toxide2)의 게이트(820)는 동일한 층에 형성될 수 있다. 제2 게이트 절연(GI2) 층(818)은 게이트 층(820) 바로 아래에 형성될 수 있다. 제1 산화물 ILD 층(822)은 층(820) 위에 형성될 수 있고, 제2 산화물 ILD 층(825)은 층(822) 상에 형성될 수 있다. 트랜지스터(Toxide1)는 트랜지스터(Toxide2)의 게이트 절연체 두께보다 더 크거나, 더 작거나 동일한 게이트 절연체 두께를 가질 수 있다.
하나의 적합한 배열에서, Toxide1은 구동 트랜지스터(Tdrive)를 표현할 수 있는 반면, Toxide2는 게이트 설정 트랜지스터(Tgd), 초기화 트랜지스터(Tini), 또는 픽셀(22) 내의 임의의 다른 반전도성-산화물 트랜지스터(존재하는 경우)를 표현할 수 있다. 다른 적합한 배열에서, Toxide2는 구동 트랜지스터(Tdrive)를 표현할 수 있는 반면, Toxide1은 게이트 설정 트랜지스터(Tgd), 초기화 트랜지스터(Tini), 또는 픽셀(22) 내의 임의의 다른 반전도성-산화물 트랜지스터(존재하는 경우)를 표현할 수 있다. 도 9의 예에서, 저장 커패시터(Cst)는 산화물 게이트 층(820)을 사용하여 형성된 최하부 플레이트 및 게이트 금속 층(823)을 사용하여 형성된 최상부 플레이트를 가질 수 있다.
도 9의 예는 하나의 평탄화 층만을 도시한다. 그러나, 이 배열은 단지 예시적인 것이며 본 실시예들의 범주를 제한하도록 의도되지 않는다. 원하는 경우, 적어도 2개의 평탄화 층들이 전체 디스플레이 스택에 구현될 수 있다. 사용될 수 있는 그러한 이중 평탄화 층 구성은 Ono 등(2017년 10월 10일에 출원된 공동 소유의 미국 특허 출원 제15/729,330호)에서 상세히 설명되며, 이는 그 전체가 참조로 본원에 포함된다. 또한, 도 9의 예는 반전도성-산화물 트랜지스터들(Toxide1 및 Toxide2)에 대해 측방향으로 형성된 저장 커패시터(Cst1)를 도시한다(예를 들어, OxGE를 사용하여 형성된 하나의 전극 및 GE2를 사용하여 형성된 다른 전극을 갖는 커패시터(Cst1) 참조). 이러한 구성은 또한 단지 예시적이다. 원하는 경우, 저장 커패시터(Cst1)는 향상된 전기적, 광학적 및 수소 침투 차폐를 제공하기 위해 도 8b에 도시된 유형의 배열을 사용하여 Toxide1 또는 Toxide2의 최상부 상에 적층될 수 있다.
실시예에 따르면, 디스플레이 픽셀이 제공되며, 이는 애노드 단자 및 캐소드 단자를 갖는 유기 발광 다이오드; 유기 발광 다이오드와 직렬로 결합된 반전도성-산화물 구동 트랜지스터 - 반전도성-산화물 구동 트랜지스터는 게이트 단자, 드레인 단자 및 소스 단자를 가짐 -; 및 반전도성-산화물 구동 트랜지스터의 게이트 단자에 결합된 제1 단자 및 유기 발광 다이오드의 애노드 단자에 결합된 제2 단자를 갖는 저장 커패시터를 포함한다.
다른 실시예에 따르면, 디스플레이 픽셀은 반전도성-산화물 구동 트랜지스터의 드레인 단자와 게이트 단자에 걸쳐 결합된 반전도성-산화물 게이트 전압 설정 트랜지스터를 포함한다.
다른 실시예에 따르면, 디스플레이 픽셀은 초기화 전압이 제공되는 초기화 라인; 및 유기 발광 다이오드의 애노드 단자와 초기화 라인 사이에 결합된 반전도성-산화물 초기화 트랜지스터를 포함한다.
다른 실시예에 따르면, 디스플레이 픽셀은 초기화 전압이 제공되는 초기화 라인; 및 유기 발광 다이오드의 애노드 단자와 초기화 라인 사이에 결합된 반전도성-산화물 초기화 트랜지스터를 포함한다.
다른 실시예에 따르면, 디스플레이 픽셀은 반전도성-산화물 구동 트랜지스터와 유기 발광 다이오드의 애노드 단자 사이에 직렬로 결합된 p형 실리콘 방출 트랜지스터를 포함한다.
다른 실시예에 따르면, p형 실리콘 방출 트랜지스터 및 반전도성-산화물 초기화 트랜지스터는 방출 제어 회로에 의해 생성된 방출 제어 신호를 수신하도록 구성된다.
다른 실시예에 따르면, 디스플레이 픽셀은 포지티브 전력 공급 라인; 및 포지티브 전력 공급 라인과 반전도성-산화물 구동 트랜지스터 사이에 직렬로 결합된 추가 p형 실리콘 방출 트랜지스터를 포함한다.
다른 실시예에 따르면, 디스플레이 픽셀은 데이터 라인; 및 반전도성-산화물 구동 트랜지스터의 소스 단자와 데이터 라인 사이에 결합된 p형 실리콘 데이터 로딩 트랜지스터를 포함한다.
다른 실시예에 따르면, 디스플레이 픽셀은 반전도성-산화물 게이트 전압 설정 트랜지스터에 제1 스캔 신호를 제공하도록 구성된 제1 스캔 라인; 및 p형 실리콘 데이터 로딩 트랜지스터에 제2 스캔 신호를 제공하도록 구성된 제2 스캔 라인을 포함한다.
다른 실시예에 따르면, 저장 커패시터는 반전도성-산화물 구동 트랜지스터에 대한 차폐를 제공하기 위해 반전도성-산화물 구동 트랜지스터 위에 적층된다.
다른 실시예에 따르면, 반전도성-산화물 구동 트랜지스터는 활성 반전도성-산화물 재료; 활성 반전도성-산화물 재료 위에 형성된 최상부 게이트 전도체; 및 활성 반전도성-산화물 재료 아래에 형성되고 반전도성-산화물 구동 트랜지스터의 게이트 단자 또는 소스 단자 중 선택된 하나에 결합되는 최하부 게이트 전도체를 포함한다.
일 실시예에 따르면, 디스플레이가 제공되고, 이는 실리콘 트랜지스터; 실리콘 트랜지스터 위에 형성된 반전도성-산화물 트랜지스터; 및 반전도성-산화물 트랜지스터 위에 적층된 저장 커패시터를 포함하고, 저장 커패시터는 픽셀 크로스토크를 감소시키고, 반전도성-산화물 트랜지스터를 적어도 부분적으로 차폐함으로써 반전도성-산화물 트랜지스터의 채널 내로 수소가 침투하는 것을 방지하도록 구성된다.
다른 실시예에 따르면, 저장 커패시터는 반전도성-산화물 트랜지스터의 게이트 단자에 직접 연결된 제1 단자 및 실리콘 트랜지스터의 드레인 단자에 직접 연결된 제2 단자를 갖는다.
다른 실시예에 따르면, 반전도성-산화물 트랜지스터는 최하부 게이트 전도체를 갖고, 실리콘 트랜지스터는 최상부 게이트 전도체를 갖고, 반전도성-산화물 트랜지스터의 최하부 게이트 전도체 및 실리콘 트랜지스터의 최상부 게이트 전도체는 동일한 전도성 층으로부터 형성된다.
다른 실시예에 따르면, 반전도성-산화물 트랜지스터는 제1 게이트 전도체; 및 반전도성-산화물 트랜지스터의 게이트 단자 또는 소스 단자 중 선택된 하나에 결합된 제2 게이트 전도체를 포함한다.
다른 실시예에 따르면, 반전도성-산화물 트랜지스터는 저장 커패시터의 최하부 플레이트로서 구성된 게이트 전도체를 갖는다.
다른 실시예에 따르면, 저장 커패시터는 반전도성-산화물 트랜지스터의 게이트 전도체를 덮는 최상부 플레이트를 갖고, 저장 커패시터의 최상부 플레이트는 반전도성-산화물 트랜지스터에 대한 전기적 차폐 및 광학적 차폐를 제공한다.
일 실시예에 따르면, 디스플레이가 제공되며, 이는 애노드 단자 및 캐소드 단자를 갖는 발광 다이오드; 제1 층에 형성되고 제1 게이트 전도체를 갖는 반전도성-산화물 재료를 갖는 제1 반전도성-산화물 트랜지스터 - 제1 반전도성-산화물 트랜지스터는 발광 다이오드의 애노드 단자에 결합된 구동 트랜지스터를 포함함 -; 및 제1 층과 상이한 제2 층에 형성되고 제2 게이트 전도체를 갖는 반도체 재료를 갖는 제2 반전도성-산화물 트랜지스터를 포함한다.
다른 실시예에 따르면, 제1 게이트 전도체 및 제2 게이트 전도체는 동일한 게이트 층에 형성된다.
다른 실시예에 따르면, 디스플레이는 제1 반전도성-산화물 트랜지스터의 반도체 재료 아래에 형성된 제1 게이트 금속; 및 제2 반전도성-산화물 트랜지스터의 반도체 재료 아래에 형성된 제2 게이트 금속을 포함하고, 제1 게이트 금속 및 제2 게이트 금속은 동일한 게이트 금속 층에 형성된다.
다른 실시예에 따르면, 디스플레이는 애노드 단자와 제1 게이트 전도체 사이에 형성된 하나의 평탄화 층만을 포함한다.
다른 실시예에 따르면, 제1 층은 제2 층 위 또는 아래에 있다.
다른 실시예에 따르면, 디스플레이는 제1 게이트 전도체와 동일한 게이트 층에 형성된 제1 단자를 갖는 저장 커패시터를 포함한다.
다른 실시예에 따르면, 저장 커패시터는 제1 단자 위의 금속 층에 형성된 제2 단자를 갖는다.
전술한 내용은 단지 예시적인 것이며, 설명된 실시예들의 범주 및 기술적 사상을 벗어남이 없이, 당업자에 의해 다양한 수정들이 이루어질 수 있다. 전술한 실시예들은 개별적으로 또는 임의의 조합으로 구현될 수 있다.

Claims (24)

  1. 디스플레이 픽셀로서,
    애노드 단자 및 캐소드 단자를 갖는 유기 발광 다이오드;
    상기 유기 발광 다이오드와 직렬로 결합된 반전도성-산화물 구동 트랜지스터 - 상기 반전도성-산화물 구동 트랜지스터는 게이트 단자, 드레인 단자 및 소스 단자를 가짐 -; 및
    상기 반전도성-산화물 구동 트랜지스터의 상기 게이트 단자에 결합된 제1 단자 및 상기 유기 발광 다이오드의 상기 애노드 단자에 결합된 제2 단자를 갖는 저장 커패시터를 포함하는, 디스플레이 픽셀.
  2. 제1항에 있어서,
    상기 반전도성-산화물 구동 트랜지스터의 상기 드레인 단자와 상기 게이트 단자에 걸쳐 결합된 반전도성-산화물 게이트 전압 설정 트랜지스터를 더 포함하는, 디스플레이 픽셀.
  3. 제1항에 있어서,
    초기화 전압이 제공되는 초기화 라인; 및
    상기 유기 발광 다이오드의 상기 애노드 단자와 상기 초기화 라인 사이에 결합된 반전도성-산화물 초기화 트랜지스터를 더 포함하는, 디스플레이 픽셀.
  4. 제2항에 있어서,
    초기화 전압이 제공되는 초기화 라인; 및
    상기 유기 발광 다이오드의 상기 애노드 단자와 상기 초기화 라인 사이에 결합된 반전도성-산화물 초기화 트랜지스터를 더 포함하는, 디스플레이 픽셀.
  5. 제4항에 있어서,
    상기 반전도성-산화물 구동 트랜지스터와 상기 유기 발광 다이오드의 상기 애노드 단자 사이에 직렬로 결합된 p형 실리콘 방출 트랜지스터를 더 포함하는, 디스플레이 픽셀.
  6. 제5항에 있어서, 상기 p형 실리콘 방출 트랜지스터 및 상기 반전도성-산화물 초기화 트랜지스터는 방출 제어 회로에 의해 생성된 방출 제어 신호를 수신하도록 구성되는, 디스플레이 픽셀.
  7. 제5항에 있어서,
    포지티브 전력 공급 라인; 및
    상기 포지티브 전력 공급 라인과 상기 반전도성-산화물 구동 트랜지스터 사이에 직렬로 결합된 추가 p형 실리콘 방출 트랜지스터를 더 포함하는, 디스플레이 픽셀.
  8. 제7항에 있어서,
    데이터 라인; 및
    상기 반전도성-산화물 구동 트랜지스터의 상기 소스 단자와 상기 데이터 라인 사이에 결합된 p형 실리콘 데이터 로딩 트랜지스터를 더 포함하는, 디스플레이 픽셀.
  9. 제8항에 있어서,
    상기 반전도성-산화물 게이트 전압 설정 트랜지스터에 제1 스캔 신호를 제공하도록 구성된 제1 스캔 라인; 및
    상기 p형 실리콘 데이터 로딩 트랜지스터에 제2 스캔 신호를 제공하도록 구성된 제2 스캔 라인을 더 포함하는, 디스플레이 픽셀.
  10. 제1항에 있어서, 상기 저장 커패시터는 상기 반전도성-산화물 구동 트랜지스터에 대한 차폐를 제공하기 위해 상기 반전도성-산화물 구동 트랜지스터 위에 적층되는, 디스플레이 픽셀.
  11. 제1항에 있어서, 상기 반전도성-산화물 구동 트랜지스터는,
    활성 반전도성-산화물 재료;
    상기 활성 반전도성-산화물 재료 위에 형성된 최상부 게이트 전도체; 및
    상기 활성 반전도성-산화물 재료 아래에 형성되고 상기 반전도성-산화물 구동 트랜지스터의 상기 게이트 단자 또는 상기 소스 단자 중 선택된 하나에 결합되는 최하부 게이트 전도체를 포함하는, 디스플레이 픽셀.
  12. 디스플레이로서,
    실리콘 트랜지스터;
    상기 실리콘 트랜지스터 위에 형성된 반전도성-산화물 트랜지스터; 및
    상기 반전도성-산화물 트랜지스터 위에 적층된 저장 커패시터를 포함하고, 상기 저장 커패시터는 픽셀 크로스토크를 감소시키고, 상기 반전도성-산화물 트랜지스터를 적어도 부분적으로 차폐함으로써 상기 반전도성-산화물 트랜지스터의 채널 내로 수소가 침투하는 것을 방지하도록 구성되는, 디스플레이.
  13. 제12항에 있어서, 상기 저장 커패시터는 상기 반전도성-산화물 트랜지스터의 게이트 단자에 직접 연결된 제1 단자 및 상기 실리콘 트랜지스터의 드레인 단자에 직접 연결된 제2 단자를 갖는, 디스플레이.
  14. 제12항에 있어서, 상기 반전도성-산화물 트랜지스터는 최하부 게이트 전도체를 갖고, 상기 실리콘 트랜지스터는 최상부 게이트 전도체를 갖고, 상기 반전도성-산화물 트랜지스터의 상기 최하부 게이트 전도체 및 상기 실리콘 트랜지스터의 상기 최상부 게이트 전도체는 동일한 전도성 층으로부터 형성되는, 디스플레이.
  15. 제12항에 있어서, 상기 반전도성-산화물 트랜지스터는,
    제1 게이트 전도체; 및
    상기 반전도성-산화물 트랜지스터의 게이트 단자 또는 소스 단자 중 선택된 하나에 결합된 제2 게이트 전도체를 포함하는, 디스플레이.
  16. 제12항에 있어서, 상기 반전도성-산화물 트랜지스터는 상기 저장 커패시터의 최하부 플레이트로서 구성된 게이트 전도체를 갖는, 디스플레이.
  17. 제12항에 있어서, 상기 저장 커패시터는 상기 반전도성-산화물 트랜지스터의 상기 게이트 전도체를 덮는 최상부 플레이트를 갖고, 상기 저장 커패시터의 상기 최상부 플레이트는 상기 반전도성-산화물 트랜지스터에 대한 전기적 차폐 및 광학적 차폐를 제공하는, 디스플레이.
  18. 디스플레이로서,
    애노드 단자 및 캐소드 단자를 갖는 발광 다이오드;
    제1 층에 형성되고 제1 게이트 전도체를 갖는 반전도성-산화물 재료를 갖는 제1 반전도성-산화물 트랜지스터 - 상기 제1 반전도성-산화물 트랜지스터는 상기 발광 다이오드의 상기 애노드 단자에 결합된 구동 트랜지스터를 포함함 -; 및
    상기 제1 층과 상이한 제2 층에 형성되고 제2 게이트 전도체를 갖는 반도체 재료를 갖는 제2 반전도성-산화물 트랜지스터를 포함하는, 디스플레이.
  19. 제18항에 있어서, 상기 제1 게이트 전도체 및 상기 제2 게이트 전도체는 동일한 게이트 층에 형성되는, 디스플레이.
  20. 제18항에 있어서,
    상기 제1 반전도성-산화물 트랜지스터의 상기 반도체 재료 아래에 형성된 제1 게이트 금속; 및
    제2 반전도성-산화물 트랜지스터의 상기 반도체 재료 아래에 형성된 제2 게이트 금속을 더 포함하고, 상기 제1 게이트 금속 및 상기 제2 게이트 금속은 동일한 게이트 금속 층에 형성되는, 디스플레이.
  21. 제18항에 있어서, 상기 애노드 단자와 상기 제1 게이트 전도체 사이에 형성된 하나의 평탄화 층만을 더 포함하는, 디스플레이.
  22. 제18항에 있어서, 상기 제1 층은 상기 제2 층 위 또는 아래에 있는, 디스플레이.
  23. 제18항에 있어서,
    상기 제1 게이트 전도체와 동일한 게이트 층에 형성된 제1 단자를 갖는 저장 커패시터를 더 포함하는, 디스플레이.
  24. 제23항에 있어서, 상기 저장 커패시터는 상기 제1 단자 위의 금속 층에 형성된 제2 단자를 갖는, 디스플레이.
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