JP2023552225A - 低減された温度輝度感度を有するディスプレイ - Google Patents
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Abstract
ディスプレイは、画素のアレイを含み得る。アレイ内の各画素は、駆動トランジスタに結合された有機発光ダイオードと、データローディングトランジスタと、データ電荷を蓄積するための第1のキャパシタと、第2のキャパシタと、を含む。データプログラミングフェーズ中、データローディングトランジスタは、データ値を第1のキャパシタ上にロードするように活性化され得る。データプログラミングフェーズ後、第2のキャパシタは、画素に対する閾値電圧サンプリング時間を拡張する、より低い電圧を受け取るように構成され得る。このように構成して動作させることで、ディスプレイの温度輝度感度を低減することができる。
Description
これは、概して、ディスプレイを有する電子デバイスに関し、より詳細には、有機発光ダイオード(OLED)ディスプレイなどのディスプレイ用のディスプレイドライバ回路に関する。
(関連出願の相互参照)
本出願は、2021年10月14日に出願された米国特許出願第17/501,530号、及び2020年12月9日に出願された米国仮特許出願第63/123,385号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。
(関連出願の相互参照)
本出願は、2021年10月14日に出願された米国特許出願第17/501,530号、及び2020年12月9日に出願された米国仮特許出願第63/123,385号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。
電子デバイスは、多くの場合、ディスプレイを含む。例えば、携帯電話及びポータブルコンピュータは、ユーザに画像コンテンツを提示するためのディスプレイを含む。OLEDディスプレイは、発光ダイオードに基づく表示画素のアレイを有する。このタイプのディスプレイにおいて、各表示画素は、発光ダイオード、及び発光ダイオードを発光させるデータ信号の印加を制御するための関連する薄膜トランジスタを含む。電子デバイス用の満足のいくOLEDディスプレイを設計することは困難であり得る。
電子デバイスが、表示画素のアレイを有するディスプレイを含んでもよい。表示画素は、有機発光ダイオード表示画素であってもよい。各表示画素は、少なくとも、発光する有機発光ダイオード(OLED)、及び画素の動作を制御するための関連する薄膜トランジスタを含むことができる。
いくつかの実施形態によれば、ゲートドライバ回路、及びゲートドライバ回路に結合された複数の画素を含むディスプレイが提供される。画素のうちの少なくとも1つは、ゲート端子、第1のソース-ドレイン端子、及び第2のソース-ドレイン端子を有する駆動トランジスタと、駆動トランジスタの第2のソース-ドレイン端子に結合されたアノードを有する発光ダイオードと、駆動トランジスタのゲート端子に結合された第1の端子を有し、かつアノードに結合された第2の端子を有する、第1のキャパシタと、駆動トランジスタの第2のソース-ドレイン端子に結合された第1の端子を有し、かつゲートドライバ回路から制御信号を受信するように構成された第2の端子を有する、第2のキャパシタと、を含むことができる。ゲートドライバ回路は、データプログラミング動作時又はその後に制御信号をローに駆動して、画素用の閾値電圧サンプリング時間を拡張することができる。
画素は、駆動トランジスタのゲート端子と第1のソース-ドレイン端子との間に結合されたゲート-ドレイントランジスタと、駆動トランジスタの第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子を有し、かつデータ線に結合された第2のソース-ドレイン端子を有する、データローディングトランジスタと、正電源線に結合された第1のソース-ドレイン端子を有し、かつ駆動トランジスタの第1のソース-ドレイン端子に結合された第2のソース-ドレイン端子を有する、第1の発光トランジスタと、駆動トランジスタの第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子を有し、かつアノードに結合された第2のソース-ドレイン端子を有する、第2の発光トランジスタと、アノードに結合された第1のソース-ドレイン端子を有し、かつ電圧線に結合された第2のソース-ドレイン端子を有する、初期化トランジスタと、を更に含むことができる。
いくつかの実施形態によれば、表示画素を動作させる方法が提供される。表示画素は、発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタと、駆動トランジスタのゲート端子とドレイン端子との間に結合されたゲート-ドレイントランジスタと、データローディングトランジスタと、駆動トランジスタのゲート端子に結合された第1のキャパシタと、駆動トランジスタのソース端子に結合された第2のキャパシタと、を含むことができる。方法は、データプログラミング及び閾値電圧サンプリングフェーズ中に、ゲート-ドレイントランジスタが活性化されている間に、データローディングトランジスタを使用してデータを表示画素内にロードすることと、データローディングトランジスタを非活性化した後に、制御信号を第2のキャパシタに印加して第1のキャパシタを放電させることと、を含むことができる。制御信号は、画素アレイの周辺に形成されたゲートドライバを使用して生成することができる。制御信号は、任意選択的に、データローディングトランジスタのゲート端子にルーティングされてもよい。方法は、ゲート-ドレイントランジスタが非活性化されている間にデータローディングトランジスタを活性化することによって、データプログラミング及び閾値電圧サンプリングフェーズの前に、オンバイアスストレス動作を実行することを更に含むことができる。
いくつかの実施形態によれば、ディスプレイが提供され、ディスプレイは、基板と、基板の上に形成され、かつ駆動トランジスタ用の活性領域を形成する、半導体酸化物層であって、駆動トランジスタが、第1のソース-ドレイン端子、第2のソース-ドレイン端子、及びゲート端子を有する、半導体酸化物層と、半導体酸化物層の上に形成された第1の金属層であって、駆動トランジスタのゲート端子及び第1のキャパシタの下部端子を形成する部分を有する、第1の金属層と、第1の金属層の上に形成された第2の金属層であって、第1のキャパシタの上部端子を形成する部分を有する、第2の金属層と、を含み、駆動トランジスタの第2のソース-ドレイン端子が第2のキャパシタに結合され、第2のキャパシタがゲートドライバ信号を受信するように構成されている。
第2のキャパシタは、第1の金属層の別の部分から形成された下部端子を有することができ、かつ第2の金属層の別の部分から形成された上部端子を有することができる。表示画素はまた、第2の金属層の上に形成されたソース-ドレイン金属ルーティング層、及び任意選択的に、基板と半導体酸化物層との間に形成された第3の金属層を含むことができる。第3の金属層は、駆動トランジスタの第2のソース-ドレイン端子に結合することができる。第2のキャパシタは、第3の金属層、第1の金属層、又は第2の金属層の一部から形成された下部端子を有することができ、かつ第1の金属層、第2の金属層、又はソース-ドレイン金属ルーティング層の一部から形成された上部端子を有することができる。
ディスプレイを備え得るタイプの例示的な電子デバイスを、図1に示す。図1に示されるように、電子デバイス10は、制御回路16を有することができる。制御回路16は、デバイス10の動作をサポートするための記憶及び処理回路を含み得る。記憶及び処理回路は、ハードディスクドライブ記憶装置、不揮発性メモリ(例えば、フラッシュメモリ、又は、ソリッドステートドライブを形成するように構成されている他の電気的にプログラム可能な読み出し専用メモリ)、揮発性メモリ(例えば、静的又は動的ランダムアクセスメモリ)などの記憶装置を含み得る。制御回路16内の処理回路は、デバイス10の動作を制御するために使用することができる。処理回路は、1つ以上のマイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、オーディオチップ、特定用途向け集積回路などに基づいてもよい。
入出力デバイス12などのデバイス10内の入出力回路系を使用して、データをデバイス10へ供給することを可能にしてもよく、データをデバイス10から外部デバイスへ提供することを可能にしてもよい。入出力デバイス12は、ボタン、ジョイスティック、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、音源、振動器、カメラ、センサ、発光ダイオード、及び他の状態インジケータ、データポートなどを含むことができる。ユーザは、入出力デバイス12を介してコマンドを供給することによってデバイス10の動作を制御することができ、入出力デバイス12の出力リソースを使用して、デバイス10から状態情報及び他の出力を受信することができる。
入出力デバイス12は、ディスプレイ14などの1つ以上のディスプレイを含み得る。ディスプレイ14は、ユーザからのタッチ入力を収集するためのタッチセンサを含むタッチスクリーンディスプレイであってもよく、又はディスプレイ14はタッチ感応性でなくてもよい。ディスプレイ14のためのタッチセンサは、静電容量式タッチセンサ電極のアレイ、音響タッチセンサ構造体、抵抗性タッチ構成要素、力ベースのタッチセンサ構造体、光ベースのタッチセンサ、又は他の好適なタッチセンサ装置に基づいてもよい。
制御回路系16は、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス10上で実行するために使用されてもよい。デバイス10の動作中、制御回路16上で実行されているソフトウェアは、ディスプレイ14内の画素のアレイを使用して、ディスプレイ14上に画像を表示することができる。デバイス10は、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、ディスプレイ、携帯電話、メディアプレーヤ、腕時計デバイス若しくは他のウェアラブル電子機器、又は他の好適な電子デバイスであってもよい。
ディスプレイ14は、有機発光ダイオードディスプレイであってもよく、又は他のタイプのディスプレイ技術に基づくディスプレイであってもよい。ディスプレイ14が有機発光ダイオード(OLED)ディスプレイである構成が、一例として本明細書で説明される場合がある。しかしながら、これは、単に例示に過ぎない。必要に応じて、デバイス10において任意の好適なタイプのディスプレイが使用されてもよい。
ディスプレイ14は矩形の形状を有してもよく(すなわち、ディスプレイ14は、矩形のフットプリントと、その矩形のフットプリントの周囲に延びている矩形の周縁部を有し得る)、又は他の好適な形状を有してもよい。ディスプレイ14は平らであってもよく、又は湾曲した外形を有してもよい。
ディスプレイ14の一部分の上面図を、図2に示す。図2に示されるように、ディスプレイ14は、基板36上に形成された画素22のアレイを有してもよい。基板36は、ガラス、金属、プラスチック、セラミック、磁器、又は他の基板材料から形成されてもよい。画素22は、(データ信号線、列線などと呼ばれることもある)データ線Dなどの信号経路を介してデータ信号を受信することができ、(ゲート線、走査線、発光制御線、行線などと呼ばれることもある)水平制御線Gなどの制御信号経路を介して、1つ以上の制御信号を受信することができる。ディスプレイ14内には、任意の好適な数(例えば、数十以上、数百以上、又は数千以上)の、画素22の行及び列が存在し得る。
各画素22は、薄膜トランジスタ28及び薄膜キャパシタなどの薄膜トランジスタ回路から形成された画素制御回路の制御下で光24を発光する、発光ダイオード26を有してもよい。薄膜トランジスタ28は、ポリシリコン薄膜トランジスタ、インジウム亜鉛ガリウム酸化物トランジスタなどの半導体酸化物薄膜トランジスタ、又は他の半導体から形成された薄膜トランジスタであってもよい。画素22は、カラー画像を表示する能力をディスプレイ14に提供するために異なる色(例えば、赤色、緑色、及び青色)の発光ダイオードを含んでもよい。
ディスプレイドライバ回路系30を使用して、画素22の動作を制御してもよい。ディスプレイドライバ回路30は、集積回路、薄膜トランジスタ回路、又は他の好適な電子回路から形成することができる。図2のディスプレイドライバ回路30は、経路32を介して、図1の制御回路16などのシステム制御回路と通信するための通信回路を含み得る。経路32は、フレキシブルプリント回路上のトレース、又は他のケーブルから形成することができる。動作中、制御回路(例えば、図1の制御回路16)は、ディスプレイ14上に表示される画像についての情報を、回路30に供給することができる。
表示画素22上に画像を表示するために、ディスプレイドライバ回路30は、クロック信号及び他の制御信号を経路38を介してゲートドライバ回路34などの補助ディスプレイドライバ回路に発行しながら、画像データをデータ線D(例えば、画素22の列を走り下るデータ線)に供給することができる。必要に応じて、ディスプレイドライバ回路30はまた、クロック信号及び他の制御信号をディスプレイ14の反対側のエッジ上のゲートドライバ回路34に供給することができる(例えば、ゲートドライバ回路は、表示画素アレイの2つ以上の側部上に形成されてもよい)。
(水平線制御回路又は行ドライバ回路と呼ばれることもある)ゲートドライバ回路34は、集積回路の一部として実装することができ、及び/又は薄膜トランジスタ回路を使用して実装され得る。ディスプレイ14内の水平/行制御線Gは、ゲート線信号(走査線制御信号)、発光有効化制御信号、及び/又は各行の画素を制御するための他の水平制御信号を搬送することができる。画素22の行ごとに任意の好適な数の水平制御信号(例えば、1つ以上の行制御線、2つ以上の行制御線、3つ以上の行制御線、4つ以上の行制御線、5つ以上の行制御線など)が存在してもよい。
図3は、表示画素22の一部分を示す図である。図3に示されるように、画素22は、少なくとも、トランジスタTdriveなどの駆動トランジスタ、キャパシタCstなどのストレージキャパシタ、スイッチTgdなどの第1のスイッチ、及びスイッチTdataなどの第2のスイッチを含むことができる。駆動トランジスタTdriveは、駆動電流をダイオード26(図2を参照)に供給するように構成され、ゲート(G)端子、ドレイン(D)端子、及びソース(S)端子を有する。トランジスタの電流導電端子を説明するために使用される「ソース」及び「ドレイン」端子という用語は、時には相互交換可能であり、本明細書では「ソース-ドレイン」端子と呼ばれ得る。ストレージキャパシタCstは、トランジスタTdriveのゲート端子に結合されてもよい。スイッチTgd(例えば、n型半導体酸化物トランジスタ、n型シリコントランジスタ、又はp型シリコントランジスタなどの薄膜トランジスタ)は、トランジスタTdriveのドレイン端子とゲート端子との間に結合され、したがって、ゲート-ドレイントランジスタと呼ばれることもある。スイッチTdata(例えば、n型半導体酸化物トランジスタ、n型シリコントランジスタ、又はp型シリコントランジスタなどの薄膜トランジスタ)は、トランジスタTdriveのソース端子とデータ線Dとの間に結合され、したがって、データローディングトランジスタと呼ばれることもある。
実際には、画素22は、プロセス、電圧、及び温度(PVT)の変化の影響を受ける場合がある。そのような変化に起因して、異なる表示画素22間でトランジスタの閾値電圧が変化する可能性がある。駆動トランジスタの閾値電圧における変化により、異なる表示画素22に所望の画像にマッチしない光量を生成させる可能性がある。閾値電圧変化を軽減するための取り組みでは、図3に示されるタイプの表示画素22は、画素内閾値電圧(Vth)補償をサポートするように動作可能であってもよい。画素内Vthキャンセル動作と呼ばれることもある画素内閾値電圧補償動作は、一般に、少なくとも初期化フェーズ、データプログラミング及びVthサンプリングフェーズ、並びに発光フェーズを含むことができる。閾値電圧サンプリングフェーズの間、トランジスタTdriveの閾値電圧は、ストレージキャパシタCstを使用してサンプリングされ得る。その後、発光フェーズの間、トランジスタTdriveから発光ダイオード26内に流れる発光電流は、サンプリングされたVthと相殺される期間を有する。結果として、発光電流は、駆動トランジスタの閾値電圧Vthに依存せず、したがって、駆動トランジスタにおける任意のVth変化の影響を受けないことになる。データプログラミング及びVthサンプリングフェーズの間、電流は、サンプリング電流経路Isampleによって示されるように、スイッチTgd、トランジスタTdrive、及びスイッチTdataを通って流れることができる。
図4Aは、データプログラミング及びVthサンプリングフェーズ中に、トランジスタTdriveのゲート-ソース電圧Vgsがどのように変化し得るかを示すタイミング図である。図4Aでの曲線50によって示されるように、Vgsは、Vthサンプリングフェーズの開始時(時間t0)においてVgs(0)の初期電圧レベルを有することができ、閾値電圧レベルVthに向かって徐々に放電させることができる。実際には、Vthサンプリングフェーズ用の期間は、多くの場合、行アクセス時間によって制約され、これは、Vthがサンプリング時間t_sampleにおいて比較的短い期間内にサンプリングされなければならないことを意味する。時間t_sampleにおいてVthサンプリングフェーズを終了することにより、画素22に、Vth超のΔVである(ΔVは、Vthサンプリング残余量を表す)電圧をサンプリングさせることができる。一般に、Vthサンプリング残余ΔVを最小化することが望ましい。
図4Bは、データプログラミング及びVthサンプリングフェーズ中に、トランジスタTdriveを流れる駆動電流がどのように変化し得るかを示すタイミング図である。図4Bでの曲線52によって示されるように、駆動電流Idsはまた、Vthサンプリングフェーズの開始時において(時間t0において)減少し始めることができる。時間t_sampleにおいてVthサンプリングフェーズを終了することにより、駆動トランジスタを通って流れるIsampleの最終電流レベルをもたらすことになる。
サンプリング電流レベルIsampleは、温度に対するディスプレイの感度に影響を及ぼし得る。図5は、異なるサンプリング電流レベルにおける(温度輝度感度対グレーレベルをプロットした)温度輝度感度プロファイルを示す図である。温度輝度感度は、所定の温度変化に対する輝度における変化に比例してもよい。一般に、温度に対するディスプレイの感度を最小化するために、温度輝度感度を可能な限り0に近く保持することが望ましい。
図5Aに示されるように、曲線60は、第1のIsampleレベルを有する画素に対する温度輝度感度プロファイルをプロットしているが、曲線62は、第1のIsampleレベルよりも低い第2のIsampleレベルを有する画素に対する温度輝度感度プロファイルをプロットしている。特に、より低いグレーレベルにおいて、曲線62は、温度輝度感度レベルS1を有する曲線60よりも0に近い温度輝度感度レベルS2を有する。より低いグレーレベルにおいて導入されるより大きな負の温度輝度感度は、人間の目に見えるディスプレイ不均一性をもたらす可能性がある。したがって、より低いIsampleレベルにおいて画素を動作させることは、温度輝度感度を低減することによってディスプレイに技術的改善を提供するのに役立ち得る。例えば、低温でTdriveを通るドレイン電流の絶対値を1pAから10pAまで変化させるために必要となるTdriveのゲートにおける電圧スイングは、高温でのそれよりも大きい。図4Bに戻って参照すると、Isampleを低減することは、サンプリング時間t_sampleを増加させるか又は押し出すことを必要とする。しかしながら、従来の表示画素アーキテクチャでは、Vthサンプリング持続時間は、データプログラミング期間の持続時間によって制限される(すなわち、データプログラミング期間は通常、ディスプレイの性能要件によって設定される1行時間に制限される)。
一実施形態によれば、図6Aは、閾値電圧サンプリング期間をデータプログラミングフェーズを超えて拡張することによって温度輝度感度を低減するように構成された、例示的な表示画素22の回路図である。図6Aに示されるように、表示画素22は、有機発光ダイオード26などの発光素子と、ストレージキャパシタCstなどのキャパシタと、駆動トランジスタTdrive、ゲート-ドレイントランジスタTgd、データローディングスイッチ(トランジスタ)Tdata、初期化スイッチ(トランジスタ)Tini、及び発光スイッチ(トランジスタ)Tem1及びTem2などの薄膜トランジスタと、を含むことができる。Tdrive、Tgd、Tdata、Tini、Tem1、及びTem2などの画素22内のトランジスタ/スイッチの少なくとも一部又は全部は、半導体酸化物トランジスタである。半導体酸化物トランジスタは、半導体酸化物材料(例えば、インジウムガリウム亜鉛酸化物すなわちIGZO、インジウムスズ亜鉛酸化物すなわちITZO、インジウムガリウムスズ亜鉛酸化物すなわちIGTZO、インジウムスズ酸化物すなわちITO、又は他の半導体酸化物材料)から形成されたチャネル領域を有する薄膜トランジスタとして定義され、一般に、n型(nチャネル)トランジスタと見なされる。
半導体酸化物トランジスタは、シリコントランジスタ(すなわち、LTPS又は低温ポリシリコンと呼ばれることもある低温プロセスを使用して堆積されたポリシリコンチャネル領域を有するトランジスタ)とは著しく異なる。半導体酸化物トランジスタは、シリコントランジスタよりも漏れが低いため、トランジスタの少なくとも一部を画素22内に実装することにより、(例えば、電流がゲート端子又は駆動トランジスタTdriveから漏れ出すのを防止することによって)フリッカを低減するのに役立ち得る。
必要に応じて、画素22内のトランジスタの少なくとも一部は、画素22が半導体酸化物トランジスタとシリコントランジスタ(例えば、n型LTPSトランジスタ又はp型LTPSトランジスタ)との組み合わせを含むハイブリッド構成を有するように、シリコントランジスタとして実装されてもよい。更に他の好適な実施形態では、画素22は、ダイオード26のアノード(A)端子をリセットするように構成された1つ以上のアノードリセットトランジスタを含むことができる。別の例として、表示画素22は、初期化電圧又は基準電圧を画素22内の内部ノードに印加するための1つ以上の初期化トランジスタを更に含むことができる。別の例として、表示画素22は、画素22の性能又は動作を改善する1つ以上のバイアス電圧を印加するための追加のスイッチングトランジスタ(例えば、1つ以上の追加の半導体酸化物トランジスタ又はシリコントランジスタ)を更に含むことができる。
駆動トランジスタTdriveは、ゲート端子G、(第1のソース-ドレイン端子と呼ばれることもある)ドレイン端子D、及び(第2のソース-ドレイン端子と呼ばれることもある)ソース端子Sを有する。駆動トランジスタTdrive、発光制御トランジスタTem1及びTem2、並びに発光ダイオード26は、正電源線600と接地電源線602との間に直列に接続される。発光トランジスタTem1は、第1の発光制御信号EM1を受信するように構成されたゲート端子を有するが、発光トランジスタTem2は、第2の発光制御信号EM2を受信するように構成されたゲート端子を有する。トランジスタTem1及びTem2が2つの異なる発光信号を受信するこの例は、単なる例示に過ぎない。他の例として、トランジスタTem1及びTem2は、同じ発光制御信号を受信することができる。
正電源電圧VDDELは、正電源端子600に供給されてもよく、接地電源電圧VSSELは、接地電源端子602に供給されてもよい。正電源電圧VDDは、3V、4V、5V、6V、7V、2~8V、6V超、8V超、10V超、12V超、6~12V、12~20V、又は任意の好適な正電源電圧レベルであってもよい。接地電源電圧VSSELは、0V、-1V、-2V、-3V、-4V、-5V、-6V、-7V、2V未満、1V未満、0V未満、又は任意の好適な接地若しくは負電源電圧レベルであってもよい。発光動作中、信号EM1及びEM2がアサートされてトランジスタTem1及びTem2をオンにし、これにより、電流が駆動トランジスタTdriveからダイオード26まで流れることを可能にする。駆動トランジスタTdriveがオンにされる程度により、端子600からダイオード26を通って端子602まで流れる電流量を制御し、それによって表示画素22からの発光量を制御する。
図6Aの例では、ストレージキャパシタCstは、駆動トランジスタTdriveのゲート端子とダイオード26のアノード(A)端子との間に結合されてもよい。トランジスタTgdは、トランジスタTdriveのゲート端子に接続された第1のソース-ドレイン端子と、駆動トランジスタTdriveのドレイン端子に接続された第2のソース-ドレイン端子と、第1の走査制御信号SC1を受信するように構成されたゲート端子と、を有することができる。データローディングトランジスタTdataは、トランジスタTdriveのソース端子に接続された第1のソース-ドレイン端子と、データ線に接続された第2のソース-ドレイン端子と、第2の走査制御信号SC2を受信するように構成されたゲート端子と、を有することができる。走査制御信号SC1、SC2、及びSC3は、行制御線(図2の線Gを参照)を介して提供されてもよい。トランジスタTiniは、ダイオード26の(アノード電極と呼ばれることもある)アノード端子に接続された第1のソース-ドレイン端子と、初期化電圧線を介して初期化(基準)電圧Viniを受信するように構成された第2のソース-ドレイン端子と、第3の走査制御信号SC3を受信するように構成されたゲート端子と、を有することができる。初期化電圧Viniはまた、アノードリセット電圧Varと呼ばれることもあり得る。ダイオード26は、(共通電源線と呼ばれることもある)VSSEL接地電源線602に結合された(カソード電極と呼ばれることもある)カソード端子を有する。
特に、表示画素22は、トランジスタTdriveのソース端子に結合された第1の端子、及び制御信号Xを受信するように構成された第2の端子を有するキャパシタCxなどのキャパシタを更に含むことができる。制御信号Xは、ゲートドライバ回路によって生成されてもよく、したがって、ゲートドライバ信号と呼ばれることもある。制御信号Xは、閾値電圧サンプリング時間をデータプログラミングフェーズを超えて拡張するように調整されてもよい。図6Bは、図6Aに示されるタイプの表示画素22の動作を示すタイミング図である。時間t1において、走査信号SC1をアサート(ハイに駆動)して、トランジスタTgdをオンに(活性化)することができる。時間t2において、走査信号SC2をハイにパルス化して、データローディングトランジスタTdataを一時的に活性化することができる。走査信号SC2が時間t2からt3までハイである間、トランジスタTdataは、データ線からのデータ信号を駆動トランジスタのソース端子Sにロードするように構成されている。トランジスタTdata及びTgdの両方が活性化されるこの期間は、データプログラミング(ローディング)及びVthサンプリングフェーズと呼ばれることもある。駆動トランジスタのゲート-ソース電圧Vgsは、最初に時間t2においてジャンプアップし、データプログラミング及びVthサンプリングフェーズ中にゆっくり放電することになる。
時間t3において、データローディングトランジスタTdataはオフにされ(非活性化され)、これにより、データプログラミングフェーズを終了する。更なるアクションが行われない場合、キャパシタCst上の電荷はどこにも放電されず、かつVthサンプリングフェーズも終了するため、Vgsはその現在値を保持することになる(電圧レベル70を参照)。しかしながら、時間t3において、信号Xは、第1の電圧レベルから、第1の電圧レベルよりも低い第2の電圧レベルまでトグルすることができる。このように信号Xを低下させることにより、最初に時間t3においてVgsを上昇させるが、次いで、駆動トランジスタを通してキャパシタCstからキャパシタCxまで電流を流れ始めさせることになる。CstからCxまでのこの電流経路は、走査信号SC1がアサートされている限り、Vgsを減少させ続ける。たとえトランジスタTdataがオフにされた後であっても電圧レベル70を下回って減少し続けるVgsは、キャパシタCst上に保持された電圧が真のVthレベルにより近い値までそれ自体を更新又は放電し続け、それによってVthサンプリング残余値ΔVを最小化するため、閾値電圧サンプリング時間を効果的に拡張する(図4Aを参照)。
たとえデータプログラミングフェーズが終了した後であってもVthサンプリングを行い続けることができる、時間t3(Tdataが非活性化されるとき)から時間t4(Tgdが非活性化されるとき)までの期間は、したがって、拡張閾値電圧(Vth)サンプリングフェーズと呼ばれることもある。それゆえ、Vthサンプリング期間を拡張するために使用されるキャパシタCxは、閾値電圧サンプリング拡張キャパシタと呼ばれることもある。図4B及び図5に関連して説明したように、より長いサンプリング時間は、より低いIsamplingレベルをもたらす可能性があり、これにより究極的に、ディスプレイの温度輝度感度を低減する。信号Xの低下が走査信号SC2のデアサートと同期される図6Bの例は、単なる例示に過ぎない。必要に応じて、信号Xの調整は、時間t3’(点線波形を参照)まで遅延されてもよく、これは、時間t3の後の任意の時間(すなわち、Tdataが非活性化された後の任意の時間)及び時間t4の前の任意の時間(すなわち、Tgdが非活性化される前の任意の時間)において生じることができる。このように構成されて動作されると、ディスプレイは、温度変化に対してより敏感ではなくなり、したがって、改善された熱均一性を示すことになる。
一般に、走査制御信号は、別個の走査線を使用してルーティングされる。例えば、走査信号SC1は、第1のゲートドライバ回路を使用して生成されて、第1の走査(行)線を介して画素22にルーティングされてもよく、走査信号SC2は、第2のゲートドライバ回路を使用して生成されて、第2の走査(行)線を介して画素22にルーティングされてもよく、走査信号SC3は、第3のゲートドライバ回路を使用して生成されて、第3の走査(行)線を介して画素22にルーティングされてもよい。走査制御信号SC2及びキャパシタバイアス信号Xは、ゲートドライバ回路34(図2)内の同じゲートドライバを使用して生成されてもよく、又はされなくてもよい。
図7Aは、走査信号SC2がゲートドライバ回路34内の第1のゲートドライバ35-1を使用して生成されるが、キャパシタバイアス信号Xがゲートドライバ回路34内の第2のゲートドライバ35-2を使用して生成される、第1の実施形態を示している。言い換えれば、信号SC2及びXは、表示画素アレイの周辺の別個の専用ゲートドライバを使用して生成され、それぞれの行線を介してトランジスタTdata及びキャパシタCxに供給される。図7Aの例では、トランジスタTdrive及びTgdは、半導体酸化物トランジスタとして実装されてもよい。トランジスタTdata、Tini、Tem1、Tem2などの残りのトランジスタ、及び/又は画素22内の他のスイッチは各々、半導体酸化物トランジスタ又はシリコントランジスタ(例えば、n型LTPSトランジスタ又はp型LTPSトランジスタ)として実装され得る。
図7Bは、走査信号SC2及びキャパシタバイアス信号Xがゲートドライバ回路34内の同じゲートドライバ35を使用して生成される別の実施形態を示している。図7Bに示されるように、ゲートドライバ35の出力は、第1の行線を介してトランジスタTdataのゲートにルーティングされてもよく、第1の行線とは異なる第2の行線を介してキャパシタXにルーティングされてもよい。この構成では、信号Xは、信号SC2と同じ波形を有することになる(例えば、信号Xは、SC2と同時にデアサートされることになる)。図7Bの例では、トランジスタTdataはまた、半導体酸化物トランジスタとして実装されてもよい。トランジスタTini、Tem1、Tem2などの残りのトランジスタ、及び/又は画素22内の他のスイッチは各々、半導体酸化物トランジスタ又はシリコントランジスタ(例えば、n型LTPSトランジスタ又はp型LTPSトランジスタ)として実装され得る。走査信号SC1及びSC2が同じ極性を有する(すなわち、SC1及びSC2の両方が、トランジスタTgd及びTdataをオンにするためにそれぞれハイに駆動される)図7Bの例では、信号Xは、走査信号SC2を生成する同じゲートドライバを使用して駆動され得る。
図7Cは、走査信号SC2及びキャパシタバイアス信号Xがゲートドライバ回路34内の同じゲートドライバ35を使用して生成される更に別の実施形態を示している。図7Cに示されるように、トランジスタTdataのゲート端子は、画素22内のワイヤ700を介してキャパシタCxに直接結合されている(例えば、Tdataのゲート及びCxの下部端子が画素22内で内部的に短絡されている)。このように接続されると、ゲートドライバ35の出力は、(図7Bの例に示されるように2つの異なる行線を使用する代わりに)1つの行線のみを介してトランジスタTdataのゲートにルーティングされる。この構成では、信号Xは、信号SC2と同じ波形を有することになる(例えば、信号Xは、SC2と同時にデアサートされることになる)。走査信号SC1及びSC2が同じ極性を有する(すなわち、SC1及びSC2の両方が、トランジスタTgd及びTdataをオンにするためにそれぞれハイに駆動される)図7Cの例では、信号Xは、走査信号SC2を生成する同じゲートドライバを使用して駆動され得る。
図8Aは、画素22が3つの半導体酸化物トランジスタを含む、別の例を示している。図8Aに示されるように、トランジスタTdrive、Tgd、及びTiniは、半導体酸化物トランジスタとして実装されてもよいが、トランジスタTdata、Tem1、及びTem2は、p型シリコントランジスタとして実装されている。ここで、走査信号SC2(n)及びキャパシタバイアス信号X(n)は、信号SC2及びXが別個の周辺ゲートドライバを使用して生成される図7Aの例と同様に、別個の行線を介して提供される。表記「(n)」は、画素22も属する行を指す。したがって、トランジスタTem2は、画素22と同じ行の発光ドライバから発光信号EM(n)を受信するが、トランジスタTem1は、画素22の2行下の画素を駆動するように構成された別の発光ドライバからルーティングされる発光信号EM(n+2)を受信することになる。図8Aの例では、初期化トランジスタTiniはまた、発光信号EM(n)によって制御される(例えば、トランジスタTini及びTem2のゲート端子が互いに短絡され得る)ことに留意されたい。
図8Bは、図8Aの表示画素を動作させる際に関与する、例示的な波形を示すタイミング図である。時間t1の前に、EM(n)及びEM(n+2)の両方がアサートされ(例えば、pチャネル発光トランジスタに対してハイに駆動される)、画素22は、発光フェーズで動作することができる。信号EM(n+2)は、信号EM(n)の遅延バージョンであり得る。信号EM(n)がデアサートされる(例えば、ハイに駆動される)と、発光フェーズは終了する。
時間t1(初期化フェーズの開始時)において、制御信号SC1(n)がハイにパルス化されて、トランジスタTgdを活性化する。信号EM(n+2)はこの時点でまだローであるため、トランジスタTem1が活性化される。トランジスタTem1及びTgdの両方がオンであるため、駆動トランジスタのゲート端子及びドレイン端子は、正電源電圧VDDELにプルアップされることになる。信号EM(n)がハイであるため、トランジスタTiniは、ダイオード26のアノード電極をVini電圧レベルに駆動することになる。この期間は、「アノードリセット」フェーズと呼ばれることもあり得る。ストレージキャパシタCstは、Tdriveのゲート端子とアノード端子との間に結合されている。したがって、初期化フェーズ中、キャパシタCst両端間の電圧は、所定の電圧差(VDDEL-Vini)にリセットされる。信号SC1(n)は、初期化及びアノードリセットフェーズの終了をマークする時間t2においてデアサートされる。信号EM(n+2)は、その後、t2の後かつt3の前のある時間にハイに駆動されて、トランジスタTem1をオフにする。
時間t3において、走査信号SC(2)がローにパルス化されて、データローディングトランジスタTdataを一時的に活性化する。トランジスタTdataをオンにすることにより、データ電圧Vdataを駆動トランジスタのソース端子上にロードすることになるため、その結果、Tdriveのソース端子における電圧VsがVdataに設定される(すなわち、Vs=Vdata)。走査信号SC1(n)は、この時間中ローであり、これにより、トランジスタTgdを非活性に保持する。その結果、駆動トランジスタのゲートの電圧は、変化することができない。特定の状況では、閾値電圧Vthは、ディスプレイ14が黒色画像から白色画像に遷移するとき、又はある階調から別の階調に遷移するときなどにシフトする可能性がある。このVthのシフト(本明細書では、薄膜トランジスタ「ヒステリシス」と呼ばれることもある)は輝度を低減させ得るため、「第1のフレーム減光」として知られている。
例えば、黒色フレームに関する、駆動トランジスタのVgsの関数としての飽和電流Idsの波形は、白色フレームに関する、駆動トランジスタのVgsの関数としての目標Idsの波形からわずかにオフセットすることがある。オンバイアスストレス動作を実行しない場合、サンプリングされたVthは、ブラックフレームに対応し、したがって、目標Ids波形からかなり大きなマージンだけ逸脱することになる。オンバイアスストレスを実行することにより、サンプリングされるVthはVdataに対応し、したがって、目標Idsの曲線に、もっと近づく。したがって、Vthのサンプリングの前に、駆動トランジスタのVgsにVdataでバイアスをかけるオンバイアスストレスフェーズを実行することは、ヒステリシスを軽減し、第1のフレーム応答を改善するのに役立ち得る。したがって、「オンバイアスストレスフェーズ」は、非発光フェーズ中に(例えば、データローディングトランジスタTdataをオンにすることなどによって)好適なバイアス電圧を駆動トランジスタに直接印加する動作として定義されてもよい。オンバイアスストレスフェーズは、走査信号SC1(n)がハイに駆動される時間t4において終了する。
時間t4において、走査信号SC1(n)がハイに駆動されて、ゲート-ドレイントランジスタTgdを再活性化する。時間t4からt5まで、トランジスタTgd及びTdataが両方とも活性化される。トランジスタTdataを活性化すると、(例えば、データ信号をトランジスタTdriveのソース端子上に駆動することによって)データ信号D(n)を画素22内にロードすることになる。信号SC1(n)がハイであるため、トランジスタTdriveのゲート端子及びドレイン端子における電圧は、電圧を放電させる場所がないためにゲート端子及びソース端子間のVth差を保持している間に、D(n)の値に応じて上又は下にシフトすることになる。したがって、時間t4からt5までの期間は、データプログラミング及びVthサンプリングフェーズと呼ばれることもある。データプログラミング期間は、1行時間以下であってもよい。
時間t5において、走査信号SC2(n)がハイに駆動されて、トランジスタTdataを非活性化し、データプログラミング動作を終了する。t5からt6までのある時間において、信号X(n)は、ローに駆動される。図6Bに関連して上述したように、データプログラミングフェーズ後に信号X(n)をローに駆動することは、トランジスタTgdを介してキャパシタCstからキャパシタCxまで電流を放電させることによって、Vthサンプリング時間を拡張するのに役立ち得る。したがって、時間t5(データプログラミングフェーズが終了するとき)と時間t6(トランジスタTgdが非活性化されるとき)との間の期間は、拡張Vthサンプリングフェーズと呼ばれることもある。走査信号SC1(n)の立ち下がりエッジは、拡張Vthサンプリング期間の持続時間を調節するように調整されてもよい。時間t7において、発光制御信号EM(n)及びEM(n+2)が両方ともアサート(ローに駆動)されて、発光期間を再開する。
データローディングトランジスタTdataがpチャネルシリコントランジスタとして実装される図8Aの例は、単なる例示に過ぎない。図9Aは、データローディングトランジスタTdataが半導体酸化物トランジスタとして実装される別の例を示している。図9Aに示されるように、画素22はここでは、少なくとも4つの半導体酸化物トランジスタを含む(例えば、トランジスタTdrive、Tgd、Tini、及びTdataは全て、半導体酸化物スイッチであってもよい)。画素22の残りの部分は、図8Aと同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。図9Bは、図9Aの表示画素を動作させる際に関与する、例示的な波形を示すタイミング図である。図9Bに示される動作は、図9Bの走査信号SC2(n)がnチャネル半導体酸化物トランジスタTdataを制御するために図8Bの走査信号SC2(n)に対して反転されることを除いて、図8Bで既に示された動作と同様である。
SC2(n)及びX(n)が異なる行線に接続される図9Aの例は、単なる例示に過ぎない。図10Aは、図7Cの構成と同様に、キャパシタCxがトランジスタTdataのゲートに直接接続された別の例を示している。画素22の残りの部分は、図9Aと同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。図10Aの画素22を動作させるためのタイミング図は、X(n)波形のない図9Bのタイミング図と同様である。キャパシタCxはTdataのゲートに短絡されているため、X(n)波形は、走査信号SC2(n)の波形と同一になる。
キャパシタCxがトランジスタTdataのゲート端子とソース端子との間に結合されている図10Aの例は、単なる例示に過ぎない。図10Bは、半導体酸化物トランジスタTdataの寄生ゲート-ソース容量がSC2(n)信号から駆動トランジスタのソース端子までの十分な容量結合を提供するのに十分な大きさである場合に、キャパシタCxを図10Aの画素22から任意選択的に省くことができる、別の実装形態を示している。トランジスタTdataのサイズは、キャパシタCxを形成する必要性を取り除くために、画素22内の他のトランジスタに対して増加させることができる。例えば、トランジスタTdataは、画素22内の発光トランジスタ、初期化トランジスタ、Tdrive、Tgd、及び/又は他のスイッチングトランジスタの各々より大きくすることができる。図10Bの画素22を動作させるためのタイミング図は、図9Bのタイミング図と同様であるが、X(n)波形がない。
図11Aは、画素22が5つの半導体酸化物トランジスタを含む別の例を示している。図11Aに示されるように、トランジスタTdrive、Tgd、Tdata、Tem1、及びTem2は、半導体酸化物トランジスタとして実装されてもよいが、トランジスタTiniは、p型シリコントランジスタとして実装されている。ここで、キャパシタCxは、信号SC2及びXが同じ周辺ゲートドライバを使用して生成される図7Cの例と同様に、画素22内のトランジスタTdataのゲートに短絡されている。
図11Bは、図11Aの表示画素を動作させる際に関与する、例示的な波形を示すタイミング図である。時間t1の前に、EM(n)及びEM(n+2)の両方がアサートされ(例えば、nチャネル発光トランジスタに対してハイに駆動される)、画素22は、発光フェーズで動作することができる。信号EM(n+2)は、信号EM(n)の遅延バージョンであり得る。信号EM(n)がデアサートされる(例えば、ローに駆動される)と、発光フェーズは終了する。
時間t1(初期化フェーズの開始時)において、制御信号SC1(n)がハイにパルス化されて、トランジスタTgdを活性化する。信号EM(n+2)はこの時点で依然としてハイであるため、トランジスタTem1が活性化される。トランジスタTem1及びTgdの両方がオンであるため、駆動トランジスタのゲート端子及びドレイン端子は、正電源電圧VDDELにプルアップされることになる。信号EM(n)がローであるため、トランジスタTiniは、ダイオード26のアノード端子をVini電圧レベルに駆動することになる。この期間は、アノードリセットフェーズと呼ばれることもあり得る。ストレージキャパシタCstは、Tdriveのゲート端子とアノード端子との間に結合されている。したがって、初期化フェーズ中、キャパシタCst両端間の電圧は、所定の電圧差(VDDEL-Vini)にリセットされる。信号SC1(n)は、初期化及びアノードリセットフェーズの終了をマークする時間t2においてデアサートされる。信号EM(n+2)は、その後、t2の後かつt3の前のある時間にローに駆動され、トランジスタTem1をオフにする。
時間t3において、走査信号SC(2)は、ローにパルス化されて、オンバイアスストレスフェーズ中にデータローディングトランジスタTdataを一時的に活性化する。トランジスタTdataをオンにすることにより、データ電圧Vdataを駆動トランジスタのソース端子上にロードすることになるため、その結果、Tdriveのソース端子における電圧VsがVdataに設定される(すなわち、Vs=Vdata)。走査信号SC1(n)は、この時間中ローであり、トランジスタTgdを非活性に保持する。その結果、駆動トランジスタのゲートの電圧は、変化することができない。オンバイアスストレスを実行することにより、後でサンプリングされるVthは、Vdataに対応し、したがって目標Idsの曲線にもっと近づくことになる。したがって、Vthのサンプリングの前に、駆動トランジスタのVgsにVdataでバイアスをかけるオンバイアスストレスフェーズを実行することは、ヒステリシスを軽減し、第1のフレーム応答を改善するのに役立ち得る。オンバイアスストレスフェーズは、走査信号SC1(n)がハイに駆動される時間t4において終了する。
時間t4において、走査信号SC1(n)がハイに駆動されて、ゲート-ドレイントランジスタTgdを再活性化する。時間t4からt5まで、トランジスタTgd及びTdataが両方とも活性化される。トランジスタTdataを活性化すると、(例えば、データ信号をトランジスタTdriveのソース端子上に駆動することによって)データ信号D(n)を画素22内にロードすることになる。信号SC1(n)がハイであるため、トランジスタTdriveのゲート端子及びドレイン端子における電圧は、電圧を放電させる場所がないためにゲート端子及びソース端子間のVth差を保持している間に、D(n)の値に応じて上又は下にシフトすることになる。したがって、時間t4からt5までの期間は、データプログラミング及びVthサンプリングフェーズと呼ばれることもある。データプログラミング期間は、1行時間以下であってもよい。
時間t5において、走査信号SC2(n)がローに駆動されて、トランジスタTdataを非活性化して、データプログラミング動作を終了する。走査信号SC2(n)をローに駆動することにより、より低い電圧がキャパシタCxに同時に印加されることになる。図6Bに関連して上述したように、データプログラミングフェーズ後に、より低い電圧をキャパシタCxに供給することは、トランジスタTgdを介してキャパシタCstからキャパシタCxまで電流を放電させることによって、Vthサンプリング時間を拡張するのに役立ち得る。したがって、時間t5(データプログラミングフェーズが終了するとき)と時間t6(トランジスタTgdが非活性化されるとき)との間の期間は、拡張Vthサンプリングフェーズと呼ばれることもある。走査信号SC1(n)の立ち下がりエッジは、拡張Vthサンプリング期間の持続時間を調節するように調整されてもよい。時間t7において、発光制御信号EM(n)及びEM(n+2)が両方ともアサート(ハイに駆動)されて、発光期間を再開する。
初期化トランジスタTiniがpチャネルシリコントランジスタとして実装されている図11Aの例は、単なる例示に過ぎない。図12Aは、初期化トランジスタTiniが半導体酸化物トランジスタとして実装されている別の例を示している。図12Aに示されるように、画素22はここでは、少なくとも6つの半導体酸化物トランジスタを含む(例えば、トランジスタTdrive、Tgd、Tini、Tdata、Tem1、及びTem2は全て、半導体酸化物スイッチであってもよい)。図12Aの画素22は、いかなるシリコントランジスタも含まない。特に、トランジスタTiniは、ここで、信号EM(n)の反転バージョンである発光信号EMB(n)によって制御されてもよい。画素22の残りの部分は、図11Aと同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。
図12Bは、図12Aの表示画素を動作させる際に関与する、例示的な波形を示すタイミング図である。図12Bに示される動作は、トランジスタTiniを制御するために追加の信号EMB(n)が必要とされることを除いて、図11Bで既に示された動作と同様である。走査信号SC2(n)が時間t3においてハイにパルス化されてオンバイアスストレス動作を実行する図12Bの例は、単なる例示に過ぎない。図12Cは、走査信号SC1(n)が時間t1から時間t5まで連続的にアサートされる(ハイに駆動される)、別の例を示すタイミング図である。このように動作されると、時間t3の前にオンバイアスストレス動作は存在しないことになる。
トランジスタTdata及びキャパシタCxの両方が走査信号SC2(n)を受信する図12Aの例は、単なる例示に過ぎない。図13Aは、データローディングトランジスタTdata及びCxが、異なるゲートドライバを介して別個の信号SC2(n)及びX(n)をそれぞれ受信する別の例を示している。図13Aに示されるように、画素22は、少なくとも6つの半導体酸化物トランジスタを含む(例えば、画素22内のトランジスタの全てが半導体酸化物スイッチである)。画素22の残りの部分は、図12Aと同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。図13Bは、図13Aの表示画素を動作させる際に関与する、例示的な波形を示すタイミング図である。図13Bに示される動作は、信号SC2(n)とは異なる追加の信号X(n)を伴う図12Bで既に示された動作と同様である。図13Bに示されるように、信号X(n)は、時間t1付近でハイに駆動されてもよく、時間t4又はその後であるが時間t5の前にローに駆動される。
図14Aは、第1のストレージキャパシタCst及び第2のVthサンプリング拡張キャパシタCxを有する表示画素22(例えば、図6~図13の例示的な画素22を参照)の断面側面図である。図14Aに示されるように、ディスプレイは、基板100などの基板層を含む積層体を有してもよい。基板100は、任意選択的に、1つ以上のバッファ層102で覆われてもよい。バッファ層(単数又は複数)102は、酸化ケイ素、窒化ケイ素、又は他のパッシベーション若しくは誘電体材料の層などの、無機バッファ層を含むことができる。
半導体酸化物層104は、バッファ層102上に形成されてもよい。半導体酸化物層は、IGZO、IGTZO、ITO、ITZO、又は他の半導体材料から形成される酸化物層として定義される。酸化物層104は、トランジスタTdriveなどの半導体酸化物トランジスタのそれぞれのチャネル部分を形成するようにパターン化されてもよい。層106などのゲート絶縁層は、酸化物層104の上に形成されてもよい。ゲート絶縁層106は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化タンタル、酸化セリウム、炭素ドープ酸化物、酸化アルミニウム、酸化ハフニウム、酸化チタン、酸化バナジウム、スピンオン有機高分子誘電体、スピンオンシリコンベースの高分子誘電体、これらの材料の組み合わせ、及び他の好適な低k又は高k固体絶縁材料から形成されてもよい。
ゲート層Gなどの上部ゲート導電層は、ゲート絶縁層106上に形成されてもよい。上部ゲート導体Gは、モリブデン、チタン、アルミニウム、ニッケル、クロム、銅、銀、金、これらの材料の組み合わせ、他の金属、又は他の好適なゲート導体材料から形成されてもよい。図5の例では、半導体酸化物層104、及び層104の真上のゲート導体層の一部が、(一例として)トランジスタTdriveを集合的に形成する。
第1の層間誘電体(ILD)層108は、ゲート導体Gの上に形成されてもよい。ゲート層G’などの第2のゲート導体層は、層108の上に形成されてもよい。ゲート導体G’はまた、モリブデン、チタン、アルミニウム、ニッケル、クロム、銅、銀、金、これらの材料の組み合わせ、他の金属、又は他の好適なゲート導体材料から形成されてもよい。第2の層間誘電体(ILD)層110は、ゲート導体G’の上に形成されてもよい。
第1のソース-ドレイン金属ルーティング層SD1は、層110上に形成されてもよい。SD1金属ルーティング層は、アルミニウム、ニッケル、クロム、銅、モリブデン、チタン、銀、金、これらの材料の組み合わせ(例えば、Ti/Al/Tiの多層積層体)、他の金属、又は他の好適な金属ルーティング導体から形成されてもよい。SD1金属ルーティング層は、SD1金属ルーティング経路を形成するためにパターン化及び/又はエッチングされてもよい。
図14Aの例では、キャパシタCstはトランジスタTdriveの真上に形成され得る。特に、キャパシタCstは、第1のゲート導体層Gの一部から形成された下部キャパシタプレート、及び第2のゲート導体層G’の一部から形成された上部キャパシタプレートを有することができる。層G及びG’’は、それぞれ、第1及び第2の金属層と呼ばれることもある。キャパシタCxは、キャパシタCstの横に形成されてもよい。図14Aに示されるように、キャパシタCxは、第1のゲート導体層Gの別の部分から形成された下部キャパシタプレート、及び第2のゲート導体層G’の別の部分から形成された上部キャパシタプレートを有することができる。Cxの上部キャパシタ端子は、SD1ルーティングを介して駆動トランジスタのソース端子(S)に結合されてもよい。
図14Bは、半導体酸化物層104の下に形成された裏面導体G’’を有する別の実施形態を示している。図14Bに示されるように、裏面導体G’’は、基板100の上及びバッファ層102の下に形成されてもよい。導体G’は、モリブデン、アルミニウム、ニッケル、クロム、銅、チタン、銀、金、これらの材料の組み合わせ、他の金属、又は他の好適な導電性材料を使用して形成されてもよい。したがって、導体G’’は、第3の金属層と呼ばれることもある。導体G’’は、画素内の隣接するノードからのフリンジ電界をブロックする(例えば、潜在的に干渉する電界から裏面チャネルをシールドする)シールド層として構成されてもよい。必要に応じて、導体G’’はまた、駆動トランジスタの裏面ゲート導体として機能することができる。導体G’’は、SD1金属ルーティングを介して駆動トランジスタのソース端子に短絡されて、画素クロストークを低減し、潜在的な不均一性の問題を低減することができる。
キャパシタCxが金属層G及びG’を使用して形成されている図14Aの例は、単なる例示に過ぎない。図14Cは、キャパシタCxがディスプレイ積層体内の他の層を使用して形成される別の実施形態を示している。図14Cに示されるように、キャパシタCxは、金属層G’の一部から形成された下部キャパシタプレート、及びSD1金属層の一部から形成された上部キャパシタプレートを有することができる。図14Bの残りの部分は、図14Aと実質的に同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。
キャパシタCxが金属層G及びG’を使用して形成されている図14Bの例は、単なる例示に過ぎない。図14Dは、キャパシタCxがディスプレイ積層体内の他の層を使用して形成される別の実施形態を示している。図14Dに示されるように、キャパシタCxは、金属層G’の一部から形成された下部キャパシタプレート、及びSD1金属層の一部から形成された上部キャパシタプレートを有することができる。図14Dの残りの部分は、図14Bと実質的に同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。
裏面導体G’’が駆動トランジスタの直下に形成されている図14Dの例は、単なる例示に過ぎない。図14Eは、裏面導体G’’が駆動トランジスタを越えて拡張している別の実施形態を示している。図14Eに示されるように、キャパシタCxは、拡張された裏面導体G’’を使用して形成された下部キャパシタプレート、及び金属層Gの一部から形成された上部キャパシタプレートを有することができる。言い換えれば、裏面導体層G’’の第1の部分は、駆動トランジスタ用の下部シールド/ゲートとして機能するが、裏面導体層G’の第2の部分は、キャパシタCx用の下部プレートとして機能する。図14Eの残りの部分は、図14Dと実質的に同様であるため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。必要に応じて、キャパシタCxの上部プレートは、代わりに、第2の金属層G’又はSD1金属層を使用して形成することができる。
駆動トランジスタがn型(nチャネル)トランジスタであり、ダイオード26がVSSEL電源線に結合されたカソード端子を有する図6Aでの画素22の例は、単なる例示に過ぎない。図15Aは、表示画素22が、共通カソード端子を有するダイオード26に結合されたp型(pチャネル)駆動トランジスタを含む(すなわち、ダイオード26が、共通VSSEL接地電源線に結合されたカソード電極を有する)別の実施形態を示している。図15Aに示されるように、少なくとも駆動トランジスタTdrive及びデータローディングトランジスタTdataは、半導体酸化物トランジスタであってもよい。キャパシタCstは、トランジスタTdriveのゲート端子に結合された第1の端子、及びVDDEL電源線に結合された第2の端子を有することができる。
画素22は、トランジスタTdriveのゲート端子に結合された第1のソース-ドレイン端子と、第1の初期化電圧Vini1を受け取るように構成された第1の初期化線に結合された第2のソース-ドレイン端子とを有する、第1の初期化スイッチ(トランジスタ)Tini1を含んでもよい。画素22はまた、ダイオード26のアノード電極に結合された第1のソース-ドレイン端子と、第2の初期化電圧Vini2を受け取るように構成された第2の初期化線に結合された第2のソース-ドレイン端子とを有する、第2の初期化スイッチ(トランジスタ)Tini2を含んでもよい。初期化トランジスタTini1及びTini2はそれぞれ、走査制御信号SC4及びSC3によって制御され得る。画素22は、アノード電極とトランジスタTdriveのドレイン端子との間に直列に結合された第1の発光スイッチ(トランジスタ)Tem1を含んでもよく、かつトランジスタTdriveのソース端子とVDDEL電源線との間に直列に結合された第2の発光スイッチ(トランジスタ)Tem2を含んでもよい。
トランジスタTdata及びキャパシタCxは、駆動トランジスタのソース端子に結合される。トランジスタTdata及びキャパシタCxはそれぞれ、ゲートドライバ35-1及び35-2によって別個に駆動されるように示されているが、走査信号SC1及びSC2が同じ極性を有する(すなわち、SC1及びSC2の両方が、トランジスタTgd及びTdataをオンにするためにそれぞれハイ又はローに駆動される)場合、信号X及びSC2は、同じゲートドライバを使用して駆動され得る(例えば、図7B及び図7Cを参照)。一般に、スイッチTem1、Tem2、Tini1、Tini2、及び/又はTdataは各々、半導体酸化物トランジスタ、nチャネルシリコントランジスタ、又はpチャネルシリコントランジスタとして実装され得る。
第1の初期化トランジスタTini1がトランジスタTdriveのゲート端子に結合されている図15Aの実施形態は、単なる例示に過ぎない。図15Bは、初期化トランジスタTini1が、トランジスタTdriveのドレイン端子に結合された第1のソース-ドレイン端子を有し、電圧Vini1を受け取るように構成された第2のソース-ドレイン端子を有し、かつ走査信号SC4を受信するように構成されたゲート端子を有する、別の実施形態を示している。画素22の残りの部分は、図15Aに関連して既に説明したものと同様の構造を有するため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。
ダイオード26がVSSEL電源線に結合されたカソード端子を有する図15A及び図15Bの画素22の例は、単なる例示に過ぎない。図16Aは、表示画素22が、共通アノード端子を有するダイオード26に結合されたn型駆動トランジスタを含む(すなわち、ダイオード26が、共通VDDEL正電源線に結合されたアノード電極を有する)別の実施形態を示している。図16Aに示されるように、少なくとも駆動トランジスタTdrive及びデータローディングトランジスタTdataは、半導体酸化物トランジスタであってもよい。キャパシタCstは、トランジスタTdriveのゲート端子に結合された第1の端子、及びVSSEL接地電源線に結合された第2の端子を有することができる。
画素22は、トランジスタTdriveのゲート端子に結合された第1のソース-ドレイン端子と、第1の初期化電圧Vini1を受け取るように構成された第1の初期化線に結合された第2のソース-ドレイン端子とを有する、第1の初期化スイッチ(トランジスタ)Tini1を含んでもよい。画素22はまた、ダイオード26のカソード電極に結合された第1のソース-ドレイン端子と、第2の初期化電圧Vini2を受け取るように構成された第2の初期化線に結合された第2のソース-ドレイン端子とを有する、第2の初期化スイッチ(トランジスタ)Tini2を含んでもよい。初期化トランジスタTini1及びTini2はそれぞれ、走査制御信号SC4及びSC3によって制御され得る。画素22は、トランジスタTdriveのカソード電極とドレイン端子との間に直列に結合された第1の発光スイッチ(トランジスタ)Tem1を含んでもよく、かつトランジスタTdriveのソース端子とVSSEL電源線との間に直列に結合された第2の発光スイッチ(トランジスタ)Tem2を含んでもよい。
トランジスタTdata及びキャパシタCxは、駆動トランジスタのソース端子に結合される。トランジスタTdata及びキャパシタCxはそれぞれ、ゲートドライバ35-1及び35-2によって別個に駆動されるように示されているが、走査信号SC1及びSC2が同じ極性を有する(すなわち、SC1及びSC2の両方が、トランジスタTgd及びTdataをオンにするためにそれぞれハイ又はローに駆動される)場合、信号X及びSC2は、同じゲートドライバを使用して駆動され得る(例えば、図7B及び図7Cを参照)。一般に、スイッチTem1、Tem2、Tini1、Tini2、及び/又はTdataは各々、半導体酸化物トランジスタ、nチャネルシリコントランジスタ、又はpチャネルシリコントランジスタとして実装され得る。
第1の初期化トランジスタTini1がトランジスタTdriveのゲート端子に結合されている図16Aの実施形態は、単なる例示に過ぎない。図16Bは、初期化トランジスタTini1が、トランジスタTdriveのドレイン端子に結合された第1のソース-ドレイン端子を有し、電圧Vini1を受け取るように構成された第2のソース-ドレイン端子を有し、かつ走査信号SC4を受信するように構成されたゲート端子を有する、更に別の実施形態を示している。画素22の残りの部分は、図16Aに関連して既に説明したものと同様の構造を有するため、本実施形態を不明瞭にすることを避けるために繰り返して詳細に説明する必要はない。
駆動トランジスタがn型トランジスタである図16A及び図16Bの画素22の例は、単なる例示に過ぎない。図17は、表示画素22が、共通アノード端子を有するダイオード26に結合されたp型駆動トランジスタを含む(すなわち、ダイオード26が、共通VDDEL正電源線に結合されたアノード電極を有する)更に別の実施形態を示している。図17に示されるように、少なくともデータローディングトランジスタTdataは、半導体酸化物トランジスタであってもよい。キャパシタCstは、トランジスタTdriveのゲート端子に結合された第1の端子、及びカソード端子に結合された第2の端子を有することができる。
画素22は、カソード電極に結合された第1のソース-ドレイン端子と、初期化電圧Viniを受け取るように構成された初期化線に結合された第2のソース-ドレイン端子とを有する、初期化スイッチ(トランジスタ)Tiniを含んでもよい。画素22は、画素22内のカソード端子又は他の内部ノードに結合された1つ以上の追加の初期化トランジスタを任意選択的に含むことができる。初期化トランジスタTiniは、走査制御信号SC3を使用して制御されてもよい。画素22は、VSSEL電源線とTdriveのドレイン端子との間に直列に結合された第1の発光スイッチ(トランジスタ)Tem1を含んでもよく、かつトランジスタTdriveのソース端子とカソード電極との間に直列に結合された第2の発光スイッチ(トランジスタ)Tem2を含んでもよい。
トランジスタTdata及びキャパシタCxは、駆動トランジスタのソース端子に結合される。トランジスタTdata及びキャパシタCxはそれぞれ、ゲートドライバ35-1及び35-2によって別個に駆動されるように示されているが、走査信号SC1及びSC2が同じ極性を有する(すなわち、SC1及びSC2の両方が、トランジスタTgd及びTdataをオンにするためにそれぞれハイ又はローに駆動される)場合、信号X及びSC2は、同じゲートドライバを使用して駆動され得る(例えば、図7B及び図7Cを参照)。一般に、トランジスタTdrive、Tem1、Tem2、Tini、及び/又はTdataは各々、半導体酸化物トランジスタ、nチャネルシリコントランジスタ、又はpチャネルシリコントランジスタとして実装され得る。
一実施形態によれば、ディスプレイが提供され、ディスプレイは、ゲートドライバ回路と、ゲートドライバ回路に結合された複数の画素であって、複数の画素のうちの少なくとも1つの画素が、ゲート端子、第1のソース-ドレイン端子、及び第2のソース-ドレイン端子を有する駆動トランジスタと、駆動トランジスタのソース-ドレイン端子に結合された第1のソース-ドレイン端子、駆動トランジスタのゲート端子に結合された第2のソース-ドレイン端子、及びゲートドライバ回路から第1の走査信号を受信するように構成されたゲート端子を有する、ゲート-ドレイントランジスタと、駆動トランジスタの第2のソース-ドレイン端子に結合された第1の電極を有し、かつ電源線に結合された第2の電極を有する、発光ダイオードと、駆動トランジスタのゲート端子に結合された第1の端子を有し、かつ発光ダイオードの第1の電極に結合された第2の端子を有する、ストレージキャパシタと、データ線に結合された第1のソース-ドレイン端子、駆動トランジスタの第2のソース-ドレイン端子に結合された第2のソース-ドレイン端子、及びゲートドライバ回路から第2の走査信号を受信するように構成されたゲート端子を有するデータローディングトランジスタであって、ゲートドライバ回路が、第1の走査信号がアサートされている間に第2の走査信号をデアサートするように構成されており、駆動トランジスタのゲート-ソース電圧が、ストレージキャパシタを放電させることによって第2の走査信号のデアサート後に減少される、データローディングトランジスタと、を含む、複数の画素と、を備える。
別の実施形態によれば、少なくとも1つの画素は、追加の電源線に結合された第1のソース-ドレイン端子を有し、かつ駆動トランジスタの第1のソース-ドレイン端子に結合された第2のソース-ドレイン端子を有する、第1の発光トランジスタと、駆動トランジスタの第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子を有し、かつ発光ダイオードの第1の電極に結合された第2のソース-ドレイン端子を有する、第2の発光トランジスタと、第1のキャパシタの第2の端子に結合された第1のソース-ドレイン端子を有し、かつ電圧線に結合された第2のソース-ドレイン端子を有する、初期化トランジスタと、を含む。
別の実施形態によれば、少なくとも1つの画素は、駆動トランジスタの第2のソース-ドレイン端子に結合された第1の端子を有し、かつゲートドライバ回路から制御信号を受信するように構成された第2の端子を有する、追加のキャパシタを含む。
別の実施形態によれば、第1の電源電圧は、電源線に供給され、第1の電源電圧よりも大きい第2の電源電圧が、追加の電源線に供給される。
別の実施形態によれば、第2の走査信号は、ゲートドライバ回路内の第1のゲートドライバを使用して生成され、制御信号は、ゲートドライバ回路内の、第1のゲートドライバとは異なる第2のゲートドライバを使用して生成される。
別の実施形態によれば、少なくとも1つの画素は、駆動トランジスタの第2のソース-ドレイン端子に結合された第1の端子を有し、かつ第2の走査信号を受信するように構成された第2の端子を有する、追加のキャパシタを含む。
別の実施形態によれば、データローディングトランジスタ及び駆動トランジスタは、同じチャネルタイプを有する。
別の実施形態によれば、データローディングトランジスタは、第1の行線を介して第2の走査信号を受信するように構成され、追加のキャパシタは、第1の行線とは異なる第2の行線を介して第2の走査信号を受信するように構成される。
別の実施形態によれば、第1の行線及び第2の行線は、複数の画素の周辺領域において接続される。
別の実施形態によれば、データローディングトランジスタは、行線を介して第2の走査信号を受信するように構成され、追加のキャパシタは、行線を介して第2の走査信号を受信するように構成される。
別の実施形態によれば、少なくとも1つの画素は、少なくとも3つの半導体酸化物トランジスタと、3つのp型シリコントランジスタとを含む。
別の実施形態によれば、少なくとも1つの画素は、少なくとも4つの半導体酸化物トランジスタと、2つのp型シリコントランジスタとを含む。
別の実施形態によれば、少なくとも1つの画素は、少なくとも5つの半導体酸化物トランジスタと、1つのp型シリコントランジスタとを含む。
別の実施形態によれば、少なくとも1つの画素は、少なくとも6つの半導体酸化物トランジスタを含み、シリコントランジスタを含まない。
別の実施形態によれば、少なくとも1つの画素は、半導体酸化物トランジスタのみを含み、シリコントランジスタを含まない。
別の実施形態によれば、少なくとも1つの画素は、駆動トランジスタの第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、発光ダイオードの第1の電極に結合された第2のソース-ドレイン端子、及び発光信号を受信するように構成されたゲート端子を有する、発光トランジスタと、発光ダイオードの第1の電極に結合された第1のソース-ドレイン端子、電圧線に結合された第2のソース-ドレイン端子、及び発光信号を受信するように構成されたゲート端子を有する、初期化トランジスタと、を含む。
別の実施形態によれば、少なくとも1つの画素は、駆動トランジスタの第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、発光ダイオードの第1の電極に結合された第2のソース-ドレイン端子、及び発光信号を受信するように構成されたゲート端子を有する、発光トランジスタと、発光ダイオードの第1の電極に結合された第1のソース-ドレイン端子、電圧線に結合された第2のソース-ドレイン端子、及び発光信号の反転バージョンを受信するように構成されたゲート端子を有する、初期化トランジスタと、を含む。
一実施形態によれば、発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタと、駆動トランジスタのゲート端子とドレイン端子との間に結合されたゲート-ドレイントランジスタと、データローディングトランジスタと、駆動トランジスタのゲート端子に結合されたストレージキャパシタと、を有する表示画素を動作させる方法が提供され、方法は、データプログラミング及び閾値電圧サンプリングフェーズ中に、ゲート-ドレイントランジスタが活性化されている間にデータローディングトランジスタを使用してデータを表示画素内にロードすることと、ゲート-ドレイントランジスタが活性化されている間にデータローディングトランジスタを非活性化することと、データローディングトランジスタを非活性化した後に、ストレージキャパシタを放電させることによって駆動トランジスタのゲート-ソース電圧を低減することと、を含む。
別の実施形態によれば、表示画素は、駆動トランジスタに直接結合された追加のキャパシタを更に含み、方法は、データローディングトランジスタを非活性化した後に、制御信号を追加のキャパシタに印加してストレージキャパシタを放電させることを含む。
別の実施形態によれば、制御信号を追加のキャパシタに印加することは、制御信号を低減してストレージキャパシタを放電させることを含む。
別の実施形態によれば、方法は、データプログラミング及び閾値電圧サンプリングフェーズの前に、ゲート-ドレイントランジスタが非活性化されている間にデータローディングトランジスタを活性化することによって、オンバイアスストレス動作を実行することを含む。
一実施形態によれば、表示画素が提供され、表示画素は、基板と、基板の上に形成され、かつ駆動トランジスタ用の活性領域を形成する、半導体酸化物層であって、駆動トランジスタが、第1のソース-ドレイン端子、第2のソース-ドレイン端子、及びゲート端子を有する、半導体酸化物層と、半導体酸化物層の上に形成された第1の金属層であって、駆動トランジスタのゲート端子及び第1のキャパシタの下部端子を形成する部分を有する、第1の金属層と、第1の金属層の上に形成された第2の金属層であって、第1のキャパシタの上部端子を形成する部分を有し、駆動トランジスタの第2のソース-ドレイン端子が、第2のキャパシタに結合されており、第2のキャパシタが、ゲートドライバ信号を受信するように構成されている、第2の金属層と、を含む。
別の実施形態によれば、第2のキャパシタは、第1の金属層の別の部分から形成された下部端子を有し、かつ第2の金属層の別の部分から形成された上部端子を有する。
別の実施形態によれば、表示画素は、第2の金属層の上に形成されたソース-ドレイン金属ルーティング層を含み、第2のキャパシタは、第2の金属層の別の部分から形成された下部端子を有し、かつソース-ドレイン金属ルーティング層の一部から形成された上部端子を有する。
別の実施形態によれば、表示画素は、基板と半導体酸化物層との間に形成された第3の金属層を含み、第3の金属層は、駆動トランジスタの第2のソース-ドレイン端子に結合される。
別の実施形態によれば、表示画素は、第2の金属層の上に形成されたソース-ドレイン金属ルーティング層を含み、第2のキャパシタは、第2の金属層の別の部分から形成された下部端子を有し、かつソース-ドレイン金属ルーティング層の一部から形成された上部端子を有する。
別の実施形態によれば、第2のキャパシタは、第3の金属層の一部から形成された下部端子を有し、かつ第1の金属層の別の部分から形成された上部端子を有する。
上記は、単に例示に過ぎず、様々な修正を記載の実施形態に行ってもよい。上記の実施形態は、個々に又は任意の組み合わせで実装されてもよい。
Claims (27)
- ディスプレイであって、
ゲートドライバ回路と、
前記ゲートドライバ回路に結合された複数の画素であって、前記複数の画素のうちの少なくとも1つの画素が、
ゲート端子、第1のソース-ドレイン端子、及び第2のソース-ドレイン端子を有する駆動トランジスタと、
前記駆動トランジスタの前記第1のソース-ドレイン端子に結合された第1のソース-ドレイン端子、前記駆動トランジスタの前記ゲート端子に結合された第2のソース-ドレイン端子、及び前記ゲートドライバ回路から第1の走査信号を受信するように構成されたゲート端子を有する、ゲート-ドレイントランジスタと、
前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された第1の電極を有し、かつ電源線に結合された第2の電極を有する、発光ダイオードと、
前記駆動トランジスタの前記ゲート端子に結合された第1の端子を有し、かつ前記発光ダイオードの前記第1の電極に結合された第2の端子を有する、ストレージキャパシタと、
データ線に結合された第1のソース-ドレイン端子、前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された第2のソース-ドレイン端子、及び前記ゲートドライバ回路から第2の走査信号を受信するように構成されたゲート端子を有するデータローディングトランジスタであって、前記ゲートドライバ回路が、前記第1の走査信号がアサートされている間に前記第2の走査信号をデアサートするように構成されており、前記駆動トランジスタのゲート-ソース電圧が、前記ストレージキャパシタを放電させることによって前記第2の走査信号のデアサート後に減少される、データローディングトランジスタと、
を含む、複数の画素と、
を備える、ディスプレイ。 - 前記少なくとも1つの画素が、
追加の電源線に結合された第1のソース-ドレイン端子を有し、かつ前記駆動トランジスタの前記第1のソース-ドレイン端子に結合された第2のソース-ドレイン端子を有する、第1の発光トランジスタと、
前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子を有し、かつ前記発光ダイオードの前記第1の電極に結合された第2のソース-ドレイン端子を有する、第2の発光トランジスタと、
前記第1のキャパシタの前記第2の端子に結合された第1のソース-ドレイン端子を有し、かつ電圧線に結合された第2のソース-ドレイン端子を有する、初期化トランジスタと、
を更に含む、請求項1に記載のディスプレイ。 - 前記少なくとも1つの画素が、
前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された第1の端子を有し、かつ前記ゲートドライバ回路から制御信号を受信するように構成された第2の端子を有する、追加のキャパシタ
を更に含む、請求項1に記載のディスプレイ。 - 第1の電源電圧が、前記電源線に供給され、前記第1の電源電圧よりも大きい第2の電源電圧が、前記追加の電源線に供給される、
請求項3に記載のディスプレイ。 - 前記第2の走査信号が、前記ゲートドライバ回路内の第1のゲートドライバを使用して生成され、
前記制御信号が、前記ゲートドライバ回路内の、前記第1のゲートドライバとは異なる第2のゲートドライバを使用して生成される、
請求項3に記載のディスプレイ。 - 前記少なくとも1つの画素が、
前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された第1の端子を有し、かつ前記第2の走査信号を受信するように構成された第2の端子を有する、追加のキャパシタ
を更に含む、請求項1に記載のディスプレイ。 - 前記データローディングトランジスタ及び前記駆動トランジスタが、同じチャネルタイプを有する、請求項6に記載のディスプレイ。
- 前記データローディングトランジスタが、第1の行線を介して前記第2の走査信号を受信するように構成されており、
前記追加のキャパシタが、前記第1の行線とは異なる第2の行線を介して前記第2の走査信号を受信するように構成されている、
請求項6に記載のディスプレイ。 - 前記第1の行線及び前記第2の行線が、前記複数の画素の周辺領域において接続されている、請求項8に記載のディスプレイ。
- 前記データローディングトランジスタが、行線を介して前記第2の走査信号を受信するように構成されており、
前記追加のキャパシタが、前記行線を介して前記第2の走査信号を受信するように構成されている、
請求項6に記載のディスプレイ。 - 前記少なくとも1つの画素が、少なくとも3つの半導体酸化物トランジスタと、3つのp型シリコントランジスタと、を含む、請求項1に記載のディスプレイ。
- 前記少なくとも1つの画素が、少なくとも4つの半導体酸化物トランジスタと、2つのp型シリコントランジスタと、を含む、請求項1に記載のディスプレイ。
- 前記少なくとも1つの画素が、少なくとも5つの半導体酸化物トランジスタと、1つのp型シリコントランジスタと、を含む、請求項1に記載のディスプレイ。
- 前記少なくとも1つの画素が、少なくとも6つの半導体酸化物トランジスタを含み、シリコントランジスタを含まない、請求項1に記載のディスプレイ。
- 前記少なくとも1つの画素が、半導体酸化物トランジスタのみを含み、シリコントランジスタを含まない、請求項1に記載のディスプレイ。
- 前記少なくとも1つの画素が、
前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、前記発光ダイオードの前記第1の電極に結合された第2のソース-ドレイン端子、及び発光信号を受信するように構成されたゲート端子を有する、発光トランジスタと、
前記発光ダイオードの前記第1の電極に結合された第1のソース-ドレイン端子、電圧線に結合された第2のソース-ドレイン端子、及び前記発光信号を受信するように構成されたゲート端子を有する、初期化トランジスタと、
を更に含む、請求項1に記載のディスプレイ。 - 前記少なくとも1つの画素が、
前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された第1のソース-ドレイン端子、前記発光ダイオードの前記第1の電極に結合された第2のソース-ドレイン端子、及び発光信号を受信するように構成されたゲート端子を有する、発光トランジスタと、
前記発光ダイオードの前記第1の電極に結合された第1のソース-ドレイン端子、電圧線に結合された第2のソース-ドレイン端子、及び前記発光信号の反転バージョンを受信するように構成されたゲート端子を有する、初期化トランジスタと、
を更に含む、請求項1に記載のディスプレイ。 - 発光ダイオードと、前記発光ダイオードと直列に結合された駆動トランジスタと、前記駆動トランジスタのゲート端子とドレイン端子との間に結合されたゲート-ドレイントランジスタと、データローディングトランジスタと、前記駆動トランジスタの前記ゲート端子に結合されたストレージキャパシタと、を有する表示画素を動作させる方法であって、
データプログラミング及び閾値電圧サンプリングフェーズ中に、前記ゲート-ドレイントランジスタが活性化されている間に前記データローディングトランジスタを使用してデータを前記表示画素内にロードすることと、
前記ゲート-ドレイントランジスタが活性化されている間に前記データローディングトランジスタを非活性化することと、
前記データローディングトランジスタを非活性化した後に、前記ストレージキャパシタを放電させることによって前記駆動トランジスタのゲート-ソース電圧を低減することと、
を含む、方法。 - 前記表示画素が、
前記駆動トランジスタに直接結合された追加のキャパシタを更に含み、前記方法が、
前記データローディングトランジスタを非活性化した後に、制御信号を前記追加のキャパシタに印加して前記ストレージキャパシタを放電させること
を更に含む、請求項18に記載の方法。 - 前記制御信号を前記追加のキャパシタに印加することが、前記制御信号を低減して前記ストレージキャパシタを放電させることを含む、請求項18に記載の方法。
- データプログラミング及び閾値電圧サンプリングフェーズの前に、前記ゲート-ドレイントランジスタが非活性化されている間に前記データローディングトランジスタを活性化することによって、オンバイアスストレス動作を実行すること、
を更に含む、請求項18に記載の方法。 - 表示画素であって、
基板と、
前記基板の上に形成され、かつ駆動トランジスタ用の活性領域を形成する、半導体酸化物層であって、前記駆動トランジスタが、第1のソース-ドレイン端子、第2のソース-ドレイン端子、及びゲート端子を有する、半導体酸化物層と、
前記半導体酸化物層の上に形成された第1の金属層であって、前記駆動トランジスタの前記ゲート端子及び第1のキャパシタの下部端子を形成する部分を有する、第1の金属層と、
前記第1の金属層の上に形成された第2の金属層であって、前記第1のキャパシタの上部端子を形成する部分を有し、前記駆動トランジスタの前記第2のソース-ドレイン端子が、第2のキャパシタに結合されており、前記第2のキャパシタが、ゲートドライバ信号を受信するように構成されている、第2の金属層と、
を含む、表示画素。 - 前記第2のキャパシタが、前記第1の金属層の別の部分から形成された下部端子を有し、かつ前記第2の金属層の別の部分から形成された上部端子を有する、請求項22に記載の表示画素。
- 前記第2の金属層の上に形成されたソース-ドレイン金属ルーティング層であって、前記第2のキャパシタが、前記第2の金属層の別の部分から形成された下部端子を有し、かつ前記ソース-ドレイン金属ルーティング層の一部から形成された上部端子を有する、ソース-ドレイン金属ルーティング層
を更に含む、請求項22に記載の表示画素。 - 前記基板と前記半導体酸化物層との間に形成された第3の金属層であって、前記駆動トランジスタの前記第2のソース-ドレイン端子に結合された、第3の金属層
を更に含む、請求項22に記載の表示画素。 - 前記第2の金属層の上に形成されたソース-ドレイン金属ルーティング層であって、前記第2のキャパシタが、前記第2の金属層の別の部分から形成された下部端子を有し、かつ前記ソース-ドレイン金属ルーティング層の一部から形成された上部端子を有する、ソース-ドレイン金属ルーティング層
を更に含む、請求項25に記載の表示画素。 - 前記第2のキャパシタが、前記第3の金属層の一部から形成された下部端子を有し、かつ前記第1の金属層の別の部分から形成された上部端子を有する、請求項25に記載の表示画素。
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