KR20230050024A - 발광표시장치 - Google Patents

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KR20230050024A
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transistor
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driving transistor
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김중철
이호영
장성욱
김재성
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엘지디스플레이 주식회사
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Abstract

본 발명의 목적은 애노드 리셋 기간에 구동 트랜지스터의 게이트에 인가되는 애노드 리셋 전압이, 발광소자가 구동되어 광이 출력되는 리프레쉬 기간에 구동 트랜지스터의 게이트로 입력되는 초기화 전압보다 큰, 발광표시장치를 제공하는 것이며, 이를 위해, 본 발명에 따른 발광표시장치는, 구동 트랜지스터 및 상기 구동 트랜지스터의 게이트에 연결된 애노드 리셋 캐패시터를 포함하는 픽셀구동회로 및 상기 구동 트랜지스터를 통해 공급된 전류에 의해 광을 출력하는 발광소자를 포함하고, 데이터 전압이 상기 구동 트랜지스터에 공급되어 상기 발광소자에서 광이 출력되는 리프레쉬 기간들 사이에는 데이터 전압이 상기 구동 트랜지스터에 공급되지 않는 애노드 리셋 기간이 존재하며, 상기 리프레쉬 기간에 상기 애노드 리셋 캐패시터로 공급되는 애노드 리셋 전압은 상기 리프레쉬 기간에 상기 구동 트랜지스터의 게이트로 입력되는 초기화 전압보다 크다.

Description

발광표시장치{LIGHT EMITTING DISPLAY APPARATUS}
본 발명은 발광표시장치에 관한 것이다.
VRR(Variable Refresh Rate)로 구동되는 종래의 발광표시장치에서는, 구동 트랜지스터의 히스테리시스(Hysteresis)에 의해, 휘도 변화가 발생될 수 있다. 특히, 히스테리시스가 클 경우, 저주파 영역(예를 들어, 30Hz이하)에서는 플리커(Flicker)가 인지될 수 있다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 애노드 리셋 기간에 구동 트랜지스터의 게이트에 인가되는 애노드 리셋 전압이, 발광소자가 구동되어 광이 출력되는 리프레쉬 기간에 구동 트랜지스터의 게이트로 입력되는 초기화 전압보다 큰, 발광표시장치를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 발광표시장치는, 구동 트랜지스터 및 상기 구동 트랜지스터의 게이트에 연결된 애노드 리셋 캐패시터를 포함하는 픽셀구동회로 및 상기 구동 트랜지스터를 통해 공급된 전류에 의해 광을 출력하는 발광소자를 포함하고, 데이터 전압이 상기 구동 트랜지스터에 공급되어 상기 발광소자에서 광이 출력되는 리프레쉬 기간들 사이에는 데이터 전압이 상기 구동 트랜지스터에 공급되지 않는 애노드 리셋 기간이 존재하며, 상기 리프레쉬 기간에 상기 애노드 리셋 캐패시터로 공급되는 애노드 리셋 전압은 상기 리프레쉬 기간에 상기 구동 트랜지스터의 게이트로 입력되는 초기화 전압보다 크다.
본 발명에 의하면, 애노드 리셋 기간에 구동 트랜지스터의 게이트에 영향을 미치는 애노드 리셋 전압을, 발광소자를 구동시켜 광을 출력하는 리프레쉬 기간에 구동 트랜지스터의 게이트로 입력되는 초기화 전압보다 크게 함으로써, 저온폴리실리콘(LTPS: Low Temperature Poly Silicon) 트랜지스터 및 산화물 트랜지스터를 포함하는 픽셀회로를 갖는 발광표시장치에서, 플리커(Flicker)가 개선될 수 있다.
또한, 본 발명에 의하면, 픽셀회로를 구성하는 트랜지스터들 중 일부가 산화물 트랜지스터로 구성됨으로써, 전류누설에 의한 화질불량(약휘점, 약암점)이 개선될 수 있다.
또한, 본 발명에 의하면, 픽셀회로의 RC Load가 감소될 수 있고, 이에 따라, 발광표시장치가 고속으로 구동될 수 있으며, 발광표시장치의 보상성능이 향상될 수 있다.
도 1은 본 발명에 따른 발광표시장치의 구성을 나타낸 예시도.
도 2는 본 발명에 따른 발광표시장치에 적용되는 픽셀의 구성을 나타낸 예시도.
도 3은 본 발명에 따른 발광표시장치에 적용되는 게이트 드라이버의 구성을 나타낸 예시도.
도 4는 본 발명에 따른 발광표시장치에 적용되는 제어부의 구성을 나타낸 예시도.
도 5 및 도 6은 본 발명에 따른 발광표시장치의 동작 방법을 설명하기 위한 예시도들.
도 7은 제g 게이트 라인에 대응되는 리프레쉬 기간 및 애노드 리셋 기간을 나타낸 예시도.
도 8 내지 도 11은 본 발명에 따른 발광표시장치의 리프레쉬 기간에서의 구동 방법을 설명하기 위한 예시도들.
도 12 및 도 13은 본 발명에 따른 발광표시장치의 애노드 리셋 기간에서의 구동 방법을 설명하기 위한 예시도들.
도 14는 본 발명에 따른 발광표시장치의 효과를 설명하기 위한 예시도.
도 15는 본 발명에 따른 발광표시장치에 적용되는 트랜지스터의 구조를 나타낸 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
‘적어도 하나’의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ‘제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나’의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예가 상세히 설명된다.
도 1은 본 발명에 따른 발광표시장치의 구성을 나타낸 예시도이고, 도 2는 본 발명에 따른 발광표시장치에 적용되는 픽셀의 구성을 나타낸 예시도이고, 도 3은 본 발명에 따른 발광표시장치에 적용되는 게이트 드라이버의 구성을 나타낸 예시도이며, 도 4는 본 발명에 따른 발광표시장치에 적용되는 제어부의 구성을 나타낸 예시도이다.
본 발명에 따른 발광표시장치는, 도 1 및 도 2에 도시된 바와 같이, 광을 출력하는 발광 소자(ED)와 발광 소자(ED)를 구동하는 픽셀구동회로(PDC)를 포함하는 픽셀(110)들이 구비되어 있는 표시패널(100), 패널에 구비된 게이트 라인들(GL1 to GLg)로 게이트 펄스들을 공급하는 게이트 드라이버(200), 패널에 구비된 데이터 라인들(DL1 to DLd)로 데이터 전압들을 공급하는 데이터 드라이버(300), 게이트 드라이버와 데이터 드라이버를 제어하는 제어부(400) 및 전원을 공급하는 전원공급부(500)를 포함한다.
우선, 표시패널(100)은 영상이 표시되는 표시영역(120) 및 표시영역의 외곽을 감싸고 있는 비표시영역(130)으로 구분될 수 있다.
표시패널(100)에는 게이트 라인들(GL1 to GLg), 데이터 라인들(DL1 to DLd) 및 픽셀(110)들이 구비된다. 픽셀(110)들 각각에는 게이트 라인과 데이터 라인이 연결되어 있다. 게이트 라인들(GL1 to GLg)은 게이트 드라이버(200)와 연결되며, 데이터 라인들(DL1 to DLd)은 데이터 드라이버와 연결된다. 여기서, g 및 d는 자연수이다.
표시패널(100)에 구비되는 픽셀(110)은 도 2에 도시된 바와 같이, 픽셀구동회로(PDC) 및 발광부를 포함한다.
픽셀구동회로(PDC)는 제1 트랜지스터(T1) 내지 제6 트랜지스터(T6), 스토리지 캐패시터(Cst), 구동 트랜지스터(Tdr) 및 애노드 리셋 캐패시터(Cpark)를 포함하며, 발광부는 발광소자(ED)를 포함할 수 있다.
발광소자(ED)는 유기 발광층, 무기 발광층 및 양자점 발광층 중 어느 하나를 포함할 수 있으며, 또는, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
발광소자(ED)는 적색, 녹색 및 청색과 같은 다양한 컬러들 중 어느 하나에 대응되는 광을 출력할 수 있으며, 또는 백색 광을 출력할 수도 있다.
픽셀구동회로(PDC)는 제1 단자, 게이트 라인과 연결된 게이트 및 데이터 라인과 연결된 제2 단자를 포함하는 제1 트랜지스터(T1), 제1 전압(VDD)이 공급되는 제1 전압공급라인(PLA)과 연결된 제1 단자, 제1 트랜지스터(T1)의 제1 단자와 연결된 제2 단자 및 에미션 라인(EL)과 연결된 게이트를 포함하는 제2 트랜지스터(T2), 제1 트랜지스터의 제1 단자와 연결된 제1 단자, 제2 단자 및 게이트를 포함하는 구동 트랜지스터(Tdr), 구동 트랜지스터의 게이트와 연결된 제1 단자, 구동 트랜지스터의 제2 단자와 연결된 제2 단자 및 스캔 라인(SL)과 연결된 게이트를 포함하는 제3 트랜지스터(T3), 구동 트랜지스터의 제2 단자와 연결된 제1 단자, 에미션 라인(EL)과 연결된 게이트 및 발광소자와 연결된 제2 단자를 포함하는 제4 트랜지스터(T4), 구동 트랜지스터의 게이트와 연결된 제1 단자, 애노드 리셋 전압(Vpark)이 공급되는 애노드 리셋 라인(RL)과 연결된 제2 단자 및 리셋제어라인(RCL)과 연결된 게이트를 포함하는 제5 트랜지스터(T5), 제4 트랜지스터의 제2 단자와 연결된 제1 단자, 기준전압(VAR)이 공급되는 기준전압라인(REL)과 연결된 제2 단자 및 에미션 라인(EL)과 연결된 게이트를 포함하는 제6 트랜지스터(T6), 제2 트랜지스터의 제1 단자와 제5 트랜지스터의 제1 단자 사이에 구비된 스토리지 캐패시터(Cst) 및 구동 트랜지스터의 게이트와 제5 트랜지스터의 제2 단자 사이에 구비된 애노드 리셋 캐패시터(Cpark)를 포함한다.
제1 트랜지스터(T1)는 게이트 라인(GL)으로 공급되는 게이트 신호(Scan2(n), n은 자연수)에 의해 턴온 또는 턴오프되고, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)은 제1 트랜지스터(T1)가 턴온될 때 구동 트랜지스터(Tdr)로 공급된다. 게이트 신호(Scan2(n))는 제1 트랜지스터(T1)를 턴온시키는 게이트 펄스 및 제1 트랜지스터(T1)를 턴오프시키는 게이트 오프 신호를 포함한다. 제1 트랜지스터(T1)는 P타입 저온폴리실리콘(LTPS) 트랜지스터가 될 수 있다.
제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)는 에미션 라인(EL)을 통해 공급되는 에미션 신호(EM(n))에 의해 턴온 또는 턴오프된다. 에미션 라인(EL)은 게이트 라인(GL)과 나란하게 구비될 수 있다. 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)는 P타입 저온폴리실리콘(LTPS) 트랜지스터가 될 수 있으며, 제6 트랜지스터(T6)는 N타입 산화물 트랜지스터가 될 수 있다. 즉, 본 발명에 적용되는 픽셀구동회로(PDC)는 적어도 하나의 P타입 저온폴리실리콘(LTPS) 및 적어도 하나의 N타입 산화물 트랜지스터를 포함할 수 있다.
제3 트랜지스터(T3)는 스캔 라인(SL)을 통해 공급되는 스캔 신호(Scan1(n))에 의해 턴온 또는 턴오프된다. 스캔 라인(SL)은 게이트 라인(GL)과 나란하게 구비될 수 있다. 제3 트랜지스터(T3)는 N타입 산화물 트랜지스터가 될 수 있다.
제5 트랜지스터(T5)는 리셋제어라인(RCL)을 통해 공급되는 리셋제어신호(Scan1(n-2))에 의해 턴온 또는 턴오프된다. 리셋제어라인(RCL)은 게이트 라인(GL)과 나란하게 구비될 수 있다. 제5 트랜지스터(T5)는 N타입 산화물 트랜지스터가 될 수 있다.
구동 트랜지스터(Tdr)는 데이터 전압(Vdata)에 의해 구동되어, 발광소자(ED)로 공급되는 전류의 양을 제어한다. 구동 트랜지스터(Tdr)는 P타입 저온폴리실리콘(LTPS)가 될 수 있다.
스토리지 캐패시터(Cst)는 제2 트랜지스터(T2)의 제1 단자와 제5 트랜지스터(T5)의 제1 단자 사이에 구비된다.
애노드 리셋 캐패시터(Cpark)는 초기화 전압(Vint) 또는 애노드 리셋 전압(Vpark)이 공급되는 애노드 리셋 라인(RL)과 구동 트랜지스터(Tdr)의 게이트 사이에 구비된다. 즉, 애노드 리셋 캐패시터(Cpark)는 제5 트랜지스터(T5)의 제2 단자와 구동 트랜지스터(Tdr)의 게이트 사이에 구비된다. 애노드 리셋 캐패시터(Cpark)의 캐패시턴스는 스토리지 캐패시터(Cst)의 캐패시턴스의 1/10 이하로 설정될 수 있다.
제1 전압(VDD)은 제1 전압공급라인(PLA)을 통해 구동 트랜지스터(Tdr) 및 발광소자(ED)로 공급된다.
제2 전압(VSS)은 제2 전압공급라인(PLB)을 통해 발광소자(ED)로 공급된다.
기준전압(VAR)은 기준전압라인(REL)을 통해 제6 트랜지스터(T6)로 공급된다.
초기화 전압(Vint)은 애노드 리셋 라인(RL) 및 제5 트랜지스터(T5)를 통해 구동 트랜지스터(Tdr)의 게이트로 공급된다.
애노드 리셋 전압(Vpark)은 애노드 리셋 라인(RL)을 통해 애노드 리셋 캐패시터(Cpark)에 공급되어, 구동 트랜지스터(Tdr)의 게이트의 전압에 영향을 미친다.
이하에서는, 도 2에 도시된 구조를 갖는 픽셀(110)들이 구비된 발광표시장치가 본 발명의 일예로서 설명된다. 그러나, 본 발명이 도 2에 도시된 픽셀(100)에 한정되는 것은 아니다.
다음, 데이터 드라이버(300)는 데이터 라인들(DL1 to DLd)로 데이터 전압(Vdata)들을 공급한다.
데이터 드라이버(300)는 표시패널(100)에 부착되는 칩온필름에 구비될 수 있다. 또한, 데이터 드라이버(300)는 표시패널(100)에 직접 장착된 후 메인 기판에 구비된 제어부(400)와 연결될 수도 있다.
데이터 드라이버(300)는 제어부(400)와 함께 하나의 집적회로로 형성될 수도 있다. 이 경우, 집적회로는 칩온필름에 구비되거나, 표시패널(100)에 직접 장착될 수도 있다.
다음, 게이트 드라이버(200)는 게이트 라인들(GL1 to GLg)로 게이트 펄스들을 공급한다.
게이트 드라이버(200)는 집적회로(Integrated Circuit)로 구성된 후 비표시영역에 장착될 수 있다. 또한, 게이트 드라이버(200)는 비표시영역에 게이트 인 패널(GIP: Gate In Panel) 방식을 이용하여 직접 내장될 수도 있다. 게이트 인 패널 방식을 이용하는 경우, 게이트 드라이버(200)를 구성하는 트랜지스터들은, 표시영역의 각 픽셀(110)들에 구비되는 트랜지스터들과 동일한 공정을 통해 비표시영역에 구비될 수 있다.
게이트 드라이버(200)에서 생성된 게이트 펄스가 게이트 라인(GL)을 통해 픽셀(110)에 구비된 제1 트랜지스터(T1)의 게이트로 공급될 때, 제1 트랜지스터(T1)는 턴온된다. 제1 트랜지스터(T1)가 턴온되면 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 픽셀(110)에 공급된다. 게이트 오프 신호가 제1 트랜지스터(T1)로 공급될 때, 제1 트랜지스터(T1)는 턴오프된다. 제1 트랜지스터(T1)가 턴오프되면 데이터 전압(Vdata)은 더 이상 픽셀(110)에 공급되지 않는다. 게이트 라인(GL)으로 공급되는 게이트 신호(Scan2(n))는 게이트 펄스 및 게이트 오프 신호를 포함한다.
게이트 라인들(GL1 to GLg)로 게이트 펄스들을 공급하기 위해, 게이트 드라이버(200)는 도 3에 도시된 바와 같이, 픽셀(110)들과 연결된 게이트 라인들(GL1 to GLg)로 게이트 펄스들(GP1 to GPg)을 공급하는 스테이지(201)들을 포함할 수 있다.
스테이지(201)들 각각은 게이트 펄스뿐만 아니라, 에미션 신호(EM(n)) 및 스캔 신호(Scan1(n))를 더 생성할 수 있다. 에미션 신호(EM(n))는 에미션 라인(EL)으로 출력되며, 스캔 신호(Scan1(n))는 스캔 라인(SL)으로 출력된다.
이를 위해, 스테이지(201)들 각각은 복수의 트랜지스터들을 포함할 수 있다.
상기 설명에서, 게이트 신호(Scan2(n)), 스캔 신호(Scan1(n)) 및 에미션 신호(EM(n))는 제n 스테이지(Stage n)에서 출력되는 신호들이며, 리셋제어신호(Scan1(n-2))는 제n-2 스테이지에서 출력되는 신호이다.
리셋제어신호(Scan1(n-2))는 제n-2 게이트 라인을 통해 제n-2 스테이지와 연결된 픽셀들로 공급되는 스캔 신호가 될 수 있다. 즉, 제n-2 스테이지로부터 출력되는 신호는, 제n-2 게이트 라인을 통해 제n-2 스테이지와 연결된 픽셀들로 공급되는 스캔 신호가 될 수 있으며, 또한, 제n 게이트 라인을 통해 제n 스테이지와 연결된 픽셀들로 공급되는 리셋제어신호가 될 수 있다.
다음, 제어부(400)는, 외부 시스템으로부터 전송되어온 타이밍 동기신호(TSS)를 이용하여, 외부 시스템으로부터 전송되어온 입력 영상데이터들(Ri, Gi, Bi)을 재정렬할 수 있으며, 게이트 드라이버(200)로 공급될 게이트 제어신호(GCS) 및 데이터 드라이버(300)로 공급될 데이터 제어신호(DCS)를 생성할 수 있다.
이를 위해, 제어부(400)는 도 4에 도시된 바와 같이, 입력 영상데이터들(Ri, Gi, Bi)을 재정렬하여 영상데이터(Data)들을 생성하며 영상데이터(Data)들을 데이터 드라이버(300)로 공급하기 위한 데이터 정렬부(430), 타이밍 동기신호(TSS)를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하기 위한 제어신호 생성부(420), 타이밍 동기신호(TSS)와 외부 시스템으로부터 전송된 입력 영상데이터들(Ri, Gi, Bi)을 수신하여 데이터 정렬부와 제어신호 생성부로 전송하기 위한 입력부(410), 및 데이터 정렬부에서 생성된 영상데이터(Data)들과 제어신호 생성부에서 생성된 데이터 제어신호(DCS)를 데이터 드라이버(300)로 공급하고 제어신호 생성부에서 생성된 게이트 제어신호(GCS)를 게이트 드라이버(200)로 출력하기 위한 출력부(440)를 포함할 수 있다.
여기서, 외부 시스템은 본 발명에 따른 발광표시장치가 구비된 전자장치 및 제어부(400)를 구동하는 기능을 수행한다. 예를 들어, 전자장치가 텔레비전(TV)인 경우, 외부 시스템은 통신망을 통해 각종 음성정보, 영상정보 및 문자정보 등을 수신할 수 있으며, 수신된 영상정보를 제어부(400)로 전송할 수 있다. 이 경우, 영상정보는 입력 영상데이터들(Ri, Gi, Bi)이 될 수 있다.
마지막으로, 전원공급부(500)는 게이트 드라이버(200), 데이터 드라이버(300) 및 제어부(400)로 전원을 공급한다.
또한, 전원공급부(500)는 표시패널(100)에 구비된 픽셀구동회로(PDC)들에서 요구되는 각종 전원들, 예를 들어, 제1 전압(VDD), 제2 전압(VSS), 초기화 전압(Vint), 애노드 리셋 전압(Vpark) 및 보상전압(Vobs)을 픽셀구동회로(PDC)들로 공급한다.
도 5 및 도 6은 본 발명에 따른 발광표시장치의 동작 방법을 설명하기 위한 예시도들이다. 특히, 도 5의 (a)는 일반적인 발광표시장치의 동작 방법을 설명하기 위한 것이고, 도 5의 (b)는 본 발명에 따른 발광표시장치의 동작 방법을 설명하기 위한 것이며, 도 6은 도 5의 (b)에 도시된 프레임들 중 두 개의 프레임들을 구체적으로 나타낸 예시도이다.
이하의 설명에서, 1프레임 기간(1Frame Period)은, 표시패널(100)에 구비된 게이트 라인들(GL1 to GLg)로 게이트 펄스들(GP1 to GPg)이 공급되어 표시패널을 통해 하나의 이미지가 표시되는 기간을 의미한다. 또한, 프레임은 하나의 이미지를 의미한다. 부연하여 설명하면, 도 5에서 1프레임 및 2프레임 등은 서로 다른 이미지들을 의미할 수 있으며, 또는 하나의 이미지를 출력하기 위한 데이터 전압들이 출력되는 타이밍을 구분하기 위해 정의된다. 즉, 도 5에서 1프레임 내지 120프레임(또는 60프레임) 각각에 대응되는 기간은 1프레임 기간이다. 예를 들어, 도 5의 (b)에 도시된 바와 같이, 본 발명에 따른 발광표시장치가 60Hz로 구동된다는 것은, 1프레임 기간이 1초에 60번 반복되는 것을 의미하며, 1프레임 기간은 리프레쉬 기간(REP) 및 애노드 리셋 기간(ARP)을 포함한다.
즉, 1프레임 기간은, 도 5의 (b) 및 도 6에 도시된 바와 같이, 게이트 라인들(GL1 to GLg)로 공급된 게이트 펄스들(GP1 to GPg)에 의해 발광소자(ED)들이 구동되어 광이 출력되는 리프레쉬 기간(RFP) 및 발광소자(ED)들의 발광 상태가 유지되는 애노드 리셋 기간(ARP)을 포함한다. 애노드 리셋 기간(ARP)은 리프레쉬 기간(RFP)보다 크거나 같게 설정될 수 있다.
1프레임 기간 중 리프레쉬 기간(RFP)에는 게이트 라인들(GL1 to GLg)로 게이트 펄스들(GP1 to GPg)이 공급되어, 표시패널(100)에 하나의 이미지가 표시되며, 1프레임 기간 중 애노드 리셋 기간(ARP)에는 리프레쉬 기간(RFP)에 표시된 이미지가 사용자의 눈에 보여질 수 있다. 즉, 리프레쉬 기간(REP)에는 데이터 라인들로 데이터 전압들이 공급된다.
종래의 발광표시장치와 본 발명에 따른 발광표시장치의 1프레임 기간을 비교하면 다음과 같다.
예를 들어, 도 6에 도시된 애노드 리셋 기간(ARP)에도 영상이 출력되는 종래의 발광표시장치가 120Hz로 구동된다고 할 때, 도 6에 도시된 바와 같이, 애노드 리셋 기간(ARP)에는 영상이 출력되지 않는 본 발명에 따른 발광표시장치가 60Hz로 구동된다면, 나머지 60Hz에 대응되는 기간이 애노드 리셋 기간(ARP)이 될 수 있다. 이 경우, 애노드 리셋 기간(ARP)과 리프레쉬 기간(RFP)은 동일할 수 있다. 이러한 예는, 도 5에 도시되어 있다. 즉, 도 5의 (a)는 120Hz로 구동되는 종래의 발광표시장치를 나타내며, 도 5의 (b)는 60Hz로 구동되는 본 발명에 따른 발광표시장치를 나타낸다. 즉, 도 5의 (b)와 같이 구동되는 본 발명에 따른 발광표시장치에서는, 1초에 60개의 이미지들이 표현될 수 있다. 이 경우, 1초에는 60개의 이미지들이 표현되는 기간에 대응되는 리프레쉬 기간(REP)들이 존재하며, 리프레쉬 기간(REP)들과 동일한 애노드 리셋 기간(ARP)들이 존재할 수 있다.
또 다른 예로서, 도 6에 도시된 애노드 리셋 기간(ARP)에도 영상이 출력되는 종래의 발광표시장치가 120Hz로 구동된다고 할 때, 도 6에 도시된 바와 같이, 애노드 리셋 기간(ARP)에는 영상이 출력되지 않는 본 발명에 따른 발광표시장치가 30Hz로 구동된다면, 나머지 90Hz에 대응되는 기간이 애노드 리셋 기간(ARP)이 될 수 있다. 이 경우, 애노드 리셋 기간(ARP)은 리프레쉬 기간(RFP) 보다 클 수 있다. 즉, 상기 예와 같이 구동되는 본 발명에 따른 발광표시장치에서는, 1초에 30개의 이미지들이 표현될 수 있다. 이 경우, 1초에는 30개의 이미지들이 표현되는 기간에 대응되는 리프레쉬 기간(REP)들이 존재하며, 리프레쉬 기간(REP)들 보다 세 배 긴 애노드 리셋 기간(ARP)들이 존재할 수 있다.
또 다른 예로서, 도 6에 도시된 애노드 리셋 기간(ARP)에도 영상이 출력되는 종래의 발광표시장치가 120Hz로 구동된다고 할 때, 도 6에 도시된 바와 같이, 애노드 리셋 기간(ARP)에는 영상이 출력되지 않는 본 발명에 따른 발광표시장치가 1Hz로 구동된다면, 나머지 59Hz에 대응되는 기간이 애노드 리셋 기간(ARP)이 될 수 있다. 이 경우, 애노드 리셋 기간(ARP)은 리프레쉬 기간(RFP) 보다 클 수 있다. 즉, 상기 예와 같이 구동되는 본 발명에 따른 발광표시장치에서는, 1초에 1개의 이미지가 표현될 수 있다. 이 경우, 1초에는 1개의 이미지가 표현되는 기간에 대응되는 리프레쉬 기간(REP)이 존재하며, 리프레쉬 기간(REP) 보다 59배 긴 애노드 리셋 기간(ARP)이 존재할 수 있다.
이하의 설명에서, 본 발명에 따른 발광표시장치가 저주파수로 구동된다는 것은 상기에서 설명된 바와 같이, 애노드 리셋 기간(ARP)이 리프레쉬 기간(RFP) 보다 크거나 같게 구동된다는 것을 의미한다. 특히, 본 발명에 따른 발광표시장치가 저주파수로 구동된다는 것은, 예를 들어, 1초에 리프레쉬 기간(RFP)이 30회 이하로 발생되는 것(30Hz)을 의미할 수 있으며, 또는 도 5의 (b)에 도시된 바와 같이 1초에 리프레쉬 기간(REP)이 60회(60Hz) 이하로 발생되는 것을 의미할 수 있다.
P타입 저온폴리실리콘(LTPS)들만으로 구성된 픽셀구동회로들을 갖는 종래의 발광표시장치가 도 6을 참조하여 상기에서 설명된 방법으로 동작하는 경우, 애노드 리셋 기간(ARP)의 휘도가 리프레쉬 기간(REP)의 휘도보다 감소하여, 플리커(Flicker)가 발생될 수 있다.
즉, 리프레쉬 기간(REP)에 데이터 전압(Vdata)에 대응되는 광이 발광소자(ED)로부터 출력되며, 발광소자(ED)의 발광 상태가 애노드 리셋 기간(ARP)까지 지속된다. 그러나, P타입 저온폴리실리콘(LTPS)의 특성에 의해 애노드 리셋 기간(ARP)의 휘도는 리프레쉬 기간(REP)의 휘도보다 증가하여, 플리커(Flicker)가 발생될 수 있다. 즉, 리프레쉬 기간(REP)과 애노드 리셋 기간(ARP)에서의 휘도 편차에 의해 플리커가 발생될 수 있다.
본 발명에서는, 플리커가 발생되는 것을 방지하기 위해, 도 6에 도시된 바와 같이, 애노드 리셋 기간(ARP)에 구동 트랜지스터(Tdr)의 게이트에 영향을 미치는 애노드 리셋 전압(Vpark)이, 리프레쉬 기간(REP)에 구동 트랜지스터(Tdr)의 게이트로 입력되는 초기화 전압(Vint)보다 크게 설정된다.
초기화 전압(Vint)은 0V 내지 -10V 중 어느 하나로 설정될 수 있다.
이 경우, 애노드 리셋 전압(Vpark)은 초기화 전압(Vint)보다 커야 하며, 따라서, 초기화 전압(Vint)이 -10V 내지 0V 중 어느 하나로 설정되는 경우, 애노드 리셋 전압(Vpark)은 0 내지 10V 중 어느 하나로 설정될 수 있다.
또한, 애노드 리셋 전압(Vpark)은 제1 전압(VDD) 보다 낮은 전압으로 설정될 수 있다.
애노드 리셋 기간(ARP)에는, 게이트 라인들 각각으로 적어도 한 번 보상 게이트 펄스(CGP)가 공급된다. 보상 게이트 펄스(CGP)는 리프레쉬 기간(RFP)에 게이트 라인들 각각으로 공급되는 게이트 펄스(CGP)와 동일한 신호가 될 수 있다.
도 7은 제g 게이트 라인에 대응되는 리프레쉬 기간 및 애노드 리셋 기간을 나타낸 예시도이고, 도 8 내지 도 11은 본 발명에 따른 발광표시장치의 리프레쉬 기간에서의 구동 방법을 설명하기 위한 예시도들이고, 도 12 및 도 13은 본 발명에 따른 발광표시장치의 애노드 리셋 기간에서의 구동 방법을 설명하기 위한 예시도들이며, 도 14는 본 발명에 따른 발광표시장치의 효과를 설명하기 위한 예시도이다. 도 7에서 리프레쉬 기간의 제g 기간(gth period of RFP)은 도 6에 도시된 리프레쉬 기간(REP) 중 마지막 기간, 즉, 제g 게이트 펄스가 제g 게이트 라인(GLg)으로 공급되어 제g 게이트 라인(GLg)에 연결된 픽셀(110)들에서 광이 출력되는 기간을 의미한다. 즉, 리프레쉬 기간의 제g 기간이 경과하면, 애노드 리셋 기간(ARP)이 시작된다. 또한, 도 7에서 애노드 리셋 기간의 제g 기간(gth period of ARP)은 도 6에 도시된 애노드 리셋 기간 중 마지막 기간, 즉, 제g 게이트 라인(GLg)으로 보상 게이트 펄스(CGP)가 공급되는 기간을 의미한다. 또한, 도 14에서 세로축은 휘도를 나타내며, 가로축은 시간을 나타낸다. 이 경우, 도 14에는 하나의 리프레쉬 기간(RFP) 보다 긴 애노드 리셋 기간(ARP)을 갖는 발광표시장치에서의 휘도 변화가 도시되어 있다.
첫째, 리프레쉬 기간(RFP)에는 상기에서 설명된 바와 같이, 게이트 라인들(GP1 to GPg)로 게이트 펄스들(GP1 to GPg)이 순차적으로 공급되어, 발광소자(ED)들에서 광이 출력되며, 이에 따라, 표시패널(100)에서 하나의 이미지가 출력될 수 있다.
이하에서는, 리프레쉬 기간(RFP) 중 제g 기간에서, 발광소자(ED)가 광을 출력하는 방법이 설명된다. 제g 기간에서 수행되는 동작은 리프레쉬 기간(RFP)에 포함된 모든 기간들, 즉, 리프레쉬 기간(REP)의 제1 기간 내지 제g 기간에서 공통적으로 수행된다.
우선, 리프레쉬 기간의 제g 기간(gth period of RFP) 중 초기화 기간(A)이 시작되면, 도 7에 도시된 바와 같이, 하이 레벨의 에미션 신호(EM(n))가 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제6 트랜지스터의 게이트로 공급되고, 하이 레벨의 리셋제어신호(Scan1(g-2))가 제5 트랜지스터(T5)의 게이트로 공급되고, 로우 레벨의 스캔 신호(Scan1(g))가 제3 트랜지스터(T3)의 게이트로 공급되며, 하이 레벨의 게이트 신호(Scan2(g))가 제1 트랜지스터(T1)의 게이트로 공급된다. 이하에서 설명되는 리셋제어신호(Scan1(g-2)), 스캔 신호(Scan1(g)), 게이트 신호(Scan2(g)) 및 에미션 신호(EM(g))는 도 1 내지 도 4를 참조하여 설명된 리셋제어신호(Scan1(n-2)), 스캔 신호(Scan1(n)), 게이트 신호(Scan2(n)) 및 에미션 신호(EM(n))에서 n이 g인 경우의 리셋제어신호, 스캔 신호, 게이트 신호 및 에미션 신호를 의미한다.
상기한 바와 같은 신호들에 따라, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴온되며, 나머지 트랜지스터들은 턴오프된다.
제5 트랜지스터(T5)가 턴온되면, 도 8에 도시된 바와 같이, 제5 트랜지스터(T5)를 통해, 초기화 전압(Vint)이 구동 트랜지스터(Tdr)의 게이트에 인가되어, 구동 트랜지스터(Tdr)의 게이트의 전압은 초기화 전압(Vint)이 된다.
즉, 구동 트랜지스터(Tdr)의 게이트가 연결되어 있는 제2 노드(N2)의 전압은 초기화 전압(Vint)이 된다.
이 경우, 상기한 바와 같은 초기화 동작은 리셋제어신호(Scan1(g-2)))가 하이 레벨이고 스캔 신호(Scan1(g))가 로우 레벨인 기간(A1)에서만 수행된다. 그러나, 구동 트랜지스터(Tdr)의 게이트의 전압은 초기화 동작이 시작된 후 샘플링 기간(B)까지 유지된다. 따라서, 도 7에 도시된 바와 같이, 초기화 기간(A)은 스캔 신호(Scan1(g))가 하이 레벨인 기간부터 샘플링 기간(B)이 시작될 때가지의 기간도 포함할 수 있다.
초기화 기간(A)에서 제6 트랜지스터(T6)가 턴온되며, 이에 따라, 발광소자(ED)의 제1 단자(애노드)는 기준전압(VAR)에 의해 초기화될 수 있다.
다음, 리프레쉬 기간의 제g 기간(gth period of RFP) 중 샘플링 기간(B)이 시작되면, 도 7에 도시된 바와 같이, 하이 레벨의 에미션 신호(EM(g))가 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제6 트랜지스터의 게이트로 공급되고, 로우 레벨의 리셋제어신호(Scan1(g-2))가 제5 트랜지스터(T5)의 게이트로 공급되고, 하이 레벨의 스캔 신호(Scan1(g))가 제3 트랜지스터(T3)의 게이트로 공급되며, 로우 레벨의 게이트 신호(Scan2(g))가 제1 트랜지스터(T1)의 게이트로 공급된다. 로우 레벨의 게이트 신호(Scan2(g))는 제g 게이트 라인으로 공급되는 게이트 펄스(GPg)를 의미한다.
이에 따라, 제1 트랜지스터(T1), 제3 트랜지스터(T3), 제6 트랜지스터(T6) 및 구동 트랜지스터(Tdr)는 턴온되며, 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 턴오프된다.
이 경우, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이, 도 9에 도시된 바와 같이, 제1 트랜지스터(T1), 제1 노드(N1), 구동 트랜지스터(Tdr), 제3 노드(N3) 및 제3 트랜지스터(T3)를 통해 구동 트랜지스터(Tdr)의 게이트에 인가된다. 이에 따라, 구동 트랜지스터(Tdr)의 게이트의 전압은 초기화 전압(Vint)에서 데이터 전압(Vdata)과 문턱전압의 절대값(|Vth|)의 차전압(=Vdata-|Vth|)으로 변한다. 여기서 문턱전압은 구동 트랜지스터(Tdr)의 문턱전압을 의미한다.
즉, 구동 트랜지스터(Tdr)의 게이트가 연결되어 있는 제2 노드(N2)의 전압은 데이터 전압과 문턱전압의 절대값의 차전압(=Vdata-|Vth|)이 된다.
초기화 기간(A)은 샘플링 기간(B), 즉, 게이트 펄스(GP)의 폭보다 크게 설정될 수 있다.
특히, 초기화 기간(A) 중, 리셋제어신호(Scan1(g-2))가 하이 레벨이고, 스캔 신호(Scan1(g-2))가 로우 레벨인 기간(A1)은 샘플링 기간(B) 보다 크게 설정될 수 있다.
샘플링 기간(B)에서도 제6 트랜지스터(T6)가 턴온되며, 이에 따라, 발광소자(ED)의 제1 단자(애노드)는 기준전압(VAR)에 의해 지속적으로 초기화될 수 있다.
다음, 리프레쉬 기간의 제g 기간(gth period of RFP) 중 홀딩 기간(C)이 시작되면, 도 7에 도시된 바와 같이, 하이 레벨의 에미션 신호(EM(g))가 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제6 트랜지스터의 게이트로 공급되고, 로우 레벨의 리셋제어신호(Scan1(g-2))가 제5 트랜지스터(T5)의 게이트로 공급되고, 하이 레벨의 스캔 신호(Scan1(g))가 제3 트랜지스터(T3)의 게이트로 공급되며, 하이 레벨의 게이트 신호(Scan2(g))가 제1 트랜지스터(T1)의 게이트로 공급된다. 이 경우, 스캔 신호(Scan1(g))는 홀딩 기간(C)이 시작된 직후에는 하이 레벨이며, 일정 기간이 경과하면, 로우 레벨이 된다.
이에 따라, 홀딩 기간(C)에서 제1 트랜지스터(T1) 내지 제5 트랜지스터(T6)는 도 10에 도시된 바와 같이, 턴오프된다.
따라서, 구동 트랜지스터(Tdr)의 게이트가 연결되어 있는 제2 노드(N2)의 전압은 데이터 전압과 문턱전압의 절대값의 차전압(=Vdata-|Vth|)으로 유지된다.
홀딩 기간(C)에서도 제6 트랜지스터(T6)가 턴온되며, 이에 따라, 발광소자(ED)의 제1 단자(애노드)는 기준전압(VAR)에 의해 지속적으로 초기화될 수 있다.
마지막으로, 리프레쉬 기간의 제g 기간(gth period of RFP) 중 발광 기간(D)이 시작되면, 도 7에 도시된 바와 같이, 로우 레벨의 에미션 신호(EM(g))가 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)의 게이트로 공급되고, 로우 레벨의 리셋제어신호(Scan1(g-2))가 제5 트랜지스터(T5)의 게이트로 공급되고, 로우 레벨의 스캔 신호(Scan1(g))가 제3 트랜지스터(T3)의 게이트로 공급되며, 하이 레벨의 게이트 신호(Scan2(g))가 제1 트랜지스터(T1)의 게이트로 공급된다.
이에 따라, 제1 트랜지스터(T1), 제3 트랜지스터(T3), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴오프되며, 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)는 턴온된다.
따라서, 데이터 전압(Vdata)에 대응되는 전류(I)가 제2 트랜지스터(T2), 구동 트랜지스터(Tdr) 및 제4 트랜지스터(T4)를 통해 발광소자(ED)로 공급되며, 발광소자(ED)에서는 데이터 전압(Vdata)에 대응되는 휘도를 갖는 광이 출력된다.
이 경우, 구동 트랜지스터(Tdr)의 게이트의 전압은, 홀딩 기간(C)에서의 게이트의 전압, 즉, 데이터 전압과 문턱전압의 절대값의 차전압(=Vdata-|Vth|)이고, 구동 트랜지스터(Tdr)의 소스, 즉, 구동 트랜지스터(Tdr)의 제1 단자의 전압은 제1 전압(VDD)이 된다.
구동 트랜지스터(Tdr)를 흐르는 전류(I)는 구동 트랜지스터(Tdr)의 소스와 게이트의 차전압(Vsg=VDD-(Vdata-|Vth|))에서 구동 트랜지스터(Tdr)의 문턱전압(Vth)을 뺀 전압(=Vsg-Vth =(VDD-(Vdata-|Vth|))-Vth)의 제곱에 비례한다.
따라서, 발광 기간(D)에 구동 트랜지스터(Tdr)를 통해 발광 소자(ED)로 공급되는 전류(I)는 아래의 [수학식 1]로 표현될 수 있다.
Figure pat00001
즉, 구동 트랜지스터(Tdr)를 통해 발광 소자(ED)로 공급되는 전류(I)는 데이터 전압(Vdata) 및 제1 전압(VDD)에 의해 결정되며, 구동 트랜지스터(Tdr)의 문턱전압(Vth)에 의해서는 결정되지 않는다. 여기서, K는 회로의 특성이 반영된 상수이다.
일반적으로, 구동 트랜지스터(Tdr)는 발광표시장치가 장시간 사용됨에 따라, 열화될 수 있으며, 이에 따라, 구동 트랜지스터(Tdr)의 문턱전압(Vth)은 변경될 수 있다.
또한, 표시패널(100)에 형성되는 픽셀(110)에 구비되는 구동 트랜지스터(Tdr)들의 열화 정도들은 다양한 원인들에 의해 서로 달라질 수 있다.
구동 트랜지스터(Tdr)들의 열화 정도들이 달라지면, 구동 트랜지스터(Tdr)들의 문턱전압들 역시 서로 달라진다.
구동 트랜지스터(Tdr)들의 문턱전압들이 달라지면, 동일한 데이터 전압(Vdata)들이 구동 트랜지스터(Tdr)들로 공급되더라도, 구동 트랜지스터(Tdr)들을 통해 발광 소자(ED)들로 공급되는 전류의 크기들이 달라질 수 있다. 따라서, 동일한 데이터 전압(Vdata)이 공급된 픽셀들에 구비된 발광 소자(ED)들은 서로 다른 밝기의 광을 출력할 수 있다.
본 발명은 상기한 바와 같은 문제를 해결하기 위해, 구동 트랜지스터(Tdr)를 흐르는 전류(I)가 구동 트랜지스터(Tdr)의 문턱전압(Vth)에 의해 영향을 받지 않도록 구성되어 있다.
즉, 본 발명에서는, 도 2에 도시된 바와 같은 픽셀(110)의 구조 및 도 7 내지 도 11을 참조하여 설명된 구동 방법에 의해, 구동 트랜지스터(Tdr)를 통과하는 전류(I)의 크기가, [수학식 1]에 기재된 바와 같이, 구동 트랜지스터(Tdr)의 문턱전압에 영향을 받지 않고 있다.
따라서, 본 발명에 의하면, 구동 트랜지스터(Tdr)들이 열화되더라도, 각 픽셀에서는 데이터 전압(Vdata)에 대응되는 정상적인 전류가 발광 소자(ED)에 공급될 수 있으며, 이에 따라, 발광 소자(ED)는 데이터 전압(Vdata)에 대응되는 밝기의 광을 출력할 수 있다.
상기에서 설명된 바와 같이, 본 발명에 의하면, 리프레쉬 기간(REP)에서, 발광소자의 휘도가 구동 트랜지스터(Tdr)의 문턱전압에 영향을 받지 않는다. 따라서, 표시장치의 화질이 향상될 수 있다.
그러나, 발광소자(ED)의 휘도가 구동 트랜지스터(Tdr)의 문턱전압의 변화에 영향을 받지 않더라도, 구동 트랜지스터(Tdr)의 히스테리시스에 의해, 애노드 리셋 기간(ARP)에서, 휘도가 증가되는 문제가 발생될 수 있다.
애노드 리셋 기간(ARP)에서 휘도가 증가되는 문제를 해결하기 위해, 본 발명은 애노드 리셋 기간(ARP)에 다음과 같은 동작들을 수행한다.
둘째, 애노드 리셋 기간(ARP)에는 상기에서 설명된 바와 같이, 리프레쉬 기간(REP)에 구동 트랜지스터(Tdr)의 게이트로 입력되는 초기화 전압(Vint)보다 큰 애노드 리셋 전압(Vpark)이 구동 트랜지스터(Tdr)의 게이트에 인가되며, 이에 따라, 애노드 리셋 전압(Vpark)의 휘도가 리프레쉬 기간(REP)의 휘도와 유사한 레벨로 유지될 수 있다. 따라서, 리프레쉬 기간(REP)의 휘도와 애노드 리셋 기간(ARP)의 휘도 차이가 감소될 수 있으며, 이에 따라, 플리커가 감소될 수 있다.
상기에서 설명된 바와 같이, 리프레쉬 기간(RFP)에는 게이트 라인들(GP1 to GPg)로 게이트 펄스들(GP1 to GPg)이 순차적으로 공급되어, 발광소자(ED)들에서 광이 출력되며, 이에 따라, 표시패널(100)에서 하나의 이미지가 출력될 수 있다. 이 경우, 게이트 라인으로 게이트 펄스(GP)가 출력되어 게이트 라인에 연결된 픽셀(110)에서 광이 출력되는 방법은 도 7 내지 도 11을 참조하여 설명되었다.
리프레쉬 기간(REP)이 경과하면 애노드 리셋 기간(ARP)이 시작된다.
이하에서는, 애노드 리셋 기간의 제g 기간(gth period of ARP)에서의 발광표시장치의 구동 방법이 설명된다. 애노드 리셋 기간의 제g 기간에서 수행되는 동작은 애노드 리셋 기간(ARP)에 포함된 모든 기간들, 즉, 애노드 리셋 기간(ARP)의 제1 기간 내지 제g 기간에서 공통적으로 수행된다.
우선, 애노드 리셋 기간의 제g 기간(gth period of ARP) 중 스위칭 기간(E)이 시작되면, 도 7에 도시된 바와 같이, 하이 레벨의 에미션 신호(EM(g))가 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제6 트랜지스터의 게이트로 공급되고, 로우 레벨의 리셋제어신호(Scan1(g-2))가 제5 트랜지스터(T5)의 게이트로 공급되고, 로우 레벨의 스캔 신호(Scan1(g))가 제3 트랜지스터(T3)의 게이트로 공급되며, 하이 레벨의 게이트 신호(Scan2(g))가 제1 트랜지스터(T1)의 게이트로 공급된다.
이에 따라, 제6 트랜지스터(T6)는 턴온되며, 나머지 트랜지스터들은 턴오프된다.
이 경우, 전원공급부(500)는 제어부(400)의 제어에 따라, 애노드 리셋 전압(Vpark)을 애노드 리셋 라인(RL)으로 공급한다. 즉, 리프레쉬 기간(RFP)에는 애노드 리셋 라인(RL)을 통해 초기화 전압(Vint)이 공급되며, 애노드 리셋 기간(ARF)에는 애노드 리셋 전압(Vpark)이 공급된다.
애노드 리셋 전압(Vpark)은 상기에서 설명된 바와 같이, 초기화 전압(Vint) 보다 높은 전압이 될 수 있으며, 예를 들어, OV가 될 수 있다.
애노드 리셋 라인(RL)을 통해 공급된 애노드 리셋 전압(Vpark)은 구동 트랜지스터(Tdr)의 게이트 전압에 영향을 미친다. 즉, 구동 트랜지스터(Tdr)의 게이트의 전압은 애노드 리셋 라인(RL)을 통해 공급된 애노드 리셋 전압(Vpark)에 커플링된다.
또한, 전원공급부(500)는 제어부(400)의 제어에 따라, 데이터 라인으로 보상전압(Vobs)을 공급한다. 이 경우, 제1 트랜지스터(T1)가 턴오프되어 있기 때문에, 보상전압(Vobs)은 구동 트랜지스터(Tdr)로 공급되지 않는다.
다음, 애노드 리셋 기간의 제g 기간(gth period of ARP) 중 보상 기간(F)이 시작되면, 도 5에 도시된 바와 같이, 하이 레벨의 에미션 신호(EM(g))가 제2 트랜지스터(T2), 제4 트랜지스터(T4) 및 제6 트랜지스터의 게이트로 공급되고, 로우 레벨의 리셋제어신호(Scan1(g-2))가 제5 트랜지스터(T5)의 게이트로 공급되고, 로우 레벨의 스캔 신호(Scan1(g))가 제3 트랜지스터(T3)의 게이트로 공급되며, 로우 레벨의 게이트 신호(Scan2(g))가 제1 트랜지스터(T1)의 게이트로 공급된다.
이하의 설명에서, 애노드 리셋 기간에 픽셀구동회로(PDC)로 공급되는 로우 레벨의 게이트 신호(Scan2(g))는 보상 게이트 펄스(CGP)라 한다. 즉, 리프레쉬 기간에 공급되는 로우 레벨의 게이트 신호(Scan2(g))는 게이트 펄스(GP)라 하며, 애노드 리셋 기간에 공급되는 로우 레벨의 게이트 신호(Scan2(g))는 보상 게이트 펄스라 한다.
즉, 애노드 리셋 기간(ARP)이 시작되면, 게이트 라인들(GL1 to GLg)로 보상 게이트 펄스(CGP)가 순차적으로 공급된다. 부연하여 설명하면, 리프레쉬 기간(RFP)에는, 게이트 라인들(GL1 to GLg)로 게이트 펄스(GP)들이 순차적으로 공급되며, 애노드 리셋 기간(ARP)에는, 게이트 라인들(GL1 to GLg)로 보상 게이트 펄스(CGP)들이 순차적으로 공급된다.
제g 게이트 라인(GLg)으로 공급되는 보상 게이트 펄스(제g 보상 게이트 펄스(CGPg))에 의해, 제1 트랜지스터(T1)가 턴온되며, 이에 따라, 데이터 라인(DL)을 통해 공급된 보상전압(Vobs)이, 구동 트랜지스터(Tdr)의 제1 단자, 즉, 구동 트랜지스터(Tdr)의 소스에 인가된다.
보상전압(Vobs)은 데이터 전압과는 다른 전압을 갖을 수 있다. 예를 들어, 보상전압(Vobs)은 데이터 전압들 중 최대값보다 5V 작은 값으로부터 5V 큰 값들 중 어느 하나가 될 수 있다. 즉, 보상전압(Vobs)은 최대 데이터 전압 대비 ±5.0V 범위로 설정될 수 있다.
보상전압(Vobs)에 의해, 구동 트랜지스터(Tdr)의 게이트-소스 전압(Vgs)의 절대값(|Vgs|)이 감소될 수 있으며, 이에 따라, 애노드 리셋 기간(ARP)에서의 휘도가 리프레쉬 기간(RFP)에서의 휘도와 유사한 크기로 감소될 수 있다.
즉, 보상전압(Vobs)에 의해 구동 트랜지스터(Tdr)의 문턱전압의 히스테리시스 곡선이 한쪽 방향으로 치우치는 현상이 방지될 수 있으며, 이에 따라, 애노드 리셋 기간(ARP)에서의 휘도가 리프레쉬 기간(RFP)에서의 휘도와 유사한 크기로 감소될 수 있다.
종래의 발광표시장치에서는, 애노드 리셋 기간(ARP)에 보상전압(Vobs)이 공급되지 않기 때문에, 애노드 리셋 기간(ARP)의 휘도는 리프레쉬 기간(RFP)의 휘도보다 더 커지게 된다. 예를 들어, 종래의 발광표시장치에서는 애노드 리셋 기간(ARP)의 휘도가, 도 14에 도시된 휘도보다 더 크게 상승한다. 이에 따라, 종래의 발광표시장치에서는 리프레쉬 기간(RFP)에서의 휘도와 애노드 리셋 기간(ARP)에서의 휘도 간에 매우 큰 차이가 발생되며, 이에 따라, 플리커가 발생될 수 있다.
그러나, 본 발명과 같이, 애노드 리셋 기간(ARP)에 구동 트랜지스터(Tdr)의 소스로 보상전압(Vobs)이 공급되면, 도 14에 도시된 바와 같이, 애노드 리셋 기간(ARP)의 휘도와 리프레쉬 기간(RFP)의 휘도 간의 차이가 작아진다. 이에 따라, 본 발명에 따른 발광표시장치에서는 플리커가 감소될 수 있다.
또한, 본 발명에서는, 애노드 리셋 기간(ARP)에 애노드 리셋 라인(RL)을 통해 공급된 애노드 리셋 전압(Vpark)에 의해, 애노드 리셋 기간(ARP)의 휘도와 리프레쉬 기간(RFP)의 휘도 간의 차이가 더욱 작아질 수 있다.
즉, 본 발명은 보상전압(Vobs)을 구동 트랜지스터(Tdr)의 소스에 인가하여 구동 트랜지스터(Tdr)의 문턱전압의 변화를 보상함으로써, 일차적으로 애노드 리셋 기간(ARP)에서 휘도가 상승하는 것을 방지할 수 있으며, 애노드 리셋 전압(Vpark)을 구동 트랜지스터(Tdr)의 게이트에 인가함으로써, 이차적으로 애노드 리셋 기간(ARP)에서 휘도가 상승하는 것을 더 방지할 수 있다.
부연하여 설명하면, 보상전압(Vobs)과 애노드 리셋 전압(Vpark)에 의해, 구동 트랜지스터(Tdr)의 소스-게이트 전압(Vgs)의 절대값이 감소될 수 있으며, 이에 따라, 애노드 리셋 기간(ARP)에서 휘도가 상승하는 것이 방지될 수 있다. 즉, 본 발명에 의하면, 애노드 리셋 기간(ARP)에, 보상전압(Vobs)과 애노드 리셋 전압(Vpark)이 구동 트랜지스터에 인가되기 때문에, 구동 트랜지스터의 히스테리시스가 변하는 현상이 방지될 수 있으며, 이에 따라, 애노드 리셋 기간(ARP)에서 휘도가 상승하는 것이 방지될 수 있다.
이 경우, 도 14에 도시된 바와 같이, 애노드 리셋 전압(Vpark)이 -5V인 경우의 휘도 상승폭 보다는 애노드 리셋 전압(Vpark)이 -2V인 경우의 휘도 상승폭이 작으며, 애노드 리셋 전압(Vpark)이 -2V인 경우의 휘도 상승폭 보다는 애노드 리셋 전압(Vpark)이 0V인 경우의 휘도 상승폭이 작다. 따라서, 애노드 리셋 전압(Vpark)이 커질수록 휘도 상승폭이 감소하여 휘도차가 덜 발생될 수 있다.
마지막으로, 하나의 게이트 라인(GL)으로는, 적어도 두 개의 보상 게이트 펄스(CGP)가 공급될 수 있다.
예를 들어, 애노드 리셋 기간(ARP)에, 게이트 라인으로 하나의 보상 게이트 펄스(CGP)가 입력될 수도 있으나, 도 7에 도시된 바와 같이, 두 개의 보상 게이트 펄스들(CGPg1, CGPg2)이 입력될 수도 있으며, 세 개 이상의 보상 게이트 펄스들이 입력될 수도 있다.
즉, 제어부(400)로부터 게이트 드라이버(200)로 전송된 스타트 신호에 의해 첫 번째 보상 게이트 펄스가 게이트 드라이버(200)로부터 제1 게이트 라인으로 공급되며, 첫 번째 보상 게이트 펄스에 의해 나머지 게이트 라인들에도 순차적으로 첫 번째 보상 게이트 펄스가 공급된다. 따라서, 제g 게이트 라인에도 첫 번째 보상 게이트 펄스(CGPg1)가 공급된다.
첫 번째 보상 게이트 펄스가 제1 게이트 라인으로 공급된 후, 기 설정된 기간이 경과하면, 제어부(400)는 또 다른 스타트 신호를 게이트 드라이버(200)로 전송할 수 있다.
또 다른 스타트 신호에 두 번째 보상 게이트 펄스가 게이트 드라이버(200)로부터 제1 게이트 라인으로 공급되며, 두 번째 보상 게이트 펄스에 의해 나머지 게이트 라인들에도 순차적으로 두 번째 보상 게이트 펄스가 공급된다. 따라서, 제g 게이트 라인에도 두 번째 보상 게이트 펄스(CGPg2)가 공급된다.
게이트 라인으로 공급되는 보상 게이트 펄스(CGP)의 개수는 구동 트랜지스터(Tdr)의 문턱전압의 특성, 히스테리시스 곡선의 특성 및 애노드 리프레쉬 기간(ARP) 등을 고려하여 설정될 수 있다.
상기한 바와 같은 본 발명에 의하면, 보상전압(Vobs)과 애노드 리셋 전압 (Vpark)에 의해, 리프레쉬 기간(RFP)에서의 휘도와 애노드 리셋 기간(ARP)에서 휘도 간의 차이가 감소될 수 있으며, 이에 따라, 플리커가 감소될 수 있다.
즉, 본 발명은 저주파수 구동 시 나타나는 플리커를 개선하기 위한 것이다. 부연하여 설명하면, 리프레쉬 기간(RFP)에, 발광소자(ED)로 공급되는 전류가 구동 트랜지스터(Trd)의 문턱전압(Vth)에 의해 영향을 받지 않도록 하는 보상이 이루어지더라도, 발광표시장치의 사용 시간이 증가될 수록, 구동 트랜지스터(Tdr)의 히스테리시스 곡선은 점점 더 한쪽 방향으로 치우치게 되며, 이에 따라, 리프레쉬 기간(RFP)의 휘도와 애노드 리셋 기간(ARP)에서의 휘도 간의 차이는 점점 더 커지게 된다.
본 발명은 구동 트랜지스터(Tdr)의 히스테리시스에 의한 휘도 차이를 줄이기 위해, 애노드 리셋 기간(ARP)에, 초기화 전압(Vint) 보다 큰 애노드 리셋 전압(Vpark)을 구동 트랜지스터의 게이트에 연결된 애노드 리셋 캐패시터(Cpark)에 공급하며, 보상전압(Vobs)을 구동 트랜지스터(Tdr)의 소스에 공급한다.
이에 따라, 리프레쉬 기간(RFP)의 휘도와 애노드 리셋 기간(ARP)의 휘도의 차이가 감소될 수 있으며, 이에 따라, 플리커가 개선될 수 있다.
도 15는 본 발명에 따른 발광표시장치에 적용되는 트랜지스터의 구조를 나타낸 단면도이다.
본 발명에 의하면, 제6 트랜지스터(T6)가 산화물 트랜지스터로 구성될 수 있기 때문에, 누설전류가 감소될 수 있고, 게이트 신호(Scan2(n))의 RC Load가 감소될 수 있으며, 이에 따라, 발광표시장치가 고속으로 구동될 수 있다.
즉, 본 발명에서는 픽셀구동회로(PDC)에 구비되는 트랜지스터들 중 누설전류에 의한 화질불량(약휘점, 약암점 등)을 유발할 수 있는 트랜지스터가 산화물 트랜지스터로 구성될 수 있다. 예를 들어, 제6 트랜지스터(T6), 제5 트랜지스터(T5) 및 제3 트랜지스터(T3)는 n타입 산화물 트랜지스터가 될 수 있다.
이 경우, 픽셀구동회로(PDC)의 집적도를 높이기 위해, 산화물 반도체로 구성된 제6 트랜지스터(T6) 및 저온폴리실리콘(LTPS)으로 구성된 제4 트랜지스터(T4)는 도 15에 도시된 바와 같이, 2층 구조로 형성될 수 있다. 즉, 제6 트랜지스터(T6)는 제4 트랜지스터(T4)의 상단에 구비될 수 있다.
예를 들어, 기판(101)과 버퍼(102) 상단에 구비되는 액티브층(T4a), 액티브층을 커버하는 제1 절연막(103), 및 제1 절연막(103) 상단에 구비되는 제4 게이트 전극(T4g)을 포함하는 제4 트랜지스터(T4)의 상단에는 제6 트랜지스터(T6)가 구비될 수 있다. 액티브층(T4a)는 저온폴리실리콘(LTPS)으로 형성될 수 있다. 액티브층(T4a)의 제1 단자는 도 2에 도시된 제4 노드(N4)에 연결되며, 액티브층(T4a)의 제2 단자는 제3 노드(N3)에 연결된다.
제6 트랜지스터(T6)는 제4 게이트 전극(T4g), 제4 게이트 전극(T4g)을 커버하는 제2 절연막(104), 제2 절연막 상단에 구비되는 액티브층(T6a), 액티브층(T6a)을 커버하는 제3 절연막(105), 및 제3 절연막 상단에 구비되는 제6 게이트 전극(T6g)을 포함한다. 여기서, 제4 게이트 전극(T4g) 및 제6 게이트 전극(T6g)은 제6 트랜지스터(T6)의 게이트들이다. 제6 게이트 전극(T6g)은 제4 절연막에 의해 커버될 수 있다. 액티브층(T6a)의 제1 단자는 도 2에 도시된 제4 노드(N4)에 연결되며, 액티브층(T4a)의 제2 단자는 제3 노드(N3)에 연결된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 제어부
500: 전원공급부

Claims (9)

  1. 구동 트랜지스터 및 상기 구동 트랜지스터의 게이트에 연결된 애노드 리셋 캐패시터를 포함하는 픽셀구동회로; 및
    상기 구동 트랜지스터를 통해 공급된 전류에 의해 광을 출력하는 발광소자를 포함하고,
    데이터 전압이 상기 구동 트랜지스터에 공급되어 상기 발광소자에서 광이 출력되는 리프레쉬 기간들 사이에는 데이터 전압이 상기 구동 트랜지스터에 공급되지 않는 애노드 리셋 기간이 존재하며,
    상기 리프레쉬 기간에 상기 애노드 리셋 캐패시터로 공급되는 애노드 리셋 전압은 상기 리프레쉬 기간에 상기 구동 트랜지스터의 게이트로 입력되는 초기화 전압보다 큰 발광표시장치.
  2. 제 1 항에 있어서,
    상기 리프레쉬 기간에는, 상기 구동 트랜지스터의 제1 단자와 연결된 제1 트랜지스터를 통해 데이터 전압이 상기 구동 트랜지스터로 공급되며,
    상기 애노드 리셋 기간에는, 상기 제1 트랜지스터를 통해 상기 구동 트랜지스터로 상기 데이터 전압과 다른 보상전압이 적어도 한 번 공급되는 발광표시장치.
  3. 제 1 항에 있어서,
    상기 초기화 전압이 -10V 내지 0V 중 어느 하나일 때, 상기 애노드 리셋 전압은 0V 내지 10V 중 어느 하나인 발광표시장치.
  4. 제 1 항에 있어서,
    상기 픽셀구동회로는,
    제1 단자, 게이트 라인과 연결된 게이트 및 데이터 라인과 연결된 제2 단자를 포함하는 제1 트랜지스터;
    제1 전압이 공급되는 제1 전압공급라인과 연결된 제1 단자, 상기 제1 트랜지스터의 제1 단자와 연결된 제2 단자 및 에미션 라인과 연결된 게이트를 포함하는 제2 트랜지스터;
    상기 제1 트랜지스터의 제1 단자와 연결된 제1 단자, 제2 단자 및 게이트를 포함하는 상기 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트와 연결된 제1 단자, 상기 구동 트랜지스터의 제2 단자와 연결된 제2 단자 및 스캔 라인과 연결된 게이트를 포함하는 제3 트랜지스터;
    상기 구동 트랜지스터의 제2 단자와 연결된 제1 단자, 상기 에미션 라인과 연결된 게이트 및 상기 발광소자와 연결된 제2 단자를 포함하는 제4 트랜지스터;
    상기 구동 트랜지스터의 게이트와 연결된 제1 단자, 상기 애노드 리셋 전압이 공급되는 애노드 리셋 라인과 연결된 제2 단자 및 리셋제어라인과 연결된 게이트를 포함하는 제5 트랜지스터;
    상기 제4 트랜지스터의 제2 단자와 연결된 제1 단자, 기준전압이 공급되는 기준전압라인과 연결된 제2 단자 및 상기 에미션 라인과 연결된 게이트를 포함하는 제6 트랜지스터;
    상기 제2 트랜지스터의 제1 단자와 상기 제5 트랜지스터의 제1 단자 사이에 구비된 스토리지 캐패시터; 및
    상기 구동 트랜지스터의 게이트와 상기 제5 트랜지스터의 제2 단자 사이에 구비된 상기 애노드 리셋 캐패시터를 포함하는 발광표시장치.
  5. 제 4 항에 있어서,
    상기 초기화 전압은 상기 제5 트랜지스터를 통해 상기 구동 트랜지스터의 게이트에 인가되며,
    상기 애노드 리셋 기간에 상기 구동 트랜지스터의 상기 게이트는 상기 애노드 리셋 전압에 커플링되는 발광표시장치.
  6. 제 4 항에 있어서,
    상기 제6 트랜지스터, 상기 제5 트랜지스터 및 상기 제3 트랜지스터는 n타입 산화물 트랜지스터이며,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제4 트랜지스 및 상기 구동 트랜지스터는 P타입 저온폴리실리콘 트랜지스터인 발광표시장치.
  7. 제 6 항에 있어서,
    상기 제6 트랜지스터는 상기 제4 트랜지스터의 상단에 구비되는 발광표시장치.
  8. 제 1 항에 있어서,
    상기 애노드 리셋 기간은 상기 리프레쉬 기간 보다 크거나 같은 발광표시장치.
  9. 제 1 항에 있어서,
    상기 보상전압은 데이터 전압들 중 최대값보다 5V 작은 값으로부터 5V 큰 값들 중 어느 하나인 발광표시장치.
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