JP2023052894A5 - - Google Patents

Claims (21)

1. 光を電荷に変換する第１光電変換部と、光を電荷に変換する第２光電変換部とを有する第１半導体基板と、
   前記第１半導体基板とともに積層される半導体基板であって、前記第１光電変換部で変換された電荷を蓄積する回数と、前記第２光電変換部で変換された電荷を蓄積する回数とが異なる回数になるように制御する駆動制御部を有する第２半導体基板と
   を備える撮像素子。
2. 請求項１に記載の撮像素子において、
   前記駆動制御部は、前記第１光電変換部で変換された電荷を蓄積する蓄積時間と、前記第２光電変換部で変換された電荷を蓄積する蓄積時間とが異なる蓄積時間になるように制御する、
   撮像素子。
3. 請求項１または請求項２に記載の撮像素子において、
   前記駆動制御部は、前記第１光電変換部で変換された電荷を蓄積する１回の蓄積時間と、前記第２光電変換部で変換された電荷を蓄積する１回の蓄積時間とが異なる蓄積時間になるように制御する、
   撮像素子。
4. 請求項１から請求項３のいずれか一項に記載の撮像素子において、
   前記第１光電変換部で変換された電荷により生成される第１信号を用いて第１演算処理を行う第１演算回路と、
   前記第２光電変換部で変換された電荷により生成される第２信号を用いて第２演算処理を行う第２演算回路と
   を備える撮像素子。
5. 請求項４に記載の撮像素子において、
   前記第１演算回路は、前記第１演算処理として、前記第１光電変換部で電荷を蓄積した回数分の前記第１信号を積算する積算処理を行い、
   前記第２演算回路は、前記第２演算処理として、前記第２光電変換部で電荷を蓄積した回数分の前記第２信号を積算する積算処理を行う、
   撮像素子。
6. 請求項４または請求項５に記載の撮像素子において、
   前記第２半導体基板は、前記第１演算回路と前記第２演算回路とを有する、
   撮像素子。
7. 請求項４または請求項５に記載の撮像素子において、
   前記第１半導体基板と前記第２半導体基板とともに積層される第３半導体基板を備え、
   前記第３半導体基板は、前記第１演算回路と前記第２演算回路とを有する、
   撮像素子。
8. 請求項４または請求項５に記載の撮像素子において、
   前記第１演算処理により生成された第３信号を格納する第１格納部と、
   前記第２演算処理により生成された第４信号を格納する第２格納部と
   を備える撮像素子。
9. 請求項８に記載の撮像素子において、
   前記第１半導体基板と前記第２半導体基板とともに積層される第３半導体基板を備え、
   前記第２半導体基板は、前記第１演算回路と前記第２演算回路とを有し、
   前記第３半導体基板は、前記第１格納部と前記第２格納部と有する、
   撮像素子。
10. 請求項８に記載の撮像素子において、
    前記第１半導体基板と前記第２半導体基板とともに積層される第３半導体基板を備え、
    前記第３半導体基板は、前記第１演算回路、前記第２演算回路、前記第１格納部および前記第２格納部を有する、
    撮像素子。
11. 請求項１から請求項１０のいずれか一項に記載の撮像素子において、
    前記第１光電変換部で変換された電荷を転送する第１転送部と、
    前記第２光電変換部で変換された電荷を転送する第２転送部と
    を備え、
    前記駆動制御部は、前記第１転送部により前記第１光電変換部の電荷を転送するタイミングと、前記第２転送部により前記第２光電変換部の電荷を転送するタイミングとを制御する、
    撮像素子。
12. 請求項１１に記載の撮像素子において、
    前記第１半導体基板は、前記第１転送部と前記第２転送部とを有する、
    撮像素子。
13. 請求項１１または請求項１２に記載の撮像素子において、
    前記第１転送部を制御するための第１転送制御信号が出力される第１転送制御線と、
    前記第２転送部を制御するための第１転送制御信号が出力される第２転送制御線と
    を備える撮像素子。
14. 請求項１から請求項１３のいずれか一項に記載の撮像素子において、
    前記第１光電変換部の電荷を所定電圧が供給される供給部に排出する第１リセット部と、
    前記第２光電変換部の電荷を前記供給部に排出する第２リセット部と
    を備え、
    前記駆動制御部は、前記第１リセット部により前記第１光電変換部の電荷を排出するタイミングと、前記第２リセット部により前記第２光電変換部の電荷を排出するタイミングとを制御する、
    撮像素子。
15. 請求項１４に記載の撮像素子において、
    前記第１半導体基板は、前記第１リセット部と前記第２リセット部とを有する、
    撮像素子。
16. 請求項１４または請求項１５に記載の撮像素子において、
    前記第１リセット部を制御するための第１リセット制御信号が出力される第１リセット制御線と、
    前記第２リセット部を制御するための第１リセット制御信号が出力される第２リセット制御線と
    を備える撮像素子。
17. 請求項１から請求項１６のいずれか一項に記載の撮像素子において、
    前記第１光電変換部と前記第２光電変換部とは、前記第１半導体基板において、行方向に沿って配置される、
    撮像素子。
18. 請求項１から請求項１６のいずれか一項に記載の撮像素子において、
    前記第１光電変換部と前記第２光電変換部とは、前記第１半導体基板において、列方向に沿って配置される、
    撮像素子。
19. 請求項１から請求項１８のいずれか一項に記載の撮像素子において、
    前記第１光電変換部で変換された電荷を蓄積する回数と、前記第２光電変換部で変換された電荷を蓄積する回数とに関する情報を記憶する記憶部を備え、
    前記駆動制御部は、前記記憶部に記憶された前記情報に基づいて、前記第１光電変換部で変換された電荷を蓄積する回数と、前記第２光電変換部で変換された電荷を蓄積する回数とが異なる回数になるように制御する、
    撮像素子。
20. 請求項１９に記載の撮像素子において、
    前記第２半導体基板は、前記記憶部を有する、
    撮像素子。
21. 請求項１から請求項２０のいずれか一項に記載の撮像素子を備える撮像装置。