JP2023052894A - 撮像素子および撮像装置 - Google Patents

Abstract

【課題】ダイナミックレンジを拡大する撮像素子及び撮像装置を提供する。【解決手段】撮像チップにおいて、単位グループ１３１は、１６画素から形成され、夫々の画素に対応する１６個のＰＤ１０４は、夫々転送トランジスタ３０２に接続され、各転送トランジスタの各ゲートには、転送パルスが供給されるＴＸ配線３０７に接続される。ＴＸ配線は、１６個の転送トランジスタに対して共通接続される。各転送トランジスタのドレインは、対応する各リセットトランジスタ３０３のソースに接続されると共に、転送トランジスタ３０２のドレインとリセットトランジスタ３０３のソース間のいわゆるフローティングディフュージョンＦＤが増幅トランジスタ３０４のゲートに接続される。リセットトランジスタのドレインは、電源電圧が供給されるＶｄｄ配線３１０に接続され、そのゲートはリセットパルスが供給されるリセット配線３０６に接続される。【選択図】図３

Description

本発明は、撮像素子および撮像装置に関する。

裏面照射型撮像チップと信号処理チップが、複数画素をまとめたセル単位ごとにマイクロバンプを介して接続された撮像ユニットが知られている。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００６－４９３６１号公報

入射光が強く、変換される電荷が多い場合に合わせて電荷蓄積時間を短くすると、入射光の弱い領域から読み出される信号が小さくなる。逆に、入射光が弱い領域に合わせて電荷蓄積時間を長くすると、入射光が強い領域から読み出される信号が飽和してしまう。このため、撮像ユニットのダイナミックレンジは、狭い範囲に限られていた。

本発明の第１の態様における撮像素子は、複数の画素と、複数の画素のうち少なくとも第１画素に接続され、第１画素から信号を読み出すための第１制御信号が出力される第１制御配線と、複数の画素のうち少なくとも第２画素に接続され、第２画素から信号を読み出すための第２制御信号が出力される第２制御配線と、第１画素から読み出された信号を用いて演算処理を行う第１演算回路と、第２画素から読み出された信号を用いて演算処理を行う第２演算回路と、第１演算回路と第２演算回路とにおいて異なる演算処理が行われるように第１制御信号と第２制御信号とをそれぞれ第１制御配線と第２制御配線とに出力させる駆動制御部と、を備える。

本発明の第２の態様における撮像装置は、上記の撮像素子と、撮像素子を制御する制御部と、を備える。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る裏面照射型のＭＯＳ型撮像素子の断面図である。 撮像チップの画素配列と単位グループを説明する図である。 撮像チップの単位グループに対応する回路図である。 撮像素子の機能的構成を示すブロック図である。 主に信号処理チップの具体的構成を示すブロック図である。 本実施形態に係る撮像装置の構成を示すブロック図である。 シーンの例と領域分割を説明する図である。 分割された領域ごとの電荷蓄積制御を説明する図である。 撮影動作の処理を示すフロー図である。 分割された領域ごとの他の電荷蓄積制御を説明する図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る裏面照射型の撮像素子１００の断面図である。撮像素子１００は、入射光に対応した画素信号を出力する撮像チップ１１３と、画素信号を処理する信号処理チップ１１１と、画素信号を記憶するメモリチップ１１２とを備える。これら撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されており、Ｃｕ等の導電性を有するバンプ１０９により互いに電気的に接続される。

なお、図示するように、入射光は主に白抜き矢印で示すＺ軸プラス方向へ向かって入射する。本実施形態においては、撮像チップ１１３において、入射光が入射する側の面を裏面と称する。また、座標軸に示すように、Ｚ軸に直交する紙面左方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。以降のいくつかの図においては、図１の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。

撮像チップ１１３の一例は、裏面照射型のＭＯＳイメージセンサである。ＰＤ層１０６は、配線層１０８の裏面側に配されている。ＰＤ層１０６は、二次元的に配された複数のＰＤ（フォトダイオード）１０４、および、ＰＤ１０４に対応して設けられたトランジスタ１０５を有する。

ＰＤ層１０６における入射光の入射側にはパッシベーション膜１０３を介してカラーフィルタ１０２が設けられる。カラーフィルタ１０２は、互いに異なる波長領域を透過する複数の種類を有しており、ＰＤ１０４のそれぞれに対応して特定の配列を有している。カラーフィルタ１０２の配列については後述する。カラーフィルタ１０２、ＰＤ１０４およびトランジスタ１０５の組が一つの画素を形成する。

カラーフィルタ１０２における入射光の入射側には、それぞれの画素に対応して、マイクロレンズ１０１が設けられる。マイクロレンズ１０１は、対応するＰＤ１０４へ向けて入射光を集光する。

配線層１０８は、ＰＤ層１０６からの画素信号を信号処理チップ１１１に伝送する配線１０７を有する。配線１０７は多層であってもよく、また、受動素子および能動素子が設けられてもよい。

配線層１０８の表面には複数のバンプ１０９が配される。当該複数のバンプ１０９が信号処理チップ１１１の対向する面に設けられた複数のバンプ１０９と位置合わせされて、撮像チップ１１３と信号処理チップ１１１とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

同様に、信号処理チップ１１１およびメモリチップ１１２の互いに対向する面には、複数のバンプ１０９が配される。これらのバンプ１０９が互いに位置合わせされて、信号処理チップ１１１とメモリチップ１１２とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

なお、バンプ１０９間の接合には、固相拡散によるＣｕバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用しても良い。また、バンプ１０９は、例えば後述する一つの画素グループに対して一つ程度設ければ良い。したがって、バンプ１０９の大きさは、ＰＤ１０４のピッチよりも大きくても良い。また、画素が配列された画素領域以外の周辺領域において、画素領域に対応するバンプ１０９よりも大きなバンプを併せて設けても良い。

信号処理チップ１１１は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）１１０を有する。ＴＳＶ１１０は、周辺領域に設けられることが好ましい。また、ＴＳＶ１１０は、撮像チップ１１３の周辺領域、メモリチップ１１２にも設けられて良い。

図２は、撮像チップ１１３の画素配列と単位グループ１３１を説明する図である。特に、撮像チップ１１３を裏面側から観察した様子を示す。画素領域には２０００万個以上もの画素がマトリックス状に配列されている。本実施形態においては、隣接する４画素×４画素の１６画素が一つのグループを形成する。図の格子線は、隣接する画素がグループ化されて単位グループ１３１を形成する概念を示す。

画素領域の部分拡大図に示すように、単位グループ１３１は、緑色画素Ｇｂ、Ｇｒ、青色画素Ｂおよび赤色画素Ｒの４画素から成るいわゆるベイヤー配列を、上下左右に４つ内包する。緑色画素は、カラーフィルタ１０２として緑色フィルタを有する画素であり、入射光のうち緑色波長帯の光を受光する。同様に、青色画素は、カラーフィルタ１０２として青色フィルタを有する画素であって青色波長帯の光を受光し、赤色画素は、カラーフィルタ１０２として赤色フィルタを有する画素であって赤色波長帯の光を受光する。

図３は、撮像チップ１１３の単位グループ１３１に対応する回路図である。図において、代表的に点線で囲む矩形が、１画素に対応する回路を表す。なお、以下に説明する各トランジスタの少なくとも一部は、図１のトランジスタ１０５に対応する。

上述のように、単位グループ１３１は、１６画素から形成される。それぞれの画素に対応する１６個のＰＤ１０４は、それぞれ転送トランジスタ３０２に接続され、各転送トランジスタ３０２の各ゲートには、転送パルスが供給されるＴＸ配線３０７に接続される。本実施形態において、ＴＸ配線３０７は、１６個の転送トランジスタ３０２に対して共通接続される。

各転送トランジスタ３０２のドレインは、対応する各リセットトランジスタ３０３のソースに接続されると共に、転送トランジスタ３０２のドレインとリセットトランジスタ３０３のソース間のいわゆるフローティングディフュージョンＦＤが増幅トランジスタ３０４のゲートに接続される。リセットトランジスタ３０３のドレインは電源電圧が供給されるＶｄｄ配線３１０に接続され、そのゲートはリセットパルスが供給されるリセット配線３０６に接続される。本実施形態において、リセット配線３０６は、１６個のリセットトランジスタ３０３に対して共通接続される。

各々の増幅トランジスタ３０４のドレインは電源電圧が供給されるＶｄｄ配線３１０に接続される。また、各々の増幅トランジスタ３０４のソースは、対応する各々の選択トランジスタ３０５のドレインに接続される。選択トランジスタの各ゲートには、選択パルスが供給されるデコーダ配線３０８に接続される。本実施形態において、デコーダ配線３０８は、１６個の選択トランジスタ３０５に対してそれぞれ独立に設けられる。そして、各々の選択トランジスタ３０５のソースは、共通の出力配線３０９に接続される。負荷電流源３１１は、出力配線３０９に電流を供給する。すなわち、選択トランジスタ３０５に対する出力配線３０９は、ソースフォロアにより形成される。なお、負荷電流源３１１は、撮像チップ１１３側に設けても良いし、信号処理チップ１１１側に設けても良い。

ここで、電荷の蓄積開始から蓄積終了後の画素出力までの流れを説明する。リセット配線３０６を通じてリセットパルスがリセットトランジスタ３０３に印加され、同時にＴＸ配線３０７を通じて転送パルスが転送トランジスタ３０２に印加されると、ＰＤ１０４およびフローティングディフュージョンＦＤの電位はリセットされる。

ＰＤ１０４は、転送パルスの印加が解除されると、受光する入射光を電荷に変換して蓄積する。その後、リセットパルスが印加されていない状態で再び転送パルスが印加されると、蓄積された電荷はフローティングディフュージョンＦＤへ転送され、フローティングディフュージョンＦＤの電位は、リセット電位から電荷蓄積後の信号電位になる。そして、デコーダ配線３０８を通じて選択パルスが選択トランジスタ３０５に印加されると、フローティングディフュージョンＦＤの信号電位の変動が、増幅トランジスタ３０４および選択トランジスタ３０５を介して出力配線３０９に伝わる。これにより、リセット電位と信号電位とに対応する画素信号は、単位画素から出力配線３０９に出力される。

図示するように、本実施形態においては、単位グループ１３１を形成する１６画素に対して、リセット配線３０６とＴＸ配線３０７が共通である。すなわち、リセットパルスと転送パルスはそれぞれ、１６画素全てに対して同時に印加される。したがって、単位グループ１３１を形成する全ての画素は、同一のタイミングで電荷蓄積を開始し、同一のタイミングで電荷蓄積を終了する。ただし、蓄積された電荷に対応する画素信号は、それぞれの選択トランジスタ３０５が選択パルスによって順次印加されて、選択的に出力配線３０９に出力される。

このように単位グループ１３１を基準として回路を構成することにより、単位グループ１３１ごとに電荷蓄積時間を制御することができる。単位グループごとに電荷蓄積時間を制御できるので、隣接する単位グループ１３１同士で、異なった電荷蓄積時間による画素信号をそれぞれ出力させることができる。さらには、全ての単位グループ１３１について共通の電荷蓄積時間を設定しておき、ある単位グループ１３１については、１回分の電荷蓄積と画素信号出力を実行させ、隣接する単位グループ１３１については、２回分の電荷蓄積と画素信号出力を繰り返させるといった制御もできる。後者のような、共通の単位時間による電荷蓄積および画素信号出力の繰り返し制御を単位時間制御という。なお、単位時間制御を行う場合であって、電荷蓄積の開始時点および終了時点を、全ての単位グループ１３１で同期させるのであれば、リセット配線３０６は、撮像チップ１１３上の全てのリセットトランジスタ３０３に対して共通接続されて良い。

本実施形態においては、単位時間制御について詳細に説明する。特に、一度の撮像指示に対して、電荷蓄積と画素信号出力の繰り返し回数を単位グループ１３１間で異ならせる制御について説明する。

図４は、撮像素子１００の機能的構成を示すブロック図である。特にここでは画素信号の流れを説明する。

アナログのマルチプレクサ４１１は、単位グループ１３１を形成する１６個のＰＤ１０４を順番に選択して、それぞれの画素信号を出力配線３０９へ出力させる。マルチプレクサ４１１は、ＰＤ１０４と共に、撮像チップ１１３に形成される。

マルチプレクサ４１１を介して出力された画素信号は、信号処理チップ１１１に形成された、相関二重サンプリング（ＣＤＳ）・アナログ／デジタル（Ａ／Ｄ）変換を行う信号処理回路４１２により、ＣＤＳおよびＡ／Ｄ変換が行われる。Ａ／Ｄ変換は、入力されるアナログ画素信号を、１２ｂｉｔのデジタル画素信号に変換する。Ａ／Ｄ変換された画素信号は、同じく信号処理チップ１１１に形成された、演算回路４１５に引き渡される。演算回路４１５は、受け取った画素信号に後述の積算処理等を施して、デマルチプレクサ４１３へ引き渡す。

デマルチプレクサ４１３は、受け取った画素信号をそれぞれの画素に対応する画素メモリ４１４に格納する。画素メモリ４１４のそれぞれは、後述の積算処理を実行した後の画素信号を格納できる容量を有する。デマルチプレクサ４１３および画素メモリ４１４は、メモリチップ１１２に形成される。

演算回路４１５は、積算処理に用いる対応する画素信号を、デマルチプレクサ４１３を介して画素メモリ４１４から読み出す。あるいは、外部からの引渡要求に従って、デマルチプレクサ４１３を介して画素メモリ４１４から読み出した画素信号を、後段の画像処理部に引き渡す。なお、演算回路４１５は、メモリチップ１１２に設けられても良い。

また、図では１グループ分の画素信号の流れを示すが、実際にはこれらがグループごとに存在して、並列で動作する。ただし、演算回路４１５はグループごとに存在しなくても良く、例えば、一つの演算回路４１５がそれぞれのグループに対応する画素メモリ４１４の値を順に参照しながらシーケンシャルに処理しても良い。

次に、主に信号処理チップ１１１の具体的な構成の一例について説明する。図５は、主に信号処理チップ１１１の具体的構成を示すブロック図である。

信号処理チップ１１１は、分担化された制御機能としてのセンサ制御部４４１、ブロック制御部４４２、同期制御部４４３、信号制御部４４４と、これらの各制御部を統括制御する駆動制御部４２０とを含む。駆動制御部４２０は、撮像装置全体の統合制御を担うシステム制御部５０１からの指示を、各制御部が実行可能な制御信号に変換してそれぞれに引き渡す。

センサ制御部４４１は、撮像チップ１１３へ送出する、各画素の電荷蓄積、電荷読み出しに関わる制御パルスの送出制御を担う。具体的には、センサ制御部４４１は、対象画素に対してリセットパルスと転送パルスを送出することにより、電荷蓄積の開始と終了を制御し、読み出し画素に対して選択パルスを送出することにより、画素信号を出力配線３０９へ出力させる。

ブロック制御部４４２は、撮像チップ１１３へ送出する、制御対象となる単位グループ１３１を特定する特定パルスの送出を実行する。システム制御部５０１は、後述するように、被写界であるシーンの特性等に応じて撮像チップ１１３の画素領域を、それぞれが１つ以上の単位グループ１３１を含むように、複数のブロックに分割する。同一のブロックに含まれる画素は、同一の単位時間制御が実行される。すなわち、同一のブロックに含まれる画素は、一度の撮像指示に対して、同じ回数の電荷蓄積と画素信号出力を繰り返す。そこで、ブロック制御部４４２は、駆動制御部４２０からの指定に基づいて対象となる単位グループ１３１に特定パルスを送出することにより、単位グループ１３１をブロック化する役割を担う。各画素がＴＸ配線３０７およびリセット配線３０６を介して受ける転送パルスおよびリセットパルスは、センサ制御部４４１が送出する各パルスとブロック制御部４４２が送出する特定パルスの論理積となる。駆動制御部４２０からの具体的なブロック化指定については、後に詳述する。

同期制御部４４３は、同期信号を撮像チップ１１３へ送出する。各パルスは、同期信号に同期して撮像チップ１１３においてアクティブとなる。例えば、同期信号を調整することにより、同一の単位グループ１３１に属する画素の特定画素のみを制御対象とするランダム制御、間引き制御等を実現する。

信号制御部４４４は、主にＡ／Ｄ変換器４１２ｂに対するタイミング制御を担う。出力配線３０９を介して出力された画素信号は、マルチプレクサ４１１を経てＣＤＳ回路４１２ａおよびＡ／Ｄ変換器４１２ｂに入力される。Ａ／Ｄ変換器４１２ｂは、信号制御部４４４によって制御されて、入力された画素信号をデジタル信号に変換する。デジタル信号に変換された画素信号は、演算回路４１５に引き渡され、後述の積算処理等が施される。積算処理等が施された画素信号は、メモリチップ１１２のデマルチプレクサ４１３に引き渡され、そしてそれぞれの画素に対応する画素メモリ４１４にデジタルデータの画素値として格納される。

信号処理チップ１１１は、いずれの単位グループ１３１を組み合わせてブロックを形成するかについてのブロック区分情報と、形成されたそれぞれのブロックが何回の電荷蓄積と画素信号出力を繰り返すかについての蓄積回数情報とを格納する、蓄積制御メモリとしてのタイミングメモリ４３０を有する。タイミングメモリ４３０は、例えばフラッシュＲＡＭによって構成される。

後述するように、いずれの単位グループを組み合わせてブロックを形成するかについては、例えば、一連の撮影シーケンスに先立って実行されるシーンの輝度分布検出の検出結果に基づいて、システム制御部５０１により決定される。決定されたブロックは、例えば第１ブロック、第２ブロック…のように区分され、それぞれのブロックがいずれの単位グループ１３１を包含するかにより規定される。駆動制御部４２０は、このブロック区分情報をシステム制御部５０１から受け取り、タイミングメモリ４３０へ格納する。

システム制御部５０１は、例えば、輝度分布の検出結果に基づいて、各ブロックが何回の電荷蓄積と画素信号出力を繰り返すかを決定する。駆動制御部４２０は、この繰り返し回数情報をシステム制御部５０１から受け取り、対応するブロック区分情報と対でタイミングメモリ４３０へ格納する。このようにタイミングメモリ４３０へブロック区分情報と繰り返し回数情報を格納することにより、駆動制御部４２０は、一連の電荷蓄積制御を、タイミングメモリ４３０を逐次参照して独立して実行し得る。すなわち、駆動制御部４２０は、１枚の画像取得制御において撮像指示の信号をシステム制御部５０１から一旦受け取ると、その後は各画素の制御についてその都度システム制御部５０１から指示を受けること無く、蓄積制御を完了させることができる。

駆動制御部４２０は、更新されるブロック区分情報と繰り返し回数情報をシステム制御部５０１から受け取って、タイミングメモリ４３０の記憶内容を適宜更新する。例えば、駆動制御部４２０は、撮像準備指示または撮像指示に同期して、タイミングメモリ４３０を更新する。このように構成することにより、より高速な電荷蓄積制御を実現すると共に、駆動制御部４２０が電荷蓄積制御を実行している間に、システム制御部５０１は他の処理を並行して実行し得る。

駆動制御部４２０は、撮像チップ１１３に対する電荷蓄積制御を実行するに留まらず、読み出し制御の実行においてもタイミングメモリ４３０を参照する。例えば、駆動制御部４２０は、各ブロックの繰り返し回数情報を参照して、すでに画素メモリ４１４に格納されている画素信号を読み出し、演算回路４１５へ引き渡す。更には、演算回路４１５が演算処理を施した画素信号を、再度当該画素メモリ４１４に格納する。すなわち、画素メモリ４１４の画素信号を更新する。

また、駆動制御部４２０は、システム制御部５０１からの引渡要求に従って、対象画素信号を演算回路４１５およびデマルチプレクサ４１３を介して画素メモリ４１４から読み出し、撮像装置に設けられた画像処理部５１１へ引き渡す。画素メモリ４１４には、引渡要求に従って画素信号を伝送するデータ転送インタフェースが設けられている。データ転送インタフェースは、画像処理部５１１と繋がるデータ転送ラインと接続されている。データ転送ラインは例えばバスラインのうちのデータバスによって構成される。この場合、システム制御部５０１から駆動制御部４２０への引渡要求は、アドレスバスを利用したアドレス指定によって実行される。

データ転送インタフェースによる画素信号の伝送は、アドレス指定方式に限らず、さまざまな方式を採用しうる。例えば、データ転送を行うときに、各回路の同期に用いられるクロック信号の立ち上がり・立ち下がりの両方を利用して処理を行うダブルデータレート方式を採用し得る。また、アドレス指定などの手順を一部省略することによってデータを一気に転送し、高速化を図るバースト転送方式を採用し得る。また、制御部、メモリ部、入出力部を並列に接続している回線を用いたバス方式、直列にデータを１ビットずつ転送するシリアル方式などを組み合わせて採用することもできる。

このように構成することにより、画像処理部５１１は、必要な画素信号に限って受け取ることができるので、特に低解像度の画像を形成する場合などにおいて、高速に画像処理を完了させることができる。また、演算回路４１５に積算処理を実行させる場合には、画像処理部５１１が積算処理を実行しなくて良いので、機能分担と並行処理により、画像処理の高速化を図ることができる。

図６は、本実施形態に係る撮像装置の構成を示すブロック図である。撮像装置５００は、撮影光学系としての撮影レンズ５２０を備え、撮影レンズ５２０は、光軸Ｏに沿って入射する被写体光束を撮像素子１００へ導く。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであっても構わない。撮像装置５００は、撮像素子１００、システム制御部５０１、測光部５０３、ワークメモリ５０４、記録部５０５、および表示部５０６を主に備える。システム制御部５０１は、ユーザからの指示を受けて、撮像素子１００へ送信する撮像指示を生成する撮像指示部の機能を担う。

撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。なお、図６では瞳近傍に配置された仮想的な１枚のレンズで代表して表している。上述の通り、撮像素子１００の駆動制御部４２０は、システム制御部５０１からの指示に従って撮像素子１００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路である。

撮像素子１００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施し、画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ホワイトバランス処理、ガンマ処理等を施した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。なお、画像処理部５１１は、システム制御部５０１とは独立したＡＳＩＣとして構成されても良い。

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。演算部５１２は、算出した輝度分布に従って上述の単位時間、絞り値、ＩＳＯ感度を決定する。本実施形態において演算部５１２は、更に、撮像チップ１１３のどの画素グループ領域に決定した単位時間により何回の電荷蓄積と画素信号出力を繰り返させるかを決定する。また、演算部５１２は、最大の繰り返し回数が割り当てられた画素グループ領域の電荷蓄積が終了するまでの時間を計算して、シャッタの開閉タイミングを決定する。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。

図７は、シーンの例と領域分割を説明する図である。図７（ａ）は、撮像チップ１１３の画素領域が捉えるシーンを示す。具体的には、屋内環境に含まれるシャドウ被写体６０１および中間被写体６０２と、窓枠６０４の内側に観察される屋外環境のハイライト被写体６０３とが同時に写り込むシーンである。このような、ハイライト部からシャドウ部までの明暗差が大きなシーンを撮影する場合、従来の撮像素子であれば、ハイライト部を基準として電荷蓄積を実行するとシャドウ部で黒潰れが生じ、シャドウ部を基準として電荷蓄積を実行するとハイライト部で白飛びが生じた。すなわち、ハイライト部もシャドウ部も一律に一度の電荷蓄積により画像信号を出力させるには、明暗差の大きなシーンに対してフォトダイオードのダイナミックレンジが不足していると言える。そこで、本実施形態においては、シーンをハイライト部、シャドウ部といった部分領域に分割して、それぞれの領域に対応するフォトダイオードの電荷蓄積と画素信号読み出しの繰り返し回数を互いに異ならせることにより、ダイナミックレンジの実質的な拡大を図る。

図７（ｂ）は、撮像チップ１１３の画素領域における領域分割を示す。演算部５１２は、測光部５０３が捉えた図７（ａ）のシーンを解析して、輝度を基準に画素領域を分割する。例えば、システム制御部５０１は、測光部５０３に露光時間を変更しつつ複数回のシーン取得を実行させ、演算部５１２は、その白飛び領域、黒潰れ領域の分布の変化を参照して画素領域の分割ラインを決定する。図７（ｂ）の例においては、演算部５１２は、シャドウ領域６１１、中間領域６１２、およびハイライト領域６１３の３領域に分割している。

分割ラインは、単位グループ１３１の境界に沿って定義される。すなわち、分割された各領域は、整数個の単位グループ１３１をそれぞれ含む。そして、同一の領域に包含される各グループの画素は、演算部５１２によって決定された単位時間による同一回数の電荷蓄積および画素信号出力を行う。属する領域が異なれば、異なる回数の電荷蓄積および画素信号出力を行う。

図８は、図７の例による分割された領域ごとの単位制御を説明する図である。ここでは、演算部５１２が、測光部５０３の出力を受けて、中間領域６１２のＥＶ値とハイライト領域６１３のＥＶ値との差が約１段分であり、また、シャドウ領域６１１のＥＶ値と中間領域６１２のＥＶ値との差が同じく約１段分であると算出した場合を説明する。

演算部５１２は、ユーザから撮影準備指示を受けると、測光部５０３の出力から１回あたりの電荷蓄積時間である共通の単位時間Ｔ_０を決定する。ここでは、単位時間Ｔ_０は、１回の電荷蓄積によりハイライト領域６１３の画素が飽和しないように、ハイライト領域６１３のＥＶ値から決定される。例えば、ハイライト領域６１３の中でも最も明るい部分に対応する画素において、１回の電荷蓄積動作により蓄積可能な８割から９割の電荷が蓄積されることを基準として、単位時間Ｔ_０が決定される。このとき、出力される画素信号の増幅率に相関するＩＳＯ感度、および撮影レンズ５２０に設けられた絞りの絞り値は、演算部５１２により、決定された単位時間Ｔ_０に応じて、ハイライト領域６１３が適正露出となるように算出される。なお、ＩＳＯ感度は、全ての画素に共通に設定される。

演算部５１２は、算出したハイライト領域６１３のＥＶ値と中間領域６１２のＥＶ値の差を参照して、中間領域６１２の繰り返し回数を２回とする。すなわち、単位時間Ｔ_０の電荷蓄積と、その電荷蓄積による画素信号読み出しを２回繰り返させる。同様に、演算部５１２は、算出したハイライト領域６１３のＥＶ値とシャドウ領域６１１のＥＶ値の差を参照して、シャドウ領域６１１の電荷蓄積回数を４回とする。すなわち、単位時間Ｔ_０の電荷蓄積と、その電荷蓄積による画素信号読み出しを４回繰り返させる。後述するように、繰り返し読み出された画素信号は、演算回路４１５で順次足し合わされて画素メモリ４１４に格納される。

ユーザから撮像指示を時刻ｔ＝０で受けると、駆動制御部４２０は、いずれの領域に属するグループの画素に対しても、リセットパルスと転送パルスを印加する。この印加をトリガーとして、いずれの画素も電荷蓄積を開始する。

時刻ｔ＝Ｔ_０となったら、駆動制御部４２０は、全ての画素に対して転送パルスを印加する。そして、各グループ内の画素に対して順次選択パルスを印加して、それぞれの画素信号を出力配線３０９に出力させる。駆動制御部４２０は、Ａ／Ｄ変換器４１２ｂによりそれぞれの画素信号をデジタル信号に変換して、演算回路４１５を通過させ、それぞれ対応する画素メモリ４１４に格納する。この処理により、１回目の単位制御が完了する。そして、ハイライト領域６１３に属するグループの画素に対する処理を終了する。この時点で、ハイライト領域６１３の画素に対応する画素メモリ４１４に格納された画素信号から生成される画像は、白飛びおよび黒潰れがほとんど生じていない、ＰＤ１０４のダイナミックレンジを全体的に利用した適正露出の画像であることが期待できる。

全ての画素の画素信号を出力させたら、駆動制御部４２０は、中間領域６１２とシャドウ領域６１１に属するグループの画素に対して、時刻ｔ＝Ｔ_０のタイミングで再びリセットパルスと転送パルスを印加して、２回目の電荷蓄積を開始させる。なお、画素信号の選択出力には時間を要するので、１回目の電荷蓄積の終了と２回目の電荷蓄積の開始の間には時間差が生じる。この時間差が実質的に無視し得ないのであれば、その時間分を遅延させて２回目の電荷蓄積を開始すれば良い。

時刻ｔ＝２Ｔ_０となったら、駆動制御部４２０は、中間領域６１２とシャドウ領域６１１に属するグループの画素に対して転送パルスを印加する。そして、これらのグループ内の画素に対して順次選択パルスを印加して、それぞれの画素信号を出力配線３０９に出力させる。駆動制御部４２０は、Ａ／Ｄ変換器４１２ｂによりそれぞれの画素信号をデジタル信号に変換する。これに並行して、それぞれ対応する既に画素メモリ４１４に格納された１回目の画素信号を読み出す。そして、駆動制御部４２０は、演算回路４１５に、１回目の画素信号と新たに取得した２回目の画素信号とを足し合わせる積算処理を実行させる。駆動制御部４２０は、積算処理により新たに生成された画素信号を、対応する画素メモリ４１４に格納する。これにより、それぞれの画素メモリ４１４は、１回目の画素信号から積算処理された画素信号に更新される。この処理により、２回目の単位制御が完了する。そして、中間領域６１２に属するグループの画素に対する処理を終了する。

この時点で、中間領域６１２の画素に対応する画素メモリ４１４に格納された画素信号から生成される画像は、白飛びおよび黒潰れがほとんど生じていない、画像データのビット幅を全体的に利用した適正露出の画像であることが期待できる。つまり、１回の単位制御では電荷蓄積時間が十分ではなく、黒潰れが生じがちなアンダー画像となってしまうところ、２回の単位制御を跨いで積算処理を施すことにより、実質的に２Ｔ_０の期間の電荷蓄積を行ったのと同等の適正画像を得ることができる。さらには、電荷蓄積を２回に分けることにより、２Ｔ_０の期間に渡る１回の電荷蓄積で得られる画像に比べ、ランダムノイズが低減することも期待できる。

中間領域６１２とシャドウ領域６１１に属するグループの各画素の画素信号を出力させたら、駆動制御部４２０は、シャドウ領域６１１に属するグループの画素に対して、時刻ｔ＝２Ｔ_０のタイミングで再びリセットパルスと転送パルスを印加して、３回目の電荷蓄積を開始させる。

時刻ｔ＝３Ｔ_０となったら、駆動制御部４２０は、シャドウ領域６１１に属するグループの画素に対して転送パルスを印加する。そして、このグループ内の画素に対して順次選択パルスを印加して、それぞれの画素信号を出力配線３０９に出力させる。駆動制御部４２０は、Ａ／Ｄ変換器４１２ｂによりそれぞれの画素信号をデジタル信号に変換する。これに並行して、それぞれ対応する既に画素メモリ４１４に格納された画素信号を読み出す。そして、駆動制御部４２０は、演算回路４１５に、読み出した画素信号と新たに取得した３回目の画素信号とを足し合わせる積算処理を実行させる。駆動制御部４２０は、積算処理により新たに生成された画素信号を、対応する画素メモリ４１４に格納する。これにより、それぞれの画素メモリ４１４は、新たに積算処理された画素信号に更新される。この処理により、３回目の単位制御が完了する。

続けて、駆動制御部４２０は、シャドウ領域６１１に属するグループの画素に対して、時刻ｔ＝３Ｔ_０のタイミングで再びリセットパルスと転送パルスを印加して、４回目の電荷蓄積を開始させる。

時刻ｔ＝４Ｔ_０となったら、駆動制御部４２０は、シャドウ領域６１１に属するグループの画素に対して転送パルスを印加する。そして、このグループ内の画素に対して順次選択パルスを印加して、それぞれの画素信号を出力配線３０９に出力させる。駆動制御部４２０は、Ａ／Ｄ変換器４１２ｂによりそれぞれの画素信号をデジタル信号に変換する。これに並行して、それぞれ対応する既に画素メモリ４１４に格納された画素信号を読み出す。そして、駆動制御部４２０は、演算回路４１５に、読み出した画素信号と新たに取得した４回目の画素信号とを足し合わせる積算処理を実行させる。駆動制御部４２０は、積算処理により新たに生成された画素信号を、対応する画素メモリ４１４に格納する。これにより、それぞれの画素メモリ４１４は、新たに積算処理された画素信号に更新される。この処理により、４回目の単位制御が完了する。そして、シャドウ領域６１１に属するグループの画素に対する処理を終了する。

この時点で、シャドウ領域６１１の画素に対応する画素メモリ４１４に格納された画素信号から生成される画像は、白飛びおよび黒潰れがほとんど生じていない、画像データのビット幅を全体的に利用した適正露出の画像であることが期待できる。つまり、１回の単位制御では電荷蓄積時間が十分ではなく、黒潰れが生じがちなアンダー画像となってしまうところ、４回の単位制御に跨いで積算処理を施すことにより、実質的に４Ｔ_０の期間の電荷蓄積を行ったのと同等の適正画像を得ることができる。さらには、電荷蓄積を４回に分けることにより、４Ｔ_０の期間に渡る１回の電荷蓄積で得られる画像に比べ、ランダムノイズが低減することも期待できる。

システム制御部５０１は、４回目の電荷蓄積が終了するｔ＝４Ｔ_０のタイミングで、シャッタを閉じる。画像処理部５１１は、以上のように処理された各領域の画素信号を繋ぎ合わせて処理することにより、高ダイナミックレンジの画像データを生成する。

なお、上記で説明した処理においては、駆動制御部４２０は、ある領域において予め定められた回数の単位制御が終了すると、他の領域が単位制御を継続している場合でも、その領域については、その後は電荷蓄積を実行しなかった。しかし、他の領域の単位制御に合わせて、その後も電荷蓄積を実行しても良い。この場合、転送パルスおよび選択パルスの印加による画素信号出力を行わなければ良い。あるいは、画素信号出力を行ったとしても、Ａ／Ｄ変換器４１２ｂによるデジタル信号への変換、演算回路４１５による積算処理、画素メモリ４１４への格納等のいずれかの段階で画素信号を破棄する処理を行えば良い。

次に、一連の撮影動作処理について説明する。図９は、撮影動作の処理を示すフロー図である。フローは、撮像装置５００の電源がＯＮにされて開始される。

システム制御部５０１は、ステップＳ１０１で、撮像準備指示であるシャッタスイッチＳＷ１の押し下げがなされるまで待機する。シャッタスイッチＳＷ１の押し下げを検知したらステップＳ１０２へ進む。

ステップＳ１０２では、システム制御部５０１は、測光処理を実行する。具体的には、測光部５０３の出力を得て、演算部５１２がシーンの輝度分布を算出する。そして、ステップＳ１０３へ進み、上述のように、単位時間、領域分割、繰り返し回数等を決定する。決定されたこれらの情報は、システム制御部５０１から駆動制御部４２０へ送られ、タイミングメモリ４３０で記憶される。

撮像準備動作が完了したら、ステップＳ１０４へ進み、ユーザからの撮像指示であるシャッタスイッチＳＷ２の押し下げがなされるまで待機する。このとき、経過時間が予め定められた時間Ｔｗを超えたら（ステップＳ１０５のＹＥＳ）、ステップＳ１０１へ戻る。Ｔｗを超える前に（ステップＳ１０５のＮＯ）スイッチＳＷ２の押し下げを検知したら、ステップＳ１０６へ進む。

駆動制御部４２０は、ステップＳ１０６において、１回目の単位制御として全画素による電荷蓄積を実行する。そして、単位時間の経過後に画素信号出力とＡ／Ｄ変換を実行し（ステップＳ１０７）、変換されたデジタル画素信号を、画素メモリ４１４に格納する（ステップＳ１０８）。

続いて駆動制御部４２０は、ステップＳ１０９へ進み、２回目の単位制御を実行する対象領域を、タイミングメモリ４３０の領域分割情報を参照して決定する。そして、当該対象領域において電荷蓄積を実行する（ステップＳ１１０）。

駆動制御部４２０は、単位時間の経過後に２回目の電荷蓄積による画素信号出力とＡ／Ｄ変換を実行する（ステップＳ１１１）。これに並行して、あるいは前後して、駆動制御部４２０は、１回目の単位制御により格納された画素信号を画素メモリ４１４から読み出す（ステップＳ１１２）。そして、駆動制御部４２０は、演算回路４１５に、ステップＳ１１１でＡ／Ｄ変換された画素信号と、ステップＳ１１２で読み出された画素信号とを積算する積算処理を実行させる（ステップＳ１１３）。演算回路４１５によって積算された結果は、新たな画素信号として、ステップＳ１１２で読み出した画素メモリ４１４の値を更新して、格納される（ステップＳ１１４）。

駆動制御部４２０は、ステップＳ１１５へ進み、ステップＳ１０３で決定された繰り返し回数に到達したか否かを、タイミングメモリ４３０の繰り返し回数情報を参照して判断する。繰り返し回数に達していないと判断したら、ステップＳ１０９へ進み、３回目、４回目…の単位制御（ステップＳ１０９からステップＳ１１４）を実行する。繰り返し回数に達したと判断したら、ステップＳ１１６へ進む。

ステップＳ１１６では、駆動制御部４２０が単位制御の完了報告をシステム制御部５０１へ対して行い、これに応じて、システム制御部５０１は、駆動制御部４２０に対して画素メモリ４１４に格納された画素信号を画像処理部５１１へ送信させる。画像処理部５１１は画像処理を実行し例えばＪＰＥＧ等の画像データを生成する。システム制御部５０１は、生成された画像データを記録部５０５に記録する記録処理を実行する。

記録処理が完了したらステップＳ１１７へ進み、撮像装置５００の電源がＯＦＦにされたか否かを判断する。電源がＯＦＦにされていないと判断したらステップＳ１０１へ戻り、ＯＦＦにされたと判断したら一連の撮影動作処理を終了する。

なお、上記で説明した処理においては、駆動制御部４２０は、単位時間Ｔ_０を、ハイライト領域６１３の画素が飽和しない時間として決定した。ハイライト領域６１３は、測光部５０３の測光結果に基づいて決定されるので、駆動制御部４２０は、図９のフローを用いて説明したような撮像タイミングに合わせて、単位時間Ｔ_０をその都度決定している。しかし、単位時間Ｔ_０は、撮影ごとに動的に変更するのでは無く、予め定められた固定値を採用することもできる。

例えば、固定値としてＴ_０＝１／２５６秒を採用した場合の、図８のシーンに対する単位制御を考える。システム制御部５０１は、測光結果として、ハイライト領域６１３を適正露出とする電荷蓄積時間を１／６４秒、中間領域６１２を適正露出とする電荷蓄積時間を１／３２秒、シャドウ領域６１１を適正露出とする電荷蓄積時間を１／１６秒と算出した場合を想定する。この場合、ハイライト領域６１３に対しては、（１／６４）÷（１／２５６）＝４回、中間領域６１２に対しては、（１／３２）÷（１／２５６）＝８回、シャドウ領域６１１に対しては、（１／１６）÷（１／２５６）＝１６回の繰り返し回数を決定すれば良い。

ここで、固定値としての単位時間Ｔ_０は、これより短時間の電荷蓄積を行えないことになるので、明るいシーンに対しても単位時間制御が行えるように、比較的短い時間に設定することが好ましい。ただし、本実施形態においてはＡ／Ｄ変換後のデジタルの画素信号で積算処理を実行するので、単位時間Ｔ_０の電荷蓄積によりシャドウ部においても１以上の値を持つように、Ａ／Ｄ変換器４１２ｂの量子化ビット数を増やしておくべきである。この場合、画素メモリ４１４も、当該量子化ビット数に合わせて格納サイズが設定される。ここで、画像処理部５１１で処理されるビット数と画素メモリ４１４に格納される画素信号のビット数が異なる場合は、システム制御部５０１からの引渡要求に同期して、演算回路４１５によりビット変換を行った後に画素信号を画像処理部５１１へ引き渡せば良い。

さらに、測光部５０３の測光結果を利用すること無く、単位制御を実行することもできる。具体的には、画素メモリ４１４から画素信号を読み出して単位グループごとの平均値、あるいは、隣接する単位グループも含めた例えば縦横５×５＝２５グループごとの平均値を逐次算出しつつ、これが閾値を超えたか否かにより、更なる単位制御を行うか否かを決定する。すなわち、単位制御を繰り返した結果、明るい画像となったと考えられる領域はそれ以上の単位制御を行わず、まだ暗い画像であると考えられる領域は更なる単位制御を続ける。このような平均値判断を行うことによっても、それぞれの領域の画像を適正露出に近い画像とすることができる。この場合、画素メモリ４１４に格納された画素信号を画像処理部５１１へ引き渡すときには、繰り返し回数で正規化すれば良い。具体的には、例えばそれぞれの画素信号を繰り返し回数で割った値とすれば良い。なお、閾値を超えたか否かの判断を行う対象となる値は、平均値に限らず、さまざまな統計処理により算出された算出値を利用することができる。

本実施形態における撮像装置５００の構成によれば、領域ごとに適正露出にすべく単位制御を実行するに留まらず、さまざまな画像効果との関係において単位制御を実行することができる。例えば、単位時間Ｔ_０を、手振れが生じにくい比較的短い時間に設定しておき、像ずれが許容量を超えるまで単位制御の繰り返しを実行することができる。この場合、像ずれ量の検出は動作検出部の検出結果を用いることができる。動作検出部は、例えば測光センサの出力を利用するのであれば測光部５０３が担うこともできるし、別途設けられた他の動き検出センサが担うこともできる。このような単位時間制御によれば、像振れの少ない画像を得ることができる。なお、予定された電荷蓄積時間に到達しないことによる明るさの不足分は、画素信号を増幅することにより調整すれば良い。

また、領域ごとに排他的に単位制御を実行することもできる。例えば図８の例において、１回目の単位制御はハイライト領域６１３に対してのみを行い、続く２回目と３回目の単位制御は中間領域６１２に対してのみ行い、続く４回目から７回目の単位制御はシャドウ領域６１１に対してのみを行うことができる。このように領域ごとに排他的に単位制御を実行すれば、例えば領域ごとに絞り値などの光学条件を変更した、多彩な画像を取得することができる。より具体的には、滝の流れる領域に対しては絞りを絞って単位制御をより多く繰り返し、その周辺に存在する木々の領域に対しては絞りを開いて少ない単位制御を実行することができる。このような制御によれば、１枚の画像の中に異なるシャッタ速度の像を共存させることができるので、従来に無い画像を一度の撮像指示により取得することができる。なお、例えばライブビュー画像を通じてユーザから予め指示を受け付ければ、シーンのどの領域に何回の単位制御を繰り返させるかを事前に定めることができる。

以上説明した各実施形態においては、静止画像を前提として説明したが、もちろんフレームごとに同様の単位制御をおこなうことにより、動画像を生成することもできる。また、デジタルカメラ専用機に限らず、もちろん携帯電話、情報端末、ＰＣ等の電子機器に組み込まれたカメラユニットに対しても上述の処理を実行させることができる。

さらにバリエーションについて説明する。図１０は、別実施例としての、分割された領域ごとの電荷蓄積制御を説明する図である。ここでは、図８の例と同様に、演算部５１２が、測光部５０３の出力を受けて、中間領域６１２のＥＶ値とハイライト領域６１３のＥＶ値との差が約１段分であり、また、シャドウ領域６１１のＥＶ値と中間領域６１２のＥＶ値との差が同じく約１段分であると算出した場合を説明する。演算部５１２は、ユーザから撮影準備指示を受けると、図８の例と同様に、測光部５０３の出力から１回あたりの電荷蓄積時間である共通の単位時間Ｔ_０を決定する。

演算部５１２は、算出したハイライト領域６１３のＥＶ値と中間領域６１２のＥＶ値の差を参照して、中間領域６１２において必要な電荷蓄積回数を２回と決定する。同様に、演算部５１２は、算出したハイライト領域６１３のＥＶ値とシャドウ領域６１１のＥＶ値の差を参照して、シャドウ領域６１１において必要な電荷蓄積回数を４回と決定する。ここで、本実施例においては、シャドウ領域６１１において決定された、すなわち必要と決定された電荷蓄積回数の最大値である４回を、全領域における電荷蓄積回数とする。つまり、ハイライト領域６１３、中間領域６１２、シャドウ領域６１１の全領域において、単位時間Ｔ_０の電荷蓄積と、その電荷蓄積による画素信号読み出しを４回繰り返させる。

ユーザから撮像指示を時刻ｔ＝０で受けると、駆動制御部４２０は、いずれの領域に属するグループの画素に対しても、リセットパルスと転送パルスを印加する。この印加をトリガーとして、いずれの画素も電荷蓄積を開始する。

時刻ｔ＝Ｔ_０となったら、駆動制御部４２０は、全ての画素に対して転送パルスを印加する。そして、各グループ内の画素に対して順次選択パルスを印加して、それぞれの画素信号を出力配線３０９に出力させる。駆動制御部４２０は、Ａ／Ｄ変換器４１２ｂによりそれぞれの画素信号をデジタル信号に変換して、演算回路４１５を通過させ、それぞれ対応する画素メモリ４１４に格納する。この処理により、１回目の単位制御が完了する。

全ての画素の画素信号を出力させたら、駆動制御部４２０は、再び全領域の画素に対して、時刻ｔ＝Ｔ_０のタイミングで再びリセットパルスと転送パルスを印加して、２回目の電荷蓄積を開始させる。なお、画素信号の選択出力には時間を要するので、１回目の電荷蓄積の終了と２回目の電荷蓄積の開始の間には時間差が生じる。この時間差が実質的に無視し得ないのであれば、その時間分を遅延させて２回目の電荷蓄積を開始すれば良い。

時刻ｔ＝２Ｔ_０となったら、駆動制御部４２０は、全ての画素に対して転送パルスを印加する。そして、各グループ内の画素に対して順次選択パルスを印加して、それぞれの画素信号を出力配線３０９に出力させる。駆動制御部４２０は、Ａ／Ｄ変換器４１２ｂによりそれぞれの画素信号をデジタル信号に変換する。これに並行して、それぞれ対応する既に画素メモリ４１４に格納された１回目の画素信号を読み出す。そして、駆動制御部４２０は、演算回路４１５に、１回目の画素信号と新たに取得した２回目の画素信号とを足し合わせる積算処理を実行させる。駆動制御部４２０は、積算処理により新たに生成された画素信号を、対応する画素メモリ４１４に格納する。これにより、それぞれの画素メモリ４１４は、１回目の画素信号から積算処理された画素信号に更新される。この処理により、２回目の単位制御が完了する。

同様に、時刻ｔ＝２Ｔ_０から３Ｔ_０の間に３回目の電荷蓄積および画素信号読み出しを行い、時刻ｔ＝３Ｔ_０から４Ｔ_０の間に４回目の電荷蓄積および画素信号読み出しを行う。４回目の積算処理が終了した時点で、ハイライト領域６１３においては、１回の電荷蓄積で足りるところを４回繰り返しているので、積算処理した画素信号の値を１／４とする演算を行う。単位時間Ｔ_０は、上述のように、ハイライト領域６１３の中でも最も明るい部分に対応する画素において、１回の電荷蓄積動作により蓄積可能な８割から９割の電荷が蓄積されることを基準として定められているので、それぞれの電荷蓄積において飽和することはない。したがって、積算処理した画素信号の値を１／４にして得られるハイライト領域６１３の画像は、白飛びおよび黒潰れがほとんど生じていない、ＰＤ１０４のダイナミックレンジを全体的に利用した適正露出の画像であることが期待できる。

同様に、４回目の積算処理が終了した時点で、中間領域６１２においては、２回の電荷蓄積で足りるところを４回繰り返しているので、積算処理した画素信号の値を１／２とする演算を行う。積算処理した画素信号の値を１／２にして得られる中間領域６１２の画像は、白飛びおよび黒潰れがほとんど生じていない、画像データのビット幅を全体的に利用した適正露出の画像であることが期待できる。

また、４回積算処理した画素信号から得られるシャドウ領域６１１の画像は、白飛びおよび黒潰れがほとんど生じていない、画像データのビット幅を全体的に利用した適正露出の画像であることが期待できる。つまり、１回の単位制御では電荷蓄積時間が十分ではなく、黒潰れが生じがちなアンダー画像となってしまうところ、４回の単位制御に跨いで積算処理を施すことにより、実質的に４Ｔ_０の期間の電荷蓄積を行ったのと同等の適正画像を得ることができる。

本実施例におけるこのような電荷蓄積制御を行うと、４Ｔ_０の期間の間に被写体が領域間を跨いで移動するような場合でも、領域の境界において被写体像が不連続となるような不自然な画像にはならない。例えば、太陽光が車体の一部に当たった移動する自動車を撮影する場合でも、撮影画像において輝点の軌跡が領域間で途切れることがない。

なお、以上の制御においては、すべての積算処理を終えてから、ハイライト領域６１３では１／４とし、中間領域６１２では１／２とする演算を行った。しかし、それぞれの画素信号をデジタル信号に変換して、それぞれに対応する画素メモリ４１４に格納する段階において、演算回路４１５が、ハイライト領域６１３の画素に対しては１／４とし、中間領域６１２の画素に対しては１／２とする演算を行っても良い。つまり、各回の画素信号読み出し処理において、領域ごとに低減演算を行っても良い。このように処理しても、上記と同様の効果が得られる。

さらに別のバリエーションについて説明する。図８を用いて説明した実施例においては、システム制御部５０１は、測光部５０３の出力からシーンの輝度分布を算出して、単位時間Ｔ_０、領域分割、繰り返し回数を決定した。しかし、測光部５０３の出力結果を得なくても、これらを決定することができる。

システム制御部５０１は、例えば、ビューファインダとして用いていたライブビュー画像から単位時間Ｔ_０を決める。このとき、ハイライト部が白飛びしないように、ライブビュー画像を取得するためのシャッタ速度よりも短い時間とすると良い。そして、ユーザから撮像指示であるシャッタスイッチＳＷ２の押し下げ操作を受けたら、システム制御部５０１は、まず１回目の電荷蓄積および画素信号読み出しを行う。そして、ここで得られた画素信号のレベルを解析して、領域を分割し、その分割された領域ごとの電荷蓄積の繰り返し回数を決定する。具体的には、例えば、蓄積可能な５０％以上の電荷が蓄積された画素が多数を占める領域を１回の蓄積制御で終了する領域と定め、２５％以上５０％未満の電荷が蓄積された画素が多数を占める領域を２回の蓄積制御で終了する領域と定め、２５％未満の電荷が蓄積された画素が多数を占める領域を４回の蓄積制御で終了する領域と定める。そして、２回目以降の電荷蓄積および画素信号読み出しを継続して実行する。このように制御すれば、測光部５０３を独立して設けなくても良い。あるいは、撮影モードの特性に合わせて、測光部５０３の出力を用いた制御とこのような制御を切り替えることもできる。

あるいは、システム制御部５０１は、１回目の電荷蓄積および画素信号読み出しにおいては領域分割までを実行し、それぞれの領域ごとに次の電荷蓄積および画素信号読み出しを行うか否かを各回の信号読み出し後に判断するように制御することもできる。すなわち、システム制御部５０１は、ある領域においてｍ（自然数）回の電荷蓄積および画素信号読み出しが終了した時に、積算処理後の画素信号の値が予め定められた範囲に入っていればｍ＋１回目の電荷蓄積を行わず終了し、入っていなければｍ＋１回目の電荷蓄積を実行する。また、別の領域においてｎ（自然数）回の電荷蓄積および画素信号読み出しが終了した時に、積算処理後の画素信号の値が予め定められた範囲に入っていればｎ＋１回目の電荷蓄積を行わず終了し、入っていなければｎ＋１回目の電荷蓄積を実行する。

また上述において、測光部５０３の測光結果を用いず、単位グループごとの平均値等を逐次算出しつつ、これが閾値を超えたか否かにより、更なる単位制御を行うか否かを決定する例を説明したが、この制御において閾値を蓄積回数に応じて変更しても良い。具体的には、蓄積回数が増えるに従って、閾値を徐々に小さくする。閾値を徐々に小さくすることにより、シャドウ領域とハイライト領域の明るさが逆転することのない、自然な画像を生成することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００ 撮像素子、１０１ マイクロレンズ、１０２ カラーフィルタ、１０３ パッシベーション膜、１０４ ＰＤ、１０５ トランジスタ、１０６ ＰＤ層、１０７ 配線、１０８ 配線層、１０９ バンプ、１１０ ＴＳＶ、１１１ 信号処理チップ、１１２ メモリチップ、１１３ 撮像チップ、１３１ 単位グループ、３０２ 転送トランジスタ、３０３ リセットトランジスタ、３０４ 増幅トランジスタ、３０５ 選択トランジスタ、３０６ リセット配線、３０７ ＴＸ配線、３０８ デコーダ配線、３０９ 出力配線、３１０ Ｖｄｄ配線、３１１ 負荷電流源、４１１ マルチプレクサ、４１２ 信号処理回路、４１２ａ ＣＤＳ回路、４１２ｂ Ａ／Ｄ変換器、４１３ デマルチプレクサ、４１４ 画素メモリ、４１５ 演算回路、４２０ 駆動制御部、４３０ タイミングメモリ、４４１ センサ制御部、４４２ ブロック制御部、４４３ 同期制御部、４４４ 信号制御部、５００ 撮像装置、５０１ システム制御部、５０３ 測光部、５０４ ワークメモリ、５０５ 記録部、５０６ 表示部、５１１ 画像処理部、５１２ 演算部、５２０ 撮影レンズ、６０１ シャドウ被写体、６０２ 中間被写体、６０３ ハイライト被写体、６０４ 窓枠、６１１ シャドウ領域、６１２ 中間領域、６１３ ハイライト領域

Claims (40)

1. 光電変換された電荷を転送する転送部を有する複数の画素と、
   前記複数の画素のうち少なくとも第１画素が有する前記転送部を制御するための第１転送制御信号が出力される第１転送制御配線と、
   前記複数の画素のうち少なくとも第２画素が有する前記転送部を制御するための第２転送制御信号が出力される第２転送制御配線と、
   前記第１画素から読み出された信号を積算する第１演算回路と、
   前記第２画素から読み出された信号を積算する第２演算回路と、
   前記第１演算回路において前記第１画素から読み出された信号に積算処理が行われる回数と、前記第２演算回路において前記第２画素から読み出された信号に積算処理が行われる回数とが異なる回数となるように、前記第１転送制御信号を前記第１転送制御配線に出力し、前記第２転送制御信号を前記第２転送制御配線に出力する駆動制御部と、を備え、
   前記複数の画素は、行方向と列方向とに並んで配置され、
   前記第１画素と前記第２画素とは、前記行方向に並んで配置される撮像素子。
2. 請求項１に記載の撮像素子において、
   前記第１画素から読み出された信号が格納される第１画素メモリと、
   前記第２画素から読み出された信号が格納される第２画素メモリと、を備え、
   前記第１演算回路は、前記第１画素から読み出された信号に前記第１画素メモリに格納された信号を用いて積算処理を行い、
   前記第２演算回路は、前記第２画素から読み出された信号に前記第２画素メモリに格納された信号を用いて積算処理を行う撮像素子。
3. 請求項２に記載の撮像素子において、
   前記駆動制御部は、前記第１演算回路で積算処理が行われた、前記第１画素から読み出された信号を前記第１画素メモリに格納し、前記第２演算回路で積算処理が行われた、前記第２画素から読み出された信号を前記第２画素メモリに格納する撮像素子。
4. 請求項２または請求項３に記載の撮像素子において、
   前記駆動制御部は、前記第１画素メモリに格納された、前記第１画素から読み出された信号を外部に出力し、前記第２画素メモリに格納された、前記第２画素から読み出された信号を外部に出力する撮像素子。
5. 請求項１から請求項４のいずれか一項に記載の撮像素子において、
   前記複数の画素は、画素領域において並んで配置され、
   前記第１画素は、前記画素領域のうち第１領域において複数配置され、
   前記第２画素は、前記画素領域のうち第２領域において複数配置される撮像素子。
6. 請求項５に記載の撮像素子において、
   前記第２領域は、前記画素領域において前記第１領域から前記行方向側に配置される撮像素子。
7. 請求項５または請求項６に記載の撮像素子において、
   前記第１画素は、前記第１領域において前記行方向と前記列方向とに並んで配置され、
   前記第２画素は、前記第２領域において前記行方向と前記列方向とに並んで配置される撮像素子。
8. 請求項１から請求項７のいずれか一項に記載の撮像素子において、
   前記第１画素から読み出された信号をデジタル信号に変換するための第１変換回路と、
   前記第２画素から読み出された信号をデジタル信号に変換するための第２変換回路と、を備える撮像素子。
9. 請求項８に記載の撮像素子において、
   前記第１演算回路は、前記第１変換回路においてデジタル信号に変換された、前記第１画素から読み出された信号に積算処理を行い、
   前記第２演算回路は、前記第２変換回路においてデジタル信号に変換された、前記第２画素から読み出された信号に積算処理を行う撮像素子。
10. 請求項１から請求項９のいずれか一項に記載の撮像素子において、
    前記第１画素から読み出された信号に相関二重サンプリング処理を行うための第１相関二重サンプリング処理回路と、
    前記第２画素から読み出された信号に相関二重サンプリング処理を行うための第２相関二重サンプリング処理回路と、
    を備える撮像素子。
11. 請求項１０に記載の撮像素子において、
    前記第１演算回路は、前記第１相関二重サンプリング処理回路において相関二重サンプリング処理が行われた、前記第１画素から読み出された信号に積算処理を行い、
    前記第２演算回路は、前記第２相関二重サンプリング処理回路において相関二重サンプリング処理が行われた、前記第２画素から読み出された信号に積算処理を行う撮像素子。
12. 請求項１から請求項１１のいずれか一項に記載の撮像素子において、
    前記画素は、光電変換された電荷が転送されるフローティングディフュージョンの電位をリセットするリセット部を有する撮像素子。
13. 請求項１２に記載の撮像素子において、
    前記第１画素が有する前記リセット部を制御するための第１リセット制御信号が出力される第１リセット制御配線と、
    前記第２画素が有する前記リセット部を制御するための第２リセット制御信号が出力される第２リセット制御配線と、
    を備える撮像素子。
14. 請求項１３に記載の撮像素子において、
    前記駆動制御部は、前記第１演算回路において前記第１画素から読み出された信号に積算処理が行われる回数と、前記第２演算回路において前記第２画素から読み出された信号を積算処理が行われる回数とが異なる回数となるように前記第１リセット制御信号と前記第２リセット制御信号とをそれぞれ前記第１リセット制御配線と前記第２リセット制御配線とに出力させる撮像素子。
15. 請求項１から請求項１４のいずれか一項に記載の撮像素子において、
    前記第１画素に接続され、前記第１画素から読み出された信号が出力される第１出力配線と、
    前記第２画素に接続され、前記第２画素から読み出された信号が出力される第２出力配線と、
    を備える撮像素子。
16. 請求項１から請求項１５のいずれか一項に記載の撮像素子において、
    前記複数の画素は、第１半導体基板において配置され、
    前記第１演算回路と前記第２演算回路とは、前記第１半導体基板に接続される第２半導体基板において配置される撮像素子。
17. 請求項１６に記載の撮像素子において、
    前記第１半導体基板は、前記第２半導体基板により積層される撮像素子。
18. 請求項１６または請求項１７に記載の撮像素子において、
    前記駆動制御部は、前記第２半導体基板において配置される撮像素子。
19. 請求項１から請求項１５のいずれか一項に記載の撮像素子において、
    前記複数の画素は、第１半導体基板において配置され、
    前記駆動制御部は、前記第１半導体基板に接続される第２半導体基板において配置される撮像素子。
20. 請求項１９に記載の撮像素子において、
    前記第１半導体基板は、前記第２半導体基板により積層される撮像素子。
21. 請求項１から請求項２０のいずれか一項に記載の撮像素子と、
    前記撮像素子を制御する制御部と、
    を備える撮像装置。
22. 請求項２１に記載の撮像装置において、
    前記制御部は、前記第１演算回路で前記第１画素から読み出された信号に積算処理が行われる回数と、前記第２演算回路で前記第２画素から読み出された信号に積算処理が行われる回数とを決定する撮像装置。
23. 光を電荷に変換する複数の光電変換部が行方向に並んで配置される撮像素子であって、
    前記複数の光電変換部のうち第１光電変換部で変換された電荷を転送する第１転送部と、
    前記複数の光電変換部のうち第２光電変換部で変換された電荷を転送する第２転送部と、
    前記第１転送部を制御するための第１転送制御信号が出力される第１転送制御配線と、
    前記第２転送部を制御するための第２転送制御信号が出力される第２転送制御配線と、
    前記第１転送部により転送された電荷に基づく第１信号に積算処理を行う第１演算回路と、
    前記第２転送部により転送された電荷に基づく第２信号に積算処理を行う第２演算回路と、
    前記第１演算回路において前記第１信号に積算処理が行われる回数と、前記第２演算回路において前記第２信号に積算処理が行われる回数とが異なる回数となるように、前記第１転送制御信号を前記第１転送制御配線に出力し、前記第２転送制御信号を前記第２転送制御配線に出力する駆動制御部と、
    を備える撮像素子。
24. 請求項２３に記載の撮像素子において、
    前記第１光電変換部の電位をリセットする第１リセット部と、
    前記第２光電変換部の電位をリセットする第２リセット部と、
    前記第１リセット部を制御するための第１リセット制御信号が出力される第１リセット制御配線と、
    前記第２リセット部を制御するための第２リセット制御信号が出力される第２リセット制御配線と、
    を備える撮像素子。
25. 請求項２４に記載の撮像素子において、
    前記駆動制御部は、前記第１演算回路において前記第１信号に積算処理が行われる回数と、前記第２演算回路において前記第２信号に積算処理が行われる回数とが異なる回数となるように、前記第１リセット制御信号を前記第１リセット制御配線に出力し、前記第２転送制御信号を前記第２転送制御配線に出力する撮像素子。
26. 請求項２３から請求項２５のいずれか一項に記載の撮像素子において、
    前記第１光電変換部と前記第２光電変換部とは、第１半導体基板に配置され、
    前記第１演算回路と前記第２演算回路とは、第２半導体基板に配置される撮像素子。
27. 請求項２６に記載の撮像素子において、
    前記駆動制御部は、前記第２半導体基板に配置される撮像素子。
28. 請求項２３から請求項２５のいずれか一項に記載の撮像素子において、
    前記第１光電変換部と前記第２光電変換部とは、第１半導体基板に配置され、
    前記駆動制御部は、第２半導体基板に配置される撮像素子。
29. 請求項２３から請求項２５のいずれか一項に記載の撮像素子において、
    前記第１信号をデジタル信号に変換するための第１変換回路と、
    前記第２信号をデジタル信号に変換するための第２変換回路と、を備え、
    前記第１演算回路は、前記第１変換回路を用いてデジタル信号に変換された前記第１信号に積算処理を行い、
    前記第２演算回路は、前記第２変換回路を用いてデジタル信号に変換された前記第２信号に積算処理を行う撮像素子。
30. 請求項２９に記載の撮像素子において、
    前記第１光電変換部と前記第２光電変換部とは、第１半導体基板に配置され、
    前記第１変換回路と前記第２変換回路とは、第２半導体基板に配置される撮像素子。
31. 請求項３０に記載の撮像素子において、
    前記第１演算回路と前記第２演算回路とは、前記第２半導体基板に配置される撮像素子。
32. 請求項３０または請求項３１に記載の撮像素子において、
    前記駆動制御部は、前記第２半導体基板に配置される撮像素子。
33. 請求項２９に記載の撮像素子において、
    前記第１演算回路で積算処理が行われた前記第１信号を格納する第１画素メモリと、
    前記第２演算回路で積算処理が行われた前記第２信号を格納する第２画素メモリと、
    を備える撮像素子。
34. 請求項３３に記載の撮像素子において、
    前記第１光電変換部と前記第２光電変換部とは、第１半導体基板に配置され、
    前記第１変換回路と前記第２変換回路とは、第２半導体基板に配置され、
    前記第１画素メモリと前記第２画素メモリとは、第３半導体基板に配置される撮像素子。
35. 請求項３４に記載の撮像素子において、
    前記第１演算回路と前記第２演算回路とは、前記第２半導体基板に配置される撮像素子。
36. 請求項３４に記載の撮像素子において、
    前記第１演算回路と前記第２演算回路とは、前記第３半導体基板に配置される撮像素子。
37. 請求項３４から請求項３６のいずれか一項に記載の撮像素子において、
    前記駆動制御部は、前記第２半導体基板に配置される撮像素子。
38. 請求項２３から請求項３７のいずれか一項に記載の撮像素子を備える撮像装置。
39. 請求項３８に記載の撮像装置において、
    前記撮像素子を制御する制御部と、
    を備える撮像装置。
40. 請求項３９に記載の撮像装置において、
    前記制御部は、前記第１演算回路で前記第１信号に積算処理が行われる回数と、前記第２演算回路で前記第２信号に積算処理が行われる回数とを決定する撮像装置。

Images