JP2022177189A - 正確なチップ間分離のためのストッパとしてのピラー - Google Patents

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Abstract

Figure 2022177189000001
【課題】積層デバイスにおける正確なチップ間分離のためのストッパとしてピラーを使用することに関する。
【解決手段】量子情報処理デバイスを含む第１の基板、第１の基板に接合される第２の基板、ならびに第１の基板と第２の基板との間の複数のバンプボンドおよび少なくとも１つのピラーを含む積層デバイス。複数のバンプボンドの各バンプボンドは第１の基板と第２の基板との間の電気接続を提供する。少なくとも１つのピラーは第１の基板の第１の表面と第２の基板の第１の表面との間の分離距離を定める。各ピラーの横断面積が複数のバンプボンドの各バンプボンドの横断面積より大きく、各ピラーのおよび各バンプボンドの横断面積は、第１の基板の第１の表面にまたは第２の基板の第１の表面に平行な平面に沿って定められる。
【選択図】図３Ｄ

Description

本開示は、積層デバイスにおける正確なチップ間分離のためのストッパとしてピラーを使用することに関する。
量子計算は、基底状態の重ね合わせおよびもつれなどの量子効果を利用して、古典デジタルコンピュータより効率的に或る計算を行う比較的新しい計算方法である。デジタルコンピュータがビット（例えば、「１」または「０」）の形態で情報を記憶および操作するのとは対照的に、量子計算システムは、量子ビットを使用して情報を操作できる。量子ビットは、複数の状態の重ね合わせ（例えば、「０」および「１」の両状態のデータ）を可能にする量子デバイス、および／または複数の状態のデータの重ね合わせ自体を指すことがある。従来の用語法によれば、量子系における「０」および「１」状態の重ね合わせは、例えば、α｜０＞＋β｜１＞として表され得る。デジタルコンピュータの「０」および「１」状態は量子ビットのそれぞれ｜０＞および｜１＞基底状態に類似している。値｜α｜２が、量子ビットが｜０＞状態にある確率を表し、値｜β｜２は、量子ビットが｜１＞基底状態にある確率を表す。
概して、本明細書に記載される対象の１つの革新的な態様は、量子情報処理デバイスを含む第１の基板、および第１の基板に接合される第２の基板、ならびに第１の基板と第２の基板との間の複数のバンプボンドおよび少なくとも１つのピラーを含むデバイスに具現化可能である。複数のバンプボンドの各バンプボンドは第１の基板と第２の基板との間の電気接続を提供する。少なくとも１つのピラーは第１の基板の第１の表面と第２の基板の第１の表面との間の分離距離を定める。各ピラーの横断面積が複数のバンプボンドの各バンプボンドの横断面積より大きく、各ピラーのおよび各バンプボンドの横断面積は、第１の基板の第１の表面にまたは第２の基板の第１の表面に平行な平面に沿って定められる。
本デバイスの実装形態は以下の特徴の１つまたは複数を含むことができる。一部の実装形態では、複数のバンプボンドは超伝導バンプボンド（例えば、インジウムバンプボンド）である。第１の基板と第２の基板との間の少なくとも１つのピラーは超伝導ピラー（例えば、インジウムピラー）であることができる。
一部の実装形態では、複数のバンプボンドの第１のバンプボンドが第１の量子情報処理デバイス（例えば、量子ビット）と第２の基板上の回路素子との間の電気接続を提供する。少なくとも１つのピラーは第１の基板上の回路素子と第２の基板上の回路素子との間の電気接続を提供してよい。
一部の実装形態では、少なくとも１つのピラーは、第１の基板および第２の基板が分離距離であるときに第１の基板上の少なくとも１つの量子情報処理デバイス（例えば、量子ビット）を円環が取り囲むように円環状である。
概して、本明細書に記載される対象の別の態様は、積層デバイスにおける正確なチップ間分離のためのストッパとしてピラーを使用する動作を含む方法に具現化可能である。本方法は、第１の基板および第２の基板であって、第１の基板が複数のバンプボンドを含み、各ピラーの厚さが複数のバンプボンドの各バンプボンドの厚さより小さく、その厚さが少なくとも１つのピラーが形成される第１の基板の第１の表面に垂直である方向に沿って延びる、第１の基板および第２の基板と、少なくとも１つのピラーとを設けるステップと、第２の基板に第１の基板を接合するステップとを含むことができる。第１の基板および第２の基板の接合は、第１の基板と第２の基板との間に力を印加して、複数のバンプボンドを少なくとも１つのピラーの厚さと同じ厚さに圧縮するステップを含む。
一部の実装形態では、第１の基板と第２の基板との間に力を印加するステップは、少なくとも１つのピラーの幅が拡大するように少なくとも１つのピラーを圧縮する。少なくとも１つのピラーの拡大は測定されてよい。例えば、ピラーの拡大を測定するステップは、端視顕微鏡を使用して、第１の基板と第２の基板との間の間隙を通して見られる拡大の量を決定するステップを含む。別の例では、ピラーの拡大を測定するステップは、第１の基板上にパターン化される整合マークに関してピラーの側方拡大を測定するステップを含む。
一部の実装形態では、第２の基板に第１の基板を接合する前に較正力が得られる。例えば、較正力を得るステップは、複数のバンプボンドを含む第３の基板および第４の基板を設けるステップと、第３の基板と第４の基板との間に力を印加して第３の基板と第４の基板との間の所定の分離距離を達成するステップとを含むことができ、そのため第１の基板と第２の基板との間に印加される力は、少なくとも第３の基板と第４の基板との間に印加される力と同程度の大きさである、またはそれより大きい。
本明細書に記載される対象の特定の実施形態は、以下の利点の１つまたは複数を実現するように実装可能である。本明細書に開示される技術は、第１の基板と第２の基板との間の分離距離の再現性、精度および均一性を改善し、これは次いで第１の基板上の回路素子（例えば、量子ビット）と第２の基板上の対応する回路素子（例えば、量子ビット制御回路素子）との間の結合の再現性、精度および場合により均一性を改善できる。これらのピラーを実装することによって、この技術は、積層デバイス（例えば、フリップチップデバイス）の２つの基板間のバンプ接合の再現性、精度（例えば、サブミクロン）および均一性を改善する。ピラーおよびバンプボンドを画定および成膜するためのプロセスは、積層デバイス設計において１つまたは複数の基板上に存在する回路素子と共存できる。ピラーを使用する一貫した再現可能なチップ間分離は、積層デバイス設計において量子回路素子との量子ビットの３Ｄ集積化を改善する。一部の実装形態では、基板上の回路素子の全周の周りに配置されるピラー（例えば、量子情報処理デバイスを取り囲む円環形状のピラー）は回路素子に対して電磁および静電絶縁を提供できる。
本明細書に記載される対象の１つまたは複数の実施形態の詳細が添付図面および以下の説明に明らかにされる。同対象の他の特徴、態様および利点は同説明、図面および請求項から明らかになるであろう。
第１の基板の一例の上面図を例示する概略図である。 第２の基板の一例の上面図を例示する概略図である。 積層デバイスの一例の側面図を例示する概略図である。 第１の基板上にピラーおよびバンプボンドを製造するための例示的なプロセスを例示する概略図である。 第１の基板上にピラーおよびバンプボンドを製造するための例示的なプロセスを例示する概略図である。 第１の基板上にピラーおよびバンプボンドを製造するための例示的なプロセスを例示する概略図である。 第１の基板上にピラーおよびバンプボンドを製造するための例示的なプロセスを例示する概略図である。 第１の基板上にピラーおよびバンプボンドを製造するための例示的なプロセスを例示する概略図である。 第１の基板上にピラーおよびバンプボンドを製造するための例示的なプロセスを例示する概略図である。 第１の基板上にピラーおよびバンプボンドを製造するための例示的なプロセスを例示する概略図である。 第１の基板上にピラーおよびバンプボンドを製造するための例示的なプロセスを例示する概略図である。 例示的な整列較正プロセスを例示する概略図である。 例示的な整列較正プロセスを例示する概略図である。 例示的な整列較正プロセスを例示する概略図である。 例示的な整列較正プロセスを例示する概略図である。 例示的な整列較正プロセスを例示する概略図である。 例示的な整列較正プロセスを例示する概略図である。 第１の基板のためのレイアウト例を例示する上面概略図である。 第１の基板のためのレイアウト例を例示する上面概略図である。 第１の基板のためのレイアウト例を例示する上面概略図である。
量子計算は、量子コンピュータの量子ビット（キュービット）に記憶される量子情報をコヒーレントに処理することを伴う。超伝導量子計算は、回路素子が部分的に超伝導材料から形成される量子計算技術の有望な実装形態である。超伝導量子ビットなどの超伝導量子回路素子は、超電導性が達成可能であるように、かつ熱揺らぎがエネルギー準位間の望ましくない遷移を引き起こさないように極低温で動作される。
量子アニーラなどの或る種類の量子計算プロセッサでは、量子プロセッサの超伝導量子ビットは、各超伝導量子ビットの量子状態が、それが結合される他の超伝導量子ビットの対応する量子状態に影響するように、制御可能な方式で共に動作的に結合される。プロセッサ設計に応じて、選ばれるアーキテクチャは、結合のために利用可能な超伝導量子ビットの密度および総数を制限し、したがって多数の超伝導量子ビットを必要とする複雑な問題を行うプロセッサの能力を制限する可能性がある。
超伝導量子回路素子を有する量子アニーラなどの量子プロセッサにおいて超伝導量子ビット密度を上昇させて、結合のために利用可能な超伝導量子ビットの数を拡大するために、プロセッサおよび関連する回路素子は、３Ｄ集積化（例えば、フリップチップ構成）を使用して構築可能である。すなわち、１および／または２次元（例えば、ｘおよび／またはｙ方向）に沿って延びる基板の単一平面内にプロセッサの量子回路素子を製造する代わりに、量子回路素子は、第３の次元（例えば、ｚ方向）に沿って共に結合される複数の基板にも形成可能である。
３Ｄ集積化を達成するための手法は、バンプ接合を使用して基板を結合することであり、基板は、例えば、超伝導バンプボンドによって互いに連結されて積層デバイス（例えば、積層量子情報処理デバイス）を形成する。一部の実装形態では、バンプボンドは、基板の物理的結合に加えてスタック内の異なる基板からの部品を共に電気的に結合するために使用されてよい。代替的に、バンプボンドは専ら、異なる基板の物理的結合を提供するために使用されてよい。結合のために超伝導バンプボンドを使用することによって、さもなければ損失性非超伝導材料により発生し得るエネルギー損失およびデコヒーレンスの低減を達成することが可能である。
本開示の対象は、第１と第２の基板間の分離距離の均一性ならびにフリップチップ構成のためのバンプ接合の正確さを上げるための技術に関する。全体的に、同技術は、第１の基板上にピラー（例えば、超伝導ピラー）を形成すること、および第１の基板に第２の基板を接合することを包含しており、ピラーはバンプ接合プロセスのための整列ストッパとして作用する。ピラーは、１）所定の距離を達成して、共に接合される基板間の分離距離の均一性を上げるために、かつ／または２）本明細書で説明される或る測定技術を通じて接合プロセスの再現性および精度（例えば、サブミクロン精度）についての情報を得るために、圧縮性ストッパとして使用されてよい。基板分離距離の再現性および精度ならびに接合された基板間の分離距離の均一性は、各それぞれの基板の異なる位置での第１の基板上の回路素子（例えば、量子ビット）と第２の基板上の対応する回路素子（例えば、量子ビット制御回路素子）との間の改善された結合に至る。
図１Ａ～図１Ｂは、それぞれ、第１の基板１００および第２の基板１０２の一例の上面図を例示する概略図であり、第１の基板１００が第２の基板１０２に接合されることになる。図１Ａは、第１の基板１００上に形成される１つまたは複数の第１の回路素子１０６および１つまたは複数の拡散障壁１０８を含む、レイアウト１０４の一例を持つ第１の基板１００の上面図を例示する概略図である。第１の回路素子１０６は、例えば、量子情報処理演算を行うための量子情報処理デバイスを含むことができる。すなわち、量子情報処理デバイスは、重ね合わせおよびもつれなどの量子力学的現象を使用して非決定論的方式でデータに演算を行うように構成可能である。
量子ビットなどの或る量子情報処理デバイスは、同時に２つ以上の状態にある情報を表して演算するように構成可能である。一部の実装形態では、量子情報処理デバイスは、例えば、数ある中で、超伝導コプレーナ導波路（例えば、超伝導量子ビット測定共振器および超伝導量子ビットカプラ）、量子ＬＣ発振器、超伝導量子干渉素子（ＳＱＵＩＤ）（例えば、ＲＦ－ＳＱＵＩＤまたはＤＣ－ＳＱＵＩＤ）、量子ビット制御素子など、超伝導材料から部分的に形成される回路素子を含む。第１の回路素子１０６は、素子型および設計に応じて、例えば、超伝導材料（例えば、薄膜アルミニウム）および誘電体（例えば、酸化アルミニウム）などの材料の１つまたは複数の層で形成可能である。エネルギー損失およびデコヒーレンスを低減させるために、第１の回路素子１０６のための第１の基板１００は、単結晶シリコンまたはサファイヤなどの低損失誘電材料から形成可能である。回路素子１０６（例えば、超伝導量子ビット）が図１Ａの例において十字の形状を有するのを図示されるが、回路素子１０６は、使用される回路素子の種類に応じて異なる形状を有してよい。
図１Ｂは、レイアウト例１１４を有する第２の基板１０２の上面図を例示する概略図である。レイアウト１１４は、第２の基板１０２上にまたは内に形成される１つまたは複数の第２の回路素子１２０を含む。第２の回路素子１２０も、超伝導量子ビット、量子ビット測定共振器、量子ビットカプラ素子および量子ビット制御素子など、本明細書に記載されるような量子情報処理デバイスを含むことができる。同様に、第２の基板１０２は、単結晶シリコンまたはサファイヤなど、量子情報処理デバイスに適する低損失誘電材料から形成可能である。
一部の実装形態では、第２の基板１０２の第２の回路素子１２０は、超伝導バンプボンド１１６によって確立される電気接続を通して第１の基板１００上に製造された量子回路素子１０６にデータを送るおよび／またはそれからデータを受けるために使用可能である。
図１Ａおよび図１Ｂに単一部品として図示されるが、第１の回路素子および／または第２の回路素子は、異なる材料（例えば、半導体、誘電体および金属）の層を使用して構築可能である。一部の実装形態では、第１の回路素子および／または第２の回路素子は、標準的なＣＭＯＳ製造プロセスを使用して製造されてよい。
レイアウト例１１４は、第２の基板１０２の主面に配置される１つまたは複数のバンプボンド１１６および１つまたは複数のピラー１１８も含む。一部の実装形態では、バンプボンド１１６は、例えば、数ある中で、インジウム、鉛、レニウムまたはパラジウムなどの超伝導材料から形成される。バンプボンド１１６は、例えば、数ある形状の中で、立方体形状、直方体形状、円柱形状、円環形状および三角柱形状を含め、接合前に様々な幾何学形状を有するように形成されてよい。
第２の基板１０２の表面の平面におけるバンプボンド１１６の最大横寸法１１５が、接合前にほぼ１μｍ～１００μｍおよび接合後にほぼ２μｍ～１５０μｍ間に及んでよい。各バンプボンド１１６は、例えば、接合前に１μｍ２からほぼ１００μｍ２、および接合後にほぼ２μｍ２から１５０μｍ２間に及ぶ横断面積（例えば、ＸＹ平面に沿う）を有することができる。例えば、バンプボンド１１６は、接合後に１０μｍ２である横断面積（例えば、ＸＹ平面に沿って規定される）を有してよい。
各バンプボンド１１６は厚さ（例えば、図１ＣにおけるＺ方向に沿う）を有する。例えば、各バンプボンド１１６は、例えば、ほぼ１μｍからほぼ５０μｍの範囲の接合前および接合後の厚さを有してよい。或る実装形態では、第１および第２の基板間の均一な距離が維持されることを保証するために、かつ第１の基板上の回路素子と第２の基板上の回路素子との間の適切な電気接続を保証するために、各バンプボンド１１６は、同じ厚さを有するように形成される。一部の実装形態では、バンプボンド１１６の幅厚比は２：１である。バンプボンド１１６の幅厚比は１：１比率であることもできる。
バンプボンド１１６が図１Ｂに第２の基板１０２上にだけ形成されるとして図示されるが、バンプボンド１１６は、第１の基板１００上に、または第１の基板１００上にも第２の基板１０２上にも形成されてよい。第１の基板上にも第２の基板上にもバンプボンド１１６を設けることによって、一部の実装形態では、接合プロセスにおいて多少の不整列がある場合においても、第１の基板と第２の基板との間の信頼できる接合を保証することが可能である。例えば、第１の基板および第２の基板上に矩形のバンプボンド１１６が形成されてよく、第１の基板および第２の基板が共に接合されると、それぞれのバンプボンドが重なって十字を形成するように、それぞれの矩形のバンプボンドの長さが互いに関して９０度に向けられる。十字形状のバンプボンドは、バンプ接合プロセスからの横移動不整列および面内傾斜不整列に影響されにくくなることができる。
ピラー１１８も第２の基板１０２の表面に配置されて、接合ステップの間、抵抗を提供して圧縮を止める。すなわち、第２の基板１０２への第１の基板１００の接合の間、ピラー１１８は、接合力に逆らうストッパとして働き、第１の基板１００と第２の基板１０２との間に適切な分離距離が維持されることを保証する。一部の実装形態では、ピラー１１８は、第１の基板１００と第２の基板１０２との間に接合力が印加されるときに僅かな弾力性または降伏歪を許容する展性材料から形成される。例えば、ピラー１１８は、ほぼ１０ＧＰａより小さい材料硬度を持つ材料で形成されてよい。ピラー材料の僅かな弾力性または降伏歪は、接合時に第１の基板１００と第２の基板１０２との間に不均一な間隙距離が生じる確率を低下させる。ピラー１１８も超伝導材料から製造されてよく、ピラー１１８が圧縮ストッパに加えて第１の基板上の回路素子と第２の基板上の回路素子との間の電気接続として働くのを可能にする。ピラー１１８として使用されてよい材料の例には、例えば、数ある材料の中で、インジウム、鉛、レニウムまたはパラジウムを含む。対照的に、ピラーが、シリコン、二酸化ケイ素（ＳｉＯ２）または窒化ケイ素（ＳｉＮ）などの比較的硬質の材料から形成される場合、基板が最初に誤った角度で合わさると、第１の基板１００と第２の基板１０２との間の整合の誤差の可能性が高くなる。そのような誤差は、基板とバンプボンドとの間の間隙形成の他に第１の基板と第２の基板との間の不均一な間隙距離に至り得る。非超伝導ピラー１１８としての使用に適する非超伝導材料には、例えば、金を含む。
接合力への十分な抵抗を提供するために、各ピラー１１８は、接合前のバンプボンド１１６の横断面積（例えば、ＸＹ平面に沿って規定される）より大きい横断面積（例えば、ＸＹ平面に沿って規定される）を有してよい。例えば、一部の実装形態では、ピラー１１８は、接合前にほぼ１００μｍ２からほぼ１０６μｍ２間に及ぶ横断面積を有する。例えば、ピラー１１８は、５００×５００μｍ２である矩形の横断面積（例えば、ＸＹ平面に沿って規定される）を有してよい。展性材料から形成される場合、横断面積は接合の圧縮力のため僅かに増加してよい。例えば、ピラーの横断面積は、ほぼ１～１０μｍ２の範囲だけ拡大し得る。ピラー１１８は、接合前に様々な幾何学形状を有するように形成されてよい。例えば、ピラー１１８は、例えば、数ある形状の中で、立方体形状、直方体形状、円柱形状、円環形状および三角柱形状を有してよい。
各ピラー１１８は、ほぼ１μｍからほぼ５０μｍの範囲の厚み（例えば、Ｚ方向に沿ってなど、基板の表面に垂直に規定される）を有してよい。或る実装形態では、各ピラー１１８は、両チップにわたる第２の基板１０２からの第１の基板１００の均一な分離を維持するために同じ厚さを有する。一部の実装形態では、ピラー１１８の厚さは接合前にバンプボンド１１６の厚さより小さい。第１の基板および第２の基板が次いで共に接合されるとき、２つの基板を接合するための印加力が最初にバンプボンド１１６を変形させて（例えば、それらの厚さを減少させて）ピラー１１８の厚さに一致させることになり、ピラー１１８は変形したバンプ厚さに対して「ストッパ」として作用して基板間分離距離を設定できる。例えば、各ピラー１１８は、接合前に５ミクロン厚であるように形成されてよい一方、各バンプボンド１１６は、接合前に６ミクロン厚であるように形成されてよい。
超伝導バンプボンド１１６の厚さおよび／またはピラー１１８の厚さは、第１の基板１００および第２の基板１０２が積層デバイスに構成されるときに所定量だけ離間されるように設定されてよい。一部の実装形態では、各ピラー１１８の厚さおよび横断面積は、基板が共に接合されるときに基板間の特定の整合（例えば、分離距離）が達成されるように設定されてよい。各ピラー１１８の厚さを決定して特定の分離距離を達成するために、較正プロセスが使用されてよい。例えば、較正プロセスは、特定の印加力で特定の厚さに対して特定の分離距離が達成されるまで、異なる厚さのピラー１１８に特定の力を印加することを含むことができる。一部の実装形態では、ピラー１１８の厚さは、第１の基板１００上の回路素子と第２の基板１０２上の回路素子との間の特定の電磁結合を達成するように選択されてよい。図１Ｃは、積層デバイス１４０の一例を例示する側面概略図である。積層デバイス１４０は、第２の基板（例えば、第２の基板１０２）に接合される第１の基板（例えば、第１の基板１００）を含んでおり、積層デバイス１４０はバンプボンド（例えば、バンプボンド１１６）およびピラー（例えば、ピラー１１８）をさらに含む。第１の基板１００は分離距離１４２だけ第２の基板１０２から分離されてよい。
一部の実装形態では、第２の基板１０２の対向面に向く第１の基板１００の表面間の分離距離１４２は、ほぼ０．５μｍからほぼ１００μｍ間（例えば、ほぼ１μｍ、ほぼ５μｍ、ほぼ１０μｍ、ほぼ２０μｍ、ほぼ５０μｍまたはほぼ７５μｍ）であるように設定可能である。第１の基板上の量子情報処理デバイスと第２の基板上の量子情報処理デバイスとの間に結合が所望されるデバイスの場合、小さい分離距離ほどデバイス間の大きな電磁結合を許容できるので、分離距離１４２を上述の範囲の下端に設定することが好ましいであろう。例えば、分離距離１４２は、ほぼ０．５μｍからほぼ１μｍ内であることができる。第１の基板上のデバイスと第２の基板上のデバイスとの間に結合が所望されない他の実装形態では、大きい距離ほどデバイス間の電磁結合を低下させることができるので、分離距離１４２は上述の範囲の上端に設定されてよい。例えば、分離距離１４２は、ほぼ５０μｍからほぼ１００μｍ内であることができる。
分離の距離１４２は１つまたは複数の較正手順を通じて設定可能である。較正手順は以下の図３および図４を参照しつつさらに詳細に述べられる。
一部の実装形態では、スタック内の基板はバンプボンドに対するおよび／またはピラーに対する拡散障壁も含む。例えば、図１に図示されるように、基板１００は拡散障壁１０８を含む。拡散障壁１０８は、基板１００上の１つまたは複数の回路素子１０６の表面に形成されてよい。代替的にまたは加えて、拡散障壁１０８は、素子１０６に電気的に接続する相互接続子または他の回路素子に形成されてよい。例えば、拡散障壁１０８は、数ある回路素子の中で、相互接続パッドの一部分、コプレーナ導波路（例えば、コプレーナ導波路の中心線に）、接地平面、量子ビット測定共振器、量子ビットカプラ素子または超伝導量子ビットに形成されてよい。拡散障壁の目的は、バンプボンド（および／またはピラー）とバンプボンド（および／またはピラー）が形成される下層との間の材料の拡散を防止することである。例えば、場合により、バンプボンドおよび／またはピラーが、インジウムなどの超伝導材料から、アルミニウムなどの別の異なる超伝導材料に直接かつ接触して形成される場合、アルミニウムとインジウムとの間の拡散があり、デコヒーレンス効果および／または接触の機械的破損を増加させる非超伝導合金を生じさせる可能性がある。超伝導バンプボンド（および／またはピラー）と下位の超伝導層との間の合金の形成を回避するために、拡散障壁層は、下位の超伝導層へのバンプボンド材料（および／またはピラー材料）の拡散を阻止する超伝導材料から形成されてよい。拡散障壁１０８のために使用されてよい材料例には窒化チタン（ＴｉＮ）を含む。インジウムから形成されるバンプボンドおよび／またはピラーとアルミニウムから形成される下層との間の拡散を防止するためにＴｉＮが使用されてよい。拡散障壁層１０８の厚さは、ほぼ１ｎｍからほぼ１００ｎｍ厚間（例えば、６０ｎｍ厚）であってもよい。
代替的にまたは加えて、拡散障壁は、第２の基板１０２上でバンプボンド１１６と基板１０２との間に形成される。第２の基板１０２上の拡散障壁は、回路素子１２０の一部分に形成されてよく、かつ／または回路素子１２０に接続する相互接続子に形成される。例えば、第２の基板１０２上の拡散障壁は、数ある回路素子の中で、相互接続パッド、コプレーナ導波路（例えば、コプレーナ導波路の中心線に）、接地平面、量子ビット測定共振器、量子ビットカプラ素子または超伝導量子ビットに形成されてよい。第２の基板１０２上の拡散障壁は、例えば、ＴｉＮから形成されてよく、例えば、１ｎｍと１００ｎｍとの間の厚さを有する。
第２の基板１０２上に形成されるピラー１１８の位置および数は変化してよい。一部の実装形態では、ピラー１１８は第２の基板１０２の外周の近くに形成される。例えば、ピラー１１８は基板１０２のそれぞれの隅に形成されてよい（図１Ｂに描かれるように）。第２の基板１０２上のピラー１１８の幾何形状およびレイアウトのさらなる詳細は以下の図５Ａ～図５Ｃを参照しつつ述べられる。
図２Ａ～図２Ｈは、基板２００（例えば、第２の基板１０２）上にピラー（例えば、ピラー１１８）およびバンプボンド（例えば、バンプボンド１１６）を製造するための例示的なプロセスを例示する概略図である。図２Ａは、第１のレジスト層２０２が基板２００の表面に成膜された基板２００を例示する。第１のレジスト層は、例えば、スピンコーティングプロセスを使用して基板２００の表面に成膜可能である。第１のレジスト層２０２のためのレジスト材料例には、ポジ型またはネガ型フォトレジスト、例えば、ＮＲ２６－２５０００Ｐを含むことができる。第１のレジスト層は、ほぼ１００ｎｍとほぼ１００μｍとの間に及ぶ厚さ２０３（例えば、この例では基板２００の表面に垂直に延びる）を有することができる。一部の実装形態では、第１のレジスト層２０２の厚さ２０３は、基板２００の表面に形成されるピラーの所定の厚さ（例えば、ピラー１１８厚さのための３～２０μｍ）に部分的に基づいて選択される。一部の実装形態では、レジスト層２０２は、基板表面に配置される下位の回路素子上に形成される。例えば、レジスト層２０２は、量子ビット、量子ビット測定共振器、量子ビットカプラ素子または量子ビット制御素子を覆って形成されてよい。レジスト層が形成されてよい回路素子は、例えば、アルミニウムなどの超伝導材料の薄膜層を含むことができる。
第１のレジスト層２０２は、焼成されて溶媒を除去し、次いで１つまたは複数の露光技術を使用してパターン化されて、第１のレジスト層２０２内にピラーの１つまたは複数の次元（例えば、幅２０５）を画定する。露光プロセスには、電子ビームリソグラフィ、深ＵＶ（ＤＵＶ）リソグラフィ、またはレジスト層２０２を露光するための別の技術を含むことができる。
第１のレジスト層２０２が露光された後に、第１のレジスト層２０２は現像プロセスで現像されて、レジスト材料を除去し、ピラーが形成されることになる開口２０４を形成する（図２Ｂに例示される）。現像プロセス（例えば、レジスト層を現像するために使用される現像液）は、第１のレジスト層の材料（例えば、ネガ型レジストまたはポジ型レジスト）に部分的に依存できる。一例では、第１のレジスト層２０２はＡＺ３００ＭＩＦを使用して現像される。開口２０４は幅２０５を含むことができ、ピラーの幅（例えば、５００ミクロンの幅）に対応できる。露光および現像の代わりとして、一部の実装形態では、開口はドライエッチを使用して（例えば、プラズマエッチを使用して）形成されてよい。
第１のレジスト層２０２における開口２０４を通じて基板２００上へ第１の成膜プロセスが行われて、ピラー２０６を形成する。図２Ｃは、ピラー２０６を含む第１の成膜層を例示する。第１の成膜プロセスは、例えば、熱蒸着を使用する材料の第１の成膜を含むことができる。第１の成膜材料には、例えば、数ある中で、インジウム、鉛、レニウム、パラジウムを含め、超伝導特性を呈することができる材料を含むことができる。一部の実装形態では、第１の成膜材料には、例えば、シリコン、二酸化ケイ素（ＳｉＯ２）および窒化ケイ素（ＳｉＮ）を含め、非導電材料を含むことができる。一部の実装形態では、成膜プロセスは、第１の拡散障壁層を、続いてピラーを形成する材料の層を形成することを含むことができる。例えば、成膜プロセスは、窒化チタン拡散障壁層（例えば、１ｎｍと１００ｎｍとの間）を、続いてピラーを形成する、インジウムなどのより厚い超伝導材料の成膜を形成することを含んでよい。成膜プロセス中に、第１のレジスト層２０２の上面に余剰材料２０８が成膜され得る。
第１のレジスト層２０２および余剰成膜材料２０８は、例えば、リフトオフプロセスでまたはエッチバックプロセスによって除去される。リフトオフプロセス例には、基板および成膜層を或る期間の間、溶媒（例えば、アセトン、１１６５）に浸漬することを含む。第１のレジスト層２０２および余剰成膜材料２０８のリフトオフ後に、基板２００は、図２Ｄに例示されるように、ピラー２０６が基板２００上に形成されたままとなる。
図２Ｅに例示されるように、基板２００の表面に第２のレジスト層２１０が成膜される。第２のレジスト層２１０は、例えば、スピンコーティングプロセスを使用して基板２００の表面に成膜可能である。第２のレジスト層２１０のためのレジスト材料例には、ＮＲ２６－２５０００Ｐなどのポジ型またはネガ型フォトレジストを含むことができる。第２のレジスト層２１０は、ほぼ１００ｎｍとほぼ１００μｍとの間に及ぶ厚さ２１１（例えば、基板２００の表面に垂直に延びる）を有することができる。一部の実装形態では、第２のレジスト層２１０の厚さ２１１は、続いて形成されるバンプボンドがピラー２０６の厚さより大きい厚さを有するように、第１のレジスト層２０２の厚さ２０３より大きい。第２のレジスト層２１０の厚さ２１１は、基板２００の表面に形成されるバンプボンドの所定の厚さ、例えば３μｍに部分的に基づいて選択可能である。
第２のレジスト層２１０は、焼成されて溶媒を除去し、次いで１つまたは複数の露光技術を使用してパターン化されて、第２のレジスト層２１０内に、バンプボンドが形成されることになる開口２１４の１つまたは複数の次元（例えば、幅２１２）を画定する。露光プロセスには、電子ビームリソグラフィ、深ＵＶ（ＤＵＶ）リソグラフィ、またはレジスト層２１０を露光するための別の技術を含むことができる。一部の実装形態では、第２のレジスト層２１０に画定されるパターンは、バンプボンドの所定の次元に対応する１つまたは複数の次元を画定する。
第２のレジスト層２１０がパターン化された後に、第２のレジスト層２１０は現像プロセスで現像されて、レジスト材料を除去し、バンプボンドが形成されることになる開口２１４を形成する（図２Ｆに例示される）。現像プロセスは、使用される現像液を含め、第２のレジスト層２１０の材料（例えば、ネガ型レジストまたはポジ型レジスト）に部分的に依存できる。一例では、第２のレジスト層２１０はＡＺ３００ＭＩＦを使用して現像される。代替的に、一部の実装形態では、開口２１４はドライエッチプロセスを使用して形成可能である。開口２１４は、バンプボンドの幅に対応できる幅２１２を含むことができる。
図２Ｇに図示されるように、第２のレジスト層２１０における開口２１４を通じて基板２００上へ、バンプボンド２１６を形成する第２の成膜プロセスが行われる。第２の成膜プロセスは、例えば、熱蒸着を使用する材料の第２の成膜を含むことができる。第２の成膜材料は、第１の成膜材料と同じ材料である、または異なる材料であることができる。第２の成膜材料には、例えば、数ある中で、インジウム、鉛、レニウム、パラジウムなど、超伝導特性を呈することが可能な材料を含むことができる。一部の実装形態では、成膜プロセスは、拡散障壁層を、続いてバンプボンドを形成する材料の層を形成することを含むことができる。例えば、成膜プロセスは、窒化チタン拡散障壁層（例えば、１ｎｍと１００ｎｍとの間）を、続いてバンプボンドを形成する、インジウムなどのより厚い超伝導材料の成膜を形成することを含んでよい。開口２１４に成膜される超伝導材料は、基板２００上にかつ第２のレジスト層２１０下に形成される回路素子（例えば、量子ビット、量子ビット測定共振器、量子ビットカプラ素子、量子ビット制御素子）との電気接続を形成するために使用されてよい。
第２のレジスト層２１０および余剰成膜材料２１８はリフトオフプロセスで除去される。リフトオフプロセス例には、基板および成膜層を或る期間の間、溶媒（例えば、アセトンまたは１１６５）に浸漬することを含む。第２のレジスト層２１０および余剰成膜材料２１８のリフトオフ後に、基板２００は、図２Ｈに例示されるように、バンプボンド２１６およびピラー２０６が基板２００上に形成されたままとなる。
一部の実装形態では、ピラー２０６と基板２００との間に、およびバンプボンド２１６と基板２００との間に、拡散障壁層が製造される。拡散障壁層は、バンプボンド２１６およびピラー２０６の材料（例えば、インジウム）が基板２００（例えば、アルミニウム）上の金属接点（例えば、相互接続子）を損なうのを防止する。
積層デバイス１４０における第１の基板１００と第２の基板１０２との間の分離の距離１４２は、１つまたは複数のピラー１１８を活用して、接合されて積層デバイスを形成する基板間の分離距離の正確さおよび均一性を改善する１つまたは複数の較正ステップを通じて設定可能である。
基板を接合するための例示的なプロセスは以下：（１）基板間の所定の分離が得られるまで、バンプボンドを有するがピラーを有しない第１の試験基板を第２の試験基板と接触させること；（２）試験基板間の所定の分離を達成するために必要とされる力を決定すること；（３）ステップ（２）で決定した量より僅かに多い力を使用して、バンプボンドもピラーも有する第１のサンプル基板を第２のサンプル基板に接合することを含んでよい。印加される追加力の量は、図３Ａ～図３Ｄおよび図４Ａ～図４Ｂを参照しつつより詳細に述べられることになるように、例えば、赤外線または端視顕微鏡を使用することによって、例えば、圧縮下のピラーの側方拡大を測定することによって決定可能である。ピラーは任意の形状（例えば、円形または正方形横断面）であることができる。場合により、ピラーは基板の全周の周りに円環として形成可能である。
図３Ａ～図３Ｄは、例示的な整列較正プロセス３００を例示する概略図である。１つまたは複数のバンプボンド３０４を含む第１の基板３０２が、図３Ａに例示されるように、第１の基板３０２の表面および第２の基板３０６の表面が互いに関して平行であるように、第２の基板３０６に近接される。
第１の基板３０２と第２の基板３０６との間に基板に垂直な力３０７が印加されて、第１の基板３０２と第２の基板３０６との間の所定の分離距離３０９を得る。力３０７は、２つの基板間に印加可能、第２の基板３０６が固定して保持されつつ第１の基板３０２に印加可能（図３Ｂに例示される）、または第１の基板３０２が固定して保持されつつ第２の基板３０６に印加可能である。一部の実装形態では、第１の基板３０２と第２の基板３０６との間の所定の分離距離３０９を達成するために印加される力の大きさ３０７が決定される。所定の分離３０９を達成するために必要とされる力の大きさ３０７は、接合プロセス中のバンプボンド３０４の変形量に部分的に依存する。
一部の実装形態では、第１の基板３０２と第２の基板３０６との間の分離距離の量３０９は端視顕微鏡を使用して測定可能である。接合された基板の複数の縁視図から測定がなされ得るが、複数の測定により、第１の基板３０２と第２の基板３０６との間の分離距離３０９の均一性についての情報をもたらすことができる。
第１の基板３０２と第２の基板３０６との間の所定の分離距離３０９を得るために使用される力の大きさ３０７は較正力として使用可能である。較正力は、第１の基板および第２の基板を接合する前に決定可能である。例えば、図３Ｃは、バンプボンド３１４を含む第１の基板３１２および第２の基板３１６を例示する。追加的に、第１の基板３１２は少なくとも１つのピラー３１８を含み、ピラー３１８は厚さ３２０を有する。一部の実装形態では、厚さ３２０は所定の分離距離３０９に等しい。ピラー３１８は、基板３１２の表面に平行して規定される幅３２２も有する。第１の基板３１２は、第１の基板３１２の表面が第２の基板３１６の表面に平行であるように、第２の基板３１６に近接される。
図３Ｄに例示されるように、第１の基板３１２および第２の基板３１６を接合するために力３１１が印加される。ピラー３１８は接合プロセスに対してストッパとして作用し、そのためピラー３１８は、バンプボンド３１４のさらなる圧縮を防止して第１の基板３１２と第２の基板３１６との間の３０９の分離距離を保証する。ピラー３１８を圧縮して分離距離３０９を達成することで、ピラー３１８の幅３２２が変形する（例えば、側方に拡大する）ようにしてよい。一部の実装形態では、力３１１は第１の基板３１２と第２の基板３１６との間に印加されて、複数のバンプボンド３１４を１つまたは複数のピラー３１８の厚さと同じ厚さに圧縮する。一部の実装形態では、第１の基板３１２および第２の基板３１６を接合するために印加される力３１１は、力の大きさ３０７より大きい、例えば力の大きさ３０７より５％大きい大きさを有する。
第１の基板３１２および第２の基板３１６を接合するために印加される追加力の量が、例えば、接合プロセス中のピラー３１８の変形（例えば、幅３２２の変形）を測定することによって決定可能である。図４Ａ～図４Ｂは、別の整列較正プロセス例４００の様々な図を例示する概略図である。図４Ａは、第２の基板３１６に接合される第１の基板３１２の側面図である一方、図４Ｂは、第２の基板３１６を通して見られる積層デバイス４０２の上面図である。ピラー３１８は、ｘ軸に沿って規定される第１の幅３２２ａおよびｙ軸に沿って規定される第２の幅３２２ｂを含み、ただし、両方が第１の幅３２２ａである。
第１の基板３１２および第２の基板３１６を接合するために力４０４が印加され、幅３２２ａおよび幅３２２ｂの測定値がとられ得る。一部の実装形態では、第１の基板３１２と第２の基板３１６との間を接触させるために力の大きさ４０４が印加される。一例では、力４０４は、第１の基板３１２および第２の基板を接合するために、漸次大きさを増しつつ、例えば、１％刻みの増力、２％刻みの増力、５％刻みの増力等で印加される。幅３２２ａおよび幅３２２ｂの測定値は各段階でとられ、ピラー３１８の圧縮前幅３２２ａおよび圧縮後幅３２２ａの差と基板間に印加される力４０４との間の関係が決定されてよい。
一部の実装形態では、力の大きさ４０４は、図３を参照しつつ記載した較正プロセスにおいて決定される力の大きさ３０７に対して１％～１０％追加された力であるように選択可能である。一例では、力４０４は、第１の基板３１２および第２の基板３１６を接合するために、漸次大きさを増しつつ（例えば、力の大きさ３０７より１％大きく、力の大きさ３０７より２％大きく、力の大きさ３０７より５％大きく）印加される。
幅３２２ａおよび幅３２２ｂの測定値は、例えば、積層デバイス４０２のｚ軸を通して、かつ上部基板が赤外線下で透明（例えば、シリコン）である場合、赤外顕微鏡または赤外線カメラが備えられる業界標準光学顕微鏡を使用することによってとられ得る。
一部の実装形態では、第２の基板３１６（例えば、量子情報処理デバイスを含む基板）の接地平面に整合マーク４０６（例えば、同心リング）がパターン化可能（例えば、フォトリソグラフィを使用してパターン化されたアルミニウム）であり、整合マークは整合幅４０８（例えば、整合マーク間の１～１０μｍ間隔）だけ離間される。第１の基板および第２の基板が共に接合されるとき、圧縮下のピラーの側方拡大は、整合マーク４０６に関してピラーの側方拡大を測定することによって、整合マーク４０６を使用して決定可能である。例えば、ピラーの拡大は、赤外顕微鏡を使用して積層デバイスの第１の基板（例えば、シリコンウエハ）の研磨面を通して観察される、圧縮されたピラーが拡大して達する既知の間隔の同心リングの数に関連があってよい。
一部の実装形態では、整合マーク４０６は、上部基板の２つ以上の位置で（例えば、上部基板の隅で）第２の基板３１６の接地平面にパターン化可能である。第１の基板および第２の基板が共に接合されるとき、各隅でのピラーの側方拡大はそれぞれの整合マーク４０６を使用して測定可能であり、そのためピラーの測定値は、第１の基板３１２と第２の基板３１６との間の分離距離３０９の均一性についての情報をもたらすことができる。
一部の実装形態では、積層デバイス４０２を接合するために力４０４が印加されるときにピラー３１８が閾値量だけ変形する（例えば、幅３２２ａおよび幅３２２ｂが閾値幅変形量だけ増す）ように、力４０４が選択される。閾値変形量（例えば、閾値幅変形量）は０～５０μｍに及ぶことができる。
一部の実装形態では、第１の基板と第２の基板との間の分離距離３０９は、較正プロセスの間、各ピラー３１８において測定されて、例えば、積層デバイス４０２にわたる分離距離３０９の均一性を判定する。分離距離３０９は、第１の基板３１２の全周の周りの各ピラー３１８の変形を測定することによって決定可能である。一部の実装形態では、各ピラー３１８は第１の幅３２２ａおよび第２の幅３２２ｂを含む。第１の基板と第２の基板との間の分離距離は、第１の幅３２２ａの変形量および第２の幅３２２ｂの変形量が各ピラー（例えば、ピラー３１８ａ、３１８ｂ、３１８ｃおよび３１８ｄ）について同じであるときに積層デバイス４０２にわたって均一であると理解されてよい。
一部の実装形態では、特定の分離距離３０９を達成するために必要とされる力の量を決定するためのプロセスが、接合プロセス中に積層デバイスに力４０４が印加されるときにピラー３１８の厚さ３２０（図４Ａに描かれる）を測定することを含む。圧縮前および圧縮後のピラー３１８の厚さ３２０は、例えば、積層デバイス４０２の端視顕微鏡（例えば、ｘ軸またはｙ軸に沿う）を使用して測定可能である。
一部の実装形態では、特定の分離距離３０９を達成するために必要とされる力の量を決定するためのプロセスは、圧縮前および圧縮後の複数のピラー３１８、例えば、積層デバイス４０２の全周の周りのピラーの厚さ３２０を測定することを含み、接合プロセス中の積層デバイス４０２における各ピラー３１８の等しい変形（例えば、等しい厚さ３２０）は、分離距離が積層デバイスにわたって均一であることを示すことができる。
一部の実装形態では、特定の分離距離３０９を達成するために必要とされる力の量を決定するためのプロセスは、接合プロセス中に積層デバイスに力４０４が印加されるときにピラー３１８の幅３２２（図４Ａに描かれる）を測定することを含む。圧縮前および圧縮後のピラー３１８の幅３２２は、例えば、積層デバイス４０２の端視顕微鏡（例えば、ｘ軸またはｙ軸に沿う）を使用して測定可能である。
一部の実装形態では、特定の分離距離３０９を達成するために必要とされる力の量を決定するためのプロセスは、圧縮前の複数のピラー３１８の厚さ３２０を測定すること（例えば、端視顕微鏡法を使用）および圧縮前および圧縮後のピラーの総体積の保存を考慮することによって、圧縮後の複数のピラー３１８の側方拡大を測定すること（例えば、赤外顕微鏡および整合マーク４０６を使用）を含む。
一部の実装形態では、較正プロセス４００は、接合プロセス中に積層デバイス４０２に力４０４が能動的に印加される間のその場測定を含む。一部の実装形態では、較正プロセス４００は、接合プロセス後で積層デバイスに力４０４が印加されていないときの１つまたは複数の測定（例えば、幅３２２ａ、幅３２２ｂおよび／または厚さ３２０の測定）であるｅｘ ｓｉｔｕ測定（ｅｘ ｓｉｔｕ ｍｅａｓｕｒｅｍｅｎｔ）を含む。その場測定とｅｘ ｓｉｔｕ測定の両方の組合せも行われ得る。ピラー３１８は、矩形の横断面を有するとして図４Ａ～図４Ｂに例示され、かつ第１の基板３１２の四隅に設けられる。第１の基板３１２上の他のピラー３１８のための幾何形状およびピラー３１８のための構成が考えられる。
図５Ａ～図５Ｃは、第１の基板のためのレイアウト例を例示する上面概略図である。一例では、図５Ａに例示されるように、ピラー５０２は、１つまたは複数の回路素子５０４（例えば、量子情報処理デバイス）および１つまたは複数のバンプボンド５０６を取り囲む円環形状である。円環形状ピラー５０２は、第１の基板および第２の基板（例えば、基板１０２）が分離距離（例えば、分離距離１４２）で共に接合される（例えば、積層デバイス１４０）ときに、円環形状ピラー５０２が少なくとも１つの量子情報処理デバイス（例えば、量子ビット）を取り囲むように第１の基板（例えば、基板１００）上に形成可能である。一部の実装形態では、円環形状ピラー５０２は、円環形状ピラー５０２が回路素子５０４を取り囲みかつ接地平面に電気的に接続されるファラデー箱として機能でき、そのため円環形状ピラー５０２は電磁および静電場を回路素子５０４と相互作用することから除外できる。
別の例では、図５Ｂに例示されるように、ピラー５１２は、１つまたは複数の回路素子５１４および１つまたは複数のバンプボンド５１６を取り囲む非連続円環形状を形成するように配置される。
別の例では、図５Ｃに例示されるように、ピラー５２２は円形横断面を有し、１つまたは複数の回路素子５２４および１つまたは複数のバンプボンド５２６の周囲の全周の隅に設けられる。
本明細書に提示される例が互いに連結される２つの基板だけを含む積層デバイスに関係するが、原則および技術的には、３つ以上の基板を含む積層デバイスに拡張可能である。例えば、積層デバイスが量子情報処理デバイスを有する２つの基板を含むことができ、各基板は、本明細書に記載される超伝導バンプボンドおよびピラーを使用して他方に連結され、かつ２つの基板のうちの一方が、例えば、本明細書に記載される超伝導体バンプボンドおよびピラーを通じて、量子情報処理デバイスか古典回路素子かを含む第３の基板にも連結される。
一部の実装形態では、上述したプロセスおよび特徴技術の一部または全部が、高純度真空室、超伝導材料の超伝導温度を下回る温度またはその組合せを含んでよい制御環境において行われる。
量子回路素子の形成に使用可能である超伝導材料の一例がアルミニウムである。アルミニウムは誘電体と組み合わせて使用されてジョセフソン接合を確立してよく、これは量子回路素子の一般的な部品である。アルミニウムで形成されてよい量子回路素子の例には、数ある中で、超伝導コプレーナ導波路、量子ＬＣ発振器、量子ビット（例えば、磁束量子ビットまたは電荷量子ビット）、超伝導量子干渉素子（ＳＱＵＩＤ）（例えば、ＲＦ－ＳＱＵＩＤまたはＤＣ－ＳＱＵＩＤ）、インダクタ、コンデンサ、伝送線路、接地平面などの回路素子を含む。
アルミニウムは、超伝導量子回路素子と相互運用可能である超伝導古典回路素子の他に相補型金属酸化膜半導体（ＣＭＯＳ）回路網に基づく他の古典回路素子の形成にも使用されてよい。アルミニウムで形成されてよい古典回路素子の例には、高速単一磁束量子（ＲＳＦＱ）デバイス、相互量子論理（ＲＱＬ）デバイス、およびバイアス抵抗器を使用しないＲＳＦＱの省エネバージョンであるＥＲＳＦＱデバイスを含む。他の古典回路素子も同様にアルミニウムで形成されてよい。古典回路素子は、データに基本算術、論理および／または入出力動作を行うことによってコンピュータプログラムの命令を集合的に実施するように構成されてよく、データはアナログまたはデジタル形式で表される。
本明細書に記載されるプロセスは、超伝導体、誘電体および／または金属などの１つまたは複数の材料の成膜を伴ってよい。選択された材料に応じて、これらの材料は、数ある成膜プロセスの中で、化学蒸着、物理蒸着（例えば、蒸着もしくはスパッタリング）またはエピタキシャル技術などの成膜プロセスを使用して成膜されてよい。本明細書に記載されるプロセスは、製造中のデバイスからの１つまたは複数の材料の除去も伴ってよい。除去されることになる材料に応じて、除去プロセスには、例えば、ウェットエッチング技術、ドライエッチング技術またはリフトオフプロセスを含んでよい。
本明細書に記載される量子対象および量子演算の実装形態は、適切な量子回路網または、より一般的には、本明細書に開示される構造およびそれらの構造等価物を含む、量子計算システムで、またはそれらの１つもしくは複数の組合せで実装されてよい。用語「量子計算システム」には、量子コンピュータ、量子情報処理システム、量子暗号システムまたは量子シミュレータを含んでよいが、これに限定されない。
用語、量子情報および量子データは、量子系によって搬送、保持または記憶される情報またはデータを指し、最小の非自明な系が量子ビット、例えば量子情報の単位を規定する系である。用語「量子ビット」が、対応する文脈において２準位系として最適に近似可能である全ての量子系を包含することが理解される。そのような量子系には、例えば、２準位以上の多準位系を含んでよい。例として、そのような系には、原子、電子、光子、イオンまたは超伝導量子ビットを含むことができる。多くの実装形態では、計算基底状態は基底の第１の励起状態と識別されるが、しかしながら、計算状態が高準位励起状態と識別される他の構成が可能であることが理解される。量子メモリが、高忠実度および効率で長時間、量子データを記憶できるデバイス、例えば、伝送のために光が使用され、重ね合わせまたは量子コヒーレンスなどの量子データの量子特徴を記憶および保持するために物質が使用される光物質インタフェースであることが理解される。
量子処理動作を行うために量子回路素子が使用されてよい。すなわち、量子回路素子は、重ね合わせおよびもつれなどの量子力学的現象を使用して非決定論的方式でデータに演算を行うように構成されてよい。量子ビットなどの或る量子回路素子は、同時に２つ以上の状態にある情報を表して演算するように構成されてよい。本明細書に開示されるプロセスで形成されてよい超伝導量子回路素子の例には、数ある中で、コプレーナ導波路、量子ＬＣ発振器、量子ビット（例えば、磁束量子ビットまたは電荷量子ビット）、超伝導量子干渉素子（ＳＱＵＩＤ）（例えば、ＲＦ－ＳＱＵＩＤまたはＤＣ－ＳＱＵＩＤ）、インダクタ、コンデンサ、伝送線路、接地平面などの回路素子を含む。
対照的に、古典回路素子は一般に決定論的方式でデータを処理する。古典回路素子は、データに基本算術、論理および／または入出力動作を行うことによってコンピュータプログラムの命令を集合的に実施するように構成されてよく、データはアナログまたはデジタル形式で表される。一部の実装形態では、古典回路素子は、電気または電磁接続を通して量子回路素子にデータを送るおよび／またはそれからデータを受けるために使用されてよい。本明細書に開示されるプロセスで形成されてよい古典回路素子の例には、高速単一磁束量子（ＲＳＦＱ）デバイス、相互量子論理（ＲＱＬ）デバイス、およびバイアス抵抗器を使用しないＲＳＦＱの省エネバージョンであるＥＲＳＦＱデバイスを含む。他の古典回路素子も同様に本明細書に開示されるプロセスで形成されてよい。
本明細書に記載される回路素子などの超伝導量子回路素子および／または超伝導古典回路素子を使用する量子計算システムの動作の間、超伝導回路素子は、超伝導材料が超伝導特性を呈するのを可能にする温度までクライオスタット内で冷却される。超伝導体（代替的に超伝導）材料は、超伝導臨界温度以下で超伝導特性を呈する材料として理解可能である。超伝導材料の例には、アルミニウム（ほぼ１．２ケルビンの超伝導臨界温度）、インジウム（ほぼ３．４ケルビンの超伝導臨界温度）、ＮｂＴｉ（ほぼ１０ケルビンの超伝導臨界温度）およびニオブ（ほぼ９．３ケルビンの超伝導臨界温度）を含む。したがって、超伝導トレースおよび超伝導接地平面などの超伝導構造は、超伝導臨界温度以下で超伝導特性を呈する材料から形成される。
本明細書が多くの具体的な実装詳細を含むが、これらは、特許請求され得るものの範囲に対する限定としてでなく、むしろ特定の実装形態に特有である特徴の記述として解釈されるべきである。別々の実装形態の文脈で本明細書に記載される或る特徴が、組み合わせて単一の実装形態でも実装可能である。反対に、単一の実装形態の文脈で記載される様々な特徴が、別々に複数の実装形態でも、または任意の適切な下位組合せでも実装可能である。その上、特徴が或る組合せで作用すると上記され、しかもそのように最初に特許請求され得るが、特許請求された組合せからの１つまたは複数の特徴が、一部の場合には、同組合せから削除可能であり、特許請求された組合せは、下位組合せまたは下位組合せの変形とされ得る。
多くの実装形態が記載された。にもかかわらず、本発明の趣旨および範囲から逸脱することなく様々な修正がなされてよいことが理解されるであろう。他の実装形態は以下の請求項の範囲内である。
１００ 第１の基板
１０２ 第２の基板
１０４ レイアウト
１０６ 第１の回路素子
１０８ 拡散障壁
１１４ レイアウト
１１５ 最大横寸法
１１６ バンプボンド
１１８ ピラー
１２０ 第２の回路素子
１４０ 積層デバイス
１４２ 分離距離
２００ 基板
２０２ 第１のレジスト層
２０３ 厚さ
２０４ 開口
２０５ 幅
２０６ ピラー
２０８ 余剰成膜材料
２１０ 第２のレジスト層
２１１ 厚さ
２１２ 幅
２１４ 開口
２１６ バンプボンド
２１８ 余剰成膜材料
３０２ 第１の基板
３０４ バンプボンド
３０６ 第２の基板
３０７ 力
３０９ 所定の分離距離
３１１ 力
３１２ 第１の基板
３１４ バンプボンド
３１６ 第２の基板
３１８ ピラー
３２０ 厚さ
３２２ 幅
３２２ａ 第１の幅
３２２ｂ 第２の幅
４０２ 積層デバイス
４０４ 力
４０６ 整合マーク
４０８ 整合幅
５０２ ピラー
５０４ 回路素子
５０６ バンプボンド
５１２ ピラー
５１４ 回路素子
５１６ バンプボンド
５２２ ピラー
５２４ 回路素子
５２６ バンプボンド

Claims (17)

  1. 量子情報処理デバイスを備える第１の基板と、
    前記第１の基板に接合される第２の基板と、
    前記第１の基板と前記第２の基板との間の複数のバンプボンドであって、前記複数のバンプボンドの各バンプボンドが前記第１の基板と前記第２の基板との間の電気接続を提供する、複数のバンプボンドと、
    前記第１の基板と前記第２の基板との間の少なくとも１つのピラーであって、前記第１の基板の第１の表面と前記第２の基板の第１の表面との間の分離距離を定める、少なくとも１つのピラーと
    を備え、
    各ピラーの横断面積が前記複数のバンプボンドの各バンプボンドの横断面積より大きく、各ピラーのおよび各バンプボンドの前記横断面積が、前記第１の基板の前記第１の表面にまたは前記第２の基板の前記第１の表面に平行な平面に沿って定められ、
    前記少なくとも１つのピラーは、ほぼ１０ＧＰａより小さい材料硬度を有する、デバイス。
  2. 前記複数のバンプボンドが超伝導バンプボンドである、請求項１に記載のデバイス。
  3. 前記複数のバンプボンドがインジウムバンプボンドである、請求項２に記載のデバイス。
  4. 前記複数のバンプボンドの第１のバンプボンドが前記量子情報処理デバイスと前記第２の基板上の回路素子との間の電気接続を提供する、請求項１に記載のデバイス。
  5. 前記第１の基板と前記第２の基板との間の前記少なくとも１つのピラーが超伝導ピラーである、請求項１に記載のデバイス。
  6. 前記少なくとも１つのピラーがインジウムである、請求項５に記載のデバイス。
  7. 前記第１の基板上の前記量子情報処理デバイスが量子ビットである、請求項１に記載のデバイス。
  8. 前記少なくとも１つのピラーが円環であり、それにより前記第１の基板および前記第２の基板が前記分離距離にあるときに、前記円環は前記第１の基板上の前記量子情報処理デバイスを取り囲む、請求項１に記載のデバイス。
  9. 基板接合の較正プロセスから較正接合力を得るステップと、
    第１の基板を設けるステップと、
    第２の基板を設けるステップであって、前記第１の基板または前記第２の基板が複数のバンプボンドを備える、ステップと、
    前記第１の基板または前記第２の基板上に少なくとも１つのピラーを設けるステップであって、前記少なくとも１つのピラーの各ピラーの厚さが前記複数のバンプボンドの各バンプボンドの厚さより小さく、前記少なくとも１つのピラーの各ピラーの厚さは、前記少なくとも１つのピラーが形成される表面に垂直である方向に沿って延びる、ステップと、
    前記第２の基板に前記第１の基板を接合するステップであって、前記接合が、前記第１の基板と前記第２の基板との間に前記較正接合力を印加して、前記複数のバンプボンドを圧縮するステップを含む、ステップと
    を含む方法。
  10. 前記第１の基板と前記第２の基板との間に力を印加するステップが前記少なくとも１つのピラーを圧縮するステップを含み、それにより前記少なくとも１つのピラーの幅が拡大する、請求項９に記載の方法。
  11. 前記基板接合の較正プロセスを実施するステップをさらに含む、請求項１０に記載の方法。
  12. 前記基板接合の較正プロセスを実施するステップは、
    第１の較正基板を第２の較正基板に接合する間に、第１の較正基板と第２の較正基板との間の所定の分離距離を得るために力の大きさを決定するステップを含む、請求項１１に記載の方法。
  13. 所定の分離距離を得るために力の大きさを決定するステップは、
    前記第１の較正基板を前記第２の較正基板で圧縮した結果として、前記第１の較正基板と前記第２の較正基板との間の少なくとも１つのピラーの変形を測定するステップと、
    前記少なくとも１つのピラーの変形と、前記第１の較正基板を前記第２の較正基板で圧縮する間に加えられる力との間の関係を決定するステップとを含む、請求項１２に記載の方法。
  14. 前記第１の較正基板と前記第２の較正基板との間の前記少なくとも１つのピラーの変形を測定するステップは、
    前記第１の較正基板と前記第２の較正基板との間の前記少なくとも１つのピラーの側方拡大を測定するステップを含む、請求項１３に記載の方法。
  15. 前記第１の較正基板と前記第２の較正基板との間の前記少なくとも１つのピラーの側方拡大を測定するステップは、端視顕微鏡を使用して、前記第１の較正基板と前記第２の較正基板との間の間隙を通して見られる拡大の量を決定するステップを含む、請求項１４に記載の方法。
  16. 前記第１の較正基板と前記第２の較正基板との間の前記少なくとも１つのピラーの側方拡大を測定するステップは、前記第１の較正基板または前記第２の較正基板上にパターン化される整合マークに関して、前記第１の較正基板と前記第２の較正基板との間の前記少なくとも１つのピラーの側方拡大を測定するステップを含む、請求項１４に記載の方法。
  17. 前記第１の較正基板と前記第２の較正基板との間の前記少なくとも１つのピラーの変形を測定するステップは、前記第１の較正基板と前記第２の較正基板との間の分離距離を測定するステップを含む、請求項１３に記載の方法。
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* Cited by examiner, † Cited by third party
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JP7427914B2 (ja) * 2019-10-30 2024-02-06 日本電気株式会社 超伝導回路装置、スペーサ、及び超伝導回路装置の製造方法
EP3937093A1 (en) * 2020-07-09 2022-01-12 IQM Finland Oy Quantum computing circuit comprising a plurality of chips and method for manufacturing the same
CN116419660A (zh) * 2021-12-28 2023-07-11 本源量子计算科技（合肥）股份有限公司 量子器件及其制备方法和量子计算机
WO2023218300A1 (en) * 2022-05-09 2023-11-16 International Business Machines Corporation Cryogenic electronic device and method of constructing a cryogenics electronic device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167235A (ja) 1984-09-07 1986-04-07 Fujitsu Ltd 半導体装置
JPH09252026A (ja) * 1992-04-06 1997-09-22 Seiko Instr Inc 超伝導装置
JP2885283B2 (ja) * 1996-12-27 1999-04-19 日本電気株式会社 フリップチップ接続用回路素子
US6461881B1 (en) * 2000-06-08 2002-10-08 Micron Technology, Inc. Stereolithographic method and apparatus for fabricating spacers for semiconductor devices and resulting structures
US6734539B2 (en) 2000-12-27 2004-05-11 Lucent Technologies Inc. Stacked module package
GB2395066A (en) 2002-11-01 2004-05-12 Optitune Plc Flip chip bonding and passive alignment of optical devices
JP3790995B2 (ja) 2004-01-22 2006-06-28 有限会社ボンドテック 接合方法及びこの方法により作成されるデバイス並びに接合装置
WO2005122706A2 (en) 2004-05-31 2005-12-29 Joon-Mo Kang Method of aligning semiconductor device and semiconductor structure thereof
JP2006054275A (ja) 2004-08-11 2006-02-23 Sony Corp 半導体装置の製造方法および半導体製造装置
JP5017930B2 (ja) * 2006-06-01 2012-09-05 富士通株式会社 半導体装置、はんだバンプ接続用基板の製造方法及び半導体装置の製造方法
JP2007335327A (ja) * 2006-06-16 2007-12-27 Konica Minolta Holdings Inc 有機エレクトロルミネッセンス素子及び該素子の製造方法
JP2008186988A (ja) 2007-01-30 2008-08-14 Fujitsu Ten Ltd 半導体チップの実装構造、及び半導体チップの実装方法
JP5167779B2 (ja) * 2007-11-16 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009302189A (ja) * 2008-06-11 2009-12-24 Panasonic Corp 半導体装置およびその製造方法
JP5568979B2 (ja) * 2009-12-22 2014-08-13 住友電気工業株式会社 検出装置、受光素子アレイ、および検出装置の製造方法
US8330272B2 (en) * 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US9768371B2 (en) * 2012-03-08 2017-09-19 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
US9865648B2 (en) * 2012-12-17 2018-01-09 D-Wave Systems Inc. Systems and methods for testing and packaging a superconducting chip
JP6189181B2 (ja) * 2013-11-06 2017-08-30 東芝メモリ株式会社 半導体装置の製造方法
EP3120460B1 (en) * 2014-03-21 2020-10-14 Google LLC Chips including classical and quantum computing processors
KR102344884B1 (ko) * 2014-11-25 2021-12-29 삼성전자주식회사 멀티 큐빗 커플링 구조
KR20170019023A (ko) 2015-08-10 2017-02-21 에스케이하이닉스 주식회사 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법
EP3391415B1 (en) 2015-12-15 2019-08-21 Google LLC Superconducting bump bonds

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