KR102318773B1 - 칩 간 정밀 이격용 정지부로서의 필라들 - Google Patents

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Abstract

적층 디바이스는 양자 정보 처리 장치를 포함하는 제1 기판과, 제1 기판에 본딩된 제2 기판과, 그리고 제1 기판과 제 2 기판 사이의 다중 범프 본드 및 적어도 하나의 필라를 포함한다. 다중 범프 본드의 각 범프 본드는 제1 기판과 제2 기판 사이의 전기적 연결을 제공한다. 적어도 하나의 필라는 제1 기판의 제1 표면과 제2 기판의 제1 표면 사이의 이격 거리를 정의한다. 각 필라의 단면적은 다중 범프 본드의 각 범프 본드의 단면적보다 크고, 각 필라 및 각 범프 본드의 단면적은 제1 기판의 제1 표면 또는 제2 기판의 제1 표면에 평행한 평면을 따라 정의된다.

Description

칩 간 정밀 이격용 정지부로서의 필라들
본 발명은 적층(형) 디바이스에서 필라를 칩간 정밀 이격용 정지부(stops)로 사용하는 것에 관한 것이다.
양자 컴퓨팅은 기저 상태의 중첩 및 얽힘과 같은 양자 효과의 장점을 이용하여 종래의 디지털 컴퓨터보다 더 효율적으로 소정 연산을 수행하는 비교적 새로운 컴퓨팅 방법이다. 비트 형태(예를 들어, "1" 또는 "0")로 정보를 저장 및 조작하는 디지털 컴퓨터와 달리, 양자 컴퓨팅 시스템은 큐 비트를 사용하여 정보를 조작할 수 있다. 큐 비트는 다중 상태(예를 들어, "0"과 "1"상태의 데이터) 및/또는 다중 상태에서 데이터 자체의 중첩을 가능케하는 양자 디바이스를 지칭할 수 있다. 종래의 용어에 따르면, 양자 시스템에서 "0"과 "1"상태의 중첩은 예를 들어 α│0>+β│1>로 표현될 수 있다. 디지털 컴퓨터의 "0" 및 "1"상태는 각각 큐 비트의 │0> 및 │1> 기저 상태와 유사하다. │α│2 값은 큐 비트가 │0> 상태에 있을 확률을 나타내고, │β│2 값은 큐 비트가 │1> 기저 상태에 있을 확률을 나타낸다.
일반적으로, 본 명세서에 기술된 주제의 하나의 혁신적인 양태는 양자 정보 처리 디바이스를 포함하는 제1 기판과, 제1 기판에 본딩된 제2 기판과, 그리고 제1 기판과 제2 기판사이의 다중 범프 본드 및 적어도 하나의 필라를 포함하는 디바이스에서 구현될 수 있다. 다중 범프 본드의 각 범프 본드는 제1 기판과 제2 기판 사이의 전기적 연결을 제공한다. 적어도 하나의 필라는 제1 기판의 제1 표면과 제2 기판의 제1 표면 사이의 이격 거리를 정의한다. 각 필라의 단면적은 다중 범프 본드의 각 범프 본드의 단면적보다 크고, 각 필라 및 각 범프 본드의 단면적은 제1 기판의 제1 표면 또는 제2 기판의 제1 표면에 평행한 평면을 따라 정의된다.
디바이스의 구현은 다음 특징들 중 하나 이상을 포함 할 수 있다. 일부 구현에서, 다중 범프 본드는 초전도 범프 본드(예를 들어, 인듐 범프 본드)이다. 제1 기판과 제2 기판 사이의 적어도 하나의 필라는 초전도 필라(예를 들어, 인듐 필라)일 수 있다.
일부 구현에서, 다중 범프 본드의 제1 범프 본드는 제1 양자 정보 처리 디바이스(예를 들어, 큐 비트)와 제2 기판상의 회로 소자 사이의 전기적 연결을 제공한다. 적어도 하나의 필라는 제1 기판상의 회로 소자와 제2 기판상의 회로 소자 사이의 전기적 연결을 제공할 수 있다.
일부 구현에서, 적어도 하나의 필라는 제1 기판과 제2 기판이 이격 거리에 있을 때, 링이 제1 기판상의 적어도 하나의 양자 정보 처리 디바이스(예를 들어, 큐 비트)를 둘러싸도록 링이다.
일반적으로, 본 명세서에 기술된 주제의 다른 양태는 적층 디바이스에서 정밀한 칩 간(chip-to-chip) 분리용 정지부로서 필라들을 사용하는 액션을 포함하는 방법으로 구현될 수 있다. 방법은 제1 기판과 제2 기판을 제공하는 단계와; 여기서 제1 기판은 다중 범프 본드와 각각의 두께가 다중 범프 본드의 각 범프 본드의 두께보다 작은 적어도 하나의 필라를 포함하고, 여기서 두께는 적어도 하나의 필라가 형성된 제1 기판의 제1 표면에 수직인 방향으로 길게 연장되고; 그리고 제1 기판을 제2 기판에 본딩하는 단계를 포함한다. 제1 기판과 제2 기판의 본딩하는 단계는 다중 범프 본드를 적어도 하나의 필라의 두께와 동일한 두께로 압축하도록 제 1 기판과 제 2 기판 사이에 포스를 인가하는 단계를 포함한다.
일부 구현에서, 제1 기판과 제2 기판 사이에 포스를 인가하는 단계는 적어도 하나의 필라의 폭이 확장되도록 적어도 하나의 필라를 압축한다. 적어도 하나 의 필라의 확장이 측정될 수 있다. 예를 들어, 필라의 확장을 측정하는 단계는 제1 기판과 제2 기판 사이의 갭을 통해 보여지는 확장량을 결정하기 위해 에지-뷰 현미경을 사용하는 단계를 포함한다. 다른 예에서, 필라의 확장을 측정하는 단계는 제1 기판상에 패터닝된 정합 마크(registration marks)에 대한 필라의 측면 확장을 측정하는 단계를 포함한다.
일부 구현에서, 제1 기판을 제2 기판에 본딩하기 전에 캘리브레이션 포스(calibration force)가 획득된다. 예를 들어, 캘리브레이션 포스를 획득하는 단계는 복수의 범프 본드를 포함하는 제3 기판과 제4 기판을 제공하는 단계와, 제1 기판과 제2 기판 사이에 인가되는 포스가 제3 기판과 제4 기판 사이에 인가되는 포스보다 적어도 크도록, 제3 기판과 제4 기판 사이에 사전 결정된 이격 거리를 달성하기 위해 제3 기판과 제4 기판 사이에 포스를 인가하는 단계를 포함한다.
본 명세서에 기술된 주제의 특정 실시예들은 다음의 장점들 중 하나 이상을 실현하도록 구현될 수 있다. 본 명세서에 개시된 기술은 제1 기판과 제2 기판 사이의 이격 거리의 반복성, 정밀도 및 균일성을 개선시키며, 이는 결과적으로 반복성, 정밀도 및 경우에 따라 제1 기판상의 회로 소자들(예를 들어, 큐 비트)과 제2 기판상의 대응하는 회로 소자들(예를 들어, 큐 비트 제어 회로 소자)사이의 커플링의 균일성을 향상시킬 수 있다. 이러한 필라들을 구현함으로써, 이 기술은 적층 디바이스(예를 들어, 플립-칩 디바이스)의 두 기판 사이의 반복성, 정밀도(예를 들어, 서브-마이크론) 및 범프 본딩의 균일성을 향상시킨다. 필라 및 범프 본드를 정의 및 증착하기 위한 공정은 적층 디바이스 설계에서 하나 이상의 기판 상에 존재하는 회로 소자와 호환될 수 있다. 필라들을 사용하는 일관되고 반복 가능한 칩 간 분리는 적층(형) 디바이스 설계에서 양자 회로 소자와 큐 비트의 3D 통합을 개선한다. 일부 구현에서, 기판상의 회로 소자의 주변 둘레에 배열된 필라들 (예를 들어, 양자 정보 처리 디바이스를 둘러싸는 링형 필라)은 회로 소자에 전자기 및 정전기 절연을 제공할 수 있다.
본 명세서에서 설명된 주제의 하나 이상의 실시예들의 세부 사항은 첨부 도면 및 아래의 설명에서 설명된다. 본 주제의 다른 특징, 양태 및 장점은 상세한 설명, 도면 및 청구 범위로부터 명백해질 것이다.
도 1a 내지 도 1b는 각각 제1 기판 및 제2 기판의 예의 평면도를 도시한 개략도이다.
도 1c는 적층 디바이스의 예의 측면도를 도시한 개략도이다.
도 2a 내지 2h는 제1 기판 상에 필라 및 범프 본드를 제조하기 위한 예시적인 공정을 도시한 개략도이다.
도 3a 내지 도 3d는 예시적인 정렬 캘리브레이션 공정을 도시한 개략도이다.
도 4a 및 도 4b는 예시적인 정렬 캘리브레이션 공정을 도시한 개략도이다.
도 5a 내지 도 5c는 제1 기판에 대한 예시적인 레이아웃을 도시한 평면도이다.
양자 컴퓨팅은 양자 컴퓨터의 양자 비트(큐 비트)에 저장된 양자 정보를 일관되게 처리하는 것을 수반한다. 초전도 양자 컴퓨팅은 회로 소자가 부분적으로 초전도 물질로 형성되는 양자 컴퓨팅 기술의 유망한 구현이다. 초전도 큐 비트와 같은 초전도 양자 회로 소자는 매우 낮은 온도에서 작동하여, 초전도가 달성될 수 있고 열 변동이 에너지 레벨 사이에서 바람직하지 않은 전이를 일으키지 않게 한다.
양자 어닐러와 같은 특정 유형의 양자 컴퓨팅 프로세서에서, 양자 프로세서의 초전도 큐 비트는 각 초전도 큐 비트의 양자 상태가 그것이 연결된 다른 초전도 큐 비트의 대응하는 양자 상태에 영향을 미치도록 제어 가능한 방식으로 함께 동작 가능하게 커플링된다. 프로세서 설계에 따라, 선택된 아키텍처는 커플링에 이용 가능한 초전도 큐 비트의 밀도 및 총 수를 제한할 수 있고, 이에 의해 프로세서의 능력을 제한하여 다수의 초전도 큐 비트를 요구하는 복잡한 문제를 수행할 수 있다.
초전도 큐 비트 밀도를 증가시키고, 초전도 양자 회로 소자를 갖는 양자 어 닐러와 같은 양자 프로세서에서 커플링에 이용 가능한 초전도 큐 비트의 수를 확대하기 위해, 프로세서 및 관련 회로 소자는 3D 통합(예를 들어, 플립-칩 구성)을 사용하여 구성될 수 있다. 즉, 1 차원 및/또는 2 차원(예를 들어, x 및/또는 y 방향)을 따라 연장되는 기판의 단일 평면 내에 프로세서의 양자 회로 소자를 제조하는 대신, 양자 회로 소자는 또한 3 차원(예를 들어, z-방향)을 따라 커플링된 다수의 기판에 형성될 수 있다.
3D 통합을 달성하기 위한 접근법은 범프 본딩을 사용하여 기판들을 커플링 시키는데, 여기서 기판들은 예를 들어 초전도 범프 본드에 의해 서로 결합(join)되어 적층(형) 디바이스(예를 들어, 적층된 양자 정보 처리 디바이스)를 형성한다. 일부 구현에서, 범프 본드는 기판들의 물리적 커플링에 추가하여 스택 내의 상이한 기판들로부터 컴포넌트들을 서로 전기적으로 커플링하는데 사용될 수 있다. 대안적으로, 범프 본드는 오로지 다른 기판의 물리적 커플링을 제공하기 위해 사용될 수 있다. 커플링을 위해 초전도 범프 본드를 사용함으로써, 손실이 있는 비-초전도 물질에 의해 발생될 수 있는 에너지 손실 및 디코히어런스(decoherence, 결깨짐)을 감소시킬 수 있다.
본 개시의 주제는 플립-칩 구성을 위한 제1 및 제2 기판 사이의 이격 거리 (separation distance)의 균일성 및 범프 본딩의 정확도를 증가시키기 위한 기술에 관한 것이다. 일반적으로, 이 기술은 제1 기판 상에 필라들(pillars)(예를 들어, 초전도 필라)을 형성하고 제2 기판을 제1 기판에 본딩하는 것을 포함하며, 여기서 필라들은 범프 본딩 공정을 위한 정렬 정지부(stops)로 작용한다. 필라들은 사전 결정된 거리를 달성하고 함께 본딩된 기판들 사이의 이격 거리의 균일성 및/또는 2) 본 명세서에 설명된 바와 같은 소정 측정 기술을 통해 본딩 공정의 반복성 및 정밀도(예를 들어, 서브-마이크론 정밀도)에 대한 정보를 획득하기 위해 압축성 정지부로서 사용될 수 있다. 기판 이격 거리의 반복성 및 정밀도 그리고 본딩된 기판들 사이의 이격 거리의 균일성은 제1 기판상의 회로 소자들(예를 들어, 큐 비트)과 각각의 개별 기판의 상이한 위치에서 제2 기판상의 대응하는 회로 소자들(예를 들어, 큐 비트 제어 회로 소자) 사이의 커플링을 향상시킨다.
도 1a 내지 도 1b는 제1 기판(100)이 제2 기판(102)에 본딩(접합)되는 제1 기판(100) 및 제2 기판(102)의 예의 평면도를 각각 도시한 개략도이다. 도 1a는 제1 기판(100)에 형성된 하나 이상의 제1 회로 소자(106) 및 하나 이상의 확산 방지층(108)을 포함하는 레이아웃(104)의 예를 구비한 제1 기판(100)의 평면도를 도시한 개략도이다. 제1 회로 소자(106)는 예를 들어 양자 정보 처리 연산을 수행하기 위한 양자 정보 처리 디바이스를 포함할 수 있다. 즉, 양자 정보 처리 디바이스는 중첩 및 얽힘과 같은 양자 역학적 현상을 이용하여 비-결정론적 방식으로 데이터에 대한 연산을 수행하도록 구성될 수 있다.
큐 비트와 같은 특정 양자 정보 처리 디바이스는 하나 이상의 상태에서 동시에 정보를 표현하고 연산하도록 구성될 수 있다. 일부 구현에서, 양자 정보 처리 디바이스는 초전도 동평면(co-planar) 도파관(예를 들어, 초전도 큐 비트 측정 공진기 및 초전도 큐 비트 커플러), 양자 LC 발진기, 초전도 양자 간섭 장치 (SQUIDS)(예를 들어, RF-SQUID or DC-SQUID), 큐 비트 제어 소자 등과 같은 초전도 물질로 부분적으로 형성된 회로 소자들을 포함한다. 제1 회로 소자(106)는 소자 유형 및 디자인에 따라, 예를 들어 초전도 물질(예를 들어, 박막 알루미늄) 및 유전체(예를 들어, 산화 알루미늄)와 같은 하나 이상의 물질층으로 형성될 수 있다. 에너지 손실 및 디코히어런스를 감소시키기 위해, 제1 회로 소자(106)용 제1 기판(100)은 단결정 실리콘 또는 사파이어와 같은 저손실 유전체 물질로 형성될 수 있다. 도 1a의 예에서 회로 소자(106)(예를 들어, 초전도 큐 비트)가 십자형을 갖는 것으로 도시되어 있지만, 회로 소자(106)는 사용된 회로 소자의 유형에 따라 다른 형상을 가질 수 있다.
도 1b는 예시적인 레이아웃(114)을 갖는 제2 기판(102)의 평면도를 도시한 개략도이다. 레이아웃(114)은 제2 기판(102) 상에 또는 제2 기판(102)에 형성된 하나 이상의 제2 회로 소자(120)를 포함한다. 제2 회로 소자(120)는 또한 초전도 큐 비트, 큐 비트 측정 공진기, 큐 비트 커플러 소자 및 큐 비트 제어 소자와 같은 본 명세서에 기술된 양자 정보 처리 디바이스를 포함할 수 있다. 유사하게, 제2 기판(102)은 단결정 실리콘 또는 사파이어와 같이 양자 정보 처리 디바이스에 적합한 저손실 유전체 물질로 형성될 수 있다.
일부 구현에서, 제2 기판(102)의 제2 회로 소자(120)는 초전도 범프 본드 (116)에 의해 수립된 전기적 연결을 통해 제1 기판(100)에 제조된 양자 회로 소자들(106)로 데이터를 전송 및/또는 데이터를 수신하는데 사용될 수 있다.
도 1a 및 도 1b에는 단일 컴포넌트로 도시되어 있지만, 제1 회로 소자 및/또는 제2 회로 소자는 다른 물질(예를 들어, 반도체, 유전체 및 금속)의 층을 사용하여 구성될 수 있다. 일부 구현에서, 제1 회로 소자 및/또는 제2 회로 소자는 표준 CMOS 제조 공정을 사용하여 제조될 수 있다.
예시적인 레이아웃(114)은 또한 하나 이상의 범프 본드(116) 및 제2 기판(102)의 주 표면에 배열된 하나 이상의 필라(118)을 포함한다. 일부 구현에서, 범프 본드(116)는 다른 것들 중에서도 예를 들어 인듐, 납, 레늄 또는 팔라듐과 같은 초전도 물질로 형성된다. 범프 본드(116)는 다른 형상 중에서도 예를 들어 정사각형 입방체 형상, 직사각형 입방체 형상, 실린더 형상, 링 형상 및 삼각형 프리즘 형상을 포함하여, 본딩 전에 다양한 기하학적 형상을 갖도록 형성될 수 있다.
제2 기판(102)의 표면의 평면에서 범프 본드(116)의 최대 측면 치수(115)는 본딩 전 약 1μm-100μm와 본딩 후 약 2μm-150μm의 범위일 수 있다. 각 범프 본드(116)는 예를 들어, 본딩 전 1μm2 내지 약 100μm2, 본딩 후 약 2μm2 내지 150μm2 범위의 단면적(예를 들어, X-Y 평면을 따라)을 가질 수 있다. 예를 들어, 범프 본드(116)는 본딩 후 10μm2 인 (예를 들어, X-Y 평면을 따라 정의된) 단면적을 가질 수 있다.
각 범프 본드(116)는 (예를 들어, 도 1c의 Z-방향을 따라) 두께를 갖는다. 예를 들어, 각 범프 본드(116)는 예를 들어 약 1μm 내지 약 50μm의 범위에서 본딩 전 및 본딩 후의 두께를 가질 수 있다. 특정 구현에서, 제1 기판과 제2 기판 사이의 균일한 거리가 유지되고, 제1 기판의 회로 소자와 제2 기판의 회로 소자 사이의 적절한 전기적 연결을 보장하기 위해, 각 범프 본드(116)는 동일한 두께를 갖도록 형성된다. 일부 구현에서, 범프 본드(116) 폭-대-두께 비는 2:1이다. 범프 본드(116)의 폭-대-두께 비는 또한 1:1일 수 있다.
도 1b에는 범프 본드(116)가 제2 기판(102)에만 형성되는 것으로 도시되어 있지만, 범프 본드(116)는 제1 기판(100)에 또는 제1 기판(100)과 제2 기판(102) 모두에 형성될 수 있다. 제1 기판과 제2 기판 모두에 범프 본드(116)를 제공함으로써, 일부 구현예에서, 본딩 공정에서 약간의 오정렬이 있는 경우에도, 제1 기판과 제2 기판 사이에 확실한 본딩을 보장할 수 있다. 예를 들어, 직사각형 범프 본드(116)가 제1 기판 및 제2 기판에 형성될 수 있는데, 여기서 각각의 직사각형 범프 본드의 길이는 서로에 대해 90도 배향되어, 제1 기판과 제2 기판이 함께 본딩될 때 각각의 범프 본드는 십자가를 형성하도록 중첩된다. 십자형 범프 본드들은 범프 본딩 공정으로 인한 측면 시프트 오정렬 및 면내 틸트(in-plane tilt) 오정렬에 덜 민감할 수 있다.
필라(118)는 또한 본딩 단계 동안 저항을 제공하도록 제2 기판(102)의 표면에 배열되어 압축을 정지시킨다. 즉, 제1 기판(100)을 제2 기판(102)에 본딩하는 동안, 필라들(118)은 제1 기판(100)과 제2 기판(102) 사이에 적절한 이격 거리가 유지되도록 본딩 포스(bonding force, 본딩력)를 상쇄시키는 정지부로서 기능한다. 일부 구현에서, 필라들(118)은 제1 기판(100)과 제2 기판(102) 사이에 본딩 포스가 인가될 때 약간의 양보(give) 또는 수율을 허용하는 가단성(malleable) 물질로 형성된다. 예를 들어, 필라(118)은 대략 10 GPa 미만의 물질 경도를 갖는 물질로 형성될 수 있다. 필라 물질의 약간의 양보 또는 수율은 본딩시 제1 기판(100)과 제2 기판(102)사이에 불균일한 갭 거리가 형성될 확률을 감소시킨다. 필라들(118)은 또한 초전도 물질로 제조될 수 있으며, 이것은 필라들(188)이 압축 정지부에 추가하여 제1 기판의 회로 소자와 제2 기판의 회로 소자 사이의 전기적 연결부 역할을 할 수 있게 한다. 필라(118)로서 사용될 수 있는 물질의 예는 다른 물질 중에서도, 예를 들어 인듐, 납, 레늄 또는 팔라듐을 포함한다. 반대로, 필라가 실리콘, 이산화 규소(SiO2) 또는 실리콘 질화물(SiN)과 같은 비교적 단단한 물질로 형성되면, 기판들이 초기에 잘못된 각도로 함께 모이는 경우 제1 기판(100)과 제2 기판(102)사이에 정합(registation) 오류가 발생할 가능성이 더 높다. 이러한 오류는 기판과 범프 본드들 사이의 갭 형성뿐만 아니라 제1 기판과 제2 기판 사이의 불균일한 갭 거리를 초래할 수 있다. 비-초전도 필라(118)로 사용하기에 적합한 비-초전도 물질은 예를 들어 금을 포함한다.
커플링 포스에 충분한 저항을 제공하기 위해, 각 필라(118)는 본딩 전에 범프 본드(116)의 (예를 들어, XY 평면을 따라 정의된) 단면적보다 큰 (예를 들어, XY 평면을 따라 정의된) 단면적을 가질 수 있다. 예를 들어, 일부 구현에서, 필라(118)은 본딩 전에 대략 100μm2 내지 대략 106μm2 범위의 단면적을 갖는다. 예를 들어, 필라(118)은 500×500μm2 인 직사각형 단면적(예를 들어, X-Y 평면을 따라 정의됨)을 가질 수 있다. 가단성 물질로 형성되는 경우, 단면적은 본딩의 압축 포스로 인해 약간 증가할 수 있다. 예를 들어, 필라의 단면적은 대략 1-10μm2의 범위만큼 확장될 수 있다. 필라들(118)은 본딩 전에 다양한 기하학적 형태를 갖도록 형성될 수 있다. 예를 들어, 필라(118)는 예컨대 정사각형 입방체 형상, 직사각형 입방체 형상, 실린더 형상, 링 형상 및 삼각형 프리즘 형상을 가질 수 있다.
각 필라(118)는 대략 1μm 내지 대략 50μm 범위의 (예를 들어, Z-방향을 따르는 것과 같이 기판의 표면에 수직으로 정의된) 두께를 가질 수 있다. 특정 구현에서, 각 필라(118)는 두 칩에 걸쳐 제2 기판(102)으로부터 제1 기판(100)의 균일한 이격를 유지하기 위해 동일한 두께를 갖는다. 일부 구현에서, 필라들(118)의 두께는 본딩 전에 범프 본드(116)의 두께보다 작다. 이어서, 제1 기판과 제2 기판이 함께 본딩될 때, 2개의 기판을 본딩하기 위해 인가된 포스(force, 힘)는 먼저 필라(118)의 두께와 일치하도록 범프 본드들(116)을 변형(예를 들어, 두께를 감소)시키는데, 여기서 필라(118)는 변형된 범프 두께에 대한 "정지부"로서 작용하여 기판-대-기판 이격 거리를 설정할 수 있다. 예를 들어, 각 필라(118)는 본딩 전에 5 마이크론 두께로 형성될 수 있는 반면, 각 범프 본드(116)는 본딩 전에 6 마이크론 두께로 형성될 수 있다.
초전도 범프 본드(116)의 두께 및/또는 필라(118)의 두께는 적층 디바이스로 구성될 때 제1 기판(100) 및 제2 기판(102)이 사전 결정된 양만큼 이격되도록 설정될 수 있다. 일부 구현에서, 각 필라(318)의 두께 및 단면적은 기판들이 서로 본딩될 때 기판들 사이의 특정 정합(예를 들어, 이격 거리)이 달성되도록 설정될 수 있다. 특정 이격 거리를 달성하기 위해 각 필라(318)의 두께를 결정하기 위해 캘리브레이션 공정이 사용될 수 있다. 예를 들어, 캘리브레이션 공정은 특정 이격 거리가 인가된 특정한 포스에서 특정 두께에 대해 달성될 때까지 다양한 두께의 필라(318)에 특정한 포스를 인가하는 것을 포함할 수 있다. 일부 구현에서, 필라들(118)의 두께는 제1 기판(100)의 회로 소자와 제2 기판(102)의 회로 소자 사이의 특정 전자기 커플링을 달성하도록 선택될 수 있다. 도 1c는 적층 디바이스(140)의 예를 도시하는 측면도이다. 적층 디바이스(140)는 제2 기판(예를 들어, 제2 기판(102))에 커플링된 제1 기판(예를 들어, 제1 기판(100))을 포함하는데, 여기서 적층 디바이스(140)는 범프 본드(예를 들어, 범프 본드들(116)) 및 필라들(예를 들어, 필라(118))을 더 포함한다. 제1 기판(100)은 이격 거리(142)만큼 제2 기판(102)으로부터 이격될 수 있다.
일부 구현에서, 제2 기판(102)의 대향 표면에 대면하는 제1 기판(100)의 표면 사이의 이격 거리(142)는 대략 0.5 m 내지 대략 100μm(예를 들어, 대략 1μm, 대략 5μm, 대략 10μm, 대략 20μm, 대략, 50μm 또는 대략 75μm)로 설정될 수 있다. 제1 기판상의 양자 정보 처리 디바이스와 제2 기판상의 양자 정보 처리 디바이스 사이에 커플링이 요구되는 디바이스의 경우, 이격 거리가 작을수록 디바이스들 사이의 전자기 커플링이 더 커질 수 있기 때문에, 전술한 범위의 하단에서 이격 거리(142)를 설정하는 것이 바람직할 수 있다. 예를 들어, 이격 거리(142)는 대략 0.5μm 내지 대략 1μm 내에 있을 수 있다. 제1 기판상의 디바이스들과 제2 기판상의 디바이스들 사이에 커플링이 요구되지 않는 다른 구현에서, 거리가 멀수록 디바이스들 사이의 전자기 커플링이 감소될 수 있기 때문에, 이격 거리(142)는 전술한 범위의 더 높은 단부에서 설정될 수 있다. 예를 들어, 이격 거리(142)는 대략 50μm 내지 대략 100μm 내에 있을 수 있다.
이격 거리(142)는 하나 이상의 캘리브레이션 절차를 통해 설정될 수 있다. 캘리브레이션 절차는 아래의 도 3 및 도 4를 참조하여 더 상세히 논의된다.
일부 구현에서, 스택 내의 기판들은 또한 범프 본드 및/또는 필라용 확산 방지층(diffusion barriers)을 포함한다. 예를 들어, 도 1에 도시된 바와 같이, 기판(100)은 확산 방지층(108)을 포함한다. 확산 방지층(108)은 기판(100)상의 하나 이상의 회로 소자(106)의 표면에 형성될 수 있다. 대안적으로 또는 추가적으로, 확산 방지층(108)은 소자들(106)에 전기적으로 연결되는 인터커넥트 또는 다른 회로 소자 상에 형성될 수 있다. 예를 들어, 확산 방지층(108)은 다른 유형의 회로 소자들중에서도, 인터커넥트 패드의 일부, 동평면 도파관(예를 들어, 동평면 도파관의 중심선), 접지면, 큐 비트 측정 공진기, 큐 비트 커플러 소자 또는 초전도 큐 비트상에 형성될 수 있다. 확산 방지층의 목적은 범프 본드(및/또는 필라)와 범프 본드(및/또는 필라)가 형성되는 하부층 사이의 물질의 확산을 방지하는 것이다. 예를 들어, 일부 경우에, 범프 본드 및/또는 필라가 인듐과 같은 초전도 물질로 형성되어, 알루미늄과 같은 다른 초전도 물질상에 직접 접촉하여 초전도 물질로 향성될 때, 알루미늄과 인듐 사이에 확산이 발생할 수 있어, 디코히어런스 효과 및/또는 그 접촉의 기계적 고장을 증가시키는 비-초전도 합금을 생성할 수 있다. 초전도 범프 본드(및/또는 필라)와 하부 초전도 층 사이의 합금 형성을 피하기 위해, 확산 방지층은 하부 초전도 층으로의 범프 본드 물질(및/또는 필라 물질)의 확산을 차단하는 초전도 물질로 형성될 수 있다. 확산 방지층(108)에 사용될 수 있는 예시적인 물질는 티타늄 질화물(TiN)을 포함한다. TiN은 인듐으로 형성된 범프 본드 및/또는 필라와 알루미늄으로 형성된 하부층 사이의 확산을 방지하는데 사용될 수 있다. 확산 방지층(108)의 두께는 약 1 nm 내지 약 100 nm 두께(예를 들어, 60 nm 두께) 일 수 있다.
대안적으로 또는 추가적으로, 확산 방지층은 범프 본드(116)와 기판(102) 사이의 제2 기판(102)상에 형성된다. 제2 기판(102)상의 확산 방지층은 회로 소자들(120)의 일부상에 형성될 수 있고 및/또는 회로 소자들(120)에 연결되는 인터커넥트상에 형성될 수 있다. 예를 들어, 제2 기판(102)상의 확산 방지층은 다른 유형의 회로 소자들중에서도, 인터커넥트 패드, 동평면 도파관(예를 들어, 동평면 도파관의 중심선상에), 접지면, 큐 비트 측정 공진기, 큐 비트 커플러 소자 또는 초전도 큐 비트상에 형성될 수 있다. 제2 기판(102)상의 확산 방지층은 예를 들어 TiN으로 형성될 수 있고, 예를 들어 1 nm 내지 100 nm의 두께를 가질 수 있다.
제2 기판(102)상에 형성된 필라(118)의 위치 및 갯수는 변할 수 있다. 일부 구현에서, 필라들(118)은 제2 기판(102)의 외주 근처에 형성된다. 예를 들어, 필라들(118)은 (도 1b에 도시된 바와 같이) 기판(102)의 각각의 코너에 형성될 수 있다. 제2 기판(102)상의 필라(118)의 기하학적 구조 및 레이아웃의 추가 세부 사항은 아래의 도 5a 내지 도 5c를 참조하여 논의된다.
도 2a 내지 2h는 기판(200)(예를 들어, 제2 기판(102))상에 필라들(예를 들어, 필라(118)) 및 범프 본드들(예를 들어, 범프 본드(116))을 제조하기 위한 예시적인 프로세스를 도시하는 개략도이다. 도 2a는 기판(200)의 표면상에 증착된 제1 레지스트 층(202)을 갖는 기판(200)을 도시한다. 제1 레지스트 층은 예를 들어 스핀 코팅 공정을 사용하여 기판(200)의 표면에 증착될 수 있다. 제1 레지스트 층(202)을 위한 예시적인 레지스트 물질는 포지티브 또는 네거티브 포토 레지스트, 예를 들어 NR26-25000P를 포함할 수 있다. 제1 레지스트 층은 약 100 nm 내지 약 100μm 범위의 두께(203)(예를 들어, 이 예에서는 기판(200)의 표면에 수직으로 연장된)를 가질 수 있다. 일부 구현에서, 제1 레지스트 층(202)의 두께(203)는 기판(200)의 표면에 형성된 필라의 사전 결정된 두께(예를 들어, 필라(118) 두께의 경우 3-20μm)에 부분적으로 기초하여 선택된다. 일부 구현에서, 레지스트 층(202)은 기판 표면에 배열된 하부 회로 소자 상에 형성된다. 예를 들어, 레지스트 층(202)은 큐 비트, 큐 비트 측정 공진기, 큐 비트 커플러 소자 또는 큐 비트 제어 소자 위에 형성될 수 있다. 레지스트 층이 형성될 수 있는 회로 소자는 예를 들어 알루미늄과 같은 초전도 물질의 박막층을 포함할 수 있다.
제1 레지스트 층(202)은 용매를 제거하기 위해 베이킹된(baked) 다음, 제1 레지스트 층(202) 내에 필라들의 하나 이상의 치수(예를 들어, 폭(205))를 정의하기 위해 하나 이상의 노광 기술을 사용하여 패터닝된다. 노광 공정은 e-빔 리소그래피, DUV(deep-UV) 리소그래피 또는 레지스트 층(202)을 노광하기 위한 다른 기술을 포함할 수 있다.
제1 레지스트 층(202)이 노출된 후, 제1 레지스트 층(202)은 (도 2b에 도시된 바와 같이) 레지스트 물질를 제거하고 필라들이 형성될 개구들(204)을 형성하기 위해 현상(development) 공정에서 현상된다. 현상 공정(예를 들어, 레지스트 층을 현상하는데 사용되는 현상액)은 제1 레지스트 층의 물질(예를 들어, 네거티브 레지스트 또는 포지티브 레지스트)에 부분적으로 의존할 수 있다. 일 예에서, 제1 레지스트 층(202)은 AZ300MIF를 사용하여 현상된다. 개구부(204)는 필라의 폭(예를 들어, 500 마이크론의 폭)에 대응할 수 있는 폭(205)을 포함할 수 있다. 노광 및 현상에 대한 대안으로서, 일부 구현에서, 개구들은 건식 에칭을 사용하여(예를 들어, 플라즈마 에칭을 사용하여) 형성될 수 있다.
제1 증착 공정은 필라(206)을 형성하도록 제1 레지스트 층(202)의 개구들(204)을 통해 기판(200) 상으로 수행된다. 도 2c는 필라(206)을 포함하는 제1 증착 층을 도시한다. 제1 증착 공정은 예를 들어 열 증발을 사용하는 제1 물질 증착을 포함할 수 있다. 제1 증착 물질은, 예를 들어 인듐, 납, 레늄, 팔라듐을 포함하여, 초전도 특성을 나타낼 수 있는 물질을 포함할 수 있다. 일부 구현에서, 제1 증착된 물질는 예를 들어 실리콘, 이산화 규소(SiO2) 및 실리콘 질화물(SiN)을 포함하는 비-도전성 물질를 포함할 수 있다. 일부 구현에서, 증착 공정은 제1 확산 방지층을 형성한 후 필라를 형성하는 물질층을 형성하는 단계를 포함할 수 있다. 예를 들어, 증착 공정은 티타늄 질화물 확산 방지층(예를 들어, 1 nm 내지 100 nm)을 형성 한 후 필라를 형성하는 더 두꺼운 초전도 물질, 예컨대 인듐을 증착하는 단계를 포함할 수 있다. 증착 공정 동안, 과잉(excess) 물질(208)이 제1 레지스트 층(202)의 상부 표면에 증착될 수 있다.
제1 레지스트 층(202) 및 과잉 증착 물질(208)은 예를 들어 리프트-오프 (lift-off) 공정 또는 에칭-백(etch-back) 공정으로 제거된다. 예시적인 리프트-오프 공정은 기판 및 증착층을 일정 기간 동안 용매(예를 들어, 아세톤, 1165)에 침지시키는 것을 포함한다. 제1 레지스트 층(202) 및 과잉 증착 물질(208)의 리프트 오프 후에, 기판(200)은 도 2d에 도시된 바와 같이 기판(200)에 형성된 필라(206)로 남는다.
도 2e에 도시된 바와 같이, 제2 레지스트 층(210)이 기판(200)의 표면에 증착된다. 제2 레지스트 층(210)은 예를 들어 스핀 코팅 공정을 사용하여 기판(200)의 표면에 증착될 수 있다. 제2 레지스트 층(210)을 위한 예시적인 레지스트 물질는 NR26-25000P와 같은 포지티브 또는 네거티브 포토 레지스트를 포함할 수 있다. 제2 레지스트 층(210)은 약 100nm 내지 약 100μm 범위의 (예를 들어, 기판(200)의 표면에 수직으로 연장된) 두께(211)를 가질 수 있다. 일부 구현에서, 제2 레지스트 층(210)의 두께(211)는 제1 레지스트 층(211)의 두께(203)보다 더 크므로, 이후에 형성된 범프 본드는 필라(206)의 두께보다 큰 두께를 갖는다. 제2 레지스트 층(210)의 두께(211)는 기판(200)의 표면에 형성된 범프 본드의 사전 결정된 두께, 예를 들어 3 ㎛에 부분적으로 기초하여 선택될 수 있다.
제2 레지스트 층(210)은 용매를 제거하기 위해 베이킹된 다음, 제2 레지스트 층(210) 내에 범프 본드가 형성될 개구들(214)의 하나 이상의 치수(예를 들어, 폭(212))를 정의하기 위해 하나 이상의 노광 기술을 사용하여 패터닝된다. 노광 공정은 e-빔 리소그래피, DUV(deep-UV) 리소그래피, 또는 레지스트 층(210)을 노광하기 위한 다른 기술을 포함할 수 있다. 일부 구현에서, 제2 레지스트 층(210)에 정의된 패턴은 범프 본드의 사전 결정된 치수에 대응하는 하나 이상의 치수를 정의한다.
제2 레지스트 층(210)이 패터닝된 후, 제2 레지스트 층(210)은 (도 2f에 도시된 바와 같이) 레지스트 물질를 제거하고 범프 본드가 형성될 개구(214)를 형성하기 위해 현상 공정에서 현상된다. 사용된 현상액을 포함하는 현상 공정은 제2 레지스트 층(210)의 물질(예를 들어, 네거티브 레지스트 또는 포지티브 레지스트)에 부분적으로 의존할 수 있다. 일 예에서, 제2 레지스트 층(210)은 AZ300MIF를 사용하여 현상된다. 대안적으로, 일부 구현에서, 개구들(214)은 건식 에칭 공정을 사용하여 형성될 수 있다. 개구(214)는 범프 본드의 폭에 대응할 수 있는 폭(212)을 포함할 수 있다.
범프 본드(216)를 형성하기 위한 제2 증착 공정은 도 2g에 도시된 바와 같이 제2 레지스트 층(210)의 개구들(214)을 통해 기판(200)상으로 수행된다. 제2 증착 공정은 예를 들어 열 증발을 사용하는 물질의 제2 증착을 포함할 수 있다. 제2 증착 물질은 제1 증착 물질과 동일한 물질 또는 다른 물질일 수 있다. 제2 증착 물질은, 예를 들어, 특히 인듐, 납, 레늄, 팔라듐과 같은 초전도 특성을 나타낼 수 있는 물질을 포함할 수 있다. 일부 구현에서, 증착 공정은 확산 방지층을 형성한 후 범프 본드를 형성하는 물질층을 형성하는 단계를 포함할 수 있다. 예를 들어, 증착 공정은 티타늄 질화물 확산 방지층(예를 들어, 1 nm 내지 100 nm)을 형성한 후 범프 본드를 형성하는 더 두꺼운 초전도 물질, 예컨대 인듐을 증착하는 단계를 포함할 수 있다. 개구들(214)에 증착된 초전도 물질은 기판(200)상에 그리고 제2 레지스트 층(210) 아래에 형성된 회로 소자들(예를 들어, 큐 비트, 큐 비트 측정 공진기, 큐 비트 커플러 소자, 큐 비트 제어 소자)과의 전기적 접속을 형성하는데 사용될 수 있다.
제2 레지스트 층(210) 및 과잉 증착 물질(218)은 리프트-오프 공정에서 제거된다. 예시적인 리프트-오프 공정은 일정 기간 동안 기판 및 증착된 층을 용매(예를 들어, 아세톤 또는 1165)에 침지시키는(담그는) 단계를 포함한다. 제1 레지스트 층(210) 및 과잉 증착 물질(218)의 리프트-오프 후에, 기판(200)은 도 2h에 도시된 바와 같이 범프 본드(206) 및 기판(200)상에 형성된 필라(216)을 유지한다.
일부 구현에서, 확산 방지층은 필라(206)와 기판(200) 사이 및 범프 본드(216)와 기판(200) 사이에 제조된다. 확산 방지층은 범프 본드(216)와 필라 (206)(예를 들어, 인듐)의 물질이 기판(200)(예를 들어, 알루미늄)상의 금속 접촉점(예를 들어, 인터커넥트)을 손상시키는 것을 방지한다.
적층 디바이스(140)에서 제1 기판(104)과 제2 기판(102) 사이의 이격 거리(142)는 적층형 장치를 형성하기 위해 본딩된 기판들 사이의 이격 거리의 정확성 및 균일성을 향상시키기 위해 하나 이상의 필라(118)를 이용하는 하나 이상의 캘리브레이션 단계를 통해 설정될 수 있다.
기판을 본딩하기 위한 예시적인 공정은 다음의, (1) 범프 본드들을 갖지만 필라가 없는 제1 테스트 기판을, 기판들 사이의 사전 결정된 이격이 획득될 때까지 제2 테스트 기판과 접촉하도록 배치하는 단계; (2) 테스트 기판들 사이의 사전 결정된 이격를 달성하기 위해 요구되는 포스(힘)를 결정하는 단계;(3) 범프 본드들 및 필라들 모두를 갖는 제1 샘플 기판을 단계(2)에서 결정된 양보다 약간 더 큰 포스를 사용하여 제2 샘플 기판에 본딩하는 단계를 포함할 수 있다. 인가되는 추가 포스의 양은 예를 들어, 도 3a 내지 도 3d 및 도 4a 내지 도 4b를 참조하여 보다 상세하게 논의되는 바와 같이, 예를 들어 적외선 또는 에지-뷰 현미경을 사용하여 압축 하에서 필라의 측면 팽창을 측정함으로써 결정될 수 있다. 필라는 임의의 형상(예를 들어, 원형 또는 정사각형 단면)일 수 있다. 일부 경우에, 필라는 기판의 주변 둘레에 링으로 형성될 수 있다.
도 3a 내지 도 3d는 예시적인 정렬 캘리브레이션 공정(300)를 나타내는 개략도이다. 하나 이상의 범프 본드(304)를 포함하는 제1 기판(302)은 도 3a에 도시된 바와 같이, 제1 기판(302)의 표면과 제2 기판(306)의 표면이 서로 평행하도록 제2 기판(306)과 근접하게 된다. .
기판에 수직인 포스(307)가 제1 기판(302)과 제2 기판(306) 사이에 인가되어, 제1 기판(302)과 제2 기판(306) 사이의 사전 결정된 이격 거리(309)가 획득된다. 포스(307)은 2개의 기판 사이에 인가되거나, 제2 기판(304)이 (도 3b에 도시된 바와 같이) 고정된 상태에서 제1 기판(302)에 인가되거나, 제1 기판(302)이 고정된 상태에서 제2 기판(304)으로 인가될 수 있다. 일부 구현에서, 제1 기판(302)과 제2 기판(306) 사이의 사전 결정된 이격 거리(309)를 달성하기 위해 인가되는 포스의 크기(307)가 결정된다. 사전 결정된 이격(309)를 달성하기 위해 요구되는 포스의 크기(307)는 본딩 공정 동안 범프 본드(304)의 변형량에 부분적으로 의존한다.
일부 구현에서, 제1 기판(302)과 제2 기판(306) 사이의 이격 거리(309)의 양은 에지-뷰 현미경을 사용하여 측정될 수 있다. 본딩된 기판들의 다수의 에지 뷰로부터 측정이 이루어질 수 있으며, 다수의 측정은 제1 기판(302)과 제2 기판(306) 사이의 이격 거리(309)의 균일성에 관한 정보를 산출할 수 있다.
제1 기판(302)과 제2 기판(306) 사이의 사전 결정된 이격 거리(309)를 획득하기 위해 사용되는 포스의 크기(307)가 캘리브레이션 포스로서 사용될 수 있다. 캘리브레이션 포스는 제1 기판과 제2 기판을 본딩하기 전에 결정될 수 있다. 예를 들어, 도 3c는 범프 본드(314)와 제2 기판(316)을 포함하는 제1 기판(312)을 도시한다. 부가적으로, 제1 기판(312)은 적어도 하나의 필라(318)을 포함하며, 여기서 필라(318)은 두께(320)를 갖는다. 일부 구현에서, 두께(320)는 사전 결정된 이격 거리(309)와 동일하다. 필라들(318)은 또한 기판(312)의 표면에 평행하게 정의된 폭(322)을 갖는다. 제1 기판(312)은 제1 기판(312)의 표면이 제2 기판(316)의 표면에 평행하도록 제2 기판(316)에 근접하게 된다.
포스(311)은 도 3d에 도시된 바와 같이 제1 기판(312)과 제2 기판(316)을 본딩하기 위해 인가된다. 필라들(318)은 본딩 공정를 위한 정지부로서 작용하여, 필라들(318)은 범프 본드들(314)의 추가 압축을 방지하고 제1 기판(312)과 제2 기판(316) 사이의 이격 거리(309)를 보장한다. 이격 거리(309)를 달성하기 위해 필라들(318)을 압축하면 필라(318)의 폭(322)이 변형(예를 들어, 측면으로 확장)을 초래할 수 있다. 일부 구현에서, 포스(311)가 제1 기판(312)과 제2 기판(316) 사이에 인가되어, 복수의 범프 본드(314)가 하나 이상의 필라(318)의 두께와 동일한 두께로 압축된다. 일부 구현에서, 제1 기판(312)과 제2 기판(316)을 본딩하기 위해 인가되는 포스(311)은 포스(307)의 크기보다 큰 크기, 예를 들어 포스의 크기(307)보다 5% 더 큰 크기를 갖는다.
제1 기판(312)과 제2 기판(316)을 본딩하기 위해 적용되는 추가 포스의 양은 예를 들어 본딩 공정 동안 필라(318) 변형(예를 들어, 폭(322) 변형)을 측정함으로써 결정될 수 있다. 도 4a 및 도 4b는 다른 예시적인 정렬 캘리브레이션 공정(400)의 다양한 뷰를 나타내는 개략도이다. 도 4a는 제2 기판(316)에 본딩된 제1 기판(312)의 측면 뷰이고, 도 4b는 제2 기판(316)을 통해 본 적층 디바이스(402)의 상부 뷰이다. 필라들(318)은 x-축을 따라 정의된 제1 폭(322a) 및 y-축을 따라 정의된 제2 폭(322b)을 포함하며, 여기서는 제1 폭(322a) 둘 다 정의된다.
포스(404)은 제1 기판(312)과 제2 기판(316)을 본딩하기 위해 적용되며, 폭(322a)와 폭(322b)의 측정이 이루어질 수 있다. 일부 구현에서, 포스의 크기는 제1 기판(312)과 제2 기판(316) 사이에 접촉을 만들도록 인가된다. 일 예로, 포스(404)은 크기를 점진적으로 증가시키는 단계들에서, 예를 들어 포스의 1% 증가 단계, 포스의 2% 증가 단계, 포스의 5% 증가 단계에서 제1 기판(312)과 제2 기판을 본딩하도록 인가된다. 폭(322a)과 폭(322b)의 측정은 각각의 단계에서 수행되고, 필라(318)의 압축 전 폭(322a)과 압축 후 폭(322a)의 차이와 기판들간에 인가되는 포스(404) 사이의 관계가 결정될 수 있다.
일부 구현에서, 포스의 크기(404)는 도 3을 참조하여 설명된 캘리브레이션 공정에서 결정된 포스의 크기(307)에 대하여 1% -10%의 추가 포스가 되도록 선택될 수 있다. 일 예로, 포스(404)은 크기를 점진적으로 증가(예를 들어, 포스(307)의 크기보다 1% 더 크게, 포스(307)의 크기보다 2% 더 크게, 포스(307)의 크기(307)보다 5% 더 크게)시키는 단계에서 제1 기판(312)과 제2 기판(316)을 본딩하도록 인가된다.
폭(322a)과 폭(322b)의 측정은 예를 들어, 적층 디바이스(402)의 z-축을 통해, 적외선 현미경 또는 적외선 카메라가 장착된 산업 표준 광학 현미경을 사용하여 적외선((예를 들어, 실리콘))으로 상부 기판이 투명한 곳에서 측정될 수 있다.
일부 구현에서, 정합 마크들(406)(예를 들어, 동심 링)은 제2 기판(316)(예를 들어, 양자 정보 처리 디바이스를 포함하는 기판)의 접지면에 패터닝(예를 들어, 포토 리소그래피를 사용하여 알루미늄으로 패터닝)될 수 있는데, 여기서 정합 마크는 정합 폭(408)만큼 이격(예를 들어, 정합 마크들 간의 1-10μm 간격)된다. 제1 기판과 제2 기판이 함께 본딩될 때, 압축 하에서 필라의 측면 확장은 정합 마크들(406)에 대한 필라의 측면 확장을 측정함으로써 정합 마크(406)를 사용하여 결정될 수 있다. 예를 들어, 필라의 확장은 적외선 현미경을 사용하여 적층 디바이스의 제1 기판(예를 들어, 실리콘 웨이퍼)의 연마된 표면을 통해 관찰되는 바와 같이, 압축된 필라가 도달하기 위해 확장하는 공지된 간격의 다수의 동심 링과 관련될 수 있다.
일부 구현에서, 정합 마크들(406)은 상부 기판의 2개 이상의 위치에서(예를 들어, 상부 기판의 코너에서) 제2 기판(316)의 접지면에 패터닝될 수 있다. 제1 기판과 제2 기판이 함께 본딩될 때, 각각의 코너에서 필라들의 측면 확장은 각각의 정합 마크(406)를 사용하여 측정될 수 있어, 필라들의 측정은 제1 기판(312)과 제2 기판(316) 사이의 이격 거리(309)의 균일성에 관한 정보를 산출할 수 있다.
일부 구현에서, 포스(404)는 포스(404)가 적층 디바이스(402)를 본딩하기 위해 인가될 때 필라(318)가 임계량(예를 들어, 폭(322a)과 폭(322b)이 임계 폭 변형만큼 증가함)만큼 변형될 수 있도록 선택된다. 임계 변형(예를 들어, 임계 폭 변형)은 0-50μm의 범위일 수 있다.
일부 구현에서, 제1 기판과 제2 기판 사이의 이격 거리(309)는 예를 들어, 적층 디바이스(402)에 걸친 이격 거리(309)의 균일성을 결정하기 위해 캘리브레이션 공정 동안 각 필라(318)에서 측정된다. 이격 거리(309)는 제1 기판(312)의 둘레 주위의 각 필라(318)의 변형을 측정함으로써 결정될 수 있다. 일부 구현에서, 각 필라(318)는 제1 폭(322a) 및 제2 폭(322b)을 포함한다. 제1 기판과 제2 기판 사이의 이격 거리는 제1 폭(322a)의 변형량과 제2 폭(322b)의 변형량이 각각의 필라(예를 들어, 필라(318a, 318b, 318c 및 318d))에 대해 동일할 때 적층 디바이스(402)에 걸쳐 균일한 것으로 이해될 수 있다. .
일부 구현에서, 특정 이격 거리(309)를 달성하기 위해 필요한 포스의 양을 결정하기 위한 공정은 본딩 공정 동안 포스(404)가 적층 디바이스에 인가될 때 (도 4a에 도시된 바와 같이) 필라(318)의 두께(320)를 측정하는 단계를 포함한다. 압축 전 및 압축 후 필라(318)의 두께(320)는 예를 들어 적층 디바이스(402)의 에지-뷰 현미경(예를 들어, x-축 또는 y-축을 따라)을 사용하여 측정될 수 있다.
일부 구현에서, 특정 이격 거리(309)를 달성하기 위해 필요한 포스의 양을 결정하기 위한 공정은 압축 전 및 압축 후 다중 필라(318)의 두께(320), 예를 들어 적층 디바이스(402)의 둘레 주위의 필라들을 측정하는 단계를 포함하고, 본딩 공정 동안 적층 디바이스(402)에서 각 필라(320)의 동일한 변형(예를 들어, 동일한 두께(320))은 이격 거리가 적층 디바이스에 걸쳐 균일함을 나타낼 수 있다.
일부 구현에서, 특정 이격 거리(309)를 달성하기 위해 필요한 포스의 양을 결정하기 위한 공정은 본딩 공정 동안 포스(404)가 적층 디바이스에 적용될 때 (도 4a에 도시된 바와 같이) 필라(318)의 폭(322)을 측정하는 단계를 포함한다. 압축 전 및 압축 후 필라(318)의 폭(322)은 예를 들어 적층 디바이스(402)의 에지-뷰 현미경(예를 들어, x-축 또는 y-축을 따라)을 사용하여 측정될 수 있다.
일부 구현에서, 특정 이격 거리(309)를 달성하기 위해 필요한 포스의 양을 결정하기 위한 공정은 압축 전에(예를 들어, 에지-뷰 현미경을 사용하여) 다중 필라(318)의 두께(320)를 측정하는 단계 및 압축 전 및 압축 후 필라들의 총 부피의 보존을 고려하여 압축 후(현미경 및 정합 마크(406)를 사용하여) 다중 필라(318)의 측면 확장을 측정하는 단계를 포함한다.
일부 구현에서, 캘리브레이션 공정(400)는 포스(404)가 본딩 공정 동안 적층 디바이스(402)에 능동적으로 인가되는 동안 계내(in situ) 측정을 포함한다. 일부 구현에서, 캘리브레이션 공정(400)는 본딩 공정 후 및 포스(404)가 적층 디바이스에 인가되지 않을 때 하나 이상의 측정치(예를 들어, 폭(322a), 폭(322b) 및/또는 두께(320)의 측정치)인 계외(ex situ) 측정을 포함한다. 계내 측정과 계외 측정의 조합도 가능하다. 필라들(318)은 직사각형 단면을 갖으며 제1 기판(312)의 4 개의 코너에 위치된 것으로 도 4a 및 도 4b에 도시되어 있다. 필라(318)를 위한 다른 기하학적 구조 및 제1 기판(312)상의 필라(318)을 위한 구성이 고려될 수 있다.
도 5a 내지 도 5c는 제1 기판에 대한 예시적인 레이아웃을 도시한 평면도이다. 일 예에서, 도 5a에 도시된 바와 같이, 필라(502)은 하나 이상의 회로 소자(504)(예를 들어, 양자 정보 처리 디바이스) 및 하나 이상의 범프 본드(506)를 둘러싸는 링 형상이다. 링 형상 필라(502)는 제1 기판과 제2 기판(예를 들어, 기판(102))이 이격 거리(예를 들어, 이격 거리(142))에서 함께 본딩될 때(예를 들어, 적층 디바이스), 링형 필라(502)가 적어도 하나의 양자 정보 처리 디바이스(예를 들어, 큐 비트)를 둘러싸도록 제1 기판(예를 들어, 기판(100)상에 형성될 수 있다. 일부 구현에서, 링형 필라(502)는 그 링형 필라(502)가 회로 소자들(504)을 둘러싸고 접지면에 전기적으로 연결된 패러데이 케이지(Faraday cage)로서 기능할 수 있어서, 링형 필라(502)는 전자기 및 정전기 장(field)이 회로 소자들(504)과 상호 작용하는 것을 배제할 수 있다.
다른 예에서, 도 5b에 도시된 바와 같이, 필라들(512)은 하나 이상의 회로 소자(514) 및 하나 이상의 범프 본드(516)를 둘러싸는 비-연속 링 형상을 형성하도록 배열된다.
다른 예에서, 도 5c에 도시된 바와 같이, 필라들(522)은 원형 단면을 가지며 하나 이상의 회로 소자(524) 및 하나 이상의 범프 본드(526) 주위의 둘레 코너에 위치된다.
본 명세서에서 제시된 예들은 서로 결합된 단지 2개의 기판을 포함하는 적층 디바이스에 관한 것이지만, 그 원리 및 기술은 3개 이상의 기판을 포함하는 적층 디바이스로 확장될 수 있다. 예를 들어, 적층 디바이스는 양자 정보 처리 디바이스를 갖는 2개의 기판을 포함할 수 있으며, 여기서 각 기판은 본 명세서에 기술된 바와 같은 초전도 범프 본드 및 필라를 사용하여 다른 기판에 결합되고, 2개의 기판 중 하나는 또한 예를 들어 본 명세서에 기술된 바와 같은 초전도체 범프 본드 및 필라를 통해 양자 정보 처리 디바이스 또는 고전 회로 소자를 포함하는 제3 기판에 결합된다.
일부 구현에서, 위에서 언급된 일부 및 모든 공정 및 특성화 기술은 고순도 진공 챔버, 초전도 물질의 초전도 온도 미만의 온도 또는 이들의 조합을 포함할 수 있는 제어된 환경에서 일어난다.
양자 회로 소자의 형성에 사용될 수 있는 초전도 물질의 예는 알루미늄이다. 양자 회로 소자의 공통 성분인 조셉슨 접합을 형성하기 위해 알루미늄을 유전체와 조합하여 사용할 수 있다. 알루미늄으로 형성될 수 있는 양자 회로 소자의 예는 다른 것들 중에서도, 초전도 동평면 도파관, 양자 LC 발진기, 큐 비트(예를 들어, 플럭스 큐 비트 또는 전하 큐 비트), 초전도 양자 간섭 장치(SQUID)(예를 들어, RF-SQUID or DC-SQUID), 인덕터, 커패시터, 전송 라인, 접지면과 같은 회로 소자를 포함한다.
알루미늄은 또한 초전도 양자 회로 소자들과 상호 운용 가능한 초전도 고전 회로 소자뿐만 아니라 CMOS(complementary metal oxide semiconductor) 회로에 기초한 다른 고전 회로 소자들의 형성에 사용될 수 있다. 알루미늄으로 형성될 수 있는 고전 회로 소자의 예는 RSFQ(rapid single flux quantum) 디바이스, RQL (reciprocal quantum logic) 디바이스 및 바이어스 저항을 사용하지 않는 에너지-효율적인 RSFQ 버전인 ERSFQ 디바이스를 포함한다. 다른 고전 회로 소자도 알루미늄으로 형성될 수 있다. 고전 회로 소자는 데이터에 대한 기본적인 산술, 논리 및/또는 입력/출력 연산을 수행함으로써 컴퓨터 프로그램의 명령을 집합적으로 수행하도록 구성될 수 있으며, 여기서 데이터는 아날로그 또는 디지털 형태로 표현된다.
본 명세서에 기술된 공정은 초전도체, 유전체 및/또는 금속과 같은 하나 이상의 물질의 증착을 수반할 수 있다. 선택된 물질에 따라, 이들 물질은 다른 증착 공정 중에서도, 화학 기상 증착, 물리적 기상 증착(예를 들어, 증발 또는 스퍼터링) 또는 에피택셜 기술과 같은 증착 공정를 사용하여 증착될 수 있다. 본 명세서에 기술된 공정은 또한 제조 동안 디바이스로부터 하나 이상의 물질를 제거하는 것을 수반할 수 있다. 제거될 물질에 따라, 제거 공정은 예를 들어 습식 에칭 기술, 건식 에칭 기술 또는 리프트-오프 공정을 포함할 수 있다.
본 명세서에 기술된 양자 주제 및 양자 연산의 구현은 본 명세서에 개시된 구조 및 이들의 구조적 등가물을 포함하는 적합한 양자 회로 또는 보다 일반적으로 양자 연산 시스템 또는 이들 중 하나 이상의 조합으로 구현될 수 있다. "양자 연산 시스템"이라는 용어는 양자 컴퓨터, 양자 정보 처리 시스템, 양자 암호 시스템 또는 양자 시뮬레이터를 포함할 수 있지만, 이에 한정되지는 않는다.
양자 정보 및 양자 데이터라는 용어는 양자 시스템에 의해 운반, 보유 또는 저장되는 정보 또는 데이터를 지칭하며, 여기서 가장 작은 중대한 시스템은 큐 비트, 예를 들어 양자 정보의 단위를 정의하는 시스템이다. 용어 "큐 비트"는 대응하는 맥락에서 2-레벨 시스템으로서 적절하게 근사될 수 있는 모든 양자 시스템을 포함하는 것으로 이해된다. 이러한 양자 시스템은 예를 들어 둘 이상의 레벨을 갖는 다중 레벨 시스템을 포함할 수 있다. 예로서, 이러한 시스템은 원자, 전자, 광자, 이온 또는 초전도 큐 비트를 포함할 수 있다. 많은 구현에서, 연산 기준 상태는 접지 및 제1 여기 상태로 식별되지만, 연산 상태가 더 높은 레벨의 여기 상태로 식별되는 다른 설정이 가능한 것으로 이해된다. 양자 메모리는 광을 전송에 사용하는 광물질 인터페이스, 중첩 또는 양자 일관성과 같은 양자 데이터의 양자 특징을 저장 및 보존하기 위한 물질과 같이 높은 충실도 및 효율로 양자 데이터를 장시간 저장할 수 있는 디바이스인 것으로 이해된다.
양자 회로 소자는 양자 처리 연산을 수행하는데 사용될 수 있다. 즉, 양자 회로 소자는 비-결정론적 방식으로 데이터에 대한 연산을 수행하기 위해 중첩 및 얽힘과 같은 양자-기계적 현상을 이용하도록 구성될 수 있다. 큐 비트와 같은 특정 양자 회로 소자는 하나 이상의 상태에서 동시에 정보를 나타내고 연산하도록 구성될 수 있다. 본 명세서에 개시된 공정으로 형성될 수 있는 초전도 양자 회로 소자의 예는 동평면 도파관, 양자 LC 발진기, 큐 비트(예를 들어, 플럭스 큐 비트 또는 전하 큐 비트), 초전도 양자 간섭 장치(SQUID)(예를 들어, RF-SQUID 또는 DC-SQUID), 인덕터, 커패시터, 전송 라인, 접지면 등과 같은 회로 소자를 포함한다.
대조적으로, 고전 회로 소자는 일반적으로 결정론적 방식으로 데이터를 처리한다. 고전 회로 소자는 데이터에 대한 기본적인 산술, 논리 및/또는 입력/출력 연산을 수행함으로써 컴퓨터 프로그램의 명령을 집합적으로 수행하도록 구성될 수 있으며, 여기서 데이터는 아날로그 또는 디지털 형태로 표현된다. 일부 구현에서, 고전 회로 소자는 전기 또는 전자기 연결을 통해 양자 회로 소자로부터 데이터를 전송 및/또는 데이터를 수신하기 위해 사용될 수 있다. 본 명세서에 개시된 공정으로 형성될 수 있는 고전 회로 소자의 예는 RSFQ(rapid single flux quantum) 디바이스, RQL (reciprocal quantum logic) 디바이스 및 바이어스 저항을 사용하지 않는 에너지-효율적인 RSFQ 버전인 ERSFQ 디바이스를 포함한다. 다른 고전 회로 소자도 본 명세서에 개시된 공정으로 형성될 수 있다.
초전도 양자 회로 소자 및/또는 본 명세서에 설명된 회로 소자와 같은 초전도 고전 회로 소자를 사용하는 양자 연산 시스템의 동작 동안, 초전도 회로 소자는 초전도 물질이 초전도 특성을 나타낼 수 있는 온도로 극저온 내에서 냉각된다. 초전도체(또는 초전도) 물질는 초전도 임계 온도 또는 그 이하에서 초전도 특성을 나타내는 물질로 이해될 수 있다. 초전도 물질의 예는 알루미늄(약 1.2 켈빈의 초전도 임계 온도), 인듐(약 3.4 켈빈의 초전도 임계 온도), NbTi(약 10 켈빈의 초전도 임계 온도) 및 니오븀(약 9.3 켈빈의 초전도 임계 온도)을 포함한다. 따라서, 초전도 트레이스(traces) 및 초전도 접지면과 같은 초전도 구조는 초전도 임계 온도 또는 그 이하에서 초전도 특성을 나타내는 물질로 형성된다.
본 명세서는 많은 특정 구현 세부 사항을 포함하지만, 이들은 청구될 수 있는 범위의 제한으로서 해석되는 것이 아니라 특정 구현에 특정될 수 있는 특징의 설명으로 해석되어야 한다. 별도의 구현과 관련하여 본 명세서에서 설명된 특정 특징은 단일 구현으로 조합하여 구현될 수도 있다. 반대로, 단일 구현의 맥락에서 설명된 다양한 특징은 또한 복수의 구현에서 개별적으로 또는 임의의 적절한 하위 조합으로 구현될 수 있다. 더욱이, 특징들이 특정 조합으로 작용하는 것으로 설명될 수 있고, 심지어 처음에 그렇게 주장되기도 하지만, 청구된 조합으로부터의 하나 이상의 특징은 일부 경우에 조합으로부터 제외될 수 있고, 청구된 조합은 하위 조합 또는 하위 조합의 변형에 관한 것일 수 있다.
많은 구현예가 설명되었다. 그럼에도 불구하고, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 다른 구현은 다음의 청구 범위의 범위 내에 있다.

Claims (18)

  1. 디바이스로서,
    양자 정보 처리 디바이스를 포함하는 제1 기판과;
    제1 기판에 본딩된 제2 기판과;
    제1 기판과 제2 기판 사이의 복수의 범프 본드와, 상기 복수의 범프 본드의 각 범프 본드는 제1 기판과 제2 기판 사이에 전기적 연결을 제공하고; 그리고
    제1 기판과 제2 기판 사이의 적어도 하나의 필라를 포함하고, 상기 적어도 하나의 필라는 제1 기판의 제1 표면과 제2 기판의 제1 표면 사이의 이격 거리 (separation distance)를 정의하고, 상기 적어도 하나의 필라는 제1 기판상의 회로 소자와 제2 기판상의 회로 소자 사이의 전기적 연결을 제공하며, 각 필라의 단면적은 복수의 범프 본드의 각 범프 본드의 단면적보다 크고, 각 필라와 각 범프 본드의 단면적은 제1 기판의 제1 표면 또는 제2 기판의 제1 표면에 평행한 평면을 따라 정의되는 것을 특징으로 하는 디바이스.
  2. 제1항에 있어서,
    복수의 범프 본드는 초전도 범프 본드인 것을 특징으로 하는 디바이스.
  3. 제2항에 있어서,
    복수의 범프 본드는 인듐 범프 본드인 것을 특징으로 하는 디바이스.
  4. 제1항에 있어서,
    복수의 범프 본드의 제1 범프 본드는,
    제1 양자 정보 처리 디바이스와 제2 기판상의 회로 소자 사이의 전기적 연결을 제공하는 것을 특징으로 하는 디바이스.
  5. 제1항에 있어서,
    제1 기판과 제2 기판 사이의 적어도 하나의 필라는 초전도 필라인 것을 특징으로 하는 디바이스.
  6. 제5항에 있어서,
    적어도 하나의 필라는 인듐인 것을 특징으로 하는 디바이스.
  7. 제1항에 있어서,
    제1 기판상의 적어도 하나의 양자 정보 처리 디바이스는 큐 비트인 것을 특징으로 하는 디바이스.
  8. 제1항에 있어서,
    적어도 하나의 필라는,
    제1 기판과 제2 기판이 이격 거리에 있을 때 링이며, 그 링은 제1 기판상의 적어도 하나의 양자 정보 처리 디바이스를 둘러싸는 것을 특징으로 하는 디바이스.
  9. 삭제
  10. 방법으로서,
    제1 기판을 제공하는 단계와;
    제2 기판을 제공하는 단계와, 상기 제1 기판 또는 제2 기판은 복수의 범프 본드를 포함하고;
    제1 기판 또는 제2 기판 상에 적어도 하나의 필라를 제공하는 단계와, 상기 적어도 하나의 필라는 제1 기판상의 회로 소자와 제2 기판상의 회로 소자 사이의 전기적 연결을 제공하고, 상기 적어도 하나의 필라의 각 필라의 두께는 복수의 범프 본드의 각 범프 본드의 두께보다 작으며, 상기 적어도 하나의 필라의 각 필라의 두께는 적어도 하나의 필라가 형성된 표면에 수직인 방향을 따라 연장되고;
    제1 기판을 제2 기판에 본딩하는 단계를 포함하고, 상기 본딩하는 단계는 복수의 범프 본드를 적어도 하나의 필라의 두께와 동일한 두께로 압축하도록 제1 기판과 제2 기판 사이에 포스(force)를 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    제1 기판과 제2 기판 사이에 포스를 인가하는 단계는,
    적어도 하나의 필라의 폭이 확장되도록 적어도 하나의 필라를 압축하는 것임을 특징으로 하는 방법.
  12. 제11항에 있어서,
    적어도 하나의 필라의 확장을 측정하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서,
    적어도 하나의 필라의 확장을 측정하는 단계는,
    제1 기판과 제2 기판 사이의 갭을 통해 보여지는 확장량을 결정하기 위해 에지-뷰 현미경을 사용하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제12항에 있어서,
    적어도 하나의 필라의 확장을 측정하는 단계는,
    제1 기판상에 패터닝된 정합 마크(registration marks)에 대한 적어도 하나의 필라의 측면 확장을 측정하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제10항에 있어서,
    제1 기판을 제2 기판에 본딩하기 전 캘리브레이션 포스(calibration force)를 획득하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서,
    캘리브레이션 포스를 획득하는 단계는,
    복수의 범프 본드를 포함하는 제3 기판을 제공하는 단계와;
    제4 기판을 제공하는 단계와;
    제3 기판과 제4 기판 사이에 사전 결정된 이격 거리를 달성하기 위해 제3 기판과 제4 기판 사이에 포스를 인가하는 단계를 포함하고,
    제1 기판과 제2 기판 사이에 인가되는 포스는 적어도 제3 기판과 제4 기판 사이에 인가되는 포스만큼 큰 것을 특징으로 하는 방법.
  17. 제16항에 있어서,
    제1 기판과 제2 기판 사이에 인가되는 포스는 제3 기판과 제4 기판 사이에 인가되는 포스보다 큰 것을 특징으로 하는 방법.
  18. 제10항에 있어서,
    상기 제1 기판은 복수의 범프 본드를 포함하고 상기 제2 기판은 적어도 하나의 필라를 포함하는 것을 특징으로 하는 방법.
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