JP2020150114A - 配線基板及びその製造方法 - Google Patents

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Abstract

【課題】半導体チップ実装時に隣接するパッド同士が短絡するおそれを低減可能なパッド形状を有する配線基板を提供する。【解決手段】本配線基板は、半導体チップ搭載面、及び前記半導体チップ搭載面の反対面である外部接続面、を有する配線基板であって、前記半導体チップ搭載面の側に半導体チップと接続されるパッドが突出し、前記パッドは、柱状部と、前記柱状部の一端に連続に形成され、前記柱状部から離れるに従って横断面積が小さくなるテーパ部と、を有し、前記パッドは、前記テーパ部が形成された側が前記半導体チップ搭載面から突出している。【選択図】図１

Description

本発明は、配線基板及びその製造方法に関する。
半導体チップと接続されるパッドを有する配線基板が知られている。このような配線基板において、例えば、半導体チップと接続されるパッドの表面が半導体チップが搭載される側の絶縁層の表面と面一となる場合がある。この場合、はんだを用いた半導体チップ実装において、余分なはんだが絶縁層の表面上を横方向に広がるため、隣接するパッド同士が短絡するおそれがある。
そこで、半導体チップと接続されるパッドを半導体チップが搭載される側の絶縁層の表面から突出させた構造が検討されている。この構造では、半導体チップ実装において、余分なはんだが絶縁層の表面から突出するパッドの側面に回り込むため、隣接するパッド同士が短絡するおそれを低減できる可能性がある。
特許第５２５８７１６号
しかしながら、近年は半導体チップと接続されるパッドの狭ピッチ化が進んでおり、半導体チップ実装時に隣接するパッド同士が短絡するおそれを低減するためには、更なる対策が必要であった。
本発明は、上記の点に鑑みてなされたものであり、半導体チップ実装時に隣接するパッド同士が短絡するおそれを低減可能なパッド形状を有する配線基板を提供することを目的とする。
本配線基板は、半導体チップ搭載面、及び前記半導体チップ搭載面の反対面である外部接続面、を有する配線基板であって、前記半導体チップ搭載面の側に半導体チップと接続されるパッドが突出し、前記パッドは、柱状部と、前記柱状部の一端に連続に形成され、前記柱状部から離れるに従って横断面積が小さくなるテーパ部と、を有し、前記パッドは、前記テーパ部が形成された側が前記半導体チップ搭載面から突出している。
開示の技術によれば、半導体チップ実装時に隣接するパッド同士が短絡するおそれを低減可能なパッド形状を有する配線基板を提供できる。
本実施形態に係る配線基板を例示する図である。 本実施形態に係る配線基板の製造工程を例示する図（その１）である。 本実施形態に係る配線基板の製造工程を例示する図（その２）である。 本実施形態に係る配線基板の製造工程を例示する図（その３）である。 本実施形態に係る配線基板の製造工程を例示する図（その４）である。 本実施形態に係る配線基板の奏する効果について説明する図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
［配線基板の構造］
まず、本実施形態に係る配線基板の構造について説明する。図１は、本実施形態に係る配線基板を例示する図であり、図１（ａ）は断面図、図１（ｂ）は図１（ａ）のパッド１２近傍の部分拡大斜視図である。
図１を参照すると、配線基板１は、絶縁層１１と、パッド１２と、絶縁層１３と、配線層１４と、絶縁層１５と、配線層１６と、絶縁層１７と、配線層１８と、絶縁層１９と、配線層２０と、絶縁層２１と、配線層２２とを有する。配線基板１の平面形状は、例えば、正方形状とすることができる。但し、これには限定されず、配線基板１は任意の平面形状としてよい。
なお、本実施形態では、便宜上、配線基板１のパッド１２側を上側又は一方の側、配線層２２側を下側又は他方の側とする。又、各部位のパッド１２側の面を一方の面又は上面、配線層２２側の面を他方の面又は下面とする。但し、配線基板１は天地逆の状態で用いることができ、又は任意の角度で配置できる。又、平面視とは対象物を絶縁層１１の上面１１ａの法線方向から視ることを指し、平面形状とは対象物を絶縁層１１の上面１１ａの法線方向から視た形状を指すものとする。
配線基板１は、半導体チップ搭載面、及び半導体チップ搭載面の反対面である外部接続面を有する配線基板である。絶縁層１１の上面１１ａが半導体チップ搭載面となり、絶縁層２１の下面２１ｂが外部接続面となる。配線基板１の半導体チップ搭載面側には１つ又は複数の半導体チップが搭載可能であり、外部接続面側には他の配線基板や半導体装置が接続可能である。
絶縁層１１は、感光性の絶縁性樹脂を主成分とする絶縁層である。『感光性の絶縁性樹脂を主成分とする』とは、感光性の絶縁性樹脂以外にフィラー等の他の成分を含有してもよいことを意味する。例えば、絶縁層１１は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。絶縁層１１に用いる感光性の絶縁性樹脂としては、例えば、フェノール系樹脂やポリイミド系樹脂等が挙げられる。絶縁層１１の厚さは、例えば、５〜１０μｍ程度とすることができる。
配線基板１の半導体チップ搭載面の側（絶縁層１１の上面１１ａ側）に、半導体チップと接続されるパッド１２が突出している。パッド１２は、例えば、エリアアレイ状やペリフェラル状に配置される。パッド１２の材料としては、例えば、銅（Ｃｕ）等を用いることができる。
パッド１２は、横断面積が略一定の柱状部１２１と、柱状部１２１の一端側に連続に形成され、柱状部１２１から離れるに従って横断面積が小さくなるテーパ部１２２とを有する。テーパ部１２２の先端側は平面である。柱状部１２１は例えば円柱状であり、テーパ部１２２は例えば円錐台状である。この場合、柱状部１２１の直径は例えば２５μｍ程度、テーパ部１２２の上面の直径は例えば２０μｍ程度とすることができる。又、パッド１２のピッチは、例えば、４０μｍ程度とすることができる。
柱状部１２１の一部は絶縁層１１に被覆され、柱状部１２１の他部及びテーパ部１２２は絶縁層１１の上面１１ａから突出している。絶縁層１１の上面１１ａから突出する柱状部１２１の他部及びテーパ部１２２の合計の高さ（上面１１ａからの突出量）は、例えば、１０μｍ程度である。この場合、柱状部１２１の他部の高さとテーパ部１２２の高さとの比率に制限はなく、適宜決定できるが、例えば、１：１（柱状部１２１の他部の高さが５μｍ、テーパ部１２２の高さが５μｍ）とすることができる。又、柱状部１２１の絶縁層１１に被覆されている部分の高さは、例えば、５μｍとすることができる。
絶縁層１１の下層には、絶縁層１１の下面１１ｂと接する絶縁層１３が配置されている。絶縁層１３の材料や厚さは、例えば、絶縁層１１と同様とすることができる。絶縁層１３は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。絶縁層１１は、下面１１ｂから内方に窪み、柱状部１２１の他端を底面とする凹部１１ｘを備え、凹部１１ｘの内部には絶縁層１３が充填されている。後述する配線層１４を構成するビア配線は、凹部１１ｘの内部に充填された絶縁層１３を貫通して柱状部１２１の他端と接している。但し、絶縁層１１は凹部１１ｘを備えていなくてもよい。この場合、絶縁層１１の下面１１ｂと柱状部１２１の他端とは、例えば、面一とすることができる。
配線層１４は、絶縁層１３の下面側に形成されており、パッド１２と電気的に接続されている。配線層１４は、絶縁層１３の下面に形成された配線パターン、及び配線パターンと一体に形成され、絶縁層１３を貫通しパッド１２の柱状部１２１の他端を露出するビアホール１３ｘ内に充填されたビア配線を含んでいる。ビアホール１３ｘは、絶縁層１５側に開口されている開口部の径が柱状部１２１の他端によって形成された開口部の底面の径よりも大きい円錐台状の凹部とすることができる。つまり、配線層１４を構成するビア配線は、配線層１４を構成する配線パターンの側から柱状部１２１の他端の側に近づくに従って横断面積が小さくなるテーパ状（例えば、円錐台状）とすることができる。
配線層１４の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層１４は、複数の導体層が積層された積層膜であってもよい。配線層１４は、後述の配線層２０及び２２よりも配線密度が高く（ライン／スペースが狭く）、かつ配線層２０及び２２よりも薄い。本明細書では、ライン／スペースが８μｍ／８μｍ以下の配線層を配線密度が高い配線層とする。配線層１４のライン／スペースは、例えば、１μｍ／１μｍ〜３μｍ／３μｍ程度とすることができる。配線層１４を構成する配線パターンの厚さは、例えば、１〜３μｍ程度とすることができる。
なお、ライン／スペースにおけるラインとは配線幅を表し、スペースとは隣り合う配線同士の間隔（配線間隔）を表す。例えば、ライン／スペースが２μｍ／２μｍと記載されていた場合、配線幅が２μｍで隣り合う配線同士の間隔が２μｍであることを表す。
絶縁層１３の下層には、配線層１４の配線パターンを被覆し、絶縁層１３の下面と接する絶縁層１５が配置されている。絶縁層１５の材料や厚さは、例えば、絶縁層１１と同様とすることができる。絶縁層１５は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
配線層１６は、絶縁層１５の下面側に形成されており、配線層１４と電気的に接続されている。配線層１６は、絶縁層１５の下面に形成された配線パターン、及び配線パターンと一体に形成され、絶縁層１５を貫通し配線層１４の配線パターンの下面を露出するビアホール１５ｘ内に充填されたビア配線を含んでいる。ビアホール１５ｘは、絶縁層１７側に開口されている開口部の径が配線層１４の配線パターンの下面によって形成された開口部の底面の径よりも大きい円錐台状の凹部とすることができる。配線層１６の材料、配線層１６を構成する配線パターンの厚さは、例えば、配線層１４と同様とすることができる。配線層１６を構成する配線パターンのライン／スペースは、例えば、配線層１４と同様とすることができる。
絶縁層１５の下層には、配線層１６の配線パターンを被覆し、絶縁層１５の下面と接する絶縁層１７が配置されている。絶縁層１７の材料や厚さは、例えば、絶縁層１１と同様とすることができる。絶縁層１７は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
配線層１８は、絶縁層１７の下面側に形成されており、配線層１６と電気的に接続されている。配線層１８は、絶縁層１７の下面に形成された配線パターン、及び配線パターンと一体に形成され、絶縁層１７を貫通し配線層１６の配線パターンの下面を露出するビアホール１７ｘ内に充填されたビア配線を含んでいる。ビアホール１７ｘは、絶縁層１９側に開口されている開口部の径が配線層１６の配線パターンの下面によって形成された開口部の底面の径よりも大きい円錐台状の凹部とすることができる。配線層１８の材料、配線層１８を構成する配線パターンの厚さは、例えば、配線層１４と同様とすることができる。配線層１８を構成する配線パターンのライン／スペースは、例えば、配線層１４と同様とすることができる。
絶縁層１７の下層には、配線層１８の配線パターンを被覆し、絶縁層１７の下面と接する絶縁層１９が配置されている。絶縁層１９の材料や厚さは、例えば、絶縁層１１と同様とすることができる。絶縁層１９は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
配線層２０は、絶縁層１９の下面側に形成されており、配線層１８と電気的に接続されている。配線層２０は、絶縁層１９の下面に形成された配線パターン、及び配線パターンと一体に形成され、絶縁層１９を貫通し配線層１８の配線パターンの下面を露出するビアホール１９ｘ内に充填されたビア配線を含んでいる。ビアホール１９ｘは、絶縁層２１側に開口されている開口部の径が配線層１８の配線パターンの下面によって形成された開口部の底面の径よりも大きい円錐台状の凹部とすることができる。
配線層２０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層２０を構成する配線パターンの厚さは、配線層１４、１６、及び１８よりも厚く、例えば、１０〜２０μｍ程度とすることができる。配線層２０を構成する配線パターンは、配線層１４、１６、及び１８に比べて配線密度が低い（ライン／スペースが広い）。配線層２０を構成する配線パターンのライン／スペースは、例えば、２０μｍ／２０μｍ程度とすることができる。
絶縁層１９の下層には、配線層２０の配線パターンを被覆し、絶縁層１９の下面と接する絶縁層２１が配置されている。絶縁層２１は、非感光性の熱硬化性樹脂を主成分とする絶縁層である。『非感光性の熱硬化性樹脂を主成分とする』とは、熱硬化性樹脂以外にフィラー等の他の成分を含有してもよいことを意味する。例えば、絶縁層２１は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
絶縁層２１に用いる非感光性の熱硬化性樹脂としては、例えば、エポキシ系樹脂、イミド系樹脂、フェノール系樹脂、シアネート系樹脂等を挙げることができる。絶縁層２１の厚さは、例えば、３０〜１００μｍ程度とすることができる。
絶縁層２１は、例えば、ガラス繊維、炭素繊維、アラミド繊維等の織布や不織布等の補強部材を含浸しても構わない。
又、絶縁層２１は、例えば、補強部材を有する非感光性の熱硬化性樹脂の第１層の両面に、補強部材を有しない非感光性の熱硬化性樹脂の第２層を積層した構造としても構わない。この場合、２つの第２層に用いる熱硬化性樹脂の種類や厚さは独立に決定できる。つまり、２つの第２層には、同一の熱硬化性樹脂を用いてもよいし、異なる熱硬化性樹脂を用いてもよい。２つの第２層は、同一の厚さであってもよいし、異なる厚さであってもよい。又、２つの第２層の何れか一方がフィラーを含有してもよいし、双方がフィラーを含有してもよい。又、双方がフィラーを含有する場合、フィラーの種類や含有量は同一としてもよいし、異なっていてもよい。
配線層２２は、絶縁層２１の下面２１ｂ側に形成されており、配線層２０と電気的に接続されている。配線層２２は、絶縁層２１の下面２１ｂに形成されたパッド、及びパッドと一体に形成され、絶縁層２１を貫通し配線層２０の配線パターンの下面を露出するビアホール２１ｘ内に充填されたビア配線を含んでいる。ビアホール２１ｘは、絶縁層２１の下面２１ｂ側に開口されている開口部の径が配線層２０の配線パターンの下面によって形成された開口部の底面の径よりも大きい円錐台状の凹部とすることができる。
配線層２２の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層２２を構成するパッドの厚さは、配線層１４、１６、及び１８よりも厚く、例えば、１０〜２０μｍ程度とすることができる。配線層２２を構成するパッドの直径は、パッド１２の柱状部１２１の直径よりも大きく、例えば１５０μｍ程度とすることができる。配線層２２を構成するパッドの間隔は、例えば、２００μｍ程度とすることができる。
なお、絶縁層２１の下面２１ｂは外部接続面であり、配線層２２を構成するパッドは他の配線基板や半導体装置と電気的に接続可能である。
［配線基板の製造方法］
次に、配線基板の製造方法について説明する。図２〜図５は、本実施形態に係る配線基板の製造工程を例示する図である。なお、ここでは、１つの配線基板を作製する工程の例を示すが、配線基板となる複数の部分を作製し、その後個片化して各配線基板とする工程としてもよい。なお、図２（ａ）〜図４（ｂ）は図１とは上下が反転して描かれているため、図２（ａ）〜図４（ｂ）の説明では図１の説明と上下の表記が反対となる。
まず、図２（ａ）に示す工程では、基体１０１上に剥離層１０２及び金属層１０３を順次形成された支持体１００を準備し、金属層１０３の上面に犠牲層１１０を形成する。基体１０１は、例えば、ガラス板や金属板等である。金属層１０３は、例えば、銅層である。金属層１０３は、例えば、銅層上にチタン層が積層された積層構造としてもよい。金属層１０３の厚さは、例えば、１〜５μｍ程度とすることができる。
犠牲層１１０としては、例えば、デスミア処理で除去が容易な感光性樹脂を用いる。犠牲層１１０は、紫外線硬化剥離層とデスミア処理で除去が容易な感光性樹脂の層とをこの順番で積層した構造としてもよい。又、犠牲層１１０として熱硬化性樹脂を用いてもよい。犠牲層１１０の厚さは、例えば、１０μｍ程度とすることができる。なお、犠牲層１１０の厚さは、最終的にパッド１２が絶縁層１１の上面１１ａから突出する突出量と略一致する。
次に、図２（ｂ）に示す工程では、犠牲層１１０上に絶縁層１１を形成する。具体的には、例えば、犠牲層１１０上に液状又はペースト状の感光性の絶縁性樹脂を塗布後、硬化しない程度の温度で加熱して半硬化状態の絶縁層１１を形成する。絶縁層１１の材料や厚さは、前述の通りである。
次に、図２（ｃ）に示す工程では、例えば、フォトリソグラフィ法により、絶縁層１１及び犠牲層１１０を貫通し、金属層１０３の上面を露出する開口部１１０ｘを形成する。開口部１１０ｘを形成後、絶縁層１１及び犠牲層１１０を硬化温度以上に加熱して硬化させる。なお、フォトリソグラフィ法に代えて、レーザ加工法等により開口部１１０ｘを形成してもよい。
次に、図２（ｄ）に示す工程では、例えば、金属層１０３を給電層とする電解めっき法により、開口部１１０ｘ内に露出する金属層１０３の上面に電解めっき層であるパッド１２を形成する。パッド１２の材料や厚さ、直径等は、前述の通りである。但し、この時点では、パッド１２の横断面積は略一定であり、パッド１２の形状は、例えば、円柱状である。なお、絶縁層１１には、パッド１２の上面を露出する凹部１１ｘが形成される。但し、絶縁層１１は凹部１１ｘを備えていなくてもよい。この場合、絶縁層１１の上面とパッド１２の上面とは、例えば、面一とすることができる。
次に、図３（ａ）に示す工程では、絶縁層１１上及び凹部１１ｘ内に絶縁層１３を形成する。絶縁層１３は、例えば、絶縁層１１と同様の方法で形成できる。絶縁層１３の材料や厚さは、前述の通りである。
次に、図３（ｂ）に示す工程では、例えば、フォトリソグラフィ法により絶縁層１３にビアホール１３ｘを形成後、絶縁層１３を硬化温度以上に加熱して硬化させる。そして、例えば、セミアディティブ法を用いて配線層１４を形成する。具体的には、まず、ビアホール１３ｘの内壁を含む絶縁層１３の表面及びビアホール１３ｘ内に露出するパッド１２の表面に、無電解めっき法やスパッタ法によりシード層を形成する。
シード層としては、例えば、厚さ１００〜３５０ｎｍ程度の銅層を用いることができる。又、シード層として、厚さ２０〜５０ｎｍ程度のチタン層と厚さ１００〜３００ｎｍ程度の銅層をこの順番で積層した積層膜を用いてもよい。シード層の下層にチタン層を形成することにより、絶縁層１３と配線層１４との密着性を向上できる。チタンに代えて、窒化チタン等を用いても構わない。なお、チタンや窒化チタンは、銅よりも耐腐食性の高い金属である。
次に、シード層の上面の全体に感光性のレジスト層（例えば、ドライフィルムレジスト）を形成し、レジスト層を露光及び現像し、配線層１４を形成する部分を露出する開口部を形成する。そして、シード層を給電層とする電解めっき法により、開口部内に露出するシード層の上面に電解めっき層（例えば、銅層）を形成する。次に、レジスト層を剥離した後、電解めっき層をマスクにして、電解めっき層に覆われていない部分のシード層をエッチングにより除去する。これにより、シード層上に電解めっき層が積層された配線層１４が形成される。
次に、図３（ｃ）に示す工程では、図３（ａ）及び図３（ｂ）と同様の工程を繰り返して絶縁層１５、配線層１６、絶縁層１７、及び配線層１８を順次形成する。絶縁層１５、配線層１６、絶縁層１７、及び配線層１８の材料や厚さは、前述の通りである。
次に、図４（ａ）に示す工程では、図３（ａ）及び図３（ｂ）と同様の工程を繰り返して、絶縁層１９及び配線層２０を順次形成する。絶縁層１９及び配線層２０の材料や厚さは、前述の通りである。
次に、図４（ｂ）に示す工程では、絶縁層２１及び配線層２２を順次形成する。絶縁層２１を形成するには、例えば、非感光性の熱硬化性樹脂を主成分とする半硬化状態のフィルム状の絶縁性樹脂を準備する。そして、絶縁層２１上に、この絶縁性樹脂を、配線層２０を被覆するようにラミネートし、加熱及び加圧しながら硬化させる。絶縁層２１の材料や厚さは、前述の通りである。なお、前述のように、絶縁層２１は、例えば、補強部材を有する非感光性の熱硬化性樹脂の第１層の両面に、補強部材を有しない非感光性の熱硬化性樹脂の第２層を積層した構造としても構わない。
次に、絶縁層２１に、絶縁層２１を貫通し配線層２０の上面を露出させるビアホール２１ｘを形成する。ビアホール２１ｘは、例えば、ＣＯ２レーザ、ＹＡＧレーザ、エキシマレーザ等を用いたレーザ加工法により形成できる。ビアホール２１ｘを形成後、デスミア処理を行い、ビアホール２１ｘの底部に露出する配線層２０の表面に付着した樹脂残渣を除去することが好ましい。
次に、例えば、前述と同様にセミアディティブ法を用いて、配線層２２を形成する。配線層２２の材料や厚さは、前述の通りである。
次に、図４（ｃ）に示す工程では、図４（ｂ）の構造体を上下反転させ、図４（ｂ）に示す基体１０１及び剥離層１０２を除去する。基体１０１及び剥離層１０２は、剥離層１０２の効果により機械的な力を加えることで容易に剥離可能である。すなわち、支持体１００の主要部分を容易に除去できる。
次に、図５（ａ）及び図５（ｂ）に示す工程では、図４（ｃ）に示す金属層１０３をウェットエッチングで除去する。なお、図５（ｂ）は、図５（ａ）のパッド１２近傍の部分拡大図である。
図５（ｂ）に示すように、ウェットエッチングの際に、パッド１２の金属層１０３と接していた側にサイドエッチＳが生じる。なお、金属層１０３を除去するためのウェットエッチングでは、パッド１２の金属層１０３と接していた側のみにサイドエッチＳが生じ、パッド１２の上面外周部が除去されてパッド１２の上面側にテーパが形成される。これにより、パッド１２は、横断面積が略一定の柱状部１２１と、柱状部１２１の一端側に連続に形成され、柱状部１２１から離れるに従って横断面積が小さくなるテーパ部１２２とを有する形状となる。テーパ部１２２の先端側は平面である。柱状部１２１は例えば円柱状であり、テーパ部１２２は例えば円錐台状である。
次に、図５（ｃ）に示す工程では、図５（ａ）及び図５（ｂ）に示す犠牲層１１０を除去する。パッド１２の上面側にサイドエッチＳが存在し、パッド１２と犠牲層１１０の密着が弱まっているため、犠牲層１１０を除去する際のパッド１２へのストレスを抑制できる。
犠牲層１１０が感光性樹脂又は熱硬化性樹脂からなる場合、例えば、デスミア処理又はプラズマエッチングにより犠牲層１１０を除去できる。犠牲層１１０が紫外線硬化剥離層と熱硬化性樹脂の層との積層構造の場合、犠牲層１１０に紫外線を照射することで紫外線硬化剥離層と感光性樹脂の層を同時に除去できる。犠牲層１１０の除去により、柱状部１２１の一部は絶縁層１１に被覆され、柱状部１２１の他部及びテーパ部１２２は絶縁層１１の上面１１ａから突出する。以上の工程により、配線基板１が完成する。
なお、図２（ｂ）に示す絶縁層１１を形成する工程は必須ではない。但し、絶縁層１１を形成することで、パッド１２の柱状部１２１の一部が絶縁層１１で被覆されるため、パッド１２の抜け防止の効果が得られる。
ここで、比較例を示しながら、配線基板１の奏する効果について説明する。図６は、本実施形態に係る配線基板の奏する効果について説明する図である。図６において、２００は、半導体基板２１０に突起電極２２０が形成された半導体チップであり、３００は、はんだである。
図６（ａ）に示す比較例１に係る配線基板１Ｘは円錐台状のパッド１２ｘを有している。円錐台状のパッド１２ｘは、パッド１２ｘが狭ピッチ化した場合に、隣接するパッド１２ｘ同士がＡ部で短絡する懸念が高くなる。
又、図６（ｂ）に示す比較例２に係る配線基板１Ｙは円柱状のパッド１２ｙを有している。円柱状のパッド１２ｙは、パッド１２ｙが狭ピッチ化した場合に、隣接するはんだ３００がＢ部で短絡する懸念が高くなる。
これに対して、図６（ｃ）に示すように、配線基板１のパッド１２は、横断面積が略一定の柱状部１２１と、柱状部１２１の一端側に連続に形成され、柱状部１２１から離れるに従って横断面積が小さくなるテーパ部１２２とを有する。柱状部１２１は例えば円柱状であり、テーパ部１２２は例えば円錐台状である。この場合、パッド１２が狭ピッチ化した場合でも、柱状部１２１の存在により、隣接するパッド１２同士が短絡する懸念が低くなる。又、テーパ部１２２の存在により、パッド１２が狭ピッチ化した場合に、隣接するはんだ３００が短絡する懸念も低くなる。
このように、配線基板１は、柱状部１２１とテーパ部１２２とを備えたパッド１２を有するため、パッド１２が狭ピッチ化した場合でも、半導体チップ実装時に隣接するパッド１２同士が短絡するおそれを低減可能である。
又、平坦性の高い支持体１００の金属層１０３上でパッド１２を作製すること、及びパッド１２の高さを犠牲層１１０の厚さで制御することから、パッド１２の高さバラつきを小さくできる。その結果、パッド１２と半導体チップとの接続信頼性を向上できる。
又、パッド１２は、テーパ部１２２を有することで、はんだを用いて半導体チップと接合する際に、ボイドの噛み込みが起きにくいという効果も奏する。
以上、好ましい実施形態について詳説したが、上述した実施形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施形態に種々の変形及び置換を加えることができる。
１ 配線基板
１１、１３、１５、１７、１９、２１ 絶縁層
１１ａ 上面
１１ｂ、２１ｂ 下面
１１ｘ 凹部
１２ パッド
１３ｘ、１５ｘ、１７ｘ、１９ｘ、２１ｘ ビアホール
１４、１６、１８、２０、２２ 配線層
１００ 支持体
１０１ 基体
１０２ 剥離層
１０３ 金属層
１１０ 犠牲層
１２１ 柱状部
１２２ テーパ部

Claims (10)

  1. 半導体チップ搭載面、及び前記半導体チップ搭載面の反対面である外部接続面、を有する配線基板であって、
    前記半導体チップ搭載面の側に半導体チップと接続されるパッドが突出し、
    前記パッドは、
    柱状部と、
    前記柱状部の一端に連続に形成され、前記柱状部から離れるに従って横断面積が小さくなるテーパ部と、を有し、
    前記パッドは、前記テーパ部が形成された側が前記半導体チップ搭載面から突出している配線基板。
  2. 前記柱状部は円柱状である請求項１に記載の配線基板。
  3. 前記テーパ部は円錐台状である請求項１又は２に記載の配線基板。
  4. 前記配線基板は、一方の面が前記半導体チップ搭載面となる第１絶縁層を有し、
    前記パッドは、前記テーパ部が形成されていない側が前記第１絶縁層に埋設されている請求項１乃至３の何れか一項に記載の配線基板。
  5. 前記第１絶縁層の他方の面と接する第２絶縁層と、
    前記第２絶縁層の他方の面に形成された配線パターン、及び前記配線パターンと一体に形成され、前記第２絶縁層を貫通して前記柱状部の他端と接するビア配線、を含む配線層と、を有し、
    前記ビア配線は、前記配線パターンの側から前記柱状部の他端の側に近づくに従って横断面積が小さくなるテーパ状である請求項４に記載の配線基板。
  6. 前記第１絶縁層は、他方の面から内方に窪み、前記柱状部の他端を底面とする凹部を備え、
    前記凹部の内部には、前記第２絶縁層が充填されている請求項５に記載の配線基板。
  7. 前記ビア配線は、前記凹部の内部に充填された前記第２絶縁層を貫通して前記柱状部の他端と接する請求項６に記載の配線基板。
  8. 前記第１絶縁層及び前記第２絶縁層は、感光性樹脂を主成分とする請求項５乃至７の何れか一項に記載の配線基板。
  9. 前記第２絶縁層の他方の面側に、前記外部接続面を備えた第３絶縁層を有し、
    前記第３絶縁層は、非感光性の熱硬化性樹脂を主成分とする請求項５乃至８の何れか一項に記載の配線基板。
  10. 半導体チップ搭載面、及び前記半導体チップ搭載面の反対面である外部接続面、を有し、前記半導体チップ搭載面の側に半導体チップと接続されるパッドが突出した配線基板の製造方法であって、
    基体上に金属層が形成された支持体を準備し、前記金属層の上面に犠牲層を形成する工程と、
    前記犠牲層を貫通し前記金属層の上面を露出する開口部を形成する工程と、
    前記開口部内に露出する前記金属層の上面にパッドを形成する工程と、
    前記パッドよりも前記外部接続面側の層となる絶縁層及び配線層を形成する工程と、
    前記基体を除去する工程と、
    前記金属層をウェットエッチングで除去する工程と、
    前記犠牲層を除去する工程と、を有し、
    前記ウェットエッチングで除去する工程では、前記パッドの前記金属層と接していた側にサイドエッチが生じ、前記パッドは、柱状部と、前記柱状部の一端側に連続に形成され、前記柱状部から離れるに従って横断面積が小さくなるテーパ部と、を有する形状となる配線基板の製造方法。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006576A (ja) * 2002-04-12 2004-01-08 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法
JP2010537403A (ja) * 2007-08-15 2010-12-02 テッセラ，インコーポレイテッド メッキによって形成されたポストを有する相互接続要素
JP2015079795A (ja) * 2013-10-15 2015-04-23 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US20150156883A1 (en) * 2013-12-04 2015-06-04 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and manufacturing method thereof
JP2016162851A (ja) * 2015-02-27 2016-09-05 イビデン株式会社 プリント配線板の製造方法
JP2017022408A (ja) * 2010-07-08 2017-01-26 テッセラ，インコーポレイテッド ２重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9029196B2 (en) * 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
TWI446843B (zh) * 2007-12-11 2014-07-21 Unimicron Technology Corp 線路板及其製程
KR101067031B1 (ko) 2009-07-31 2011-09-22 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9425136B2 (en) * 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
KR20160010960A (ko) * 2014-07-21 2016-01-29 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9871013B2 (en) * 2014-12-29 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Contact area design for solder bonding
US9496238B2 (en) * 2015-02-13 2016-11-15 Advanced Semiconductor Engineering, Inc. Sloped bonding structure for semiconductor package
JP2016152262A (ja) * 2015-02-16 2016-08-22 イビデン株式会社 プリント配線板
JP6533680B2 (ja) * 2015-03-20 2019-06-19 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP6615701B2 (ja) * 2016-06-24 2019-12-04 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP6796482B2 (ja) * 2016-12-27 2020-12-09 新光電気工業株式会社 配線基板、配線基板の製造方法
US10354969B2 (en) * 2017-07-31 2019-07-16 Advanced Semiconductor Engineering, Inc. Substrate structure, semiconductor package including the same, and method for manufacturing the same
KR101933424B1 (ko) * 2017-11-29 2018-12-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US10418316B1 (en) * 2018-04-04 2019-09-17 Advanced Semiconductor Engineering, Inc. Semiconductor substrate, semiconductor package structure and method of manufacturing a semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006576A (ja) * 2002-04-12 2004-01-08 Ibiden Co Ltd 多層プリント配線板及び多層プリント配線板の製造方法
JP2010537403A (ja) * 2007-08-15 2010-12-02 テッセラ，インコーポレイテッド メッキによって形成されたポストを有する相互接続要素
JP2017022408A (ja) * 2010-07-08 2017-01-26 テッセラ，インコーポレイテッド ２重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法
JP2015079795A (ja) * 2013-10-15 2015-04-23 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US20150156883A1 (en) * 2013-12-04 2015-06-04 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and manufacturing method thereof
JP2016162851A (ja) * 2015-02-27 2016-09-05 イビデン株式会社 プリント配線板の製造方法
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法

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