JP2020123754A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020123754A
JP2020123754A JP2020087216A JP2020087216A JP2020123754A JP 2020123754 A JP2020123754 A JP 2020123754A JP 2020087216 A JP2020087216 A JP 2020087216A JP 2020087216 A JP2020087216 A JP 2020087216A JP 2020123754 A JP2020123754 A JP 2020123754A
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
semiconductor film
oxide
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2020087216A
Other languages
English (en)
Inventor
宮永　昭治
Shoji Miyanaga
昭治 宮永
泰靖 保坂
Hiroyasu Hosaka
泰靖 保坂
俊光 生内
Toshimitsu Ubunai
俊光 生内
純一 肥塚
Junichi Hizuka
純一 肥塚
基 中島
Motoi Nakajima
基 中島
高橋　正弘
Masahiro Takahashi
正弘 高橋
駿介 足立
Shunsuke Adachi
駿介 足立
拓也 廣橋
Takuya Hirohashi
拓也 廣橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2020123754A publication Critical patent/JP2020123754A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

【課題】酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させる。【解決手段】絶縁表面上のゲート電極と、ゲート電極と重なる酸化物半導体膜と、ゲート電極及び酸化物半導体膜の間であって、酸化物半導体膜と接するゲート絶縁膜と、酸化物半導体膜において、ゲート絶縁膜と接する面と反対側の面において接する保護膜と、酸化物半導体膜に接する一対の電極と、を有し、ゲート絶縁膜または保護膜は、電子スピン共鳴法で測定したスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３未満、好ましくは１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である半導体装置である。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシ
ン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特
に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法
、または、それらの製造方法に関する。特に、本発明の一態様は、電界効果トランジスタ
を有する半導体装置に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶
装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電
気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、
半導体装置を有している場合がある。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いら
れているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリ
コン又は多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコ
ン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用い
る技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物
半導体とよぶことにする。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトラ
ンジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技
術が開示されている（特許文献１及び特許文献２参照）。
ところで、特に酸化物半導体においては、水素がキャリアの供給源となることが指摘さ
れている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じること
が求められており、酸化物半導体膜や、酸化物半導体に接するゲート絶縁膜の水素を低減
することで、しきい値電圧の変動を抑制している（特許文献３参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２００９−２２４４７９号公報
しかしながら、水素と同様に窒素がキャリア供給源となる。このため、酸化物半導体膜
に接する膜に大量に窒素が含まれることで、酸化物半導体膜を有するトランジスタの電気
特性の変動、代表的にはしきい値電圧の変動が生じる。また、トランジスタごとに電気特
性がばらつくという問題がある。
そこで、本発明の一態様は、酸化物半導体を有するトランジスタを用いた半導体装置に
おいて、電気特性の変動を抑制すると共に、信頼性を向上させることを課題の一とする。
または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一
とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする
。
本発明の一態様は、絶縁表面上のゲート電極と、ゲート電極と重なる酸化物半導体膜と
、ゲート電極及び酸化物半導体膜の間であって、酸化物半導体膜と接するゲート絶縁膜と
、酸化物半導体膜において、ゲート絶縁膜と接する面と反対側の面において接する保護膜
と、酸化物半導体膜に接する一対の電極と、を有し、ゲート絶縁膜または保護膜は、電子
スピン共鳴法（ＥＳＲ）で測定したスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３未満
、好ましくは１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満
である半導体装置である。
また、ゲート絶縁膜または保護膜は、電子スピン共鳴スペクトルにおいて、ｇ値が２．
０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第
２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される
。また、第１のシグナルおよび第２のシグナル、並びに第２のシグナル及び第３のシグナ
ルのスプリット幅がＸバンドの測定においてそれぞれ約５ｍＴである。
また、ゲート絶縁膜または保護膜は、窒素酸化物に起因するシグナルが観測される。該
窒素酸化物は、一酸化窒素または二酸化窒素が含まれる。
絶縁表面及びゲート電極の間に、保護膜、酸化物半導体膜、及びゲート絶縁膜を有して
もよい。または、絶縁表面及び酸化物半導体膜の間に、ゲート電極及びゲート絶縁膜を有
してもよい。
一対の電極は、酸化物半導体膜及び保護膜の間に設けられてもよい。または、一対の電
極は、酸化物半導体膜及びゲート絶縁膜の間に設けられてもよい。
本発明の一態様により、酸化物半導体膜を有するトランジスタの電気特性の変動を抑制
すると共に、信頼性を向上させることができる。または、本発明の一態様により、消費電
力が低減された半導体装置を提供することができる。または、本発明の一態様により、新
規な半導体装置を提供することができる。
トランジスタの一形態を説明する上面図及び断面図。 トランジスタの作製方法の一形態を説明する断面図。 トランジスタの一形態を説明する断面図。 トランジスタの一形態を説明する断面図。 トランジスタの一形態を説明する上面図及び断面図。 トランジスタの一形態を説明する上面図及び断面図。 トランジスタのバンド構造を説明する図。 ｃ−ＳｉＯ２の結晶モデルを説明する図。 ｃ−ＳｉＯ２モデルの格子間にＮＯ２を導入したモデルを説明する図。 ｃ−ＳｉＯ２モデルの格子間にＮ２Ｏを導入したモデルを説明する図。 ｃ−ＳｉＯ２モデルの格子間にＮＯを導入したモデルを説明する図。 ｃ−ＳｉＯ２モデルの格子間にＮを導入したモデルを説明する図。 バンドダイアグラムを説明する図。 クラスタ構造のモデルを説明する図。 トランジスタのしきい値電圧がプラスシフトする現象のメカニズムを説明する図。 バルクモデルを説明する図。 形成エネルギー及び遷移レベルの関係と、欠陥の電子配置を説明する図。 フェルミ準位の変化と、欠陥の荷電状態の変化を説明する図。 モデルの構造を説明する図。 ＶｏＨの形成エネルギー及び遷移レベルの関係、及びＶｏＨの熱力学的遷移レベルを説明する図。 ＶｏＨのキャリア密度と欠陥密度の関係を説明する図。 酸化物半導体膜内部、及びその界面近傍のＤＯＳを示すバンド構造。 酸化物半導体膜を有するトランジスタの暗状態における劣化を説明する図。 酸化物半導体膜を有するトランジスタの暗状態における劣化を説明する図。 酸化物半導体膜を有するトランジスタの光照射下における劣化を説明する図。 酸化物半導体膜を有するトランジスタの光照射下における劣化を説明する図。 酸化物半導体膜を有するトランジスタの光照射下における劣化を説明する図。 酸化物半導体膜の高純度真性化を説明するモデル図。 ＩｎＧａＺｎＯ４結晶モデル及び欠陥を説明する図。 （６）にＣを配置したモデルの構造及びその状態密度を説明する図。 ＩｎをＣに置換したモデルの構造及びその状態密度を説明する図。 ＧａをＣに置換したモデルの構造及びその状態密度を説明する図。 ＺｎをＣに置換したモデルの構造及びその状態密度を説明する図。 トランジスタの一形態を説明する上面図及び断面図。 トランジスタの作製方法の一形態を説明する断面図。 トランジスタの一形態を説明する断面図。 トランジスタの一形態を説明する上面図及び断面図。 実施の形態に係る、表示パネルの構成を説明する図。 表示モジュールを説明する図である。 実施の形態に係る、電子機器の外観図を説明する図。 ＴＤＳ分析結果を説明する図。 ＴＤＳ分析結果を説明する図。 ＴＤＳ分析結果を説明する図。 ＳＩＭＳ分析結果を説明する図。 ＥＳＲの測定結果を説明する図。 ＥＳＲの測定結果を説明する図。 トランジスタのＶｇ−Ｉｄ特性を示す図。 ゲートＢＴストレス試験及び光ゲートＢＴストレス試験後のトランジスタのしきい値電圧及びシフト値の変動量を示す図。 トランジスタのＶｇ−Ｉｄ特性を示す図。 ゲートＢＴストレス試験後及び光ゲートＢＴストレス試験後のトランジスタのしきい値電圧及びシフト値の変動量を示す図。 スピン密度及びしきい値電圧の変動量を示す図。 ＳＩＭＳ分析結果を説明する図。 ＥＳＲの測定結果を説明する図。 ＴＤＳ分析結果を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は
、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。また
、以下に説明する実施の形態及び実施例において、同一部分または同様の機能を有する部
分には、同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰
り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるた
めに付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を
「第２の」または「第３の」などと適宜置き換えて説明することができる。
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場
合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレ
イン」の用語は、入れ替えて用いることができるものとする。
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場
の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。た
だし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差
のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多
い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし
、電圧を電位と読み替えてもよいこととする。
また、酸化物半導体膜を有するトランジスタはｎチャネル型トランジスタであるため、
本明細書において、ゲート電圧が０Ｖの場合、ドレイン電流が流れていないとみなすこと
ができるトランジスタを、ノーマリーオフ特性を有するトランジスタと定義する。また、
ゲート電圧が０Ｖの場合、ドレイン電流が流れているとみなすことができるトランジスタ
を、ノーマリーオン特性を有するトランジスタと定義する。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置、及びその作製方法について図面
を参照して説明する。本実施の形態に示すトランジスタ１０は、ボトムゲート構造のトラ
ンジスタである。
＜１． トランジスタの構造＞
図１（Ａ）乃至図１（Ｃ）に、半導体装置が有するトランジスタ１０の上面図及び断面
図を示す。図１（Ａ）はトランジスタ１０の上面図であり、図１（Ｂ）は、図１（Ａ）の
一点鎖線Ａ−Ｂ間の断面図、図１（Ｃ）は、図１（Ａ）の一点鎖線Ｃ−Ｄ間の断面図であ
る。なお、図１（Ａ）では、明瞭化のため、基板１１、ゲート絶縁膜１５、保護膜２１な
どを省略している。
図１（Ａ）乃至図１（Ｃ）に示すトランジスタ１０は、基板１１上に設けられるゲート
電極１３と、基板１１及びゲート電極１３上に形成されるゲート絶縁膜１５と、ゲート絶
縁膜１５を介して、ゲート電極１３と重なる酸化物半導体膜１７と、酸化物半導体膜１７
に接する一対の電極１９、２０とを有する。また、ゲート絶縁膜１５、酸化物半導体膜１
７、及び一対の電極１９、２０上には、保護膜２１が形成される。
なお、保護膜２１は、酸化物半導体膜１７において、ゲート絶縁膜１５が接する面と反
対側の面において接する。すなわち、保護膜２１は、酸化物半導体膜１７において、チャ
ネルが形成される領域の反対側（以下、バックチャネル領域という。）において、酸化物
半導体膜１７と接することで、酸化物半導体膜１７のバックチャネル領域を保護する機能
を有する。
本実施の形態において、酸化物半導体膜１７と接する膜、代表的には、ゲート絶縁膜１
５及び保護膜２１の少なくとも一方が、酸化物絶縁膜であり、該酸化物絶縁膜は、窒素を
含み、且つ欠陥量の少ないことを特徴とする。
窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の代表例としては、酸化窒化シリコン膜
、酸化窒化アルミニウム膜等がある。なお、酸化窒化シリコン膜、酸化窒化アルミニウム
とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜、
窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
欠陥の少ない酸化物絶縁膜は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルに
おいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２
．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグ
ナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第
２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５
ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．
００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下
である第３のシグナルのスピンの密度の合計が、１×１０１８ｓｐｉｎｓ／ｃｍ３未満で
あり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３
未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下
の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１
．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０以上２以
下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては
、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下乃至１
．９６４以上１．９６６以下であるシグナルのスピンの密度が少ないほど、酸化物絶縁膜
に含まれる窒素酸化物の含有量が少ないといえる。
酸化物半導体膜１７に接するゲート絶縁膜１５及び保護膜２１の少なくとも一方が、上
記のように、窒素酸化物の含有量が少ないと、ゲート絶縁膜１５または保護膜２１と、酸
化物半導体膜１７との界面におけるキャリアのトラップを低減することが可能である。こ
の結果、半導体装置に含まれるトランジスタのしきい値電圧の変動を低減することが可能
であり、トランジスタの電気特性の変動を低減することができる。
また、ゲート絶縁膜１５及び保護膜２１の少なくとも一方は、ＳＩＭＳ（Ｓｅｃｏｎｄ
ａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される窒素濃度が６×１
０２０ａｔｏｍｓ／ｃｍ３以下であることが好ましい。この結果、ゲート絶縁膜１５及び
保護膜２１の少なくとも一方において、窒素酸化物が生成されにくくなり、ゲート絶縁膜
１５または保護膜２１と、酸化物半導体膜１７との界面におけるキャリアのトラップを低
減することが可能である。また、半導体装置に含まれるトランジスタのしきい値電圧の変
動を低減することが可能であり、トランジスタの電気特性の変動を低減することができる
。
以下に、トランジスタ１０の他の構成の詳細について説明する。
基板１１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の
耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板等を、基板１１として用いてもよい。また、シリコンや炭化シリコンなどの単
結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯ
Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を適用することも可能であり、
これらの基板上に半導体素子が設けられたものを、基板１１として用いてもよい。
また、基板１１として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１０を
形成してもよい。または、基板１１とトランジスタ１０の間に剥離層を設けてもよい。剥
離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１１より分離し、他
の基板に転載するのに用いることができる。その際、トランジスタ１０は耐熱性の劣る基
板や可撓性の基板にも転載できる。
なお、基板１１及びゲート電極１３の間に下地絶縁膜を設けてもよい。下地絶縁膜とし
ては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウ
ム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等が
ある。なお、下地絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イ
ットリウム、酸化アルミニウム等を用いることで、基板１１から不純物、代表的にはアル
カリ金属、水、水素等の酸化物半導体膜１７への拡散を抑制することができる。
ゲート電極１３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タン
グステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した
金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコ
ニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電
極１３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むア
ルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン
膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構
造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、
チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成
する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリ
ブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせ
た合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含む
インジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記
透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
保護膜２１が窒素を含み、且つ欠陥量の少ない酸化物絶縁膜で形成される場合、ゲート
絶縁膜１５は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコ
ン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物な
どを用いればよく、積層または単層で設ける。なお、酸化物半導体膜１７との界面特性を
向上させるため、ゲート絶縁膜１５において少なくとも酸化物半導体膜１７と接する領域
は、酸化物絶縁膜で形成することが好ましい。
また、ゲート絶縁膜１５に、酸素、水素、水等のブロッキング効果を有する絶縁膜を設
けることで、酸化物半導体膜１７からの酸素の外部への拡散と、外部から酸化物半導体膜
１７への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を
有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜
、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム
膜、酸化窒化ハフニウム膜、窒化シリコン膜等がある。
また、ゲート絶縁膜１５として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加
されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアル
ミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−
ｋ材料を用いることでトランジスタのゲートリークを低減できる。
ゲート絶縁膜１５の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上
３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
酸化物半導体膜１７は、少なくともＩｎ若しくはＺｎを含む金属酸化物膜で形成され、
代表的には、Ｉｎ−Ｇａ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ−Ｍ−Ｚｎ酸化物膜（Ｍは
Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）等で形成される。
なお、酸化物半導体膜１７がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いて
のＩｎおよびＭの原子数比率は、Ｉｎが２５ａｔｏｍｉｃ％より多く、Ｍが７５ａｔｏｍ
ｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より多く、Ｍが６６ａｔｏｍｉ
ｃ％未満とする。
酸化物半導体膜１７は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上
、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導
体を用いることで、トランジスタ１０のオフ電流を低減することができる。
酸化物半導体膜１７の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１０
０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
酸化物半導体膜１７がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ
、またはＮｄ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングタ
ーゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このよ
うなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：
１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２が好ましい。なお、
成膜される酸化物半導体膜１７の原子数比はそれぞれ、誤差として上記のスパッタリング
ターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に
、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。当該酸素欠
損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部
が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある
。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性
となりやすい。
このため、酸化物半導体膜１７は、酸素欠損と共に、水素ができる限り低減されている
ことが好ましい。具体的には、酸化物半導体膜１７において、二次イオン質量分析法（Ｓ
ＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得
られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔ
ｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、よ
り好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔ
ｏｍｓ／ｃｍ３以下とする。この結果、トランジスタ１０は、しきい値電圧がプラスとな
る電気特性（ノーマリーオフ特性ともいう。）を有する。
また、酸化物半導体膜１７において、第１４族元素の一つであるシリコンや炭素が含ま
れると、酸化物半導体膜１７において酸素欠損が増加し、ｎ型化してしまう。このため、
酸化物半導体膜１７におけるシリコンや炭素の濃度（二次イオン質量分析法により得られ
る濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ
／ｃｍ３以下とする。この結果、トランジスタ１０は、しきい値電圧がプラスとなる電気
特性（ノーマリーオフ特性ともいう。）を有する。
また、酸化物半導体膜１７において、二次イオン質量分析法により得られるアルカリ金
属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは
２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸
化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大
してしまうことがある。このため、酸化物半導体膜１７のアルカリ金属またはアルカリ土
類金属の濃度を低減することが好ましい。この結果、トランジスタ１０は、しきい値電圧
がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、酸化物半導体膜１７に窒素が含まれていると、キャリアである電子が生じ、キャ
リア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用い
たトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜におい
て、窒素はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法に
より得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
酸化物半導体膜１７の不純物を低減することで、酸化物半導体膜のキャリア密度を低減
することができる。このため、酸化物半導体膜１７は、キャリア密度が１×１０１７個／
ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個
／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下であることが好ましい。
酸化物半導体膜１７として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を
用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。こ
こでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性
または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半
導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある
。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電
圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）になりやすい。また、高純
度真性または実質的に高純度真性である酸化物半導体膜を用いたトランジスタは、欠陥準
位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実
質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、ソース電極とドレ
イン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導
体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得
ることができる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタ
は、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
また、酸化物半導体膜１７は、例えば非単結晶構造でもよい。非単結晶構造は、例えば
、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、または
非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡ
ＡＣ−ＯＳは最も欠陥準位密度が低い。
なお、酸化物半導体膜１７が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領
域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい
。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡ
Ｃ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合が
ある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領
域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有
する場合がある。
一対の電極１９、２０は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウ
ム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、
またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコ
ンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、
タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウ
ム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングス
テン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜また
は窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜
または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、その
モリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さ
らにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、
酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
なお、本実施の形態では、一対の電極１９、２０を酸化物半導体膜１７及び保護膜２１
の間に設けたが、ゲート絶縁膜１５及び酸化物半導体膜１７の間に設けてもよい。
ゲート絶縁膜１５が窒素を含み、且つ欠陥量の少ない酸化物絶縁膜で形成される場合、
保護膜２１は、酸化シリコン、酸化窒化シリコン、またはＧａ−Ｚｎ系金属酸化物等を用
いて形成することができる。
また、保護膜２１に、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けるこ
とで、酸化物半導体膜１７からの酸素の外部への拡散と、外部から酸化物半導体膜１７へ
の水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する
絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化
窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸
化窒化ハフニウム膜、窒化シリコン膜等がある。
保護膜２１の厚さは、厚さ１５０ｎｍ以上４００ｎｍ以下とするとよい。
＜２． トランジスタの作製方法＞
次に、図１に示すトランジスタ１０の作製方法について、図２を用いて説明する。なお
、図２において、図１（Ａ）の一点破線Ａ−Ｂに示すチャネル長方向の断面図、及び一点
破線Ｃ−Ｄに示すチャネル幅方向の断面図を用いて、トランジスタ１０の作製方法を説明
する。
図２（Ａ）に示すように、基板１１上にゲート電極１３を形成する。
ゲート電極１３の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸
着法等により導電膜を形成し、導電膜上にフォトリソグラフィ工程によりマスクを形成す
る。次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極１３を形成する
。この後、マスクを除去する。
なお、ゲート電極１３は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジ
ェット法等で形成してもよい。
ここでは、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。次に
、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜を
ドライエッチングして、ゲート電極１３を形成する。
次に、基板１１及びゲート電極１３上にゲート絶縁膜１５を形成し、ゲート絶縁膜１５
上であって、ゲート電極１３と重なる領域に酸化物半導体膜１７を形成する。
ゲート絶縁膜１５は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
ゲート絶縁膜１５として酸化シリコン膜または酸化窒化シリコン膜を形成する場合、原
料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シ
リコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラ
ン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、ゲート絶縁膜１５として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａ
ｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い
て形成することができる。
ここでは、ゲート絶縁膜１５として、プラズマＣＶＤ法により酸化窒化シリコン膜を形
成する。
酸化物半導体膜１７の形成方法について以下に説明する。ゲート絶縁膜１５上にスパッ
タリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法等により酸化物
半導体膜を形成する。次に、酸化物半導体膜上にフォトリソグラフィ工程によりマスクを
形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすることで、図２（Ｂ
）に示すように、ゲート絶縁膜１５上であって、ゲート電極１３の一部と重なるように素
子分離された酸化物半導体膜１７を形成する。この後、マスクを除去する。
また、酸化物半導体膜１７として印刷法を用いることで、素子分離された酸化物半導体
膜１７を直接形成することができる。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源
装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素ガス、希ガス及び酸素の
混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素の
ガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい
。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板
温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好まし
くは２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、ＣＡＡＣ−Ｏ
Ｓ膜を形成することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
また、酸化物半導体膜を形成した後、加熱処理を行い、酸化物半導体膜の脱水素化また
は脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、
好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする
。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または
窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲
気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれな
いことが好ましい。処理時間は３分乃至２４時間とする。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いること
で、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱
処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜することで、または酸化物半導体膜を形成した後、
加熱処理を行うことで、酸化物半導体膜において、５×１０１９ａｔｏｍｓ／ｃｍ３以下
、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ
／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１
０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下
とすることができる。
ここでは、スパッタリング法により、厚さ３５ｎｍの酸化物半導体膜を形成した後、当
該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングする
。次に、マスクを除去した後、窒素及び酸素を含む混合ガス雰囲気で加熱処理を行うこと
で、酸化物半導体膜１７を形成する。
次に、図２（Ｃ）に示すように、一対の電極１９、２０を形成する。
一対の電極１９、２０の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ
法、蒸着法等で導電膜を形成する。次に、該導電膜上にフォトリソグラフィ工程によりマ
スクを形成する。次に、該マスクを用いて導電膜をエッチングして、一対の電極１９、２
０を形成する。この後、マスクを除去する。
ここでは、厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのアルミニウム膜、及び厚
さ１００ｎｍのチタン膜を順にスパッタリング法により積層する。次に、チタン膜上にフ
ォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜、アル
ミニウム膜、及びチタン膜をドライエッチングして、一対の電極１９、２０を形成する。
なお、一対の電極１９、２０を形成した後、加熱処理を行ってもよい。当該加熱処理と
しては酸化物半導体膜１７を形成した後に行う加熱処理と同様の条件を用いて行うことが
できる。
また、一対の電極１９、２０を形成した後、エッチング残渣を除去するため、洗浄処理
をすることが好ましい。この洗浄処理を行うことで、一対の電極１９、２０の短絡を抑制
することができる。当該洗浄処理は、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕ
ｍ Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、フッ酸、シュウ酸、リン酸など
の酸性の溶液、または水を用いて行うことができる。
次に、酸化物半導体膜１７及び一対の電極１９、２０上に保護膜２１を形成する。保護
膜２１は、スパッタリング法、ＣＶＤ法、蒸着法等により形成することができる。
保護膜２１として、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜を形成する場合、窒
素を含み、且つ欠陥量の少ない酸化物絶縁膜の一例として、酸化窒化シリコン膜をＣＶＤ
法を用いて形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性
気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例として
は、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸
化二窒素、二酸化窒素等がある。
また、堆積性気体に対する酸化性気体を２０倍より大きく１００倍未満、好ましくは４
０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下と
するＣＶＤ法を用いることで、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜を形成する
ことができる。
ここでは、基板１１を保持する温度を２２０℃とし、流量５０ｓｃｃｍのシラン及び流
量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２０Ｐａとし、平
行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１００Ｗ（電力密度としては１．
６×１０−２Ｗ／ｃｍ２）とするプラズマＣＶＤ法を用いて、酸化窒化シリコン膜を形成
する。
次に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板
歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０
℃以下とする。当該加熱処理により、保護膜２１に含まれる水、水素等を放出させること
が可能である。
ここでは、窒素及び酸素を含む混合ガス雰囲気で、３５０℃、１時間の加熱処理を行う
。
以上の工程により、しきい値電圧の変動が低減されたトランジスタを作製することがで
きる。また、電気特性の変動が低減されたトランジスタを作製することができる。
＜変形例１＞
実施の形態１に示すトランジスタ１０の変形例について、図３を用いて説明する。本変
形例で説明するトランジスタは、ゲート絶縁膜または保護膜が積層構造である例について
説明する。
酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜に含まれる酸素欠損は
、トランジスタの電気特性の不良に繋がる。例えば、膜中に酸素欠損が含まれている酸化
物半導体膜を用いたトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノー
マリーオン特性となりやすい。これは、酸化物半導体に含まれる酸素欠損に起因して電荷
が生じてしまい、低抵抗化するためである。
また、酸化物半導体膜に酸素欠損が含まれると、経時変化やバイアス温度ストレス試験
（以下、ＢＴ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験ともいう。）により、
トランジスタの電気特性、代表的にはしきい値電圧の変動量が増大してしまうという問題
がある。
このため、保護膜の一部として、化学量論的組成を満たす酸素よりも多くの酸素を含む
酸化物絶縁膜を設けることで、しきい値電圧のマイナスシフトを抑制した、優れた電気特
性を有するトランジスタを作製することができる。また、経時変化や光ゲートＢＴストレ
ス試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができ
る。
図３（Ａ）に示すトランジスタ１０ａは、保護膜２１が多層構造であることを特徴とす
る。具体的には、保護膜２１は、酸化物絶縁膜２３、化学量論的組成を満たす酸素よりも
多くの酸素を含む酸化物絶縁膜２５、及び窒化物絶縁膜２７を有し、酸化物半導体膜１７
に接する酸化物絶縁膜２３は、トランジスタ１０のゲート絶縁膜１５及び保護膜２１の少
なくとも一方に用いることが可能な、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜であ
ることを特徴とする。
酸化物絶縁膜２５は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁
膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜
は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を
含む酸化物絶縁膜は、ＴＤＳ分析（昇温脱離ガス分析）にて、酸素原子に換算しての酸素
の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔ
ｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における基板温
度としては、１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ま
しい。
酸化物絶縁膜２５としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ
以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
酸化物絶縁膜２５としては、プラズマＣＶＤ装置の真空排気された処理室内に載置され
た基板を１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持
し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下
、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０
．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上
０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化
窒化シリコン膜を形成する。
酸化物絶縁膜２５の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用
いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、
トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素
、二酸化窒素等がある。
酸化物絶縁膜２５の成膜条件として、上記圧力の処理室において上記パワー密度の高周
波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増
加し、原料ガスの酸化が進むため、酸化物絶縁膜２５中における酸素含有量が化学量論的
組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素
の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果
、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離す
る酸化物絶縁膜を形成することができる。また、酸化物半導体膜１７上に酸化物絶縁膜２
３が設けられている。このため、酸化物絶縁膜２５の形成工程において、酸化物絶縁膜２
３が酸化物半導体膜１７の保護膜となる。この結果、酸化物半導体膜１７へのダメージを
低減しつつ、パワー密度の高い高周波電力を用いて酸化物絶縁膜２５を形成することがで
きる。また、のちの加熱処理工程において、酸化物絶縁膜２５に含まれる酸素の一部を酸
化物半導体膜１７に移動させ、酸化物半導体膜１７に含まれる酸素欠損量をさらに低減す
ることができる。
窒化物絶縁膜２７は、少なくとも、水素及び酸素のブロッキング効果を有する膜を用い
る。さらに、好ましくは、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッ
キング効果を有する。窒化物絶縁膜２７を設けることで、酸化物半導体膜１７からの酸素
の外部への拡散と、外部から酸化物半導体膜１７への水素、水等の侵入を防ぐことができ
る。
窒化物絶縁膜２７としては、厚さが５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎ
ｍ以上２００ｎｍ以下の、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸
化アルミニウム等がある。
なお、窒化物絶縁膜２７の代わりに、酸素、水素、水等のブロッキング効果を有する酸
化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜
としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム
、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等が
ある。
窒化物絶縁膜２７は、スパッタリング法、ＣＶＤ法等を用いて形成することができる。
窒化物絶縁膜２７としてプラズマＣＶＤ法により窒化シリコン膜を形成する場合、シリ
コンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いる。原料ガスとして
、窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、
活性種が発生する。当該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水
素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進さ
れ、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成する
ことができる。一方、原料ガスにおいて、窒素に対するアンモニアの量が多いと、シリコ
ンを含む堆積性気体及び窒素それぞれの分解が進まず、シリコン及び水素結合が残存して
しまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。これらのため、
原料ガスにおいて、アンモニアに対する窒素の流量比を５以上５０以下、好ましくは１０
以上５０以下とすることが好ましい。
図３（Ｂ）に示すトランジスタ１０ｂは、ゲート絶縁膜１５が、窒化物絶縁膜２９と、
窒素を含む酸化物絶縁膜３１が積層されており、酸化物半導体膜１７に接する酸化物絶縁
膜３１は、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜であることを特徴とする。
窒化物絶縁膜２９としては、水、水素等のブロッキング効果を有する膜を用いることが
好ましい。または、窒化物絶縁膜２９として、欠陥量の少ない膜を用いることが好ましい
。窒化物絶縁膜２９の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニ
ウム、窒化酸化アルミニウム等がある。
なお、窒化物絶縁膜２９に窒化シリコン膜を用いることで、以下の効果を得ることがで
きる。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静電容量を
得るのに必要な膜厚が大きいため、ゲート絶縁膜１５を物理的に厚膜化することができる
。よって、トランジスタ１０ｂの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて
、半導体装置の静電破壊を抑制することができる。
酸化物半導体膜を用いたトランジスタにおいて、ゲート絶縁膜１５中に捕獲準位（界面
準位ともいう。）があると、トランジスタの電気特性の変動、代表的にはしきい値電圧の
変動の原因となる。この結果、トランジスタごとに電気特性がばらつくという問題がある
。このため、窒化物絶縁膜２９に欠陥量の少ない窒化シリコン膜を用いることで、しきい
値電圧の変動、及びトランジスタの電気特性のばらつきを低減することができる。
また、窒化物絶縁膜２９を積層構造で形成してもよい。例えば、第１の窒化シリコン膜
として、欠陥が少ない窒化シリコン膜とし、第１の窒化シリコン膜上に、水素分子放出量
及びアンモニア分子放出量の少ない窒化シリコン膜を第２の窒化シリコン膜を設けること
で、ゲート絶縁膜１５として、欠陥が少なく、且つ水素分子及びアンモニア分子の放出量
の少ないゲート絶縁膜を形成することができる。この結果、ゲート絶縁膜１５に含まれる
水素及び窒素が、酸化物半導体膜１７へ移動することを抑制できる。
このような窒化物絶縁膜２９は、２段階の形成方法を用いて窒化シリコン膜を積層して
形成することが好ましい。はじめに、シラン、窒素、及びアンモニアの混合ガスを原料ガ
スとして用いたプラズマＣＶＤ法により、欠陥量の少ない第１の窒化シリコン膜を形成す
る。次に、上述した窒化物絶縁膜２７のような原料ガスの流量比を用いることで、水素分
子放出量及びアンモニア分子放出量の少ない窒化シリコン膜を第２の窒化シリコン膜とし
て形成することができる。
＜変形例２＞
実施の形態１に示すトランジスタ１０の変形例について、図４を用いて説明する。実施
の形態１に示すトランジスタ１０は、チャネルエッチ型のトランジスタであったが、本変
形例で説明するトランジスタ１０ｃは、チャネル保護型のトランジスタである。
図４（Ａ）に示すトランジスタ１０ｃは、基板１１上に設けられるゲート電極１３と、
基板１１及びゲート電極１３上に形成されるゲート絶縁膜１５と、ゲート絶縁膜１５を介
して、ゲート電極１３と重なる酸化物半導体膜１７と、ゲート絶縁膜１５及び酸化物半導
体膜１７上の絶縁膜３３と、該絶縁膜３３の開口部において酸化物半導体膜１７に接する
一対の電極１９、２０とを有する。
なお、図４（Ｂ）に示すトランジスタ１０ｄのように、酸化物半導体膜１７上に形成さ
れる絶縁膜３５と、酸化物半導体膜１７と接する一対の電極１９、２０とを有する。
トランジスタ１０ｃ、１０ｄは、一対の電極１９、２０を形成する際、酸化物半導体膜
１７の一部、代表的にはバックチャネル領域が絶縁膜３３、３５に覆われているため、一
対の電極１９、２０を形成するエッチングによって、酸化物半導体膜１７のバックチャネ
ル領域はダメージを受けない。さらに、絶縁膜３３、３５を、窒素を含み、且つ欠陥量の
少ない酸化物絶縁膜とすることで、電気特性の変動が抑制され、信頼性が向上されたトラ
ンジスタを作製することができる。
＜変形例３＞
実施の形態１に示すトランジスタ１０の変形例について、図５を用いて説明する。実施
の形態１に示すトランジスタ１０のトランジスタは、一つのゲート電極を備えたトランジ
スタであったが、本変形例で説明するトランジスタ１０ｅは、酸化物半導体膜を挟む２つ
のゲート電極を有する。
図５（Ａ）乃至図５（Ｃ）に、半導体装置が有するトランジスタ１０ｅの上面図及び断
面図を示す。図５（Ａ）はトランジスタ１０ｅの上面図であり、図５（Ｂ）は、図５（Ａ
）の一点鎖線Ａ−Ｂ間の断面図であり、図５（Ｃ）は、図５（Ａ）の一点鎖線Ｃ−Ｄ間の
断面図である。なお、図５（Ａ）では、明瞭化のため、基板１１、ゲート絶縁膜１５、保
護膜２１などを省略している。
図５（Ｂ）及び図５（Ｃ）に示すトランジスタ１０ｅは、チャネルエッチ型のトランジ
スタであり、基板１１上に設けられるゲート電極１３と、基板１１及びゲート電極１３上
に形成されるゲート絶縁膜１５と、ゲート絶縁膜１５を介して、ゲート電極１３と重なる
酸化物半導体膜１７と、酸化物半導体膜１７に接する一対の電極１９、２０とを有する。
また、ゲート絶縁膜１５、酸化物半導体膜１７、及び一対の電極１９、２０上に、酸化物
絶縁膜２３、酸化物絶縁膜２５、及び窒化物絶縁膜２７で構成される保護膜２１と、保護
膜２１上のゲート電極３７とを有する。ゲート電極３７は、ゲート絶縁膜１５及び保護膜
２１に設けられた開口部４２、４３においてゲート電極１３と接続する。なお、ここでは
、ゲート絶縁膜１５として、窒化物絶縁膜２９及び酸化物絶縁膜３１が積層されている。
また、保護膜２１としては、酸化物絶縁膜２３、酸化物絶縁膜２５、及び窒化物絶縁膜２
７が積層されている。
ゲート絶縁膜１５及び保護膜２１には複数の開口部を有する。代表的には、図５（Ｃ）
に示すように、チャネル幅方向において、酸化物半導体膜１７を挟む開口部４２、４３を
有する。即ち、酸化物半導体膜１７の側面の外側に開口部４２、４３を有する。開口部４
２、４３において、ゲート電極１３及びゲート電極３７が接続する。即ち、チャネル幅方
向において、ゲート電極１３及びゲート電極３７は、ゲート絶縁膜１５及び保護膜２１を
介して酸化物半導体膜１７を囲む。また、チャネル幅方向において、保護膜２１を介して
酸化物半導体膜１７の側面と当該開口部４２、４３に設けられたゲート電極３７が位置す
る。
なお、図５（Ｃ）に示すように、チャネル幅方向において、酸化物半導体膜１７の側面
とゲート電極３７とが対向することで、さらには、チャネル幅方向において、ゲート電極
１３及びゲート電極３７が、ゲート絶縁膜１５及び保護膜２１を介して酸化物半導体膜１
７を囲むことで、酸化物半導体膜１７においてキャリアが、ゲート絶縁膜１５及び保護膜
２１と酸化物半導体膜１７との界面のみでなく、酸化物半導体膜１７の内部において流れ
るため、トランジスタ１０ｅにおけるキャリアの移動量が増加する。この結果、トランジ
スタ１０のオン電流が大きくなる共に、電界効果移動度が高くなる。また、ゲート電極３
７の電界が酸化物半導体膜１７の側面、または側面及びその近傍を含む端部に影響するた
め、酸化物半導体膜１７の側面または端部における寄生チャネルの発生を抑制することが
できる。
＜変形例４＞
実施の形態１に示すトランジスタ１０の変形例について、図６及び図７を用いて説明す
る。実施の形態１に示すトランジスタ１０は、酸化物半導体膜が単層であったが、本変形
例で説明するトランジスタ１０ｆ、１０ｇは、多層膜を有する。
図６（Ａ）乃至図６（Ｃ）に、半導体装置が有するトランジスタ１０ｆの上面図及び断
面図を示す。図６（Ａ）はトランジスタ１０ｆの上面図であり、図６（Ｂ）は、図６（Ａ
）の一点鎖線Ａ−Ｂ間の断面図であり、図６（Ｃ）は、図６（Ａ）の一点鎖線Ｃ−Ｄ間の
断面図である。なお、図６（Ａ）では、明瞭化のため、基板１１、ゲート絶縁膜１５、保
護膜２１などを省略している。
図６（Ａ）に示すトランジスタ１０ｆは、ゲート絶縁膜１５を介して、ゲート電極１３
と重なる多層膜４５と、多層膜４５に接する一対の電極１９、２０とを有する。また、ゲ
ート絶縁膜１５、多層膜４５、及び一対の電極１９、２０上には、保護膜２１が形成され
る。
本実施の形態に示すトランジスタ１０ｆにおいて、多層膜４５は、酸化物半導体膜１７
及び酸化物半導体膜４６を有する。即ち、多層膜４５は２層構造である。また、酸化物半
導体膜１７の一部がチャネル領域として機能する。また、多層膜４５に接するように、保
護膜が形成されている。
酸化物半導体膜４６は、酸化物半導体膜１７を構成する元素の一種以上から構成される
酸化物半導体膜である。このため、酸化物半導体膜１７と酸化物半導体膜４６との界面に
おいて、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害され
ないため、トランジスタの電界効果移動度が高くなる。
酸化物半導体膜４６は、少なくともＩｎ若しくはＺｎを含む金属酸化物で形成され、代
表的には、Ｉｎ−Ｇａ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡ
ｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）であり、且つ酸化物半導体膜１７よりも
伝導帯の下端のエネルギーが真空準位に近く、代表的には、酸化物半導体膜４６の伝導帯
の下端のエネルギーと、酸化物半導体膜１７の伝導帯の下端のエネルギーとの差が、０．
０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅ
Ｖ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。即ち、酸化物半導
体膜４６の電子親和力と、酸化物半導体膜１７の電子親和力との差が、０．０５ｅＶ以上
、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅ
Ｖ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。
酸化物半導体膜４６は、Ｉｎを含むことで、キャリア移動度（電子移動度）が高くなる
ため好ましい。
酸化物半導体膜４６として、Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄをＩｎよ
り高い原子数比で有することで、以下の効果を有する場合がある。（１）酸化物半導体膜
４６のエネルギーギャップを大きくする。（２）酸化物半導体膜４６の電子親和力を小さ
くする。（３）外部からの不純物の拡散を低減する。（４）酸化物半導体膜１７と比較し
て、絶縁性が高くなる。（５）Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄは、酸素
との結合力が強い金属元素であるため、酸素欠損が生じにくくなる。
酸化物半導体膜４６がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎ
とＭの原子数比率は、Ｉｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さ
らに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
また、酸化物半導体膜１７及び酸化物半導体膜４６が、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡ
ｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜１７と比較して
、酸化物半導体膜４６に含まれるＭ（Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）
の原子数比が大きく、代表的には、酸化物半導体膜１７に含まれる上記原子と比較して、
１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比である。
また、酸化物半導体膜１７及び酸化物半導体膜４６が、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡ
ｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４６をＩｎ：Ｍ
：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜１７をＩｎ：Ｍ：Ｚｎ＝ｘ２：
ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きく、好ましくは、
ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上である。さらに好ましくは、ｙ１／ｘ１がｙ
２／ｘ２よりも２倍以上大きく、より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以
上大きい。このとき、酸化物半導体膜において、ｙ２がｘ２以上であると、当該酸化物半
導体膜を用いたトランジスタに安定した電気特性を付与できるため好ましい。
酸化物半導体膜１７がＩｎ−Ｍ−Ｚｎ酸化物膜（Ｍは、Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、
Ｃｅ、またはＮｄ）の場合、酸化物半導体膜１７を成膜するために用いるターゲットにお
いて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は
、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下
、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とする
ことで、酸化物半導体膜１７としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲット
の金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ
＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
酸化物半導体膜４６がＩｎ−Ｍ−Ｚｎ酸化物膜（Ｍは、Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、
Ｃｅ、またはＮｄ）の場合、酸化物半導体膜４６を成膜するために用いるターゲットにお
いて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜
ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であるこ
とが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜４６とし
てＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例と
しては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝
１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜１７及び酸化物半導体膜４６の原子数比はそれぞれ、誤差として
上記の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体膜４６の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０
ｎｍ以下とする。
また、酸化物半導体膜４６は、酸化物半導体膜１７と同様に、例えば非単結晶構造でも
よい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅ
ｄ−Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造
、後述する微結晶構造、または非晶質構造を含む。
酸化物半導体膜４６は、例えば非晶質構造でもよい。非晶質構造の酸化物半導体膜は、
例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物半
導体膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、酸化物半導体膜１７及び酸化物半導体膜４６において、非晶質構造の領域、微結
晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上
を有する混合膜を構成してもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の
領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上
の領域を有する単層構造の場合がある。また、混合膜は、例えば、非晶質構造の領域、微
結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれ
か二種以上の領域の積層構造を有する場合がある。
ここでは、酸化物半導体膜１７及び酸化物絶縁膜２３の間に、酸化物半導体膜４６が設
けられている。このため、酸化物半導体膜４６と保護膜２１の間において、不純物及び欠
陥によりキャリアトラップが形成されても、当該キャリアトラップが形成される領域と酸
化物半導体膜１７との間には隔たりがある。この結果、酸化物半導体膜１７を流れる電子
がキャリアトラップに捕獲されにくく、トランジスタのオン電流を増大させることが可能
であると共に、電界効果移動度を高めることができる。また、キャリアトラップに電子が
捕獲されると、該電子は負の固定電荷として振る舞う。この結果、トランジスタのしきい
値電圧が変動してしまう。しかしながら、酸化物半導体膜１７とキャリアトラップが形成
される領域との間に隔たりがあるため、キャリアトラップにおける電子の捕獲を低減する
ことが可能であり、しきい値電圧の変動を低減することができる。
また、酸化物半導体膜４６は、外部からの不純物を遮蔽することが可能であるため、外
部から酸化物半導体膜１７へ移動する不純物量を低減することが可能である。また、酸化
物半導体膜４６は、酸素欠損を形成しにくい。これらのため、酸化物半導体膜１７におけ
る不純物濃度及び酸素欠損量を低減することが可能である。
なお、酸化物半導体膜１７及び酸化物半導体膜４６は、各膜を単に積層するのではなく
連続接合（ここでは特に伝導帯の下端のエネルギーが各膜の間で連続的に変化する構造）
が形成されるように作製する。すなわち、各膜の界面トラップ中心や再結合中心のような
欠陥準位を形成するような不純物が存在しないような積層構造とする。仮に、積層された
酸化物半導体膜１７及び酸化物半導体膜４６の間に不純物が混在していると、エネルギー
バンドの連続性が失われ、界面でキャリアがトラップされ、あるいは再結合して、消滅し
てしまう。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装
置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層するこ
とが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体膜にとって
不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポン
プを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好
ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャン
バー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好まし
い。
なお、二層の酸化物半導体膜を有する多層膜４５の代わりに、図６（Ｄ）に示すトラン
ジスタ１０ｇのように、三層の酸化物半導体膜を有する多層膜４５を有してもよい。
多層膜４５は、酸化物半導体膜４７、酸化物半導体膜１７、及び酸化物半導体膜４６が
順に積層されている。即ち、多層膜４５は３層構造である。また、酸化物半導体膜１７が
チャネル領域として機能する。
また、ゲート絶縁膜１５及び酸化物半導体膜４７が接する。即ち、ゲート絶縁膜１５と
酸化物半導体膜１７との間に、酸化物半導体膜４７が設けられている。
また、酸化物半導体膜４６及び保護膜２１が接する。即ち、酸化物半導体膜１７と保護
膜２１との間に、酸化物半導体膜４６が設けられている。
酸化物半導体膜４７は、酸化物半導体膜４６と同様の材料及び形成方法を適宜用いるこ
とができる。
酸化物半導体膜４７は、酸化物半導体膜１７より膜厚が小さいと好ましい。酸化物半導
体膜４７の厚さを１ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上３ｎｍ以下とすることで
、トランジスタのしきい値電圧の変動量を低減することが可能である。
本実施の形態に示すトランジスタは、酸化物半導体膜１７及び保護膜２１の間に、酸化
物半導体膜４６が設けられている。このため、酸化物半導体膜４６と酸化物絶縁膜２３の
間において、不純物及び欠陥によりキャリアトラップが形成されても、当該キャリアトラ
ップが形成される領域と酸化物半導体膜１７との間には隔たりがある。この結果、酸化物
半導体膜１７を流れる電子がキャリアトラップに捕獲されにくく、トランジスタのオン電
流を増大させることが可能であると共に、電界効果移動度を高めることができる。また、
キャリアトラップに電子が捕獲されると、該電子は負の固定電荷として振る舞う。この結
果、トランジスタのしきい値電圧が変動してしまう。しかしながら、酸化物半導体膜１７
とキャリアトラップが形成される領域との間に隔たりがあるため、キャリアトラップにお
ける電子の捕獲を低減することが可能であり、しきい値電圧の変動を低減することができ
る。
また、酸化物半導体膜４６は、外部からの不純物を遮蔽することが可能であるため、外
部から酸化物半導体膜１７へ移動する不純物量を低減することが可能である。また、酸化
物半導体膜４６は、酸素欠損を形成しにくい。これらのため、酸化物半導体膜１７におけ
る不純物濃度及び酸素欠損量を低減することが可能である。
また、ゲート絶縁膜１５と酸化物半導体膜１７との間に、酸化物半導体膜４７が設けら
れており、酸化物半導体膜１７と保護膜２１との間に、酸化物半導体膜４６が設けられて
いるため、酸化物半導体膜４７と酸化物半導体膜１７との界面近傍におけるシリコンや炭
素の濃度、酸化物半導体膜１７におけるシリコンや炭素の濃度、または酸化物半導体膜４
６と酸化物半導体膜１７との界面近傍におけるシリコンや炭素の濃度を低減することがで
きる。
このような構造を有するトランジスタ１０ｇは、酸化物半導体膜１７を含む多層膜４５
において欠陥が極めて少ないため、トランジスタの電気特性を向上させることが可能であ
り、代表的には、オン電流の増大及び電界効果移動度の向上が可能である。また、ストレ
ス試験の一例であるゲートＢＴストレス試験及び光ゲートＢＴストレス試験におけるしき
い値電圧の変動量が少なく、信頼性が高い。
＜トランジスタのバンド構造＞
次に、図６（Ｂ）に示すトランジスタ１０ｆに設けられる多層膜４５、及び図６（Ｄ）
に示すトランジスタ１０ｇに設けられる多層膜４５のバンド構造について、図７を用いて
説明する。
ここでは、例として、酸化物半導体膜１７としてエネルギーギャップが３．１５ｅＶで
あるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体膜４６としてエネルギーギャップが３
．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用いる。エネルギーギャップは、分光エリプソ
メータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定すること
ができる。
酸化物半導体膜１７及び酸化物半導体膜４６の真空準位と価電子帯上端のエネルギー差
（イオン化ポテンシャルともいう。）は、それぞれ８ｅＶ及び８．２ｅＶであった。なお
、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒ
ａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨ
Ｉ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定することができる。
したがって、酸化物半導体膜１７及び酸化物半導体膜４６の真空準位と伝導帯下端のエ
ネルギー差（電子親和力ともいう。）は、それぞれ４．８５ｅＶ及び４．７ｅＶである。
図７（Ａ）は、トランジスタ１０ｆに含まれる多層膜４５のバンド構造の一部を模式的
に示している。ここでは、ゲート絶縁膜１５及び保護膜２１を酸化シリコン膜とし、多層
膜４５と酸化シリコン膜を接して設けた場合について説明する。なお、図７（Ａ）に表す
ＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜
１７の伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物半導体膜４６の伝導帯下端のエ
ネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、Ｅ
ｃＩ１は、図６（Ｂ）に示すゲート絶縁膜１５に相当し、ＥｃＩ２は、図６（Ｂ）示す保
護膜２１に相当する。
図７（Ａ）に示すように、酸化物半導体膜１７及び酸化物半導体膜４６において、伝導
帯下端のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化すると
もいうことができる。これは、多層膜４５は、酸化物半導体膜１７と共通の元素を含み、
酸化物半導体膜１７及び酸化物半導体膜４６の間で、酸素が相互に移動することで混合層
が形成されるためであるということができる。
図７（Ａ）より、多層膜４５の酸化物半導体膜１７がウェル（井戸）となり、多層膜４
５を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１７に形成されること
がわかる。なお、多層膜４５は、伝導帯下端のエネルギーが連続的に変化しているため、
酸化物半導体膜１７と酸化物半導体膜４６とが連続接合している、ともいえる。
なお、図７（Ａ）に示すように、酸化物半導体膜４６と、保護膜２１との界面近傍には
、不純物や欠陥に起因したトラップ準位が形成され得るものの、酸化物半導体膜４６が設
けられることにより、酸化物半導体膜１７と該トラップ準位とを遠ざけることができる。
ただし、ＥｃＳ１とＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜１７の電子
が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲
されることで、酸化物絶縁膜表面にマイナスの固定電荷が生じ、トランジスタのしきい値
電圧はプラス方向にシフトしてしまう。したがって、ＥｃＳ１とＥｃＳ２とのエネルギー
差を、０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値
電圧の変動が低減され、安定した電気特性となるため好適である。
また、図７（Ｂ）は、トランジスタ１０ｆの多層膜４５のバンド構造の一部を模式的に
示し、図７（Ａ）に示すバンド構造の変形例である。ここでは、ゲート絶縁膜１５及び保
護膜２１を酸化シリコン膜とし、多層膜４５と酸化シリコン膜を接して設けた場合につい
て説明する。なお、図７（Ｂ）に表すＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギ
ーを示し、ＥｃＳ１は酸化物半導体膜１７の伝導帯下端のエネルギーを示し、ＥｃＩ２は
酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図６（Ｂ）に示す
ゲート絶縁膜１５に相当し、ＥｃＩ２は、図６（Ｂ）に示す保護膜２１に相当する。
図６（Ｂ）に示すトランジスタにおいて、一対の電極１９、２０の形成時に多層膜４５
の上方、すなわち酸化物半導体膜４６がエッチングされる場合がある。一方、酸化物半導
体膜１７の上面は、酸化物半導体膜４６の成膜時に酸化物半導体膜１７と酸化物半導体膜
４６の混合層が形成される場合がある。
例えば、酸化物半導体膜１７が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−
Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚ
ｎ酸化物をスパッタリングターゲットに用いて成膜された酸化物半導体膜であり、酸化物
半導体膜４６が、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物
、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：
Ｇａ：Ｚｎ＝１：３：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物をスパッタリングターゲ
ットに用いて成膜された酸化物半導体膜である場合、酸化物半導体膜１７よりも酸化物半
導体膜４６のＧａの含有量が多いため、酸化物半導体膜１７の上面には、ＧａＯｘ層また
は酸化物半導体膜１７よりもＧａを多く含む混合層が形成されうる。
したがって、酸化物半導体膜４６がエッチングされた場合においても、ＥｃＳ１のＥｃ
Ｉ２側の伝導帯下端のエネルギーが高くなり、図７（Ｂ）に示すバンド構造のようになる
場合がある。
図７（Ｂ）に示すバンド構造のようになる場合、チャネル領域の断面観察時において、
多層膜４５は、酸化物半導体膜１７のみと見かけ上観察される場合がある。しかしながら
、実質的には、酸化物半導体膜１７上には、酸化物半導体膜１７よりもＧａを多く含む混
合層が形成されているため、該混合層を１．５番目の層として、捉えることができる。な
お、該混合層は、例えば、ＥＤＸ分析等によって、多層膜４５に含有する元素を測定した
場合、酸化物半導体膜１７の上方の組成を分析することで確認することができる。例えば
、酸化物半導体膜１７の上方の組成が、酸化物半導体膜１７中の組成よりもＧａの含有量
が多い構成となることで確認することができる。
図７（Ｃ）は、トランジスタ１０ｇの多層膜４５のバンド構造の一部を模式的に示して
いる。ここでは、ゲート絶縁膜１５及び保護膜２１を酸化シリコン膜とし、多層膜４５と
酸化シリコン膜を接して設けた場合について説明する。なお、図７（Ｃ）に表すＥｃＩ１
は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜１７の伝
導帯下端のエネルギーを示し、ＥｃＳ２は酸化物半導体膜４６の伝導帯下端のエネルギー
を示し、ＥｃＳ３は酸化物半導体膜４７の伝導帯下端のエネルギーを示し、ＥｃＩ２は酸
化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図６（Ｄ）に示すゲ
ート絶縁膜１５に相当し、ＥｃＩ２は、図６（Ｄ）に示す保護膜２１に相当する。
図７（Ｃ）に示すように、酸化物半導体膜４７、酸化物半導体膜１７、及び酸化物半導
体膜４６において、伝導帯下端のエネルギーは障壁が無くなだらかに変化する。換言する
と、連続的に変化するともいうことができる。これは、多層膜４５は、酸化物半導体膜１
７と共通の元素を含み、酸化物半導体膜１７及び酸化物半導体膜４７の間で、並びに、酸
化物半導体膜１７及び酸化物半導体膜４６の間で、酸素が相互に移動することで混合層が
形成されるためであるということができる。
図７（Ｃ）より、多層膜４５の酸化物半導体膜１７がウェル（井戸）となり、多層膜４
５を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１７に形成されること
がわかる。なお、多層膜４５は、伝導帯下端のエネルギーが連続的に変化しているため、
酸化物半導体膜４７と、酸化物半導体膜１７と、酸化物半導体膜４６とが連続接合してい
る、ともいえる。
なお、酸化物半導体膜１７及び保護膜２１の界面近傍、並びに酸化物半導体膜１７及び
ゲート絶縁膜１５の界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る
ものの、図７（Ｃ）に示すように、酸化物半導体膜４６、酸化物半導体膜４７が設けられ
ることにより、酸化物半導体膜１７と該トラップ準位が形成される領域とを遠ざけること
ができる。ただし、ＥｃＳ１とＥｃＳ２とのエネルギー差、及びＥｃＳ１とＥｃＳ３との
エネルギー差が小さい場合、酸化物半導体膜１７の電子が該エネルギー差を越えてトラッ
プ準位に達することがある。トラップ準位に電子が捕獲されることで、酸化物絶縁膜表面
にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてし
まう。したがって、ＥｃＳ１とＥｃＳ２とのエネルギー差、及びＥｃＳ１とＥｃＳ３との
エネルギー差を、０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタ
のしきい値電圧の変動が低減され、安定した電気特性となるため好適である。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、トランジスタに含まれる酸化物半導体膜、及び該酸化物半導体膜に
接する酸化物絶縁膜に含まれる欠陥と、トランジスタ特性の劣化について説明する。
＜１． ＮＯｘ＞
はじめに、酸化物半導体膜に接する酸化物絶縁膜に含まれる窒素酸化物（以下、ＮＯｘ
と表記する（ｘ＝０以上２以下、好ましくは１以上２以下））について説明する。
＜１−１． 酸化物絶縁膜中のＮＯｘの遷移レベルについて＞
はじめに、固体中の点欠陥の遷移レベルを用いて説明する。遷移レベルとは、ギャップ
内に準位を形成する不純物あるいは欠陥（以下、欠陥Ｄと記す。）の荷電状態を説明する
概念であり、欠陥の形成エネルギーから算出される。すなわち、遷移レベルは、ドナー準
位やアクセプター準位と類似の概念である。
欠陥Ｄの荷電状態の形成エネルギーと遷移レベルの関係について説明する。欠陥Ｄは荷
電状態によって形成エネルギーが異なり、フェルミエネルギーにも依存する。欠陥が電子
を１つ放出した状態をＤ＋と示し、電子を１つ捕獲した状態をＤ−と示し、電子の移動の
ない状態を、Ｄ０と示す。
欠陥Ｄ＋、欠陥Ｄ０、欠陥Ｄ−それぞれの形成エネルギーと遷移レベルの関係を図１７
（Ａ）に示す。また、図１７（Ｂ）に、欠陥Ｄが中性状態で電子が１個占有した軌道を有
する場合について、欠陥Ｄ＋、欠陥Ｄ０、欠陥Ｄ−それぞれの電子配置を示す。
図１７（Ａ）において、点線は欠陥Ｄ＋の形成エネルギー、実線は欠陥Ｄ０の形成エネ
ルギー、破線は欠陥Ｄ−の形成エネルギーを示す。遷移レベルは、欠陥Ｄの異なる荷電状
態の形成エネルギーが等しくなるフェルミ準位の位置を表す。また、欠陥Ｄ＋と欠陥Ｄ０
との形成エネルギーが等しくなるフェルミ準位の位置（即ち、点線と実線の交点の位置）
をε（＋／０）と表し、欠陥Ｄ０と欠陥Ｄ−との形成エネルギーが等しくなるフェルミ準
位の位置（即ち、実線と破線の交点の位置）をε（０／−）と表す。
次に、フェルミ準位を変化させたときの欠陥のエネルギー的に安定な荷電状態の変遷の
概念図を図１８に示す。図１８において、二点破線はフェルミ準位を表す。また、図１８
左図において、（１）、（２）、（３）それぞれをフェルミ準位とした場合のバンド図を
、図１８右図に示す。
固体の遷移レベルを知ることで、フェルミ準位をパラメータとしたときに、それぞれの
フェルミ準位で欠陥がどのような荷電状態でエネルギー的に安定かを定性的に把握するこ
とができる。
次に、酸化物半導体膜に接する酸化物絶縁膜の代表例として酸化窒化シリコン（ＳｉＯ
Ｎ）を用い、酸化窒化シリコン中の欠陥準位と、該欠陥準位に起因するＥＳＲシグナルに
ついて、計算による検証を行った。具体的には、酸化シリコン（ＳｉＯ２）中にＮＯ２、
Ｎ２Ｏ、ＮＯ、及びＮ原子を導入したモデルについて、ＮＯ２、Ｎ２Ｏ、ＮＯ、及びＮ原
子の遷移レベルを調べることで、ＮＯ２、Ｎ２Ｏ、ＮＯ、及びＮ原子がトランジスタの電
子トラップとなりうるのかどうかを検証した。
計算には、低温型石英（α−ｑｕａｒｔｚ）結晶構造のＳｉＯ２（ｃ−ＳｉＯ２）をモ
デルとして用いた。欠陥のないｃ−ＳｉＯ２の結晶モデルを図８に示す。
まず、ｃ−ＳｉＯ２の単位格子を全ての軸方向に２倍した７２原子モデルに対し、格子
定数、各原子座標について構造最適化計算を行った。計算には、第一原理計算ソフトウェ
アＶＡＳＰ（Ｔｈｅ Ｖｉｅｎｎａ Ａｂ ｉｎｉｔｉｏ ｓｉｍｕｌａｔｉｏｎ ｐａ
ｃｋａｇｅ）を用いた。また、内殻電子の効果はＰｒｏｊｅｃｔｏｒ Ａｕｇｍｅｎｔｅ
ｄ Ｗａｖｅ（ＰＡＷ）法により計算し、汎関数にはＨｅｙｄ−Ｓｃｕｓｅｒｉａ−Ｅｒ
ｎｚｅｒｈｏｆ（ＨＳＥ） ＤＦＴハイブリッド汎関数（ＨＳＥ０６）を用いた。計算条
件を以下に示す。
最適化後のｃ−ＳｉＯ２モデルのバンドギャップは、実験値である９．０ｅＶに近い８
．９７ｅＶであった。
続いて、上記ｃ−ＳｉＯ２モデルにおける、結晶構造内の空間（格子間）にＮＯ２、Ｎ
２Ｏ、ＮＯ、またはＮ原子を導入したそれぞれのモデルについて、構造の最適化計算を行
った。ここで、各モデルについて、モデル全体が＋１価である場合（電荷：＋１）、モデ
ル全体が電気的に中性（０価）である場合（電荷：中性）、及びモデル全体が−１価であ
る場合（電荷：−１）、の３通りについて、それぞれ最適化計算を行った。ただし、モデ
ル全体に課した電荷は、電子の基底状態ではそれぞれ、ＮＯ２、Ｎ２Ｏ、ＮＯ、及びＮ原
子を含む欠陥に局在していることを確認した。
まず、ｃ−ＳｉＯ２モデルの格子間にＮＯ２を導入したモデルについて、最適化計算を
行った後の構造及びＮＯ２分子の構造パラメータを図９に示す。なお、図９において、参
考例として、気相状態におけるＮＯ２分子の構造パラメータも付記する。
一般に電気的に中性でない分子を分子イオンなどと呼ぶことが多いが、ここでは結晶格
子の内部に導入された分子を議論しているため、気相状態とは異なり分子の価数を定量す
ることは困難であることなどから、便宜上、電気的に中性でない分子についても分子と呼
ぶこととする。
図９より、ＮＯ２分子を導入したとき、モデルの電荷が＋１の場合ではＮＯ２分子がほ
ぼ直線状であり、モデルの電荷が中性、−１の順で、Ｏ−Ｎ−Ｏ結合角が小さくなる傾向
がみられた。このＮＯ２分子の構造変化は、気相中の孤立分子の電荷数を変えたときの結
合角の変化とほぼ同等であることから、仮定した電荷の殆どはＮＯ２分子が担っており、
またＳｉＯ２中のＮＯ２分子は、孤立分子に近い状態で存在していることが推察される。
続いて、ｃ−ＳｉＯ２モデルの格子間にＮ２Ｏを導入したモデルについて、最適化計算
を行った後の構造と、Ｎ２Ｏ分子の構造パラメータを図１０に示す。なお、図１０におい
て、参考例として、気相状態におけるＮ２Ｏ分子の構造パラメータも付記する。
図１０より、モデルの電荷が＋１の場合と中性の場合とでは、Ｎ２Ｏ分子の構造はほぼ
同じ直線状の構造となった。一方、モデルの電荷が−１の場合では、Ｎ２Ｏ分子は折れ曲
がった構造であり、且つＮ−Ｏ間距離が他の２条件に比べて伸びている。これはＮ２Ｏ分
子のπ＊軌道であるＬＵＭＯ準位に電子が入ったためと考えられる。
次に、ｃ−ＳｉＯ２モデルの格子間にＮＯを導入したモデルについて、最適化計算を行
った後の構造と、ＮＯ分子の構造パラメータを図１１に示す。
図１１より、モデルの電荷が＋１の場合Ｎ−Ｏ間距離は短く、逆にモデルの電荷が−１
のときにはＮ−Ｏ間距離が長くなっている。これは、気相状態のＮＯ分子の電荷が＋１、
０、または−１のときに、Ｎ−Ｏ結合の結合次数がそれぞれ３．０、２．５、２．０であ
り、電荷が＋１のときに最も大きいことを反映していると推察される。このことから、Ｓ
ｉＯ２中のＮＯ分子は、孤立分子に近い状態で安定に存在すると推察される。
最後に、ｃ−ＳｉＯ２モデルの格子間にＮ原子を導入したモデルについて、最適化計算
を行った後の構造を図１２に示す。
図１２より、いずれの荷電状態でも、Ｎ原子は格子間に孤立原子として存在するよりも
、ＳｉＯ２中の原子と結合した方が、エネルギー的に安定であることが分かった。
続いて、各モデルに対して、遷移レベルの計算を行った。
ここで、構造中に欠陥Ｄを有するモデルにおける、電荷ｑの状態と電荷ｑ’の状態とを
遷移する遷移レベルε（ｑ／ｑ’）は、以下の数式１により算出することができる。
ここで、Ｅｔｏｔ（Ｄｑ）は電荷ｑの欠陥Ｄをもつモデルの全エネルギー、Ｅｔｏｔ（
ｂｕｌｋ）は欠陥のないモデルの全エネルギー、ｎｉは欠陥に寄与する原子ｉの個数、μ
ｉは原子ｉの化学ポテンシャル、εＶＢＭは欠陥のないモデルにおける価電子帯上端のエ
ネルギー、ΔＶｑは静電ポテンシャルに関する補正項、Ｅｆはフェルミエネルギーである
。
上記式より得られた遷移レベルを記載したバンドダイアグラムを図１３に示す。なお、
酸化物半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物を用いて
形成した酸化物半導体膜（以下、ＩＧＺＯ（１１１）と示す。）を用いた。また、図１３
には、上記４つのモデルのバンドダイアグラムに加え、ＩＧＺＯ（１１１）のバンドダイ
アグラムも合わせて明示している。なお、図１３の数値の単位はｅＶである。
図１３において、各遷移レベルの値は、ＳｉＯ２の価電子帯上端を基準（０．０ｅＶ）
とした値を示している。なお、ここではＳｉＯ２の電子親和力として文献値を用いたが、
ＳｉＯ２とＩＧＺＯ（１１１）を接合した場合の各々のバンドの位置関係は、実際にはＳ
ｉＯ２の電子親和力の影響を受ける場合がある。
また、モデルの電荷が＋１の状態と０の状態を遷移する遷移レベルを（＋／０）と表記
し、モデルの電荷が０の状態と−１の状態を遷移する遷移レベルを（０／−）と表記する
。
図１３において、ＳｉＯ２内にＮＯ２分子を導入したモデルでは、ＩＧＺＯ（１１１）
のバンドギャップ内に相当する位置に（＋／０）及び（０／−）の２つの遷移レベルが存
在し、電子のトラップ・デトラップに関与する可能性があることを示唆する。また、Ｓｉ
Ｏ２にＮＯ分子を導入したモデル、及びＮ原子を導入したモデルでは、いずれもＩＧＺＯ
（１１１）のバンドギャップ内に相当する位置に（＋／０）の遷移レベルが存在する。一
方、ＳｉＯ２内にＮ２Ｏ分子を導入したモデルの遷移レベルは、いずれもＩＧＺＯ（１１
１）のバンドギャップよりも外側に存在し、フェルミ準位の位置に関わらず中性分子とし
て安定に存在することが推察される。
以上の結果から、トランジスタのしきい値電圧のプラスシフトの要因である電子のトラ
ップ・デトラップに関与する、窒素を含む格子間分子は、ＩＧＺＯ（１１１）のバンドギ
ャップ内の伝導帯よりの位置に遷移レベルを有する分子である。ここでは、ＩＧＺＯ（１
１１）のバンドギャップ内の伝導帯よりの位置に遷移レベルを有する分子は、ＮＯ２分子
またはＮＯ分子、若しくはその両方である可能性が高いことが強く示唆される。
＜１−２． ＥＳＲシグナルの検証＞
上記遷移レベルの計算結果を受け、以下ではＮＯ２分子のＥＳＲシグナルを計算にて求
めた。また、ここではＳｉＯ２内のＯ原子にＮ原子が置換したモデルについても同様の検
証を行った。
ここで、Ｎ原子は電子が７個、Ｏ原子は電子が８個存在するため、ＮＯ２分子は電子が
開殻構造となる。したがって、中性のＮＯ２分子は孤立電子を有するため、ＥＳＲで測定
することが可能である。また、ＳｉＯ２中のＯ原子にＮ原子が置換した場合、Ｎ原子の周
りにＳｉが２つしかない状況となり、Ｎはダングリングボンドを有するため、同様にＥＳ
Ｒで測定することが可能である。また、１４Ｎはその核スピンが１であるため、１４Ｎが
関与するＥＳＲシグナルのピークは３つにスプリットする。このとき、ＥＳＲシグナルの
スプリット幅は超微細結合定数である。
そこで、酸化物絶縁膜におけるＥＳＲシグナルが３つにスプリットする起源が、ＮＯ２
分子に起因するのか、またはＳｉＯ２内のＯ原子を置換したＮ原子に起因するのか、を計
算により検証した。なお、ＳｉＯ２の結晶構造をモデルとして用いた場合、計算量が膨大
となるため、ここでは図１４に示すような２種類のクラスタ構造のモデルを用い、これら
に関して構造最適化を行った後、ｇ値と超微細結合定数について計算した。図１４（Ａ）
は中性状態のＮＯ２分子のモデルであり、図１４（Ｂ）は、Ｓｉ−Ｎ−Ｓｉ結合を有する
クラスタモデルである。なお、図１４（Ｂ）に示すモデルでは、Ｓｉ原子の未結合手をＨ
原子で終端したクラスタモデルを用いた。
モデルの構造最適化ならびに構造最適化されたモデルのｇ値及び超微細結合定数の計算
にはＡＤＦ（Ａｍｓｔｅｒｄａｍ Ｄｅｎｓｉｔｙ Ｆｕｎｃｔｉｏｎａｌ ｓｏｆｔｗ
ａｒｅ）を用いた。また、モデルの構造最適化ならびに構造最適化されたモデルのｇ値及
び超微細結合定数の計算共に、汎関数として”ＧＧＡ：ＢＰ”を、基底関数として”ＱＺ
４Ｐ”を、Ｃｏｒｅ Ｔｙｐｅとして”Ｎｏｎｅ”を用いた。また、ｇ値及び超微細結合
定数の計算時には、相対論効果として”Ｓｐｉｎ−Ｏｒｂｉｔ”を考慮し、ＥＳＲ／ＥＰ
Ｒの計算方法として、”ｇ ＆ Ａ−Ｔｅｎｓｏｒ（ｆｕｌｌ ＳＯ）”を選択した。計
算条件を以下に示す。
構造最適化の結果、まず、図１４（Ａ）に示すＮＯ２分子について、Ｎ−Ｏ結合長は０
．１２０５ｎｍ、Ｏ−Ｎ−Ｏ結合角は１３４．１°となった。これはＮＯ２分子について
の実験値である結合長０．１１９７ｎｍ、結合角１３４．３°と近い値となった。また、
図１４（Ｂ）に示すＳｉ−Ｎ−Ｓｉクラスタモデルについては、Ｓｉ−Ｎの結合長は０．
１７２ｎｍ、Ｓｉ−Ｎ−Ｓｉ結合角は１３８．３°となった。これは、第一原理計算によ
りＳｉＯ２結晶中のＯ原子にＮ原子を置換して構造最適化計算を行った後の構造における
、Ｓｉ−Ｎの結合長０．１７０ｎｍ、Ｓｉ−Ｎ−Ｓｉ結合角１３９．０°と同程度であっ
た。
計算したｇ値及び超微細結合定数の値を、以下に示す。
上述のように、超微細結合定数Ａは、ＥＳＲシグナルのピークのスプリット幅に対応す
る。表３より、ＮＯ２分子の超微細結合定数Ａの値は、平均値がほぼ５ｍＴである。一方
、Ｓｉ−Ｎ−Ｓｉクラスタモデルについては、超微細結合定数ＡのうちＡ＿ｘのみ正の値
を取るが、その値は３ｍＴ程度である。
この結果から、ＸバンドのＥＳＲ測定において、３つのシグナルを有し、約５ｍＴの超
微細構造定数を有し、ｇ値が約２であるＥＳＲスペクトルは、ＳｉＯ２結晶中のＮＯ２分
子に起因するものである可能性が高い。なお、３つのシグナルにおいて、中央のシグナル
のｇ値が約２である。
＜１−３． トランジスタの劣化メカニズムの考察＞
以下では、上記の結果をもとに、プラスゲートＢＴストレス試験（＋ＧＢＴ）を行った
ときの、トランジスタのしきい値電圧がプラスシフトする現象について、そのメカニズム
を考察する。
図１５を用いてメカニズムを考察する。図１５には、ゲート（ＧＥ）、ゲート絶縁膜（
ＧＩ）、酸化物半導体膜（ＯＳ）、酸化窒化シリコン膜（ＳｉＯＮ）が順に積層された構
造を示す。ここでは、酸化物半導体膜（ＯＳ）のバックチャネル側である酸化窒化シリコ
ン膜ＳｉＯＮに、窒素酸化物が含まれる場合について説明する。
まず、プラスゲートＢＴストレス試験（＋ＧＢＴ）を行うと、酸化物半導体膜ＯＳのゲ
ート絶縁膜ＧＩ側及び酸化窒化シリコン膜ＳｉＯＮ側の電子密度は大きくなる。なお、酸
化物半導体膜ＯＳの酸化窒化シリコン膜ＳｉＯＮ側は、ゲート絶縁膜ＧＩ側と比較して電
子密度が小さい。酸化窒化シリコン膜ＳｉＯＮに含まれるＮＯ２分子またはＮＯ分子が、
ゲート絶縁膜ＧＩ及び酸化物半導体膜ＯＳの界面、並びに酸化物半導体膜ＯＳと酸化窒化
シリコン膜ＳｉＯＮの界面に拡散すると、プラスゲートＢＴストレス試験（＋ＧＢＴ）に
よって誘起されたゲート絶縁膜ＧＩ側及びバックチャネル側の電子をトラップする。その
結果、トラップされた電子が、ゲート絶縁膜ＧＩ及び酸化物半導体膜ＯＳの界面、並びに
酸化物半導体膜ＯＳ及び酸化窒化シリコン膜ＳｉＯＮの界面近傍に留まるため、トランジ
スタのしきい値電圧がプラス方向にシフトする。
すなわち、酸化物半導体膜と接する酸化窒化シリコン膜において、含有する窒素酸化物
の濃度が低いほどトランジスタのしきい値電圧の変動を抑制することができる。ここで、
酸化物半導体膜と接する酸化窒化シリコン膜としては、バックチャネル側に接する保護膜
、及びゲート絶縁膜などがある。窒素酸化物の含有量が極めて低い酸化窒化シリコン膜を
、酸化物半導体膜と接して設けることにより、極めて信頼性の高いトランジスタを実現す
ることができる。
＜２． ＶｏＨ＞
次に、酸化物半導体膜に含まれる欠損の一つである、酸素欠損Ｖｏ中に位置するＨ原子
（以下、ＶｏＨと表記する。）について説明する。
＜２−１． Ｈの存在形態間のエネルギーと安定性＞
はじめに、酸化物半導体膜に存在するＨの形態のエネルギー差と安定性について、計算
した結果を説明する。ここでは、酸化物半導体膜としてＩｎＧａＺｎＯ４（以下、ＩＧＺ
Ｏ（１１１）と示す。）を用いた。
計算に用いた構造は、ＩＧＺＯ（１１１）の六方晶の単位格子をａ軸及びｂ軸方向に２
倍ずつにした８４原子バルクモデルを基本とした。
バルクモデルにおいて、３個のＩｎ原子及び１個のＺｎ原子と結合したＯ原子１個をＨ
原子に置換したモデルを用意した（図１６（Ａ）参照）。また、図１６（Ａ）において、
ＩｎＯ層におけるａｂ面をｃ軸から見た図を図１６（Ｂ）に示す。３個のＩｎ原子及び１
個のＺｎ原子と結合したＯ原子１個を取り除いた領域を、酸素欠損Ｖｏと示し、図１６（
Ａ）及び図１６（Ｂ）において破線で示す。また、酸素欠損Ｖｏ中に位置するＨ原子をＶ
ｏＨと表記する。
また、バルクモデルにおいて、３個のＩｎ原子及び１個のＺｎ原子と結合したＯ原子１
個を取り除き、酸素欠損（Ｖｏ）を形成する。該Ｖｏ近傍で、ａｂ面に対して１個のＧａ
原子及び２個のＺｎ原子と結合したＯ原子にＨ原子が結合したモデルを用意した（図１６
（Ｃ）参照）。また、図１６（Ｃ）において、ＩｎＯ層におけるａｂ面をｃ軸から見た図
を図１６（Ｄ）に示す。図１６（Ｃ）及び図１６（Ｄ）において、酸素欠損Ｖｏを破線で
示す。また、酸素欠損Ｖｏを有し、且つ酸素欠損Ｖｏ近傍で、ａｂ面に対して１個のＧａ
原子及び２個のＺｎ原子と結合したＯ原子に結合したＨ原子を有するモデルをＶｏ＋Ｈと
表記する。
上記２つのモデルに対して、格子定数を固定しての最適化計算を行い、全エネルギーを
算出した。なお、全エネルギーの値が小さいほどその構造はより安定といえる。
計算には、第一原理計算ソフトウェアＶＡＳＰ（Ｔｈｅ Ｖｉｅｎｎａ Ａｂ ｉｎｉ
ｔｉｏ ｓｉｍｕｌａｔｉｏｎ ｐａｃｋａｇｅ）を用いた。計算条件を表４に示す。
電子状態擬ポテンシャルにはＰＡＷ（Ｐｒｏｊｅｃｔｏｒ Ａｕｇｍｅｎｔｅｄ Ｗａ
ｖｅ）法により生成されたポテンシャルを、汎関数にはＧＧＡ／ＰＢＥ（Ｇｅｎｅｒａｌ
ｉｚｅｄ−Ｇｒａｄｉｅｎｔ−Ａｐｐｒｏｘｉｍａｔｉｏｎ／Ｐｅｒｄｅｗ−Ｂｕｒｋｅ
−Ｅｒｎｚｅｒｈｏｆ）を用いた。
また、計算により算出された２つのモデルの全エネルギーを表５に示す。
表５より、ＶｏＨの方がＶｏ＋Ｈよりも全エネルギーが０．７８ｅＶ小さい。よって、
ＶｏＨの方がＶｏ＋Ｈよりも安定であるといえる。したがって、酸素欠損（Ｖｏ）にＨ原
子が近づくと、Ｈ原子はＯ原子と結合するよりも、酸素欠損（Ｖｏ）中に取り込まれやす
いと考えられる。
＜２−２． ＶｏＨの熱力学的状態＞
次に、酸素欠損（Ｖｏ）中にＨ原子が取り込まれたＶｏＨの熱力学的状態に関して、電
子状態計算を用いて評価した結果を説明する。
ＩＧＺＯ（１１１）に含まれる欠陥ＶｏＨについて、（ＶｏＨ）＋、（ＶｏＨ）−、（
ＶｏＨ）０それぞれの形成エネルギーを計算した。なお、（ＶｏＨ）＋は電子を１つ放出
した状態を示し、（ＶｏＨ）−は電子を１つ捕獲した状態を示し、（ＶｏＨ）０は電子の
移動のない状態を示す。
計算には、第一原理計算ソフトウェアＶＡＳＰを用いた。計算条件を表６に示す。また
、計算に用いたモデルの構造を図１９に示す。なお、形成エネルギーの評価は、数式２に
示す反応を想定して算出した。また、電子状態擬ポテンシャル計算にはＰＡＷ法により生
成されたポテンシャルを、汎関数にはＨｅｙｄ−Ｓｃｕｓｅｒｉａ−Ｅｒｎｚｅｒｈｏｆ
（ＨＳＥ） ＤＦＴハイブリッド汎関数（ＨＳＥ０６）を用いた。また、酸素欠損の形成
エネルギーの算出では酸素欠損濃度の希薄極限を仮定し、電子及び正孔の伝導帯、価電子
帯への過剰な広がりを補正してエネルギーを算出した。また、完全結晶の価電子帯上端を
エネルギー原点とし、欠陥構造に起因する価電子帯のズレは、平均静電ポテンシャルを用
いて補正した。
本計算で得られた形成エネルギーを図２０に示す。
図２０（Ａ）に、（ＶｏＨ）＋、（ＶｏＨ）−、（ＶｏＨ）０それぞれの形成エネルギ
ーを示す。横軸はフェルミ準位であり、縦軸は形成エネルギーである。点線は（ＶｏＨ）
＋の形成エネルギーを示し、実線は（ＶｏＨ）０の形成エネルギーを示し、破線は（Ｖｏ
Ｈ）−の形成エネルギーを示す。また、ＶｏＨの電荷が、（ＶｏＨ）＋から（ＶｏＨ）０
を経て（ＶｏＨ）−に変わる遷移レベルをε（＋／−）と示す。
図２０（Ｂ）に、ＶｏＨの熱力学的遷移レベルを示す。計算結果から、ＩｎＧａＺｎＯ
４のエネルギーギャップは２．７３９ｅＶであった。また、価電子帯のエネルギーを０ｅ
Ｖとすると、遷移レベル（ε（＋／−））は２．６２ｅＶであり、伝導帯の直下に存在す
る。このことから、フェルミ準位がエネルギーギャップ内に存在する場合、ＶｏＨの荷電
状態は常に＋１であり、ＶｏＨはドナーとなると考えられる。すなわち、酸素欠損（Ｖｏ
）中にＨ原子が取り込まれることにより、ＩＧＺＯ（１１１）がｎ型になることが分かる
。
次に、キャリア（電子）密度と欠陥（ＶｏＨ）密度の関係を評価した結果を図２１に示
す。
図２１より、欠陥（ＶｏＨ）密度が増加することで、キャリア密度が増加することがわ
かる。
以上のことから、ＩＧＺＯ（１１１）中のＶｏＨは、ドナーとなることが分かった。ま
た、ＶｏＨの密度が高くなると、ＩＧＺＯ（１１１）はｎ型となることがわかった。
＜３． 酸化物半導体膜におけるＤＯＳ、及びＤＯＳとなる元素の関係を説明するモデル
＞
酸化物半導体膜内部、及び酸化物半導体膜と外部との界面近傍において、ＤＯＳ（Ｄｅ
ｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が存在すると、酸化物半導体膜を有するトランジスタ
を劣化させる要因などとなる。酸化物半導体膜内部、及びその界面近傍のＤＯＳは、酸素
（Ｏ）、酸素欠損（Ｖｏ）、水素（Ｈ）、及び窒素酸化物（ＮＯｘ）の位置や結合関係に
よって説明することができる。以下、モデルの概要を説明する。
トランジスタに安定した電気特性を付与するためには、酸化物半導体膜内部、及びその
界面近傍にＤＯＳをより少なくすること（高純度真性化）が重要である。そのＤＯＳを低
減するためには、酸素欠損、水素、及び窒素酸化物を低減することが必要となる。
図２２は、酸化物半導体膜内部、及びその界面近傍のＤＯＳを示すバンド構造である。
以下では、酸化物半導体膜が、インジウム、ガリウム及び亜鉛を有する酸化物半導体膜（
ＩＧＺＯ（１１１））である場合について説明する。
まず、一般に、ＤＯＳには、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ
）と深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）とがある。なお、本明細書にお
いて、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）は、伝導帯下端のエネ
ルギー（Ｅｃ）とミッドギャップ（ｍｉｄ ｇａｐ）との間にあるＤＯＳのことをいう。
従って、例えば、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）は、伝導帯
下端のエネルギーの近くに位置する。また、本明細書において、深い位置のＤＯＳ（ｄｅ
ｅｐ ｌｅｖｅｌ ＤＯＳ）は、価電子帯上端のエネルギー（Ｅｖ）とミッドギャップと
の間にあるＤＯＳのことをいう。従って、例えば、深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖ
ｅｌ ＤＯＳ）は、価電子帯上端のエネルギーよりもミッドギャップの近くに位置する。
酸化物半導体膜において、浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）
は２種類ある。１つ目の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）は、
酸化物半導体膜の表面近傍（絶縁膜（Ｉｎｓｕｌａｔｏｒ）との界面またはその近傍）の
ＤＯＳ（ｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳ）である。２つ目の浅い位置のＤＯＳ
（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）は、酸化物半導体膜内部のＤＯＳ（ｂｕｌｋ
ｓｈａｌｌｏｗ ＤＯＳ）である。一方、深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ Ｄ
ＯＳ）としては、酸化物半導体膜内部のＤＯＳ（ｂｕｌｋ ｄｅｅｐ ＤＯＳ）がある。
これらのＤＯＳは、以下のように作用する可能性がある。まず、酸化物半導体膜の表面
近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳは、伝導帯下端から浅い位置にある。こ
のため、ｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳにおいて、電荷の捕獲及び消失が容易
に起こりうる。一方、酸化物半導体膜内部のｂｕｌｋ ｓｈａｌｌｏｗ ＤＯＳは、酸化
物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳと比べると伝導帯下端
から深い位置にある。このため、ｂｕｌｋ ｓｈａｌｌｏｗ ＤＯＳにおいて、電荷の消
失が起こりにくい。
以下では、酸化物半導体膜にＤＯＳを作る原因元素について説明する。
例えば、酸化物半導体膜上に酸化シリコン膜を形成する場合、酸化シリコン膜中に酸化
物半導体膜に含まれるインジウムが入り込み、シリコンと置換することで、浅い位置のＤ
ＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）を作る場合がある。
また、例えば、酸化物半導体膜および酸化シリコン膜の界面では、酸化物半導体膜に含
まれるインジウムと酸素との結合が切れ、当該酸素とシリコンとの結合が生じる。これは
、シリコンと酸素との結合エネルギーがインジウムと酸素との結合エネルギーよりも高い
こと、及びシリコン（４価）がインジウム（３価）よりも価数が多いことに起因する。そ
して、酸化物半導体膜に含まれる酸素がシリコンに奪われることによって、インジウムと
結合していた酸素のサイトは酸素欠損となる。また、この現象は、表面だけでなく、酸化
物半導体膜内部にシリコンが入っていった場合も、同様に生じる。これらの酸素欠損は、
深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）を形成する。
また、シリコンだけでなく、別の要因によっても、インジウムと酸素との結合が切れる
場合がある。例えば、インジウム、ガリウム及び亜鉛を有する酸化物半導体膜において、
インジウムと酸素との結合は、ガリウムや亜鉛と酸素との結合よりも弱くて切れやすい。
そのため、例えば、プラズマによるダメージやスパッタ粒子によるダメージなどによって
も、インジウムと酸素との結合が切れ、酸素欠損が生じうる。この酸素欠損は、深い位置
のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）を形成する。
これらの深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）は、正孔を捕獲すること
ができるため、正孔トラップ（正孔捕獲中心）となる。つまり、この酸素欠損が、酸化物
半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳを形成する。酸素欠損は、ｂｕｌｋ ｄｅｅ
ｐ ＤＯＳを形成するため、酸化物半導体膜の不安定要因となる。
また、これらの酸素欠損による深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）は
、以下で説明するように、酸化物半導体膜内部のｂｕｌｋ ｓｈａｌｌｏｗ ＤＯＳを形
成するための要因の一つとなる。
酸化物半導体膜中の酸素欠損は、水素を捕獲することで準安定状態となる。つまり、深
い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）であり、正孔を捕獲することができる
酸素欠損が、水素を捕獲すると、ｂｕｌｋ ｓｈａｌｌｏｗ ＤＯＳを形成し、準安定状
態となる。本実施の形態に示す＜ＶｏＨの熱力学的状態＞で述べたように、酸素欠損は水
素を捕獲すると、中性またはプラスに帯電する。すなわち、酸化物半導体膜内部のｂｕｌ
ｋ ｓｈａｌｌｏｗ ＤＯＳの一つであるＶｏＨが電子を放出して、中性またはプラスに
帯電するため、トランジスタの特性に影響を与える。
なお、酸素欠損がトランジスタの特性に対して悪影響を及ぼさないようにするためには
、酸素欠損の密度を低減することが重要となる。そこで、酸化物半導体膜に過剰な酸素を
供給することで、即ち酸素欠損を過剰酸素で埋めることで、酸化物半導体膜の酸素欠損の
密度を低減することができる。つまり、酸素欠損は、過剰酸素が入ることで安定状態とな
る。例えば、酸化物半導体膜の内部、または酸化物半導体膜の界面近傍に設けられた絶縁
膜中に、過剰酸素を有せしめると、該過剰酸素が酸化物半導体膜の酸素欠損を埋めること
が可能であり、酸化物半導体膜の酸素欠損を効果的に消滅または低減することができる。
このように、酸素欠損は、水素または酸素のいずれかによって、準安定状態または安定
状態となる。
また、本実施の形態に示す＜酸化物絶縁膜中のＮＯｘの遷移レベルについて＞で述べた
ように、ＮＯｘであるＮＯまたはＮＯ２が、酸化物半導体膜に含まれる電子を捕獲する。
ＮＯｘであるＮＯまたはＮＯ２は、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａ
ｌｌｏｗ ＤＯＳの一つであるため、酸化物半導体膜の界面近傍に設けられた絶縁膜中に
ＮＯｘが含まれることで、トランジスタの特性に影響を与える。
なお、ＮＯｘがトランジスタの特性に対して悪影響を及ぼさないようにするためには、
酸化物半導体膜の界面近傍に設けられた絶縁膜に含まれるＮＯｘの含有量を低減すること
が重要となる。
＜３−１． 酸化物半導体膜を有するトランジスタの暗状態におけるヒステリシス劣化モ
デル＞
次に、酸化物半導体膜を有するトランジスタの劣化のメカニズムについて述べる。酸化
物半導体膜を有するトランジスタは、光が照射されている場合と、光が照射されていない
場合とで、特性が劣化するときの挙動が異なる。光が照射されている場合は、酸化物半導
体膜内部の深い位置のＤＯＳ（ｂｕｌｋ ｄｅｅｐ ＤＯＳ）が大きく影響する可能性が
ある。光が照射されていない場合は、酸化物半導体膜の表面近傍（絶縁膜（Ｉｎｓｕｌａ
ｔｏｒ）との界面またはその近傍）の浅い位置のＤＯＳ（ｓｕｒｆａｃｅ ｓｈａｌｌｏ
ｗ ＤＯＳ）が関係している可能性がある。
そこで、まず、酸化物半導体膜を有するトランジスタに光が照射されていない場合（暗
状態）について述べる。暗状態では、酸化物半導体膜の表面近傍（絶縁膜（Ｉｎｓｕｌａ
ｔｏｒ）との界面またはその近傍）の浅い位置のＤＯＳ（ｓｕｒｆａｃｅ ｓｈａｌｌｏ
ｗ ＤＯＳ）による電荷の捕獲、放出の関係から、トランジスタの劣化メカニズムについ
て説明することができる。なお、ここでは、酸化物半導体膜の界面近傍に設けられた絶縁
膜として、ゲート絶縁膜を用いて説明する。
酸化物半導体膜を有するトランジスタに対し、暗状態においてゲートＢＴ（ｂｉａｓ
ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験を繰り返し行った場合のしきい値電圧（Ｖｔｈ）
の変化を図２３に示す。図２３より、プラスゲートＢＴストレス試験（＋ＧＢＴ）を行う
ことでしきい値電圧はプラス方向へと変化する。次に、マイナスゲートＢＴストレス試験
（−ＧＢＴ）を行うと、しきい値電圧はマイナス方向へと変化して、初期値（Ｉｎｉｔｉ
ａｌ）と同程度のしきい値電圧となる。このように、プラスゲートＢＴストレス試験と、
マイナスゲートＢＴストレス試験とを交互に繰り返し行うと、しきい値電圧が上下に変化
する（ヒステリシスが生じる）。つまり、光を照射しない状態において、マイナスゲート
ＢＴストレス試験と、プラスゲートＢＴストレス試験とを繰り返し行うと、しきい値電圧
はプラス方向とマイナス方向へと、繰り返しシフトするが、全体としては、一定の範囲内
での変化にとどまることがわかった。
このような暗状態でのゲートＢＴストレス試験におけるトランジスタのしきい値電圧の
変化は、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳによって
説明することができる。図２４に、酸化物半導体膜を含むバンド構造と、バンド構造に対
応するフローチャートを示す。
ゲートＢＴストレスの印加前（ゲート電圧（Ｖｇ）は０）は、酸化物半導体膜の表面近
傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳは、フェルミ準位（Ｅｆ）よりもエネルギ
ーが高く、電子が捕獲されていないため電気的に中性である（図２４のステップＳ１０１
）。ステップＳ１０１において測定したしきい値電圧を、ゲートＢＴストレスの印加前の
初期値とする。
次に、プラスゲートＢＴストレス試験（暗状態）を行う。プラスのゲート電圧を印加す
ることで、伝導帯のバンドが曲がり、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈ
ａｌｌｏｗ ＤＯＳがフェルミ準位よりも低いエネルギーとなる。その結果、酸化物半導
体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳには電子が捕獲され、マイナ
スに帯電する（図２４のステップＳ１０２）。
次に、ストレスを止め、ゲート電圧を０にする。ゲート電圧を０にすることで、酸化物
半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳがフェルミ準位よりも高
いエネルギーとなる。ところが、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌ
ｌｏｗ ＤＯＳに捕獲された電子が放出するまでに長い時間を要する。そのため、酸化物
半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳはマイナスに帯電したま
まとなる（図２４のステップＳ１０３）。このとき、トランジスタのチャネル形成領域に
はゲート電圧のほかに、マイナスの電圧が印加され続けている状態となる。従って、トラ
ンジスタをオンするために、初期値よりも高いゲート電圧を印加しなくてはならず、しき
い値電圧はプラス方向に変化する。つまり、ノーマリーオフ化しやすくなる可能性がある
。
次に、マイナスゲートＢＴストレス試験（暗状態）を行い、マイナスのゲート電圧を印
加する。マイナスのゲート電圧を印加することで、伝導帯のバンドが曲がり、酸化物半導
体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳがさらに高いエネルギーとな
る。そのため、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳに
捕獲された電子が放出され、電気的に中性となる（図２４のステップＳ１０４）。
次に、ストレスを止め、ゲート電圧を０にする。このとき、酸化物半導体膜の表面近傍
のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳは、すでに電子を放出しているため、電気的
に中性である（ステップＳ１０１）。そのため、しきい値電圧は、プラス方向に変化し、
結果として、ゲートＢＴストレスの印加前の初期値に戻る。つまり、暗状態で、マイナス
ゲートＢＴストレス試験と、プラスゲートＢＴストレス試験とを繰り返し行うと、しきい
値電圧はプラス方向とマイナス方向へと、繰り返し変化していく。しかし、酸化物半導体
膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳにおいて、プラスゲートＢＴス
トレス試験時に捕獲された電子が、マイナスゲートＢＴストレス試験時に放出されるため
、全体としては、しきい値電圧は一定の範囲内で変化することがわかった。
以上のように、暗状態におけるゲートＢＴストレス試験によるトランジスタのしきい値
電圧の変化は、酸化物半導体膜の表面近傍のｓｕｒｆａｃｅ ｓｈａｌｌｏｗ ＤＯＳを
理解することによって説明することができる。
＜３−２． 酸化物半導体膜を有するトランジスタの明状態における劣化モデル＞
次に、光が照射されている場合（明状態）における劣化のメカニズムについて述べる。
明状態では、酸化物半導体膜内部の深い位置のＤＯＳ（ｂｕｌｋ ｄｅｅｐ ＤＯＳ）に
よる電荷の捕獲、放出の関係から、トランジスタの劣化のメカニズムについて説明するこ
とができる。
酸化物半導体膜を有するトランジスタに対し、明状態においてゲートＢＴストレス試験
を繰り返し行った場合のしきい値電圧（Ｖｔｈ）の変化を図２５に示す。図２５より、し
きい値電圧（Ｖｔｈ）は初期値（Ｉｎｉｔｉａｌ）からマイナス方向へ変化する。
図２５では、はじめに、しきい値電圧の初期値として、ゲートＢＴストレスを加えずに
、暗状態において測定した結果をプロットした。次に、ゲートＢＴストレスを加えずに、
明状態において、しきい値電圧を測定した。その結果、暗状態でのしきい値電圧と比べて
、明状態でのしきい値電圧は、マイナス方向に大きく変化することがわかった。これは、
光を照射することによって、電子及び正孔（ホール）が生成され、生成された電子が伝導
帯へ励起されることが一要因として考えられる。つまり、ゲートＢＴストレスを加えない
場合であっても、光の照射によって、酸化物半導体膜を有するトランジスタのしきい値電
圧は、マイナス方向へシフトし、ノーマリーオン化しやすくなるといえる。この場合、酸
化物半導体膜のエネルギーギャップが大きいほど、または、ギャップ内のＤＯＳが少ない
ほど、励起される電子は少なくなる。そのため、そのような場合は、光の照射のみによる
しきい値電圧の変化は小さくなる。
次に、光を照射したままの状態で、マイナスゲートＢＴストレス試験（−ＧＢＴ）を行
うと、しきい値電圧はさらにマイナス方向に変化した。
その後、光を照射したままの状態で、プラスゲートＢＴストレス試験（＋ＧＢＴ）を行
うと、しきい値電圧はプラス方向に変化した。
さらに、光を照射したままの状態で、マイナスゲートＢＴストレス試験と、プラスゲー
トＢＴストレス試験とを繰り返し行っていくと、しきい値電圧はプラス方向とマイナス方
向へと、繰り返し変化しながら、全体としては、徐々にマイナス方向へ変化していくこと
がわかった。
以上に示した明状態でのゲートＢＴストレス試験（プラスゲートＢＴとマイナスゲート
ＢＴの繰り返し試験）において、トランジスタのしきい値電圧が変化していくメカニズム
について、図２６及び図２７に示すバンド構造を用いて説明する。図２６及び図２７では
、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳ、及びゲート絶縁膜中の非架橋酸素
正孔捕獲中心（ＮＢＯＨＣ１及びＮＢＯＨＣ２）を用いて説明する。なお、非架橋酸素正
孔捕獲中心（ＮＢＯＨＣ１）は、非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）よりも、酸化
物半導体膜との界面に近い位置（表面側）にある非架橋酸素正孔捕獲中心（ＮＢＯＨＣ）
である。
ゲートＢＴストレスの印加と光の照射とを行う前（ゲート電圧（Ｖｇ）は０）、酸化物
半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳは、フェルミ準位（Ｅｆ）よりもエネルギー
が低く、正孔が捕獲されていないため電気的に中性である（図２６のステップＳ１１１）
。このとき、暗状態で測定したしきい値電圧を、暗状態の初期値とする。
次に、ゲートＢＴストレスを加えずに、酸化物半導体膜に光を照射すると、電子及び正
孔が生成される（図２６のステップＳ１１２）。生成された電子は、伝導帯に励起され、
しきい値電圧をマイナス方向へ変化させる（以降のステップでは電子を省略して示す。）
。また、正孔が生成されることで、正孔の擬フェルミ準位（Ｅｆｐ）が下がる。正孔の擬
フェルミ準位（Ｅｆｐ）が下がることで、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ Ｄ
ＯＳに正孔が捕獲される（図２６のステップＳ１１３）。従って、ゲートＢＴストレスを
加えずに、光を照射すると、暗状態のときと比べて、しきい値電圧がマイナス方向に変化
し、ノーマリーオン化しやすくなる可能性がある。
次に、光を照射したままの状態で、マイナスゲートＢＴストレス試験を行うと、電界勾
配が生じ、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳに捕獲された正孔が、ゲー
ト絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）に注入される（図２６のステップ
Ｓ１１４）。さらに、電界により、ゲート絶縁膜のさらに内部の非架橋酸素正孔捕獲中心
（ＮＢＯＨＣ２）へも正孔の一部が移動する（図２７のステップＳ１１５）。ゲート絶縁
膜中で非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）から非架橋酸素正孔捕獲中心（ＮＢＯＨ
Ｃ２）への正孔の移動は、電界を印加する時間が長いほど進行する。ゲート絶縁膜中の非
架橋酸素正孔捕獲中心（ＮＢＯＨＣ１及びＮＢＯＨＣ２）の正孔は、プラスの固定電荷と
して振る舞うため、しきい値電圧をマイナス方向に変化させ、ノーマリーオン化しやすく
なる。
なお、ここでは、理解を容易にするため、光照射とマイナスゲートＢＴストレス試験と
を異なるステップに分けて示したが、これに限定して解釈されるものではない。例えば、
ステップＳ１１２乃至ステップＳ１１５が、並行して起こるステップであると考えても構
わない。
次に、光を照射したままの状態でプラスゲートＢＴストレス試験を行う。プラスのゲー
ト電圧を印加することによって、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳに捕
獲された正孔、及びゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）の正孔が
放出される（図２７のステップＳ１１６）。その結果、しきい値電圧はプラス方向に変化
する。ただし、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）は、ゲート絶
縁膜の内部の深い位置であるため、明状態でプラスゲートＢＴストレス試験を行ったとし
ても、直接正孔が放出されることはほとんど起こりえない。ゲート絶縁膜中の非架橋酸素
正孔捕獲中心（ＮＢＯＨＣ２）の正孔を放出するためには、一度、表面側にある非架橋酸
素正孔捕獲中心（ＮＢＯＨＣ１）に移動しなくてはならない。ゲート絶縁膜中の非架橋酸
素正孔捕獲中心（ＮＢＯＨＣ２）から非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）への正孔
の移動は、電界を印加した時間に応じて少しずつ起こる。従って、しきい値電圧のプラス
方向への変化量も小さく、初期値まで戻り切らない。
また、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）と、酸化物半導体膜
内部のｂｕｌｋ ｄｅｅｐ ＤＯＳとの間でも、正孔のやりとりが起こる。しかし、酸化
物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳには、既に多くの正孔が捕獲されている状
態となっているため、酸化物半導体膜及びゲート絶縁膜全体の帯電量はほとんど減少しな
い可能性がある。
次に、再び、光を照射したままの状態で、マイナスゲートＢＴストレス試験を行うと、
電界勾配が生じ、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳに捕獲された正孔が
、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）に注入される。また、電界
により、ゲート絶縁膜のさらに内部の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）へも正孔
の一部が注入される（図２７のステップＳ１１７）。なお、ゲート絶縁膜中の非架橋酸素
正孔捕獲中心（ＮＢＯＨＣ２）は、ステップＳ１１５で入った正孔が放出せずに残ったま
まの状態である。そのため、さらに正孔が注入されることで、固定電荷として振る舞う正
孔数はさらに増える。しきい値電圧をさらにマイナス方向に変化させ、よりノーマリーオ
ン化しやすくなる。
次に、光を照射したままの状態でプラスゲートＢＴストレス試験を行うと、プラスのゲ
ート電圧を印加することによって、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳに
捕獲された正孔、及びゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１）の正孔
が放出される（図２７のステップＳ１１８）。その結果、しきい値電圧はプラス方向に変
化する。ただし、ゲート絶縁膜中の非架橋酸素正孔捕獲中心（ＮＢＯＨＣ２）の正孔は、
ほとんど放出されない。従って、しきい値電圧のプラス方向への変化量も小さく、初期値
まで戻り切らない。
以上のように、明状態において、マイナスゲートＢＴストレス試験とプラスゲートＢＴ
ストレス試験とを繰り返し行うことによって、しきい値電圧はプラス方向とマイナス方向
へと、繰り返し変化しながら、全体としては、徐々にマイナス方向へ変化していくものと
考えられる。
以上のように、明状態でのゲートＢＴストレス試験におけるトランジスタのしきい値電
圧の変化は、酸化物半導体膜内部のｂｕｌｋ ｄｅｅｐ ＤＯＳ、及びゲート絶縁膜中の
非架橋酸素正孔捕獲中心（ＮＢＯＨＣ１及びＮＢＯＨＣ２）を理解することによって説明
することができる。
＜３−３． 酸化物半導体膜の脱水化及び脱水素化、ならびに加酸素化のプロセスモデル
＞
トランジスタに安定した電気特性を付与するためには、酸化物半導体膜内部、及びその
界面近傍にＤＯＳをより少なくすること（高純度真性化）が重要である。以下では、酸化
物半導体膜の高純度真性化のプロセスモデルについて説明する。そこで、まずは、酸化物
半導体膜の、脱水化及び脱水素化について説明し、次に、酸素欠損（Ｖｏ）を酸素で埋め
ることによる加酸素化について説明する。
なお、高純度真性化のプロセスモデルについて説明する前に、酸化物半導体膜の酸素欠
損がどの位置に生じやすいかを説明する。インジウム、ガリウム及び亜鉛を有する酸化物
半導体膜において、ガリウムと酸素との結合、亜鉛と酸素との結合に比べ、インジウムと
酸素との結合が最も切れやすい。従って、以下では、インジウムと酸素との結合が切れ、
酸素欠損が形成されるモデルについて説明する。
インジウムと酸素との結合が切れると、酸素が脱離し、インジウムと結合していた酸素
のサイトが酸素欠損となる。酸素欠損は、酸化物半導体膜の深い位置のＤＯＳ（ｄｅｅｐ
ｌｅｖｅｌ ＤＯＳ）を形成する。酸化物半導体膜の酸素欠損は、不安定であるため、
酸素または水素を捕獲することで安定化を図る。そのため、酸素欠損の近くに水素がある
と、酸素欠損が水素を捕獲することでＶｏＨとなる。ＶｏＨは、酸化物半導体膜の浅い位
置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）を形成する。
次に、酸化物半導体膜のＶｏＨに酸素が近づいてくると、酸素は、ＶｏＨから水素を奪
い、水酸基（ＯＨ）の状態で、水素を脱離させる（図２８（Ａ）及び図２８（Ｂ）参照。
）。酸素は、加熱処理などによって酸化物半導体膜中を移動することで近づいてくる。
さらに、脱離した水酸基は、別の酸化物半導体膜のＶｏＨに近づくと、ＶｏＨから水素
を奪い、水分子（Ｈ２Ｏ）の状態で、さらに水素を脱離させる（図２８（Ｃ）及び図２８
（Ｄ）参照。）。以上のように、１つの酸素は、酸化物半導体膜の２つの水素を脱離させ
る。これを、酸化物半導体膜の脱水化及び脱水素化と呼ぶ。脱水化及び脱水素化によって
、酸化物半導体膜の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）が低減さ
れ、深い位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）が形成される。
次に、酸化物半導体膜の酸素欠損に酸素が近づいてくると、酸素は、酸素欠損に捕獲さ
れ、酸素欠損を低減させる（図２８（Ｅ）及び図２８（Ｆ）参照。）。これを、酸化物半
導体膜の加酸素化と呼ぶ。加酸素化によって、酸化物半導体膜の深い位置のＤＯＳ（ｄｅ
ｅｐ ｌｅｖｅｌ ＤＯＳ）を低減することができる。
以上のようにして、酸化物半導体膜の脱水化及び脱水素化、ならびに加酸素化を行うと
、酸化物半導体膜の浅い位置のＤＯＳ（ｓｈａｌｌｏｗ ｌｅｖｅｌ ＤＯＳ）及び深い
位置のＤＯＳ（ｄｅｅｐ ｌｅｖｅｌ ＤＯＳ）を低減することができる。これを酸化物
半導体の高純度真性化と呼ぶ。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、トランジスタに含まれる酸化物半導体膜に含まれる不純物と、トラ
ンジスタ特性の劣化について説明する。ここでは、酸化物半導体膜としてＩＧＺＯ（１１
１）を用い、不純物の一つとして炭素を用いて説明する。
＜１． ＩＧＺＯ中の炭素の影響について＞
ＩＧＺＯ（１１１）にＣを導入したモデルについて、電子状態の計算を行った。
計算には、図２９（Ａ）に示すＩＧＺＯ（１１１）結晶モデル（原子数：１１２個）を
用いた。
ここでは、ＩＧＺＯ（１１１）にＣを混入したモデルとして、図２９（Ａ）及び表７の
ように格子間（１）乃至（６）それぞれにＣを配置したモデル、１個のＩｎをＣに置換し
たモデル、１個のＧａをＣに置換したモデル、１個のＺｎをＣに置換したモデル、１個の
ＯをＣに置換したモデルを検討した。
＜１−１． 格子間にＣが配置されたモデル＞
（１）乃至（６）に示す格子間にＣを配置したモデルについては、構造最適化後の全エネ
ルギーを比較することで安定配置を調べた。計算条件を表８に示す。なお、交換相関汎関
数にＧＧＡを適用しているため、バンドギャップは過小評価される傾向にある。
（１）乃至（６）に示す格子間にＣを配置したモデルの構造最適化計算の結果を、表９に
示す。
Ｃの初期位置として格子間を選択したが、構造最適化を行ったところ、（１）、（３）
、（４）の格子間にＣを配置したモデルは、図２９（Ｃ）に示すような、（ＣＯ）Ｏ欠陥
構造となった。なお、「（ＣＯ）Ｏ」は図２９（Ｂ）に示す構造のＯを図２９（Ｃ）に示
すように、ＣＯで置換したことを意味する。（ＣＯ）Ｏ欠陥構造において、Ｃは、Ｏと結
合する。また、Ｃは、原子Ｍ１及びＭ２と結合する。また、Ｏは、Ｍ３及びＭ４と結合す
る。また、（５）、（６）の格子間にＣを配置したモデルは、ＩＧＺＯ（１１１）中の原
子と結合した構造となった。エネルギーを比較すると、格子間よりも（ＣＯ）Ｏ欠陥構造
やＩＧＺＯ（１１１）中の原子と結合した構造の方が安定という結果となった。
次に、当該計算でエネルギーが最も低く、安定だったモデル（（６）にＣを配置したモ
デル）の構造を図３０（Ａ）に示し、状態密度を図３０（Ｂ）に示す。なお、図３０（Ｂ
）において、横軸において、フェルミ準位ＥＦを０ｅＶとし、上半分にｕｐ−ｓｐｉｎ、
下半分にｄｏｗｎ−ｓｐｉｎの状態密度を示す。
図３０（Ａ）に示す構造において、Ｃは１個のＩｎと２個のＯと結合した状態となって
いる。Ｃと同族であるＳｉを格子間に配置したモデルでは、ＳｉはＯとのみ結合した状態
であった。当該結果を参照すると、ＳｉとＣの結合状態の違いは、イオン半径と電気陰性
度の違いにより生じると推測される。また、図３０（Ｂ）において、伝導帯の下端からフ
ェルミ準位ＥＦの間における状態密度を積分したところ、状態密度は電子２個分であった
。フェルミ準位ＥＦは伝導帯下端より電子２個分真空準位側に位置することから、格子間
にＣを配置することで、Ｃより電子が２個放出され、ＩＧＺＯ（１１１）がｎ型化すると
考えられる。
＜１−２． 金属元素をＣで置換したモデル＞
次に、１個のＩｎをＣに置換したモデルの最適構造および状態密度を図３１に示す。な
お、図３１（Ｂ）において、横軸において、フェルミ準位ＥＦを０ｅＶとする。
図３１（Ａ）に示す構造において、Ｃは、３個のＯと結合し、Ｏを頂点とする三角形の
平面内に位置している。また、図３１（Ｂ）に示す状態密度の概形は、欠陥のない場合と
ほぼ同じであるが、フェルミ準位ＥＦが伝導帯下端より電子１個分真空準位側に位置する
ことから、ＩｎをＣに置換することで、Ｃより電子が１個放出され、ＩＧＺＯ（１１１）
がｎ型化すると考えられる。これは、３価のＩｎを４価のＣに置換したためと考えられる
。
次に、１個のＧａをＣに置換したモデルの最適構造および状態密度を図３２に示す。な
お、図３２（Ｂ）において、横軸において、フェルミ準位ＥＦを０ｅＶとする。
図３２（Ａ）に示す構造において、Ｃは４個のＯと結合し、Ｏを頂点とする四面体のほ
ぼ中心に位置している。また、図３２（Ｂ）に示す状態密度の概形は、欠陥のない場合と
ほぼ同じであるが、フェルミ準位ＥＦが伝導帯下端より電子１個分真空準位側に位置する
ことから、ＧａをＣに置換することで、Ｃより電子が１個放出され、ＩＧＺＯ（１１１）
がｎ型化すると考えられる。これは、３価のＧａを４価のＣに置換したためと考えられる
。
次に、１個のＺｎをＣに置換したモデルの最適構造および状態密度を図３３に示す。な
お、図３３（Ｂ）において、横軸において、フェルミ準位ＥＦを０ｅＶとする。
図３３（Ａ）に示す構造おいて、Ｃは３個のＯと結合し、Ｏを頂点とする三角形の平面
内に位置している。また、図３３（Ｂ）に示す状態密度の概形は、欠陥のない場合とほぼ
同じであるが、フェルミ準位ＥＦが伝導帯下端より電子２個分真空準位側に位置すること
から、ＺｎをＣに置換することで、Ｃより電子が２個放出され、ＩＧＺＯ（１１１）がｎ
型化すると考えられる。これは、２価のＺｎを４価のＣに置換したためと考えられる。
＜１−３． ＯをＣで置換したモデル＞
次に、ＣがＯと置き換わるかを検討した。１個のＯをＣに置換する場合、Ｏサイトは結
合相手である金属の組み合わせを考慮すると４箇所あるので、それぞれ置換モデルを作成
し、構造最適化計算を行った。この結果、２個のＧａと１個のＺｎと結合したＯをＣに置
換したモデルがエネルギー的に安定であった。
酸素雰囲気で成膜されたＩＧＺＯ（１１１）はＯが十分に含まれている。酸素を多く含
むＩＧＺＯ（１１１）において、ＣがＯと置換するのに必要なエネルギーを比較するため
、表１０の（１）及び（２）のモデルを検討する。なお、以下の２つのモデルでは、互い
に原子数を一致させた後に、全エネルギーを算出した。計算結果を表１１に示す。
なお、（１）のモデルは、ＩＧＺＯ（１１１）においてＣがＣＯ２として存在するモデ
ルである。また、（２）のモデルは、ＩＧＺＯ（１１１）のＯがＣに置換されたモデルで
ある。
計算の結果、（１）のモデルの方が約１０．８ｅＶ低く、安定であったことから、（２
）のモデルより（１）のモデルの方が生じやすいと考えられる。すなわち、ＣはＯと置き
換わりにくく、ＯがＣと置換するのは不安定と考えられる。
さらに、Ｃの安定配置を調べるため、酸素を多く含むＩＧＺＯ（１１１）を想定し、原
子数が一致するようなモデルにて全エネルギーを算出した。
表１１に示すように、ＩＧＺＯ（１１１）中のＣは、Ｇａとの置換の方が、エネルギー
が低いため、生じやすく、Ｏとの置換が生じにくい、と考えられる。なお、表１０及び表
１１において、「ＩＧＺＯ：Ｃ原子」は、ＩｎＧａＺｎＯ４中において、原子をＣで置換
したことを意味する。
以上の結果から、Ｃが格子間に配置される、またはＣが金属原子（Ｉｎ、Ｇａ、Ｚｎ）
と置換されると、ＩＧＺＯ（１１１）はｎ型になることが分かった。また、ＩＧＺＯ（１
１１）中のＣは、特にＧａと置換されることで、安定であると考えられる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１と異なる構造の半導体装置、及びその作製方法につい
て図面を参照して説明する。本実施の形態に示すトランジスタ５０は、実施の形態１に示
すトランジスタと比較して、トップゲート構造のトランジスタである点が異なる。
＜１．トランジスタの構造＞
図３４（Ａ）乃至図３４（Ｃ）に、トランジスタ５０の上面図及び断面図を示す。図３
４（Ａ）はトランジスタ５０の上面図であり、図３４（Ｂ）は、図３４（Ａ）の一点鎖線
Ａ−Ｂ間の断面図であり、図３４（Ｃ）は、図３４（Ａ）の一点鎖線Ｃ−Ｄ間の断面図で
ある。なお、図３４（Ａ）では、明瞭化のため、基板５１、保護膜５３、ゲート絶縁膜５
９、絶縁膜６３などを省略している。
図３４に示すトランジスタ５０は、保護膜５３上に形成される酸化物半導体膜５５と、
酸化物半導体膜５５に接する一対の電極５７、５８と、酸化物半導体膜５５及び一対の電
極５７、５８に接するゲート絶縁膜５９と、ゲート絶縁膜５９を介して酸化物半導体膜５
５と重なるゲート電極６１とを有する。また、保護膜５３、一対の電極５７、５８、ゲー
ト絶縁膜５９、及びゲート電極６１上に、絶縁膜６３が形成されてもよい。
本実施の形態において、酸化物半導体膜５５と接する膜、代表的には、保護膜５３及び
ゲート絶縁膜５９の少なくとも一方が、窒素を含む酸化物絶縁膜であり、該窒素を含む酸
化物絶縁膜は欠陥量の少ないことを特徴とする。
窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の代表例としては、酸化窒化シリコン膜
、酸化窒化アルミニウム膜等がある。なお、酸化窒化シリコン膜、酸化窒化アルミニウム
とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜、
窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
欠陥量の少ない酸化物絶縁膜は、１００Ｋ以下のＥＳＲで測定して得られたスペクトル
においてｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２
．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグ
ナルが観測される。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値
が２．００１以上２．００３以下の第２のシグナル、及び１．９６４以上１．９６６以下
であるの第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満で
あり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３
未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下
の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１
．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０以上２以
下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては
、一酸化窒素、二酸化窒素等がある。
酸化物半導体膜５５に接する保護膜５３及びゲート絶縁膜５９の少なくとも一方が、上
記のように、窒素酸化物の含有量が少ないと、保護膜５３及びゲート絶縁膜５９と、酸化
物半導体膜５５との界面におけるキャリアのトラップを低減することが可能である。この
結果、半導体装置に含まれるトランジスタのしきい値電圧の変動を低減することが可能で
あり、トランジスタの電気特性の変動を低減することができる。
また、保護膜５３及びゲート絶縁膜５９の少なくとも一方は、ＳＩＭＳで測定される窒
素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下であることが好ましい。この結果、保護膜
５３及びゲート絶縁膜５９の少なくとも一方において、窒素酸化物が生成されにくくなり
、保護膜５３またはゲート絶縁膜５９と、酸化物半導体膜５５との界面におけるキャリア
のトラップを低減することが可能である。また、半導体装置に含まれるトランジスタのし
きい値電圧の変動を低減することが可能であり、トランジスタの電気特性の変動を低減す
ることができる。
以下に、トランジスタ５０の他の構成の詳細について説明する。
基板５１は、実施の形態１に示す基板１１に列挙する基板を適宜用いることができる。
ゲート絶縁膜５９が窒素を含み、且つ欠陥量の少ない酸化物絶縁膜で形成される場合、
保護膜５３は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用い
て形成することができる。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶
縁膜は、加熱処理により酸化物半導体膜に酸素を拡散させることができる。保護膜５３の
代表例としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ガリ
ウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化アルミニウム膜、酸化窒化アルミ
ニウム膜等がある。
保護膜５３は、５０ｎｍ以上、好ましくは２００ｎｍ以上３０００ｎｍ以下、好ましく
は３００ｎｍ以上１０００ｎｍ以下とする。保護膜５３を厚くすることで、保護膜５３の
酸素分子の放出量を増加させることができると共に、保護膜５３及び後に形成される酸化
物半導体膜との界面における界面準位を低減することが可能である。
ここで、「加熱により酸素の一部が脱離する」とは、ＴＤＳ分析にて、酸素原子に換算
しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１
０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。なお、上記ＴＤＳ分析時における基板
温度としては、１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好
ましい。
酸化物半導体膜５５は、実施の形態１に示す酸化物半導体膜１７と同様に形成すること
ができる。
一対の電極５７、５８は、実施の形態１に示す一対の電極１９、２０と同様に形成する
ことができる。
なお、本実施の形態では、一対の電極５７、５８を酸化物半導体膜５５及びゲート絶縁
膜５９の間に設けたが、保護膜５３及び酸化物半導体膜５５の間に設けてもよい。
保護膜５３が、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜で形成される場合、ゲー
ト絶縁膜５９は、例えば酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒
化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜またはＧａ−Ｚ
ｎ系金属酸化物膜などを用いればよく、積層または単層で設ける。なお、酸化物半導体膜
５５との界面特性を向上させるため、ゲート絶縁膜５９において少なくとも酸化物半導体
膜５５と接する領域は酸化物絶縁膜で形成することが好ましい。
また、ゲート絶縁膜５９に、酸素、水素、水等のブロッキング効果を有する絶縁膜を設
けることで、酸化物半導体膜５５からの酸素の外部への拡散と、外部から酸化物半導体膜
５５への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を
有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜
、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム
膜、酸化窒化ハフニウム膜等がある。
また、ゲート絶縁膜５９として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加
されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアル
ミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−
ｋ材料を用いることでトランジスタのゲートリークを低減できる。
ゲート絶縁膜５９は、例えば厚さ５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ
以上３００ｎｍ以下、より好ましくは１５ｎｍ以上１００ｎｍ以下とする。
ゲート電極６１は、実施の形態１に示すゲート電極１３と同様に形成することができる
。
絶縁膜６３は、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは１００ｎｍ以上４００
ｎｍ以下の、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化
アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用
いればよく、積層または単層で設ける。
なお、絶縁膜６３として、保護膜５３のように、化学量論的組成を満たす酸素よりも多
くの酸素を含む酸化窒化物絶縁膜と、水素、水等のブロッキング特性を有する絶縁膜の積
層構造としてもよい。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸
化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸
化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜
、窒化シリコン膜等がある。この結果、加熱処理において、ゲート絶縁膜５９または／及
び保護膜５３を介して、酸素が酸化物半導体膜５５に酸素が供給されるため、ゲート絶縁
膜５９または／及び保護膜５３と、酸化物半導体膜５５との界面準位を低減できる。また
、酸化物半導体膜５５に含まれる酸素欠損量を低減することができる。
＜２．トランジスタの作製方法＞
次に、図３４に示すトランジスタの作製方法について、図３５を用いて説明する。なお
、図３４（Ａ）の一点破線Ａ−Ｂに示すチャネル長方向の断面図、及び一点破線Ｃ−Ｄに
示すチャネル幅方向の断面図を用いて、トランジスタ５０の作製方法を説明する。
図３５（Ａ）に示すように、基板５１上に保護膜５３を形成する。次に、保護膜５３上
に酸化物半導体膜５５を形成する。
保護膜５３は、スパッタリング法、ＣＶＤ法等により形成する。
保護膜５３として、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜を形成する場合、窒
素を含み、且つ欠陥量の少ない酸化物絶縁膜の一例として、酸化窒化シリコン膜をＣＶＤ
法を用いて形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性
気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例として
は、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸
化二窒素、二酸化窒素等がある。
なお、保護膜５３として、加熱により酸素の一部が脱離する酸化物絶縁膜を形成する場
合、加熱により酸素の一部が脱離する酸化物絶縁膜として、成膜ガス中の酸素量が高い条
件を用いたスパッタリング法により形成することが好ましく、酸素、または酸素及び希ガ
スの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を６％以上１
００％以下にすることが好ましい。
また、保護膜５３として、加熱により酸素の一部が脱離する酸化物絶縁膜を形成する場
合、加熱により酸素の一部が脱離する酸化物絶縁膜として、ＣＶＤ法により酸化物絶縁膜
を形成した後、該酸化物絶縁膜に酸素を導入することで、加熱により脱離する酸素量を増
加させることができる。酸化物絶縁膜に酸素を導入する方法としては、イオン注入法、イ
オンドーピング法、プラズマ処理等がある。本実施の形態では、保護膜５３の下に酸化物
半導体膜が設けられていないため、保護膜５３に酸素を導入しても、酸化物半導体膜への
ダメージがない。このため、酸化物半導体膜へのダメージなく、酸化物半導体膜に接する
保護膜５３に酸素を導入することができる。
また、保護膜５３としてＣＶＤ法で酸化物絶縁膜を形成する場合、原料ガス由来の水素
または水が酸化物絶縁膜中に混入される場合がある。このため、ＣＶＤ法で酸化物絶縁膜
を形成した後、脱水素化または脱水化として、加熱処理を行うことが好ましい。
酸化物半導体膜５５は、実施の形態１に示す酸化物半導体膜１７と同様の形成方法を適
宜用いることができる。
また、ＣＡＡＣ−ＯＳ膜に含まれる結晶部の配向を高めるためには、酸化物半導体膜の
下地絶縁膜である、保護膜５３の表面の平坦性を高めることが好ましい。代表的には、保
護膜５３の平均面粗さ（Ｒａ）が１ｎｍ以下、０．３ｎｍ以下、または０．１ｎｍ以下に
できる。
保護膜５３の表面の平坦性を高める平坦化処理としては、化学的機械的研磨（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理、ドライエッチン
グ処理、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、被処理面を陰極
とする電界をかけて、表面の微細な凹凸を平坦化するプラズマ処理（いわゆる逆スパッタ
）等の一または複数を適用することができる。
次に、図３５（Ｂ）に示すように、一対の電極５７、５８を形成する。一対の電極５７
、５８は、実施の形態１に示す一対の電極１９、２０と同様の形成方法を適宜用いること
ができる。または、印刷法またはインクジェット法により一対の電極５７、５８を形成す
ることができる。
次に、図３５（Ｃ）に示すように、ゲート絶縁膜５９及びゲート電極６１を形成する。
スパッタリング法、ＣＶＤ法、蒸着法等で絶縁膜を形成し、該絶縁膜上に、スパッタリン
グ法、ＣＶＤ法、蒸着法等により導電膜を形成する。次に、導電膜上にフォトリソグラフ
ィ工程によりマスクを形成する。次に、該マスクを用いて絶縁膜及び導電膜の一部をエッ
チングして、ゲート絶縁膜５９及びゲート電極６１を形成する。この後、マスクを除去す
る。
ゲート絶縁膜５９となる膜はスパッタリング法、ＣＶＤ法、蒸着法等で形成する。ゲー
ト電極６１となる膜は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
なお、ゲート絶縁膜５９となる膜として窒素を含み、且つ欠陥量の少ない酸化物絶縁膜
を形成する場合、保護膜５３と同様の条件を適宜用いて形成することができる。
次に、図３５（Ｄ）に示すように、基板５１、一対の電極５７、５８、ゲート絶縁膜５
９、及びゲート電極６１上に絶縁膜６３を形成する。絶縁膜６３は、スパッタリング法、
ＣＶＤ法、印刷法、塗布法等を適宜用いて形成することができる。
次に、実施の形態１と同様に、加熱処理を行ってもよい。該加熱処理の温度は、代表的
には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好まし
くは３００℃以上４５０℃以下とする。
以上の工程により、しきい値電圧の変動が低減されたトランジスタを作製することがで
きる。また、電気特性の変動が低減されたトランジスタを作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
＜変形例１＞
実施の形態４に示すトランジスタ５０の変形例について、図３６を用いて説明する。本
変形例で説明するトランジスタは、ゲート絶縁膜または保護膜が積層構造である例につい
て説明する。
図３６（Ａ）に示すトランジスタ５０ａは、保護膜５３が多層構造であることを特徴と
する。具体的には、保護膜５３は、酸化物絶縁膜６５及び酸化物絶縁膜６７が積層され、
酸化物絶縁膜６５は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜
６５であり、酸化物半導体膜５５に接する酸化物絶縁膜６７は、トランジスタ５０の保護
膜５３及びゲート絶縁膜５９の少なくとも一方に用いることが可能な、窒素を含み、且つ
欠陥量の少ない酸化物絶縁膜である。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜６５は、５０ｎｍ以
上、好ましくは２００ｎｍ以上３０００ｎｍ以下、好ましくは３００ｎｍ以上１０００ｎ
ｍ以下とする。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜６５を
厚くすることで、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜６５
の酸素分子の放出量を増加させることができると共に、酸化物絶縁膜６７及び酸化物半導
体膜５５の界面における界面準位を低減することが可能である。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜６５の形成方法とし
ては、保護膜５３で説明した加熱により酸素の一部が脱離する酸化物絶縁膜を適宜用いる
ことができる。
また、酸化物絶縁膜６７は、トランジスタ５０に含まれる保護膜５３及びゲート絶縁膜
５９に列挙した、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の形成方法を用いること
ができる。
なお、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜６５及び酸化
物絶縁膜６７を形成し、酸化物絶縁膜６７上に酸化物半導体膜５５を形成したのち、加熱
処理を行ってもよい。当該加熱処理により、化学量論的組成を満たす酸素よりも多くの酸
素を含む酸化物絶縁膜６５に含まれる酸素の一部を、酸化物絶縁膜６７及び酸化物半導体
膜５５の界面近傍に拡散させることができる。この結果、酸化物絶縁膜６７及び酸化物半
導体膜５５の界面近傍における界面準位を低減することが可能であり、しきい値電圧の変
動を低減できる。
加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以
上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または
窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲
気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれな
いことが好ましい。処理時間は３分乃至２４時間とする。
図３６（Ｂ）に示すトランジスタ５０ｂは、ゲート絶縁膜５９が、酸化物絶縁膜６９及
び窒化物絶縁膜７１が順に積層されており、酸化物半導体膜５５に接する該酸化物絶縁膜
６９は、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜であることを特徴とする。
窒化物絶縁膜７１としては、実施の形態１の変形例１に示す窒化物絶縁膜２９と同様の
膜を用いることが好ましい。この結果、ゲート絶縁膜５９を物理的に厚膜化することがで
きる。よって、トランジスタ５０ｂの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上さ
せて、半導体装置の静電破壊を抑制することができる。
＜変形例２＞
実施の形態４に示すトランジスタ５０の変形例について、図３７を用いて説明する。本
変形例で説明するトランジスタは、一対の電極とゲート絶縁膜の間に酸化物半導体膜を有
する例について説明する。
図３７（Ａ）乃至図３７（Ｃ）は、本発明の一態様の半導体装置が有するトランジスタ
５０ｃの上面図及び断面図である。図３７（Ａ）は上面図であり、図３７（Ｂ）は図３７
（Ａ）中の一点破線Ａ−Ｂにおける断面概略図を示し、図３７（Ｃ）は図３７（Ａ）中の
一点破線Ｃ−Ｄにおける断面概略図を示す。
図３７（Ｂ）及び図３７（Ｃ）に示すトランジスタ５０ｃは、保護膜５３上に形成され
る酸化物半導体膜７３と、酸化物半導体膜７３上に形成される酸化物半導体膜５５と、酸
化物半導体膜５５及び酸化物半導体膜７３に接する一対の電極５７、５８と、酸化物半導
体膜５５及び一対の電極５７、５８に接する酸化物半導体膜７５と、酸化物半導体膜７５
上に形成されるゲート絶縁膜５９と、ゲート絶縁膜５９を介して酸化物半導体膜５５と重
なるゲート電極６１とを有する。また、保護膜５３、一対の電極５７、５８、酸化物半導
体膜７５、ゲート絶縁膜５９、及びゲート電極６１上に、絶縁膜６３が形成されてもよい
。
トランジスタ５０ｃにおいて、保護膜５３は凸部を有し、保護膜５３の凸部上に、積層
された酸化物半導体膜７３及び酸化物半導体膜５５が設けられる。
酸化物半導体膜７５は、図３７（Ｂ）に示すように、酸化物半導体膜５５の上面、及び
一対の電極５７、５８の上面及び側面において接し、図３７（Ｃ）に示すように、保護膜
５３の凸部の側面、酸化物半導体膜７３の側面、酸化物半導体膜５５の側面及び上面にお
いて接する。
図３７（Ｃ）に示すように、トランジスタ５０ｃのチャネル幅方向において、ゲート電
極６１は、酸化物半導体膜７５及びゲート絶縁膜５９を介して酸化物半導体膜５５の上面
及び側面に面する。
ゲート電極６１は、酸化物半導体膜５５を電気的に取り囲む。この構造により、トラン
ジスタ５０ｃのオン電流を増大させることができる。このようなトランジスタの構造を、
Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。なお、Ｓ−
Ｃｈａｎｎｅｌ構造では、電流は酸化物半導体膜５５の全体（バルク）を流れる。酸化物
半導体膜５５の内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン
電流を得ることができる。なお、酸化物半導体膜５５を厚くすると、オン電流を向上させ
ることができる。
また、トランジスタのチャネル長及びチャネル幅を微細化するとき、レジストマスクを
後退させながら一対の電極や酸化物半導体膜等を形成すると、一対の電極や酸化物半導体
膜の端部が丸みを帯びる（曲面を有する）場合がある。このような構成により、酸化物半
導体膜５５上に形成される酸化物半導体膜７５及びゲート絶縁膜５９の被覆性を向上させ
ることができる。また、一対の電極５７，５８の端部に生じる恐れのある電界集中を緩和
することができ、トランジスタの劣化を抑制することができる。
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。
例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに
好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャ
ネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、よ
り好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、チャネル幅が
上記のように縮小していても、Ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高める
ことができる。
なお、酸化物半導体膜７３は、実施の形態１の変形例４に示す酸化物半導体膜４６の材
料を適宜用いることができる。また、図３５（Ａ）において、酸化物半導体膜５５となる
膜を成膜する前に、酸化物半導体膜７３となる膜を形成する。次に、酸化物半導体膜７３
となる膜及び酸化物半導体膜５５となる膜を加工することで、酸化物半導体膜７３及び酸
化物半導体膜５５を形成することができる。
酸化物半導体膜７５は、実施の形態１の変形例４に示す酸化物半導体膜４７の材料を適
宜用いることができる。また、図３５（Ｃ）において、ゲート絶縁膜５９となる膜を成膜
する前に、酸化物半導体膜７５となる膜を形成する。次に、ゲート絶縁膜５９となる膜及
びゲート電極６１となる膜を形成した後、それぞれを同時に加工することで、酸化物半導
体膜７５、ゲート絶縁膜５９、及びゲート電極６１を形成することができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジス
タの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が
縮小するとオン電流が低下する。
しかしながら、本発明の一態様のトランジスタでは、前述したように、酸化物半導体膜
５５のチャネルが形成される領域を覆うように酸化物半導体膜７５が形成されており、チ
ャネル領域とゲート絶縁膜５９が接しない構成となっている。そのため、酸化物半導体膜
５５とゲート絶縁膜５９との界面で生じるキャリアの散乱を抑えることができ、トランジ
スタのオン電流を高くすることができる。
また、酸化物半導体膜を真性または実質的に真性とすると、酸化物半導体膜に含まれる
キャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の
一態様のトランジスタにおいては、酸化物半導体膜５５に垂直方向からのゲート電界に加
えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体膜５５の全体的
にゲート電界が印加させることとなり、電流は酸化物半導体膜のバルクを流れる。これに
よって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界
効果移動度の向上を図ることが可能となる。
また、本発明の一態様のトランジスタは、酸化物半導体膜５５を酸化物半導体膜７３上
に形成することで界面準位を形成しにくくする効果や、酸化物半導体膜５５を酸化物半導
体膜７３、７５の間に設けることで、上下からの不純物混入の影響を排除できる効果など
を併せて有する。そのため、酸化物半導体膜５５は、酸化物半導体膜７３と酸化物半導体
膜７５で取り囲まれた構造（また、ゲート電極６１で電気的に取り囲まれた構造）となり
、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化が可能である
。したがって、ゲート電極の電圧が０Ｖにおいてソース及びドレインの間を流れる電流を
下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値
電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明した半導体装置に含まれているトランジスタ
において、酸化物半導体膜に適用可能な一態様について説明する。
酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体という。）
、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造の酸化
物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体（以下
、非晶質酸化物半導体という。）の一以上で構成されてもよい。また、酸化物半導体膜は
、ＣＡＡＣ−ＯＳ膜で構成されていてもよい。また、酸化物半導体膜は、非晶質酸化物半
導体及び結晶粒を有する酸化物半導体で構成されていてもよい。以下に、ＣＡＡＣ−ＯＳ
及び微結晶酸化物半導体について説明する。
＜１．ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つである。また、ＣＡ
ＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸配向性を有する。平面ＴＥＭ像において、ＣＡＡ
Ｃ−ＯＳ膜に含まれる結晶部の面積が２５００ｎｍ２以上、さらに好ましくは５μｍ２以
上、さらに好ましくは１０００μｍ２以上である。また、断面ＴＥＭ像において、該結晶
部を５０％以上、好ましくは８０％以上、さらに好ましくは９５％以上有することで、単
結晶に近い物性の薄膜となる。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。な
お、本明細書において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配
置されている状態をいう。従って、−５度以上５度以下の場合も含まれる。また、「垂直
」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。従っ
て、８５度以上９５度以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子線回折を行うと、配向性を示すスポット（輝点）
が観測される。
断面ＴＥＭ観察及び平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、ＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による
解析では、回折角（２θ）が３１度近傍にピークが現れる場合がある。このピークは、Ｉ
ｎＧａＺｎ酸化物の結晶の（００ｘ）面（ｘは整数）に帰属されることから、ＣＡＡＣ−
ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いて
いることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６度近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎ酸化物の結晶の（１１０）面に帰属される。ＩｎＧａＺｎ酸化物の単結
晶酸化物半導体膜であれば、２θを５６度近傍に固定し、試料面の法線ベクトルを軸（φ
軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結
晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２
θを５６度近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸及びｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａ−ｂ面に平行な面である。
なお、結晶は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ
膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
なお、ＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１度
近傍のピークの他に、２θが３６度近傍にもピークが現れる場合がある。２θが３６度近
傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶部が含まれるこ
とを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１度近傍にピークを示し、２θが３６度
近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当
該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノ
ーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
＜２．微結晶酸化物半導体＞
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ
装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を
示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径（例えば
５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと
、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶
部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電
子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測
される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リ
ング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビー
ム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成
及び方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
＜構成例＞
図３８（Ａ）は、本発明の一態様の表示パネルの上面図であり、図３８（Ｂ）は、本発
明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路
を説明するための回路図である。また、図３８（Ｃ）は、本発明の一態様の表示パネルの
画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路
図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。ま
た、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャ
ネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同
一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジス
タを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図３８（Ａ）に示す。表示装置
の基板９００上には、画素部９０１、第１の走査線駆動回路９０２、第２の走査線駆動回
路９０３、信号線駆動回路９０４を有する。画素部９０１には、複数の信号線が信号線駆
動回路９０４から延伸して配置され、複数の走査線が第１の走査線駆動回路９０２、及び
第２の走査線駆動回路９０３から延伸して配置されている。なお走査線と信号線との交差
領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装
置の基板９００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接
続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されてい
る。
図３８（Ａ）では、第１の走査線駆動回路９０２、第２の走査線駆動回路９０３、信号
線駆動回路９０４は、画素部９０１と同じ基板９００上に形成される。そのため、外部に
設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板
９００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増
える。同じ基板９００上に駆動回路を設けた場合、その配線間の接続数を減らすことがで
き、信頼性の向上、又は歩留まりの向上を図ることができる。
＜液晶パネル＞
また、画素の回路構成の一例を図３８（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネル
の画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの
画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動で
きるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電
極に印加する信号を、独立して制御できる。
トランジスタ９１６のゲート配線９１２と、トランジスタ９１７のゲート配線９１３に
は、異なるゲート信号を与えることができるように分離されている。一方、データ線とし
て機能するソース電極又はドレイン電極９１４は、トランジスタ９１６とトランジスタ９
１７で共通に用いられている。トランジスタ９１６とトランジスタ９１７は上記実施の形
態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表
示パネルを提供することができる。
トランジスタ９１６と電気的に接続する第１の画素電極と、トランジスタ９１７と電気
的に接続する第２の画素電極の形状について説明する。第１の画素電極と第２の画素電極
の形状は、スリットによって分離されている。第１の画素電極はＶ字型に広がる形状を有
し、第２の画素電極は第１の画素電極の外側を囲むように形成される。
トランジスタ９１６のゲート電極はゲート配線９１２と接続され、トランジスタ９１７
のゲート電極はゲート配線９１３と接続されている。ゲート配線９１２とゲート配線９１
３に異なるゲート信号を与えてトランジスタ９１６とトランジスタ９１７の動作タイミン
グを異ならせ、液晶の配向を制御できる。
また、容量配線９１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極また
は第２の画素電極と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子９１８と第２の液晶素子９１９を備え
る。第１の液晶素子９１８は第１の画素電極と対向電極とその間の液晶層とで構成され、
第２の液晶素子９１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
なお、図３８（Ｂ）に示す画素回路は、これに限定されない。例えば、図３８（Ｂ）に
示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路
などを追加してもよい。
＜有機ＥＬパネル＞
画素の回路構成の他の一例を図３８（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表
示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が
、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そし
て、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
図３８（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型の
トランジスタを画素に用いる例を示す。また、当該画素回路は、デジタル時間階調駆動を
適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
画素９２０は、スイッチング用トランジスタ９２１、駆動用トランジスタ９２２、発光
素子９２４及び容量素子９２３を有している。スイッチング用トランジスタ９２１は、ゲ
ート電極が走査線９２６に接続され、第１電極（ソース電極及びドレイン電極の一方）が
信号線９２５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トラ
ンジスタ９２２のゲート電極に接続されている。駆動用トランジスタ９２２は、ゲート電
極が容量素子９２３を介して電源線９２７に接続され、第１電極が電源線９２７に接続さ
れ、第２電極が発光素子９２４の第１電極（画素電極）に接続されている。発光素子９２
４の第２電極は共通電極９２８に相当する。共通電極９２８は、同一基板上に形成される
共通電位線と電気的に接続される。
スイッチング用トランジスタ９２１および駆動用トランジスタ９２２は上記実施の形態
で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ
表示パネルを提供することができる。
発光素子９２４の第２電極（共通電極９２８）の電位は低電源電位に設定する。なお、
低電源電位とは、電源線９２７に設定される高電源電位より低い電位であり、例えばＧＮ
Ｄ、０Ｖなどを低電源電位として設定することができる。発光素子９２４の順方向のしき
い値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子９２
４に印加することにより、発光素子９２４に電流を流して発光させる。なお、発光素子９
２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。
なお、容量素子９２３は駆動用トランジスタ９２２のゲート容量を代用することにより
省略できる。駆動用トランジスタ９２２のゲート容量については、半導体膜とゲート電極
との間で容量が形成されていてもよい。
次に、駆動用トランジスタ９２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ９２２が十分にオンするか、オフするかの二つの状態と
なるようなビデオ信号を、駆動用トランジスタ９２２に入力する。なお、駆動用トランジ
スタ９２２を線形領域で動作させるために、電源線９２７の電圧よりも高い電圧を駆動用
トランジスタ９２２のゲート電極にかける。また、信号線９２５には、電源線電圧に駆動
用トランジスタ９２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ９２２のゲート電極に発光素子９２
４の順方向電圧に駆動用トランジスタ９２２のしきい値電圧Ｖｔｈを加えた値以上の電圧
をかける。なお、駆動用トランジスタ９２２が飽和領域で動作するようにビデオ信号を入
力し、発光素子９２４に電流を流す。また、駆動用トランジスタ９２２を飽和領域で動作
させるために、電源線９２７の電位を、駆動用トランジスタ９２２のゲート電位より高く
する。ビデオ信号をアナログとすることで、発光素子９２４にビデオ信号に応じた電流を
流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図３８（Ｃ）に示す画素構成に限定されない。例えば、図３
８（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論
理回路などを追加してもよい。
図３８で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電
位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電
気的に接続される構成とする。さらに、制御回路等により第１のゲート電極（及び第３の
ゲート電極）の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に
与える電位よりも低い電位を入力可能な構成とすればよい。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、
説明する。また、本発明の一態様の半導体装置が適用された電子機器の構成例について説
明する。
図３９に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基
板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッ
テリー８０１１、タッチパネル８００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル
８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、容量型式のタッチ
パネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライ
トユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１
１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を
追加して設けてもよい。
図４０は、本発明の一態様の半導体装置を含む電子機器の外観図である。
電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機と
もいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカ
メラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯
型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げら
れる。
図４０（Ａ）は、携帯型の情報端末であり、本体１００１、筐体１００２、表示部１０
０３ａ、１００３ｂなどによって構成されている。表示部１００３ｂはタッチパネルとな
っており、表示部１００３ｂに表示されるキーボードボタン１００４を触れることで画面
操作や、文字入力を行うことができる。勿論、表示部１００３ａをタッチパネルとして構
成してもよい。上記実施の形態で示したトランジスタをスイッチング素子として液晶パネ
ルや有機発光パネルを作製して表示部１００３ａ、１００３ｂに適用することにより、信
頼性の高い携帯型の情報端末とすることができる。
図４０（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像な
ど）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に
表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理
を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子
（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図４０（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成として
もよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロー
ドする構成とすることも可能である。
図４０（Ｂ）は、携帯音楽プレイヤーであり、本体１０２１には表示部１０２３と、耳
に装着するための固定部１０２２と、スピーカー、操作ボタン１０２４、外部メモリスロ
ット１０２５等が設けられている。上記実施の形態で示したトランジスタをスイッチング
素子として液晶パネルや有機発光パネルを作製して表示部１０２３に適用することにより
、より信頼性の高い携帯音楽プレイヤーとすることができる。
さらに、図４０（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を
持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフ
リーでの会話も可能である。
図４０（Ｃ）は、携帯電話であり、筐体１０３０及び筐体１０３１の二つの筐体で構成
されている。筐体１０３１には、表示パネル１０３２、スピーカー１０３３、マイクロフ
ォン１０３４、ポインティングデバイス１０３６、カメラ用レンズ１０３７、外部接続端
子１０３８などを備えている。また、筐体１０３０には、携帯電話の充電を行う太陽電池
セル１０４０、外部メモリスロット１０４１などを備えている。また、アンテナは筐体１
０３１内部に内蔵されている。上記実施の形態で説明するトランジスタを表示パネル１０
３２に適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル１０３２はタッチパネルを備えており、図４０（Ｃ）には映像表示さ
れている複数の操作キー１０３５を点線で示している。なお、太陽電池セル１０４０で出
力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル１０３２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネ
ル１０３２と同一面上にカメラ用レンズ１０３７を備えているため、テレビ電話が可能で
ある。スピーカー１０３３及びマイクロフォン１０３４は音声通話に限らず、テレビ電話
、録音、再生などが可能である。さらに、筐体１０３０と筐体１０３１は、スライドし、
図４０（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に
適した小型化が可能である。
外部接続端子１０３８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可
能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外
部メモリスロット１０４１に記録媒体を挿入し、より大量のデータ保存及び移動に対応で
きる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであって
もよい。
図４０（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置１０５０は
、筐体１０５１に表示部１０５３が組み込まれている。表示部１０５３により、映像を表
示することが可能である。また、筐体１０５１を支持するスタンド１０５５にＣＰＵが内
蔵されている。上記実施の形態で説明するトランジスタを表示部１０５３およびＣＰＵに
適用することにより、信頼性の高いテレビジョン装置１０５０とすることができる。
テレビジョン装置１０５０の操作は、筐体１０５１が備える操作スイッチや、別体のリ
モートコントローラにより行うことができる。また、リモコン操作機に、当該リモコン操
作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置１０５０は、受信機やモデムなどを備えた構成とする。受信機
により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線
による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方
向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である
。
また、テレビジョン装置１０５０は、外部接続端子１０５４や、記憶媒体再生録画部１
０５２、外部メモリスロットを備えている。外部接続端子１０５４は、ＵＳＢケーブルな
どの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能
である。記憶媒体再生録画部１０５２では、ディスク状の記録媒体を挿入し、記録媒体に
記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモ
リスロットに差し込まれた外部メモリ１０５６にデータ保存されている画像や映像などを
表示部１０５３に映し出すことも可能である。
また、上記実施の形態で説明するトランジスタのオフリーク電流が極めて小さい場合は
、当該トランジスタを外部メモリ１０５６やＣＰＵに適用することにより、消費電力が十
分に低減された信頼性の高いテレビジョン装置１０５０とすることができる。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施するこ
とができる。
本実施例では、本発明の一態様に係るトランジスタに適用できる、酸化物絶縁膜を評価
した結果について説明する。詳細には、加熱による、一酸化窒素、一酸化二窒素、二酸化
窒素、窒素それぞれの放出量を、ＴＤＳで評価した結果について説明する。
＜試料の作製方法＞
本実施例では、本発明の一態様である試料Ａ１、及び比較用の試料Ａ２及び試料Ａ３を
それぞれ作製した。
＜試料Ａ１＞
試料Ａ１は、実施の形態１に示すゲート絶縁膜１５及び保護膜２１の少なくとも一方（
図１参照）に適用できる形成条件を用いてプラズマＣＶＤ法により、シリコンウェハ上に
酸化物絶縁膜を形成して、作製された。
酸化物絶縁膜は、シリコンウェハを保持する温度を２２０℃とし、流量５０ｓｃｃｍの
シラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室内の圧力を２０
Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、１００Ｗ（電力密度
としては１．６×１０−２Ｗ／ｃｍ２）とするプラズマＣＶＤ法を用いて形成した。なお
、シランの流量に対する一酸化二窒素の流量比は４０である。また、酸化物絶縁膜として
、厚さ４００ｎｍの酸化窒化シリコン膜を形成した。
＜試料Ａ２＞
試料Ａ２は、試料Ａ１の酸化物絶縁膜の代わりに、以下の条件を用いて酸化物絶縁膜を
形成した。
試料Ａ２において、酸化物絶縁膜は、シリコンウェハを保持する温度を２２０℃とし、
流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処
理室内の圧力を４０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６ＭＨｚ、
１５０Ｗ（電力密度としては８．０×１０−２Ｗ／ｃｍ２）とするプラズマＣＶＤ法を用
いて形成した。なお、シランの流量に対する一酸化二窒素の流量比は１３３である。また
、酸化物絶縁膜として、厚さ４００ｎｍの酸化窒化シリコン膜を形成した。
＜試料Ａ３＞
試料Ａ３は、試料Ａ１の酸化物絶縁膜の代わりに、以下の条件を用いて酸化物絶縁膜を
形成した。
試料Ａ３において、酸化物絶縁膜は、シリコンウェハを保持する温度を１００℃とし、
シリコンターゲットと、スパッタリングガスである流量５０ｓｃｃｍの酸素とを用い、処
理室内の圧力を０．５Ｐａとし、電極に供給する高周波電力を６ｋＷとするスパッタリン
グ法を用いて形成した。また、酸化物絶縁膜として、厚さ１００ｎｍの酸化シリコン膜を
形成した。
＜ＴＤＳ分析＞
試料Ａ１乃至試料Ａ３についてＴＤＳ分析を行った。なお、各試料において、各試料が
搭載されるステージを５５℃以上９９７℃以下で加熱した。試料Ａ１乃至試料Ａ３におい
て、Ｍ／ｚ＝３０（一酸化窒素）の放出量、Ｍ／ｚ＝４４（一酸化二窒素）の放出量、Ｍ
／ｚ＝４６（二酸化窒素）の放出量、及びＭ／ｚ＝２８（窒素）の放出量をそれぞれ、図
４１（Ａ）、（Ｂ）、及び（Ｃ）、図４２に示す。
なお、図４１及び図４２において、横軸は試料の温度であり、ここでは５０℃以上６５
０℃以下を示す。試料の温度６５０℃が、本実施例で用いた分析装置のおよその昇温限界
となる。また、縦軸は、ガスの放出量に比例する強度を示す。なお、外部に放出される分
子の総量は、当該ピークの積分値に相当する。それゆえ、当該ピーク強度の高低によって
酸化物絶縁膜に含まれる分子の総量を評価できる。
図４１及び図４２において、太実線は試料Ａ１の測定結果であり、細実線は試料Ａ２の
測定結果であり、破線は試料Ａ３の測定結果である。
図４１（Ａ）乃至（Ｃ）、図４２より、試料Ａ２においては、Ｍ／ｚ＝３０、Ｍ／ｚ＝
４４、Ｍ／ｚ＝４６、及びＭ／ｚ＝２８のピークが見られるが、試料Ａ１及び試料Ａ３に
おいては、該ピークが見られない。なお、図４１（Ａ）において、試料Ａ１の１５０℃以
上２００℃以下においてみられるピークは一酸化窒素以外の気体の放出と思われる。また
、図４１（Ｂ）において、試料Ａ１のピークは一酸化二窒素以外の気体の放出と思われる
。
次に、試料Ａ１及び試料Ａ２において、図４１及び図４２の のピークの積算値から算
出したＭ／ｚ＝３０の気体（一酸化窒素）、Ｍ／ｚ＝４４の気体（一酸化二窒素）、Ｍ／
ｚ＝４６（二酸化窒素）、及びＭ／ｚ＝２８の気体（窒素）の放出量を、図４３に示す。
図４３に示すように、試料Ａ２と比較して、試料Ａ１の一酸化窒素、一酸化二窒素、二
酸化窒素及び窒素の放出量は少なく、検出下限以下、すなわち各気体の放出が検出されな
かった。
以上のことから、原料ガスにおいて、シランに対する一酸化二窒素の流量比を小さくす
ることで、一酸化窒素、一酸化二窒素、二酸化窒素、及び窒素の放出量が低減されること
が分かる。
本実施例では、実施例１で作製した試料Ａ１及び試料Ａ２について、酸化物絶縁膜に含
まれる水素、炭素、窒素、フッ素それぞれの含有量をＳＩＭＳで評価した結果について説
明する。
なお、本実施例では、試料Ａ１及び試料Ａ２の基板としてシリコンウェハを用いた。
＜ＳＩＭＳ分析＞
試料Ａ１乃至試料Ａ３についてＳＩＭＳ分析を行った。なお、各試料において、酸化物
絶縁膜（ＳｉＯＮ）の表面からシリコンウェハ（Ｓｉ）へ向かって、水素、炭素、窒素、
フッ素の濃度を測定した。試料Ａ１の測定結果を図４４（Ａ）に示し、試料Ａ２の測定結
果を図４４（Ｂ）に示す。
なお、図４４において、横軸は深さ方向の距離を示し、縦軸は各元素の濃度を示す。ま
た、図４４において、破線は水素濃度、細実線は炭素濃度、太実線は窒素濃度、一点破線
はフッ素濃度を示す。また、各試料においてシリコンウェハの領域をＳｉと示し、酸化物
絶縁膜の領域をＳｉＯＮと示す。
試料Ａ１において、酸化物絶縁膜における水素濃度は、２×１０２１ａｔｏｍｓ／ｃｍ
３以上５×１０２１ａｔｏｍｓ／ｃｍ３以下であり、窒素濃度は、６×１０２０ａｔｏｍ
ｓ／ｃｍ３以上３×１０２１ａｔｏｍｓ／ｃｍ３以下であり、炭素濃度は、表面からシリ
コンウェハにかけて徐々に濃度が低減し、４×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０
２０ａｔｏｍｓ／ｃｍ３以下であり、フッ素濃度は６×１０１８ａｔｏｍｓ／ｃｍ３以上
９×１０１８ａｔｏｍｓ／ｃｍ３以下であった。
試料Ａ２において、酸化物絶縁膜における水素濃度は、１×１０２１ａｔｏｍｓ／ｃｍ
３以上３×１０２１ａｔｏｍｓ／ｃｍ３以下であり、窒素濃度は、１×１０２０ａｔｏｍ
ｓ／ｃｍ３以上４×１０２０ａｔｏｍｓ／ｃｍ３以下であり、炭素濃度は、表面からシリ
コンウェハにかけて徐々に濃度が低減し、検出下限以上６×１０１９ａｔｏｍｓ／ｃｍ３
以下であり、フッ素濃度は７×１０１８ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ
／ｃｍ３以下であった。
図４４より、試料Ａ２と比較して、試料Ａ１の方が窒素濃度が高いが、これは、酸化物
絶縁膜において、キャリアトラップとならないＮＨ、ＮＨ３が多く含まれていることが原
因と考えられる。
酸化物絶縁膜に含まれる窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下の場合、スピ
ン密度が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、ＮＯｘ起因の欠陥が低減された酸
化物絶縁膜となることが確認された。
本実施例では、酸化物絶縁膜中の欠陥量について、ＥＳＲ（電子スピン共鳴）測定結果
を用いて説明する。
＜試料の作製方法１＞
本実施例に係る試料Ｂ１乃至試料Ｂ３の作製方法を以下に示す。
＜試料Ｂ１＞
まず、石英基板上に厚さ３５ｎｍの酸化物半導体膜をスパッタリング法で形成した。酸
化物半導体膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比
）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとし、アルゴンと酸素の流量比を１：１としたス
パッタリングガスをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐ
ａに制御し、２．５ｋＷの直流電力を供給して形成した。なお、酸化物半導体膜を形成す
る際の基板温度を１７０℃とした。
次に、加熱処理を行った。ここでは４５０℃の窒素雰囲気で１時間加熱処理を行った後
、４５０℃の窒素及び酸素の混合ガス雰囲気で１時間の加熱処理を行った。
次に、酸化物半導体膜上に、第１の酸化物絶縁膜及び第２の酸化物絶縁膜を形成した。
第１の酸化物絶縁膜は、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化
二窒素を原料ガスとし、処理室の圧力を２０Ｐａ、基板温度を２２０℃とし、１００Ｗの
高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。第１の酸化物絶
縁膜の膜厚は５０ｎｍとした。
第２の酸化物絶縁膜は、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸
化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５０
０Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。当該条件
により、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が
脱離する酸化窒化シリコン膜を形成することができる。第２の酸化物絶縁膜の膜厚は４０
０ｎｍとした。
次に、加熱処理を行い、第１の酸化物絶縁膜及び第２の酸化物絶縁膜から水、窒素、水
素等を脱離させると共に、第２の酸化物絶縁膜に含まれる酸素の一部を酸化物半導体膜へ
供給した。ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行った。
以上の工程により、本実施例の試料Ｂ１を得た。
＜試料Ｂ２＞
試料Ｂ２は、比較例として試料Ｂ１における第１の酸化物絶縁膜の成膜条件における成
膜圧力を変え、その他の条件は試料Ｂ１と同様に作製した。
試料Ｂ２において、第１の酸化物絶縁膜は、流量５０ｓｃｃｍのシラン及び流量２００
０ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を１００Ｐａ、基板温度を２２
０℃とし、１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成
した。
＜試料Ｂ３＞
試料Ｂ３は、比較例として試料Ｂ１における第１の酸化物絶縁膜の成膜条件における成
膜圧力を変え、その他の条件は試料Ｂ１と同様に作製した。
試料Ｂ３において、第１の酸化物絶縁膜は、流量５０ｓｃｃｍのシラン及び流量２００
０ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２
０℃とし、１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成
した。
＜ＥＳＲ測定＞
試料Ｂ１乃至試料Ｂ３についてＥＳＲ測定を行った。ここでは、下記の条件でＥＳＲ測
定を行った。測定温度を−１７０℃とし、８．９２ＧＨｚの高周波電力（マイクロ波パワ
ー）を１ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。なお、ＮＯｘに起
因するシグナルのスピン密度の検出下限は、４．７×１０１５ｓｐｉｎｓ／ｃｍ３であっ
た。スピン数が小さいほど膜中欠損が少ないといえる。
試料Ｂ１乃至試料Ｂ３において、ＮＯｘに起因するシグナルのスピン密度を、それぞれ
図４５（Ａ）乃至図４５（Ｃ）に示す。なお、ここでは、測定されたスピン数を単位体積
当たりに換算したスピン密度を示している。
図４５（Ａ）乃至図４５（Ｃ）より、試料Ｂ１乃至試料Ｂ３では、ｇ値が２．０３７以
上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナ
ル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観察された。これらの
３つのシグナルは、ＮＯｘに起因し、Ｎの核スピンによる超微細構造を有するシグナルと
理解される。また、ＮＯｘに起因するシグナルは、スピン種が異方性を有するため非対称
な波形である。
ＮＯｘに起因するシグナルのスピン密度は、試料Ｂ１と比較して、試料Ｂ２及び試料Ｂ
３の方が大きく、欠陥量の多い酸化物絶縁膜であることがわかる。また、図４５（Ａ）乃
至図４５（Ｃ）では、試料Ｂ１でのＮＯｘに起因するシグナルのスピン密度が最も小さく
、酸化物半導体膜に接する第１の酸化物絶縁膜成膜時において、成膜圧力を高真空とする
ことで欠陥量の低減された酸化物絶縁膜が形成されることが示された。
＜試料の作製方法２＞
次いで、第１の酸化物絶縁膜の成膜圧力を、ＥＳＲ測定において良好な結果が得られた
試料Ｂ１の条件に固定し、成膜ガスの流量比を変化させた試料Ｂ４及び試料Ｂ５を作製し
、その欠陥量を測定した。試料Ｂ４及び試料Ｂ５の作製方法を以下に示す。
＜試料Ｂ４＞
試料Ｂ４は、比較例として試料Ｂ１における第１の酸化物絶縁膜の成膜条件における成
膜ガス流量比を変え、その他の条件は試料Ｂ１と同様に作製した。
試料Ｂ４において、第１の酸化物絶縁膜は、流量２０ｓｃｃｍのシラン及び流量２００
０ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を１００Ｐａ、基板温度を２２
０℃とし、１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成
した。すなわち、シランを１としたときの一酸化二窒素の流量比を１００とした。
＜試料Ｂ５＞
試料Ｂ５は、比較例として試料Ｂ１における第１の酸化物絶縁膜の成膜条件における成
膜ガス流量比を変え、その他の条件は試料Ｂ１と同様に作製した。
試料Ｂ５において、第１の酸化物絶縁膜は、流量１００ｓｃｃｍのシラン及び流量２０
００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２
２０℃とし、１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形
成した。すなわち、シランを１としたときの一酸化二窒素の流量を２０とした。
＜ＥＳＲ測定＞
試料Ｂ１、試料Ｂ４及び試料Ｂ５についてＥＳＲ測定を行った。試料Ｂ４のＥＳＲ測定
結果を図４６（Ａ）に示し、試料Ｂ１のＥＳＲ測定結果を図４６（Ｂ）に示し、試料Ｂ５
のＥＳＲ測定結果を図４６（Ｃ）に示す。ＥＳＲ測定の条件は、試料Ｂ１乃至試料Ｂ３に
行ったＥＳＲ測定の条件と同様とした。
図４６（Ａ）及び図４６（Ｂ）より、比較例である試料Ｂ４では、ＮＯｘに起因するシ
グナルのスピン密度が、試料Ｂ１よりも大きく、欠陥量の多い酸化物絶縁膜であることが
わかる。また、図４６（Ｃ）より、比較例である試料Ｂ５では、ＮＯｘに起因するシグナ
ルのスピン密度は検出下限以下であったが、ＶｏＨに起因するｇ＝１．９３に現れるシグ
ナルが確認された。
本実施例では、トランジスタを作製し、そのＩｄ−Ｖｇ特性及び信頼性の評価を行った
結果について説明する。
＜試料の作製方法１＞
本実施例に係る試料Ｃ１乃至試料Ｃ３として、実施の形態１及び図３に示すトランジス
タ１０ａの構成に相当するトランジスタを作製した。
＜試料Ｃ１＞
まず、基板１１としてガラス基板を用い、基板１１上にゲート電極１３を形成した。
ゲート電極１３として、スパッタリング法で厚さ１００ｎｍのタングステン膜を形成し
、フォトリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用い
て該タングステン膜の一部をエッチングして形成した。
次に、ゲート電極１３上にゲート絶縁膜１５を形成した。
ゲート絶縁膜１５として、厚さ４００ｎｍの窒化シリコン膜と、厚さ５０ｎｍの酸化窒
化シリコン膜を積層して形成した。
なお、窒化シリコン膜は、第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の
窒化シリコン膜の３層積層構造とした。
第１の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍ
の窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてプラズマＣＶＤ装置
の処理室に供給し、処理室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電
源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成した。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍ
の窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてプラズマＣＶＤ装
置の処理室に供給し、処理室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波
電源を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成した。
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃ
ｃｍの窒素を原料ガスとしてプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を１
００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して
、厚さが５０ｎｍとなるように形成した。なお、第１の窒化シリコン膜、第２の窒化シリ
コン膜、及び第３の窒化シリコン膜形成時の基板温度は３５０℃とした。
酸化窒化シリコン膜としては、流量２０ｓｃｃｍのシラン、流量３０００ｓｃｃｍの一
酸化二窒素を原料ガスとしてプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を４
０Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの電力を供給して、酸
化窒化シリコン膜を形成した。なお、酸化窒化シリコン膜形成時の基板温度は３５０℃と
した。
次に、ゲート絶縁膜１５を介してゲート電極１３に重なる酸化物半導体膜１７を形成し
た。
ここでは、ゲート絶縁膜１５上に厚さ３５ｎｍの酸化物半導体膜をスパッタリング法で
形成した後、フォトリソグラフィ工程により該酸化物半導体膜上にマスクを形成し、該マ
スクを用いて該酸化物半導体膜の一部をエッチングして、酸化物半導体膜１７（図４７の
Ｓ２−ＩＧＺＯに相当）を形成した。
酸化物半導体膜１７は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（
原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとし、流量５０％の酸素をスパッタリン
グガスとしてスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制
御し、２．５ｋＷの直流電力を供給して形成した。なお、酸化物半導体膜を形成する際の
基板温度を１７０℃とした。
次に、加熱処理を行った。ここでは４５０℃の窒素雰囲気で１時間加熱処理を行った後
、４５０℃の窒素及び酸素の混合ガス雰囲気で１時間の加熱処理を行った。
次に、酸化物半導体膜１７に接する一対の電極１９、２０を形成した。
まず、ゲート絶縁膜及び酸化物半導体膜上に導電膜を形成した。該導電膜として、厚さ
５０ｎｍのタングステン膜上に厚さ４００ｎｍのアルミニウム膜を形成し、該アルミニウ
ム膜上に厚さ１００ｎｍのチタン膜を形成した。次に、フォトリソグラフィ工程により該
導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、一対の電
極１９、２０を形成した。
次に、減圧された処理室に基板を移動し、２２０℃で加熱した後、処理室に設けられる
上部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して、一
酸化二窒素雰囲気で発生させた酸素プラズマに酸化物半導体膜１７を曝した。
次に、酸化物半導体膜１７及び一対の電極１９、２０上に保護膜２１を形成した。ここ
では、保護膜として第１の酸化物絶縁膜（図４７のＰ１−ＳｉＯＮに相当）、第２の酸化
物絶縁膜（図４７のＰ２−ＳｉＯＮに相当）、及び窒化物絶縁膜の３層構造とした。
第１の酸化物絶縁膜は、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化
二窒素を原料ガスとし、処理室の圧力を２０Ｐａ、基板温度を２２０℃とし、１００Ｗの
高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。第１の酸化物絶
縁膜の膜厚は５０ｎｍとした。
なお、試料Ｃ１の第１の酸化物絶縁膜の成膜条件は、実施例３で説明した試料Ｂ１の第
１の酸化物絶縁膜の成膜条件と同じである。
第２の酸化物絶縁膜は、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸
化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５０
０Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。当該条件
により、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が
脱離する酸化窒化シリコン膜を形成することができる。第２の酸化物絶縁膜の膜厚は４０
０ｎｍとした。
次に、加熱処理を行い、第１の酸化物絶縁膜及び第２の酸化物絶縁膜から水、窒素、水
素等を脱離させると共に、第２の酸化物絶縁膜に含まれる酸素の一部を酸化物半導体膜へ
供給した。ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行った。
次に、第２の酸化物絶縁膜上に、厚さ１００ｎｍの窒化物絶縁膜を形成した。窒化物絶
縁膜は、流量５０ｓｃｃｍのシラン、流量５０００ｓｃｃｍの窒素、及び流量１００ｓｃ
ｃｍのアンモニアガスを原料ガスとし、処理室の圧力を１００Ｐａ、基板温度を３５０℃
とし、１０００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成し
た。
次に、保護膜２１上に平坦化膜を形成した（図示しない）。ここでは、組成物を保護膜
２１上に塗布した後、露光及び現像を行って、一対の電極の一部を露光する開口部を有す
る平坦化膜を形成した。なお、平坦化膜として厚さ１．５μｍのアクリル樹脂を形成した
。こののち、加熱処理を行った。当該加熱処理は、温度を２５０℃とし、窒素を含む雰囲
気で１時間行った。
次に、保護膜２１の一部に、一対の電極１９、２０の一方に達する開口部を形成した。
当該開口部は、平坦化膜をマスクとして、保護膜２１の一部をエッチングすることにより
形成した。
次に、平坦化膜上に画素電極を形成した。画素電極は、保護膜２１及び平坦化膜の一部
に設けられた開口部を介して、一対の電極１９、２０の一方と電気的に接続する構成とし
た。
ここでは、画素電極として、スパッタリング法により厚さ酸化シリコンを含む酸化イン
ジウム−酸化スズ化合物（ＩＴＯ−ＳｉＯ２）の導電膜を形成した。なお該導電膜に用い
たターゲットの組成は、Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量％］と
した。この後、窒素雰囲気で、２５０℃、１時間の加熱処理を行った。
以上の工程により、本実施例の試料Ｃ１を得た。
＜試料Ｃ２＞
試料Ｃ２は、試料Ｃ１における第１の酸化物絶縁膜の成膜圧力を変え、その他の条件は
試料Ｃ１と同様に作製した。
試料Ｃ２において、第１の酸化物絶縁膜は、流量５０ｓｃｃｍのシラン及び流量２００
０ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を１００Ｐａ、基板温度を２２
０℃とし、１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成
した。
なお、試料Ｃ２の第１の酸化物絶縁膜の成膜条件は、実施例３で説明した試料Ｂ２の第
１の酸化物絶縁膜の成膜条件と同じである。
＜試料Ｃ３＞
試料Ｃ３は、比較例として試料Ｃ１における第１の酸化物絶縁膜の成膜圧力を変え、そ
の他の条件は試料Ｃ１と同様に作製した。
試料Ｃ３において、第１の酸化物絶縁膜は、流量５０ｓｃｃｍのシラン及び流量２００
０ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２
０℃とし、１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成
した。
なお、試料Ｃ３の第１の酸化物絶縁膜の成膜条件は、実施例３で説明した試料Ｂ３の第
１の酸化物絶縁膜の成膜条件と同じである。
＜Ｖｇ−Ｉｄ特性＞
試料Ｃ１乃至試料Ｃ３のトランジスタの初期特性として、Ｉｄ−Ｖｇ特性を測定した。
ここでは、基板温度を２５℃とし、ソース−ドレイン間の電位差（以下、ドレイン電圧、
Ｖｄともいう）を１Ｖ、１０Ｖとし、ソース−ゲート電極間の電位差（以下、ゲート電圧
、Ｖｇともいう）を−１５Ｖ乃至１５Ｖまで変化させたときのソース−ドレイン間に流れ
る電流（以下、ドレイン電流、Ｉｄともいう）の変化特性、すなわちＶｇ−Ｉｄ特性を測
定した。
図４７に試料Ｃ１乃至試料Ｃ３のＩｄ−Ｖｇ特性を示す。図４７は、チャネル長（Ｌ）
が６μｍ、チャネル幅（Ｗ）が５０μｍであるトランジスタについての結果である。また
、図４７において、横軸はゲート電圧Ｖｇを、第１の縦軸はドレイン電流Ｉｄを、第２の
縦軸は、電界効果移動度をそれぞれ示す。ここで、電界効果移動度は、飽和領域での値を
示すために、Ｖｄ＝１０Ｖで算出した電界効果移動度を示している。
図４７において、試料Ｃ１及び試料Ｃ２では、優れたＩｄ−Ｖｇ特性の初期特性を有す
ることが分かった。一方、比較例である、第１の酸化物絶縁膜の成膜圧力を２００Ｐａと
した試料Ｃ３では、Ｉｄ−Ｖｇ特性にばらつきが確認された。
＜ゲートＢＴストレス試験＞
次に、試料Ｃ１乃至試料Ｃ３のゲートＢＴストレス試験（ＧＢＴ）及び光ゲートＢＴス
トレス試験（ＰＧＢＴ）を行った。
初めに、ゲートＢＴストレス試験及び光ゲートＢＴストレス試験を行った。
ここで、ゲートＢＴストレス試験の測定方法について説明する。はじめに、上記のよう
にトランジスタの初期特性におけるＶｇ−Ｉｄ特性を測定する。
次に、基板温度を任意の温度（以下、ストレス温度という）に一定に維持し、トランジ
スタのソース電極及びドレイン電極として機能する一対の電極を同電位とし、当該一対の
電極とは異なる電位をゲート電極に一定時間（以下、ストレス時間という。）印加する。
次に、基板温度を適宜設定し、トランジスタの電気特性を測定する。この結果、ゲートＢ
Ｔストレス試験前後の電気特性におけるしきい値電圧及びシフト値の差を、変動量として
得ることができる。
なお、ゲート電極に負の電圧を印加するストレス試験をマイナスゲートＢＴストレス試
験（ダークマイナスストレス）といい、正の電圧を印加するストレス試験をプラスゲート
ＢＴストレス試験（ダークプラスストレス）という。また、光を照射しつつゲート電極に
負の電圧を印加するストレス試験を光マイナスゲートＢＴストレス試験（フォトマイナス
ストレス）といい、正の電圧を印加するストレス試験を光プラスゲートＢＴストレス試験
（フォトプラスストレス）という。
ここでは、ゲートＢＴストレス条件として、ストレス温度を６０℃、ストレス時間を３
６００秒とし、ゲート電極に−３０Ｖまたは＋３０Ｖ、ソース電極及びドレイン電極とし
て機能する一対の電極に０Ｖを印加した。このときの、ゲート絶縁膜に印加する電界強度
を０．６６ＭＶ／ｃｍとした。
また、上記ゲートＢＴストレス試験と同様の条件を用い、ＬＥＤを用いて１００００ｌ
ｘの白色光をトランジスタに照射して、光ゲートＢＴストレス試験を行った。なお、各種
ゲートＢＴストレス試験後のトランジスタのＶｇ−Ｉｄ特性の測定温度を６０℃とした。
各ゲートＢＴストレス試験について、試料Ｃ１乃至試料Ｃ３に含まれるトランジスタの
初期特性のしきい値電圧と各ゲートＢＴストレス試験後のしきい値電圧の差（すなわち、
しきい値電圧の変動量（ΔＶｔｈ））、シフト値の差（すなわち、シフト値の変動量（Δ
Ｓｈｉｆｔ））を、それぞれ図４８に示す。
ここで、本明細書におけるしきい値電圧及びシフト値について説明する。しきい値電圧
（Ｖｔｈ）は、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流の平方根（Ｉｄ１／２［
Ａ１／２］）を縦軸としてプロットしたＩｄ−Ｖｇ曲線において、曲線上の傾きが最大で
ある点における接線と、Ｉｄ１／２＝０の直線（すなわちＶｇ軸）との交点におけるゲー
ト電圧と定義する。なお、ここでは、ドレイン電圧Ｖｄを１０Ｖとして、しきい値電圧を
算出する。
また、本明細書におけるシフト値（Ｓｈｉｆｔ）は、ゲート電圧（Ｖｇ［Ｖ］）を横軸
、ドレイン電流（Ｉｄ［Ａ］）の対数を縦軸としてプロットしたＩｄ−Ｖｇ曲線において
、曲線上の傾きが最大である点における接線と、Ｉｄ＝１．０×１０−１２［Ａ］の直線
との交点におけるゲート電圧と定義する。なお、ここではドレイン電圧Ｖｄを１０Ｖとし
て、シフト値を算出する。
図４８より、試料Ｃ１及び試料Ｃ２では、比較例である試料Ｃ３より、しきい値電圧及
びシフト値の変動量が少ないことがわかる。特に、試料Ｃ１では、光プラスゲートＢＴス
トレス試験及び光マイナスゲートＢＴストレス試験に対して、これらの変動量が少ないこ
とが確認された。
＜試料の作製方法２＞
次いで、第１の酸化物絶縁膜の成膜圧力を、上述のＩｄ−Ｖｇ特性及びゲートＢＴスト
レス試験において良好な結果が得られた試料Ｃ１の条件に固定し、成膜ガスの流量比を変
化させた試料Ｃ４及び試料Ｃ５を作製し、そのＩｄ−Ｖｇ特性及び信頼性の評価を行った
。試料Ｃ４及び試料Ｃ５の作製方法を以下に示す。
＜試料Ｃ４＞
試料Ｃ４は、試料Ｃ１における第１の酸化物絶縁膜の成膜条件における成膜ガス流量比
を変え、その他の条件は試料Ｃ１と同様に作製した。
試料Ｃ４において、第１の酸化物絶縁膜は、流量２０ｓｃｃｍのシラン及び流量２００
０ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を１００Ｐａ、基板温度を２２
０℃とし、１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成
した。すなわち、シランを１としたときの一酸化二窒素の流量を１００とした。
なお、試料Ｃ４の第１の酸化物絶縁膜の成膜条件は、実施例３で説明した試料Ｂ４の第
１の酸化物絶縁膜の成膜条件と同じである。
＜試料Ｃ５＞
試料Ｃ５は、比較例として試料Ｃ１における第１の酸化物絶縁膜の成膜条件における成
膜ガス流量比を変え、その他の条件は試料Ｃ１と同様に作製した。
試料Ｃ５において、第１の酸化物絶縁膜は、流量１００ｓｃｃｍのシラン及び流量２０
００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２
２０℃とし、１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形
成した。すなわち、シランを１としたときの一酸化二窒素の流量を２０とした。
なお、試料Ｃ５の第１の酸化物絶縁膜の成膜条件は、実施例３で説明した試料Ｂ５の第
１の酸化物絶縁膜の成膜条件と同じである。
＜Ｉｄ−Ｖｇ特性＞
試料Ｃ１、試料Ｃ４及び試料Ｃ５のトランジスタの初期特性として、Ｉｄ−Ｖｇ特性を
測定した。ここでは、基板温度を２５℃とし、ドレイン電圧Ｖｄを１Ｖ、１０Ｖとし、ゲ
ート電圧Ｖｇを−１５Ｖ乃至１５Ｖまで変化させたときのドレイン電流Ｉｄの変化特性、
すなわちＩｄ−Ｖｇ特性を測定した。
図４９に試料Ｃ１、試料Ｃ４及び試料Ｃ５のＩｄ−Ｖｇ特性を示す。図４９は、チャネ
ル長（Ｌ）が６μｍ、チャネル幅（Ｗ）が５０μｍであるトランジスタについての結果で
ある。また、図４９において、横軸はゲート電圧Ｖｇを、第１の縦軸はドレイン電流Ｉｄ
を、第２の縦軸は、電界効果移動度をそれぞれ示す。ここで、電界効果移動度は、飽和領
域での値を示すために、Ｖｄ＝１０Ｖで算出した電界効果移動度を示している。
図４９において、試料Ｃ１及び試料Ｃ４では、優れたＩｄ−Ｖｇ特性の初期特性を有す
ることが分かった。一方、比較例である試料Ｃ５では、ドレイン電流のオンオフ比がとれ
ず、トランジスタ特性が得られなかった。これは、実施例３に示す試料Ｂ５の結果から、
酸化物半導体膜に含まれる酸素欠損量が多いことが原因と考えられる。
＜ゲートＢＴストレス試験＞
次に、試料Ｃ１、試料Ｃ４及び試料Ｃ５のゲートＢＴストレス試験及び光ゲートＢＴス
トレス試験を行った。
プラスゲートＢＴストレス試験（ダークプラスストレス）、マイナスゲートＢＴストレ
ス試験（ダークマイナスストレス）、光プラスゲートＢＴストレス試験（フォトプラスス
トレス）、光マイナスゲートＢＴストレス試験（フォトマイナスストレス）について、試
料Ｃ１、試料Ｃ４及び試料Ｃ５に含まれるトランジスタの初期特性のしきい値電圧とゲー
トＢＴストレス試験後のしきい値電圧の差（すなわち、しきい値電圧の変動量（ΔＶｔｈ
））、シフト値の差（すなわち、シフト値の変動量（ΔＳｈｉｆｔ））を、それぞれ図５
０に示す。
図５０より、比較例である、第１の酸化物絶縁膜成膜時のシランに対する一酸化二窒素
の流量比が１００の試料Ｃ４では、本発明の一態様に係る試料Ｃ１（第１の酸化物絶縁膜
成膜時のシランに対する一酸化二窒素の流量比が４０）よりも、しきい値電圧及びシフト
値の変動量が多くなることが確認された。
また、実施例３及び本実施例より、試料Ｃ１は、酸化物半導体膜に接する酸化物絶縁膜
に含まれるスピン密度が小さいため、即ち欠陥量が少ないため、トランジスタのしきい値
電圧及びシフト値の変動量が少ないことがわかる。
＜試料の作製方法３＞
次いで、成膜ガスの流量比、圧力、及び成膜温度のいずれか一以上を変化させて試料Ｃ
６及び試料Ｃ７を作製し、そのＩｄ−Ｖｇ特性及び信頼性の評価を行った。試料Ｃ６及び
試料Ｃ７の作製方法を以下に示す。
＜試料Ｃ６＞
試料Ｃ６は比較例であり、試料Ｃ１における第１の酸化物絶縁膜の成膜条件における成
膜ガス流量比を変え、その他の条件は試料Ｃ１と同様に作製した。
試料Ｃ６において、第１の酸化物絶縁膜は、流量３０ｓｃｃｍのシラン及び流量４００
０ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を２２０
℃とし、１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成し
た。すなわち、シランを１としたときの一酸化二窒素の流量を１３３とした。
＜試料Ｃ７＞
試料Ｃ７は比較例であり、試料Ｃ１における第１の酸化物絶縁膜の成膜条件における成
膜ガス流量比を変え、その他の条件は試料Ｃ１と同様に作製した。
試料Ｃ７において、第１の酸化物絶縁膜は、流量２０ｓｃｃｍのシラン及び流量３００
０ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を３５
０℃とし、１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成
した。すなわち、シランを１としたときの一酸化二窒素の流量を１５０とした。
＜ゲートＢＴストレス試験＞
次に、試料Ｃ６及び試料Ｃ７のゲートＢＴストレス試験及び光ゲートＢＴストレス試験
を行った。なお、ここでは、試験結果の説明を省略する。
また、試料Ｃ６の酸化物半導体膜、第１の酸化物絶縁膜、及び第２の酸化物絶縁膜と同
様の条件を用いて、実施例３に示すような構造の試料を作製した。当該試料を試料Ｂ６と
する。また、試料Ｃ７の酸化物半導体膜、第１の酸化物絶縁膜、及び第２の酸化物絶縁膜
と同様の条件を用いて、実施例３に示すような構造の試料を作製した。当該試料を試料Ｂ
７とする。試料Ｂ６及び試料Ｂ７においても同様に、ＥＳＲ測定を行い、ＮＯｘに起因す
るシグナルのスピン密度を得た。なお、ここでは、ＥＳＲ測定結果の説明を省略する。
＜酸化物絶縁膜のスピン密度としきい値電圧の変動量＞
ここで、実施例３において得られた試料のスピン密度と、実施例４において得られたし
きい値電圧の変動量を図５１に示す。ここでは、試料Ｂ１、試料Ｂ２、試料Ｂ４、試料Ｂ
６、及び試料Ｂ７のスピン密度を横軸とし、試料Ｃ１、試料Ｃ２、試料Ｃ４、試料Ｃ６、
及び試料Ｃ７のマイナスゲートＢＴストレス試験（ダークマイナスストレス）におけるし
きい値電圧の変動量を縦軸として、プロットした。
図５１に示すように、各試料のスピン密度が少ないほど、しきい値電圧の変動量が小さ
いことが確認された。試料Ｂ１乃至試料Ｃ７において、酸化物半導体膜及び第２の酸化物
絶縁膜の成膜条件は同じであるため、代表的には、第１の酸化物絶縁膜のＮＯｘに起因す
るシグナルのスピン密度が、１×１０１８ｓｐｉｎｓ／ｃｍ３未満において、しきい値電
圧の変動量が小さいことが確認された。
本実施例では、実施の形態１の変形例１に示すような、酸化物半導体膜に接する膜が積
層構造である酸化物絶縁膜における、酸素の拡散について説明する。本実施例では、ＳＳ
ＤＰ−ＳＩＭＳ（基板からのＳＩＭＳ測定）を用いて酸素の濃度を測定することで、酸素
の拡散について説明する。
＜試料Ｄ１＞
はじめに、試料Ｄ１の作製方法について、説明する。
まず、ガラス基板（図５２においてＧｌａｓｓと示す。）上に、厚さ１００ｎｍの酸化
物半導体膜をスパッタリング法で形成した。酸化物半導体膜は、スパッタリングターゲッ
トをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットと
し、酸素及びアルゴンをスパッタリングガスとしたスパッタリング法により、酸化物半導
体膜（図５２においてＩＧＺＯと示す。）を形成した。
次に、酸化物半導体膜上に、第１の酸化物絶縁膜（図５２においてＳｉＯＮと示す。）
及び第２の酸化物絶縁膜（図５２においてＳＰ−ＳｉＯｘと示す。）を形成した。なお、
第２の酸化物絶縁膜としては、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化
シリコン膜を形成した。
ここでは、第１の酸化物絶縁膜として、厚さ３０ｎｍの酸化窒化シリコン膜を形成した
。第１の酸化物絶縁膜は、流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化
二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５０Ｗ
の高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。
第２の酸化物絶縁膜は、厚さ１００ｎｍの１８Ｏを含む酸化シリコン膜を形成した。第
２の酸化物絶縁膜は、シリコンウェハをスパッタリング装置の処理室内に設置し、処理室
内に原料ガスである流量３００ｓｃｃｍの１８Ｏ（１６Ｏの同位体）を供給するスパッタ
リング法により形成した。
以上の工程により、試料Ｄ１を作製した。
＜試料Ｄ２＞
試料Ｄ２の作製方法について説明する。
試料Ｄ１を、窒素及び酸素を含む混合ガス雰囲気において、３５０℃で１時間加熱した
。
以上の工程により、試料Ｄ２を作製した。
＜ＳＩＭＳ分析＞
次に、試料Ｄ１及び試料Ｄ２において、第１の酸化物絶縁膜ＳｉＯＮ及び酸化物半導体
膜ＩＧＺＯに含まれる１８Ｏの濃度プロファイルをＳＩＭＳで測定した。ここでは、ガラ
ス基板側から第２の酸化物絶縁膜に向けて１８Ｏの濃度を測定した。
図５２は、ＳＩＭＳの測定により得られた１８Ｏの濃度プロファイルである。図５２（
Ａ）は第１の酸化物絶縁膜ＳｉＯＮを定量した結果であり、図５２（Ｂ）は酸化物半導体
膜ＩＧＺＯを定量した結果である。また、図５２において、細実線は試料Ｄ１の測定結果
であり、太実線は試料Ｄ２の測定結果である。
図５２（Ａ）より、第１の酸化物絶縁膜ＳｉＯＮにおいて、試料Ｄ２の１８Ｏの濃度が
上昇していることが分かる。また、図５２（Ｂ）より、試料Ｄ２において、酸化物半導体
膜ＩＧＺＯの第１の酸化物絶縁膜ＳｉＯＮ側における１８Ｏの濃度が上昇していることが
確認された。
以上のことから、加熱処理により、第１の酸化物絶縁膜ＳｉＯＮを介して、第２の酸化
物絶縁膜ＳＰ−ＳｉＯｘから酸化物半導体膜ＩＧＺＯに酸素が拡散していることが分かる
。
本実施例では、実施の形態１の変形例１に示すような、酸化物半導体膜に接する膜が積
層構造である酸化物絶縁膜において、加熱処理と酸素欠陥量に関して説明する。本実施例
では、酸化物半導体膜の酸素欠損量について、ＥＳＲ（電子スピン共鳴）測定の結果を用
いて説明する。
＜試料Ｅ１＞
はじめに、試料Ｅ１の作製方法について、説明する。
まず、石英基板上に厚さ３５ｎｍの酸化物半導体膜をスパッタリング法で形成した。酸
化物半導体膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比
）のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットとし、酸素及びアルゴンをスパッタリングガスと
したスパッタリング法により、酸化物半導体膜を形成した。
次に、窒素雰囲気において４５０℃１時間の加熱処理を行った後、窒素及び酸素の混合
ガス雰囲気において４５０℃１時間の加熱処理を行った。
次に、酸化物半導体膜上に、第１の酸化物絶縁膜及び第２の酸化物絶縁膜を形成した。
なお、第２の酸化物絶縁膜としては、化学量論的組成を満たす酸素よりも多くの酸素を含
む酸化窒化シリコン膜を形成した。
ここでは、第１の酸化物絶縁膜として、厚さ５０ｎｍの酸化窒化シリコン膜を形成した
。第１の酸化物絶縁膜は、流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化
二窒素を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を２２０℃とし、１５０Ｗの
高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。
第２の酸化物絶縁膜は、厚さ４００ｎｍの酸化窒化シリコン膜を形成した。第２の酸化
物絶縁膜は、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原
料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５００Ｗの高周波
電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。
以上の工程により、試料Ｅ１を作製した。
＜試料Ｅ２＞
試料Ｅ２の作製方法について説明する。
試料Ｅ１を、窒素及び酸素を含む混合ガス雰囲気において、３５０℃で１時間の加熱処
理を行った。
以上の工程により、試料Ｅ２を作製した。
＜ＥＳＲ測定＞
次に、試料Ｅ１及び試料Ｅ２についてＥＳＲ測定を行った。ＥＳＲ測定は、所定の温度
で、マイクロ波の吸収の起こる磁場の値（Ｈ０）から、式ｇ＝ｈν／βＨ０、を用いてｇ
値というパラメータが得られる。なお、νはマイクロ波の周波数である。ｈはプランク定
数であり、βはボーア磁子であり、どちらも定数である。
ここでは、下記の条件でＥＳＲ測定を行った。測定温度を室温（２５℃）とし、８．９
ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の
膜表面と平行とした。なお、ＩＧＺＯ膜に含まれるＶｏＨに起因するｇ（ｇ値）＝１．９
３に現れるシグナルのスピン密度の検出下限は１×１０１７ｓｐｉｎｓ／ｃｍ３であった
。
図５３は、ＥＳＲの測定により得られたＥＳＲスペクトルである。図５３（Ａ）は試料
Ｅ１の酸化物半導体膜のＥＳＲスペクトルであり、図５３（Ｂ）は試料Ｅ２の酸化物半導
体膜のＥＳＲスペクトルである。
図５３（Ａ）に示すように、試料Ｅ１において、ＶｏＨに起因するｇ（ｇ値）＝１．９
３に現れるシグナルが検出されている。なお、ｇ（ｇ値）＝１．９３で吸収されるスピン
数は５．１４×１０１８ｓｐｉｎｓ／ｃｍ３であった。このことから、酸化物半導体膜に
ＶｏＨが含まれることが分かる。
一方、図５３（Ｂ）に示すように、試料Ｅ２において、ＶｏＨに起因するｇ（ｇ値）＝
１．９３に現れるシグナルが検出されていない。
図５３（Ａ）及び図５３（Ｂ）のｇ（ｇ値）＝１．９３に現れるシグナルの変化より、
加熱処理により、酸化物半導体膜に含まれるＶｏＨが低減されることが確認された。また
、実施例５の結果より、加熱処理により、化学量論的組成を満たす酸素よりも多くの酸素
を含む酸化物絶縁膜に含まれる酸素は酸化物半導体膜に拡散することが分かっている。こ
のことから、加熱処理により、酸化物半導体膜に酸素が拡散することで、酸化物半導体膜
に含まれるＶｏＨを低減できることが分かる。
本実施例では、酸化性気体として一酸化二窒素または酸素を用いて発生させたプラズマ
を酸化物絶縁膜に曝した際に生じる、各プラズマの酸化力について説明する。
はじめに、試料の作製方法について説明する。
石英基板上に、窒素を有する酸化物絶縁膜として厚さ１００ｎｍの酸化窒化シリコン膜
を形成した。次に、酸化窒化シリコン膜を酸化性気体雰囲気で発生させたプラズマに曝し
た。酸化窒化シリコン膜の形成条件及びプラズマ処理条件について、以下に説明する。
酸化窒化シリコン膜は、石英基板をプラズマＣＶＤ装置の処理室内に設置し、処理室内
に原料ガスである流量１ｓｃｃｍのシラン及び流量８００ｓｃｃｍの一酸化二窒素を供給
し、処理室内の圧力を４０Ｐａに制御し、６０ＭＨｚの高周波電源を用いて１５０Ｗの電
力を供給して形成した。また、酸化窒化シリコン膜を形成する際の石英基板の温度を４０
０℃とした。なお、本実施例で用いたプラズマＣＶＤ装置は電極面積が６１５ｃｍ２であ
る平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力
密度）に換算すると０．２４Ｗ／ｃｍ２である。
処理室に流量９００ｓｃｃｍの一酸化二窒素または酸素を供給し、処理室内の圧力を２
００Ｐａに制御し、６０ＭＨｚの高周波電源を用いて９００Ｗ（１．４６Ｗ／ｃｍ２）の
電力を供給して、プラズマを発生させた。また、プラズマを発生させる際の石英基板の温
度を２００℃とした。ここで、一酸化二窒素雰囲気で発生させたプラズマに曝した試料を
試料Ｆ１とする。また、酸素雰囲気で発生させたプラズマに曝した試料を試料Ｆ２とする
。
次に、試料Ｆ１及び試料Ｆ２についてＴＤＳ分析を行った。
ＴＤＳ分析の結果を示す曲線におけるピークは、分析した試料（本実施例では試料Ｆ１
及び試料Ｆ２）に含まれる原子または分子が外部に放出されることで現れるピークである
。なお、外部に放出される原子または分子の総量は、当該ピークの積分値に相当する。そ
れゆえ、当該ピーク強度の高低によって酸化窒化シリコン膜に含まれる原子または分子の
総量を評価できる。
試料Ｆ１及び試料Ｆ２についてのＴＤＳ分析結果をそれぞれ図５４（Ａ）及び図５４（
Ｂ）に示す。図５４は、基板温度に対する酸素分子放出量を示したグラフである。
図５４より、酸素雰囲気で発生したプラズマに曝された酸化窒化シリコン膜と比較して
、一酸化二窒素雰囲気で発生したプラズマに曝された酸化窒化シリコン膜の方が、酸素分
子のＴＤＳ強度が高いと確認された。以上のことから、酸素雰囲気で発生させたプラズマ
より、一酸化二窒素雰囲気で発生させたプラズマの方が酸化力が高く、加熱により酸素が
脱離しやすい、酸素過剰な膜を作製することが可能である。
以上のことから、酸化物半導体膜上に酸化物絶縁膜をプラズマＣＶＤ法により形成する
場合、シリコンを含む堆積性気体と一酸化二窒素を原料ガスとして用いることで、加熱に
より酸素を脱離させることが可能な、酸素過剰な膜を形成することができる。なお、原料
ガスとして、一酸化二窒素を用いると、膜には窒素が含まれるため、窒素を有し、且つ酸
素過剰な酸化物絶縁膜となる。

Claims (2)

  1. トランジスタのゲート絶縁膜として機能する第１の酸化物絶縁膜と、
    前記トランジスタのチャネル形成領域を有する酸化物半導体膜と、
    第２の酸化物絶縁膜と、
    ソース電極及びドレイン電極と、を有し、
    前記酸化物半導体膜は、前記第１の酸化物絶縁膜と前記第２の酸化物絶縁膜との間に配置され、
    前記ソース電極又はドレイン電極は、前記酸化物半導体膜と前記第２の酸化物絶縁膜の間に配置され、
    前記第１の酸化物絶縁膜及び前記第２の酸化物絶縁膜の少なくとも一方は、電子スピン共鳴スペクトル法で測定した窒化酸化物に起因するスピン密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である、半導体装置。
  2. トランジスタのゲート絶縁膜として機能する第１の酸化物絶縁膜と、
    前記トランジスタのチャネル形成領域を有する酸化物半導体膜と、
    第２の酸化物絶縁膜と、
    ソース電極及びドレイン電極と、を有し、
    前記酸化物半導体膜は、前記第１の酸化物絶縁膜と前記第２の酸化物絶縁膜との間に配置され、
    前記第２の酸化物絶縁膜は、前記ソース電極又はドレイン電極と前記酸化物半導体膜の間に配置され、
    前記第１の酸化物絶縁膜及び前記第２の酸化物絶縁膜の少なくとも一方は、電子スピン共鳴スペクトル法で測定した窒化酸化物に起因するスピン密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である、半導体装置。
JP2020087216A 2013-08-23 2020-05-19 半導体装置 Withdrawn JP2020123754A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013173958 2013-08-23
JP2013173958 2013-08-23

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018191898A Division JP6707115B2 (ja) 2013-08-23 2018-10-10 半導体装置の作製方法

Publications (1)

Publication Number Publication Date
JP2020123754A true JP2020123754A (ja) 2020-08-13

Family

ID=52479559

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2014168106A Expired - Fee Related JP6442187B2 (ja) 2013-08-23 2014-08-21 半導体装置
JP2018191898A Expired - Fee Related JP6707115B2 (ja) 2013-08-23 2018-10-10 半導体装置の作製方法
JP2020087216A Withdrawn JP2020123754A (ja) 2013-08-23 2020-05-19 半導体装置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2014168106A Expired - Fee Related JP6442187B2 (ja) 2013-08-23 2014-08-21 半導体装置
JP2018191898A Expired - Fee Related JP6707115B2 (ja) 2013-08-23 2018-10-10 半導体装置の作製方法

Country Status (3)

Country Link
US (3) US9443987B2 (ja)
JP (3) JP6442187B2 (ja)
KR (1) KR102344772B1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
KR102304824B1 (ko) 2013-08-09 2021-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9443987B2 (en) * 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW202339281A (zh) 2013-10-10 2023-10-01 日商半導體能源研究所股份有限公司 液晶顯示裝置
KR102283814B1 (ko) 2013-12-25 2021-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6683503B2 (ja) * 2015-03-03 2020-04-22 株式会社半導体エネルギー研究所 半導体装置
US9837547B2 (en) * 2015-05-22 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide conductor and display device including the semiconductor device
US11024725B2 (en) 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
WO2017098369A1 (en) * 2015-12-11 2017-06-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and display device
JP2018032839A (ja) * 2015-12-11 2018-03-01 株式会社半導体エネルギー研究所 トランジスタ、回路、半導体装置、表示装置および電子機器
JP6665536B2 (ja) * 2016-01-12 2020-03-13 株式会社リコー 酸化物半導体
CN105977148A (zh) * 2016-07-01 2016-09-28 深圳市华星光电技术有限公司 绝缘层的制造方法、阵列的制造方法及阵列基板
KR102589754B1 (ko) * 2016-08-05 2023-10-18 삼성디스플레이 주식회사 트랜지스터 및 이를 포함하는 표시 장치
JP6555304B2 (ja) * 2017-07-31 2019-08-07 セイコーエプソン株式会社 液晶表示装置および電子機器
WO2020049420A1 (ja) * 2018-09-07 2020-03-12 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US20230051739A1 (en) * 2019-12-27 2023-02-16 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06132302A (ja) * 1992-10-21 1994-05-13 Toshiba Corp 薄膜トランジスタの製造方法
JP2013016785A (ja) * 2011-06-10 2013-01-24 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2013033934A (ja) * 2011-05-25 2013-02-14 Semiconductor Energy Lab Co Ltd 酸化物半導体膜の成膜方法、半導体装置および半導体装置の作製方法
JP2013065843A (ja) * 2011-08-31 2013-04-11 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2013084940A (ja) * 2011-09-29 2013-05-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013102158A (ja) * 2011-10-21 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2728880B2 (ja) * 1988-01-28 1998-03-18 シャープ株式会社 薄膜半導体装置およびその製造方法
JPH0727900B2 (ja) * 1988-06-28 1995-03-29 松下電器産業株式会社 半導体装置の製造方法
JP2900284B2 (ja) * 1990-09-12 1999-06-02 カシオ計算機株式会社 薄膜形成方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368009A (ja) * 2001-06-05 2002-12-20 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよび液晶表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
TWI253179B (en) 2002-09-18 2006-04-11 Sanyo Electric Co Method for making a semiconductor device
JP2004134773A (ja) * 2002-09-18 2004-04-30 Sanyo Electric Co Ltd 半導体装置の製造方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005167019A (ja) 2003-12-03 2005-06-23 Sharp Corp トランジスタおよびそのゲート絶縁膜の成膜に用いるｃｖｄ装置
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
JP2006173327A (ja) 2004-12-15 2006-06-29 Canon Inc 薄膜トランジスタとその製造方法および製造装置
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP2006258923A (ja) * 2005-03-15 2006-09-28 Nec Corp 液晶表示装置及びその製造方法
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
TWI500159B (zh) * 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101906751B1 (ko) * 2009-03-12 2018-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR20130026404A (ko) 2009-09-24 2013-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
WO2011039853A1 (ja) 2009-09-30 2011-04-07 キヤノン株式会社 薄膜トランジスタ
US8653514B2 (en) * 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20120064665A1 (en) * 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Deposition apparatus, apparatus for successive deposition, and method for manufacturing semiconductor device
KR102110496B1 (ko) * 2010-12-03 2020-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
WO2012090799A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103843146B (zh) * 2011-09-29 2016-03-16 株式会社半导体能源研究所 半导体器件
JP2013149953A (ja) 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6128906B2 (ja) 2012-04-13 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
JP6059566B2 (ja) 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2014042004A (ja) 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US9443987B2 (en) * 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06132302A (ja) * 1992-10-21 1994-05-13 Toshiba Corp 薄膜トランジスタの製造方法
JP2013033934A (ja) * 2011-05-25 2013-02-14 Semiconductor Energy Lab Co Ltd 酸化物半導体膜の成膜方法、半導体装置および半導体装置の作製方法
JP2013016785A (ja) * 2011-06-10 2013-01-24 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2013065843A (ja) * 2011-08-31 2013-04-11 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2013084940A (ja) * 2011-09-29 2013-05-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013102158A (ja) * 2011-10-21 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Also Published As

Publication number Publication date
JP6442187B2 (ja) 2018-12-19
US20150053971A1 (en) 2015-02-26
JP2019009472A (ja) 2019-01-17
US20160351721A1 (en) 2016-12-01
US9911853B2 (en) 2018-03-06
KR102344772B1 (ko) 2021-12-28
KR20150022684A (ko) 2015-03-04
JP2015062223A (ja) 2015-04-02
JP6707115B2 (ja) 2020-06-10
US9443987B2 (en) 2016-09-13
US20180175210A1 (en) 2018-06-21
US10355136B2 (en) 2019-07-16

Similar Documents

Publication Publication Date Title
JP6707115B2 (ja) 半導体装置の作製方法
JP6626947B2 (ja) 半導体装置
TWI661542B (zh) 顯示裝置
JP7038777B2 (ja) 半導体装置
JP6401483B2 (ja) 半導体装置の作製方法
JP6418861B2 (ja) 半導体装置
JP2020102634A (ja) 半導体装置
KR20150146409A (ko) 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200525

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210601

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210531

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210726

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20210810