JP2020004995A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020004995A
JP2020004995A JP2019160429A JP2019160429A JP2020004995A JP 2020004995 A JP2020004995 A JP 2020004995A JP 2019160429 A JP2019160429 A JP 2019160429A JP 2019160429 A JP2019160429 A JP 2019160429A JP 2020004995 A JP2020004995 A JP 2020004995A
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
insulating film
region
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2019160429A
Other languages
English (en)
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
純一 肥塚
Junichi Hizuka
純一 肥塚
行徳 島
Yukinori Shima
行徳 島
正美 神長
Masami Kaminaga
正美 神長
黒崎　大輔
Daisuke Kurosaki
大輔 黒崎
中田　昌孝
Masataka Nakata
昌孝 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2020004995A publication Critical patent/JP2020004995A/ja
Priority to JP2021106319A priority Critical patent/JP2021158382A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01001—Hydrogen [H]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】酸化物半導体を有するトランジスタを有する半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させる。【解決手段】半導体装置において、トランジスタ１００は、絶縁膜１０８上に設けられ、絶縁膜１０８上の酸化物半導体膜１１０と、酸化物半導体膜１１０上のゲート絶縁膜１１２と、ゲート絶縁膜上１１２のゲート電極１１４と、酸化物半導体膜１１０及びゲート電極１１４上の絶縁膜１１８と、酸化物半導体膜１１０と電気的に接続されるソース電極及びドレイン電極１２２ａ、１２２ｂと、を有する。絶縁膜１０８は、酸素を有し、絶縁膜１１８は、水素を有する。酸化物半導体膜１１０は、ゲート絶縁膜１１２と接する第１の領域と、絶縁膜１１８と接する第２の領域と、を有する。絶縁膜１０８は、第１の領域と重なる第３の領域と、第２の領域と重なる第４の領域と、を有する。第４の領域は、第３の領域よりも不純物元素の濃度が高い。【選択図】図１

Description

本発明の一態様は、酸化物半導体膜を有する半導体装置及び該半導体装置を有する表示
装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロ
セス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に
関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装
置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶
装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電
気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、
半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トラ
ンジスタ（ＦＥＴ）、または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注
目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような
電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコ
ンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注
目されている。
例えば、酸化物半導体として、Ｉｎ、Ｚｎ、Ｇａ、Ｓｎなどを含む非晶質酸化物を用い
てトランジスタを作製する技術が開示されている（特許文献１参照）。また、自己整列ト
ップゲート構造を有する酸化物薄膜のトランジスタを作製する技術が開示されている（特
許文献２参照）。
また、チャネルを形成する酸化物半導体層の下地絶縁層に、加熱により酸素を放出する
絶縁層を用い、該酸化物半導体層の酸素欠損を低減する半導体装置が開示されている（特
許文献３参照）。
特開２００６−１６５５２９号公報 特開２００９−２７８１１５号公報 特開２０１２−００９８３６号公報
酸化物半導体膜を有するトランジスタとしては、例えば、逆スタガ型（ボトムゲート構
造ともいう）またはプレナー型（トップゲート構造ともいう）等が挙げられる。酸化物半
導体膜を有するトランジスタを表示装置に適用する場合、プレナー型のトランジスタより
も逆スタガ型のトランジスタの方が、作製工程が比較的簡単であり製造コストを抑えられ
るため、利用される場合が多い。しかしながら、表示装置の画面の大型化、または表示装
置の画質の高精細化（例えば、４ｋ×２ｋ（水平方向画素数＝３８４０画素、垂直方向画
素数＝２０４８画素）または８ｋ×４ｋ（水平方向画素数＝７６８０画素、垂直方向画素
数＝４３２０画素）に代表される高精細な表示装置）が進むと、逆スタガ型のトランジス
タでは、ゲート電極とソース電極及びドレイン電極との間の寄生容量があるため、該寄生
容量によって信号遅延等が大きくなり、表示装置の画質が劣化するという問題があった。
また、逆スタガ型のトランジスタの場合、プレナー型のトランジスタと比較して、トラン
ジスタの占有面積が大きくなるといった問題がある。そこで、酸化物半導体膜を有するプ
レナー型のトランジスタについて、安定した半導体特性及び高い信頼性を有する構造で、
且つ簡単な作製工程で形成されるトランジスタの開発が望まれている。
また、酸化物半導体膜をチャネル領域に用いてトランジスタを作製する場合、酸化物半
導体膜のチャネル領域中に形成される酸素欠損は、トランジスタ特性に影響を与えるため
問題となる。例えば、酸化物半導体膜のチャネル領域中に酸素欠損が形成されると、該酸
素欠損に起因してキャリアが生成される。酸化物半導体膜のチャネル領域中にキャリアが
生成されると、酸化物半導体膜をチャネル領域に有するトランジスタの電気特性の変動、
代表的にはしきい値電圧のシフトが生じる。また、トランジスタごとに電気特性がばらつ
くという問題がある。したがって、酸化物半導体膜のチャネル領域においては、酸素欠損
が少ないほど好ましい。一方で、酸化物半導体膜をチャネル領域に用いるトランジスタに
おいて、酸化物半導体膜のソース電極及びドレイン電極と接する領域としては、ソース電
極及びドレイン電極との接触抵抗を低減するために酸素欠損が多く、抵抗が低い方が好ま
しい。
上記問題に鑑み、本発明の一態様は、酸化物半導体を有するトランジスタを有する半導
体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることを課題の１
つとする。または、本発明の一態様は、酸化物半導体を有するプレナー型のトランジスタ
を有する半導体装置を提供することを課題の１つとする。または、本発明の一態様は、酸
化物半導体を有するオン電流が大きいトランジスタを有する半導体装置を提供することを
課題の１つとする。または、本発明の一態様は、酸化物半導体を有するオフ電流が小さい
トランジスタを有する半導体装置を提供することを課題の１つとする。または、本発明の
一態様は、消費電力が低減された半導体装置を提供することを課題の１つとする。または
、本発明の一態様は、酸化物半導体を有する占有面積の小さいトランジスタを有する半導
体装置を提供することを課題の１つとする。または、本発明の一態様は、新規な半導体装
置を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細
書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽
出することが可能である。
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１
の絶縁膜上の酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上の
ゲート電極と、酸化物半導体膜及びゲート電極上の第２の絶縁膜と、酸化物半導体膜と電
気的に接続されるソース電極及びドレイン電極と、を有し、第１の絶縁膜は、酸素を有し
、第２の絶縁膜は、水素を有し、酸化物半導体膜は、ゲート絶縁膜と接する第１の領域と
、第２の絶縁膜と接する第２の領域と、を有し、第１の絶縁膜は、第１の領域と重なる第
３の領域と、第２の領域と重なる第４の領域と、を有し、第４の領域は、第３の領域より
も不純物元素の濃度が高いことを特徴とする半導体装置である。より詳細には以下の通り
である。
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１
の絶縁膜上の酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上の
ゲート電極と、酸化物半導体膜及びゲート電極上の第２の絶縁膜と、第２の絶縁膜上の第
３の絶縁膜と、第２の絶縁膜及び第３の絶縁膜が有する第１の開口部と、第２の絶縁膜及
び第３の絶縁膜が有する第２の開口部と、第１の開口部を介して、酸化物半導体膜と電気
的に接続されるソース電極と、第２の開口部を介して、酸化物半導体膜と電気的に接続さ
れるドレイン電極と、を有し、第１の絶縁膜は、酸素を有し、第２の絶縁膜は、水素を有
し、酸化物半導体膜は、ゲート絶縁膜と接する第１の領域と、第２の絶縁膜と接する第２
の領域と、を有し、第１の絶縁膜は、第１の領域と重なる第３の領域と、第２の領域と重
なる第４の領域と、を有し、第４の領域は、第３の領域よりも不純物元素の濃度が高いこ
とを特徴とする半導体装置である。
また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジス
タは、第１のゲート電極と、第１のゲート電極上の第１の絶縁膜と、第１の絶縁膜上の酸
化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上の第２のゲート電
極と、酸化物半導体膜及び第２のゲート電極上の第２の絶縁膜と、第２の絶縁膜上の第３
の絶縁膜と、第２の絶縁膜及び第３の絶縁膜が有する第１の開口部と、第２の絶縁膜及び
第３の絶縁膜が有する第２の開口部と、第１の開口部を介して、酸化物半導体膜と電気的
に接続されるソース電極と、第２の開口部を介して、酸化物半導体膜と電気的に接続され
るドレイン電極と、を有し、第１の絶縁膜は、酸素を有し、第２の絶縁膜は、水素を有し
、酸化物半導体膜は、ゲート絶縁膜と接する第１の領域と、第２の絶縁膜と接する第２の
領域と、を有し、第１の絶縁膜は、第１の領域と重なる第３の領域と、第２の領域と重な
る第４の領域と、を有し、第４の領域は、第３の領域よりも不純物元素の濃度が高いこと
を特徴とする半導体装置である。
また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジス
タは、第１のゲート電極と、第１のゲート電極上の第１の絶縁膜と、第１の絶縁膜上の酸
化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上の第２のゲート電
極と、酸化物半導体膜及び第２のゲート電極上の第２の絶縁膜と、第２の絶縁膜上の第３
の絶縁膜と、第２の絶縁膜及び第３の絶縁膜が有する第１の開口部と、第２の絶縁膜及び
第３の絶縁膜が有する第２の開口部と、第１の絶縁膜及びゲート絶縁膜が有する第３の開
口部と、第１の開口部を介して、酸化物半導体膜と電気的に接続されるソース電極と、第
２の開口部を介して、酸化物半導体膜と電気的に接続されるドレイン電極と、を有し、第
１のゲート電極と第２のゲート電極は、第３の開口部を介して電気的に接続され、第１の
絶縁膜は、酸素を有し、第２の絶縁膜は、水素を有し、酸化物半導体膜は、ゲート絶縁膜
と接する第１の領域と、第２の絶縁膜と接する第２の領域と、を有し、第１の絶縁膜は、
第１の領域と重なる第３の領域と、第２の領域と重なる第４の領域と、を有し、第４の領
域は、第３の領域よりも不純物元素の濃度が高いことを特徴とする半導体装置である。
また、上記各構成において、不純物元素は、水素、ホウ素、炭素、窒素、フッ素、リン
、硫黄、または希ガスの１以上を有すると好ましい。また、上記各構成において、不純物
元素は、水素またはアルゴンを有すると好ましい。
また、上記各構成において、第１の領域は、第２の領域よりも水素濃度が低い部分を有
すると好ましい。また、上記各構成において、第１の領域は、第２の領域よりも結晶性が
高い領域を有すると好ましい。
また、上記各構成において、酸化物半導体膜は、酸素と、Ｉｎと、Ｚｎと、Ｍ（Ｍは、
Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）とを有すると好ましい。また、
上記各構成において、酸化物半導体膜は、結晶部を含み、結晶部のｃ軸が酸化物半導体膜
の被形成面の法線ベクトルに平行である部分を有すると好ましい。
また、本発明の他の一態様は、上記各構成にいずれか一つに記載の半導体装置と表示素
子とを有する表示装置である。また、本発明の他の一態様は、該表示装置とタッチセンサ
とを有する表示モジュールである。また、本発明の他の一態様は、上記各構成にいずれか
一つに記載の半導体装置、上記表示装置、または上記表示モジュールと、操作キーまたは
バッテリとを有する電子機器である。
本発明の一態様により、酸化物半導体を有するトランジスタを有する半導体装置におい
て、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、本発
明の一態様により、酸化物半導体を有するプレナー型のトランジスタを有する半導体装置
を提供することができる。または、本発明の一態様により、酸化物半導体を有するオン電
流が大きいトランジスタを有する半導体装置を提供することができる。または、本発明の
一態様により、酸化物半導体を有するオフ電流が小さいトランジスタを有する半導体装置
を提供することができる。または、本発明の一態様により、消費電力が低減された半導体
装置を提供することができる。または、本発明の一態様により、酸化物半導体を有する占
有面積の小さいトランジスタを有する半導体装置を提供することができる。または、本発
明の一態様により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す断面図。 酸化物半導体膜近傍の不純物元素、及び酸素の移動経路を説明するモデル図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図、及びバンド構造の一態様を示す図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図、ペレットおよびＣＡＡＣ−ＯＳの断面図。 ｎｃ−ＯＳの成膜モデルを説明する模式図、およびペレットを示す図。 ペレットを説明する図。 被形成面においてペレットに加わる力を説明する図。 被形成面におけるペレットの動きを説明する図。 ＩｎＧａＺｎＯ４の結晶を説明する図。 原子が衝突する前のＩｎＧａＺｎＯ４の構造などを説明する図。 原子が衝突した後のＩｎＧａＺｎＯ４の構造などを説明する図。 原子が衝突した後の原子の軌跡を説明する図。 ＣＡＡＣ−ＯＳおよびターゲットの断面ＨＡＡＤＦ−ＳＴＥＭ像。 抵抗率の温度依存性を説明する図。 計算モデルを説明する図。 初期状態と最終状態を説明する図。 活性化障壁を説明する図。 初期状態と最終状態を説明する図。 活性化障壁を説明する図。 ＶｏＨの遷移レベルを説明する図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置を説明するブロック図及び回路図。 表示モジュールを説明する図。 電子機器を説明する図。 酸化物半導体膜中のアルゴン濃度を説明する図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異
なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の
混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位
置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関
係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明し
た語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含
む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイ
ン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間
にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すこ
とができるものである。なお、本明細書等において、チャネル領域とは、電流が主として
流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
また、明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また
、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態を
いう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されてい
る状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」
とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
（実施の形態１）
本実施の形態では、トランジスタを有する半導体装置、及び該半導体装置の作製方法の
一例について、図１乃至図１０を用いて説明する。
＜半導体装置の構成１＞
図１（Ａ）（Ｂ）（Ｃ）に、トランジスタを有する半導体装置の一例を示す。なお、図
１（Ａ）（Ｂ）（Ｃ）に示すトランジスタは、トップゲート構造である。
図１（Ａ）は半導体装置が有するトランジスタ１００の上面図であり、図１（Ｂ）は図
１（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図１（Ｃ）は図１（Ａ）の一点鎖線Ｙ
１−Ｙ２間の断面図である。なお、図１（Ａ）では、明瞭化のため、基板１０２、絶縁膜
１０８、絶縁膜１１２などを省略している。なお、トランジスタの上面図においては、以
降の図面においても図１（Ａ）と同様に、構成要素の一部を省略して図示する場合がある
。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル
幅方向と呼称する場合がある。
図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００は、基板１０２上に形成された絶縁
膜１０８（第１の絶縁膜ともいう）と、絶縁膜１０８上の酸化物半導体膜１１０と、酸化
物半導体膜１１０上の絶縁膜１１２と、絶縁膜１１２を介して酸化物半導体膜１１０と重
なる導電膜１１４と、酸化物半導体膜１１０、絶縁膜１１２、及び導電膜１１４を覆う絶
縁膜１１８（第２の絶縁膜ともいう）と、絶縁膜１１８上の絶縁膜１２０（第３の絶縁膜
ともいう）と、絶縁膜１１８及び絶縁膜１２０に設けられる開口部１４０ａ（第１の開口
部ともいう）を介して、酸化物半導体膜１１０に電気的に接続される導電膜１２２ａと、
絶縁膜１１８及び絶縁膜１２０に設けられる開口部１４０ｂ（第２の開口部ともいう）を
介して、酸化物半導体膜１１０に電気的に接続される導電膜１２２ｂと、を有する。なお
、トランジスタ１００上には、絶縁膜１２０、及び導電膜１２２ａ、１２２ｂを覆う絶縁
膜１２８を設けてもよい。
また、トランジスタ１００において、絶縁膜１０８は、絶縁膜１０８ａと、絶縁膜１０
８ａ上の絶縁膜１０８ｂとを有する。また、酸化物半導体膜１１０は、チャネル領域１１
０ａ（第１の領域ともいう）と、チャネル領域１１０ａを挟む一対の低抵抗領域１１０ｂ
、１１０ｃ（第２の領域ともいう）と、を有する。なお、チャネル領域１１０ａは、絶縁
膜１１２と接し、低抵抗領域１１０ｂ、１１０ｃは、絶縁膜１１８と接する。また、導電
膜１１４は、導電膜１１４ａと、導電膜１１４ａ上の導電膜１１４ｂとを有する。
また、絶縁膜１１２は、ゲート絶縁膜としての機能を有し、導電膜１１４は、ゲート電
極としての機能を有する。また、導電膜１２２ａは、ソース電極及びドレイン電極の一方
の電極としての機能を有し、導電膜１２２ｂは、ソース電極及びドレイン電極の他方の電
極としての機能を有する。
また、トランジスタ１００において、絶縁膜１０８は、酸素を有し、酸化物半導体膜１
１０に酸素を供給する機能を有する。絶縁膜１０８から供給される酸素によって、酸化物
半導体膜１１０に形成されうる酸素欠損を補填することができる。また、絶縁膜１１８は
、水素を有し、酸化物半導体膜１１０に水素を供給する機能を有する。
酸化物半導体膜１１０において、低抵抗領域１１０ｂ、１１０ｃは、酸素欠損を形成す
る元素を有する。以下、酸素欠損を形成する元素を、不純物元素として説明する。不純物
元素の代表例としては、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス
元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン
及びキセノンがある。
不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の
結合が切断され、酸素欠損が形成される。または、不純物元素が酸化物半導体膜に添加さ
れると、酸化物半導体膜中の金属元素と結合していた酸素が不純物元素と結合し、金属元
素から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体膜において
キャリア密度が増加し、導電性が高くなる。
ここで、酸化物半導体膜１１０近傍の拡大図を図２（Ａ）（Ｂ）、及び図３に示す。な
お、図２（Ａ）（Ｂ）、及び図３においては、先に説明した機能と同様の機能を有する場
合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
酸化物半導体膜１１０のチャネル長方向の断面形状において、酸化物半導体膜のキャリ
ア密度が増加し導電性が高くなる領域（以下、低抵抗領域という）が形成される。また、
酸化物半導体膜１１０中に形成される低抵抗領域は、図２（Ａ）（Ｂ）、及び図３に示す
ように複数の構造がある。なお、図２（Ａ）（Ｂ）、及び図３において、チャネル長Ｌは
、一対の低抵抗領域に挟まれた領域である。
図２（Ａ）に示すように、酸化物半導体膜１１０は、導電膜１１４と重なる領域に形成
されるチャネル領域１１０ａと、チャネル領域１１０ａを挟み、且つ不純物元素を含む領
域、すなわち低抵抗領域１１０ｂ、１１０ｃとを有する。なお、図２（Ａ）に示すように
、チャネル長方向の断面形状において、チャネル領域１１０ａ及び低抵抗領域１１０ｂ、
１１０ｃの境界が、絶縁膜１１２を介して、導電膜１１４ａの下端部と、一致または概略
一致している。すなわち、上面形状において、チャネル領域１１０ａ及び低抵抗領域１１
０ｂ、１１０ｃの境界が、導電膜１１４ａの下端部と、一致または概略一致している。
または、図２（Ｂ）に示すように、チャネル長方向の断面形状において、低抵抗領域１
１０ｂ、１１０ｃは、絶縁膜１１２を介して、導電膜１１４と重なる領域を有する。該領
域はオーバーラップ領域として機能する。チャネル長方向におけるオーバーラップ領域の
長さをＬｏｖと示す。Ｌｏｖは、チャネル長Ｌの２０％未満、または１０％未満、または
５％未満、または２％未満である。
または、図３に示すように、チャネル長方向の断面形状において、酸化物半導体膜１１
０は、チャネル領域１１０ａと低抵抗領域１１０ｂの間に低抵抗領域１１０ｄを有し、チ
ャネル領域１１０ａと低抵抗領域１１０ｃの間に低抵抗領域１１０ｅを有する。低抵抗領
域１１０ｄ、１１０ｅは、低抵抗領域１１０ｂ、１１０ｃより不純物元素の濃度が低く、
抵抗率が高い。ここでは、低抵抗領域１１０ｄ、１１０ｅは、絶縁膜１１２と重なるが、
絶縁膜１１２及び導電膜１１４と重なってもよい。なお、図３において、低抵抗領域１１
０ｄ、１１０ｅを、Ｌｄｄとして示す。
図３に示すように、酸化物半導体膜１１０が低抵抗領域１１０ｂ、１１０ｃより不純物
元素の濃度が低く、低抵抗領域１１０ｂ、１１０ｃより抵抗率が高い低抵抗領域１１０ｄ
、１１０ｅを有することで、ドレイン領域の電界緩和が可能である。そのため、ドレイン
領域の電界に起因したトランジスタのしきい値電圧の変動を低減することが可能である。
なお、図３に示す構造においては、導電膜１１４ａ、１１４ｂの形状が、図１に示すト
ランジスタ１００が有する導電膜１１４ａ、１１４ｂの形状と異なる。図３に示す構造に
おいては、導電膜１１４ａの下端部が、導電膜１１４ｂの下端部よりも外側に位置する。
また、導電膜１１４ｂは、テーパ形状であってもよい。すなわち、導電膜１１４ａ及び導
電膜１１４ｂが接する面と、導電膜１１４ｂの側面のなす角度θが、９０°未満、１０°
以上８５°以下、または１５°以上８５°以下、または３０°以上８５°以下、または４
５°以上８５°以下、または６０°以上８５°以下であってもよい。角度θを、９０°未
満、１０°以上８５°以下、または１５°以上８５°以下、または３０°以上８５°以下
、または４５°以上８５°以下、または６０°以上８５°以下とすることで、導電膜１１
４ｂの側面における絶縁膜１１８の被覆性を高めることが可能である。
図３に示す導電膜１１４の構造とすることで、酸化物半導体膜１１０中に不純物元素の
濃度が異なる低抵抗領域を形成することができる。具体的には、導電膜１１４をマスクと
して酸化物半導体膜１１０中に不純物元素を導入する場合、導電膜１１４ｂから突出した
領域の導電膜１１４ａ、及び導電膜１１４ｂから突出した領域の導電膜１１４ａの下方の
絶縁膜１１２を通過して酸化物半導体膜１１０中に不純物元素を導入することで低抵抗領
域１１０ｄ、１１０ｅを形成することができる。
また、酸化物半導体膜１１０は、絶縁膜１１２及び導電膜１１４と重ならない領域の膜
厚が、絶縁膜１１２及び導電膜１１４と重なる領域の膜厚よりも薄い領域を有する。該薄
い領域は、絶縁膜１１２及び導電膜１１４と重なる領域の酸化物半導体膜の膜厚よりも、
厚さが０．１ｎｍ以上５ｎｍ以下の薄い領域である。
なお、酸化物半導体膜１１０中の低抵抗領域１１０ｂ、１１０ｃは、ソース領域及びド
レイン領域として機能する。また、低抵抗領域１１０ｂ、１１０ｃ及び低抵抗領域１１０
ｄ、１１０ｅには不純物元素が含まれる。
不純物元素が希ガス元素であって、酸化物半導体膜１１０がスパッタリング法で形成さ
れる場合、チャネル領域１１０ａ及び低抵抗領域１１０ｂ、１１０ｃ、１１０ｄ、１１０
ｅは、それぞれ希ガス元素を含む。なお、チャネル領域１１０ａと比較して、低抵抗領域
１１０ｂ、１１０ｃの方が希ガス元素の濃度が高い。また、低抵抗領域１１０ｄ、１１０
ｅと比較して、低抵抗領域１１０ｂ、１１０ｃの方が希ガス元素の濃度が高い。
これは、酸化物半導体膜１１０がスパッタリング法で形成される場合、スパッタリング
ガスとして希ガスを用いる場合があるため、酸化物半導体膜１１０に希ガスが含まれるこ
と、並びに低抵抗領域１１０ｂ、１１０ｃにおいて、酸素欠損を形成するために、意図的
に希ガスが添加されることが原因である。なお、低抵抗領域１１０ｂ、１１０ｃ、１１０
ｄ、１１０ｅには、チャネル領域１１０ａと異なる希ガス元素が添加されていてもよい。
ここで、酸化物半導体膜に希ガス元素として、アルゴンを添加する場合の酸化物半導体
膜中の不純物元素の濃度について評価を行った。図３８を用いて酸化物半導体膜中の不純
物元素の濃度について説明する。
図３８は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ
Ｓｐｅｃｔｒｏｍｅｔｒｙ）による酸化物半導体膜中のアルゴン濃度を示す図である。
ＳＩＭＳ分析に用いた試料としては、ガラス基板６０２上に酸化物半導体膜６０４を形成
した。
なお、酸化物半導体膜６０４としては、スパッタリング装置を用い、スパッタリング装
置のチャンバー内に流量２００ｓｃｃｍの酸素ガスを導入し、スパッタリング装置チャン
バー内に配置されたＩｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子％］の金属酸化物スパッタ
リングターゲットに、２．５ｋＷ電力を供給して形成した。なお、上記金属酸化物スパッ
タリングターゲットに印加する電源としてはＡＣ電源を用いた。また、酸化物半導体膜６
０４の膜厚は、１００ｎｍとした。なお、酸化物半導体膜６０４形成方法としては、上述
の通り、成膜ガスを酸素ガスのみとし、成膜ガスにアルゴンを用いない形成方法とした。
次に、酸化物半導体膜６０４が形成された基板の熱処理を行った。該熱処理としては、
窒素雰囲気下において、４５０℃ １時間の熱処理を行い、続けて窒素と酸素の混合ガス
雰囲気下において、４５０℃ １時間の熱処理を行った。
その後、酸化物半導体膜６０４中に不純物元素を添加しない試料Ａ−１と、酸化物半導
体膜６０４中に不純物元素を添加する試料Ａ−２及び試料Ａ−３を作製した。不純物元素
を添加する試料Ａ−２としては、酸化物半導体膜６０４上から、イオンドーピング装置を
用い、加速電圧を１０ｋＶとし、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２となるよ
うに調整して酸化物半導体膜６０４中にアルゴンを添加した。また、不純物元素を添加す
る試料Ａ−３としては、酸化物半導体膜６０４上から、イオンドーピング装置を用い、加
速電圧を３０ｋＶとし、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２となるように調整
して酸化物半導体膜６０４中にアルゴンを添加した。
また、図３８に示すグラフにおいては、酸化物半導体膜６０４上に保護膜６０６が形成
されている。保護膜６０６は、酸化物半導体膜６０４をＳＩＭＳ分析する際に酸化物半導
体膜６０４上に形成される。また、ＳＩＭＳ分析としては、ガラス基板側から分析する手
法、所謂ＳＳＤＰ−ＳＩＭＳ法（Ｓｕｂｓｔｒａｔｅ Ｓｉｄｅ Ｄｅｐｔｈ Ｐｒｏｆ
ｉｌｅ Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いた
。また、ＳＩＭＳ分析装置でのアルゴンの検出下限としては、概ね２．０×１０１９ａｔ
ｏｍｓ／ｃｍ３である。また、図３８において、横軸が深さ（ｎｍ）を、縦軸がアルゴン
濃度（ａｔｏｍｓ／ｃｍ３）を、それぞれ示す。なお、ＳＩＭＳ分析の一次イオン種には
セシウム一次イオン（Ｃｓ＋）を用いた。
図３８に示す結果より、不純物元素を添加しない試料Ａ−１としては、酸化物半導体膜
６０４中のアルゴン濃度としては、概ね検出下限レベルの含有量であった。一方で、不純
物元素を添加する試料Ａ−２及び試料Ａ−３としては、酸化物半導体膜６０４中のアルゴ
ン濃度が、深さが２５ｎｍ以上５０ｎｍ以下の範囲で、２．０×１０１９ａｔｏｍｓ／ｃ
ｍ３〜２．０×１０２１ａｔｏｍｓ／ｃｍ３まで含まれていることが確認される。また、
試料Ａ−２と試料Ａ−３を比較した場合、加速電圧が高い試料Ａ−３の方が、酸化物半導
体膜６０４中の深くまでアルゴンが添加されている。この結果は、酸化物半導体膜の下地
にまでアルゴンを添加できることを示唆している。例えば、酸化物半導体膜６０４の膜厚
を５０ｎｍ以下とした場合、酸化物半導体膜６０４の下地までアルゴンが添加される。
以上のように、酸化物半導体膜６０４に不純物元素の添加することで、酸化物半導体膜
６０４中の不純物濃度、ここではアルゴン濃度が高い領域を有することが確認できた。
また、不純物元素が、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、または、塩素
の場合、低抵抗領域１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅは、上記の不純物元素を有
する。このため、チャネル領域１１０ａと比較して、低抵抗領域１１０ｂ、１１０ｃ、１
１０ｄ、１１０ｅの方が上記の不純物元素の濃度が高い。なお、低抵抗領域１１０ｂ、１
１０ｃ、１１０ｄ、１１０ｅにおいて、二次イオン質量分析法により得られる不純物元素
の濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、
または１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、また
は５×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下とすること
ができる。
また、不純物元素が、水素の場合、チャネル領域１１０ａと比較して、低抵抗領域１１
０ｂ、１１０ｃ、１１０ｄ、１１０ｅの方が水素の濃度が高い。なお、低抵抗領域１１０
ｂ、１１０ｃ、１１０ｄ、１１０ｅにおいて、二次イオン質量分析法により得られる水素
の濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、または１×１０２０ａｔｏｍｓ／ｃｍ
３以上、または５×１０２０ａｔｏｍｓ／ｃｍ３以上とすることができる。
低抵抗領域１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅは不純物元素を有するため、酸素
欠損が増加し、キャリア密度が増加する。この結果、低抵抗領域１１０ｂ、１１０ｃ、１
１０ｄ、１１０ｅは、導電性が高くなる。
なお、不純物元素が、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、または塩素の
一以上と、希ガスの一以上の場合であってもよい。この場合、低抵抗領域１１０ｂ、１１
０ｃ、１１０ｄ、１１０ｅにおいて、希ガスにより形成された酸素欠損と、添加された水
素、ホウ素、炭素、窒素、フッ素、リン、硫黄、または塩素の一以上との相互作用により
、低抵抗領域１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅは、導電性がさらに高まる場合が
ある。
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素
欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体
は、導電性が高くなり、導電体化する。導電体化された酸化物半導体を酸化物導電体とい
うことができる。一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に
対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物
半導体である。したがって、該ドナー準位による吸収の影響は小さく、可視光に対して酸
化物半導体と同程度の透光性を有する。
ここで、酸化物導電体で形成される膜（以下、酸化物導電体膜という。）における、抵
抗率の温度依存性について、図２５を用いて説明する。
ここでは、酸化物導電体膜を有する試料を作製した。酸化物導電体膜としては、酸化物
半導体膜が窒化シリコン膜に接することで形成された酸化物導電体膜（ＯＣ＿ＳｉＮｘ）
、ドーピング装置において酸化物半導体膜にアルゴンが添加され、且つ窒化シリコン膜と
接することで形成された酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）、またはプ
ラズマ処理装置において酸化物半導体膜がアルゴンプラズマに曝され、且つ窒化シリコン
膜と接することで形成された酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）を
作製した。なお、窒化シリコン膜は、水素を含む。
酸化物導電体膜（ＯＣ＿ＳｉＮｘ）を含む試料の作製方法を以下に示す。ガラス基板上
に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した後、酸素プ
ラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱により酸素を放
出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコ
ン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを
用いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、
４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素及び酸素の混合ガス雰囲気で加
熱処理した。次に、ＰＥＣＶＤ法で、厚さ１００ｎｍの窒化シリコン膜を形成した。次に
、３５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。
酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）を含む試料の作製方法を以下に示
す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をＰＥＣＶＤ法により形成し
た後、酸素プラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱に
より酸素を放出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸
化窒化シリコン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリング
ターゲットを用いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物
膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素及び酸素の混合ガ
ス雰囲気で加熱処理した。次に、ドーピング装置を用いて、Ｉｎ−Ｇａ−Ｚｎ酸化物膜に
、加速電圧を１０ｋＶとし、ドーズ量が５×１０１４ｉｏｎｓ／ｃｍ２のアルゴンを添加
して、Ｉｎ−Ｇａ−Ｚｎ酸化物膜に酸素欠損を形成した。次に、ＰＥＣＶＤ法で、厚さ１
００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素及び酸素の混合ガス雰囲気
で加熱処理した。
酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）を含む試料の作製方法を以下
に示す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をＰＥＣＶＤ法により形
成した後、酸素プラズマに曝すことで、加熱により酸素を放出する酸化窒化シリコン膜を
形成した。次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がＩｎ：
Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法によ
り、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加熱
処理した後、４５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。次に、プラズマ
処理装置において、アルゴンプラズマを発生させ、加速させたアルゴンイオンをＩｎ−Ｇ
ａ−Ｚｎ酸化物膜に衝突させることで酸素欠損を形成した。次に、ＰＥＣＶＤ法で、厚さ
１００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素及び酸素の混合ガス雰囲
気で加熱処理した。
次に、各試料の抵抗率を測定した結果を図２５に示す。ここで、抵抗率の測定は４端子
のｖａｎ−ｄｅｒ−Ｐａｕｗ法で行った。図２５において、横軸は測定温度を示し、縦軸
は抵抗率を示す。また、酸化物導電体膜（ＯＣ＿ＳｉＮｘ）の測定結果を四角印で示し、
酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）の測定結果を丸印で示し、酸化物導
電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）の測定結果を三角印で示す。
なお、図示しないが、窒化シリコン膜と接しない酸化物半導体膜は、抵抗率が高く、抵
抗率の測定が困難であった。このため、酸化物導電体膜は、酸化物半導体膜より抵抗率が
低いことがわかる。
図２５からわかるように、酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）及び酸
化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）が、酸素欠損及び水素を含む場合
、抵抗率の変動が小さい。代表的には、８０Ｋ以上２９０Ｋ以下において、抵抗率の変動
率は、±２０％未満である。または、１５０Ｋ以上２５０Ｋ以下において、抵抗率の変動
率は、±１０％未満である。即ち、酸化物導電体は、縮退半導体であり、伝導帯端とフェ
ルミ準位とが一致または略一致していると推定される。このため、酸化物導電体膜をトラ
ンジスタのソース領域及びドレイン領域として用いることで、酸化物導電体膜とソース電
極及びドレイン電極として機能する導電膜との接触がオーミック接触となり、酸化物導電
体膜とソース電極及びドレイン電極として機能する導電膜との接触抵抗を低減できる。ま
た、酸化物導電体の抵抗率は温度依存性が低いため、酸化物導電体膜とソース電極及びド
レイン電極として機能する導電膜との接触抵抗の変動量が少なく、信頼性の高いトランジ
スタを作製することが可能である。
酸化物導電体膜は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致
していると推定される。このため、酸化物導電体膜とソース電極及びドレイン電極として
機能する導電膜との接触はオーミック接触であり、酸化物導電体膜とソース電極及びドレ
イン電極として機能する導電膜との接触抵抗を低減できる。
以上のように、酸化物半導体膜１１０中に形成する低抵抗領域について説明したが、該
低抵抗領域は、酸化物半導体膜１１０中の酸素欠損が酸素によって補填されることによっ
て、キャリア密度が減少し抵抗が増加する場合がある。
具体的には、酸化物半導体膜１１０の下方には、絶縁膜１０８が位置する。絶縁膜１０
８は、酸素を有し、酸化物半導体膜１１０に酸素を供給する機能を有するため、酸化物半
導体膜１１０のチャネル領域１１０ａ中の酸素欠損に酸素を供給すると共に、酸化物半導
体膜１１０の低抵抗領域１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅにも酸素を供給する機
能を有する。
したがって、酸化物半導体膜１１０の低抵抗領域１１０ｂ、１１０ｃ、１１０ｄ、１１
０ｅに酸素欠損を形成しても、絶縁膜１０８から供給される酸素によって、酸素欠損が補
填される場合がある。ここで、酸化物半導体膜１１０近傍の不純物元素、及び酸素の移動
経路のモデル図を図４に示す。なお、図４は、図２（Ａ）に示す領域１９０の断面図のモ
デル図に相当する。
図４（Ａ）に示す実線の矢印は、絶縁膜１０８ｂから供給される酸素１９１を表してお
り、破線の矢印は、絶縁膜１１８から供給される水素１９２を表している。
図４（Ａ）に示すように、絶縁膜１０８ｂが一様に酸化物半導体膜１１０に酸素を供給
できる機能を有している場合、チャネル領域１１０ａと、低抵抗領域１１０ｂと、に酸素
１９１が供給される。また、低抵抗領域１１０ｂは、絶縁膜１１８から水素１９２が供給
される。したがって、絶縁膜１１８と接する低抵抗領域１１０ｂの表面近傍においては、
酸化物半導体膜１１０中の酸素欠損と水素とが結合し、キャリア密度が増加する。一方で
、絶縁膜１０８ｂと接する低抵抗領域１１０ｂの底面近傍においては、酸化物半導体膜１
１０中の酸素欠損が酸素と結合し、該酸素欠損が補填されキャリア密度が減少する。
低抵抗領域１１０ｂ中のキャリア密度が減少することで、低抵抗領域１１０ｂの抵抗が
増加してしまい、ソース電極及びドレイン電極として機能する導電膜との接触抵抗が増加
してしまう。
そこで、本発明の一態様においては、絶縁膜１０８ｂ中に不純物元素を導入し、低抵抗
領域１１０ｂ中に供給する酸素の放出量を低減する。または、本発明の一態様においては
、絶縁膜１０８ｂ中に不純物元素を導入し、低抵抗領域１１０ｂ中に供給される酸素と、
絶縁膜１０８ｂ中に導入した不純物元素とを低抵抗領域１１０ｂ中に同時に供給すること
で、低抵抗領域１１０ｂ中の酸素欠損に酸素が補填されるのを抑制する。
具体的には、図４（Ｂ）に示すように、絶縁膜１０８ｂ中に領域１９３（第３の領域と
もいう）と、領域１９４（第４の領域ともいう）とを設ける。領域１９４は、領域１９３
よりも不純物濃度が高い。絶縁膜１０８ｂが領域１９４を有することによって、領域１９
４から放出される酸素１９１の量が減少する。または、絶縁膜１０８ｂが領域１９４を有
することによって、領域１９４から酸素１９１と、不純物元素１９５とを低抵抗領域１１
０ｂ中に同時に供給する。なお、図４（Ｂ）中において、不純物元素１９５を、実線の白
抜きの矢印で表している。
また、領域１９４の形成方法としては、例えば、導電膜１１４を形成後に、低抵抗領域
１１０ｂを介して、絶縁膜１０８ｂ中に不純物元素を導入することで形成することができ
る。絶縁膜１０８ｂ中に不純物元素を導入する方法としては、例えば、イオンドーピング
法、イオン注入法、プラズマ処理法等がある。また、絶縁膜１０８ｂ中に導入する不純物
元素は、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄または希ガスの１以上を有する
。なお、絶縁膜１０８ｂ中に導入する不純物元素としては、とくに水素及び／またはアル
ゴンが好ましい。
本実施の形態に示すトランジスタ１００は、チャネル領域１１０ａがソース領域及びド
レイン領域として機能する低抵抗領域１１０ｂと低抵抗領域１１０ｃに挟まれる構造であ
る。したがって、トランジスタ１００は、オン電流が大きく、電界効果移動度が高い。ま
た、トランジスタ１００において、導電膜１１４をマスクとして、不純物元素が酸化物半
導体膜１１０に添加される。すなわち、セルフアラインで低抵抗領域を形成することがで
きる。
また、トランジスタ１００は、ゲート電極として機能する導電膜１１４と、ソース電極
及びドレイン電極として機能する導電膜１２２ａ、１２２ｂとが重ならない構成である。
したがって、導電膜１１４と、導電膜１２２ａ、１２２ｂとの間の寄生容量を低減するこ
とが可能である。この結果、基板１０２として大面積基板を用いた場合、導電膜１１４と
、導電膜１２２ａ及び導電膜１２２ｂにおける信号遅延を低減することが可能である。
また、トランジスタ１００は、絶縁膜１０８中に不純物元素の濃度が異なる２つの領域
を設けることによって、チャネル領域１１０ａと、低抵抗領域１１０ｂ、１１０ｃとに供
給される酸素の放出量を異ならせることができる。または、絶縁膜１０８中に不純物元素
の濃度が異なる２つの領域を設けることによって、チャネル領域１１０ａと、低抵抗領域
１１０ｂ、１１０ｃとに供給される不純物元素の放出量を異ならせることができる。この
結果、低抵抗領域１１０ｂ、１１０ｃの抵抗増加を抑制することができる。したがって、
信頼性の高い半導体装置を提供することが可能である。
次に、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置のその他の構成の詳細について説明す
る。
基板１０２としては、様々な基板を用いることができ、特定のものに限定されることは
ない。基板の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯ
Ｉ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板
、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイル
を有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フ
ィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホ
ウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板、貼り合わせフィル
ム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレン
テレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフ
ォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の
合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ
化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリ
イミド、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。特に、半導体
基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって
、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さい
トランジスタを製造することができる。このようなトランジスタによって回路を構成する
と、回路の低消費電力化、または回路の高集積化を図ることができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形
成してもよい。または、基板１０２とトランジスタの間に剥離層を設けてもよい。剥離層
は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の
基板に転載するのに用いることができる。その際、トランジスタを耐熱性の劣る基板や可
撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シ
リコン膜との無機膜の積層構造の構成、または基板上にポリイミド等の有機樹脂膜が形成
された構成等を用いることができる。
トランジスタが転載される基板の一例としては、上述したトランジスタを形成すること
が可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィ
ルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン
、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、
再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板
を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの
形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる
。
絶縁膜１０８としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（
ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。また、絶縁膜１０８
としては、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成すること
ができる。なお、酸化物半導体膜１１０との界面特性を向上させるため、絶縁膜１０８に
おいて少なくとも酸化物半導体膜１１０と接する領域は酸化物絶縁膜で形成することが好
ましい。また、絶縁膜１０８として加熱により酸素を放出する酸化物絶縁膜を用いること
で、加熱処理により絶縁膜１０８に含まれる酸素を、酸化物半導体膜１１０に移動させる
ことが可能である。
絶縁膜１０８の厚さは、５０ｎｍ以上、または１００ｎｍ以上３０００ｎｍ以下、また
は２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁膜１０８を厚くすることで
、絶縁膜１０８の酸素放出量を増加させることができると共に、絶縁膜１０８と酸化物半
導体膜１１０との界面における界面準位、並びに酸化物半導体膜１１０のチャネル領域１
１０ａに含まれる酸素欠損を低減することが可能である。
絶縁膜１０８として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物
などを用いればよく、単層または積層で設けることができる。本実施の形態では、絶縁膜
１０８ａとして、窒化シリコン膜を用い、絶縁膜１０８ｂとして酸化窒化シリコン膜を用
いる。絶縁膜１０８を絶縁膜１０８ａと絶縁膜１０８ｂとの積層構造として、絶縁膜１０
８ａに窒化シリコン膜を用い、絶縁膜１０８ｂに酸化窒化シリコン膜を用いることで、酸
化物半導体膜１１０中に効率よく酸素を導入することができる。
酸化物半導体膜１１０は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−
Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、または
Ｈｆ）等の金属酸化物で形成される。なお、酸化物半導体膜１１０は、透光性を有する。
なお、酸化物半導体膜１１０がＩｎ−Ｍ−Ｚｎ酸化物の場合、ＩｎとＭの原子数比率は
、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたときＩｎが２５ａｔｏｍｉｃ％以上、Ｍ
が７５ａｔｏｍｉｃ％未満、またはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉ
ｃ％未満とする。
酸化物半導体膜１１０は、エネルギーギャップが２ｅＶ以上、または２．５ｅＶ以上、
または３ｅＶ以上である。
酸化物半導体膜１１０の厚さは、３ｎｍ以上２００ｎｍ以下、または３ｎｍ以上１００
ｎｍ以下、または３ｎｍ以上６０ｎｍ以下とすることができる。
酸化物半導体膜１１０がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜す
るために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍ
を満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比と
して、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ
＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉ
ｎ：Ｍ：Ｚｎ＝３：１：２等が好ましい。なお、成膜される酸化物半導体膜１１０の原子
数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子
数比のプラスマイナス４０％の変動を含む。
また、酸化物半導体膜１１０において、第１４族元素の一つであるシリコンや炭素が含
まれると、酸化物半導体膜１１０において、酸素欠損が増加し、ｎ型化してしまう。この
ため、酸化物半導体膜１１０であって、特にチャネル領域１１０ａにおいて、シリコンや
炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／
ｃｍ３以下、または２×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。この結果
、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう
。）を有する。
また、酸化物半導体膜１１０であって、特にチャネル領域１１０ａにおいて、二次イオ
ン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１
８ａｔｏｍｓ／ｃｍ３以下、または２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることがで
きる。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成
する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、チャ
ネル領域１１０ａのアルカリ金属またはアルカリ土類金属の濃度を低減することが好まし
い。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ
特性ともいう。）を有する。
また、酸化物半導体膜１１０であって、特にチャネル領域１１０ａに窒素が含まれてい
ると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化となる場合がある。こ
の結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性
となりやすい。従って、当該酸化物半導体膜であって、特にチャネル領域１１０ａにおい
て、窒素はできる限り低減されていることが好ましい。例えば、二次イオン質量分析法に
より得られる窒素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることができる。
酸化物半導体膜１１０であって、特にチャネル領域１１０ａにおいて、不純物元素を低
減することで、酸化物半導体膜のキャリア密度を低減することができる。このため、酸化
物半導体膜１１０であって、特にチャネル領域１１０ａにおいては、キャリア密度を８×
１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１
０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすることができる。
酸化物半導体膜１１０として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜
を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。
ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真
性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物
半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合があ
る。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値
電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）になりやすい。また、高
純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、
トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性で
ある酸化物半導体膜は、オフ電流が著しく小さく、ソース電極とドレイン電極間の電圧（
ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナラ
イザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。従
って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動
が小さく、信頼性の高いトランジスタとなる場合がある。
また、酸化物半導体膜１１０は、例えば非単結晶構造でもよい。非単結晶構造は、例え
ば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、また
は非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、Ｃ
ＡＡＣ−ＯＳは最も欠陥準位密度が低い。
なお、酸化物半導体膜１１０が、非晶質構造の領域、微結晶構造の領域、多結晶構造の
領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよ
い。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡ
ＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合
がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の
領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上が積層された構造の
場合がある。
なお、酸化物半導体膜１１０において、チャネル領域１１０ａと低抵抗領域１１０ｂ、
１１０ｃ、１１０ｄ、１１０ｅとの結晶性が異なる場合がある。具体的には、酸化物半導
体膜１１０において、低抵抗領域１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅよりもチャネ
ル領域１１０ａの方が、結晶性が高い。これは、低抵抗領域１１０ｂ、１１０ｃ、１１０
ｄ、１１０ｅに不純物元素が添加された際に、低抵抗領域１１０ｂ、１１０ｃ、１１０ｄ
、１１０ｅにダメージが入ってしまい、結晶性が低下するためである。
絶縁膜１１２は、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成すること
ができる。なお、酸化物半導体膜１１０との界面特性を向上させるため、絶縁膜１１２に
おいて少なくとも酸化物半導体膜１１０と接する領域は酸化物絶縁膜を用いて形成するこ
とが好ましい。絶縁膜１１２として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ
−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。
また、絶縁膜１１２として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設
けることで、酸化物半導体膜１１０からの酸素の外部への拡散と、外部から酸化物半導体
膜１１０への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効
果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、
酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒
化ハフニウム等がある。
また、絶縁膜１１２として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加され
たハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネ
ート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材
料を用いることでトランジスタのゲートリーク電流を低減できる。
また、絶縁膜１１２として、加熱により酸素を放出する酸化物絶縁膜を用いることで、
加熱処理により絶縁膜１１２に含まれる酸素を、酸化物半導体膜１１０に移動させること
が可能である。
絶縁膜１１２の厚さは、５ｎｍ以上４００ｎｍ以下、または５ｎｍ以上３００ｎｍ以下
、または１０ｎｍ以上２５０ｎｍ以下とすることができる。
導電膜１１４、及び導電膜１２２ａ、１２２ｂとしては、スパッタリング法、真空蒸着
法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等を用いて形成することができる。ま
た、導電膜１１４、及び導電膜１２２ａ、１２２ｂとしては、例えば、アルミニウム、ク
ロム、銅、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから
選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組
み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいず
れか一または複数から選択された金属元素を用いてもよい。また、導電膜１１４、及び導
電膜１２２ａ、１２２ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、
シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、アルミニウ
ム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、
窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タング
ステン膜上にタングステン膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層す
る二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチ
タン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマン
ガンを含む銅膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル
、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複
数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１１４、及び導電膜１２２ａ、１２２ｂは、インジウム錫酸化物（Ｉｎｄ
ｉｕｍ Ｔｉｎ Ｏｘｉｄｅ、ＩＴＯともいう）、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含む
インジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記
透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
導電膜１１４、及び導電膜１２２ａ、１２２ｂの厚さは、３０ｎｍ以上５００ｎｍ以下
、または１００ｎｍ以上４００ｎｍ以下とすることができる。
絶縁膜１１８は、水素を有する。該水素を有する絶縁膜１１８としては、例えば、窒化
物絶縁膜が挙げられる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒
化アルミニウム、窒化酸化アルミニウム等を用いて形成することができる。絶縁膜１１８
に含まれる水素濃度は、１×１０２２ａｔｏｍｓ／ｃｍ３以上であると好ましい。また、
絶縁膜１１８は、酸化物半導体膜１１０の低抵抗領域と接する。したがって、酸化物半導
体膜１１０において、絶縁膜１１８に含まれる水素が酸化物半導体膜１１０の低抵抗領域
に拡散することで、チャネル領域と比較して低抵抗領域の方が、水素濃度が高い。
絶縁膜１２０は、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成すること
ができる。絶縁膜１２０として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚ
ｎ酸化物などを用いればよく、単層または積層で設けることができる。
絶縁膜１２８は、外部からの水素、水等のバリア膜として機能する膜であることが好ま
しい。絶縁膜１２８として、例えば窒化シリコン、窒化酸化シリコン、酸化アルミニウム
などを用いればよく、単層または積層で設けることができる。
絶縁膜１１８、絶縁膜１２０及び絶縁膜１２８の厚さはそれぞれ、３０ｎｍ以上５００
ｎｍ以下、または１００ｎｍ以上４００ｎｍ以下とすることができる。
＜半導体装置の構成２＞
次に、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置の別の構成について、図５及び図６を
用いて説明する。
図５（Ａ）は半導体装置が有するトランジスタ１００Ａの上面図であり、図５（Ｂ）は
図５（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図５（Ｃ）は図５（Ａ）の一点鎖線
Ｙ１−Ｙ２間の断面図である。
図５（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａは、基板１０２上に形成された絶
縁膜１０４上の導電膜１０６と、絶縁膜１０４及び導電膜１０６上の絶縁膜１０８（第１
の絶縁膜ともいう）と、絶縁膜１０８を介して導電膜１０６と重なる酸化物半導体膜１１
０と、酸化物半導体膜１１０上の絶縁膜１１２と、絶縁膜１１２を介して酸化物半導体膜
１１０と重なる導電膜１１４と、酸化物半導体膜１１０、絶縁膜１１２、及び導電膜１１
４を覆う絶縁膜１１８（第２の絶縁膜ともいう）と、絶縁膜１１８上の絶縁膜１２０（第
３の絶縁膜ともいう）と、絶縁膜１１８及び絶縁膜１２０に設けられる開口部１４０ａ（
第１の開口部ともいう）を介して、酸化物半導体膜１１０に電気的に接続される導電膜１
２２ａと、絶縁膜１１８及び絶縁膜１２０に設けられる開口部１４０ｂ（第２の開口部と
もいう）を介して、酸化物半導体膜１１０に電気的に接続される導電膜１２２ｂ、を有す
る。なお、トランジスタ１００Ａ上には、絶縁膜１２０、及び導電膜１２２ａ、１２２ｂ
、を覆う絶縁膜１２８を設けてもよい。
また、トランジスタ１００Ａにおいて、絶縁膜１０８は、絶縁膜１０８ａと、絶縁膜１
０８ａ上の絶縁膜１０８ｂとを有する。また、酸化物半導体膜１１０は、チャネル領域１
１０ａ（第１の領域ともいう）と、チャネル領域１１０ａを挟む一対の低抵抗領域１１０
ｂ、１１０ｃ（第２の領域ともいう）と、を有する。なお、チャネル領域１１０ａは、絶
縁膜１１２と接し、低抵抗領域１１０ｂ、１１０ｃは、絶縁膜１１８と接する。また、導
電膜１１４は、導電膜１１４ａと、導電膜１１４ａ上の導電膜１１４ｂとを有する。
また、導電膜１０６は、第１のゲート電極（ボトムゲート電極ともいう）としての機能
を有する。また、絶縁膜１０８は、第１のゲート絶縁膜としての機能を有する。また、導
電膜１１４は、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。
また、絶縁膜１１２は、第２のゲート絶縁膜としての機能を有する。また、導電膜１２２
ａは、ソース電極及びドレイン電極の一方の電極としての機能を有し、導電膜１２２ｂは
、ソース電極及びドレイン電極の他方の電極としての機能を有する。
また、トランジスタ１００Ａにおいて、絶縁膜１０８は、酸素を有し、酸化物半導体膜
１１０に酸素を供給する機能を有する。絶縁膜１０８から供給される酸素によって、酸化
物半導体膜１１０に形成されうる酸素欠損を補填することができる。また、絶縁膜１１８
は、水素を有し、酸化物半導体膜１１０に水素を供給する機能を有する。
なお、図５（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａは、先に説明したトランジ
スタ１００と異なり、酸化物半導体膜１１０の上下にゲート電極として機能する導電膜を
有する構造である。トランジスタ１００Ａに示すように、本発明の一態様の半導体装置に
は、２つ以上のゲート電極を設けてもよい。
また、図５（Ｃ）に示すように、第２のゲート電極として機能する導電膜１１４は、絶
縁膜１０８及び絶縁膜１１２に設けられる開口部１３９（第３の開口部ともいう）におい
て、第１のゲート電極として機能する導電膜１０６に電気的に接続される。よって、導電
膜１１４と導電膜１０６には、同じ電位が与えられる。なお、開口部１３９を設けずに、
導電膜１１４と導電膜１０６とに異なる電位を与えてもよい。
また、図５（Ｃ）に示すように、酸化物半導体膜１１０は、第１のゲート電極として機
能する導電膜１０６と、第２のゲート電極として機能する導電膜１１４のそれぞれと対向
するように位置し、２つのゲート電極として機能する導電膜に挟まれている。第２のゲー
ト電極として機能する導電膜１１４のチャネル幅方向の長さは、酸化物半導体膜１１０の
チャネル幅方向の長さよりも長く、酸化物半導体膜１１０のチャネル幅方向全体は、絶縁
膜１１２を介して導電膜１１４に覆われている。また、第２のゲート電極として機能する
導電膜１１４と第１のゲート電極として機能する導電膜１０６とは、絶縁膜１０８及び絶
縁膜１１２に設けられる開口部１３９において接続されるため、酸化物半導体膜１１０の
チャネル幅方向の側面の一方は、絶縁膜１１２を介して第２のゲート電極として機能する
導電膜１１４と対向している。
別言すると、トランジスタ１００Ａのチャネル幅方向において、第１のゲート電極とし
て機能する導電膜１０６及び第２のゲート電極として機能する導電膜１１４は、第１のゲ
ート絶縁膜として機能する絶縁膜１０８、及び第２のゲート絶縁膜として機能する絶縁膜
１１２に設けられる開口部において接続すると共に、第１のゲート絶縁膜として機能する
絶縁膜１０８、及び第２のゲート絶縁膜として機能する絶縁膜１１２を介して酸化物半導
体膜１１０を囲む構成である。
このような構成を有することで、トランジスタ１００Ａに含まれる酸化物半導体膜１１
０を、第１のゲート電極として機能する導電膜１０６及び第２のゲート電極として機能す
る導電膜１１４の電界によって電気的に囲むことができる。トランジスタ１００Ａのよう
に、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される
酸化物半導体膜を電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ ｃ
ｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１００Ａは、ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極と
して機能する導電膜１０６、または第２のゲート電極として機能する導電膜１１４によっ
てチャネルを誘起させるための電界を効果的に酸化物半導体膜１１０に印加することがで
きるため、トランジスタ１００Ａの電流駆動能力が向上し、高いオン電流特性を得ること
が可能となる。また、オン電流を高くすることが可能であるため、トランジスタ１００Ａ
を微細化することが可能となる。また、トランジスタ１００Ａは、酸化物半導体膜１１０
が第１のゲート電極として機能する導電膜１０６及び第２のゲート電極として機能する導
電膜１１４によって囲まれた構造を有するため、トランジスタ１００Ａの機械的強度を高
めることができる。
なお、トランジスタ１００Ａのチャネル幅方向において、開口部１３９が形成されてい
ない酸化物半導体膜１１０の側面に、開口部１３９と異なる開口部を形成してもよい。
絶縁膜１０４としては、先に記載の絶縁膜１０８と同様の材料を用いて形成することが
できる。また、導電膜１０６としては、先に記載の導電膜１１４と同様の材料を用いて形
成することができる。なお、トランジスタ１００Ａにおいては、絶縁膜１０４を設ける構
成について例示したが、これに限定されない。例えば、絶縁膜１０４を設けない構成とし
てもよい。
なお、トランジスタ１００Ａのその他の構成は、先に示すトランジスタ１００と同様で
あり、同様の効果を奏する。
＜半導体装置の構成３＞
図６（Ａ）に示すトランジスタ１００Ｂは、図５（Ｂ）に示すトランジスタ１００Ａと
酸化物半導体膜１１０の構造が相違する。具体的には、トランジスタ１００Ｂが有する酸
化物半導体膜１１０は、酸化物半導体膜１１０＿１と、酸化物半導体膜１１０＿１に接し
て設けられる酸化物半導体膜１１０＿２と、を有する。すなわち、酸化物半導体膜１１０
が多層構造である。
また、図６（Ａ）に示すトランジスタ１００Ｂの酸化物半導体膜１１０は、先に説明し
た低抵抗領域を有する。具体的には、トランジスタ１００Ｂの酸化物半導体膜１１０は、
チャネル領域１１０ａ＿１と、チャネル領域１１０ａ＿２と、低抵抗領域１１０ｂ＿１と
、低抵抗領域１１０ｂ＿２と、低抵抗領域１１０ｃ＿１と、低抵抗領域１１０ｃ＿２と、
を有する。
＜バンド構造＞
ここで、図６（Ｂ）に、トランジスタ１００Ｂのチャネル領域を含むＡ−Ｂ断面におけ
るバンド構造を示す。なお、酸化物半導体膜１１０＿２は、酸化物半導体膜１１０＿１よ
りもエネルギーギャップが大きいとする。また、絶縁膜１０８ａ、絶縁膜１０８ｂ及び絶
縁膜１１２は、酸化物半導体膜１１０＿１及び酸化物半導体膜１１０＿２よりもエネルギ
ーギャップが大きいとする。また、酸化物半導体膜１１０＿１、酸化物半導体膜１１０＿
２、絶縁膜１０８ａ、絶縁膜１０８ｂ及び絶縁膜１１２のフェルミ準位（Ｅｆと表記する
。）は、それぞれの真性フェルミ準位（Ｅｉと表記する。）の位置とする。また、導電膜
１０６及び導電膜１１４の仕事関数は、該フェルミ準位と同じ位置とする。
ゲート電圧をトランジスタのしきい値電圧以上としたとき、酸化物半導体膜１１０＿１
と酸化物半導体膜１１０＿２との間の伝導帯下端のエネルギーの差により、電子は酸化物
半導体膜１１０＿１を優先的に流れる。すなわち酸化物半導体膜１１０＿１に電子が埋め
込まれると推定することができる。なお、伝導帯下端のエネルギーをＥｃと表記し、価電
子帯上端のエネルギーをＥｖと表記する。
したがって、本発明の一態様に係るトランジスタは、電子の埋め込みによって界面散乱
の影響が低減されている。そのため、本発明の一態様に係るトランジスタは、チャネル抵
抗が小さい。
次に、図６（Ｃ）に、トランジスタのソース領域またはドレイン領域を含むＣ−Ｄ断面
におけるバンド構造を示す。なお、低抵抗領域１１０ｃ＿１及び低抵抗領域１１０ｃ＿２
は、縮退状態とする。また、低抵抗領域１１０ｃ＿１において、酸化物半導体膜１１０＿
１のフェルミ準位は伝導帯下端のエネルギーと同程度とする。また、低抵抗領域１１０ｃ
＿２において、酸化物半導体膜１１０＿２のフェルミ準位は伝導帯下端のエネルギーと同
程度とする。
このとき、ソース電極またはドレイン電極としての機能を有する導電膜１２２ｂと、低
抵抗領域１１０ｃ＿２と、はエネルギー障壁が十分小さいため、オーミック接触となる。
また、低抵抗領域１１０ｃ＿２と、低抵抗領域１１０ｃ＿１と、はオーミック接触となる
。したがって、導電膜１２２ｂと、酸化物半導体膜１１０＿１及び酸化物半導体膜１１０
＿２と、の間で、電子の授受がスムーズに行われることがわかる。
なお、トランジスタのソース電極及びドレイン電極として機能する導電膜１２２ａと酸
化物半導体膜１１０の低抵抗領域１１０ｂ＿１及び低抵抗領域１１０ｂ＿２が接触する領
域においても、図６（Ｃ）と同様の説明を行うことができる。
以上に示したように、本発明の一態様に係るトランジスタは、ソース電極及びドレイン
電極と、チャネル領域と、の間の電子の授受がスムーズに行われ、かつチャネル抵抗の小
さいトランジスタである。即ち、優れたスイッチング特性を有するトランジスタであるこ
とがわかる。
＜半導体装置の作製方法１＞
次に、図１に示すトランジスタ１００の作製方法の一例について、図７乃至図１０を用
いて説明する。なお、図７乃至図１０は、トランジスタ１００の作製方法を表す断面図で
ある。
なお、トランジスタ１００を構成する膜（絶縁膜、酸化物半導体膜、導電膜等）は、ス
パッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ
）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる
。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表
的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆
積）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチ
ャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズ
マダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば
、それぞれのスイッチングバルブ（高速バルブともよぶ。）を切り替えて２種類以上の原
料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガ
スと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の
原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリ
アガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。
また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層
を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子
層上に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆
性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数に
よって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを
作製する場合に適している。
まず、基板１０２上に絶縁膜１０８（絶縁膜１０８ａ及び絶縁膜１０８ｂ）を形成する
（図７（Ａ）参照）。
絶縁膜１０８としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（
ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。本実施の形態におい
ては、絶縁膜１０８ａとして、ＰＥＣＶＤ装置を用い、窒化シリコン膜を１００ｎｍ形成
する。また、絶縁膜１０８ｂとして、ＰＥＣＶＤ装置を用い、酸化窒化シリコン膜を４０
０ｎｍ形成する。
また、絶縁膜１０８ｂを形成した後、絶縁膜１０８ｂに酸素を添加してもよい。絶縁膜
１０８ｂに添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子
イオン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズ
マ処理法等がある。また、絶縁膜上に酸素の脱離を抑制する膜を形成した後、該膜を介し
て絶縁膜１０８ｂに酸素を添加してもよい。
また、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２８
０℃以下、又は２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処理室
内における圧力を１００Ｐａ以上２５０Ｐａ以下、又は１００Ｐａ以上２００Ｐａ以下と
し、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、又は０
．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、加熱
処理により酸素を放出することが可能な酸化シリコン膜又は酸化窒化シリコン膜を絶縁膜
１０８ｂとして形成することができる。
ここでは、絶縁膜１０８ｂ上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶
縁膜１０８ｂに酸素を添加する方法を説明する。
まず、絶縁膜１０８ｂ上に、酸素の脱離を抑制する膜１４１を形成する（図７（Ｂ）参
照）。
次に、膜１４１を介して絶縁膜１０８ｂに酸素１４２を添加する（図７（Ｃ）参照）。
酸素の脱離を抑制する膜１４１として、インジウム、亜鉛、ガリウム、錫、アルミニウ
ム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンか
ら選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わ
せた合金、上述した金属元素を有する金属窒化物、上述した金属元素を有する金属酸化物
、上述した金属元素を有する金属窒化酸化物等の導電性を有する材料を用いて形成する。
酸素の脱離を抑制する膜１４１の厚さは、１ｎｍ以上２０ｎｍ以下、または２ｎｍ以上
１０ｎｍ以下とすることができる。
膜１４１を介して絶縁膜１０８ｂに酸素１４２を添加する方法としては、イオンドーピ
ング法、イオン注入法、プラズマ処理法等がある。絶縁膜１０８ｂ上に膜１４１を設けて
酸素を添加することで、膜１４１が絶縁膜１０８ｂから酸素が脱離することを抑制する保
護膜として機能する。このため、絶縁膜１０８ｂにより多くの酸素を添加することができ
る。
また、プラズマ処理で酸素の導入を行う場合、マイクロ波で酸素を励起し、高密度な酸
素プラズマを発生させることで、絶縁膜１０８ｂへの酸素導入量を増加させることができ
る。
こののち、膜１４１を除去する（図７（Ｄ）参照）。
なお、膜１４１の除去方法としては、例えば、ウエットエッチング法及び／またはドラ
イエッチング法を用いる。また、成膜後に十分に酸素が添加された絶縁膜１０８ｂを形成
できる場合においては、図７（Ｂ）、及び図７（Ｃ）に示す酸素を添加する処理を行わな
くてもよい。
次に、絶縁膜１０８ｂ上に酸化物半導体膜を形成し、該酸化物半導体膜を所望の形状に
加工することで、酸化物半導体膜１１０を形成する。こののち、絶縁膜１０８ｂ及び酸化
物半導体膜１１０上に絶縁膜１１２を形成する（図８（Ａ）参照）。
酸化物半導体膜１１０の形成方法について以下に説明する。絶縁膜１０８ｂ上にスパッ
タリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法、熱ＣＶＤ法等
により酸化物半導体膜を形成する。次に、酸化物半導体膜上にリソグラフィ工程によりマ
スクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすることで、図
８（Ａ）に示すように、酸化物半導体膜１１０を形成することができる。この後、マスク
を除去する。なお、酸化物半導体膜１１０を形成した後、加熱処理を行ってもよい。
また、酸化物半導体膜１１０として印刷法を用いることで、素子分離された酸化物半導
体膜１１０を直接形成することができる。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源
装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。なお
、ＡＣ電源装置またはＤＣ電源装置を用いることで、ＣＡＡＣ−ＯＳ膜を形成することが
可能である。また、ＲＦ電源装置を用いたスパッタリング法で酸化物半導体膜を形成する
よりも、ＡＣ電源装置またはＤＣ電源装置を用いたスパッタリング法で酸化物半導体膜を
形成した方が、膜厚の分布、膜組成の分布、または結晶性の分布が均一となるため好まし
い。
酸化物半導体膜を形成する場合のスパッタリングガスは、希ガス（代表的にはアルゴン
）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの
場合、希ガスに対して酸素のガス比を高めることが好ましい。
また、酸化物半導体膜を形成する場合のスパッタリングターゲットは、形成する酸化物
半導体膜の組成にあわせて、適宜選択すればよい。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板
温度を１５０℃以上７５０℃以下、または１５０℃以上４５０℃以下、または２００℃以
上３５０℃以下として、酸化物半導体膜を成膜することで、ＣＡＡＣ−ＯＳ膜を形成する
ことができる。また、基板温度を２５℃以上１５０℃未満とすることで、微結晶酸化物半
導体膜を形成することができる。
また、後述するＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ま
しい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、または−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、または１００体積
％とする。
また、酸化物半導体膜を形成した後、加熱処理を行い、酸化物半導体膜の脱水素化また
は脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、
または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または
窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲
気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれな
いことが好ましい。処理時間は３分以上２４時間以下とする。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いること
で、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱
処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜することで、さらには酸化物半導体膜を形成した後
、加熱処理を行うことで、酸化物半導体膜において、二次イオン質量分析法により得られ
る水素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、または１×１０１９ａｔｏｍｓ／ｃ
ｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ
３以下、または５×１０１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／
ｃｍ３以下とすることができる。
ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ
２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形
成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。な
お、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層
やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形
成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガス
を用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）
３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガス
にかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用い
てもよい。
なお、本実施の形態においては、酸化物半導体膜１１０として、スパッタリング装置を
用い、スパッタリングターゲットとしてＩｎ−Ｇａ−Ｚｎ金属酸化物（Ｉｎ：Ｇａ：Ｚｎ
＝１：１：１．２［原子数比］）を用いて、膜厚５０ｎｍの酸化物半導体膜を成膜した後
、加熱処理を行い、絶縁膜１０８ｂに含まれる酸素を酸化物半導体膜に移動させる。次に
、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチング
することで、酸化物半導体膜１１０を形成する。
なお、加熱処理は、３５０℃より高く６５０℃以下、または４５０℃以上６００℃以下
で行うことで、後述するＣＡＡＣ化率が、６０％以上１００％未満、または８０％以上１
００％未満、または９０％以上１００％未満、または９５％以上９８％以下である酸化物
半導体膜を得ることができる。また、水素、水等の含有量が低減された酸化物半導体膜を
得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密度の低い酸化物半導体
膜を形成することができる。
絶縁膜１１２は、絶縁膜１０８ｂの形成方法を適宜用いることができる。絶縁膜１１２
としては、酸化シリコン膜または酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて形成する
ことができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体
を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラ
ン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二
窒素、二酸化窒素等がある。
また、絶縁膜１１２として、堆積性気体に対する酸化性気体を２０倍より大きく１００
倍未満、または４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、または５
０Ｐａ以下とするＰＥＣＶＤ法を用いることで、欠陥量の少ない酸化窒化シリコン膜を形
成することができる。
また、絶縁膜１１２として、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基
板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内における
圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下と
し、処理室内に設けられる電極に高周波電力を供給する条件により、絶縁膜１１２として
、緻密である酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
また、絶縁膜１１２を、マイクロ波を用いたプラズマＣＶＤ法を用いて形成することが
できる。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波に
おいて、電子温度が低く、電子エネルギーが小さい。また、供給された電力において、電
子の加速に用いられる割合が少なく、より多くの分子の解離及び電離に用いられることが
可能であり、密度の高いプラズマ（高密度プラズマ）を励起することができる。このため
、被成膜面及び堆積物へのプラズマダメージが少なく、欠陥の少ない絶縁膜１１２を形成
することができる。
また、絶縁膜１１２を、有機シランガスを用いたＣＶＤ法を用いて形成することができ
る。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、
テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシ
ロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサ
メチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリ
スジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用
いることができる。有機シランガスを用いたＣＶＤ法を用いることで、被覆性の高い絶縁
膜１１２を形成することができる。
また、絶縁膜１１２として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形
成することができる。
また、絶縁膜１１２として、ＡＬＤ法、またはＭＯＣＶＤ法などの熱ＣＶＤ法を用いて
、酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハ
フニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハ
フニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガス
を用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２
］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウム
などがある。
また、絶縁膜１１２として、ＡＬＤ法、またはＭＯＣＶＤ法などの熱ＣＶＤ法を用いて
、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体
（トリメチルアルミニウムＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏの
２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３であ
る。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチ
ルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタ
ンジオナート）などがある。なお、ＡＬＤ法で形成することで、被覆率が高く、膜厚の薄
い絶縁膜１１２を形成することが可能である。
また、絶縁膜１１２として、ＡＬＤ法、またはＭＯＣＶＤ法などの熱ＣＶＤ法を用いて
、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸
着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して
吸着物と反応させる。
ここでは、絶縁膜１１２として、ＰＥＣＶＤ装置を用い、厚さ１００ｎｍの酸化窒化シ
リコン膜を形成する。
次に、絶縁膜１１２上に導電膜１１３（導電膜１１３ａ及び導電膜１１３ｂ）を形成す
る（図８（Ｂ）参照）。
導電膜１１３としては、スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬＤ
）法、熱ＣＶＤ法等を用いて形成することができる。本実施の形態においては、導電膜１
１３ａとして、スパッタリング装置を用い、窒化タンタル膜を３０ｎｍ形成する。また、
導電膜１１３ｂとして、スパッタリング装置を用い、タングステン膜を１５０ｎｍ形成す
る。なお、導電膜１１３ａと導電膜１１３ｂを真空中で連続して形成すると、導電膜１０
６ａと導電膜１０６ｂの界面の不純物を抑制できるため好適である。
また、ＡＬＤを利用する成膜装置により導電膜１１３ｂとしてタングステン膜を成膜す
ることができる。この場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期
タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン
膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
次に、導電膜１１３ｂ上にリソグラフィ工程によりマスク１４５を形成した後、導電膜
１１３ｂ、導電膜１１３ａ、及び絶縁膜１１２の一部をエッチングする（図８（Ｃ）参照
）。
導電膜１１３及び絶縁膜１１２をエッチングする方法は、ウエットエッチング法及び／
またはドライエッチング法を適宜用いることができる。
なお、導電膜１１３及び絶縁膜１１２のエッチング工程において、少なくとも酸化物半
導体膜１１０の一部を露出させる。なお、酸化物半導体膜１１０の一部が露出した領域は
、導電膜１１４及び絶縁膜１１２のエッチング工程により、導電膜１１４と重なる酸化物
半導体膜１１０よりも膜厚が薄くなる場合がある。また、導電膜１１３及び絶縁膜１１２
のエッチング工程において、下地膜として機能する絶縁膜１０８ｂの酸化物半導体膜１１
０から露出した領域の一部が除去され、酸化物半導体膜１１０と重畳する領域の膜厚より
も薄くなる場合がある。
次に、絶縁膜１０８ｂ、酸化物半導体膜１１０、及びマスク１４５上から不純物元素１
４３を添加する（図８（Ｄ）参照）。
不純物元素１４３の添加工程において、導電膜１１４、及びマスク１４５に覆われてい
ない酸化物半導体膜１１０に不純物元素が添加される。なお、不純物元素１４３の添加に
より、酸化物半導体膜１１０には酸素欠損が形成される。また、不純物元素１４３の添加
工程において、酸化物半導体膜１１０を介して、絶縁膜１０８ｂの導電膜１１４及び絶縁
膜１１２と重ならない領域に不純物元素が多い領域が形成される。
不純物元素１４３の添加方法としては、イオンドーピング法、イオン注入法、プラズマ
処理法等がある。プラズマ処理法の場合、添加する不純物元素を含むガス雰囲気にてプラ
ズマを発生させて、プラズマ処理を行うことによって、不純物元素を添加することができ
る。上記プラズマを発生させる装置としては、ドライエッチング装置、アッシング装置、
プラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。
なお、不純物元素１４３の原料ガスとして、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３
、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２及び希ガスの一以上
を用いることができる。または、希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、
ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦ、及びＨ２の一以上を用いることができる。希ガスで
希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦ、及び
Ｈ２の一以上を用いて不純物元素１４３を酸化物半導体膜１１０に添加することで、希ガ
スと、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、及び塩素の一以上とを同時に酸
化物半導体膜１１０及び絶縁膜１０８ｂに添加することができる。
または、希ガスを酸化物半導体膜１１０及び絶縁膜１０８ｂに添加した後、Ｂ２Ｈ６、
ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、
ＨＦ、及びＨ２の一以上を酸化物半導体膜１１０及び絶縁膜１０８ｂに添加してもよい。
または、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４
、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、及びＨ２の一以上を酸化物半導体膜１１０及び絶縁膜１０８
ｂに添加した後、希ガスを酸化物半導体膜１１０及び絶縁膜１０８ｂに添加してもよい。
不純物元素１４３の添加は、加速電圧、ドーズ量などの注入条件を適宜設定して制御す
ればよい。例えば、イオン注入法でアルゴンの添加を行う場合、加速電圧１０ｋＶ以上１
００ｋＶ以下、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃ
ｍ２以下とすればよく、例えば、１×１０１４ｉｏｎｓ／ｃｍ２とすればよい。また、イ
オン注入法でリンイオンの添加を行う場合、加速電圧３０ｋＶ、ドーズ量は１×１０１３
ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１
０１５ｉｏｎｓ／ｃｍ２とすればよい。
また、ドライエッチング装置を用いて、不純物元素１４３として、アルゴンの添加を行
う場合、平行平板のカソード側に基板を設置し、基板側にバイアスが印加されるように、
ＲＦ電力を供給すればよい。該ＲＦ電力としては、例えば、電力密度を０．１Ｗ／ｃｍ２
以上２Ｗ／ｃｍ２以下とすればよい。
なお、本実施の形態に示すように、マスク１４５を残した状態で、不純物元素１４３の
添加を行うと好適である。マスク１４５を残した状態で不純物元素１４３の添加を行うこ
とで、導電膜１１４の構成元素が絶縁膜１１２の側壁に付着するのを抑制することができ
る。ただし、不純物元素１４３の添加方法は、これに限定されず、例えば、マスク１４５
を除去した後に、導電膜１１４をマスクに不純物元素１４３の添加を行ってもよい。
こののち、加熱処理を行い、酸化物半導体膜１１０の不純物元素１４３が添加された領
域の導電性をさらに高めてもよい。上記加熱処理の温度は、代表的には、１５０℃以上基
板歪み点未満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下とす
る。
次に、マスク１４５を除去する。なお、酸化物半導体膜１１０には、不純物元素１４３
の添加により、導電膜１１４及び絶縁膜１１２と重なるチャネル領域１１０ａと、チャネ
ル領域１１０ａを挟む一対の低抵抗領域１１０ｂ、１１０ｃが形成される（図９（Ａ）参
照）。また、図示しないが、低抵抗領域１１０ｂ、１１０ｃに接する絶縁膜１０８ｂに低
抵抗領域１１０ｂ、１１０ｃを介して不純物元素１４３が添加される。
次に、絶縁膜１０８ｂ、酸化物半導体膜１１０、及び導電膜１１４上に絶縁膜１１８を
形成し、絶縁膜１１８上に絶縁膜１２０を形成する（図９（Ｂ）参照）。
絶縁膜１１８及び絶縁膜１２０としては、絶縁膜１０８ａ及び絶縁膜１０８ｂの形成方
法を参酌することで形成できる。
本実施の形態においては、絶縁膜１１８としては、ＰＥＣＶＤ装置を用い、窒化シリコ
ン膜を１００ｎｍ形成する。また、絶縁膜１２０としては、ＰＥＣＶＤ装置を用い、酸化
窒化シリコン膜を３００ｎｍ形成する。
絶縁膜１１８として窒化シリコン膜を用いることで、該窒化シリコン膜中の水素が酸化
物半導体膜１１０中に入り込み、絶縁膜１１８に接する酸化物半導体膜１１０、より具体
的には低抵抗領域１１０ｂ、１１０ｃのキャリア濃度をさらに向上させることが可能とな
る。
次に、絶縁膜１２０上にリソグラフィ工程によりマスクを形成した後、絶縁膜１２０及
び絶縁膜１１８の一部をエッチングして、酸化物半導体膜１１０に達する開口部１４０ａ
、１４０ｂを形成する（図９（Ｃ）参照）。
絶縁膜１２０及び絶縁膜１１８をエッチングする方法は、ウエットエッチング法及び／
またはドライエッチング法を適宜用いることができる。
次に、開口部１４０ａ、１４０ｂを覆うように、絶縁膜１２０上に導電膜１２２を形成
する（図９（Ｄ）参照）。
導電膜１２２としては、導電膜１１３の形成方法を適宜用いることができる。ここでは
、導電膜１２１ａとしては、スパッタリング装置を用い、厚さ５０ｎｍのタングステン膜
を形成する。また、導電膜１２１ｂとしては、スパッタリング装置を用い、厚さ２００ｎ
ｍの銅膜を形成する。
次に、導電膜１２２上にリソグラフィ工程によりマスクを形成した後、導電膜１２２の
一部をエッチングして、導電膜１２２ａ、１２２ｂを形成する（図１０（Ａ）参照）。
次に、絶縁膜１２０、及び導電膜１２２ａ、１２２ｂ上に絶縁膜１２８を形成する（図
１０（Ｂ）参照）。
絶縁膜１２８としては、絶縁膜１０８ａの形成方法を参酌することで形成することがで
きる。ここでは、絶縁膜１２８としては、ＰＥＣＶＤ装置を用い、厚さ２００ｎｍの窒化
シリコン膜を形成する。
以上の工程により、トランジスタ１００を作製することができる。
＜半導体装置の作製方法２＞
次に、図５に示すトランジスタ１００Ａの作製方法の一例について、以下説明する。
まず、基板１０２上に絶縁膜１０４を形成する。次に絶縁膜１０４上に導電膜を形成し
、該導電膜を所望の形状に加工することで、導電膜１０６を形成する。絶縁膜１０４とし
ては、ＰＥＣＶＤ装置を用い、厚さ１００ｎｍの窒化シリコン膜を形成する。また、導電
膜１０６としては、スパッタリング装置を用い、厚さ２００ｎｍのタングステン膜を形成
する。次に、図７（Ａ）乃至（Ｄ）、及び図８（Ａ）に示す工程と同様の工程を行う。そ
の後、絶縁膜１１２上にリソグラフィ工程によりマスクを形成した後、絶縁膜１１２の一
部をエッチングして導電膜１０６に達する開口部１３９を形成する。その後の工程につい
ては、図８（Ｂ）以降に示す工程と同様の工程を行うことで、図５に示すトランジスタ１
００Ａを作製することができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置が有する酸化物半導体の構成について
以下詳細に説明を行う。
まず、以下に酸化物半導体膜の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌ
ｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−
ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であ
って不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距
離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅ
ｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でな
い（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化
物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周
期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため
、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒ
ｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高
分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一
方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーと
もいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に
起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図１１（Ａ）に
、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。
高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏ
ｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を
、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、
日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行う
ことができる。
図１１（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１１（Ｂ）に示す
。図１１（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認でき
る。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）
または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図１１（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１１（Ｃ
）は、特徴的な原子配列を、補助線で示したものである。図１１（Ｂ）および図１１（Ｃ
）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレット
との傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、
ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、Ｃ
ＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレ
ット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造
となる（図１１（Ｄ）参照。）。図１１（Ｃ）で観察されたペレットとペレットとの間で
傾きが生じている箇所は、図１１（Ｄ）に示す領域５１６１に相当する。
また、図１２（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣ
ｓ補正高分解能ＴＥＭ像を示す。図１２（Ａ）の領域（１）、領域（２）および領域（３
）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図１２（Ｂ）、図１２（Ｃ）および
図１２（Ｄ）に示す。図１２（Ｂ）、図１２（Ｃ）および図１２（Ｄ）より、ペレットは
、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しか
しながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣ
ＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−Ｏ
Ｓに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１３（Ａ）に示すよ
うに回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａ
ＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向
性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１
°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°
近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれること
を示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造
解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５
６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析
（φスキャン）を行っても、図１３（Ｂ）に示すように明瞭なピークは現れない。これに
対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφ
スキャンした場合、図１３（Ｃ）に示すように（１１０）面と等価な結晶面に帰属される
ピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは
、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍ
の電子線を入射させると、図１４（Ａ）に示すような回折パターン（制限視野透過電子回
折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４
の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても
、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に
略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプロー
ブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１４（Ｂ）に示す。図１
４（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても
、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる
。なお、図１４（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面お
よび（１００）面などに起因すると考えられる。また、図１４（Ｂ）における第２リング
は（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の
結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をす
るとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合が
ある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャ
リア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体で
ある。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、
さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリ
ア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性また
は実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠
陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明
確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は
、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。な
お、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸
化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界
を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレット
と起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと
呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペ
レット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径の
Ｘ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは
検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０
ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが
観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプ
ローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、
ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高
い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測され
る場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ
−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有
する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌ
ｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くな
る。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのた
め、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、
高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認
することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すた
め、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ
（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いず
れの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば
、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層
を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。こ
れらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度
であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞
の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と
見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３９は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例であ
る。ただし、上述した格子縞の長さを結晶部の大きさとしている。図３９より、ａ−ｌｉ
ｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体
的には、図３９中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程
度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎ
ｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−Ｏ
ＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−
／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、
図３９中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳお
よびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度
であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとん
ど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−
ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比
べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結
晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡ
Ｃ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結
晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ
３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積も
ることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わ
せる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少な
い種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ
、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルについて説明する。
図１５（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成
膜室内の模式図である。
ターゲット１１３０は、バッキングプレート上に接着されている。ターゲット１１３０
およびバッキングプレート下には、複数のマグネットが配置される。該複数のマグネット
によって、ターゲット１１３０上には磁場が生じている。マグネットの磁場を利用して成
膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
ターゲット１１３０は、多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。
なお、劈開面の詳細については後述する。
基板１１２０は、ターゲット１１３０と向かい合うように配置しており、その距離ｄ（
ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ま
しくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、
酸素、アルゴン、または酸素を５０体積％以上の割合で含む混合ガス）で満たされ、０．
０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。こ
こで、ターゲット１１３０に一定以上の電圧を印加することで、放電が始まり、プラズマ
が確認される。なお、ターゲット１１３０上の磁場によって、高密度プラズマ領域が形成
される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン１１０１が生
じる。イオン１１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ
＋）などである。
イオン１１０１は、電界によってターゲット１１３０側に加速され、やがてターゲット
１１３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であ
るペレット１１００ａおよびペレット１１００ｂが剥離し、叩き出される。なお、ペレッ
ト１１００ａおよびペレット１１００ｂは、イオン１１０１の衝突の衝撃によって、構造
に歪みが生じる場合がある。
ペレット１１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット
状のスパッタ粒子である。また、ペレット１１００ｂは、六角形、例えば正六角形の平面
を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット１１００ａおよ
びペレット１１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット
１１００と呼ぶ。ペレット１１００の平面の形状は、三角形、六角形に限定されない、例
えば、三角形が２個以上６個以下合わさった形状となる場合がある。例えば、三角形（正
三角形）が２個合わさった四角形（ひし形）となる場合もある。
ペレット１１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが
、ペレット１１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みの
ないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。
ペレット１１００は、プラズマを通過する際に電荷を受け取ることで、側面が負または
正に帯電する場合がある。ペレット１１００は、側面に酸素原子を有し、当該酸素原子が
負に帯電する可能性がある。例えば、ペレット１１００ａが、側面に負に帯電した酸素原
子を有する例を図１７に示す。このように、側面が同じ極性の電荷を帯びることにより、
電荷同士の反発が起こり、平板状の形状を維持することが可能となる。なお、ＣＡＡＣ−
ＯＳが、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に
帯電する可能性がある。または、インジウム原子、ガリウム原子および亜鉛原子と結合し
た酸素原子が負に帯電する可能性がある。
図１５（Ａ）に示すように、例えば、ペレット１１００は、プラズマ中を凧のように飛
翔し、ひらひらと基板１１２０上まで舞い上がっていく。ペレット１１００は電荷を帯び
ているため、ほかのペレット１１００が既に堆積している領域が近づくと、斥力が生じる
。ここで、基板１１２０の上面では、基板１１２０の上面に平行な向きの磁場が生じてい
る。また、基板１１２０およびターゲット１１３０間には、電位差が与えられているため
、基板１１２０からターゲット１１３０に向けて電流が流れている。したがって、ペレッ
ト１１００は、基板１１２０の上面において、磁場および電流の作用によって、力（ロー
レンツ力）を受ける（図１８参照。）。このことは、フレミングの左手の法則によって理
解できる。なお、ペレット１１００に与える力を大きくするためには、基板１１２０の上
面において、基板１１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以
上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい
。または、基板１１２０の上面において、基板１１２０の上面に平行な向きの磁場が、基
板１１２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ま
しくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。
また、基板１１２０は加熱されており、ペレット１１００と基板１１２０との間で摩擦
などの抵抗が小さい状態となっている。その結果、図１９（Ａ）に示すように、ペレット
１１００は、基板１１２０の上面を滑空するように移動する。ペレット１１００の移動は
、平板面を基板１１２０に向けた状態で起こる。その後、図１９（Ｂ）に示すように、既
に堆積しているほかのペレット１１００の側面まで到達すると、側面同士が結合する。こ
のとき、ペレット１１００の側面にある酸素原子が脱離する。脱離した酸素原子によって
、ＣＡＡＣ−ＯＳ中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−
ＯＳとなる。
また、ペレット１１００が基板１１２０上で加熱されることにより、原子が再配列し、
イオン１１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット１１
００は、ほぼ単結晶となる。ペレット１１００がほぼ単結晶となることにより、ペレット
１１００同士が結合した後に加熱されたとしても、ペレット１１００自体の伸縮はほとん
ど起こり得ない。したがって、ペレット１１００間の隙間が広がることで結晶粒界などの
欠陥を形成し、クレバス化することがない。また、隙間には、伸縮性のある金属原子など
が敷き詰められ、向きのずれたペレット１１００同士の側面を高速道路のように繋いでい
ると考えられる。
以上のようなモデルにより、ペレット１１００が基板１１２０上に堆積していくと考え
られる。したがって、エピタキシャル成長とは異なり、被形成面が結晶構造を有さない場
合においても、ＣＡＡＣ−ＯＳの成膜が可能であることがわかる。例えば、基板１１２０
の上面（被形成面）の構造が非晶質構造であっても、ＣＡＡＣ−ＯＳを成膜することは可
能である。
また、ＣＡＡＣ−ＯＳは、平坦面に対してだけでなく、被形成面である基板１１２０の
上面に凹凸がある場合でも、その形状に沿ってペレット１１００が配列することがわかる
。例えば、基板１１２０の上面が原子レベルで平坦な場合、ペレット１１００はａｂ面と
平行な平面である平板面を下に向けて並置するため、厚さが均一で平坦、かつ高い結晶性
を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、Ｃ
ＡＡＣ−ＯＳを得ることができる（図１５（Ｂ）参照。）。
一方、基板１１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレット１１
００が凸面に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板１
１２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット１１００間に隙間が生じやすい
場合がある。ただし、ペレット１１００間で分子間力が働き、凹凸があってもペレット間
の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を
有するＣＡＡＣ−ＯＳとすることができる（図１５（Ｃ）参照。）。
したがって、ＣＡＡＣ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板など
であっても均一な成膜が可能である。
このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのな
いペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場
合、基板１１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合
がある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶
性を有するＣＡＡＣ−ＯＳを得ることができる。
また、ＣＡＡＣ−ＯＳは、ペレット１１００のほかに酸化亜鉛粒子を有する成膜モデル
によっても説明することができる。
酸化亜鉛粒子は、ペレット１１００よりも質量が小さいため、先に基板１１２０に到達
する。基板１１２０の上面において、酸化亜鉛粒子は、水平方向に優先的に結晶成長する
ことで薄い酸化亜鉛層を形成する。該酸化亜鉛層は、ｃ軸配向性を有する。なお、該酸化
亜鉛層の結晶のｃ軸は、基板１１２０の法線ベクトルに平行な方向を向く。該酸化亜鉛層
は、ＣＡＡＣ−ＯＳを成長させるためのシード層の役割を果たすため、ＣＡＡＣ−ＯＳの
結晶性を高める機能を有する。なお、該酸化亜鉛層は、厚さが０．１ｎｍ以上５ｎｍ以下
、ほとんどが１ｎｍ以上３ｎｍ以下となる。該酸化亜鉛層は十分薄いため、結晶粒界をほ
とんど確認することができない。
したがって、結晶性の高いＣＡＡＣ−ＯＳを成膜するためには、化学量論的組成よりも
高い割合で亜鉛を含むターゲットを用いることが好ましい。
同様に、ｎｃ−ＯＳは、図１６に示す成膜モデルによって理解することができる。なお
、図１６と図１５（Ａ）との違いは、基板１１２０の加熱の有無のみである。
したがって、基板１１２０は加熱されておらず、ペレット１１００と基板１１２０との
間で摩擦などの抵抗が大きい状態となっている。その結果、ペレット１１００は、基板１
１２０の上面を滑空するように移動することができないため、不規則に降り積もっていく
ことでｎｃ−ＯＳを得ることができる。
＜劈開面＞
以下では、ＣＡＡＣ−ＯＳの成膜モデルにおいて記載のターゲットの劈開面について説
明する。
まずは、ターゲットの劈開面について図２０を用いて説明する。図２０に、ＩｎＧａＺ
ｎＯ４の結晶の構造を示す。なお、図２０（Ａ）は、ｃ軸を上向きとし、ｂ軸に平行な方
向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造を示す。また、図２０（Ｂ）は、ｃ
軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造を示す。
ＩｎＧａＺｎＯ４の結晶の各結晶面における劈開に必要なエネルギーを、第一原理計算
により算出する。なお、計算には、擬ポテンシャルと、平面波基底を用いた密度汎関数プ
ログラム（ＣＡＳＴＥＰ）を用いる。なお、擬ポテンシャルには、ウルトラソフト型の擬
ポテンシャルを用いる。また、汎関数には、ＧＧＡ ＰＢＥを用いる。また、カットオフ
エネルギーは４００ｅＶとする。
初期状態における構造のエネルギーは、セルサイズを含めた構造最適化を行った後に導
出する。また、各面で劈開後の構造のエネルギーは、セルサイズを固定した状態で、原子
配置の構造最適化を行った後に導出する。
図２０に示したＩｎＧａＺｎＯ４の結晶の構造をもとに、第１の面、第２の面、第３の
面、第４の面のいずれかで劈開した構造を作製し、セルサイズを固定した構造最適化計算
を行う。ここで、第１の面は、Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（
００１）面（またはａｂ面）に平行な結晶面である（図２０（Ａ）参照。）。第２の面は
、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間の結晶面であり、（００１）面（またはａ
ｂ面）に平行な結晶面である（図２０（Ａ）参照。）。第３の面は、（１１０）面に平行
な結晶面である（図２０（Ｂ）参照。）。第４の面は、（１００）面（またはｂｃ面）に
平行な結晶面である（図２０（Ｂ）参照。）。
以上のような条件で、各面で劈開後の構造のエネルギーを算出する。次に、劈開後の構
造のエネルギーと初期状態における構造のエネルギーとの差を、劈開面の面積で除すこと
で、各面における劈開しやすさの尺度である劈開エネルギーを算出する。なお、構造のエ
ネルギーは、構造に含まれる原子と電子に対して、電子の運動エネルギーと、原子間、原
子−電子間、および電子間の相互作用と、を考慮したエネルギーである。
計算の結果、第１の面の劈開エネルギーは２．６０Ｊ／ｍ２、第２の面の劈開エネルギ
ーは０．６８Ｊ／ｍ２、第３の面の劈開エネルギーは２．１８Ｊ／ｍ２、第４の面の劈開
エネルギーは２．１２Ｊ／ｍ２であることがわかった（表１参照。）。
この計算により、図２０に示したＩｎＧａＺｎＯ４の結晶の構造において、第２の面に
おける劈開エネルギーが最も低くなる。即ち、Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との
間が最も劈開しやすい面（劈開面）であることがわかる。したがって、本明細書において
、劈開面と記載する場合、最も劈開しやすい面である第２の面のことを示す。
Ｇａ−Ｚｎ−Ｏ層とＧａ−Ｚｎ−Ｏ層との間である第２の面に劈開面を有するため、図
２０（Ａ）に示すＩｎＧａＺｎＯ４の結晶は、二つの第２の面と等価な面で分離すること
ができる。したがって、ターゲットにイオンなどを衝突させる場合、もっとも劈開エネル
ギーの低い面で劈開したウェハース状のユニット（我々はこれをペレットと呼ぶ。）が最
小単位となって飛び出してくると考えられる。その場合、ＩｎＧａＺｎＯ４のペレットは
、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層となる。
また、第１の面（Ｇａ−Ｚｎ−Ｏ層とＩｎ−Ｏ層との間の結晶面であり、（００１）面
（またはａｂ面）に平行な結晶面）よりも、第３の面（１１０）面に平行な結晶面）、第
４の面（（１００）面（またはｂｃ面）に平行な結晶面）の劈開エネルギーが低いことか
ら、ペレットの平面形状は三角形状または六角形状が多いことが示唆される。
次に、古典分子動力学計算により、ターゲットとしてホモロガス構造を有するＩｎＧａ
ＺｎＯ４の結晶を仮定し、当該ターゲットをアルゴン（Ａｒ）または酸素（Ｏ）によりス
パッタした場合の劈開面について評価する。計算に用いたＩｎＧａＺｎＯ４の結晶（２６
８８原子）の断面構造を図２１（Ａ）に、上面構造を図２１（Ｂ）に示す。なお、図２１
（Ａ）に示す固定層は、位置が変動しないよう原子の配置を固定した層である。また、図
２１（Ａ）に示す温度制御層は、常に一定の温度（３００Ｋ）とした層である。
古典分子動力学計算には、富士通株式会社製Ｍａｔｅｒｉａｌｓ Ｅｘｐｌｏｒｅｒ５
．０を用いる。なお、初期温度を３００Ｋ、セルサイズを一定、時間刻み幅を０．０１フ
ェムト秒、ステップ数を１０００万回とする。計算では、当該条件のもと、原子に３００
ｅＶのエネルギーを与え、ＩｎＧａＺｎＯ４の結晶のａｂ面に垂直な方向からセルに原子
を入射させる。
図２２（Ａ）は、図２１に示したＩｎＧａＺｎＯ４の結晶を有するセルにアルゴンが入
射してから９９．９ピコ秒（ｐｓｅｃ）後の原子配列を示す。また、図２２（Ｂ）は、セ
ルに酸素が入射してから９９．９ピコ秒後の原子配列を示す。なお、図２２では、図２１
（Ａ）に示した固定層の一部を省略して示す。
図２２（Ａ）より、アルゴンがセルに入射してから９９．９ピコ秒までに、図２０（Ａ
）に示した第２の面に対応する劈開面から亀裂が生じる。したがって、ＩｎＧａＺｎＯ４
の結晶に、アルゴンが衝突した場合、最上面を第２の面（０番目）とすると、第２の面（
２番目）に大きな亀裂が生じることがわかる。
一方、図２２（Ｂ）より、酸素がセルに入射してから９９．９ピコ秒までに、図２０（
Ａ）に示した第２の面に対応する劈開面から亀裂が生じることがわかる。ただし、酸素が
衝突した場合は、ＩｎＧａＺｎＯ４の結晶の第２の面（１番目）において大きな亀裂が生
じることがわかる。
したがって、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲットの上面
から原子（イオン）が衝突すると、ＩｎＧａＺｎＯ４の結晶は第２の面に沿って劈開し、
平板状の粒子（ペレット）が剥離することがわかる。また、このとき、ペレットの大きさ
は、アルゴンを衝突させた場合よりも、酸素を衝突させた場合の方が小さくなることがわ
かる。
なお、上述の計算から、剥離したペレットは損傷領域を含むことが示唆される。ペレッ
トに含まれる損傷領域は、損傷によって生じた欠陥に酸素を反応させることで修復できる
場合がある。
そこで、衝突させる原子の違いによって、ペレットの大きさが異なることについて調査
する。
図２３（Ａ）に、図２１に示したＩｎＧａＺｎＯ４の結晶を有するセルにアルゴンが入
射した後、０ピコ秒から０．３ピコ秒までにおける各原子の軌跡を示す。したがって、図
２３（Ａ）は、図２１から図２２（Ａ）の間の期間に対応する。
図２３（Ａ）より、アルゴンが第１層（Ｇａ−Ｚｎ−Ｏ層）のガリウム（Ｇａ）と衝突
すると、当該ガリウムが第３層（Ｇａ−Ｚｎ−Ｏ層）の亜鉛（Ｚｎ）と衝突した後、当該
亜鉛が第６層（Ｇａ−Ｚｎ−Ｏ層）の近傍まで到達することがわかる。なお、ガリウムと
衝突したアルゴンは、外に弾き飛ばされる。したがって、ＩｎＧａＺｎＯ４の結晶を含む
ターゲットにアルゴンを衝突させた場合、図２１（Ａ）における第２の面（２番目）に亀
裂が入ると考えられる。
また、図２３（Ｂ）に、図２１に示したＩｎＧａＺｎＯ４の結晶を有するセルに酸素が
入射した後、０ピコ秒から０．３ピコ秒までにおける各原子の軌跡を示す。したがって、
図２３（Ｂ）は、図２１から図２２（Ａ）の間の期間に対応する。
一方、図２３（Ｂ）より、酸素が第１層（Ｇａ−Ｚｎ−Ｏ層）のガリウム（Ｇａ）と衝
突すると、当該ガリウムが第３層（Ｇａ−Ｚｎ−Ｏ層）の亜鉛（Ｚｎ）と衝突した後、当
該亜鉛が第５層（Ｉｎ−Ｏ層）まで到達しないことがわかる。なお、ガリウムと衝突した
酸素は、外に弾き飛ばされる。したがって、ＩｎＧａＺｎＯ４の結晶を含むターゲットに
酸素を衝突させた場合、図２１（Ａ）における第２の面（１番目）に亀裂が入ると考えら
れる。
本計算からも、ＩｎＧａＺｎＯ４の結晶は、原子（イオン）が衝突した場合、劈開面か
ら剥離することが示唆される。
また、亀裂の深さの違いを保存則の観点から検討する。エネルギー保存則および運動量
保存則は、式（１）および式（２）のように示すことができる。ここで、Ｅは衝突前のア
ルゴンまたは酸素の持つエネルギー（３００ｅＶ）、ｍＡはアルゴンまたは酸素の質量、
ｖＡは衝突前のアルゴンまたは酸素の速度、ｖ’Ａは衝突後のアルゴンまたは酸素の速度
、ｍＧａはガリウムの質量、ｖＧａは衝突前のガリウムの速度、ｖ’Ｇａは衝突後のガリ
ウムの速度である。
アルゴンまたは酸素の衝突が弾性衝突であると仮定すると、ｖＡ、ｖ’Ａ、ｖＧａおよ
びｖ’Ｇａの関係は式（３）のように表すことができる。
式（１）、式（２）および式（３）より、ｖＧａを０とすると、アルゴンまたは酸素が
衝突した後のガリウムの速度ｖ’Ｇａは、式（４）のように表すことができる。
式（４）において、ｍＡにアルゴンの質量または酸素の質量を代入し、それぞれの原子
が衝突した後のガリウムの速度を比較する。アルゴンおよび酸素の衝突前に持つエネルギ
ーが同じである場合、アルゴンが衝突した場合の方が、酸素が衝突した場合よりも１．２
４倍ガリウムの速度が高いことがわかる。したがって、ガリウムの持つエネルギーもアル
ゴンが衝突した場合の方が、酸素が衝突した場合よりも速度の二乗分だけ高くなる。
アルゴンを衝突させた場合の方が、酸素を衝突させた場合よりも、衝突後のガリウムの
速度（エネルギー）が高くなることがわかる。したがって、アルゴンを衝突させた場合の
方が、酸素を衝突させた場合よりも深い位置に亀裂が生じたと考えられる。
以上の計算により、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶を含むターゲット
をスパッタすると、劈開面から剥離し、ペレットが形成されることがわかる。一方、劈開
面を有さないターゲットの他の構造の領域をスパッタしてもペレットは形成されず、ペレ
ットよりも微細な原子レベルの大きさのスパッタ粒子が形成される。該スパッタ粒子は、
ペレットと比べて小さいため、スパッタリング装置に接続されている真空ポンプを介して
排気されると考えられる。したがって、ホモロガス構造を有するＩｎＧａＺｎＯ４の結晶
を含むターゲットをスパッタした場合、様々な大きさ、形状の粒子が基板まで飛翔し、堆
積することで成膜されるモデルは考えにくい。スパッタされたペレットが堆積してＣＡＡ
Ｃ−ＯＳを成膜する図１５（Ａ）などに記載のモデルが道理に適っている。
このようにして成膜されたＣＡＡＣ−ＯＳの密度は、単結晶ＯＳと同程度の密度を有す
る。例えば、ＩｎＧａＺｎＯ４のホモロガス構造を有する単結晶ＯＳの密度は６．３６ｇ
／ｃｍ３であるのに対し、同程度の原子数比であるＣＡＡＣ−ＯＳの密度は６．３ｇ／ｃ
ｍ３程度となる。
図２４に、スパッタリング法で成膜したＣＡＡＣ−ＯＳであるＩｎ−Ｇａ−Ｚｎ酸化物
（図２４（Ａ）参照。）、およびそのターゲット（図２４（Ｂ）参照。）の断面における
原子配列を示す。原子配列の観察には、高角散乱環状暗視野走査透過電子顕微鏡法（ＨＡ
ＡＤＦ−ＳＴＥＭ：Ｈｉｇｈ−Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ Ｓ
ｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ
）を用いる。なお、ＨＡＡＤＦ−ＳＴＥＭでは、各原子の像強度は原子番号の二乗に比例
する。したがって、原子番号の近いＺｎ（原子番号３０）とＧａ（原子番号３１）とは、
ほとんど区別できない。ＨＡＡＤＦ−ＳＴＥＭには、日立走査透過電子顕微鏡ＨＤ−２７
００を用いる。
図２４（Ａ）および図２４（Ｂ）を比較すると、ＣＡＡＣ−ＯＳと、ターゲットは、と
もにホモロガス構造を有しており、それぞれの原子の配置が対応していることがわかる。
したがって、図１５（Ａ）などの成膜モデルに示したように、ターゲットの結晶構造が転
写されることでＣＡＡＣ−ＯＳが成膜されることがわかる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態３）
本実施の形態においては、酸化物半導体膜の酸素欠損について、以下詳細に説明を行う
。
＜（１）ＶｏＨの形成しやすさ及び安定性＞
酸化物半導体膜（以下、ＩＧＺＯと示す。）が完全な結晶の場合、室温では、Ｈは、優
先的にａｂ面に沿って拡散する。また、４５０℃の加熱処理の際には、Ｈは、ａｂ面及び
ｃ軸方向それぞれに拡散する。そこで、ここでは、ＩＧＺＯに酸素欠損Ｖｏが存在する場
合、Ｈは酸素欠損Ｖｏ中に入りやすいか否かについて説明する。ここで、酸素欠損Ｖｏ中
にＨがある状態をＶｏＨと表記する。
計算には、図２６に示すＩｎＧａＺｎＯ４結晶モデルを用いた。ここで、ＶｏＨ中のＨ
がＶｏから出ていき、酸素と結合する反応経路の活性化障壁（Ｅａ）を、ＮＥＢ（Ｎｕｄ
ｇｅｄ Ｅｌａｓｔｉｃ Ｂａｎｄ）法を用いて計算した。計算条件を表２に示す。
また、ＩｎＧａＺｎＯ４結晶モデルにおいて、酸素が結合する金属元素及びその数の違
いから、図２６に示すように酸素サイト１乃至酸素サイト４がある。ここでは、酸素欠損
Ｖｏを形成しやすい酸素サイト１及び酸素サイト２について計算を行った。
はじめに、酸素欠損Ｖｏを形成しやすい酸素サイト１として、３個のＩｎと１個のＺｎ
と結合した酸素サイトについて計算を行った。
初期状態のモデルを図２７（Ａ）に示し、最終状態のモデルを図２７（Ｂ）に示す。ま
た、初期状態及び最終状態において、算出した活性化障壁（Ｅａ）を図２８に示す。なお
、ここでの初期状態とは、酸素欠損Ｖｏ中にＨがある状態（ＶｏＨ）であり、最終状態と
は、酸素欠損Ｖｏと、１個のＧａ及び２個のＺｎと結合した酸素とＨとが結合した状態（
Ｈ−Ｏ）を有する構造である。
計算の結果、酸素欠損Ｖｏ中のＨが他のＯと結合するには約１．５２ｅＶのエネルギー
が必要であるのに対して、Ｏと結合したＨが酸素欠損Ｖｏ中に入るには約０．４６ｅＶの
エネルギーが必要であった。
ここで、計算により得られた活性化障壁（Ｅａ）と以下の数式５より、反応頻度（Γ）
を算出した。なお、数式５において、ｋＢはボルツマン定数であり、Ｔは絶対温度、νは
頻度因子を示す。
頻度因子ν＝１０１３［１／ｓｅｃ］と仮定して３５０℃における反応頻度を算出した
。図２７（Ａ）に示すモデルから図２７（Ｂ）に示すモデルへＨが移動する頻度は５．５
２×１００［１／ｓｅｃ］であった。また、図２７（Ｂ）に示すモデルから図２７（Ａ）
に示すモデルへＨが移動する頻度は１．８２×１０９［１／ｓｅｃ］であった。このこと
から、ＩＧＺＯ中を拡散するＨは、近くに酸素欠損ＶｏがあるとＶｏＨを形成しやすく、
一旦ＶｏＨを形成すると酸素欠損Ｖｏから放出されにくいと考えられる。
次に、酸素欠損Ｖｏを形成しやすい酸素サイト２として、１個のＧａと２個のＺｎと結
合した酸素サイトについて計算を行った。
初期状態のモデルを図２９（Ａ）に示し、最終状態のモデルを図２９（Ｂ）に示す。ま
た、初期状態及び最終状態において、算出した活性化障壁（Ｅａ）を図３０に示す。なお
、ここでの初期状態とは、酸素欠損Ｖｏ中にＨがある状態（ＶｏＨ）であり、最終状態と
は、酸素欠損Ｖｏと、１個のＧａ及び２個のＺｎと結合した酸素とＨとが結合した状態（
Ｈ−Ｏ）を有する構造である。
計算の結果、酸素欠損Ｖｏ中のＨが他のＯと結合するには約１．７５ｅＶのエネルギー
が必要であるのに対して、Ｏと結合したＨが酸素欠損Ｖｏ中に入るには約０．３５ｅＶの
エネルギーが必要であった。
また、計算により得られた活性化障壁（Ｅａ）と上記の数式５より、反応頻度（Γ）を
算出した。
頻度因子ν＝１０１３［１／ｓｅｃ］と仮定して３５０℃における反応頻度を算出した
。図２９（Ａ）に示すモデルから図２９（Ｂ）に示すモデルへＨが移動する頻度は７．５
３×１０−２［１／ｓｅｃ］であった。また、図２９（Ｂ）に示すモデルから図２９（Ａ
）に示すモデルへＨが移動する頻度は１．４４×１０１０［１／ｓｅｃ］であった。この
ことから、一旦ＶｏＨを形成すると酸素欠損ＶｏからＨは放出されにくいと考えられる。
以上のことから、アニール時にＩＧＺＯ中のＨは拡散し易く、酸素欠損Ｖｏがある場合
は酸素欠損Ｖｏの中に入ってＶｏＨとなりやすいことが分かった。
＜（２）ＶｏＨの遷移レベル＞
ＩＧＺＯ中において酸素欠損ＶｏとＨが存在する場合、＜（１）ＶｏＨの形成しやすさ
及び安定性＞で示した、ＮＥＢ法を用いた計算より、酸素欠損ＶｏとＨはＶｏＨを形成し
やすく、さらにＶｏＨは安定であると考えられる。そこで、ＶｏＨがキャリアトラップに
関与するかを調べるため、ＶｏＨの遷移レベルの算出を行った。
計算にはＩｎＧａＺｎＯ４結晶モデル（１１２原子）を用いた。図２６に示す酸素サイ
ト１及び酸素サイト２に対してＶｏＨモデルを作成し、遷移レベルの算出を行った。計算
条件を表３に示す。
実験値に近いバンドギャップが出るよう、交換項の混合比を調整したことで、欠陥のな
いＩｎＧａＺｎＯ４結晶モデルのバンドギャップは３．０８ｅＶとなり、実験値の３．１
５ｅＶと近い結果となった。
欠陥Ｄをもつモデルの遷移レベル（ε（ｑ／ｑ’））は、以下の数式６により算出され
る。なお、ΔＥ（Ｄｑ）は欠陥Ｄの電荷ｑにおける形成エネルギーであり、数式７より算
出される。
数式６及び数式７において、Ｅｔｏｔ（Ｄｑ）は欠陥Ｄを含むモデルの電荷ｑにおける
全エネルギー、Ｅｔｏｔ（ｂｕｌｋ）は欠陥のないモデル（完全結晶）の全エネルギー、
Δｎｉは欠陥に関する原子ｉの増減数、μｉは原子ｉの化学ポテンシャル、εＶＢＭは欠
陥のないモデルにおける価電子帯上端のエネルギー、ΔＶｑは静電ポテンシャルに関する
補正項、ＥＦはフェルミエネルギーである。
算出したＶｏＨの遷移レベルを図３１に示す。図３１中の数値は伝導帯下端からの深さ
である。図３１より、酸素サイト１に対するＶｏＨの遷移レベルは伝導帯下端の下０．０
５ｅＶに存在し、酸素サイト２に対するＶｏＨの遷移レベルは伝導帯下端の下０．１１ｅ
Ｖに存在するため、それぞれのＶｏＨは電子トラップに関与すると考えられる。すなわち
、ＶｏＨはドナーとして振る舞うことが明らかになった。また、ＶｏＨを有するＩＧＺＯ
は導電性を有することが明らかになった。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態４）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の
一例について、図３２乃至図３４を用いて以下説明を行う。
図３２は、表示装置の一例を示す上面図である。図３２示す表示装置７００は、第１の
基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドライ
バ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回路
部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と、
第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、第
１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すなわ
ち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は、
第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお、
図３２には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設け
られる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている
領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回
路部７０６、及びゲートドライバ回路部７０６と電気的に接続されるＦＰＣ端子部７０８
（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、
ＦＰＣ端子部７０８には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２
、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給さ
れる。また、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６
、及びＦＰＣ端子部７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６によ
り供給される各種信号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路
部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示
装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を
画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定
されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良
い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この
場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結
晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に実装す
る構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるも
のではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法など
を用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲート
ドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装
置であるトランジスタを適用することができる。また、画素部７０２においては、本発明
の一態様の半導体装置であるトランジスタ及び容量素子を適用することができる。
また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、
液晶素子、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、
有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色Ｌ
ＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子
インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ
（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素
子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッ
ター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーシ
ョン）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレ
クトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用い
た表示素子などがある。これらの他にも、電気的または磁気的作用により、コントラスト
、輝度、反射率、透過率などが変化する表示媒体を有していても良い。。ＥＬ素子を用い
た表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装
置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面
型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−
ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例として
は、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液
晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子
インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。な
お、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極
の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画
素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さ
らに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。
これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式
等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、Ｒ
ＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの
画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配
列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色
を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上
追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい
。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表
示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光
（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともい
う。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ
）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで
、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層
を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない
領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配
置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２
割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発
光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有
する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よ
りも、さらに消費電力を低減できる場合がある。
また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通
すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青
色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や
緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について
、図３３及び図３４を用いて説明する。なお、図３３は、図３２に示す一点鎖線Ｑ−Ｒに
おける断面図であり、表示素子として液晶素子を用いた構成である。また、図３４は、図
３２に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成
である。
まず、図３３及び図３４に示す共通部分について最初に説明し、次に異なる部分につい
て以下説明する。
＜表示装置の共通部分に関する説明＞
図３３及び図３４に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と
、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配
線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び
容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を
有する。
トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタ１００Ａと同様
の構成である。なお、トランジスタ７５０及びトランジスタ７５２の構成については、先
の実施の形態に示す、その他のトランジスタを用いてもよい。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物
半導体膜を有する。該トランジスタは、オフ状態における電流値（オフ電流値）を低くす
ることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源
オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なく
することができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるた
め、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表
示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するド
ライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路とし
て、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置
の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトラン
ジスタを用いることで、高画質な画像を提供することができる。
容量素子７９０は、トランジスタ７５０が有する第２のゲート電極と同一の導電膜を加
工する工程を経て形成された下部電極と、トランジスタ７５０が有するソース電極及びド
レイン電極と同一の導電膜を加工する工程を経て形成された上部電極と、を有する。また
、下部電極と上部電極との間には、トランジスタ７５０が有する第２の絶縁膜と同一の絶
縁膜を形成する工程を経て形成された絶縁膜が設けられる。すなわち、容量素子７９０は
、一対の電極間に絶縁膜が挟持された構造である。
また、図３３及び図３４において、トランジスタ７５０、トランジスタ７５２、及び容
量素子７９０上に、絶縁膜７６６及び平坦化絶縁膜７７０が設けられている。
絶縁膜７６６としては、先の実施の形態に示す絶縁膜１２８と、同様の材料及び作製方
法により形成することができる。また、平坦化絶縁膜７７０としては、ポリイミド樹脂、
アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポ
キシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成
される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。また、平
坦化絶縁膜７７０を設けない構成としてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極と
して機能する導電膜と同じ工程を経て形成される。なお、信号線７１０は、トランジスタ
７５０、７５２のソース電極及びドレイン電極と異なる工程を経て形成された導電膜、例
えば第１のゲート電極として機能する導電膜、または第２のゲート電極として機能する導
電膜と同じ工程を経て形成される導電膜を用いてもよい。信号線７１０として、例えば、
銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表
示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１
６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びド
レイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は
、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いるこ
とができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板
を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられ
る。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構
造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設け
られる。なお、構造体７７８として、球状のスペーサを用いていても良い。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、
カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する
絶縁膜７３４が設けられる。
＜表示素子として液晶素子を用いる表示装置の構成例＞
図３３に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜
７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５
側に設けられ、対向電極としての機能を有する。図３３に示す表示装置７００は、導電膜
７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わること
によって光の透過、非透過が制御され画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素
電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極
としての機能を有する。図３３に示す表示装置７００は、外光を利用し導電膜７７２で光
を反射して着色膜７３６を介して表示する、所謂反射型のカラー液晶表示装置である。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反
射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、
例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材
料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム
、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、
可視光において、反射性のある導電膜を用いる。
また、図３３に示す表示装置７００においては、画素部７０２の平坦化絶縁膜７７０の
一部に凹凸が設けられている。該凹凸は、例えば、平坦化絶縁膜７７０を有機樹脂膜等で
形成し、該有機樹脂膜の表面に凹凸を設けることで形成することができる。また、反射電
極として機能する導電膜７７２は、上記凹凸に沿って形成される。したがって、外光が導
電膜７７２に入射した場合において、導電膜７７２の表面で光を乱反射することが可能と
なり、視認性を向上させることができる。
なお、図３３に示す表示装置７００は、反射型のカラー液晶表示装置について例示した
が、これに限定されない、例えば、導電膜７７２を可視光において、透光性のある導電膜
を用いることで透過型のカラー液晶表示装置としてもよい。透過型のカラー液晶表示装置
の場合、平坦化絶縁膜７７０に設けられる凹凸については、設けない構成としてもよい。
なお、図３３において図示しないが、導電膜７７２、７７４の液晶層７７６と接する側
に、それぞれ配向膜を設ける構成としてもよい。また、図３３において図示しないが、偏
光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい
。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバッ
クライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよ
い。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリ
ック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発
現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組
成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、
応答速度が短く、光学的等方性であるため配向処理が不要である。また、ブルー相を示す
液晶とカイラル剤とを含む液晶組成物は、視野角依存性が小さい。また配向膜を設けなく
てもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電
破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することがで
きる。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ
）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎ
ｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅ
ｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ
Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒ
ｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる
。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用し
た透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが
、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ
）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モー
ド、ＡＳＶモードなどを用いることができる。
＜表示素子として発光素子を用いる表示装置＞
図３４に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜
７８４、ＥＬ層７８６、及び導電膜７８８を有する。図３４に示す表示装置７００は、発
光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができ
る。
また、導電膜７８４は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜に接続される。導電膜７８４は、平坦化絶縁膜７７０上に形成され画素
電極、すなわち表示素子の一方の電極として機能する。導電膜７８４としては、可視光に
おいて透光性のある導電膜、または可視光において反射性のある導電膜を用いることがで
きる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛
（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において
反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよ
い。
また、図３４に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７８４上に絶
縁膜７３０が設けられる。絶縁膜７３０は、導電膜７８４の一部を覆う。なお、発光素子
７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、Ｅ
Ｌ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション
構造について、例示するが、これに限定されない。例えば、導電膜７８４側に光を射出す
るボトムエミッション構造や、導電膜７８４及び導電膜７８８の双方に光を射出するデュ
アルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重な
る位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設け
られている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。ま
た、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図３４
に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これ
に限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色
膜７３６を設けない構成としてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図３５を
用いて説明を行う。
図３５（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２と
いう）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（
以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０
６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成とし
てもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されている
ことが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４
の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回
路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置され
た複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回
路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ
５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するため
の回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、
端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力す
る。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力さ
れ、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以
下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲート
ドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃
至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号
を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０
４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、
端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元とな
る信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路
５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは
、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信
号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与え
られる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有す
る。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有す
る。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも
可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。
ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、
画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを
用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを
介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介し
てデータ信号が入力される。また。複数の画素回路５０１のそれぞれは、ゲートドライバ
５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列
目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ
５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（
ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図３５（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５
０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドラ
イバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保
護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することが
できる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配
線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び
制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該
配線と別の配線とを導通状態にする回路である。
図３５（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０
６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：
静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。
ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに
保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続
した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成
とすることもできる。
また、図３５（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂに
よって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例
えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成
された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実
装する構成としても良い。
また、図３５（Ａ）に示す複数の画素回路５０１は、例えば、図３５（Ｂ）に示す構成
とすることができる。
図３５（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容
量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを
適用することができる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定
される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複
数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位
（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の
電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモ
ード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍ
ｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅ
ｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ
（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。
また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐ
ｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ
（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホ
ストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様
々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイ
ン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の
電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線Ｇ
Ｌ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になるこ
とにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ
）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続され
る。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される
。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図３５（Ｂ）の画素回路５０１を有する表示装置では、例えば、図３５（Ａ）
に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ
５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで
保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図３５（Ａ）に示す複数の画素回路５０１は、例えば、図３５（Ｃ）に示す構成
とすることができる。
また、図３５（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素
子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４
のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる
。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる
配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５
２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気
的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデー
タの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ
＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイ
ン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電
気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２の
ソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続
され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続
される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子とも
いう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず
、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与
えられ、他方には、低電源電位ＶＳＳが与えられる。
図３５（Ｃ）の画素回路５０１を有する表示装置では、例えば、図３５（Ａ）に示すゲ
ートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２を
オン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで
保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４の
ソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電
流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器
について、図３６及び図３７を用いて説明を行う。
図３６に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１
０、バッテリ８０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト８００７は、光源８００８を有する。なお、図３６において、バックライ
ト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例
えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構
成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射
型パネル等の場合においては、バックライト８００７を設けない構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は
、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
図３７（Ａ）乃至図３７（Ｈ）は、電子機器を示す図である。これらの電子機器は、筐
体９０００、表示部９００１、スピーカ９００３、ＬＥＤランプ９００４、操作キー９０
０５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（
力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質
、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、にお
い又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有することが
できる。
図３７（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ９００９
、赤外線ポート９０１０、等を有することができる。図３７（Ｂ）は記録媒体を備えた携
帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表
示部９００２、記録媒体読込部９０１１、等を有することができる。図３７（Ｃ）はゴー
グル型ディスプレイであり、上述したものの他に、第２表示部９００２、支持部９０１２
、イヤホン９０１３、等を有することができる。図３７（Ｄ）は携帯型遊技機であり、上
述したものの他に、記録媒体読込部９０１１、等を有することができる。図３７（Ｅ）は
テレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ９０１４、シ
ャッターボタン９０１５、受像部９０１６、等を有することができる。図３７（Ｆ）は携
帯型遊技機であり、上述したものの他に、第２表示部９００２、記録媒体読込部９０１１
、等を有することができる。図３７（Ｇ）はテレビ受像器であり、上述したものの他に、
チューナ、画像処理部、等を有することができる。図３７（Ｈ）は持ち運び型テレビ受像
器であり、上述したものの他に、信号の送受信が可能な充電器９０１７、等を有すること
ができる。
図３７（Ａ）乃至図３７（Ｈ）に示す電子機器は、様々な機能を有することができる。
例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッ
チパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プ
ログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコ
ンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は
受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に
表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器におい
ては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報
を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な
画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器におい
ては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補
正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影し
た画像を表示部に表示する機能、等を有することができる。なお、図３７（Ａ）乃至図３
７（Ｈ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を
有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
ることを特徴とする。なお、本発明の一態様の半導体装置は、表示部を有さない電子機器
にも適用することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
１００ トランジスタ
１００Ａ トランジスタ
１００Ｂ トランジスタ
１０２ 基板
１０４ 絶縁膜
１０６ 導電膜
１０６ａ 導電膜
１０６ｂ 導電膜
１０８ 絶縁膜
１０８ａ 絶縁膜
１０８ｂ 絶縁膜
１１０ 酸化物半導体膜
１１０＿１ 酸化物半導体膜
１１０＿２ 酸化物半導体膜
１１０ａ チャネル領域
１１０ａ＿１ チャネル領域
１１０ａ＿２ チャネル領域
１１０ｂ 低抵抗領域
１１０ｂ＿１ 低抵抗領域
１１０ｂ＿２ 低抵抗領域
１１０ｃ 低抵抗領域
１１０ｃ＿１ 低抵抗領域
１１０ｃ＿２ 低抵抗領域
１１０ｄ 低抵抗領域
１１０ｅ 低抵抗領域
１１２ 絶縁膜
１１３ 導電膜
１１３ａ 導電膜
１１３ｂ 導電膜
１１４ 導電膜
１１４ａ 導電膜
１１４ｂ 導電膜
１１８ 絶縁膜
１２０ 絶縁膜
１２１ａ 導電膜
１２１ｂ 導電膜
１２２ 導電膜
１２２ａ 導電膜
１２２ｂ 導電膜
１２８ 絶縁膜
１３９ 開口部
１４０ａ 開口部
１４０ｂ 開口部
１４１ 膜
１４２ 酸素
１４３ 不純物元素
１４５ マスク
１９０ 領域
１９１ 酸素
１９２ 水素
１９３ 領域
１９４ 領域
１９５ 不純物元素
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路
５０７ 端子部
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
６０２ ガラス基板
６０４ 酸化物半導体膜
６０６ 保護膜
７００ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７３０ 絶縁膜
７３２ 封止膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７６６ 絶縁膜
７７０ 平坦化絶縁膜
７７２ 導電膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７８ 構造体
７８０ 異方性導電膜
７８２ 発光素子
７８４ 導電膜
７８６ ＥＬ層
７８８ 導電膜
７９０ 容量素子
１１００ ペレット
１１００ａ ペレット
１１００ｂ ペレット
１１０１ イオン
１１２０ 基板
１１３０ ターゲット
５１００ ペレット
５１２０ 基板
５１６１ 領域
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライト
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリ
９０００ 筐体
９００１ 表示部
９００２ 表示部
９００３ スピーカ
９００４ ＬＥＤランプ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９００９ スイッチ
９０１０ 赤外線ポート
９０１１ 記録媒体読込部
９０１２ 支持部
９０１３ イヤホン
９０１４ アンテナ
９０１５ シャッターボタン
９０１６ 受像部
９０１７ 充電器

Claims (1)

  1. トランジスタを有する半導体装置であって、
    前記トランジスタは、
    第１の絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、
    前記酸化物半導体膜及び前記ゲート電極上の第２の絶縁膜と、
    前記第２の絶縁膜上の第３の絶縁膜と、
    前記第２の絶縁膜及び前記第３の絶縁膜が有する第１の開口部と、
    前記第２の絶縁膜及び前記第３の絶縁膜が有する第２の開口部と、
    前記第１の開口部を介して、前記酸化物半導体膜と電気的に接続されるソース電極と、
    前記第２の開口部を介して、前記酸化物半導体膜と電気的に接続されるドレイン電極と、を有し、
    前記第１の絶縁膜は、酸素を有し、
    前記第２の絶縁膜は、水素を有し、
    前記酸化物半導体膜は、
    前記ゲート絶縁膜と接する第１の領域と、
    前記第２の絶縁膜と接する第２の領域と、を有し、
    前記第１の絶縁膜は、
    前記第１の領域と重なる第３の領域と、
    前記第２の領域と重なる第４の領域と、を有し、
    前記第４の領域は、前記第３の領域よりも不純物元素の濃度が高い、半導体装置。
JP2019160429A 2014-03-13 2019-09-03 半導体装置 Withdrawn JP2020004995A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021106319A JP2021158382A (ja) 2014-03-13 2021-06-28 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014049676 2014-03-13
JP2014049676 2014-03-13

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015048994A Division JP2015188080A (ja) 2014-03-13 2015-03-12 半導体装置、該半導体装置を有する表示装置、該表示装置を有する表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを有する電子機器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021106319A Division JP2021158382A (ja) 2014-03-13 2021-06-28 半導体装置

Publications (1)

Publication Number Publication Date
JP2020004995A true JP2020004995A (ja) 2020-01-09

Family

ID=54069860

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2015048994A Withdrawn JP2015188080A (ja) 2014-03-13 2015-03-12 半導体装置、該半導体装置を有する表示装置、該表示装置を有する表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを有する電子機器
JP2019160429A Withdrawn JP2020004995A (ja) 2014-03-13 2019-09-03 半導体装置
JP2021106319A Withdrawn JP2021158382A (ja) 2014-03-13 2021-06-28 半導体装置
JP2023084401A Pending JP2023106532A (ja) 2014-03-13 2023-05-23 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015048994A Withdrawn JP2015188080A (ja) 2014-03-13 2015-03-12 半導体装置、該半導体装置を有する表示装置、該表示装置を有する表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを有する電子機器

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2021106319A Withdrawn JP2021158382A (ja) 2014-03-13 2021-06-28 半導体装置
JP2023084401A Pending JP2023106532A (ja) 2014-03-13 2023-05-23 半導体装置

Country Status (3)

Country Link
US (2) US9640669B2 (ja)
JP (4) JP2015188080A (ja)
KR (2) KR102323203B1 (ja)

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10002971B2 (en) 2014-07-03 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
CN107112364B (zh) 2014-12-16 2020-09-08 夏普株式会社 半导体装置、其制造方法、及具备半导体装置的显示装置
US9837547B2 (en) 2015-05-22 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide conductor and display device including the semiconductor device
US11024725B2 (en) 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
CN106409919A (zh) 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
WO2017029576A1 (en) 2015-08-19 2017-02-23 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2017041596A (ja) * 2015-08-21 2017-02-23 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、半導体装置および電子機器
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20180084819A (ko) 2015-11-20 2018-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 상기 반도체 장치를 가지는 표시 장치, 및 상기 반도체 장치를 가지는 전자 기기
KR102629293B1 (ko) 2015-11-20 2024-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치의 제작 방법, 또는 이 반도체 장치를 가지는 표시 장치
WO2017098369A1 (en) * 2015-12-11 2017-06-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and display device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
CN115172467A (zh) 2016-02-18 2022-10-11 株式会社半导体能源研究所 半导体装置、其制造方法、显示装置以及电子设备
US10097939B2 (en) * 2016-02-22 2018-10-09 Sonos, Inc. Compensation for speaker nonlinearities
US10095470B2 (en) 2016-02-22 2018-10-09 Sonos, Inc. Audio response playback
US10264030B2 (en) 2016-02-22 2019-04-16 Sonos, Inc. Networked microphone device control
US10509626B2 (en) 2016-02-22 2019-12-17 Sonos, Inc Handling of loss of pairing between networked devices
US9947316B2 (en) 2016-02-22 2018-04-17 Sonos, Inc. Voice control of a media playback system
US9772817B2 (en) 2016-02-22 2017-09-26 Sonos, Inc. Room-corrected voice detection
US9965247B2 (en) 2016-02-22 2018-05-08 Sonos, Inc. Voice controlled media playback system based on user profile
JP6668455B2 (ja) 2016-04-01 2020-03-18 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
JP6594820B2 (ja) * 2016-04-12 2019-10-23 株式会社Ｊｏｌｅｄ 半導体装置およびそれを用いたアクティブマトリクス基板
US9978390B2 (en) 2016-06-09 2018-05-22 Sonos, Inc. Dynamic player selection for audio signal processing
KR102643111B1 (ko) * 2016-07-05 2024-03-04 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
US10152969B2 (en) 2016-07-15 2018-12-11 Sonos, Inc. Voice detection by multiple devices
US10134399B2 (en) 2016-07-15 2018-11-20 Sonos, Inc. Contextualization of voice inputs
US10115400B2 (en) 2016-08-05 2018-10-30 Sonos, Inc. Multiple voice services
US10141544B2 (en) * 2016-08-10 2018-11-27 Semiconductor Energy Laboratory Co., Ltd. Electroluminescent display device and manufacturing method thereof
US9942678B1 (en) 2016-09-27 2018-04-10 Sonos, Inc. Audio playback settings for voice interaction
US9743204B1 (en) 2016-09-30 2017-08-22 Sonos, Inc. Multi-orientation playback device microphones
US10181323B2 (en) 2016-10-19 2019-01-15 Sonos, Inc. Arbitration-based voice recognition
TW202224189A (zh) * 2016-10-21 2022-06-16 日商半導體能源研究所股份有限公司 複合氧化物及電晶體
US10955950B2 (en) * 2016-11-09 2021-03-23 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, electronic device, and method for manufacturing the display device
JP6732713B2 (ja) * 2017-10-04 2020-07-29 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
US11183181B2 (en) 2017-03-27 2021-11-23 Sonos, Inc. Systems and methods of multiple voice services
DE112018001745T5 (de) * 2017-03-31 2019-12-12 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung
JP6949536B2 (ja) * 2017-04-14 2021-10-13 株式会社半導体エネルギー研究所 半導体装置
US10475449B2 (en) 2017-08-07 2019-11-12 Sonos, Inc. Wake-word detection suppression
US10048930B1 (en) 2017-09-08 2018-08-14 Sonos, Inc. Dynamic computation of system response volume
US10446165B2 (en) 2017-09-27 2019-10-15 Sonos, Inc. Robust short-time fourier transform acoustic echo cancellation during audio playback
US10482868B2 (en) 2017-09-28 2019-11-19 Sonos, Inc. Multi-channel acoustic echo cancellation
US10621981B2 (en) 2017-09-28 2020-04-14 Sonos, Inc. Tone interference cancellation
US10051366B1 (en) 2017-09-28 2018-08-14 Sonos, Inc. Three-dimensional beam forming with a microphone array
US10466962B2 (en) 2017-09-29 2019-11-05 Sonos, Inc. Media playback system with voice assistance
US10880650B2 (en) 2017-12-10 2020-12-29 Sonos, Inc. Network microphone devices with automatic do not disturb actuation capabilities
US10818290B2 (en) 2017-12-11 2020-10-27 Sonos, Inc. Home graph
JP2019129320A (ja) * 2018-01-19 2019-08-01 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11343614B2 (en) 2018-01-31 2022-05-24 Sonos, Inc. Device designation of playback and network microphone device arrangements
CN108461548B (zh) * 2018-03-27 2021-10-01 京东方科技集团股份有限公司 薄膜晶体管及其制作方法和应用
US11175880B2 (en) 2018-05-10 2021-11-16 Sonos, Inc. Systems and methods for voice-assisted media content selection
US10847178B2 (en) 2018-05-18 2020-11-24 Sonos, Inc. Linear filtering for noise-suppressed speech detection
US10959029B2 (en) 2018-05-25 2021-03-23 Sonos, Inc. Determining and adapting to changes in microphone performance of playback devices
US10681460B2 (en) 2018-06-28 2020-06-09 Sonos, Inc. Systems and methods for associating playback devices with voice assistant services
KR102628795B1 (ko) * 2018-07-30 2024-01-25 삼성디스플레이 주식회사 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
US10461710B1 (en) 2018-08-28 2019-10-29 Sonos, Inc. Media playback system with maximum volume setting
US11076035B2 (en) 2018-08-28 2021-07-27 Sonos, Inc. Do not disturb feature for audio notifications
US20200073189A1 (en) * 2018-08-30 2020-03-05 Sharp Kabushiki Kaisha Active matrix substrate, display device, and method for manufacturing active matrix substrate
US10878811B2 (en) 2018-09-14 2020-12-29 Sonos, Inc. Networked devices, systems, and methods for intelligently deactivating wake-word engines
US10587430B1 (en) 2018-09-14 2020-03-10 Sonos, Inc. Networked devices, systems, and methods for associating playback devices based on sound codes
US11024331B2 (en) 2018-09-21 2021-06-01 Sonos, Inc. Voice detection optimization using sound metadata
US10811015B2 (en) 2018-09-25 2020-10-20 Sonos, Inc. Voice detection optimization based on selected voice assistant service
US11100923B2 (en) 2018-09-28 2021-08-24 Sonos, Inc. Systems and methods for selective wake word detection using neural network models
US10692518B2 (en) 2018-09-29 2020-06-23 Sonos, Inc. Linear filtering for noise-suppressed speech detection via multiple network microphone devices
US11899519B2 (en) 2018-10-23 2024-02-13 Sonos, Inc. Multiple stage network microphone device with reduced power consumption and processing load
EP3654249A1 (en) 2018-11-15 2020-05-20 Snips Dilated convolutions and gating for efficient keyword spotting
US11183183B2 (en) 2018-12-07 2021-11-23 Sonos, Inc. Systems and methods of operating media playback systems having multiple voice assistant services
US11132989B2 (en) 2018-12-13 2021-09-28 Sonos, Inc. Networked microphone devices, systems, and methods of localized arbitration
US10602268B1 (en) 2018-12-20 2020-03-24 Sonos, Inc. Optimization of network microphone devices using noise classification
JP7315136B2 (ja) * 2018-12-26 2023-07-26 株式会社Flosfia 結晶性酸化物半導体
US11315556B2 (en) 2019-02-08 2022-04-26 Sonos, Inc. Devices, systems, and methods for distributed voice processing by transmitting sound data associated with a wake word to an appropriate device for identification
US10867604B2 (en) 2019-02-08 2020-12-15 Sonos, Inc. Devices, systems, and methods for distributed voice processing
US11120794B2 (en) 2019-05-03 2021-09-14 Sonos, Inc. Voice assistant persistence across multiple network microphone devices
US11215891B2 (en) * 2019-05-24 2022-01-04 Sharp Kabushiki Kaisha Active matrix substrate and manufacturing method thereof
US10586540B1 (en) 2019-06-12 2020-03-10 Sonos, Inc. Network microphone device with command keyword conditioning
US11361756B2 (en) 2019-06-12 2022-06-14 Sonos, Inc. Conditional wake word eventing based on environment
US11200894B2 (en) 2019-06-12 2021-12-14 Sonos, Inc. Network microphone device with command keyword eventing
KR20210010700A (ko) 2019-07-17 2021-01-28 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102658007B1 (ko) 2019-07-30 2024-04-17 삼성디스플레이 주식회사 표시패널, 이에 포함되는 박막 트랜지스터, 및 이의 제조 방법
US10871943B1 (en) 2019-07-31 2020-12-22 Sonos, Inc. Noise classification for event detection
US11138969B2 (en) 2019-07-31 2021-10-05 Sonos, Inc. Locally distributed keyword detection
US11138975B2 (en) 2019-07-31 2021-10-05 Sonos, Inc. Locally distributed keyword detection
KR20210027678A (ko) 2019-08-30 2021-03-11 삼성디스플레이 주식회사 표시 장치
US11189286B2 (en) 2019-10-22 2021-11-30 Sonos, Inc. VAS toggle based on device orientation
US11200900B2 (en) 2019-12-20 2021-12-14 Sonos, Inc. Offline voice control
US11562740B2 (en) 2020-01-07 2023-01-24 Sonos, Inc. Voice verification for media playback
US11556307B2 (en) 2020-01-31 2023-01-17 Sonos, Inc. Local voice data processing
US11308958B2 (en) 2020-02-07 2022-04-19 Sonos, Inc. Localized wakeword verification
US20230246108A1 (en) * 2020-04-28 2023-08-03 Sharp Kabushiki Kaisha Transistor, display device, and method of manufacturing transistor
US11308962B2 (en) 2020-05-20 2022-04-19 Sonos, Inc. Input detection windowing
US11482224B2 (en) 2020-05-20 2022-10-25 Sonos, Inc. Command keywords with input detection windowing
US11727919B2 (en) 2020-05-20 2023-08-15 Sonos, Inc. Memory allocation for keyword spotting engines
US11698771B2 (en) 2020-08-25 2023-07-11 Sonos, Inc. Vocal guidance engines for playback devices
US11984123B2 (en) 2020-11-12 2024-05-14 Sonos, Inc. Network device interaction by range
US11551700B2 (en) 2021-01-25 2023-01-10 Sonos, Inc. Systems and methods for power-efficient keyword detection

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147738A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20120119212A1 (en) * 2010-11-11 2012-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20120313152A1 (en) * 2011-06-10 2012-12-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US20130221347A1 (en) * 2012-02-29 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20140001468A1 (en) * 2012-06-29 2014-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Family Cites Families (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0472769A (ja) * 1990-07-13 1992-03-06 Seiko Epson Corp 薄膜トランジスタ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007294491A (ja) * 2006-04-20 2007-11-08 Mitsubishi Electric Corp 薄膜トランジスタ、及びその製造方法、並びに、アクティブマトリクス型表示装置及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101675113B1 (ko) 2010-01-08 2016-11-11 삼성전자주식회사 트랜지스터 및 그 제조방법
JP2011164302A (ja) 2010-02-08 2011-08-25 Seiko Epson Corp 電気泳動表示装置、電子機器
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
KR101732988B1 (ko) * 2010-05-20 2017-05-08 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법
WO2011145467A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US8941112B2 (en) * 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI570920B (zh) * 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6019329B2 (ja) 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器
JP5978625B2 (ja) * 2011-06-07 2016-08-24 ソニー株式会社 放射線撮像装置、放射線撮像表示システムおよびトランジスタ
TW201338173A (zh) 2012-02-28 2013-09-16 Sony Corp 電晶體、製造電晶體之方法、顯示裝置及電子機器
CN103367459B (zh) 2012-03-28 2019-08-27 株式会社日本有机雷特显示器 半导体装置和电子设备
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP6523695B2 (ja) 2014-02-05 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
US9929279B2 (en) 2014-02-05 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI665778B (zh) 2014-02-05 2019-07-11 日商半導體能源研究所股份有限公司 半導體裝置、模組及電子裝置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110147738A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011146694A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
US20120119212A1 (en) * 2010-11-11 2012-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20120050912A (ko) * 2010-11-11 2012-05-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP2012119667A (ja) * 2010-11-11 2012-06-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US20120313152A1 (en) * 2011-06-10 2012-12-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2013016785A (ja) * 2011-06-10 2013-01-24 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20130221347A1 (en) * 2012-02-29 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2013211538A (ja) * 2012-02-29 2013-10-10 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US20140001468A1 (en) * 2012-06-29 2014-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20140002500A (ko) * 2012-06-29 2014-01-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2014030000A (ja) * 2012-06-29 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法

Also Published As

Publication number Publication date
US9773815B2 (en) 2017-09-26
US20170207247A1 (en) 2017-07-20
KR20150107622A (ko) 2015-09-23
KR20210135180A (ko) 2021-11-12
JP2021158382A (ja) 2021-10-07
US9640669B2 (en) 2017-05-02
US20150263174A1 (en) 2015-09-17
KR102323203B1 (ko) 2021-11-05
JP2015188080A (ja) 2015-10-29
JP2023106532A (ja) 2023-08-01

Similar Documents

Publication Publication Date Title
JP6637629B2 (ja) トランジスタ
JP7194787B2 (ja) トランジスタ
JP2020004995A (ja) 半導体装置
JP7413431B2 (ja) 表示装置
JP7118111B2 (ja) 表示装置
JP2022130595A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191001

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200929

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20201126

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210330

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20210630