JP2019129171A - 半導体装置 - Google Patents

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Abstract

【課題】 その上に形成される回路素子の面積を低減することができる半導体装置を提供する。【解決手段】 半導体装置は、基板上に形成され且つ絶縁膜で囲まれた抵抗素子が形成された第１導電型領域と、抵抗素子の上面に接して積層形成された第２導電型領域と、抵抗素子の上に層間絶縁層を介して形成されたキャパシタと、抵抗素子の一端子およびキャパシタの一端子を電気的に直列に接続するビアと、抵抗素子の他端子およびキャパシタの他端子のそれぞれに電気的に接続する電源ラインおよび接地ラインと、を有する。【選択図】図１

Description

本発明は、半導体装置に関する。
特許文献１には、静電気放電（Electrostatic Discharge:ESD）から保護するために、被保護回路に接続された電源線に発生するサージを検出する検出回路と、互いに直列に接続された少なくとも１つのインバータと、検出回路の出力により制御される保護用トランジスタと、該保護用トランジスタに接続された時定数回路とを備える半導体装置が、記載されている。
特開２０１６−１１１１８６号公報
しかしながら、特許文献１記載されているような従来の半導体装置において、検出回路を構成する抵抗素子及びキャパシタが表面に並べて形成され、それらの占有面積が半導体装置上の他の素子に比して大きいという欠点があった。
本発明は、上記の問題点に鑑みなされたものであり、その目的は、半導体装置に形成される回路素子の占有面積を低減することができる半導体装置を提供することにある。
本発明の半導体装置は、基板と、
前記基板上に形成され且つ絶縁膜で囲まれた抵抗素子が形成された第１導電型領域と、
前記抵抗素子の上面に接して積層形成された第２導電型領域と、
前記抵抗素子の上に層間絶縁層を介して形成された前記キャパシタと、
前記抵抗素子の一端子および前記キャパシタの一端子を電気的に直列に接続するビアと、
前記抵抗素子の他端子および前記キャパシタの他端子のそれぞれに電気的に接続する電源ラインおよび接地ラインと、
を有することを特徴とする。
本発明の半導体装置によれば、抵抗素子及びキャパシタを表面に並べて形成することなく、両素子の抵抗素子とキャパシタとが重ねて配置することが可能であるため、前記抵抗素子および前記キャパシタからなるＲＣ回路の占有面積を縮小できる。さらに、Deep Trench Isolation（深層分離絶縁構造）を有する製造プロセスにて半導体装置の製造が実現することができる。
本発明による実施例である半導体装置に係る半導体集積回路の一例を示す回路図である。 本実施例の変形例に係る半導体集積回路を示す回路図である。 本実施例に係る半導体装置のＲＣ回路に対応する部分の部分平面図である。 図３のＸＸ線における部分断面図である。 図４のＹＹ線における部分断面平面図である。 本実施例の変形例に係る抵抗素子を示す部分断面平面図である。
以下、図面を参照しつつ本発明による実施例の半導体装置について詳細に説明する。なお、実施例において、実質的に同一の機能及び構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
図１は、実施例の半導体装置に係るＥＳＤ保護回路を含む半導体集積回路の一例を示す回路図である。図１に示される保護回路１０４は、電源電位の電源ラインＶＤＤと基準電位のグランドラインＶＳＳの間に接続された保護対象回路１０２のＥＳＤ保護のためのものである。同図に示されるように、従来の半導体装置１００は、半導体集積回路に相当する保護対象回路１０２、及び保護回路１０４を含んで構成されており、保護対象回路１０２はその一方端子が電源ラインＶＤＤに、その他方端子がグランドラインＶＳＳに各々接続されている。
図１に示されるように、保護回路１０４は、電源ラインＶＤＤおよびグランドラインＶＳＳと接続されたＲＣ直列回路１１１と、ＲＣ直列回路１１１、電源ラインＶＤＤおよびグランドラインＶＳＳに接続されたインバータ回路１１２と、インバータ回路１１２、電源ラインＶＤＤおよびグランドラインＶＳＳに接続された保護用ＮＭＯＳトランジスタ１１３と、を備えている。
ＲＣ直列回路１１１は、電源ラインＶＤＤとグランドラインＶＳＳの間に直列に接続された抵抗素子１１４及び容量性負荷としてのキャパシタ１１５と、から成る。
インバータ回路１１２は、ＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１２０を相補形に配置することにより構成されたＣＭＯＳインバータである。すなわち、インバータ回路１１２は、ＰＭＯＳトランジスタ１１８のゲートとＮＭＯＳトランジスタ１２０のゲートとが接続され、その接続点を入力端子１１２ｉｎとし、ＰＭＯＳトランジスタ１１８のドレインとＮＭＯＳトランジスタ１２０のドレインとが接続され、その接続点を出力端子１１２ｏｕｔとしている。ＲＣ直列回路１１１の抵抗素子１１４及びキャパシタ１１５の接続点は、入力端子１１２ｉｎに接続されている。
保護用ＮＭＯＳトランジスタ１１３は、そのゲートがインバータ回路１１２の出力端子１１２ｏｕｔに、ドレインが電源ラインＶＤＤに、ソースがグランドラインＶＳＳに各々接続されている。
ＥＳＤに起因して生じる高電圧波形による電圧（以下、「サージ電圧」という。）が印加された場合、ＲＣ直列回路１１１、インバータ回路１１２、保護用ＮＭＯＳトランジスタ１１３の動作は、以下の通りである。即ち、ＥＳＤ放電により、電源ラインＶＤＤとグランドラインＶＳＳの間に電源ラインＶＤＤ側を正とするサージ電圧（急上昇する高電圧）が印加されると、入力端子１１２ｉｎの電位はサージ電圧の上昇よりも遅れて上昇する。その遅れはＲＣ直列回路１１１の時定数に依存する。ＲＣ直列回路１１１の時定数が十分大きければ、サージ電圧の印加が終わるまで、入力端子１１２ｉｎの電位はインバータ回路１１２の閾値よりも低い状態に保たれ、インバータ回路１１２のＮＭＯＳトランジスタ１２０がオフ、ＰＭＯＳトランジスタ１１８がオンの状態に保たれ、その結果、電源ラインＶＤＤの電圧が保護用ＮＭＯＳトランジスタ１１３のゲートに印加され、保護用ＮＭＯＳトランジスタ１１３は、サージ電圧が印加されている間オン状態に保たれる。例えば、ＥＳＤ放電の持続時間は、５ナノ秒乃至数百ナノ秒である。
このように構成された半導体装置１００では、サージ電圧が電源ラインＶＤＤまたはグランドラインＶＳＳに印加されると、そのサージ電圧をトリガーとして、電源ラインＶＤＤとグランドラインＶＳＳとの間の電位差を無くすように保護回路１０４が作動するため、保護対象回路１０２が保護される。
図１の例では、１個のインバータ回路が接続されているが、インバータ回路の個数は１個に限らず、３個以上の奇数個（保護用トランジスタがＮＭＯＳトランジスタ場合）であっても良い。また、図１の例の変形例において、例えば保護用トランジスタがＰＭＯＳトランジスタ場合、インバータ回路の個数は２個以上の偶数個であっても良い。
電源ラインＶＤＤが電源電圧ＶＤＤで保持されているときは、ＲＣ直列回路１１１（キャパシタ１１５）は、高インピーダンス状態なので、抵抗素子１１４とキャパシタ１１５とを接続する入力端子１１２ｉｎの電位は、ほぼハイレベル（ＶＤＤ）をとる。このハイレベルは、３つのインバータのうちの初段の第１のインバータ回路１１２１の入力に印加されるので、その出力がローレベル（ＶＳＳ）をとる。この第１のインバータ回路１１２１の出力（ローレベル）は、第２および第３のインバータ回路１１２２，１１２３の各出力を確定している。このとき、第２のインバータ回路１１２２の出力はハイレベル、第３のインバータ回路１１２３の出力はローレベルとなる。
従って、このとき、保護用ＮＭＯＳトランジスタ１１３のゲートはローレベル（ＶＳＳ）であるため、保護用ＮＭＯＳトランジスタ１１３のチャネルは閉じている。したがって、電源電圧ＶＤＤが印加された電源ラインＶＤＤから、基準電位ＶＳＳが印加されたグランドラインＶＳＳへ電流は流れない。
次に、本実施例の半導体装置において、抵抗素子及びキャパシタを表面に並べて形成することなく、抵抗素子１１４とキャパシタ１１５（ＲＣ直列回路１１１）を重ねて配置することについて説明する。
図３のＲＣ直列回路１１１に対応する部分の部分平面図に示すように、Ｐ型半導体基板Ｐｓｕｂ上に形成され第１導電型領域であるＮ型ウェル領域ＮＷＬとして、絶縁膜ＩＩＦ（シリコン酸化膜）で囲まれた抵抗素子１１４が形成されている。Ｎ型ウェル領域ＮＷＬは、所定マスク開口を介して半導体基板Ｐｓｕｂの表層にＮ型の不純物（例えばリン）をイオン注入することにより形成することができる。絶縁膜ＩＩＦ用の所定パターンでドライエッチングを施して溝を掘り該溝に絶縁体を埋めて抵抗素子１１４が形成されてもよい。
図４に示すように、抵抗素子１１４の上面には、これ接して積層形成された第２導電型領域であるＰ型ウェル領域ＰＷＬが配置されている。抵抗素子１１４（Ｎ型ウェル領域ＮＷＬ）上にポリシリコン膜を成膜し、このポリシリコン膜を形成し、所定マスク開口パターンを介して、その表層にＰ型の不純物（例えばボロン）を高濃度にイオン注入することにより形成することができる。
キャパシタ１１５は、抵抗素子１１４の上に層間絶縁層ＩＩＦ２（シリコン酸化膜）を介して金属膜によって形成されている。
図３に示すように、キャパシタ１１５は、インターデジタルキャパシタＩＤＣとして１対の金属の櫛型電極１１５ａ，１１５ｂから構成されている。が分岐している。櫛型電極１１５ａ，１１５ｂは、互いの歯部ＢＲＨａ，ＢＲＨｂが間隙部を介して噛み合うように対向している。櫛型電極１１５ａ，１１５ｂによって容量が保持される。
抵抗素子１１４の一端子（Ｎ型ドーパント高濃度拡散領域Ｎ＋）およびキャパシタ１１５の一端子（櫛型電極１１５ａ）は、ビアＶＩＡによって電気的に直列に接続されている。
抵抗素子１１４の他端子（Ｎ型ドーパント高濃度拡散領域Ｎ＋２）はコンタクトプラグＣＰＧを介して電源ラインＶＤＤに電気的に接続されている。
また、キャパシタ１１５の他端子（櫛型電極１１５ｂ）は、グランドラインＶＳＳに電気的に接続されている。キャパシタ１１５の櫛型電極１１５ｂは、その歯部ＢＲＨａ各々の先端と根元において、コンタクトプラグＣＰＧとＰ型ドーパント高濃度拡散領域Ｐ＋２を介してＰ型ウェル領域ＰＷＬに接続されている。
図５に示すように、抵抗素子１１４は一端子から他端子（Ｎ＋乃至Ｎ＋２）まで連続するマイクロストリップであり、Ｐ型半導体基板ＰｓｕｂとＰ型ウェル領域ＰＷＬとの間につづら折り状態にて配置されている。
図３図４に示すように、ビアＶＩＡは、インバータ回路１１２（図１）の入力端子１１２ｉｎの入力側として接続されている。
環状の絶縁体トレンチＤＴＩは、抵抗素子１１４（Ｎ型ウェル領域ＮＷＬ）およびＰ型ウェル領域ＰＷＬの両者の側面に接して両者を取り囲むように配置されている。
本実施例の半導体装置によれば、抵抗素子及びキャパシタを基板表面に並べて形成することなく、深層分離絶縁構造のための製造プロセスを通して、抵抗素子１１４（つづら折り状態）及びキャパシタ１１５を膜厚方向に重ねて配置することが可能となる。よって、ＲＣ回路の深層面積の縮小を実現することができる。
なお、本実施例の半導体装置の変形例によれば、図６に示すように、抵抗素子１１４のマイクロストリップをつづら折り状態以外の、渦巻状の抵抗素子１１４ａにしてＰ型半導体基板ＰｓｕｂとＰ型ウェル領域ＰＷＬとの間にて配置することもできる。
１００…半導体装置
１０２…保護対象回路
１０４…保護回路
１１１…ＲＣ直列回路
１１２…インバータ回路
１１３…保護用ＮＭＯＳトランジスタ
１１４…抵抗素子
１１５…キャパシタ
１１８…ＰＭＯＳトランジスタ
１２０…ＮＭＯＳトランジスタ
ＶＩＡ…ビア
ＶＤＤ…電源ライン
ＶＳＳ…グランドライン
ＣＰＧ…コンタクトプラグ

Claims (5)

  1. 基板と、
    前記基板上に形成され且つ絶縁膜で囲まれた抵抗素子が形成された第１導電型領域と、
    前記抵抗素子の上面に接して積層形成された第２導電型領域と、
    前記抵抗素子の上に層間絶縁層を介して形成された前記キャパシタと、
    前記抵抗素子の一端子および前記キャパシタの一端子を電気的に直列に接続するビアと、
    前記抵抗素子の他端子および前記キャパシタの他端子のそれぞれに電気的に接続する電源ラインおよび接地ラインと、
    を有することを特徴とする半導体装置。
  2. 前記抵抗素子は前記一端子から前記他端子まで連続するマイクロストリップであり、前記基板と前記第２導電型領域との間につづら折り状態にて配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記キャパシタは、前記層間絶縁層上に形成された間隙部を介して互いに対向した１対の櫛形電極からなるインターデジタルキャパシタであることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ビアに入力側として接続され且つ前記電源ラインおよび前記接地ラインの間にて前記電源ラインおよび前記接地ラインとにそれぞれ接続された少なくとも一つもインバータ回路と、前記インバータ回路の出力側に接続された保護回路と、をさらに有することを特徴とする請求項３に記載の半導体装置。
  5. 前記前記抵抗素子および前記第２導電型領域の両者の側面に接して両者を取り囲むように配置された環状の絶縁体トレンチをさらに有することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
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