JP2018157119A - 積層型電子部品 - Google Patents

Abstract

【課題】ビア電極とセラミック素体との結合力を高め、断線や亀裂が発生するのを防止できる積層型電子部品及びその製造方法を提供する。【解決手段】積層型電子部品１は、順に積層されたセラミック層３ａ〜３ｅと、セラミック層３ａ，３ｂ間に挟まれた内部電極４ａと、セラミック層３ｃ，３ｄ間に挟まれた内部電極４ｃと、内部電極４ａと内部電極４ｃとの間を電気的に接続するビア電極５とを有する。ビア電極５には、当該ビア電極から外周に向かって突出し、第２のセラミック層３ｂ，３ｃ内に層状に入り込む突出部５ａが一体に形成されている。【選択図】図１

Description

本発明は、積層型電子部品、特に少なくとも３層のセラミック層と、前記セラミック層に挟まれた少なくとも２層の内部電極と、前記内部電極間を電気的に接続するビア電極と、を備えた積層型電子部品に関する。

一般に、多層構造の電子部品において、ある層上の回路と、その上層もしくは下層上に形成された回路との接続を取るために、ビア電極（導体ポスト、スルーホールも含む）を形成したものが知られている。

特許文献１に記載の多層配線基板では、ビア電極をインクジェットなどの液滴吐出法で形成している。特許文献1における基板は、ポリイミドなどの樹脂基板であり、最終的なビア電極の断面において、ビア電極と基板とは直線状に接している。

しかし、電子部品本体がセラミック素体で形成されている場合、焼成時におけるビア電極とセラミック素体との収縮率の差により、図７の（ａ）又は（ｂ）のように、ビア電極２０の厚みがセラミック素体２１に比べて薄くなったり、厚くなったりすることがある。そのため、ある層上の回路２２とその上層もしくは下層上の回路２３との間に隙間２４が発生したり、接続部の断線２５、又は亀裂２６が入ったりすることがある。また、図８の（ａ）又は（ｂ）のように、ビア電極３０がセラミック素体３１の孔に比べて細く、又は太くなることもあるため、ビア電極３０とセラミック素体３１との間に隙間３３ができたり、セラミック素体３１に亀裂３２が入ったりすることがある。さらに、図９のように、ビア電極４０が細くなることで、セラミック素体４１との間に隙間４２ができ、ビア電極４１が電子部品の外面まで貫通している場合、ビア電極４１が抜けてしまうことがある。

特許文献２では、ベース基板上に封止樹脂層を形成し、その封止樹脂層に形成されるビア電極を、インクジェット法により断面蛇腹状に形成している。しかし、封止樹脂層に代えてセラミック素体を使用した場合には、ビア電極とセラミック素体とが曲面で接するため、焼成時の収縮差によってビア電極が細くなった場合には、剥がれやすく、セラミック素体との間に隙間が出来ることがある。

特開２００５−３４０４３７号公報 特開２０１１−２４９４５２号公報

本発明の目的は、ビア電極とセラミック素体との結合力を高め、断線や亀裂が発生するのを防止できる積層型電子部品及びその製造方法を提供することにある。

上記目的を達成するため、本発明の第１実施形態は、順に積層された第１〜第３のセラミック層と、前記第１と第２のセラミック層間に挟まれた第１の内部電極と、前記第２と第３のセラミック層間に挟まれた第２の内部電極と、前記第１の内部電極と第２の内部電極との間を電気的に接続するビア電極と、を有する積層型電子部品であって、前記ビア電極には、当該ビア電極から外周に向かって突出し、前記第２のセラミック層内に層状に入り込む突出部が一体に形成されている、積層型電子部品を提供する。

本発明にかかる積層型電子部品において、ビア電極の外周に形成された突出部が第２のセラミック層内に層状に入り込むことにより、第２のセラミック層とビア電極とがかみ合った状態となり、両者は一体的に固着される。そのため、焼成時、ビア電極とセラミック素体との間に収縮率の差があっても、内部電極の断線やセラミック層の亀裂、ビア電極とセラミック素体との間の隙間の発生を抑制でき、ビア電極の抜けも防止できる。

突出部の付け根部の厚みに比べて突出長の方を大きくしてもよい。つまり、突出部は偏平状であってもよい。突出部の付け根部の厚みに比べて突出長の方が大きい場合には、突出部と第２のセラミック層とが広い面積で接触するため、両者の固着力が増し、ビア電極とセラミック層との間の隙間や亀裂の発生をより効果的に抑制できる。

突出部が「外周に向かって突出する」とは、ビア電極の断面形状が円形の場合、ビア電極の軸線方向から見て半径方向に突出している状態を指す。突出部はビア電極から全周に突出した鍔状部分である必要はなく、一部の方向にだけ突出していてもよい。なお、ビア電極の断面形状は円形に限らず、楕円形、四角形など任意であり、突出部の平面形状もまた任意である。ビア電極は、電子部品の上下両面又はいずれか一方の面まで達し、外部の回路と導通をとっても良いし、上下いずれの面にも達しない形状でもよい。第２のセラミック層内に入りこむビア電極の突出部の個数は１個に限らず、複数個設けられていてもよい。さらに、複数の突出部の長さは一様でなくてもよい。第２のセラミック層内に突出部と同層（同一高さ）に別の内部電極が形成されている場合、少なくとも突出部の先端とその内部電極との間には、電気特性および信頼性において不具合が出ない程度の距離が開いているのがよい。

突出部は、その付け根部から先端部まで一定厚みであってもよいが、付け根部から先端部にかけて厚みが薄くなる楔形状であってもよい。また、突出部は、その付け根部から先端部にかけて湾曲した形状を有していてもよい。すなわち、ビア電極の突出部は真っ直ぐに伸びるものに限らず、厚み方向に湾曲していてもよい。第２のセラミック層が湾曲している場合には、その湾曲にそって突出部も湾曲していても構わない。さらに、突出部はビア電極の軸線方向に対して直交方向に伸びるものに限らない。すなわち、突出部は、内部電極の電極平面に対して斜め方向に伸びていてもよい。なお、斜め方向は一定でなくてもよい。

セラミック層は、誘電体材料、磁性体材料、圧電体材料などの種々のセラミック材料を用いることができる。また、ビア電極を構成する導電材料としては、Ｎｉ、Ａｇ、Ｐｄ、Ａｕ、Ｃｕや、これらを主成分とする合金を用いることができる。ビア電極は樹脂やガラスなどの非導電材料を含んでいても良い。つまり、ビア電極はメタルコンポジット電極であってもよい。

さらに、内部電極やビア電極は、セラミック層と同じセラミック材料（共材）を含有していてもよい。それにより、焼成時の収縮率の差を小さくできる。また、ビア電極の金属材料に対する共材の含有率（体積比率）が、内部電極の金属材料に対する共材の含有率（体積比率）より高くしてもよい。一般に、内部電極とセラミック層との接触面積に比べて、ビア電極とセラミック層との接触面積が相対的に小さいので、ビア電極は焼成時の収縮差の影響を受けやすい。そのため、ビア電極の共材の含有率を内部電極より高くすることで、ビア電極とセラミック層との収縮率差を小さくし、亀裂や隙間、抜けといった不具合を抑制できる。

本発明に係る第２実施形態は、順に積層された第１〜第３のセラミック層と、前記第１と第２のセラミック層間に挟まれた第１の内部電極と、前記第２と第３のセラミック層間に挟まれた第２の内部電極と、前記第１の内部電極と第２の内部電極との間を電気的に接続するビア電極と、を備えた積層型電子部品の製造方法であって、
（Ａ）上面に第１の内部電極を有する第１のセラミック層を準備する工程と、
（Ｂ）以下の（Ｂ−１）〜（Ｂ−４）の工程を所定回数繰り返して、前記第１のセラミック層上に前記ビア電極と前記第２のセラミック層とを形成する工程と、
（Ｂ−１）前記第１の内部電極を形成した前記第１のセラミック層上に、セラミック材料インクを供給して前記ビア電極に対応する第１孔部を持つ第１のサブセラミック層を形成する工程、
（Ｂ−２）前記第１孔部にビア電極となる第１導体インクを供給する工程であって、前記第１導体インクが前記第１の内部電極に接し、かつ前記第１導体インクの一部が前記第１孔部の周囲にはみ出るように供給する工程、
（Ｂ−３）前記第１導体インクを供給した第１のサブセラミック層上に、セラミック材料インクを供給して前記第１のサブセラミック層の第１孔部と対応する第２孔部を持つ第２のサブセラミック層を形成する工程、
（Ｂ−４）前記第２孔部にビア電極となる第２導体インクを供給する工程であって、前記第２導体インクが前記第１導体インクに接するように前記第２導体インクを供給する工程、
（Ｃ）前記第２のセラミック層上に第２の内部電極を形成する工程であって、前記第２の内部電極は前記ビア電極と接続する位置に延びている、工程と、
（Ｄ）前記第２の内部電極を形成した前記第２のセラミック層上に第３のセラミック層を形成する工程と、
を含む積層型電子部品の製造方法である。

上記のように、第１のサブセラミック層の形成、第１導体インクの供給、第２のサブセラミック層の形成、第２導体インクの供給という工程を繰り返すことにより実行することで、第２のセラミック層内に層状に入り込む突出部を有するビア電極を容易に形成することができる。

前記（Ｂ−１）〜（Ｂ−４）の工程は、インクジェット法により実行されてもよい。インクジェット法は微細な液滴を吐出して対象物に塗布することができるので、第１と第２のサブセラミック層を極薄肉に形成でき、同様に第１と第２の導体インクも極薄肉に塗布できる。つまり、ビア電極の形成と同時に形成される突出部も極薄肉に形成できるので、第２のセラミック層内に突出部が層状にかつ微細な間隔で入り込み、強固に固着される。そのため、ビア電極とセラミック素体との間の隙間や亀裂の発生をより効果的に抑制できる。さらに、インクジェット法では、予めパターンマスクを準備することなく、所望位置に正確に液滴を噴射できるので、ビア電極の外周の突出部がサブセラミック層間に層状に入り込んだ状態に簡単に形成できる。なお、第１のセラミック層、第１の内部電極、第２の内部電極、第３のセラミック層は、インクジェット法に限らず、従来と同様にスクリーン印刷や転写等の手法を用いて形成することもできる。

以上のように、本発明によれば、突出部によってビア電極とセラミック素体とが互いに入り組んで接しているため、焼成時の収縮率の差による変形が緩和され、ビア電極とセラミック素体との間の空隙や亀裂・断線を防ぐことが出来る。また、ビア電極とセラミック素体が互いに入り組んで接しているため、ビア電極が抜けにくくなるという効果がある。その結果、安定した品質の積層型電子部品を実現できる。

本発明に係る積層型電子部品の第１実施形態の概略断面図である。 図１に示す電子部品の製造方法の一例を示す工程図である。 本発明に係る積層型電子部品の第２実施形態の概略断面図である。 図３に示す電子部品の製造方法の一例を示す工程図である。 本発明方法に従い、ビア電極を形成した積層型電子部品の実際の断面写真である。 ビア電極を形成した積層型電子部品の一例の概略断面図である。 ビア電極の厚みがセラミック素体に比べて薄くなった例及び厚くなった例の断面図である。 ビア電極がセラミック素体の孔に比べて細くなった例と太くなった例の断面図である。 ビア電極が細くなることでセラミック素体との間に隙間ができた例の断面図である。

−第１実施形態−
図１は、本発明に係る積層型電子部品の第１実施形態を示す。ここでは、積層セラミックコンデンサを例にして説明する。この電子部品１は、図１に示すように、複数の内部電極（ここでは４層）４ａ〜４ｄを間にして誘電体セラミック材料からなる複数のセラミック層（誘電体層）３ａ〜３ｅを積層した構造の電子部品本体２を有する。内部電極４ａと４ｃは電子部品本体２の左側部まで延びており、左側部に形成された厚み方向に貫通するビア電極５と接続されている。また、内部電極４ｂと４ｄは電子部品本体２の右側部まで延びており、右側部に形成された厚み方向に貫通するビア電極６と接続されている。ビア電極５、６の上端部には、それぞれ外部電極７、８が形成されている。つまり、これら外部電極７、８は電子部品本体２の上面（実装時には底面）に形成されている。

なお、外部電極７、８は、電子部品本体２の上面のみに形成される必要はなく、上下両面に形成されてもよいし、上下いずれの面にも形成されなくともよい。この電子部品１では、電子部品本体２の側面に外部電極が設けられていない例を示すが、内部電極４ａ、４ｃ、又は内部電極４ｂ，４ｄの一方が電子部品本体２の側面まで延びている場合には、一方側のビア電極を省略し、その側面に外部電極を形成してもよい。なお、図１を含め図面はすべて模式的なものであり、その寸法や縦横比の縮尺などは実際の製品とは異なる場合がある。

内部電極４ａを請求項１における「第１の内部電極」と呼ぶとき、内部電極４ｃが「第２の内部電極」に相当し、セラミック層３ａが「第１のセラミック層」に相当し、セラミック層３ｂと３ｃが「第２のセラミック層」に相当し、セラミック層３ｄ，３ｅが「第３のセラミック層」に相当する。一方、内部電極４ｂを請求項１における「第１の内部電極」と呼ぶとき、内部電極４ｄが「第２の内部電極」に相当し、セラミック層３ａ、３ｂが「第１のセラミック層」に相当し、セラミック層３ｃと３ｄが「第２のセラミック層」に相当し、セラミック層３ｅが「第３のセラミック層」に相当する。

この電子部品１において、ビア電極５、６の外周には、セラミック層３ｂと３ｃとの間、３ｃと３ｄとの間に層状に入り込む突出部５ａ、６ａが一体に形成されている。さらに、ビア電極５の外周には、セラミック層３ｄと３ｅとの間に層状に入り込む突出部５ｂが形成され、ビア電極６の外周には、セラミック層３ａと３ｂとの間に層状に入り込む突出部６ｂが形成されている。これら突出部５ａ，５ｂ，６ａ，６ｂは、同じ層に形成された内部電極４ａ〜４ｄとは電気的に絶縁されている。つまり、突出部５ａ，５ｂ，６ａ，６ｂと内部電極４ａ〜４ｄとの間には、電気特性および信頼性において不具合が出ない程度の距離が開いている。

突出部５ａ，５ｂ，６ａ，６ｂは、その突出長が付け根部の厚みに比べて長い偏平形状となっているものが望ましい。突出部は、一定厚みであってもよいし、付け根部から先端部にかけて厚みが徐々に薄くなる先細り形状（くさび形状）であってもよい。ビア電極５、６の断面形状は、円板形、四角形、長円形など任意の形状に形成できる。突出部の平面形状も任意である。突出部がビア電極５、６の全周に突出している場合には、鍔部と呼ぶこともできる。図１では各突出部５ａ、５ｂ、６ａ、６ｂの突出長がほぼ同長である場合を示しているが、各突出部の突出長はそれぞれ異なっていてもよい。突出部５ａ、５ｂ、６ａ、６ｂはその上下からセラミック層３ａ〜３ｅによって挟まれている、換言すると突出部とセラミック層とがかみ合っているため、電子部品本体２の焼成時において、ビア電極５、６とセラミック層３ａ〜３ｅとの間に収縮率差があっても、回路の断線や亀裂、ビア電極５、６とセラミック層３ａ〜３ｅとの間の隙間や亀裂の発生を抑制でき、ビア電極５、６の抜けも防止できる。

図１では、突出部５ａ、５ｂ、６ａ、６ｂが、ビア電極５、６の軸線方向に対して直交方向に延びているが、セラミック層３ａ〜３ｅが湾曲又は傾斜している場合には、それに応じて突出部５ａ、５ｂ、６ａ、６ｂも湾曲又は傾斜していてもよい。また、図１では突出部５ａ、５ｂ、６ａ、６ｂと内部電極４ａ〜４ｄとが略同一厚みとして描いたが、両者の厚みは異なっていても良い。さらに、内部電極が４層の例を示したが、２層、３層又は４層より多層であってもよい。内部電極の形状も、平面電極（平面的に連続する電極）である必要はなく、回路パターンであってもよい。すなわち、コンデンサ以外の如何なる電子部品であってもよい。

次に、上記構造の電子部品１の製造方法の一例を図２にしたがって説明する。なお、図２では、図１に示す電子部品１の左側半分の製造過程についてのみ説明する。

まず図２（ａ）のように、セラミック層３ａの上面に内部電極４ａを形成する。このセラミック層３ａは未焼成のセラミック層で形成されている。セラミック層３ａは、後述するセラミック材料インクを用いたインクジェット法により形成してもよいが、公知の成膜方法を用いて形成してもよい。例えば、キャリアフィルム上にダイコーターなどを用いてセラミック層を成膜したものでもよい。ここでは、導体インクをインクジェットヘッド１２から吐出しながら、インクジェットヘッド１２をセラミック層３ａと平行移動させることで内部電極４ａを形成しているが、スクリーン印刷法などにより導電ペーストを塗布することで、内部電極４ａを形成してもよい。

次に、図２（ｂ）のように、セラミック層３ａ上にセラミック層３ｂをインクジェット法により形成する。具体的には、インクジェットヘッド１０からセラミック材料インクを吐出しながら、インクジェットヘッド１０をセラミック層３ａに対して平行に移動させることで、一定厚みのセラミック層３ｂを形成する。このとき、ビア電極５に対応する位置に第１孔部５１が形成されるようにセラミック層３ｂを形成する。なお、セラミック層３ｂを形成した後、乾燥又は固化させてもよい。

次に、図２（ｃ）のように、第１孔部５１にインクジェットヘッド１１により第１導体インク５２を供給する。このとき、第１導体インク５２が第１孔部５１に充填されて内部電極４ａに接し、かつ第１導体インク５２の一部が第１孔部５１の周囲、つまりセラミック層３ｂの上面にはみ出るように供給する。第１導体５２の第１孔部５１からのはみ出し量は、インクジェットヘッド１１の位置制御によって自由に設定できる。なお、第１導体インク５２を供給した後、乾燥又は固化させてもよい。

次に、図２（ｄ）のように、第１導体インク５２を供給したセラミック層３ｂ上に内部電極４ｂをインクジェット法により形成する。つまり、インクジェットヘッド１２により導体インクを吐出しながら、インクジェットヘッド１２をセラミック層３ｂに対して平行に移動させることで、内部電極４ｂを形成する。内部電極４ｂは、第１導体インク５２と間隔を開けて形成する。なお、インクジェットヘッド１２が吐出する内部電極用導体インクは、インクジェットヘッド１１が吐出するビア電極用導体インクと成分が異なっていても良い。さらに、この内部電極４ｂも、内部電極４ａと同様に、スクリーン印刷法などを用いて導電ペーストを塗布してもよい。

次に、図２（ｅ）のように、セラミック層３ｂ上にセラミック層３ｃをインクジェット法により形成する。具体的には、インクジェットヘッド１０からセラミック材料インクを吐出しながら、インクジェットヘッド１０をセラミック層３ｂに対して平行に移動させることで、一定厚みのセラミック層３ｃを形成する。このとき、ビア電極５に対応する位置に第２孔部５３が形成されるようにセラミック層３ｃを形成する。なお、セラミック層３ｃを形成した後、乾燥又は固化させてもよい。

次に、図２（ｆ）のように、第２孔部５３にインクジェットヘッド１１により第２導体インク５４を供給する。このとき、第２導体インク５４が内部電極４ａに接するように第２孔部５３に充填されるが、第２孔部５３の周囲にはみ出るように供給する必要はない。なお、第２導体インク５４を供給した後、乾燥又は固化させてもよい。

その後、図２（ａ）〜図２（ｆ）の工程を繰り返すことにより所定の積層構造を構築した後、図２（ｇ）のように外部電極７を形成することで、電子部品本体１を得る。外部電極７をインクジェット法により形成してもよいが、スクリーン印刷などの方法を用いて形成してもよい。このようにして得られた電子部品本体２を所定の温度で焼成することにより、セラミック層３ａ〜３ｅが焼結されると共に、ビア電極５が焼き付けられ、図１に示す電子部品１を完成する。なお、外部電極７、８に対して適宜めっき処理を行うことで導電被膜を形成してもよいことは勿論である。

セラミック層３ａ〜３ｅを構成するセラミック材料には、セラミック成分の他に樹脂や溶剤成分が含まれているので、焼結時に収縮する。同様に、ビア電極５、６を構成する導体インクには、金属材料の他に樹脂や溶剤成分などの非金属材料が含まれているので、焼付け時に収縮する。それら収縮率には必然的に差が発生する。本発明では、ビア電極５、６の外周に突出部５ａ，５ｂ，６ａ，６ｂが形成され、これら突出部がセラミック層の中に層状に入り込んでいるので、突出部とセラミック層とが強固にかみ合うことになる。そのため、焼成時におけるセラミック層３ａ〜３ｅとビア電極５、６との間に収縮差があっても、ビア電極５、６の剥離や抜け、セラミック層の亀裂などの発生を予防できる。なお、導体インクに、セラミック層３ａ〜３ｅと同じセラミック材料（共材）が含まれている場合には、両者の収縮率差を小さくできるので、望ましい。

内部電極４ａ〜４ｄ、外部電極７、８を構成する材料と、ビア電極５、６を構成する材料とが同じである必要はなく、ビア電極５、６が内部電極／外部電極に比べて、金属材料に対する非金属材料の体積比率が高い材料を使用してもよい。特に、インクジェット法で電極を形成する場合、微細な液滴を吐出するために液滴の流動性が必要であり、電極内の非金属材料（例えば樹脂バインダ等）の体積比率を、インクジェット法を用いない方法（例えばスクリーン印刷など）の導電ペーストに比べて高くする必要がある。その結果、焼成時の収縮率が高くなり、ビア電極とセラミック層との間で亀裂や隙間が発生しやすくなる。それ故、本発明の突出部を有する構造は、インクジェット法を用いてビア電極を形成する場合に効果的である。ただし、導電ペーストを用いてビア電極５、６を形成する場合にも、本発明の突出部は有効である。

さらに、ビア電極５、６を構成する材料として、内部電極／外部電極に比べて金属材料に対する共材（セラミック材料）の体積比率が高い材料を使用した場合には、焼成時のセラミック層とビア電極との収縮率の差がさらに小さくなり、セラミック層にクラックが入りにくくなる。具体的には、セラミック層としてジルコン酸カルシウム（ＣａＺｒＯ₃）系セラミックを使用した場合、ビア電極の材料として、金属材料の他に共材としてＣａＺｒＯ₃系セラミックを含むものが望ましい。例えば、内部電極／外部電極の共材の含有割合が２０ｖｏｌ％以下である場合に、ビア電極の共材の含有割合は、ビア電極全体の３０ｖｏｌ％以上７０ｖｏｌ％以下であることが好ましい。

−第２実施形態−
図３は、本発明に係る積層型電子部品の第２実施形態を示す。図１と同一部分又は対応する部分には同一符号を付して重複説明を省略する。

図１では、ビア電極５、６の突出部５ａ、５ｂ、６ａ、６ｂが内部電極４ａ〜４ｄと同じ層、つまり同一高さに形成された例について説明したが、図３では、内部電極４ａ〜４ｄと同じ層（同じ高さ）の突出部５ａ、５ｂ、６ａ、６ｂの他に、内部電極４ａ〜４ｄとは異なる高さに突出部５ｃ、６ｃを設けたものである。つまり、内部電極４ａ〜４ｄの層間に少なくとも１つの突出部５ｃ、６ｃが存在する。この実施形態の場合も、突出部５ａ〜５ｃ、６ａ〜６ｃがセラミック層内に層状に入り込むことにより、ビア電極５、６とセラミック層３ａ〜３ｅとの固着力が増す。特に、内部電極４ａ〜４ｄとは異なる高さに突出部５ｃ、６ｃを追加したので、ビア電極５、６とセラミック層３ａ〜３ｅとの接触面積がさらに増大し、両者の固着力が一層増す。その結果、焼成時のセラミック層３ａ〜３ｅとビア電極５、６との収縮差に起因した亀裂や隙間、剥離などを一層効果的に抑制できる。

図１では、内部電極４ａ〜４ｄと異なる高さに形成された突出部５ｃ、６ｃを、各内部電極間に１層設けたが、複数層設けられていてもよい。つまり、隣り合う内部電極間の１つのセラミック層が複数のサブセラミック層の積層構造で構成されている場合には、各サブセラミック層間に入り込む突出部５ｃ，６ｃの数は１つに限らず、複数であってもよい。

次に、上記構造の電子部品１の製造方法の一例を図４にしたがって説明する。まず図４（ａ）のように、セラミック層３ａの上面に内部電極４ａを形成する。この工程は図２（ａ）と同様である。

次に、図４（ｂ）のように、セラミック層３ａ上にセラミック層３ｂの一部を構成するサブセラミック層３ｂ１をインクジェット法により形成する。この工程自体は図２（ｂ）とほぼ同様であるが、１回に形成するセラミック層の厚みが図２（ｂ）に比べて薄い。サブセラミック層３ｂ１には、ビア電極５に対応する位置に第１孔部５１ａが形成される。

次に、図４（ｃ）のように、第１孔部５１ａにインクジェットヘッド１１により第１導体インク５２ａを供給する。このとき、第１導体インク５２ａが第１孔部５１ａに充填されて内部電極４ａに接し、かつ第１導体インク５２ａの一部が第１孔部５１ａの周囲、つまりサブセラミック層３ｂ１の上面にはみ出るように供給する。

次に、図４（ｄ）のように、第１導体インク５２ａを供給したサブセラミック層３ｂ１上に重なるようにサブセラミック層３ｂ２をインクジェット法により形成する。このとき、第１孔部５１ａと対応する位置に第２孔部５１ｂが形成されるようにサブセラミック層３ｂ２を形成する。このサブセラミック層３ｂ２を形成することで、第１導体インク５２ａの第１孔部５１ａからはみ出た部分がサブセラミック層３ｂ１と３ｂ２との間で挟み込まれ、突出部となる。このように２つのサブセラミック層３ｂ１、３ｂ２によって１つのセラミック層３ｂが形成される。

次に、図４（ｅ）のように、第２孔部５１ｂにインクジェットヘッド１１により第２導体インク５２ｂを供給する。このとき、第２導体インク５２ｂが第２孔部５１ｂに充填されて第１導体インク５２ａに接し、かつ第２導体インク５２ｂの一部が第２孔部５１ｂの周囲にはみ出るように供給する。

次に、図４（ｆ）のように、セラミック層３ｂ上に内部電極４ｂを形成する。内部電極４ｂは、第２導体インク５２ｂと間隔をあけて形成する。ここでは、内部電極４ｂを、導体インクを用いたインクジェット法により形成しているが、スクリーン印刷法や転写法などにより導電ペーストを塗布してもよい。

その後、図４（ｂ）〜図４（ｆ）と同様の工程を繰り返すことにより所定の積層構造を構築した後、図４（ｇ）のように外部電極７を形成することで、電子部品本体２を得る。このようにして得られた電子部品本体２を所定の温度で焼成することにより、セラミック層３ａ〜３ｅが焼結されると共に、導体インクが焼き付けられ、図３に示す電子部品１が完成する。

一例として、積層セラミックコンデンサ９、内部電極４ａ〜４ｄ、及びビア電極５、６の寸法の一例を以下に示す。このような構造のセラミックコンデンサ９では、セラミック層とビア電極との収縮差に起因した剥離や隙間、亀裂の発生を防止できた。
積層セラミックコンデンサの大きさ：８ｍｍ×６ｍｍ×４ｍｍ
内部電極の厚み：０．３〜１０μｍ
ビア電極の直径：３０μｍ〜５ｍｍ
突出部の厚み：０．５〜２０μｍ、突出長：２〜４００μｍ

−実験例−
図５に、本発明方法に従ってビア電極を形成した積層型電子部品の実際の断面写真の一例を示す。ビア電極から右方向に長く伸びる電極が内部電極である。ビア電極から左右に短く延びている部分が突出部である。図５の（ｂ）で示すように、内部電極の間に複数本の突出部が延びており、各突出部の長さがランダムであることがわかる。付け根部から先端部にかけて厚みが薄くなる楔形状の突出部も存在する。図５の（ａ）に示すように、ビア電極の左側のセラミック層が湾曲している場合には、それに従って突出部が湾曲していることもある。さらに、内部電極の電極平面に対して斜め方向に突出している突出部もある。つまり、突出部はビア電極の軸線方向に対して直交方向に突出している必要はない。図５から明らかなように、複数の突出部を有するビア電極を形成することで、焼成時におけるセラミック層とビア電極との隙間や亀裂の発生を防止できていることがわかる。

図６は、本発明に係るビア電極を形成した積層型電子部品の一例の概略断面図を示す。この例では、ビア電極５から外周方向へ突出する突出部５ａ，５ｂは、その付け根部から先端部にかけて厚みが漸次薄くなる形状を有する。そのため、焼成時におけるビア電極５とセラミック素体２との収縮率差に起因した、突出部５ａ，５ｂの付け根部における亀裂や破断を抑制する効果がある。また、内部電極４ａ，４ｃにおけるビア電極５との接続部近傍の厚みが、内部電極４ａ，４ｃの一般部分の厚みより厚く形成されていてもよい。この場合には、内部電極４ａ，４ｃとビア電極５との接続強度が増すので、焼成時におけるビア電極５とセラミック素体２との収縮率差に起因した内部電極４ａ，４ｃとビア電極５との破断や亀裂を抑制する効果がある。

上記実施例は、本発明のほんの数例を示すに過ぎず、本発明の趣旨を逸脱しない範囲で変更可能である。上記実施形態では、積層セラミックコンデンサについて説明したが、コイル、圧電素子、サーミスタ、多層基板などにも適用可能である。セラミック層としは、誘電体材料のほか、磁性体、ピエゾ、サーミスタ材料などでもよい。内部電極、外部電極、ビア電極の金属材料としては、Ｎｉ、Ａｇ、Ｐｄ、Ａｕ、Ｃｕやこれらを主成分とする合金でもよい。また、ビア電極の突出部の共材が、突出部の上下のセラミック層それぞれと接続されていてもよい。

図２、図４では、インクジェット法を用いてセラミック層３ｂ、第１導体インク５２、セラミック層３ｃ、第２導体インク５４を形成する例を示したが、他の方法を用いて形成してもよい。例えば、成膜法によりセラミック層をキャリアフィルム上に形成し、その上から第１導体インク５２をスクリーン印刷により形成し、その上に別のキャリアフィルム上に形成したセラミック層を転写し、その上から第２導体インク５４をスクリーン印刷により形成してもよい。

１ 積層型電子部品
２ 電子部品本体
３ａ〜３ｅ セラミック層
４ａ〜４ｄ 内部電極
５、６ ビア電極
５ａ〜５ｃ ６ａ〜６ｃ 突出部
７、８ 外部電極
９ 積層型電子部品
１０ インクジェットヘッド（セラミック材料インク吐出用）
１１ インクジェットヘッド（ビア電極インク吐出用）
１２ インクジェットヘッド（内部電極／外部電極インク吐出用）

Claims (8)

1. 順に積層された第１〜第３のセラミック層と、
   前記第１と第２のセラミック層間に挟まれた第１の内部電極と、
   前記第２と第３のセラミック層間に挟まれた第２の内部電極と、
   前記第１の内部電極と第２の内部電極との間を電気的に接続するビア電極と、を有する積層型電子部品であって、
   前記ビア電極には、当該ビア電極から外周に向かって突出し、前記第２のセラミック層内に層状に入り込む突出部が一体に形成されている、積層型電子部品。
2. 前記突出部の付け根部の厚みに比べて突出長が大きい、請求項１に記載の積層型電子部品。
3. 前記突出部は、その付け根部から先端部にかけて厚みが薄くなる楔形状である、請求項１又は２に記載の積層型電子部品。
4. 前記突出部は、その付け根部から先端部にかけて湾曲した形状を有している、請求項１乃至３のいずれか１項に記載の積層型電子部品。
5. 前記突出部は、前記第１の内部電極及び前記第２の内部電極の電極平面に対して斜め方向に突出している、請求項１乃至４のいずれか１項に記載の積層型電子部品。
6. 前記ビア電極を構成する金属材料に対する共材の含有率が、前記内部電極における共材の含有率より高いことを特徴とする、請求項１乃至５のいずれか１項に記載の積層型電子部品。
7. 順に積層された第１〜第３のセラミック層と、
   前記第１と第２のセラミック層間に挟まれた第１の内部電極と、
   前記第２と第３のセラミック層間に挟まれた第２の内部電極と、
   前記第１の内部電極と第２の内部電極との間を電気的に接続するビア電極と、を備えた積層型電子部品の製造方法であって、
   （Ａ）上面に第１の内部電極を有する第１のセラミック層を準備する工程と、
   （Ｂ）以下の（Ｂ−１）〜（Ｂ−４）の工程を所定回数繰り返して、前記第１のセラミック層上に前記ビア電極と前記第２のセラミック層とを形成する工程と、
   （Ｂ−１）前記第１の内部電極を形成した前記第１のセラミック層上に、セラミック材料インクを供給して前記ビア電極に対応する第１孔部を持つ第１のサブセラミック層を形成する工程、
   （Ｂ−２）前記第１孔部にビア電極となる第１導体インクを供給する工程であって、前記第１導体インクが前記第１の内部電極に接し、かつ前記第１導体インクの一部が前記第１孔部の周囲にはみ出るように供給する工程、
   （Ｂ−３）前記第１導体インクを供給した第１のサブセラミック層上に、セラミック材料インクを供給して前記第１のサブセラミック層の第１孔部と対応する第２孔部を持つ第２のサブセラミック層を形成する工程、
   （Ｂ−４）前記第２孔部にビア電極となる第２導体インクを供給する工程であって、前記第２導体インクが前記第１導体インクに接するように前記第２導体インクを供給する工程、
   （Ｃ）前記第２のセラミック層上に第２の内部電極を形成する工程であって、前記第２の内部電極は前記ビア電極と接続する位置に延びている、工程と、
   （Ｄ）前記第２の内部電極を形成した前記第２のセラミック層上に第３のセラミック層を形成する工程と、
   を含む積層型電子部品の製造方法。
8. 前記（Ｂ−１）〜（Ｂ−４）の工程は、インクジェット法により実行される、請求項７に記載の積層型電子部品の製造方法。

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