JP2018098299A - リードフレーム - Google Patents

リードフレーム Download PDF

Info

Publication number
JP2018098299A
JP2018098299A JP2016239640A JP2016239640A JP2018098299A JP 2018098299 A JP2018098299 A JP 2018098299A JP 2016239640 A JP2016239640 A JP 2016239640A JP 2016239640 A JP2016239640 A JP 2016239640A JP 2018098299 A JP2018098299 A JP 2018098299A
Authority
JP
Japan
Prior art keywords
plating layer
lead frame
metal plate
etching
columnar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016239640A
Other languages
English (en)
Other versions
JP6777365B2 (ja
Inventor
竜二 大川内
Ryuji Okochi
竜二 大川内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ohkuchi Electronics Co Ltd
Original Assignee
Ohkuchi Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ohkuchi Electronics Co Ltd filed Critical Ohkuchi Electronics Co Ltd
Priority to JP2016239640A priority Critical patent/JP6777365B2/ja
Priority to TW106140224A priority patent/TWI735704B/zh
Priority to CN201711293615.8A priority patent/CN108231719B/zh
Priority to US15/836,044 priority patent/US10229871B2/en
Publication of JP2018098299A publication Critical patent/JP2018098299A/ja
Application granted granted Critical
Publication of JP6777365B2 publication Critical patent/JP6777365B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/564Details not otherwise provided for, e.g. protection against moisture

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】リードフレーム基材となる金属板にPPFめっき層を形成後、リードフレーム形状をエッチング加工する方法により製造されるQFNタイプのリードフレームにおいて、製造コストの増加や製造効率の低下を抑えることができ、且つ、PPFめっき層のバリの折れを防止可能なリードフレームを提供する。【解決手段】金属板1に、内部接続端子又は内部接続端子及びパッドとなる柱状部2を区画する凹部3が形成され、柱状部の上部には、柱状部の上部に対して順に、Ni、Pd、Auを積層してなるめっき層4が形成されたリードフレームであって、柱状部の上部は、直線部21と、隣接する直線部同士の間に位置するR部22を有し、R部におけるめっき層の側面は、金属板の側面最上部よりも横方向に突出し、直線部中央におけるめっき層の側面は、金属板の側面最上部と横方向の位置が略同じである。【選択図】図1

Description

本発明は、QFN型パッケージ(Quad Flat Non-leaded Package)の製造に用いるためのリードフレームに関する。
携帯機器向けを中心として、半導体装置(パッケージ)の小型化が進んでいる。そして、パッケージの小型化の要求に対応するリードフレームとして、下側に外部接続端子を形成するQFN型のリードフレームが提案されている。
この種のリードフレームの端子には、例えば、次の特許文献1に記載されているように、一般に、基材となる銅材の上面に、順に、Ni、Pd、Auが積層されてなる、いわゆるPPF(Pre Plating Flame)めっき層が形成されている。
特許文献1に記載のリードフレームは、リードフレームの基材をなす金属板にエッチング等により端子を備えたリードフレーム形状を形成した後、順に、Ni、Pd、Auめっき層を形成することによって製造されている。
しかし、特許文献1に記載のようにリードフレーム形状を形成後に、めっき層を形成する製造方法では、半導体素子やリードが接続する部位以外の不必要な部位(側面)にも高価なPdめっきやAuめっき等の貴金属めっきが施されてしまい、コスト高となってしまう。
このような問題を解決するリードフレームとして、本件出願人は、次の特許文献2に記載のように、金属板における端子部に相当する部位に、順に、Ni、Pd,Auめっきを施してPPFめっき層を形成した後に、リードフレーム形状を形成する製造方法を提案してきた。
しかし、リードフレーム基材となる金属板の所定部位に、順に、Ni、Pd、Auめっきを施してPPFめっき層を形成後、リードフレーム形状をエッチング加工する方法で製造するリードフレームには、図4に示すように、エッチング処理時にNiめっき層も基材と一緒に所定量エッチングされ易いという問題がある。
Ni層が所定量エッチングされると、Pd、Auめっき層が、エッチングされずに残るNiめっき層の周囲から所定量突出してバリを形成し、バリが折れ、欠け等して、不良の原因となることがあり、半導体装置の信頼性を落とす要因となる。
しかるに、次の特許文献3には、金属板の所定部位に、順に、Ni、Pd、Auめっきを施してPPFめっき層を形成後、リードフレーム形状をエッチング加工する方法で製造するリードフレームにおける、Niめっき層のエッチングによる側面方向の侵食を抑えるために、Niめっき層を5〜50μmの厚さに形成することが記載されている。
特開2008−270512号公報 特許第4852802号公報 特開2012−49323号公報
しかし、特許文献3に記載のリードフレームのように、Niめっき層の厚さを増やすと、その分、材料のロスが大きく製造コストが増加する上、Niめっきの時間が大きくとられて製造効率が低下する。
そこで、本発明は上記課題に鑑みてなされたものであり、リードフレーム基材となる金属板にPPFめっき層を形成後、リードフレーム形状をエッチング加工する方法により製造されるQFNタイプのリードフレームにおいて、製造コストの増加や製造効率の低下を抑えることができ、且つ、PPFめっき層のバリの折れや欠けを防止可能なリードフレームを提供することを目的としている。
上記目的を達成するため、本発明によるリードフレームは、金属板に、内部接続端子又は内部接続端子及びパッドとなる柱状部を区画する凹部が形成され、前記柱状部の上部には、卑金属と貴金属を積層してなるめっき層が形成されたリードフレームであって、前記柱状部の上部は、直線部と、隣接する前記直線部同士の間に位置するR部を有し、前記R部における前記めっき層の側面は、前記金属板の側面最上部よりも横方向に突出し、前記直線部中央における前記めっき層の側面は、前記金属板の側面最上部と横方向の位置が略同じに形成されていることを特徴としている。
また、本発明のリードフレームにおいては、前記R部における前記めっき層の側面は、前記金属板の側面最上部よりも5〜50μm横方向に突出しているのが好ましい。
また、本発明のリードフレームにおいては、前記めっき層は、前記柱状部の上部に対して順に、Ni、Pd、Auが積層されてなり、総厚さが5μm以下であるのが好ましい。
本発明によれば、リードフレーム基材となる金属板にPPFめっき層を形成後、リードフレーム形状をエッチング加工する方法により製造されるQFNタイプのリードフレームにおいて、製造コストの増加や製造効率の低下を抑えることができ、且つ、PPFめっき層のバリの折れや欠けを防止可能なリードフレームが得られる。
本発明の一実施形態にかかるリードフレームの凹部により区画される柱状部の構成を示す図で、(a)は平面図、(b)は(a)のA−A断面図、(c)は(a)のB−B断面図である。 本発明の一実施形態にかかるリードフレーム及び本発明の比較例にかかるリードフレームにおける柱状部の上部に形成されるめっき層の面のサイズ及び形状とめっき層の突出部の形成範囲を示す説明図で、(a)〜(f)は本発明の一実施形態にかかるリードフレームにおける柱状部の上部に形成されるめっき層の面のサイズ及び形状とめっき層の突出部の形成範囲を夫々示す平面図、(g)〜(i)は比較例にかかるリードフレームにおける柱状部の上部に形成されるめっき層の面のサイズ及び形状とめっき層の突出部の形成範囲を夫々示す平面図である。 本発明の一実施例にかかるリードフレームの凹部により区画される柱状部の構成を示す写真の画像で、(a)は柱状部の側面を斜め上方から示す画像、(b)は柱状部を構成する内部接続端子のR部の側面を横方向から示す画像、(c)は内部接続端子の直線部の側面を横方向から示す画像、(d)は柱状部を構成するパッドのR部の側面を横方向から示す画像、(c)はパッドの直線部の側面を横方向から示す画像である。 従来のPPFめっき層を形成後、リードフレーム形状をエッチング加工する方法により製造されるリードフレームのめっき層に生じる問題を模式的に示す説明図で、(a)はエッチング加工前の状態を示す図、(b)はエッチング加工後の状態を示す図である。 本件発明者が、本件発明を導出する試行錯誤の過程において、めっき層に生じた問題を模式的に示す説明図で、(a)はエッチング加工前の状態を示す図、(b)はエッチング加工後の状態を示す図である。 本発明の比較例にかかるリードフレームの凹部により区画される柱状部の構成を示す写真の画像で、(a)は柱状部の側面を斜め上方から示す画像、(b)は柱状部の側面を横方向から示す画像、(c)は(b)の一部を拡大して示す画像である。
実施形態の説明に先立ち、本発明のリードフレームの導出過程及びその作用効果について説明する。
上述したように、特許文献2に記載のような、リードフレーム基材となる金属板の所定部位に、順に、Ni、Pd、Auめっきを施してPPFめっき層を形成(図4(a)参照)後、リードフレーム形状をエッチング加工すると、エッチング処理時にNiめっき層も基材と一緒に所定量エッチングされ易い。Niめっき層がエッチングされると、図4(b)に示すように、Pd、Auめっき層がエッチングされずに残るNi層の周囲から所定量突出してバリを形成し、バリが折れ、欠け等して、不良の原因となることがある。その結果、このリードフレームを用いて製造した場合、半導体装置の信頼性を落とす要因となる。
また、特許文献3に記載のような、Niめっき層の厚みを厚くしたリードフレームでは、Niめっき層の厚みを持たせた分、材料のロスが大きく製造コストが増加する上、Niめっき時間が大きくとられて製造効率が低下する。
しかるに、本件発明者は、Pd、Auめっき層が、エッチングされずに残るNiめっき層の周囲から所定量突出してバリを形成し、バリが折れ、欠け等して、不良の原因となる問題を解決するための上記以外の方策として、図5(a)に示すように、リードフレーム基材となる金属板と、Ni、Pd、Auを積層してなるめっき層との間に、Niめっき層に対するエッチングのバリアとなる層として、金属板の上面に対して順に、Au、Pdめっきからなる層を設け、全体で、順に、Au、Pd、Ni、Pd、Auを積層してなるめっき層を構成することを着想した。そして、リードフレーム基材となる金属板の所定部位に金属板側から順に、Au、Pd、Ni、Pd、Auめっきを施してPPFめっき層を形成(図5(a)参照)後、リードフレーム形状をエッチング加工し、PPFめっき層のエッチング状態を観察した。
その結果、金属板がエッチングされて、内部接続端子又は内部接続端子及びパッドとなる柱状部を区画する凹部が形成された後、めっき層の裏面(即ち、バリア層を構成するAuめっき層の裏面)は、エッチングされずに残った。しかし、バリア層の上のNiめっき層は、側方からエッチングが進行し、バリア層を構成するAu、Pdめっき層と、表面側のPd、Auめっき層が所定量突出してバリを形成し、バリの折れや欠けが生じた。
また、上記方策においては、バリア層を構成するAu、Pdめっき層を形成するためのめっき工程が増えるため、製造コストが増大し、製造効率が低下することが問題となった。
これらの結果を踏まえて、本件発明者は、製造コストの増加や製造効率の低下を抑えることができ、且つ、Niめっきのエッチングの進行を遅らせることのできるエッチング方法について、さらに様々な試行錯誤及び考察検討を重ねた。
試行錯誤及び考察検討を重ねた結果、めっき層が突出して形成されるバリは、柱状部の全周囲に及ぶときに折れや欠けを生じ易いが、断続的に形成された場合には折れや欠けが生じ難いことが判明した。
そこで、本発明者は、めっき層が突出してバリが形成されたとしても、柱状部の全周囲に連続的には形成されないようにエッチングすることで、バリの折れや欠けを抑えることができると考え、本発明を導出するに至った。
本発明のリードフレームは、金属板に、内部接続端子又は内部接続端子及びパッドとなる柱状部を区画する凹部が形成され、柱状部の上部には、順に、Ni、Pd、Auを積層してなるめっき層が形成されたリードフレームであって、柱状部の上部は、直線部と、隣接する直線部同士の間に位置するR部を有し、R部におけるめっき層の側面は、金属板の側面最上部よりも横方向に突出し、直線部中央におけるめっき層の側面は、金属板の側面最上部と横方向の位置が略同じに形成されている。
なお、本願発明においては、直線部中央におけるめっき層の側面が、金属板の側面最上部と横方向の位置が「略同じ」とは、直線部中央におけるめっき層の側面が、金属板の側面最上部と横方向の位置が一致する他に、直線部中央におけるめっき層の側面が、金属板の側面最上部から横方向へ5μm以下の長さで突出している場合を含むものとする。
本発明のリードフレームのようにすれば、R部におけるめっき層の側面のみが、金属板の側面最上部よりも横方向に突出し、その他の直線部中央におけるめっき層の側面は金属板の側面最上部よりも横方向に略突出せず、全周囲にわたって横方向に大きく突出するバリが連続的には形成されず、横方向に大きく突出するバリの形成箇所が断続的且つ最小範囲に抑えられる。直線部中央におけるめっき層の側面は、略同じ位置に残存する金属板に補強されるため、金属板の側面最上部から横方向へ僅かに突出してバリが形成されても、バリの折れや欠けが生じ難い。また、R部におけるめっき層の側面が横方向に突出して形成されたバリは、R部の両側に隣接する、金属板により補強された直線部のめっき層と接続していることで補強されるため、バリの折れや欠けを生じ難くなる。
その結果、本発明のリードフレームのようにすれば、PPFめっき層のバリの折れや欠けを防止することが可能となる。
しかも、特許文献3に記載のリードフレームのようにNiめっき層を厚くする必要がなく、また、本件発明者が本発明を導出する前の段階で着想したリードフレームのようにNiめっき層に対するエッチングのバリアとなる層として、金属板側から順に、Au、Pdめっきからなる層を設ける必要もないため、製造コストの増加や製造効率の低下を抑えることができる。
なお、好ましくは、R部におけるめっき層の側面は、金属板の側面最上部よりも5〜50μm横方向に突出している程度に形成する。
この程度のバリの突出量であれば、バリの折れや欠けが生じ難い。
また、好ましくは、Ni、Pd、Auが積層されてなるめっき層の総厚さは、5μm以下であるようにする。
このようにすれば、材料のロスを低減でき、より一層、製造コストの増加や製造効率の低下を抑えることができる。
このような本発明のリードフレームは、銅板における、内部接続端子又は内部接続端子及びパッドとなる柱状部に相当する部位に、順に、Ni、Pd、Auをめっきして、めっき層を形成する工程と、銅と親和性のあるエッチング抑制剤を含有するエッチング液を用いて、銅板におけるめっき層の周囲にハーフエッチングを施し、柱状部を形成する工程と、を有することによって製造可能である。
銅板の上面側からハーフエッチング加工を施す場合、通常のエッチング液を用いると、上面側から下面側に向けて、順次、エッチング処理が施され、めっき層の側面が柱状部の全周囲にわたって横方向に突出した形状のバリが形成されてしまう。
これに対し、銅と親和性のあるエッチング抑制剤を含有するエッチング液を用いると、ハーフエッチング加工後に残すべき、内部接続端子又は内部接続端子及びパッドとなる柱状部となる銅板の上面側部分にエッチング抑制剤が吸着され、その部分のエッチング処理が抑制され易くなる。そして、柱状部の直線部の方向に対しては、銅と親和性のあるエッチング抑制剤の特性により、側面上部のエッチングの進行が遅くなる。一方、隣接する直線部同士の間に位置するR部に対しては、2つの異なる直線部の方向に沿って流れるエッチング液の回り込みが速くなり、直線部に比べてエッチング抑制剤が吸着され難いため、側面上部のエッチングの進行が直線部に比べて速くなる。その結果、柱状部における、R部のめっき層の側面は、金属板の側面最上部よりも横方向に突出し、直線部中央におけるめっき層の側面は、金属板の側面最上部と横方向の位置が略同じで略突出しないリードフレームが形成される。
従って、本発明によれば、リードフレーム基材となる金属板にPPFめっき層を形成後、リードフレーム形状をエッチング加工する方法により製造されるQFNタイプのリードフレームにおいて、製造コストの増加や製造効率の低下を抑えることができ、PPFめっき層のバリの折れや欠けを防止可能なリードフレームが得られる。
次に、本発明の実施の形態について説明する。
図1は本発明の一実施形態にかかるリードフレームの凹部により区画される柱状部の構成を示す図で、(a)は平面図、(b)は(a)のA−A断面図、(c)は(a)のB−B断面図である。図2は本発明の一実施形態にかかるリードフレーム及び本発明の比較例にかかるリードフレームにおける柱状部の上部に形成されるめっき層の面のサイズ及び形状とめっき層の突出部の形成範囲を示す説明図で、(a)〜(f)は本発明の一実施形態にかかるリードフレームにおける柱状部の上部に形成されるめっき層の面のサイズ及び形状とめっき層の突出部の形成範囲を夫々示す平面図、(g)〜(i)は比較例にかかるリードフレームにおける柱状部の上部に形成されるめっき層の面のサイズ及び形状とめっき層の突出部の形成範囲を夫々示す平面図である。図3は本発明の一実施例にかかるリードフレームの凹部により区画される柱状部の構成を示す写真の画像で、(a)は柱状部の側面を斜め上方から示す画像、(b)は柱状部を構成する内部接続端子のR部の側面を横方向から示す画像、(c)は内部接続端子の直線部の側面を横方向から示す画像、(d)は柱状部を構成するパッドのR部の側面を横方向から示す画像、(c)はパッドの直線部の側面を横方向から示す画像である。
本発明の一実施形態のリードフレームは、図1(a)〜図1(c)に示すように、金属板1に、内部接続端子又は内部接続端子及びパッドとなる柱状部2を区画する凹部3が形成されている。
柱状部2の上部には、金属板1の上面に対して順に、Ni、Pd、Auを積層してなるめっき層4が形成されている。なお、めっき層4の総厚さは5μm以下に形成されているのが好ましい。
柱状部2の上部は、直線部21と、隣接する直線部21同士の間に位置するR部22を有する。R部22は、R形状に形成されている。
R部22におけるめっき層4の側面は、金属板1の側面最上部よりも5〜50μm横方向に突出している。
また、直線部21の中央におけるめっき層4の側面は、金属板1の側面最上部と横方向の位置が略同じ(即ち、めっき層4の側面の金属板1の側面最上部からの横方向の突出長さが0〜5μmの範囲内であって、金属板1がめっき層4よりも横方向には突出しない位置)に形成されている。
なお、本実施形態のリードフレームにおける柱状部2の上部に形成されるめっき層4の面は、少なくとも2つの直線辺を有し、且つ、めっき層4の面における二方向のサイズのうち、少なくとも一方向のサイズは0.3mm以上となっている。
例えば、柱状部2の上部に形成されるめっき層4の面が4つの直線辺を有し、且つ、めっき層4の面における二方向のサイズが、いずれも0.3mm以上である場合は、図2(a)〜図2(c)に示すように、金属板1には4つの直線部21が形成され、4つの直線部21の中央におけるめっき層4の側面は、金属板1の側面最上部と横方向の位置が略同じに形成されて金属板1の側面最上部から横方向には突出せず、4つのR部22におけるめっき層4の側面のみが金属板1の側面最上部から横方向に突出する。また、めっき層4の突出部の形成範囲及びサイズは、柱状部2の上部に形成されるめっき層4の面のサイズを大きくしても、ほとんど変化がない。そして、直線部21における、めっき層4の側面は、金属板1の側面最上部と横方向の位置が略同じに形成されるため、横方向に突出部が形成されない部位が広がる。
また、例えば、柱状部2の上部に形成されるめっき層4の面が4つの直線辺を有し、且つ、めっき層4の面における二方向のサイズのうちの一方向(図2における矢印C方向)のサイズが0.3mm以上で、他方向(図2における矢印D方向)のサイズが0.3mmを下回る場合は、図2(d)〜図2(f)に示すように、めっき層4の面における0.3mm以上のサイズとなる方向(矢印C方向)においては、金属板1に2つの直線部21が形成され、2つの直線部21の中央におけるめっき層4の側面は、金属板1の側面最上部と横方向の位置が略同じに形成されて金属板1の側面最上部から横方向には突出せず、2つの直線部21の間に径の大きなR部22が形成され、2つのR部22におけるめっき層4の側面のみが金属板1の側面最上部から横方向に突出する。また、めっき層4の突出部の形成範囲及びサイズは、柱状部2の上部に形成されるめっき層4の面における0.3mm以上である一方向(矢印C方向)の辺のサイズを大きくしても、他方向(矢印D方向)の辺が0.3mmを下回る限り、ほとんど変化がない。そして、直線部21における、めっき層4の側面は、金属板1の側面最上部と横方向の位置が略同じに形成されるため、横方向に突出部が形成されない部位が広がる。
なお、めっき層4の面における他方向のサイズが0.3mm以下である場合は、図2(d)〜図2(f)に示すように、R部22の中央においては、めっき層4の側面の金属板1の側面最上部から横方向への突出長さが小さくなる。このため、他方向のサイズによっては、R部22の中央において、めっき層4の側面が金属板1の側面最上部と横方向の位置が略同じに形成されて金属板1の側面最上部から横方向には略突出しない態様に形成され得る。その場合には、めっき層4の突出部は、4つの角部にのみ形成される。
なお、本実施形態のリードフレームとは異なり、柱状部2の上部に形成されるめっき層4の面が直線辺を有さず、例えば、全周にわたって曲線の辺で輪郭が形成されているような場合は、めっき層4の面における二方向のサイズが、いずれも0.3mm以上であっても、図2(g)〜図2(i)に示すように、柱状部2の周囲全体にわたり、めっき層4の側面が金属板1の側面最上部から横方向に突出してしまう。また、めっき層4の突出部の形成範囲及びサイズは、めっき層4の面のサイズを大きくしても、ほとんど変化がない。
このように構成される本実施形態のリードフレームは、例えば、次のようにして製造できる。なお、製造の各工程において実施される、薬液洗浄や水洗浄等を含む前処理・後処理等は、便宜上説明を省略する。
まず、金属板1を用意する。金属板1としては銅材を用いる。銅材は、通常のリードフレームで用いられている高強度のものが望ましく、また厚みはハンドリングなどを鑑み、通常100〜200μmの範囲で選択する。
次に、銅材の両面にドライフィルムレジストをラミネートする。ドライフィルムレジストの種類、厚みは特に限定されないが、通常感光部が硬化するネガタイプのものを用いる。この他にポジタイプのドライフィルムレジストでも良い。また液状のフォトレジストを塗布することでも良い。レジストの厚みは形成するパターンの線幅・線間距離で決定されるが、通常は15〜40μmの範囲のものを用いる。
次に、ドライフィルムレジストに所定の位置に所定の形状のめっき層を形成するためのパターンを露光する。これは、一般的な方法と同じで、ドライフィルムレジストにパターンを形成したフォトマスクを密着させ、紫外線を所定量照射することでフォトマスクのパターンをドライフィルムレジストに露光する。このとき、半導体素子が搭載される面側となる表面側と反対側の外部接続端子となる裏面側が区別される。
次に、現像し、銅材の両面に所定形状の開口部が形成されためっき用のレジストマスクを形成する。
次に、めっき用のレジストマスクの開口部に電気めっきで、Ni、Pd、Auめっきを順に施し、めっき層4を形成する。なお、めっき層4の総厚さは5μm以下となるようにする。
次に、めっき用のレジストマスクを除去する。
次に、表面側には形成しためっき層4を覆うエッチング用のレジストマスクを形成し、裏面側には全面を覆うエッチング用のレジストマスクを形成する。このエッチング用のレジストマスクの形成方法は、上述のめっき用レジストマスクの形成における、ドライフィルムレジストのラミネート、露光、現像と同様である。そして、ハーフエッチング処理の後におけるめっき層4のR部22及び直線部21の中央の夫々における側面の、銅板の側面最上部との横方向の位置関係が、上述したような位置関係となるように、エッチング量や露光の位置ズレを考慮した大きさに設計したレジストマスクを形成する。
次に、表面側のレジストマスク開口部からハーフエッチングを行ない、柱状部2を区画する凹部3を形成する。
エッチング液には、銅と親和性のある窒素や硫黄をエッチング抑制剤として含有する塩化第二銅液を用いる。これにより、ハーフエッチング加工後に残すべき、内部接続端子又は内部接続端子及びパッドとなる柱状部2となる銅板の上面側部分にエッチング抑制剤が吸着され、その部分のエッチング処理が抑制され易くなる。そして、柱状部2における直線部21の方向に対しては、銅と親和性のあるエッチング抑制剤の特性により、金属板1である銅板の側面上部に対するエッチングの進行が遅くなる。一方、隣接する直線部21同士の間に位置するR部22に対しては、2つの異なる直線部21の方向に沿って流れるエッチング液の回り込みが速くなり、直線部21に比べてエッチング抑制剤が吸着され難くなるため、金属板1である銅板の側面上部に対するエッチングの進行が直線部21に比べて速くなる。その結果、柱状部2における、R部22のめっき層4の側面は、金属板1の側面最上部よりも横方向に突出し、直線部21の中央におけるめっき層4の側面は、金属板1の側面最上部と横方向の位置が略同じで略突出しないリードフレームが形成される。
次に、レジストマスクを剥離する。これにより本発明の一実施形態のリードフレームが得られる。
本発明の一実施形態のリードフレームを用いて半導体装置(パッケージ)を製造する場合は、リードフレームの表面側に形成されている柱状部2のうちのパッドに半導体素子を、ダイペースト等を用いて搭載し、半導体素子と柱状部2のうちの内部接続端子をワイヤボンディングする。
次に、エポキシ樹脂等を用いて銅材の半導体素子搭載側を樹脂封止する。このとき、封止樹脂は、リードフレームの凹部3に介在し、区画された夫々の柱状部2を固定する。
次に、裏面側に形成しためっき層をエッチングマスクとして、銅材をエッチング加工して、端子部を独立させる。次に、ダイシングなどの方法で個々のパッケージサイズに切断する。
これにより、パッケージが得られる。
本実施形態のリードフレームによれば、R部22におけるめっき層4の側面のみが、金属板1の側面最上部よりも横方向に突出し、その他の直線部21の中央におけるめっき層4の側面は金属板1の側面最上部よりも横方向に略突出せず、全周囲にわたって横方向に大きく突出するバリが連続的には形成されず、横方向に大きく突出するバリの形成箇所が断続的且つ最小範囲に抑えられる。直線部21の中央におけるめっき層4の側面は、略同じ位置に残存する金属板1に補強されるため、金属板1の側面最上部から横方向へ僅かに突出してバリが形成されても、バリの折れや欠けが生じ難い。また、R部22におけるめっき層4の側面が横方向に突出して形成されたバリは、R部22の両側に隣接する、金属板1により補強された直線部21のめっき層4と接続していることで補強されるため、バリの折れや欠けを生じ難くなる。
しかも、特許文献3に記載のリードフレームのようにNiめっき層を厚くする必要がなく、また、本件発明者が本発明を導出する前の段階で着想したリードフレームのようにNiめっき層に対するエッチングのバリアとなる層として、金属板側から順に、Au、Pdめっきからなる層を設ける必要もないため、製造コストの増加や製造効率の低下を抑えることができる。
実施例
まず、金属板1として、厚さ0.125mmの銅系合金材を用いて、両面にドライフィルムレジストをラミネートした。
次に、所定のパターンで両面に露光を行ない、現像してめっきが必要な部分が開口されためっき用のレジストマスクを形成した。
次に、めっき用のレジストマスクの開口部に電気めっきで、順に、Ni、Pd、Auをめっきし、めっき層4を形成した。
次に、めっき用のレジストマスクを剥離し、めっき層4が形成された金属板1の両面に、上記と同じドライフィルムレジストをラミネートし、半導体素子が搭載される表面側には、形成しためっき層4を覆う所定パターンで露光し現像を行ない、エッチング用のレジストマスクを形成した。また、反対面の裏面側には、全面を覆うエッチング用のレジストマスクを形成した。
次に、銅と親和性のある窒素や硫黄をエッチング抑制剤として含有する塩化第二銅液をエッチング液として用いて、所定のスプレー圧で数分間、表面側から約80μmの深さまでハーフエッチングを行ない、柱状部2を区画する凹部3を形成した。
その後、両面のレジストマスクを剥離して本実施例のリードフレームを得た(図3参照)。
このようにして得られた本実施例のリードフレームは、内部接続端子となる柱状部2のR部22(図3(b)参照)、パッドとなる柱状部2のR部22(図3(d)参照)で、夫々、R部22におけるめっき層4の側面が、金属板1の側面最上部よりも横方向に20μm程度、突出した。一方、内部接続端子となる柱状部2の直線部21(図3(b)参照)、パッドとなる柱状部2の直線部21(図3(d)参照)では、夫々、直線部21の中央におけるめっき層4の側面は、金属板1の側面最上部と横方向の位置が略同じであり、横方向に突出しても最大で5μmであった。
また、R部22において横方向に突出しためっき層4に折れや欠けは生じなかった。
比較例
比較例として、上記と同じレジストマスクを形成した材料を用いて、エッチング加工において、エッチング液として、従来使用されている塩化第二鉄液を用いて、ハーフエッチングを行なうとともに、めっき層の形成工程において、金属板1に対して順に、Au、Pdめっきを施してNiのバリア層を形成した後に、上記と同様の、Ni、Pd,Auめっきを施すことによってめっき層を形成した以外は、上記と同様の手順でリードフレームを得た(図6参照)。
比較例のリードフレームは、めっき層4の側面が、柱状部2の周囲全体にわたり、金属板1の側面最上部より25μm以上突出した。また、めっき層4におけるNiめっき層は側面からエッチングが進行した。その結果、順にAu、Pdが積層されてなるバリア層と、Niめっき層の上方のPd、Auめっき層が、柱状部2の周囲全体にわたり、横方向に突出したバリとなり、バリの一部に折れや欠けが生じた。
本発明のリードフレームは、卑金属と貴金属を積層してなるめっき層を備えたQFN型パッケージ(Quad Flat Non-leaded Package)の製造に用いる分野に有用であるが、それ以外の卑金属と貴金属を積層してなる表面実装型の封止樹脂型半導体装置を組み立てることが必要とされる分野にも有用である。
1 金属板
2 柱状部
21 直線部
22 R部
3 凹部
4 めっき層

Claims (3)

  1. 金属板に、内部接続端子又は内部接続端子及びパッドとなる柱状部を区画する凹部が形成され、
    前記柱状部の上部には、卑金属と貴金属を積層してなるめっき層が形成されたリードフレームであって、
    前記柱状部の上部は、直線部と、隣接する前記直線部同士の間に位置するR部を有し、
    前記R部における前記めっき層の側面は、前記金属板の側面最上部よりも横方向に突出し、
    前記直線部中央における前記めっき層の側面は、前記金属板の側面最上部と横方向の位置が略同じに形成されていることを特徴とするリードフレーム。
  2. 前記R部における前記めっき層の側面は、前記金属板の側面最上部よりも5〜50μm横方向に突出していることを特徴とする請求項1に記載のリードフレーム。
  3. 前記めっき層は、前記柱状部の上部に対して順に、Ni、Pd、Auが積層されてなり、総厚さが5μm以下であることを特徴とする請求項1又は2に記載のリードフレーム。
JP2016239640A 2016-12-09 2016-12-09 リードフレーム Active JP6777365B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016239640A JP6777365B2 (ja) 2016-12-09 2016-12-09 リードフレーム
TW106140224A TWI735704B (zh) 2016-12-09 2017-11-21 導線框
CN201711293615.8A CN108231719B (zh) 2016-12-09 2017-12-08 引线框
US15/836,044 US10229871B2 (en) 2016-12-09 2017-12-08 Lead frame

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016239640A JP6777365B2 (ja) 2016-12-09 2016-12-09 リードフレーム

Publications (2)

Publication Number Publication Date
JP2018098299A true JP2018098299A (ja) 2018-06-21
JP6777365B2 JP6777365B2 (ja) 2020-10-28

Family

ID=62489674

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016239640A Active JP6777365B2 (ja) 2016-12-09 2016-12-09 リードフレーム

Country Status (4)

Country Link
US (1) US10229871B2 (ja)
JP (1) JP6777365B2 (ja)
CN (1) CN108231719B (ja)
TW (1) TWI735704B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11855001B2 (en) * 2020-11-04 2023-12-26 Texas Instruments Incorporated Leadless leadframe and semiconductor device package therefrom

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004175839A (ja) * 2002-11-25 2004-06-24 Toppan Printing Co Ltd 金属材料のエッチング液及びエッチング方法
WO2010074510A2 (en) * 2008-12-24 2010-07-01 Lg Innotek Co., Ltd. Structure for multi-row leadframe and semiconductor package thereof and manufacture method thereof
JP2012069886A (ja) * 2010-09-27 2012-04-05 Sumitomo Metal Mining Co Ltd 半導体素子搭載用リードフレームおよびその製造方法
JP2014138155A (ja) * 2013-01-18 2014-07-28 Sh Materials Co Ltd 半導体素子搭載用基板及び半導体装置
JP2015179758A (ja) * 2014-03-19 2015-10-08 Shマテリアル株式会社 半導体装置用リードフレーム及びその製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3335575B2 (ja) * 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
JP3622462B2 (ja) * 1997-12-16 2005-02-23 株式会社日立製作所 半導体装置
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
EP1122778A3 (en) * 2000-01-31 2004-04-07 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
JP4852802B2 (ja) 2001-06-19 2012-01-11 住友金属鉱山株式会社 リードフレーム
US7235868B2 (en) * 2001-07-09 2007-06-26 Sumitomo Metal Mining Co., Ltd. Lead frame and its manufacturing method
KR101094798B1 (ko) * 2003-01-17 2011-12-16 도판 인사츠 가부시키가이샤 금속 포토 에칭 제품 및 그 제조 방법
DE112005001661T5 (de) * 2004-07-15 2007-05-31 Dai Nippon Printing Co., Ltd. Halbleitervorrichtung, Substrat zum Herstellen einer Halbleitervorrichtung und Verfahren zum Herstellen derselben
JP4032063B2 (ja) * 2005-08-10 2008-01-16 株式会社三井ハイテック 半導体装置の製造方法
JP2007051336A (ja) * 2005-08-18 2007-03-01 Shinko Electric Ind Co Ltd 金属板パターン及び回路基板の形成方法
US20080079127A1 (en) * 2006-10-03 2008-04-03 Texas Instruments Incorporated Pin Array No Lead Package and Assembly Method Thereof
JP4270282B2 (ja) * 2007-01-23 2009-05-27 セイコーエプソン株式会社 半導体装置の製造方法
JP4978294B2 (ja) 2007-04-20 2012-07-18 株式会社デンソー 半導体装置およびその製造方法
US7875988B2 (en) * 2007-07-31 2011-01-25 Seiko Epson Corporation Substrate and manufacturing method of the same, and semiconductor device and manufacturing method of the same
US8089159B1 (en) * 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US8492883B2 (en) * 2008-03-14 2013-07-23 Advanced Semiconductor Engineering, Inc. Semiconductor package having a cavity structure
JP5195647B2 (ja) * 2009-06-01 2013-05-08 セイコーエプソン株式会社 リードフレームの製造方法及び半導体装置の製造方法
WO2011026261A1 (en) * 2009-09-02 2011-03-10 Tunglok Li Ic package and method for manufacturing the same
JP2011060934A (ja) * 2009-09-09 2011-03-24 Mitsui High Tec Inc リードフレーム及び半導体装置の製造方法
US8415205B2 (en) * 2010-01-12 2013-04-09 Stats Chippac Ltd. Integrated circuit packaging system with lead interlocking mechanisms and method of manufacture thereof
CN102208389B (zh) * 2010-04-28 2014-02-26 先进封装技术私人有限公司 半导体封装件、基板及其制造方法
JP2012049323A (ja) 2010-08-26 2012-03-08 Mitsui High Tec Inc リードフレーム及びこれを用いた半導体装置並びにその製造方法
CN102446775B (zh) * 2010-10-13 2014-03-12 矽品精密工业股份有限公司 无载具的半导体封装件及其制造方法
US20120119342A1 (en) * 2010-11-11 2012-05-17 Mediatek Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
JP5751474B2 (ja) * 2011-02-25 2015-07-22 大日本印刷株式会社 突起版胴の製造方法
US8513788B2 (en) * 2011-12-14 2013-08-20 Stats Chippac Ltd. Integrated circuit packaging system with pad and method of manufacture thereof
JP6050975B2 (ja) * 2012-03-27 2016-12-21 新光電気工業株式会社 リードフレーム、半導体装置及びリードフレームの製造方法
US9111952B2 (en) * 2013-03-13 2015-08-18 Freescale Semiconductor, Inc. Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004175839A (ja) * 2002-11-25 2004-06-24 Toppan Printing Co Ltd 金属材料のエッチング液及びエッチング方法
WO2010074510A2 (en) * 2008-12-24 2010-07-01 Lg Innotek Co., Ltd. Structure for multi-row leadframe and semiconductor package thereof and manufacture method thereof
JP2012514326A (ja) * 2008-12-24 2012-06-21 エルジー イノテック カンパニー リミテッド 多列リード型リードフレーム及びこれを用いた半導体パッケージの製造方法
JP2012069886A (ja) * 2010-09-27 2012-04-05 Sumitomo Metal Mining Co Ltd 半導体素子搭載用リードフレームおよびその製造方法
JP2014138155A (ja) * 2013-01-18 2014-07-28 Sh Materials Co Ltd 半導体素子搭載用基板及び半導体装置
JP2015179758A (ja) * 2014-03-19 2015-10-08 Shマテリアル株式会社 半導体装置用リードフレーム及びその製造方法

Also Published As

Publication number Publication date
US20180166368A1 (en) 2018-06-14
CN108231719A (zh) 2018-06-29
JP6777365B2 (ja) 2020-10-28
TW201824487A (zh) 2018-07-01
CN108231719B (zh) 2022-03-01
US10229871B2 (en) 2019-03-12
TWI735704B (zh) 2021-08-11

Similar Documents

Publication Publication Date Title
JP6773197B2 (ja) リードフレームおよびその製造方法
WO2014148484A1 (ja) 半導体素子搭載用リードフレーム及びその製造方法
JP5626785B2 (ja) 半導体素子搭載用リードフレームおよびその製造方法
US10201917B2 (en) Lead frame
US10276478B2 (en) Lead frame
JP7193284B2 (ja) リードフレーム及びリードフレームの製造方法
JP6841550B2 (ja) リードフレーム及びその製造方法
JP6366034B2 (ja) 半導体装置用リードフレーム及びその製造方法
JP2018098299A (ja) リードフレーム
JP2021170678A (ja) リードフレームおよび半導体装置
JP6524533B2 (ja) 半導体素子搭載用基板、半導体装置及び光半導体装置、並びにそれらの製造方法
US10622286B2 (en) Lead frame and method for manufacturing the same
JP6138496B2 (ja) 半導体素子搭載用基板及び半導体装置
JP2006216881A (ja) 面付けリードフレーム及びその製造方法並びに半導体装置
JP2012146782A (ja) 半導体素子搭載用リードフレームの製造方法
JP6156745B2 (ja) 半導体装置用リードフレーム及びその製造方法
JP6615654B2 (ja) 半導体素子搭載用基板、半導体装置、半導体素子搭載用基板の製造方法、及び半導体装置の製造方法
JP5554543B2 (ja) リードフレーム及び半導体装置の中間製品
JP6562494B2 (ja) 半導体装置の製造方法
JP6606333B2 (ja) 半導体装置および半導体装置の製造方法
JP2023536011A (ja) 溝が形成されたリードを含むリードフレーム
JP2005123363A (ja) Bcc用リードフレームとその製造方法及びこれを用いた半導体装置
JPH08288445A (ja) リードフレーム
JP2016018947A (ja) 半導体装置用リードフレームおよび樹脂封止型半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170228

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20180315

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20180525

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190709

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200826

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200908

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201006

R150 Certificate of patent or registration of utility model

Ref document number: 6777365

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350