JP2018007000A - 光電変換装置 - Google Patents
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Abstract
Description
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- 第1基板と第2基板とを積層して構成された光電変換装置であって、
前記第1基板は、所定の面に沿って複数の画素が配置された画素アレイを有し、前記第2基板は、前記画素アレイから信号を読み出す読出回路を有し、
前記読出回路は、前記画素アレイから複数の第1信号線に出力される複数の第1信号をそれぞれAD変換して複数の第1デジタル信号を生成する第1AD変換回路と、前記複数の第1デジタル信号をパラレルシリアル変換して第1シリアル信号を出力する第1パラレルシリアル変換回路と、前記第1シリアル信号を処理する処理回路とを含み、
前記面に対する正射影において、前記画素アレイの少なくとも一部と前記処理回路の少なくとも一部とが重なり合い、
前記第2基板の第1端部と前記処理回路との間に前記第1AD変換回路が配置され、前記第1AD変換回路と前記処理回路との間に前記第1パラレルシリアル変換回路が配置されている、
ことを特徴とする光電変換装置。 - 前記第1AD変換回路は、前記複数の第1信号線にそれぞれ対応する複数の第1列AD変換器を有し、各第1列AD変換器は、前記画素アレイから前記複数の第1信号線のうち対応する第1信号線に出力される第1信号と参照信号とを比較する第1比較器を含み、前記第1比較器による比較結果が反転するタイミングに応じた信号を第1デジタル信号として発生する、
ことを特徴とする請求項1に記載の光電変換装置。 - 各第1列AD変換器は、前記第1デジタル信号を保持する第1メモリを更に含み、
前記第1メモリは、前記第1比較器と前記第1パラレルシリアル変換回路との間に配置されている、
ことを特徴とする請求項2に記載の光電変換装置。 - 前記面に対する正射影において、前記第1AD変換回路は、前記画素アレイと重なっていない、
ことを特徴とする請求項1乃至3のいずれか1項に記載の光電変換装置。 - 前記面に対する正射影において、前記第1パラレルシリアル変換回路は、前記画素アレイと重なっていない、
ことを特徴とする請求項1乃至4のいずれか1項に記載の光電変換装置。 - 前記複数の第1信号線のそれぞれは、前記面に平行に配置された第1導電パターンを有し、前記第1導電パターンは、前記第1基板に配置されている、
ことを特徴とする請求項1乃至5のいずれか1項に記載の光電変換装置。 - 前記複数の第1信号線のそれぞれは、前記面に平行に配置された第1導電パターンを有し、前記第1導電パターンは、前記第2基板に配置されている、
ことを特徴とする請求項1乃至5のいずれか1項に記載の光電変換装置。 - 前記面に対する正射影において、前記第1導電パターンは、前記第1AD変換回路および前記第1パラレルシリアル変換回路と重なっている、
ことを特徴とする請求項6又は7に記載の光電変換装置。 - 前記複数の第1信号線は、前記複数の画素のうち第1グループに属する複数の画素の信号を前記複数の第1信号として出力し、
前記読出回路は、前記複数の画素のうち第2グループに属する複数の画素の信号から複数の第2信号線に出力される複数の第2信号をそれぞれAD変換して複数の第2デジタル信号を生成する第2AD変換回路と、前記複数の第2デジタル信号をパラレルシリアル変換して第2シリアル信号を出力する第2パラレルシリアル変換回路とを更に有し、
前記第2基板の第2端部と前記処理回路との間に前記第2AD変換回路が配置され、前記第2AD変換回路と前記処理回路との間に前記第2パラレルシリアル変換回路が配置され、
前記第2端部は、前記第1端部の反対側の端部である、
ことを特徴とする請求項1乃至8のいずれか1項に記載の光電変換装置。 - 前記第2AD変換回路は、前記複数の第2信号線にそれぞれ対応する複数の第2列AD変換器を有し、各第2列AD変換器は、前記画素アレイから前記複数の第2信号線のうち対応する第2信号線に出力される第2信号と参照信号とを比較する第2比較器を含み、前記第2比較器による比較結果が反転するタイミングに応じた信号を第2デジタル信号として発生する、
ことを特徴とする請求項9に記載の光電変換装置。 - 各第2列AD変換器は、前記第2デジタル信号を保持する第2メモリを更に含み、
前記第2メモリは、前記第2比較器と前記第2パラレルシリアル変換回路との間に配置されている、
ことを特徴とする請求項10に記載の光電変換装置。 - 前記複数の第2信号線は、前記面に平行に配置された複数の第2導電パターンを有し、前記複数の第2導電パターンは、前記第1基板に配置されている、
ことを特徴とする請求項9乃至11のいずれか1項に記載の光電変換装置。 - 前記面に対する正射影において、前記第2AD変換回路は、前記画素アレイと重なっていない、
ことを特徴とする請求項9乃至12のいずれか1項に記載の光電変換装置。 - 前記面に対する正射影において、前記第2パラレルシリアル変換回路は、前記画素アレイと重なっていない、
ことを特徴とする請求項9乃至13のいずれか1項に記載の光電変換装置。 - 前記複数の第2信号線のそれぞれは、前記面に平行に配置された第2導電パターンを有し、前記第2導電パターンは、前記第1基板に配置されている、
ことを特徴とする請求項9乃至14のいずれか1項に記載の光電変換装置。 - 前記複数の第2信号線のそれぞれは、前記面に平行に配置された第2導電パターンを有し、前記第2導電パターンは、前記第2基板に配置されている、
ことを特徴とする請求項9乃至14のいずれか1項に記載の光電変換装置。 - 前記面に対する正射影において、前記第2導電パターンは、前記第2AD変換回路および前記第2パラレルシリアル変換回路と重なっている、
ことを特徴とする請求項15又は16に記載の光電変換装置。 - 前記読出回路は、クロック信号を生成するクロック発生回路を更に有し、
前記面に対する正射影において、前記画素アレイの少なくとも一部と前記クロック発生回路の少なくとも一部とが重なり合っている、
ことを特徴とする請求項1乃至17のいずれか1項に記載の光電変換装置。 - 前記複数の画素は、複数の光電変換素子と、前記複数の光電変換素子の信号を増幅する複数の増幅トランジスタとを含み、
前記第1基板は、複数のサブ導電ラインと、前記複数のサブ導電ラインが接続されたメイン導電ラインとを有し、前記複数のサブ導電ラインおよび前記メイン導電ラインは、前記第1信号線を構成し、
前記複数のサブ導電ラインの各々は、前記複数の増幅トランジスタのうち少なくとも2つの増幅トランジスタから信号が出力されるように配置されている、
ことを特徴とする請求項1乃至18のいずれか1項に記載の光電変換装置。 - 前記第1基板と前記第2基板との電気的な接続は、マイクロバンプによってなされる、
ことを特徴とする請求項1乃至19のいずれか1項に記載の光電変換装置。
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