WO2022172628A1 - 撮像装置 - Google Patents

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voltage signal
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寛和 小林
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キヤノン株式会社
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Definitions

  • the present invention relates to imaging devices.
  • CMOS-type solid-state imaging device In a CMOS-type solid-state imaging device, a global shutter function that accumulates all pixels at the same time is known as a function that eliminates the distortion of a captured image that occurs when a moving object is captured.
  • Japanese Patent Application Laid-Open No. 2002-200001 proposes a structure in which a charge holding memory necessary for the global shutter function is provided for each pixel on a substrate different from the substrate on which the pixel circuit is provided.
  • an imaging apparatus capable of simultaneously obtaining a focus detection signal and an imaging signal by a phase difference method for detecting the defocus amount by splitting the pupil of the imaging optical system and receiving light has been widely used. ing.
  • all pixels have a plurality of photoelectric conversion units under one microlens so that the pupil of the optical system can be divided. It is disclosed to output an imaging signal obtained by adding all the signals of .
  • the AD conversion circuit is also provided on the second semiconductor substrate different from the first semiconductor substrate on which the photoelectric conversion unit is arranged. As the area of the second semiconductor substrate increases, the effect of reducing the cost of the single chip decreases. Further, if each pixel is provided with a plurality of photoelectric conversion units and configured to be capable of outputting a phase-difference type focus detection signal and an imaging signal, the plurality of photoelectric conversion units provided in each pixel can be used not only for the memory but also for the memory. An AD conversion circuit is also required, further increasing the area of the second semiconductor substrate.
  • the present invention has been made in view of the above-described problems, and provides an imaging device that improves the area efficiency of the semiconductor substrate while having a global shutter function.
  • An imaging device each includes a plurality of photoelectric conversion units, and a first voltage signal based on electric charges of a part of the photoelectric conversion units among the plurality of photoelectric conversion units; and a plurality of pixels for outputting a second voltage signal based on the sum of the charges of the plurality of pixels, and a voltage signal based on the charges generated by the plurality of photoelectric conversion units.
  • each of the plurality of holding circuits includes a first holding section that holds the first voltage signal and a second holding section that holds the second voltage signal. and a plurality of holding portions.
  • an imaging device that improves the area efficiency of the semiconductor substrate while having a global shutter function.
  • FIG. 2 is a diagram showing the configuration of the light receiving surface of the first substrate in the imaging device according to the first embodiment of the present invention.
  • 4A and 4B are diagrams showing the configuration of a second substrate in the first embodiment;
  • FIG. FIG. 2 is an equivalent circuit diagram showing configurations of a pixel, a pixel circuit, and a storage circuit according to the first embodiment;
  • 4 is an equivalent circuit diagram showing the configuration of the AD conversion circuit in the first embodiment;
  • FIG. 4 is a timing chart showing a driving method of the imaging device according to the first embodiment;
  • FIG. 4 is a diagram showing the configuration of pixels in a first modification of the first embodiment;
  • FIG. 10 is a diagram showing the configuration of a storage circuit in the second embodiment; 9 is a timing chart showing a driving method of the imaging device according to the second embodiment;
  • FIG. 11 is an equivalent circuit diagram showing the configuration of a storage circuit according to the third embodiment;
  • FIG. 10 is a diagram showing the configuration of pixels in a first modification of the first embodiment
  • FIG. 10 is a diagram showing the configuration of a storage circuit in the second embodiment
  • 9 is a timing chart
  • FIG. 11 is an equivalent circuit diagram showing the configurations of a pixel, a pixel circuit, and a storage circuit in the fourth embodiment; The figure which shows the structure of the pixel in 5th Embodiment.
  • FIG. 12 is an equivalent circuit diagram showing the configurations of pixels, pixel circuits, and storage circuits in the fifth embodiment;
  • FIG. 1 is a diagram showing the configuration of a light receiving surface of a first semiconductor substrate 101 provided with a photoelectric conversion unit (photodiode, hereinafter referred to as PD) in an imaging device 100 according to the first embodiment of the present invention.
  • the imaging device 100 of this embodiment has a laminated structure in which a plurality of semiconductor substrates including the first semiconductor substrate 101 are laminated.
  • reference numeral 10 (pq) represents a pixel present in the p-th row and the q-th column.
  • 6 rows ⁇ 8 columns of pixels are arranged on the light-receiving surface, but in reality, a large number of pixels, reaching tens of millions, are arranged two-dimensionally.
  • all the pixels 10 (pq) are divided into two microlenses decentered with respect to one microlens, as shown in the pixel 10 (00). It has photodiodes PDA and PDB.
  • FIG. 2 is a diagram showing the configuration of the surface of the first semiconductor substrate 101 opposite to the light receiving surface in the imaging device 100 of this embodiment.
  • Pixel circuits 11 (pq) are arranged two-dimensionally on the non-light-receiving surface in correspondence with the pixels 10 (pq).
  • a voltage signal which is the output of the pixel circuit 11 (pq) is applied to another semiconductor substrate (hereinafter referred to as a second semiconductor substrate) forming a laminated structure via an electrical contact (hereinafter referred to as CONT) 18 for each pixel. ) 102 (see FIG. 3).
  • the CONT 18 is joined to the vertical scanning circuit 20 on the second semiconductor substrate 102, and by supplying control signals from the vertical scanning circuit 20 to the photodiodes PDA and PDB on the first semiconductor substrate 101, , global shutter operation, etc. are realized. Driving timings of the photodiodes PDA and PDB will be described later.
  • an N-type silicon substrate is used for the first semiconductor substrate 101 .
  • the photodiodes PDA and PDB may be N-type semiconductor regions in order to store electrons out of electron-hole pairs generated when light is received. Also, the photodiodes PDA and PDB are separated by a P-type semiconductor region.
  • FIG. 3 is a diagram showing the configuration of the second semiconductor substrate 102 of the imaging device 100 of this embodiment.
  • Storage circuits 12 (pq) are arranged two-dimensionally corresponding to the pixel circuits 11 (pq) of the first semiconductor substrate 101 . Since the pixel circuits 11 (pq) are connected to each contact point CONT 18, the output voltage signals can be accumulated in the respective accumulation circuits 12 (pq) at once (collective accumulation of all pixels). Possible). Thereby, a global shutter can be realized.
  • the accumulated voltage signals are row-sequentially scanned by a vertical scanning circuit 20 that scans the accumulation circuit 12 (pq), and n AD conversion circuits (where n is an integer) are provided for each column via a column output line VLq0. Output to ADq0.
  • the AD conversion circuit ADq0 AD-converts the input signal.
  • the AD-converted digital signal is column-sequentially scanned by the horizontal scanning circuit 30 and output to the output section 50 via the row output line HL.
  • the output unit 50 includes a known parallel-to-serial conversion circuit (hereinafter referred to as P/S conversion circuit), and sequentially converts the digital imaging signals output from the row output lines HL into a high-speed serial transmission format such as LVDS.
  • the output unit 50 may include a circuit that performs correction processing for defective pixels and the like.
  • one column output line VLq0 is arranged in each column and shared by all rows in the same column. Also, one AD conversion circuit ADq0 is arranged for each column. The pixel signal output to the column output line VLq0 and the reference signal RAMP that varies in proportion to time are input to the AD conversion circuit ADq0.
  • a timing generation circuit 40 generates a predetermined driving timing signal that the vertical scanning circuit 20 supplies to the storage circuit 12 (pq) in a row-sequential manner, a control signal for the AD conversion circuit ADq0, and a horizontal scanning timing signal. This drive timing will be described later using a timing chart.
  • FIG. 4 is a diagram showing an example of equivalent circuits of the pixel 10 (pq), the pixel circuit 11 (pq), and the storage circuit 12 (pq) in the imaging device 100 of this embodiment.
  • the pixel 10 (pq) has photodiodes PDA and PDB.
  • the pixel circuit 11 (pq) includes transfer transistors TXA and TXB that transfer charges generated in the photodiodes PDA and PDB to a charge-voltage conversion unit (floating diffusion unit, hereinafter referred to as an FD unit), and the FD unit as its gate.
  • a first amplification transistor (hereinafter referred to as SF1) forming a source follower circuit with a current source (not shown), a reset transistor RES for resetting the FD section with a predetermined power supply VDD, and a source of SF1 connected to its drain and a batch transfer transistor GS.
  • the gates of the reset transistor RES, the transfer transistors TXA and TXB, and the batch transfer transistor GS can be controlled by the vertical scanning circuit 20 .
  • Readout control of a signal corresponding to the charge generated only in the photodiode PDA and readout control of a signal corresponding to the added charge generated in both the photodiodes PDA and PDB are performed collectively for all pixels.
  • An overflow drain may be provided so that unnecessary charges in the photodiodes PDA and PDB can be discharged.
  • the source of the batch transfer transistor GS is connected to the storage circuit 12 (pq) via CONT18.
  • the storage circuit 12 (pq) includes m (m is an integer of 2 or more) storage capacitors (storage units) that store voltage signals of the pixel circuits 11 (pq). In this embodiment, three storage capacitors CN, CA, and CAB are provided.
  • the storage capacitor CN stores the voltage after reset release in the FD of the pixel circuit 11 (pq) (hereinafter referred to as N signal). Also, the storage capacitor CA stores the voltage of the FD that has decreased corresponding to the signal charge of the photodiode PDA (hereinafter referred to as A signal). Furthermore, the storage capacitor CAB stores the voltage of the FD that has decreased corresponding to the combined signal charge of the photodiodes PDA and PDB (hereinafter referred to as an imaging signal).
  • a capacitive element with an enlarged equal surface area using a trench structure may be used.
  • a high-capacitance element formed between wirings at a location where a high-permittivity material is used between wiring layers of the second semiconductor substrate 102 may be used.
  • the transistor gate oxide film of the second semiconductor substrate 102 may be partially used.
  • the storage circuit 12 (pq) also includes memory write transistors MWN, MWA, and MWAB for writing voltage signals to the three storage capacitors.
  • the storage capacitors CN, CA, and CAB are connected to the gates of the second amplification transistors SF2N, SF2A, and SF2AB, respectively, and form source follower circuits using current sources (not shown).
  • Selection transistors SELN, SELA, and SELAB are provided so that the source voltages of these second amplification transistors can be selectively transmitted to the column output line VLq0.
  • the driving method and sequence for outputting the N signal, A signal, and imaging signal by these selection transistors will be described later using timing charts, but it goes without saying that these selection transistors are also used for the scanning in the row direction described above. .
  • FIG. 5 is a diagram showing an example of an equivalent circuit of the AD conversion circuit ADq0 in this embodiment.
  • the AD conversion circuit ADq0 includes a comparator COMPq0 whose input signals are the pixel signal VLq output from the column output line VLq0 and the reference signal RAMP, and a counter COUNTERq0 whose stop is controlled by the output polarity of the comparator COMPq0.
  • the comparator COMPq0 compares the voltages of the pixel signal VLq and the reference signal RAMP. When the value of the pixel signal VLq is higher, the output polarity is Hi, and when the value of the pixel signal VLq is lower, the output polarity is Lo. becomes. When the reset signal (not shown) is released, the counter COUNTERq0 continues counting when the output polarity of the comparator COMPq0 is Hi, and stops when it is Lo.
  • counting can be stopped when the voltage of the pixel signal VLq that has decreased corresponding to the signal charge of the photodiode PDA, for example, falls below the reference signal RAMP that decreases in proportion to time. can be AD-converted.
  • the imaging signal has a wider voltage range than the A signal, and the A signal has a wider voltage range than the N signal. Time efficiency is improved by sequentially AD-converting a plurality of types of signals with different ranges using a single AD conversion circuit.
  • FIG. 6 is a timing chart showing the driving method of the imaging device of this embodiment.
  • PRES, PTXA, PTXB, PGS, PMWN, PMWA, PMWAB, PSELN, PSELA and PSELAB are connected to the gates of transistors RES, TXA, TXB, GS, MWN, MWA, MWAB, SELN, SELA and SELAB, respectively.
  • a control signal is such that the transistor is turned on when the signal is Hi and the transistor is turned off when the signal is Lo.
  • the symbol RAMP represents the voltage of the reference signal RAMP supplied to the AD conversion circuit ADq0
  • the symbol COMP represents the output polarity of the comparator COMPq0
  • the symbol COUNTER represents the count value of the counter COUNTERq0.
  • time t600 to time t611 represents a so-called global shutter operation in which voltage signals corresponding to charges accumulated in all pixels are collectively transferred to the second semiconductor substrate 102 .
  • time t612 to time t623 the operation of sequentially AD-converting the signals of the storage circuit 12 (0q) arranged in the 0th row of the second semiconductor substrate 102 is shown.
  • the vertical scanning circuit 20 drives the storage circuit 12 (0q) arranged in the 0th row, the storage circuit 12 (1q) arranged in the first row, . . . Eyes are run through and signals from all pixels are output.
  • control signal PRES is set to Hi to reset the FD to the power supply VDD.
  • the reset of the FD is released and the statically stabilized voltage, that is, the N signal is applied to the storage capacitance of the storage circuit 12 (pq).
  • the N signal which is a voltage signal, is written to the storage capacitor CN when the control signal PGS and then the control signal PMWN become Lo. Therefore, the control signal PGS and the control signal PMWA may be Hi from time t600.
  • control signal PTXA is set to Hi to transfer the signal charge of the photodiode PDA to the FD.
  • the FD after the reset is released decreases and stabilizes according to the signal charge from the photodiode PDA.
  • the statically stabilized voltage that is, the A signal is written to the storage capacitor CA of the storage circuit 12 (pq).
  • the control signal PGS and the control signal PMWA may be set to Hi from time t604.
  • control signal PTXA and the control signal PTXB are set to Hi, and the signal charges of the photodiodes PDA and PDB are transferred to the FD.
  • the FD after the reset is released decreases and stabilizes corresponding to the signal charge from the photodiodes PDA and PDB.
  • the static voltage that is, the imaging signal is written in the storage capacitor CAB of the storage circuit 12 (pq).
  • the control signal PGS and the control signal PMWA may be set to Hi from time t608.
  • the FD has not been reset except from time t600 to time t601.
  • Noise added to the imaging signal can be reduced by such a configuration and driving method of the pixel circuit 11 (pq) and correlated double sampling of the imaging signal and the N signal, which will be described later.
  • the voltage signals written in the storage capacitors CN, CA, and CAB are AD-converted during the Hi period by the vertical scanning circuit 20 sequentially setting the control signals PSELN, PSELAB, and PSELA to Hi according to the procedure described below.
  • the comparator COMPq0 compares the N signal appearing on the column output line VLq0 with the control signal PSELN set to Hi from time t612 to time t615 and the reference signal RAMP that starts falling from time t613.
  • the polarity of comparator COMPq0 changes to Lo, and in response, the count value of counter COUNTERq0 is stopped.
  • COUNTERq0 starts counting at time t613 when the reference signal RAMP starts falling, and the count value of the N signal is recorded in a latch circuit (not shown) from time t615 to time t616.
  • the N signal may be down-counted.
  • correlated double sampling can be easily performed by up-counting during the AD conversion of the imaging signal performed from time t616 to time t619.
  • the reference signal RAMP is reset to the same voltage as before time t613.
  • control signal PSELAB is set to Hi, and AD conversion of the imaging signal (A+B signal) is performed by the same operation as from time t612 to time t615. Further, from time t620 to time t623, the control signal PSELA is set to Hi, and AD conversion of signal A is performed by the same operation as from time t612 to time t615.
  • the horizontal scanning circuit 30 sequentially scans the latched AD conversion result of the N signal, the AD conversion result of the imaging signal, and the AD conversion result of the A signal in the column direction, and outputs them via the row output line HL and the output unit 50. is transferred to an image processing unit (not shown). Correlated double sampling of the imaging signal and the N signal, and of the A signal and the N signal is performed by subtraction processing in the output section 50 . Also, as described above, down-counting of the N signal may be used.
  • the AD conversion period of the imaging signal has the same slope of the reference signal RAMP as that of the N signal, but is longer than the AD conversion period of the N signal.
  • the AD conversion period of the A signal is shorter than that of the imaging signal and longer than that of the N signal. Since the A signal corresponds to the signal charge generated by receiving light that has passed through a part of the pupil of the imaging optical system, it has a smaller voltage range than the imaging signal that receives light that has passed through the entire pupil of the imaging optical system. , a short AD conversion period. Since the N signal, which basically does not include the light reception signal, has a smaller voltage range than the A signal, it goes without saying that the AD conversion period is shorter than that of the A signal.
  • one AD conversion circuit provided for each column as shown in FIG. 3 can be shared in the time direction. Therefore, in the present embodiment, by providing only one AD conversion circuit for each column, an increase in the area of the second semiconductor substrate can be suppressed. Improvement of time efficiency by sequential AD conversion will be described in a second modification of the present embodiment.
  • An image processing unit (not shown) generates a B signal from the difference between the imaging signal and the A signal, and calculates the defocus amount of the photographing optical system by a known correlation operation between the A signal and the B signal.
  • Such a correlation calculation does not always require the signals of all rows, and the A signal may be thinned out in the row direction.
  • the frame rate can be improved by shortening the AD conversion period of the A signal from the time t619 to the time t623 and performing the AD conversion of the N signal of the next row earlier.
  • the frame rate has a margin
  • power consumption can be reduced by stopping the power supply of the AD conversion circuit ADq0 and the current source of the column output line VLq0 from time t619 to time t623. Further, as a result of performing AD conversion by speeding up the processing of the next and subsequent rows, the power supply may be stopped after the last row in order to reduce the power consumption. Then, the frame rate can be improved and the power consumption can be reduced compared to the case where the A signals of all rows are AD-converted.
  • the AD conversion of the imaging signal is started immediately after the AD conversion of the N signal. By doing so, it is possible to shorten the time interval of correlated double sampling by the AD conversion circuit common to the N signal and the imaging signal. In addition, since the time interval of correlated double sampling can be made the same for the rows where AD conversion is performed by thinning out the A signal in the row direction, the noise difference between rows in the imaging signal can be reduced.
  • AD conversion of the N signal and the imaging signal from time t612 to time t619 is repeated until the last row to output the N signal and the imaging signal from all the storage circuits 12 (pq), for each row requiring the A signal, AD conversion of the A signal may be performed from time t619 to time t623.
  • FIG. 7 is a diagram showing the pixels 14 (pq) of the imaging device in the first modified example of this embodiment. The difference from the pixel 10 (pq) is that the divided photodiodes PDA and PDB are divided in the row direction of the imaging device.
  • the A signal and the imaging signal of 14 (pq) required for the correlation calculation of the q-th column are information at the same time regardless of p.
  • the correlation calculation in the vertical direction can be stably performed even when the subject moves.
  • both the pixel 10 (pq) and the pixel 14 (pq) may be arranged.
  • FIG. 8 is a diagram showing the configuration of a second semiconductor substrate in a second modified example of this embodiment. The difference from FIG. 3 is that the column output lines are three columns of VLq0, VLq1, and VLq2, and the AD conversion circuits are also three columns of ADq0, ADq1, and ADq2, and AD conversion is parallelized. .
  • the column output line VLq0 and the AD conversion circuit ADq0 correspond to the 0th and 3rd rows
  • the column output line VLq1 and the AD conversion circuit ADq1 correspond to the 1st and 4th rows
  • the column output line VLq2 and the AD conversion circuit ADq1 correspond to the 0th and 3rd rows.
  • the circuit ADq2 is connected to AD-convert the voltage signals of the storage circuits 12 (pq) on the second and fifth rows.
  • circuits such as AD conversion circuits and current sources for each column output line are increased, and the size of the second semiconductor substrate is increased.
  • the efficiency in the time direction is improved compared to the case where, for example, three column output lines for each column and AD conversion circuits are connected to all rows, and the N signal, imaging signal, and A signal are AD-converted in parallel. ing. It is not limited to the imaging signal with the widest voltage range (the reference signal RAMP generation period is long), and as soon as AD conversion of each signal is completed, AD conversion can be performed sequentially, and the other two sets of column output lines and AD conversion circuits can be used in parallel for transmission and AD conversion of the voltage signal of another row.
  • the voltage signals are sequentially output through a common column output line.
  • the configuration for AD conversion is adopted. That is, according to this embodiment, it is possible to improve the operation efficiency during the AD conversion period and improve the area efficiency of the second semiconductor substrate.
  • FIG. 9 is a diagram showing the configuration of the storage circuit 12 (pq) of the imaging device of this embodiment. The difference from the storage circuit 12 (pq) of the imaging device in the first embodiment shown in FIG. The point is that it can be input to the gate of the transistor SF2.
  • one selection transistor SEL is arranged for the column output line VLq0.
  • the storage capacitors CN, CA, and CAB do not have dedicated second amplification transistors, and cannot constitute source follower circuits independently. Therefore, when the signal voltage is sequentially transmitted from these storage capacitors to the AD conversion circuit via the column output line VLq0, the gate of the amplification transistor SF2 needs to be reset each time, so the second reset transistor RES2 is provided.
  • FIG. 10 is a diagram showing a timing chart showing the driving method of the imaging device of this embodiment. Since the difference from the first embodiment shown in FIG. 6 is in the accumulation circuit 12 (pq), the all-pixel simultaneous accumulation period (time t600 to time t611 in FIG. 6) for realizing the global shutter is the same as in the first embodiment. is the same as , and the description is omitted.
  • a prefix P is added to each transistor name in the equivalent circuit diagram of FIG. 9 to indicate Hi and Lo of its gate control signal. When the control signal is Hi, the transistor is turned on, and when it is Lo, it is turned off.
  • control signal PSEL is set to Hi to turn on the selection transistor SEL of the storage circuit 12 (pq).
  • control signal PRES2 is set to Hi to reset the gate of the amplification transistor SF2 to the power supply voltage VDD.
  • control signal PMTN is set to Hi, and AD conversion of the N signal is performed until time t1015.
  • This AD conversion is the same as that up to time t615 in FIG.
  • control signal PRES is set to Hi again to reset the gate of the amplification transistor SF2 to the power supply voltage VDD.
  • the control signal PMTAB is set to Hi, and AD conversion of the imaging signal (A+B signal) is performed until time t1019.
  • This AD conversion is the same as that up to time t619 in FIG.
  • control signal PRES is set to Hi again to reset the gate of the amplification transistor SF2 to the power supply voltage VDD.
  • control signal PMTAB is set to Hi, and AD conversion of signal A is performed until time t1023.
  • This AD conversion is the same as that up to time t623 in FIG.
  • FIG. 11 is a diagram showing the configuration of the storage circuit 12 (pq) in the imaging device of this embodiment.
  • FIG. 12 is a diagram showing the configuration of the second semiconductor substrate of the imaging device of this embodiment.
  • FIGS. 5 and 3 The difference from FIGS. 5 and 3 is that only the A signal and the imaging signal (A+B signal) accumulated in the storage capacitors CA and CAB are sequentially AD-converted via a common column output line, and N is accumulated in the storage capacitor CN.
  • the signal is AD-converted in parallel with the imaging signal and the A signal via independent column output lines.
  • the N signal and the imaging signal are sequentially AD-converted via a common column output line, and the A signal is independently AD-converted, or the N signal and the A signal are sequentially AD-converted via a common column output line.
  • a similar effect can be obtained by AD-converting the imaging signal and independently AD-converting the imaging signal.
  • FIG. 13 is an equivalent circuit diagram showing the configuration of the pixel 15 (pq), pixel circuit 11 (pq), and storage circuit 12 (pq) of the imaging device of this embodiment.
  • the difference from FIG. 4 is that the photoelectric conversion portion of the pixel 15 (pq) is not divided like the pixel 10 (pq) and the pixel 14 (pq), and the storage circuit 12 (pq) stores the N signal and the image pickup signal.
  • the photoelectric conversion portion of the pixel 15 (pq) is not divided like the pixel 10 (pq) and the pixel 14 (pq), and the storage circuit 12 (pq) stores the N signal and the image pickup signal.
  • two capacitors CN and CS are provided for accumulating the voltage of the signal.
  • the transistor for writing the voltage of the imaging signal (A+B signal), the storage capacitor for storage, the transistor for amplifying it, and the transistor for selection are MWAB, CAB, SF2AB, and SELAB, respectively.
  • the transistor for writing the voltage of the imaging signal, the storage capacitor for storing, the transistor for amplifying it, and the transistor for selecting are called MWS, CS, SF2S, and SELS, respectively.
  • control signal PMWAB should be read as PMWS
  • control signal PSELAB should be read as PSELS. can.
  • the same effect as in the first embodiment can be obtained by sequentially AD-converting the N signals and the imaging signal, which are stored in the two storage capacitors of each pixel and have greatly different voltage ranges.
  • the technical idea of the present invention is not limited to pixels having photoelectric conversion units divided into two such as pixels 10 (pq) and pixels 14 (pq), but also pixels having multi-divided photoelectric conversion units exceeding two divisions. It is also applicable to
  • the pixel 16 (pq) of this embodiment has four photoelectric conversion units, and the storage circuit 12 (pq) has three storage capacitors.
  • FIG. 14 is a diagram showing the configuration of the pixel 16 (pq) of the imaging device of this embodiment.
  • FIG. 15 is an equivalent circuit diagram showing configurations of the pixel 16 (pq), pixel circuit 11 (pq) and storage circuit 12 (pq).
  • the photoelectric conversion portion of the pixel is divided into a cross shape. , vertical correlation calculation can be performed and a captured image can be generated. Further, if the A signal corresponding to the signal charges of the photodiodes PDA and PDC and the imaging signal can be output, it is possible to perform the correlation calculation in the horizontal direction and generate the captured image.
  • the signal charge accumulation time of the photodiodes PDA and PDD is set long and the signal charge accumulation time of the photodiodes PDB and PDC is set short. Then, by outputting a long-time signal corresponding to the former signal charge and a short-time signal corresponding to the latter signal charge, an image processing unit (not shown) synthesizes images to generate an image signal with an expanded dynamic range. be able to.
  • the storage circuit 12 (pq) can be configured with three storage capacitors including one for N signals, as in the previous embodiments. 15 differs from FIG. 4 in that the pixel 16 (pq) includes four photodiodes PDA, PDB, PDC, PDD and transfer transistors TXA, TXB, TXC, TXD for transferring the signal charge to the FD. is.
  • control signal PTXC is controlled at the same timing as the control signal PTXA in FIG. 6, and the control signal PTXD is controlled at the same timing as the control signal PTXB. should be controlled.
  • control signals PTXA and PTXB are controlled at the same timing, and control signals PTXC and PTXD are controlled at the same timing. You can control it.
  • the short-time accumulation signal (the voltage of signal A corresponding to the signal charge of the photodiodes PDA and PDD) and the long-time accumulation signal (the voltage of the imaging signal corresponding to the signal charge of the photodiodes PDB and PDC) are sequentially AD
  • the control signal PTXD is controlled at the same timing as the control signal PTXA during the period from time t604 to time t605 in FIG.
  • the control signal PTXC is controlled at the same timing as the control signal PTXB. should be widened.
  • the present invention supplies a program that implements one or more functions of the above-described embodiments to a system or device via a network or a storage medium, and one or more processors in the computer of the system or device reads the program. It can also be realized by executing processing. It can also be implemented by a circuit (eg, ASIC) that implements one or more functions.
  • a program that implements one or more functions of the above-described embodiments to a system or device via a network or a storage medium, and one or more processors in the computer of the system or device reads the program. It can also be realized by executing processing. It can also be implemented by a circuit (eg, ASIC) that implements one or more functions.
  • ASIC application specific integrated circuit

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Abstract

本発明は、グローバルシャッター機能を備えながら、半導体基板の面積効率を向上させた撮像装置を提供する。撮像装置は、各々が複数の光電変換部を備え、複数の光電変換部のうちの一部の光電変換部の電荷に基づく第１の電圧信号と、複数の光電変換部の電荷を合わせた電荷に基づく第２の電圧信号とを出力する複数の画素と、複数の画素と一対一で設けられ、複数の光電変換部により生成された電荷に基づく電圧信号を保持する複数の保持回路と、を有し、複数の保持回路の各々は、第１の電圧信号を保持する第１の保持部と、第２の電圧信号を保持する第２の保持部とを含む複数の保持部を備える。

Description

撮像装置
　本発明は、撮像装置に関するものである。
　ＣＭＯＳ型固体撮像装置において、動体を撮像した場合に発生する撮影画像の歪みを解消する機能として、全画素を同時に蓄積するグローバルシャッター機能が知られている。
　一方、近年は、ＣＭＯＳ型固体撮像装置において、画素回路が形成された面とは反対側の面で光を受光させる裏面照射の技術と、その裏面照射型の撮像装置において、半導体基板を貼り合わせて積層構造とする技術が進展してきている。特許文献１では、この積層構造により、画素回路が設けられた基板とは異なる基板にグローバルシャッター機能に必要な電荷保持用のメモリを画素毎に設ける構造が提案されている。
　一方、撮影光学系の瞳を分割して受光することによりデフォーカス量を検出する位相差方式による焦点検出信号と撮像信号とを同時に得ることが可能な撮像装置が広く利用されるようになってきている。特許文献２には、全ての画素が１つのマイクロレンズの下に光学系の瞳を分割できるように複数の光電変換部を有し、少なくとも１つの光電変換部の信号と、複数の光電変換部の信号を全て加算した撮像信号とを出力することが開示されている。
特開２０１０－２１９３３９号公報 特開２０１３－２１１８３２号公報
　しかしながら、特許文献１のように、画素毎の電荷保持用メモリに加え、ＡＤ変換回路も光電変換部が配置された第１の半導体基板とは異なる第２の半導体基板に設けることを想定すると、その第２の半導体基板の面積が大きくなってチップ単体コストの低減効果が低下する。また、各画素に複数の光電変換部を設け、位相差方式の焦点検出信号と撮像信号とを出力可能に構成すると、各画素に設けられた複数の光電変換部の分だけ、メモリだけでなくＡＤ変換回路も必要になり、第２の半導体基板の面積がさらに大きくなる。
　本発明は上述した課題に鑑みてなされたものであり、グローバルシャッター機能を備えながら、半導体基板の面積効率を向上させた撮像装置を提供する。
本発明に係わる撮像装置は、各々が複数の光電変換部を備え、前記複数の光電変換部のうちの一部の光電変換部の電荷に基づく第１の電圧信号と、前記複数の光電変換部の電荷を合わせた電荷に基づく第２の電圧信号とを出力する複数の画素と、前記複数の画素と一対一で設けられ、前記複数の光電変換部により生成された電荷に基づく電圧信号を保持する複数の保持回路と、を有し、前記複数の保持回路の各々は、前記第１の電圧信号を保持する第１の保持部と、前記第２の電圧信号を保持する第２の保持部とを含む複数の保持部を備えることを特徴とする。
　本発明によれば、グローバルシャッター機能を備えながら、半導体基板の面積効率を向上させた撮像装置を提供することが可能となる。
　本発明のその他の特徴及び利点は、添付図面を参照とした以下の説明により明らかになるであろう。なお、添付図面においては、同じ若しくは同様の構成には、同じ参照番号を付す。
　添付図面は明細書に含まれ、その一部を構成し、本発明の実施の形態を示し、その記述と共に本発明の原理を説明するために用いられる。
本発明の第１の実施形態の撮像装置における第１の基板の受光面の構成を示す図。 第１の実施形態における第１の基板の受光面と反対側の面の構成を示す図。 第１の実施形態における第２の基板の構成を示す図。 第１の実施形態における画素と画素回路と蓄積回路の構成を示す等価回路図。 第１の実施形態におけるＡＤ変換回路の構成を示す等価回路図。 第１の実施形態の撮像装置の駆動方法を示すタイミングチャート。 第１の実施形態の第１の変形例における画素の構成を示す図。 第１の実施形態の第２の変形例における第２の基板の構成を示す図。 第２の実施形態における蓄積回路の構成を示す図。 第２の実施形態の撮像装置の駆動方法を示すタイミングチャート。 第３の実施形態における蓄積回路の構成を示す等価回路図。 第３の実施形態における第２の基板の構成を示す図。 第４の実施形態における画素と画素回路と蓄積回路の構成を示す等価回路図。 第５の実施形態における画素の構成を示す図。 第５の実施形態における画素と画素回路と蓄積回路の構成を示す等価回路図。
　以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
　＜第１の実施形態＞
　図１は、本発明の第１の実施形態に係わる撮像装置１００における、光電変換部（フォトダイオード、以下ＰＤと称する）を設けた第１の半導体基板１０１の受光面の構成を示す図である。本実施形態の撮像装置１００は、この第１の半導体基板１０１を含む複数の半導体基板を積層した積層構造を有する。
　図１において、符号１０（ｐｑ）は第ｐ行目かつ第ｑ列目に存在する画素を表す。図１では、６行×８列の画素が受光面に配置されているが、実際には数千万個に及ぶ多数の画素が二次元状に配列されている。また、図示しない撮影光学系の瞳領域を分割して受光するために、全ての画素１０（ｐｑ）は、画素１０（００）に示すように、一つのマイクロレンズに対して偏芯した２つのフォトダイオードＰＤＡおよびＰＤＢを有する。
　図２は、本実施形態の撮像装置１００における、第１の半導体基板１０１の受光面とは反対側の面の構成を示す図である。この非受光面には、画素１０（ｐｑ）に対応して画素回路１１（ｐｑ）が二次元状に配列されている。画素回路１１（ｐｑ）の出力である電圧信号は、画素毎の電気的接点（以下、ＣＯＮＴと称する）１８を介して積層構造を構成する他の半導体基板（以下、第２の半導体基板と称する）１０２（図３参照）に転送される。
　また、ＣＯＮＴ１８は、第２の半導体基板１０２の垂直走査回路２０と接合されており、垂直走査回路２０からの制御信号を第１の半導体基板１０１上のフォトダイオードＰＤＡおよびＰＤＢ等に供給することにより、グローバルシャッター動作等が実現される。フォトダイオードＰＤＡおよびＰＤＢ等の駆動タイミングについては後述する。
　ここで、第１の半導体基板１０１には、例えばＮ型シリコン基板が用いられる。光を受光すると発生する電子正孔対のうち電子を蓄積するために、フォトダイオードＰＤＡおよびＰＤＢはＮ型半導体領域とすればよい。また、フォトダイオードＰＤＡとＰＤＢの間は、Ｐ型半導体領域で分離されている。
　図３は、本実施形態の撮像装置１００の第２の半導体基板１０２の構成を示す図である。第１の半導体基板１０１の画素回路１１（ｐｑ）に対応して蓄積回路１２（ｐｑ）が二次元状に配列されている。画素回路１１（ｐｑ）とは各接点であるＣＯＮＴ１８で接続されているため、その出力である電圧信号はそれぞれの蓄積回路１２（ｐｑ）に一括で蓄積することが可能である（全画素一括蓄積可能）。これにより、グローバルシャッターを実現することができる。
　蓄積された電圧信号は、蓄積回路１２（ｐｑ）を走査する垂直走査回路２０によって行順次で走査され、列出力線ＶＬｑ０を介して各列ｎ個（ｎは整数）ずつ設けられたＡＤ変換回路ＡＤｑ０に出力される。ＡＤ変換回路ＡＤｑ０は、入力された信号をＡＤ変換する。ＡＤ変換されたデジタル信号は、水平走査回路３０によって列順次で走査され、行出力線ＨＬを介して出力部５０に出力される。
　出力部５０は、公知のパラレルシリアル変換回路（以下、Ｐ／Ｓ変換回路）を含み、行出力線ＨＬから出力されたデジタル撮像信号を順次、ＬＶＤＳ等の高速シリアル伝送フォーマットに変換する。また、出力部５０は、欠陥画素等の補正処理を行う回路を含んでいてもよい。
　本実施形態の撮像装置１００では、列出力線ＶＬｑ０は各列に１本ずつ配置され、同一列の全ての行で共有されている。また、ＡＤ変換回路ＡＤｑ０も各列に１個ずつ配置されている。ＡＤ変換回路ＡＤｑ０には、列出力線ＶＬｑ０に出力された画素信号と、時間に比例して変動する参照信号ＲＡＭＰとが入力される。
　なお、ＡＤ変換回路ＡＤｑ０、蓄積回路１２（ｐｑ）、画素１０（ｐｑ）、画素回路１１（ｐｑ）の構造については、等価回路図を用いて後述する。また、垂直走査回路２０が行順次で蓄積回路１２（ｐｑ）に与える所定の駆動タイミング信号や、ＡＤ変換回路ＡＤｑ０の制御信号ならびに水平走査タイミング信号は、タイミング発生回路４０により生成される。この駆動タイミングについては、タイミングチャートを用いて後述する。
　次に、図４は、本実施形態の撮像装置１００における画素１０（ｐｑ）、画素回路１１（ｐｑ）および蓄積回路１２（ｐｑ）の等価回路の一例を示す図である。
　まず、画素１０（ｐｑ）は、フォトダイオードＰＤＡおよびＰＤＢを有する。また、画素回路１１（ｐｑ）は、フォトダイオードＰＤＡおよびＰＤＢで発生した電荷を電荷電圧変換部（フローティングディフュージョン部、以下ＦＤ部と称する）に転送する転送トランジスタＴＸＡおよびＴＸＢと、ＦＤ部をそのゲートに接続し、図示しない電流源によりソースフォロワ回路を構成する第１の増幅トランジスタ（以下ＳＦ１）と、ＦＤ部を所定の電源ＶＤＤでリセットするリセットトランジスタＲＥＳと、ＳＦ１のソースをそのドレインに接続した一括転送トランジスタＧＳとを有する。
　上記のトランジスタのうち、リセットトランジスタＲＥＳ、転送トランジスタＴＸＡおよびＴＸＢ、一括転送トランジスタＧＳのゲートは、垂直走査回路２０により制御可能である。そして、フォトダイオードＰＤＡのみで発生した電荷に対応する信号の読み出し制御、およびフォトダイオードＰＤＡとＰＤＢの両方で発生し加算された電荷に対応する信号の読み出し制御を全画素一括で行う。なお、フォトダイオードＰＤＡおよびＰＤＢの不要電荷を排出できるよう、オーバーフロードレインを設けてもよい。
　一括転送トランジスタＧＳのソースは、ＣＯＮＴ１８を介して蓄積回路１２（ｐｑ）に接続される。蓄積回路１２（ｐｑ）は、画素回路１１（ｐｑ）の電圧信号を蓄積するｍ個（ｍは２以上の整数）の蓄積容量（蓄積部）を備える。本実施形態では、３つの蓄積容量ＣＮ，ＣＡ，ＣＡＢを備えている。
　蓄積容量ＣＮは、画素回路１１（ｐｑ）のＦＤにおけるリセット解除後の電圧を蓄積する（以下、Ｎ信号と称する）。また、蓄積容量ＣＡは、フォトダイオードＰＤＡの信号電荷に対応して低下したＦＤの電圧を蓄積する（以下、Ａ信号と称する）。さらに、蓄積容量ＣＡＢは、フォトダイオードＰＤＡおよびＰＤＢを合わせた信号電荷に対応して低下したＦＤの電圧を蓄積する（以下、撮像信号と称する）。
　これらの蓄積容量には、トレンチ構造を用いる等表面積を拡大した容量素子を用いてもよい。また、第２の半導体基板１０２の配線層間に高誘電率素材を用いた個所に配線間で形成した高容量素子を用いてもよい。さらに、第２の半導体基板１０２のトランジスタゲート酸化膜を一部に利用しても構わない。このように蓄積容量を大きくすることにより、熱ノイズを小さくすることができ、画質を向上させることができる。
　また、蓄積回路１２（ｐｑ）は、上記の３つの蓄積容量にそれぞれ電圧信号を書き込むためのメモリ書き込みトランジスタＭＷＮ，ＭＷＡ，ＭＷＡＢを備える。
　また、上記の蓄積容量ＣＮ，ＣＡ，ＣＡＢは、それぞれ第２の増幅トランジスタＳＦ２Ｎ，ＳＦ２Ａ，ＳＦ２ＡＢのゲートに接続されており、図示しない電流源を用いてソースフォロワ回路を構成している。これら第２の増幅トランジスタのソース電圧を選択的に列出力線ＶＬｑ０に伝達できるよう、選択トランジスタＳＥＬＮ，ＳＥＬＡ，ＳＥＬＡＢを備える。これらの選択トランジスタによって、Ｎ信号、Ａ信号、撮像信号を出力する駆動方法およびシーケンスは、タイミングチャートを用いて後述するが、前述した行方向の走査にもこれら選択トランジスタが用いられることは言うまでもない。
　次に、図５は、本実施形態におけるＡＤ変換回路ＡＤｑ０の等価回路の一例を示す図である。
　ＡＤ変換回路ＡＤｑ０は、列出力線ＶＬｑ０から出力される画素信号ＶＬｑと参照信号ＲＡＭＰとを入力信号とする比較器ＣＯＭＰｑ０と、比較器ＣＯＭＰｑ０の出力極性によって停止制御されるカウンターＣＯＵＮＴＥＲｑ０とを備える。比較器ＣＯＭＰｑ０は、画素信号ＶＬｑと参照信号ＲＡＭＰの電圧を比較し、画素信号ＶＬｑの値の方が高い場合に出力極性がＨｉとなり、画素信号ＶＬｑの値の方が低い場合に出力極性がＬｏとなる。図示しないリセット信号が解除されると、カウンターＣＯＵＮＴＥＲｑ０は比較器ＣＯＭＰｑ０の出力極性がＨｉの場合にカウントを継続し、Ｌｏの場合に停止する。
　これにより、例えばフォトダイオードＰＤＡの信号電荷に対応して低下した画素信号ＶＬｑの電圧が、時間に比例して下降する参照信号ＲＡＭＰを下回った場合にカウントを停止することができるので、画素信号ＶＬｑの電圧をＡＤ変換することができる。詳しくはタイミングチャートを用いて後述するが、撮像信号の方がＡ信号よりも電圧範囲が広く、Ａ信号の方がＮ信号よりも電圧範囲が広いため、ＡＤ変換回路を並列化できる場合でも電圧範囲の異なる複数種の信号を一つのＡＤ変換回路で順次ＡＤ変換した方が時間効率は向上する。
　次に、本実施形態の撮像装置の駆動方法について説明する。図６は、本実施形態の撮像装置の駆動方法を示すタイミングチャートである。図６において、符号ＰＲＥＳ，ＰＴＸＡ，ＰＴＸＢ，ＰＧＳ，ＰＭＷＮ，ＰＭＷＡ，ＰＭＷＡＢ，ＰＳＥＬＮ，ＰＳＥＬＡおよびＰＳＥＬＡＢはそれぞれ、トランジスタＲＥＳ，ＴＸＡ，ＴＸＢ，ＧＳ，ＭＷＮ，ＭＷＡ，ＭＷＡＢ，ＳＥＬＮ，ＳＥＬＡおよびＳＥＬＡＢのゲートにかかる制御信号を示し、ＨｉでトランジスタがＯＮとなり、ＬｏでトランジスタがＯＦＦとなるものとする。また、符号ＲＡＭＰはＡＤ変換回路ＡＤｑ０に供給される参照信号ＲＡＭＰの電圧を、符号ＣＯＭＰは比較器ＣＯＭＰｑ０の出力極性を、符号ＣＯＵＮＴＥＲはカウンターＣＯＵＮＴＥＲｑ０のカウント値をそれぞれ表すものとする。
　図６において、時刻ｔ６００から時刻ｔ６１１は、全画素一括で蓄積した電荷に応じた電圧信号を第２の半導体基板１０２に一括で転送する所謂グローバルシャッター動作を表す。また、時刻ｔ６１２から時刻ｔ６２３は、第２の半導体基板１０２の第０行目に配置された蓄積回路１２（０ｑ）の信号を順次ＡＤ変換する動作を表す。垂直走査回路２０により、時刻ｔ６１２から時刻ｔ６２３の駆動が、第０行目に配置された蓄積回路１２（０ｑ）、第１行目に配置された蓄積回路１２（１ｑ）…と最終第５行目まで実行されて、全ての画素からの信号が出力される。
　まず、時刻ｔ６００から時刻ｔ６０１において制御信号ＰＲＥＳをＨｉとしてＦＤを電源ＶＤＤにリセットする。
　次に、時刻ｔ６０２において制御信号ＰＧＳをＬｏとし、時刻ｔ６０３において制御信号ＰＭＷＮをＬｏとすることで、ＦＤのリセットを解除して静定した電圧すなわちＮ信号を蓄積回路１２（ｐｑ）の蓄積容量ＣＮに書き込む。電圧信号であるＮ信号は、制御信号ＰＧＳに次いで制御信号ＰＭＷＮがＬｏとなったとき蓄積容量ＣＮに書き込まれるので、制御信号ＰＧＳおよび制御信号ＰＭＷＡは時刻ｔ６００からＨｉとしても構わない。
　次に、時刻ｔ６０４から時刻ｔ６０５において制御信号ＰＴＸＡをＨｉとして、ＦＤにフォトダイオードＰＤＡの信号電荷を転送する。
　次に、時刻ｔ６０６において制御信号ＰＧＳをＬｏとし、時刻ｔ６０７において制御信号ＰＭＷＡをＬｏとすることで、リセット解除後のＦＤがフォトダイオードＰＤＡからの信号電荷に対応して低下し静定する。そして、静定した電圧すなわちＡ信号を蓄積回路１２（ｐｑ）の蓄積容量ＣＡに書き込む。Ｎ信号のときと同様、制御信号ＰＧＳおよび制御信号ＰＭＷＡは時刻ｔ６０４からＨｉとしても構わない。
　次に、時刻ｔ６０８から時刻ｔ６０９において制御信号ＰＴＸＡおよび制御信号ＰＴＸＢをＨｉとしてフォトダイオードＰＤＡおよびＰＤＢの信号電荷をＦＤに転送する。
　次に、時刻ｔ６１０において制御信号ＰＧＳをＬｏとし、時刻ｔ６１１において制御信号ＰＭＷＡＢをＬｏとすることで、リセット解除後のＦＤがフォトダイオードＰＤＡおよびＰＤＢからの信号電荷に対応して低下し静定する。そして、静定した電圧すなわち撮像信号を蓄積回路１２（ｐｑ）の蓄積容量ＣＡＢに書き込む。Ｎ信号のときと同様、制御信号ＰＧＳおよび制御信号ＰＭＷＡは時刻ｔ６０８からＨｉとしても構わない。
　ここまでで、ＦＤは時刻ｔ６００から時刻ｔ６０１以外ではリセットされていない。このような画素回路１１（ｐｑ）の構成および駆動方法、および後述する撮像信号とＮ信号の相関二重サンプリングにより、撮像信号に付加されるノイズを小さくすることができる。
　蓄積容量ＣＮ，ＣＡ，ＣＡＢに書き込まれた電圧信号は、垂直走査回路２０が制御信号ＰＳＥＬＮ，ＰＳＥＬＡＢ，ＰＳＥＬＡを順次Ｈｉとして、そのＨｉ期間に以下に説明する手順でＡＤ変換される。
　すなわち、時刻ｔ６１２から時刻ｔ６１５において制御信号ＰＳＥＬＮをＨｉとして列出力線ＶＬｑ０に現れるＮ信号と、時刻ｔ６１３から下降を開始する参照信号ＲＡＭＰとを比較器ＣＯＭＰｑ０で比較する。時刻ｔ６１５までのいずれかの時刻（図６では時刻ｔ６１４）においてその大小関係が反転すると、比較器ＣＯＭＰｑ０の極性がＬｏに変わり、これを受けてカウンターＣＯＵＮＴＥＲｑ０のカウント値が停止する。
　ここで、ＣＯＵＮＴＥＲｑ０は参照信号ＲＡＭＰの下降開始時刻ｔ６１３に合わせてカウントを開始しており、時刻ｔ６１５から時刻ｔ６１６において、図示しないラッチ回路にそのＮ信号のカウント値が記録される。場合により、Ｎ信号をダウンカウントしてもよい。その場合時刻ｔ６１６から時刻ｔ６１９で行われる撮像信号のＡＤ変換時にアップカウントすれば容易に相関二重サンプリングを行うことができる。
　時刻ｔ６１５において参照信号ＲＡＭＰを時刻ｔ６１３以前と同電圧にリセットしておく。
　時刻ｔ６１６から時刻ｔ６１９では、制御信号ＰＳＥＬＡＢをＨｉとして時刻ｔ６１２から時刻ｔ６１５と同様の動作により、撮像信号（Ａ＋Ｂ信号）のＡＤ変換を行う。また、時刻ｔ６２０から時刻ｔ６２３では、制御信号ＰＳＥＬＡをＨｉとして時刻ｔ６１２から時刻ｔ６１５と同様の動作により、Ａ信号のＡＤ変換を行う。
　時刻ｔ６２３以降では、ラッチしたＮ信号のＡＤ変換結果、撮像信号のＡＤ変換結果およびＡ信号のＡＤ変換結果を水平走査回路３０が列方向に順次走査し、行出力線ＨＬ、出力部５０を介して図示しない画像処理部に転送する。撮像信号とＮ信号、Ａ信号とＮ信号の相関二重サンプリングは、出力部５０での減算処理によって行われる。また前述のようにＮ信号のダウンカウントを利用しても構わない。
　ここで、撮像信号のＡＤ変換期間は、Ｎ信号の際と同じ参照信号ＲＡＭＰの傾きであるがＮ信号のＡＤ変換期間よりも長い。同様にＡ信号のＡＤ変換期間は撮像信号より短くＮ信号より長い。Ａ信号は撮影光学系の瞳の一部を通過した光を受光したことで発生した信号電荷に対応するため、撮影光学系の瞳全体を通過した光を受光した撮像信号よりも小さな電圧範囲となり、短いＡＤ変換期間で済む。基本的に受光信号を含まないＮ信号がＡ信号よりもさらに小さな電圧範囲となるため、Ａ信号よりも短いＡＤ変換期間で済むのは、言うまでもない。
　以上のように、Ｎ信号、撮像信号およびＡ信号のＡＤ変換を順次行うことにより、図３のように各列１個ずつ設けられているＡＤ変換回路を時間方向に共有化することができる。そのため、本実施形態では、ＡＤ変換回路を各列１個のみ設けたことにより、第２の半導体基板の面積増加を抑制することができる。順次のＡＤ変換による時間効率の向上に関しては、本実施形態の第２の変形例で説明する。
　なお、図示しない画像処理部において、撮像信号とＡ信号との差分からＢ信号を生成し、公知のＡ信号とＢ信号との相関演算によって撮影光学系のデフォーカス量を算出する。このような相関演算には、全ての行の信号が必要とは限らず、Ａ信号を行方向に間引くことがある。このような場合、時刻ｔ６１９から時刻ｔ６２３のＡ信号のＡＤ変換期間を削減し、次行のＮ信号のＡＤ変換等を早く行うことで、フレームレートを向上させることができる。
　フレームレートに余裕があれば、時刻ｔ６１９から時刻ｔ６２３においてＡＤ変換回路ＡＤｑ０の電源や列出力線ＶＬｑ０の電流源を停止し、消費電力を低減することができる。また、次行以降の処理を順次早くしてＡＤ変換を行った結果最終行以降にこうした消費電力低減のための電源停止を行っても構わない。そして、全ての行のＡ信号をＡＤ変換する場合に比べて、フレームレートを向上させたり、消費電力を低減させたりすることができる。
　また、このようなＡ信号を行方向に間引いて行うＡＤ変換を考慮して、Ｎ信号のＡＤ変換の後速やかに撮像信号のＡＤ変換を開始している。このようにすることで、Ｎ信号と撮像信号とで共通のＡＤ変換回路による相関二重サンプリングの時間間隔を短くできる。かつＡ信号を行方向に間引いて行うＡＤ変換を行う行とも相関二重サンプリングの時間間隔を揃えることができるので、撮像信号中の行間のノイズ差を小さくすることができる。また、時刻ｔ６１２から時刻ｔ６１９までのＮ信号と撮像信号のＡＤ変換を最終行まで繰り返して全ての蓄積回路１２（ｐｑ）からＮ信号と撮像信号とを出力した後に、Ａ信号の必要な行につき時刻ｔ６１９から時刻ｔ６２３までにＡ信号のＡＤ変換を行っても構わない。
　また、本実施形態の撮像装置が、Ａ信号を含めて全画素同時蓄積のグローバルシャッターを行うことができることを利用し、フォトダイオードＰＤＡとＰＤＢの分割方向を、図１の画素１０（ｐｑ）と異ならせてもよい。図７は、本実施形態の第１の変形例における撮像装置の画素１４（ｐｑ）を示す図である。撮像装置の行方向に分割フォトダイオードＰＤＡとＰＤＢとを分割していることが画素１０（ｐｑ）との違いである。
　撮像装置の全ての画素が画素１４（ｐｑ）のような構成であったとしても、ｑ列目の相関演算に必要な１４（ｐｑ）のＡ信号および撮像信号がｐによらず同時刻の情報として揃うので、被写体が動いた場合も安定して垂直方向の相関演算を行うことができる。また、画素１０（ｐｑ）と画素１４（ｐｑ）との双方を配置しても構わない。画素１０（ｐｑ）を利用した水平方向の相関演算と画素１４（ｐｑ）を利用した垂直方向の相関演算との双方を用いれば、被写体の空間周波数成分の方位によらずデフォーカス量を算出することが可能となる。
　ところで、フレームレートを向上させるために、蓄積回路１２（ｐｑ）からの行方向のＡＤ変換を並列化しても構わない。図８は、本実施形態の第２の変形例における第２の半導体基板の構成を示す図である。図３との差異は、列出力線をＶＬｑ０，ＶＬｑ１，ＶＬｑ２の各列３本とするとともに、ＡＤ変換回路もＡＤｑ０，ＡＤｑ１，ＡＤｑ２の各列３個にしてＡＤ変換を並列化した点である。それに合わせ、列出力線ＶＬｑ０およびＡＤ変換回路ＡＤｑ０は第０行目および第３行目、列出力線ＶＬｑ１およびＡＤ変換回路ＡＤｑ１は第１行目および第４行目、列出力線ＶＬｑ２およびＡＤ変換回路ＡＤｑ２は第２行目および第５行目の蓄積回路１２（ｐｑ）の電圧信号をＡＤ変換するよう、結線されている。
　この場合、ＡＤ変換回路や各列出力線の電流源等の回路が増えて第２の半導体基板が大きくなる。しかしながら、例えば各列３本の列出力線とＡＤ変換回路を、全行と結線し、それぞれＮ信号、撮像信号、Ａ信号を並列にＡＤ変換する場合に比べて、時間方向の効率は向上している。最も電圧範囲の広い（参照信号ＲＡＭＰの発生期間が長い）撮像信号に制限されず、各信号のＡＤ変換が終了次第、順次ＡＤ変換が可能で、他の２組の列出力線およびＡＤ変換回路は別の行の電圧信号の伝達およびＡＤ変換に並列的に利用できるためである。
　これは、図４に等価回路図を示したように、１つの画素から複数の電圧信号を取得する蓄積回路１２（ｐｑ）を持つ場合において、共通の列出力線を介してその電圧信号を順次ＡＤ変換する構成を採用しているために可能となる。すなわち、本実施形態によれば、ＡＤ変換期間の動作効率を向上させ、かつ第２の半導体基板の面積効率を向上させることができる。
　＜第２の実施形態＞
　本発明の技術的思想では、列出力線やＡＤ変換回路を、１画素あたり複数の蓄積容量の信号で共有できればよいので、他の構成も考えることができる。
　この第２の実施形態は、蓄積回路１２（ｐｑ）の第２の増幅トランジスタＳＦ２を複数の蓄積容量の信号で共通に用いる。図９は、本実施形態の撮像装置の蓄積回路１２（ｐｑ）の構成を示す図である。図５に示した第１の実施形態における撮像装置の蓄積回路１２（ｐｑ）との差異は、蓄積容量ＣＮ，ＣＡおよびＣＡＢを各メモリ転送トランジスタＭＴＮ，ＭＴＡおよびＭＴＡＢを介して一つの第２増幅トランジスタＳＦ２のゲートに入力可能としている点である。
　さらに、列出力線ＶＬｑ０への選択トランジスタＳＥＬを１つ配置している。また、蓄積容量ＣＮ，ＣＡおよびＣＡＢにそれぞれ専用の第２増幅トランジスタがなく、独立にはソースフォロワ回路を構成できない。そのため、これらの蓄積容量から信号電圧を順次列出力線ＶＬｑ０を介してＡＤ変換回路に伝達する際、その都度増幅トランジスタＳＦ２のゲートのリセットが必要となり、第２のリセットトランジスタＲＥＳ２を設けている。
　次に、本実施形態の撮像装置の駆動方法について説明する。図１０は、本実施形態の撮像装置の駆動方法を示すタイミングチャートを示す図である。図６に示した第１の実施形態との差異は蓄積回路１２（ｐｑ）にあるため、グローバルシャッターを実現する全画素同時蓄積期間（図６の時刻ｔ６００から時刻ｔ６１１）は第１の実施形態と同一であり、説明を省略する。また、図９の等価回路図の各トランジスタ名に接頭文字Ｐを付けてそのゲート制御信号のＨｉ，Ｌｏを示すものとする。制御信号がＨｉの場合はトランジスタがＯＮとなり、Ｌｏの場合はＯＦＦとなる。
　時刻ｔ１０１１から第０行目の読み出しを開始するべく、制御信号ＰＳＥＬをＨｉとして蓄積回路１２（ｐｑ）の選択トランジスタＳＥＬをＯＮとする。
　まず、時刻ｔ１０１１から時刻ｔ１０１２において、制御信号ＰＲＥＳ２をＨｉとして増幅トランジスタＳＦ２のゲートを電源電圧ＶＤＤにリセットする。
　次に、時刻ｔ１０１２において、制御信号ＰＭＴＮをＨｉとして時刻ｔ１０１５までの間にＮ信号のＡＤ変換を行う。このＡＤ変換は、図６の時刻ｔ６１５までと同様である。
　次に、時刻ｔ１０１５から時刻ｔ１０１６において、再度制御信号ＰＲＥＳをＨｉとして増幅トランジスタＳＦ２のゲートを電源電圧ＶＤＤにリセットする。
　次に、時刻ｔ１０１６において、制御信号ＰＭＴＡＢをＨｉとして時刻ｔ１０１９までの間に撮像信号（Ａ＋Ｂ信号）のＡＤ変換を行う。このＡＤ変換は、図６の時刻ｔ６１９までと同様である。
　次に、時刻ｔ１０１９から時刻ｔ１０２０において、再度制御信号ＰＲＥＳをＨｉとして増幅トランジスタＳＦ２のゲートを電源電圧ＶＤＤにリセットする。
　次に、時刻ｔ１０２０において、制御信号ＰＭＴＡＢをＨｉとして時刻ｔ１０２３までの間にＡ信号のＡＤ変換を行う。このＡＤ変換は、図６の時刻ｔ６２３までと同様である。
　なお、本実施形態も、第１の実施形態と同様の変形により、同様の効果を得ることができる。
　＜第３の実施形態＞
　本発明の技術思想では、１画素につき複数の蓄積容量の電圧信号の全てを共通の列出力線を介してＡＤ変換回路に伝達しなくても構わない。本実施形態では、このような１画素につき複数の蓄積容量のうち、一部を共通の列出力線を介してＡＤ変換回路に伝達しＡＤ変換する構成について説明する。
　図１１は、本実施形態の撮像装置における蓄積回路１２（ｐｑ）の構成を示す図である。また、図１２は本実施形態の撮像装置の第２の半導体基板の構成を示す図である。
　図５および図３との差異は、蓄積容量ＣＡおよびＣＡＢに蓄積されたＡ信号および撮像信号（Ａ＋Ｂ信号）のみ共通の列出力線を介して順次ＡＤ変換し、蓄積容量ＣＮに蓄積されたＮ信号は独立の列出力線を介して撮像信号及びＡ信号と並列にＡＤ変換する点である。
　この他、Ｎ信号と撮像信号とを共通の列出力線を介して順次ＡＤ変換し、Ａ信号を独立してＡＤ変換したり、Ｎ信号とＡ信号とを共通の列出力線を介して順次ＡＤ変換し、撮像信号を独立してＡＤ変換しても、同様の効果を得ることができる。
　＜第４の実施形態＞
　本発明の技術的思想は、画素１０（ｐｑ）や画素１４（ｐｑ）のように、必ずしも画素の光電変換部が分割されていない場合にも適用可能である。
　本実施形態の画素１５（ｐｑ）は光電変換部が分割されていないが、蓄積回路１２（ｐｑ）は複数の蓄積容量を備える。図１３は本実施形態の撮像装置の画素１５（ｐｑ）、画素回路１１（ｐｑ）および蓄積回路１２（ｐｑ）の構成を示す等価回路図である。
　図４との差異は、画素１５（ｐｑ）が画素１０（ｐｑ）や画素１４（ｐｑ）のように光電変換部が分割されておらず、蓄積回路１２（ｐｑ）が、そのＮ信号と撮像信号の電圧を蓄積する２つの容量ＣＮ，ＣＳを備える点である。
　図４では、撮像信号（Ａ＋Ｂ信号）の電圧を書き込むトランジスタ、蓄積する蓄積容量、それを増幅するトランジスタおよび選択するトランジスタをそれぞれ、ＭＷＡＢ，ＣＡＢ，ＳＦ２ＡＢ，ＳＥＬＡＢとしていた。これに対し、本実施形態では、撮像信号の電圧を書き込むトランジスタ、蓄積する蓄積容量、それを増幅するトランジスタおよび選択するトランジスタをそれぞれ、ＭＷＳ，ＣＳ，ＳＦ２Ｓ，ＳＥＬＳと称している。
　よって、図６において、制御信号ＰＭＷＡＢをＰＭＷＳ，制御信号ＰＳＥＬＡＢをＰＳＥＬＳと読み替える必要はあるが、時刻ｔ６００から時刻ｔ６０３、時刻ｔ６０８から時刻ｔ６１９までと同様に本実施形態の撮像装置を駆動することができる。
　このように、各画素２つの蓄積容量に蓄積した、電圧範囲の大きく異なるＮ信号と撮像信号とを順次ＡＤ変換することにより、第１の実施形態と同様の効果を得ることができる。
　＜第５の実施形態＞
　本発明の技術的思想は、画素１０（ｐｑ）や画素１４（ｐｑ）のように２分割された光電変換部を有する画素ばかりではなく、２分割を超えた多分割の光電変換部を持つ画素にも適用可能である。
　本実施形態の画素１６（ｐｑ）は光電変換部が４つに分割されており、蓄積回路１２（ｐｑ）は３つの蓄積容量を備える。図１４は本実施形態の撮像装置の画素１６（ｐｑ）の構成を示す図である。また、図１５は、画素１６（ｐｑ）、画素回路１１（ｐｑ）および蓄積回路１２（ｐｑ）の構成を示す等価回路図である。
　図１４において、画素の光電変換部は十字状に分割されており、フォトダイオードＰＤＡとＰＤＢの信号電荷に対応するＡ信号と、全ての光電変換部の信号電荷に対応する撮像信号とを出力できれば、垂直方向の相関演算を行うとともに撮像画像を生成することができる。また、フォトダイオードＰＤＡとＰＤＣの信号電荷に対応するＡ信号と、撮像信号とを出力できれば、水平方向の相関演算を行うとともに撮像画像を生成することができる。
　さらに、フォトダイオードＰＤＡとＰＤＤの信号電荷蓄積時間を長く、フォトダイオードＰＤＢとＰＤＣの信号電荷蓄積時間を短く設定する。そのうえで、前者の信号電荷に対応する長時間信号と後者の信号電荷に対応する短時間信号とを出力することにより、図示しない画像処理部で画像合成してダイナミックレンジを拡大した画像信号を生成することができる。
　いずれの場合も、蓄積回路１２（ｐｑ）はこれまでの実施形態と同様にＮ信号用を含め３つの蓄積容量で構成することができる。図１５において図４との差異は、画素１６（ｐｑ）に４つのフォトダイオードＰＤＡ，ＰＤＢ，ＰＤＣ，ＰＤＤと、その信号電荷をＦＤに転送する転送トランジスタＴＸＡ，ＴＸＢ，ＴＸＣ，ＴＸＤが含まれる点である。
　次に、このような撮像装置の駆動方法について、第１の実施形態の図６を参照しながら説明する。まず、水平方向の相関演算と撮像に用いる信号を順次ＡＤ変換する場合には、図６における制御信号ＰＴＸＡと同一のタイミングで制御信号ＰＴＸＣを制御し、制御信号ＰＴＸＢと同一のタイミングで制御信号ＰＴＸＤを制御すればよい。
　また、垂直方向の相関演算と撮像に用いる信号を順次ＡＤ変換するためには、制御信号ＰＴＸＡと制御信号ＰＴＸＢとを同一のタイミングで制御し、制御信号ＰＴＸＣと制御信号ＰＴＸＤとを同一のタイミングで制御すればよい。
　さらに、短時間蓄積信号（フォトダイオードＰＤＡとＰＤＤの信号電荷に対応するＡ信号の電圧）と長時間蓄積信号（フォトダイオードＰＤＢとＰＤＣの信号電荷に対応する撮像信号の電圧）とを、順次ＡＤ変換する場合には、図６における時刻ｔ６０４から時刻ｔ６０５の期間、制御信号ＰＴＸＤを制御信号ＰＴＸＡと同一のタイミングで制御する。また、図６における時刻ｔ６０８から時刻ｔ６０９の期間、制御信号ＰＴＸＣを制御信号ＰＴＸＢと同一とタイミングで制御するとともに、時刻ｔ６０８から時刻ｔ６０９の期間、制御信号ＰＴＸＡをＬｏとし、さらに時刻ｔ６０６から時刻ｔ６０８の間隔を拡大すればよい。
　いずれの場合においても、各画素３つの蓄積容量に蓄積した、電圧範囲の大きく異なるＮ信号と撮像信号（Ａ＋Ｂ信号）とＡ信号とを順次ＡＤ変換することにより、第１の実施形態と同様の効果を得ることができる。
　（他の実施形態）
　また本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読み出し実行する処理でも実現できる。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現できる。
　本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために請求項を添付する。
　本願は、２０２１年２月１５日提出の日本国特許出願特願２０２１－０２２０４６を基礎として優先権を主張するものであり、その記載内容の全てを、ここに援用する。

Claims (11)

  1. 　各々が複数の光電変換部を備え、前記複数の光電変換部のうちの一部の光電変換部の電荷に基づく第１の電圧信号と、前記複数の光電変換部の電荷を合わせた電荷に基づく第２の電圧信号とを出力する複数の画素と、
    　前記複数の画素と一対一で設けられ、前記複数の光電変換部により生成された電荷に基づく電圧信号を保持する複数の保持回路と、を有し、
    　前記複数の保持回路の各々は、前記第１の電圧信号を保持する第１の保持部と、前記第２の電圧信号を保持する第２の保持部とを含む複数の保持部を備えることを特徴とする撮像装置。
  2. 　前記複数の保持回路の各々は、前記複数の画素の各々のリセット動作の解除後に得られる第３の電圧信号を保持する第３の保持部をさらに備えることを特徴とする請求項１に記載の撮像装置。
  3. 　前記複数の保持回路の各々が備える前記複数の保持部は、前記第１の保持部と、前記第２の保持部と、前記第３の保持部の３つであることを特徴とする請求項２に記載の撮像装置。
  4. 　前記第１の電圧信号と、前記第２の電圧信号と、前記第３の電圧信号は、電圧範囲が異なることを特徴とする請求項２または３に記載の撮像装置。
  5. 　前記複数の保持回路の各々は、前記第１の電圧信号より先に前記第２の電圧信号を出力することを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
  6. 　前記複数の画素の各々は、マイクロレンズを備え、前記複数の光電変換部は、撮影光学系の瞳領域を分割して受光することを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
  7. 　前記撮像装置は複数の半導体基板を積層して構成され、前記複数の画素は、前記複数の半導体基板のうちの第１の半導体基板に配置され、前記複数の保持回路は、前記複数の半導体基板のうちの第２の半導体基板に配置されていることを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
  8. 　前記複数の保持回路の各々は、増幅トランジスタを備えることを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
  9. 　前記複数の保持回路の各々に設けられた増幅トランジスタの数は、前記複数の保持回路の各々に設けられた複数の保持部の数よりも少ないことを特徴とする請求項８に記載の撮像装置。
  10. 　前記複数の保持回路の各々に設けられた複数の保持部の数は、前記複数の画素の各々に設けられた前記複数の光電変換部の数よりも多いことを特徴とする請求項１乃至９のいずれか１項に記載の撮像装置。
  11. 　前記画素の各列につき、前記複数の保持回路の各々に設けられた複数の保持部の数よりも少ない数だけ配置され、前記複数の保持部の電圧信号を順次ＡＤ変換するＡＤ変換回路をさらに備えることを特徴とする請求項１乃至１０のいずれか１項に記載の撮像装置。
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