JP2017508275A - 低温ポリシリコン薄膜トランジスタ及びその製造方法 - Google Patents

低温ポリシリコン薄膜トランジスタ及びその製造方法 Download PDF

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Abstract

本発明は、低温ポリシリコン薄膜トランジスタ及びその製造方法を提供する。低温ポリシリコン薄膜トランジスタは、少なくとも１つのゲート電極絶縁層を備え、ゲート電極絶縁層は、少なくとも３層の誘電層による複合絶縁層を備え、各層の誘電層の緊密度は、製造過程で形成される順に従って大きくなる。複合絶縁層における各層の緊密度を考えることにより、各層の表面接触特性及び薄膜連続性を向上させ、複合絶縁層における各層の厚さを考えることにより、寄生容量を効果的に低下させてトランジスタの応答率を向上させる。

Description

本発明は、低温ポリシリコン薄膜トランジスタの製造分野に関し、特に電気特性及び信頼度を提供可能な低温ポリシリコン薄膜トランジスタ及びその製造方法に関するものである。
現在の平面パネル表示技術（flat‐panel display technology）においては、液晶表示装置（Liquid Crystal Display、ＬＣＤ）が最も成熟した技術であるといえる。例えば、日常生活における携帯電話、デジタルカメラ、ビデオカメラ、ノートブック型パソコン及びモニタは、全てこの技術によって製造された商品である。
しかし、人々の表示装置の視覚に対する要求の上昇及び新技術応用分野の拡張に伴い、より高画質、高解像度、高輝度及び廉価である平面表示装置が既に将来の表示技術発展の趨勢となり、新たな表示技術発展の原動力ともなった。平面表示装置における低温ポリシリコン（Low Temperature Poly‐silicon、ＬＴＰＳ）薄膜トランジスタは、アクティブ ドライビングの特性を有する以外、その技術は上述の目標を実現するための重要な技術的突破口ともなる。
図１に示したように、伝統的なＬＴＰＳ ＴＦＴは、ガラス基板１０１と、ガラス基板１０１に配置された緩衝層１０２と、この緩衝層１０２上に形成されたポリシリコン層と、を備え、このポリシリコン層は、ソース領域１０３に設けられているソース電極と、ドレイン領域１０４に設けられているドレイン電極と、チャネル領域１１１に設けられているゲート電極絶縁層ＧＩと、を備える。このゲート電極絶縁層ＧＩ上にはゲート電極１０８及び不活性化層１０９が形成されている。ゲート電極絶縁層ＧＩは、一般に誘電層１０５と誘電層１０７とによる２層の複合構造であり、一般にＳｉＯ２とＳｉＮｘとによるものである。
しかし、ＳｉＯ２とＳｉＮｘとによるゲート電極絶縁層ＧＩは、表面接触特性及び薄膜連続性が悪く、ゲート電極絶縁層ＧＩにビアホール（via hole）を形成するときに、ＳｉＯ２のエッチング速度がＳｉＮｘより速いので、ＳｉＯ２の孔がＳｉＮｘの孔より大きくなって段差が容易に生じて、接触性が悪くなってしまう。
よって、上述した問題を解決するために、ある低温ポリシリコン薄膜トランジスタの製造方法を提供して、製造されたトランジスタが良好な接触連続性を有し、寄生容量を効果的に低下させ、トランジスタの応答率を向上させるようにするのが業界での課題の１つとなった。
本発明の技術的課題としては、トランジスタが良好な接触連続性を有し、寄生容量を効果的に低下させ、トランジスタの応答率を向上させることができる低温ポリシリコン薄膜トランジスタの製造方法を提供するのである。また、低温ポリシリコン薄膜トランジスタも提供する。
（１）上述した問題を解決するために、本発明は、絶縁基板を提供するステップと、前記絶縁基板の緩衝層上に少なくとも、表面に所属する低温ポリシリコン薄膜トランジスタのソース領域、ドレイン領域及びチャネル領域有するポリシリコン層を形成するステップと、少なくとも３回のＰＥＣＶＤ工程を順次に行って、前記チャネル領域上に少なくとも３層の誘電層を順次に形成して複合ゲート電極絶縁層を構成し、各層の誘電層の緊密度が製造過程で形成される順に従って大きくなるステップと、前記複合ゲート電極絶縁層上にゲート電極を形成するステップと、を含む低温ポリシリコン薄膜トランジスタの製造方法を提供する。
（２）本発明の第（１）項の適切な実施形態において、前記複合ゲート電極絶縁層は、第１の誘電層、第２の誘電層及び第３の誘電層によって構成され、前記第１の誘電層はＳｉＯ２であり、前記第２の誘電層はＳｉＯＮであり、前記第３の誘電層はＳｉＮｘである。
（３）本発明の第（１）項または第（２）項の適切な実施形態において、前記第１の誘電層の厚さは、前記第２の誘電層の厚さ及び前記第３の誘電層の厚さよりも大きい。
（４）本発明の第（１）項〜第（３）項のうちいずれか１項の適切な実施形態において、前記第１の誘電層のＳｉＯ２膜の厚さ範囲は１０００〜１５００オングストロームであり、前記第２の誘電層のＳｉＯＮ膜の厚さ範囲は１００〜１０００オングストロームであり、前記第３の誘電層のＳｉＮｘ膜の厚さ範囲は１００〜５００オングストロームである。
（５）本発明の第（１）項〜第（４）項のうちいずれか１項の適切な実施形態において、前記ポリシリコン層を形成するステップは、スパッタリング工程によって前記絶縁基板の表面にアモルファスシリコン層を形成する工程と、アニーリング工程によって前記アモルファスシリコン層を再結晶させて前記ポリシリコン層を形成する工程と、を含み、前記アニーリング工程は、エキシマレーザアニーリング工程を含む。
（６）本発明の第（１）項〜第（５）項のうちいずれか１項の適切な実施形態において、前記ゲート電極を形成した後に、前記ゲート電極をマスクとするイオン注入工程をさらに行って、前記ソース領域及び前記ドレイン領域内の前記ポリシリコンにソース電極及びドレイン電極をそれぞれ形成し、前記イオン注入工程を行った後に、活性化工程をさらに行って、前記ソース電極及び前記ドレイン電極内のドーパントを活性化させる。
（７）本発明は、少なくともゲート電極絶縁層を備え、前記ゲート電極絶縁層は、少なくとも３層の誘電層による複合絶縁層であり、各層の誘電層の緊密度が製造過程で形成される順に従って大きくなる低温ポリシリコン薄膜トランジスタをさらに提供する。
（８）本発明の第（７）項の適切な実施形態において、前記ゲート電極絶縁層は、第１の誘電層、第２の誘電層及び第３の誘電層によって構成され、前記第１の誘電層はＳｉＯ２であり、前記第２の誘電層はＳｉＯＮであり、前記第３の誘電層はＳｉＮｘである。
（９）本発明の第（７）項または第（８）項の適切な実施形態において、前記第１の誘電層の厚さは、前記第２の誘電層の厚さ及び前記第３の誘電層の厚さよりも大きい。
（１０）本発明の第（７）項〜第（９）項のうちいずれか１項の適切な実施形態において、前記第１の誘電層のＳｉＯ２膜の厚さ範囲は１０００〜１５００オングストロームであり、前記第２の誘電層のＳｉＯＮ膜の厚さ範囲は１００〜１０００オングストロームであり、前記第３の誘電層のＳｉＮｘ膜の厚さ範囲は１００〜５００オングストロームである。
従来技術と比べれば、本発明の１つまたは複数の実施例は以下のようなメリットがある。本発明において、複合絶縁層における各層の緊密度を考えることにより、本発明の製造方法によって製造された低温ポリシリコン薄膜トランジスタの各層の表面接触特性及び薄膜連続性を向上させることができる。さらに、複合絶縁層における各層の厚さを考えることにより、寄生容量を効果的に低下させてトランジスタの応答率を向上させることができる。
本発明の他の特徴及びメリットは、後述の明細書で説明によって自明になる、または、本発明の実施から了解することができる。本発明の他の目的及び他のメリットは、明細書、特許請求の範囲及び図面に指摘された構成により実現かつ獲得することができる。
図面は、本発明を容易に理解させるための明細書の一部分であり、かつ本発明の実施例と共に本発明を解釈するためのものであり、本発明を限定するためのものではない。
従来技術における低温ポリシリコン薄膜トランジスタの部分的構造の例示図である。 本発明の実施例に係る低温ポリシリコン薄膜トランジスタの製造方法のフローチャートである。 本発明の実施例に係る低温ポリシリコン薄膜トランジスタの部分的構造の例示図である。
以下、本発明の目的、技術事項及びメリットをより明確にするために、図面を参照しながら本発明をより詳細に説明する。
図２は、本発明の実施例に係る低温ポリシリコン薄膜トランジスタの製造方法のフローチャートであり、以下、図２と図３とを併せて参照しながら低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ）の製造方法の各ステップを説明する。
ステップＳ２１０では、絶縁基板１０１を提供し、該絶縁基板１０１の緩衝（buffer）層１０２上に少なくともポリシリコン（ＬＴＰＳ）層を形成し、該ポリシリコン層の表面には、所属するＬＴＰＳ ＴＦＴのソース領域１０３、ドレイン領域１０４及びチャネル領域１１１を有する。
前記絶縁基板１０１は、ガラス基板または石英基板であり、buffer層１０２は、ＰＥＣＶＤによって絶縁基板１０１上に形成されたＳｉＯ２である。
また、ポリシリコン層を形成するステップには、以下のような工程をさらに含まれる。まずは、スパッタリング工程によって前記絶縁基板１０１の表面にアモルファスシリコン層（ａ‐Ｓｉ）を形成し、次には、アニーリング工程によって前記ａ‐Ｓｉ層を再結晶させて前記ポリシリコン層を形成する。前記アニーリング工程は、エキシマレーザアニーリング工程を含む。
ステップＳ２２０では、第１のＰＥＣＶＤ工程、第２のＰＥＣＶＤ工程及び第３のＰＥＣＶＤ工程を順次に行って、前記チャネル領域１１１上に第１の誘電層１０５、第２の誘電層１０６及び第３の誘電層１０７を順次に形成し、上述の３層の誘電層は複合ゲート電極絶縁（ＧＩと略称）層を構成し、各層の誘電層の緊密度は、製造過程で形成される順に従って大きくなる、即ち、第１の誘電層１０５＜第２の誘電層１０６＜第３の誘電層１０７である。
具体的には、まずは、第１のＰＥＣＶＤ工程によってポリシリコン層の表面に第１の誘電層１０５を沈積させ、次には、第２のＰＥＣＶＤ工程によって前記第１の誘電層１０５上に第２の誘電層１０６を沈積させ、その後には、第３のＰＥＣＶＤ工程によって第２の誘電層１０６上に第３の誘電層１０７を沈積させる。
前記複合ＧＩ層のＰＥＣＶＤ工程は、単一ウエハ式の反応装置（single wafer reactor）内で連続的に行われる。
そして、前記複合ＧＩ層の第１の誘電層１０５がＳｉＯ２であり、第２の誘電層１０６がＳｉＯＮであり、第３の誘電層１０７がＳｉＮｘであることが好ましい。前記複合ＧＩ層における第１の誘電層１０５と前記緩衝層１０２とのＳｉＯ２は、ＬＴＰＳとの界面特性を改善するためのものであり、前記複合ＧＩ層における第３の誘電層１０７のＳｉＮｘは、水蒸気及び金属イオンを阻止するためのものであり、第２の誘電層１０６のＳｉＯＮは、第１の誘電層１０５と第３の誘電層１０７との界面接触連続性を改善するためのものとして作用する（緊密度：ＳｉＮｘ＞ＳｉＯＮ＞ＳｉＯ２）。
このように、上記した３層の誘電層によって構成された複合ゲート電極絶縁層は、自身と低温ポリシリコンとの間の接触性を改善しかつ水蒸気及び金属イオンが低温ポリシリコンの界面及び内部へ進入されることを防止するとともに、表面接触特性及び薄膜連続性も向上させることができる。
もちろん、本実施例は１つの例示にすぎず、前記複合ゲート電極絶縁層は、例えば４層または５層のような多層に形成することもできる。即ち、当業者が例えば４回または５回のＰＥＣＶＤによって４層または５層のような多層の誘電層を形成することができる。また、前記複合ゲート電極絶縁層の各誘電層の緊密度の関係を、製造過程で形成される順に従って大きくすることに注意する必要がある。
また、第１の誘電層１０５の厚さが第２の誘電層１０６の厚さ及び第３の誘電層１０７の厚さよりも遥かに大きいことにより、寄生容量を効果的に低下させることができる。第１の誘電層のＳｉＯ２膜の厚さは１０００〜１５００オングストロームであり、第２の誘電層のＳｉＯＮ膜の厚さは１００〜１０００オングストロームであり、第３の誘電層のＳｉＮｘ膜の厚さは１００〜５００オングストロームであることが好ましい。
ステップＳ２３０では、前記複合ＧＩ層上にゲート電極（Gate）１０８を形成する。
前記ゲート電極の材料は、タングステン、クロム、アルミニウム、モリブデンや銅であることが好ましい。
ステップ２４０では、前記ゲート電極１０８をマスクとするイオン注入工程を行って、ビアホール１１０を介して前記ソース領域１０３及びドレイン領域１０４内の前記ポリシリコンにソース電極及びドレイン電極をそれぞれ形成する。
ステップＳ２５０では、活性化工程によって前記ソース電極及びドレイン電極内のドーパントを活性化させる。
最後には、ＰＥＣＶＤ工程をもう１回行って不活性化層を形成する。該不活性化層は、ＳｉＯまたはＳｉＮｘであることができる。
上記の製造流れによれば、最終的に図３に示したような低温ポリシリコン薄膜トランジスタの構造が形成される。
よって、本発明は、複合絶縁層における各層の緊密度を考えることにより、本発明の製造方法によって製造された低温ポリシリコン薄膜トランジスタの各層の表面接触特性及び薄膜連続性を向上させることができる。さらに、複合絶縁層における各層の厚さを考えることにより、寄生容量を効果的に低下させてトランジスタの応答率を向上させることができる。つまり、ＧＩ成膜の品質を改善することで、低温ポリシリコン薄膜トランジスタの電気特性及び信頼度を向上させる。
上記したものは、本発明の最適の実施例にすぎず、本発明を限定するためのものではない。この発明の要旨を逸脱しない範囲での設計の変更等があってもこの発明に含まれることは勿論である。また、本発明の保護範囲は、特許の請求範囲の記載を基準とすべきである。

Claims (10)

  1. 絶縁基板を提供するステップと、
    前記絶縁基板の緩衝層上に少なくとも、表面に所属する低温ポリシリコン薄膜トランジスタのソース領域、ドレイン領域及びチャネル領域有するポリシリコン層を形成するステップと、
    少なくとも３回のＰＥＣＶＤ工程を順次に行って、前記チャネル領域上に少なくとも３層の誘電層を順次に形成して複合ゲート電極絶縁層を構成し、各層の誘電層の緊密度が製造過程で形成される順に従って大きくなるステップと、
    前記複合ゲート電極絶縁層上にゲート電極を形成するステップとを含むことを特徴とする低温ポリシリコン薄膜トランジスタの製造方法。
  2. 前記複合ゲート電極絶縁層は、第１の誘電層、第２の誘電層及び第３の誘電層によって構成され、前記第１の誘電層はＳｉＯ２であり、前記第２の誘電層はＳｉＯＮであり、前記第３の誘電層はＳｉＮｘであることを特徴とする請求項１に記載の低温ポリシリコン薄膜トランジスタの製造方法。
  3. 前記第１の誘電層の厚さは、前記第２の誘電層の厚さ及び前記第３の誘電層の厚さよりも大きいことを特徴とする請求項２に記載の低温ポリシリコン薄膜トランジスタの製造方法。
  4. 前記第１の誘電層のＳｉＯ２膜の厚さ範囲は１０００〜１５００オングストロームであり、前記第２の誘電層のＳｉＯＮ膜の厚さ範囲は１００〜１０００オングストロームであり、前記第３の誘電層のＳｉＮｘ膜の厚さ範囲は１００〜５００オングストロームであることを特徴とする請求項３に記載の低温ポリシリコン薄膜トランジスタの製造方法。
  5. 前記ポリシリコン層を形成するステップは、
    スパッタリング工程によって前記絶縁基板の表面にアモルファスシリコン層を形成する工程と、
    アニーリング工程によって前記アモルファスシリコン層を再結晶させて前記ポリシリコン層を形成する工程と、を含み、
    前記アニーリング工程は、エキシマレーザアニーリング工程を含むことを特徴とする請求項１に記載の低温ポリシリコン薄膜トランジスタの製造方法。
  6. 前記ゲート電極を形成した後に、前記ゲート電極をマスクとするイオン注入工程をさらに行って、前記ソース領域及び前記ドレイン領域内の前記ポリシリコンにソース電極及びドレイン電極をそれぞれ形成し、
    前記イオン注入工程を行った後に、活性化工程をさらに行って、前記ソース電極及び前記ドレイン電極内のドーパントを活性化させることを特徴とする請求項１に記載の低温ポリシリコン薄膜トランジスタの製造方法。
  7. 少なくともゲート電極絶縁層を備え、
    前記ゲート電極絶縁層は、少なくとも３層の誘電層による複合絶縁層であり、各層の誘電層の緊密度は、製造過程で形成される順に従って大きくなることを特徴とする低温ポリシリコン薄膜トランジスタ。
  8. 前記ゲート電極絶縁層は、第１の誘電層、第２の誘電層及び第３の誘電層によって構成され、前記第１の誘電層はＳｉＯ２であり、前記第２の誘電層はＳｉＯＮであり、前記第３の誘電層はＳｉＮｘであることを特徴とする請求項７に記載の低温ポリシリコン薄膜トランジスタ。
  9. 前記第１の誘電層の厚さは、前記第２の誘電層の厚さ及び前記第３の誘電層の厚さよりも大きいことを特徴とする請求項８に記載の低温ポリシリコン薄膜トランジスタ。
  10. 前記第１の誘電層のＳｉＯ２膜の厚さ範囲は１０００〜１５００オングストロームであり、前記第２の誘電層のＳｉＯＮ膜の厚さ範囲は１００〜１０００オングストロームであり、前記第３の誘電層のＳｉＮｘ膜の厚さ範囲は１００〜５００オングストロームであることを特徴とする請求項９に記載の低温ポリシリコン薄膜トランジスタ。
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