JP2017228731A

JP2017228731A - 積層型電子部品

Info

Publication number: JP2017228731A
Application number: JP2016125652A
Authority: JP
Inventors: 信儀藤川; Nobuyoshi Fujikawa
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2016-06-24
Filing date: 2016-06-24
Publication date: 2017-12-28

Abstract

【課題】静電容量が高く、かつデラミネーションの発生し難い積層型電子部品を提供する。【解決手段】内部電極層７と、該内部電極層７を両面から挟むように配置されたセラミック層５とを有する電子部品本体１を備えており、内部電極層７は、膜状部７Ａと膜状部７Ａの表面７ｓに突出した凸部７Ｂとを有しており、凸部７Ｂは、山形状凸部７ａとともにネック部７ｂｂを介して結合したネック結合凸部７ｂを有し、セラミック層５中に埋入した状態にある。【選択図】図１

Description

本発明は、積層型電子部品に関する。

近年、積層セラミックコンデンサおよび積層型の圧電アクチュエータに代表される積層型電子部品は、電子機器の小型化および高性能化への対応のために、セラミック層および内部電極層の薄層化および多層化への要求がますます高まっている。

このような積層型電子部品では、セラミック層および内部電極層を薄層化するほどに、表面の凹凸が小さくなることから、アンカー効果の低下により層間での剥離現象（以下、デラミネーションという。）が発生しやすいものとなる。

このような課題に対して、以前より、内部電極層を形成するための導電性ペースト中にセラミック粉末を加え、焼成後の内部電極層中に、厚み方向に貫通する柱部材を形成することが提案されている（例えば、特許文献１を参照）。

特開２００３−７７７６１号公報

ところが、柱部材は、上述のように、内部電極層を厚み方向に貫通するものであることから、柱部材が占める領域は内部電極層の無い、いわゆる無電極部となる。このため、内部電極層中に柱部材を増やすほど、層間の剥離は抑えられるものの、内部電極層の面積の減少によって、静電容量の低下が大きくなってしまう。

従って、本発明は、静電容量が高く、かつデラミネーションの発生し難い積層型電子部品を提供することを目的とする。

本発明の積層型電子部品は、内部電極層と、該内部電極層を両面から挟むように配置されたセラミック層とを有する電子部品本体を備えている積層型電子部品において、前記内部電極層は、膜状部と該膜状部の表面に突出した凸部とを有しており、該凸部は、山形状凸部とともにネック結合凸部を有し、前記凸部は前記セラミック層中に埋入されている。

本発明によれば、静電容量が高く、かつデラミネーションの発生し難い積層型電子部品を得ることができる。

（ａ）は、本実施形態の積層型電子部品の一例を示す斜視図、（ｂ）は、（ａ）におけるＡ−Ａ線断面図、（ｃ）は、（ｂ）におけるＡ部を拡大した断面図、（ｄ）は、（ｃ）におけるＢ部を拡大した断面図である。

図１（ａ）は、本実施形態の積層型電子部品の一例を示す斜視図、（ｂ）は、（ａ）に
おけるＡ−Ａ線断面図、（ｃ）は、（ｂ）におけるＡ部を拡大した断面図、（ｄ）は、（ｃ）におけるＢ部を拡大した断面図である。

本実施形態の積層型電子部品は、電子部品本体１の両端部に外部電極３を有している。電子部品本体１は、セラミック層５と内部電極層７とが交互に複数積層されて構成されている。言い換えると、この電子部品本体１は、内部電極層７と、該内部電極層７を両面から挟むように配置されたセラミック層５とを有する構成となっている。図１（ｂ）ではセラミック層５と内部電極層７との積層状態を単純化して示しているが、この実施形態の積層型電子部品は、セラミック層５と内部電極層７とが数百層にも及ぶ積層体にも適用されるものである。セラミック層５は結晶粒子と粒界とから構成されている。

ここで、本実施形態の積層型電子部品を構成する内部電極層７は、膜状部７Ａ（図１（ｃ）に示した点線で囲った領域）と、その膜状部７Ａの表面７ｓからセラミック層５側へ突出した凸部７Ｂとを有する構成となっている。また、この内部電極層７を構成している凸部７Ｂは、山形状凸部７ａとともにネック結合凸部７ｂを有している。なお、ネック結合凸部７ｂは、膜状部７Ａに結合したネック部７ｂｂと、このネック部７ｂａの先端側に設けられた凸部本体７ｂａを有している。

山形状凸部７ａおよびネック結合凸部７ｂを含む凸部７Ｂは、セラミック層５中に埋入されている。つまり、凸部７Ｂは、セラミック層５に突き刺さり、そのまま埋め込まれた状態となっている。

ここで、ネック部７ｂｂとは、膜状部７Ａと凸部本体７ｂａとをつなぐ部位である。この場合、ネック部７ｂｂの幅Ｗｂｂは、凸部本体７ｂａの幅Ｗｂと同等かそれ以下である。また、山形状凸部７ａとは、凸部７Ｂとしての断面の形状が、図１（ｃ）に示すような山形状を基本的な形状とするが、これに限定されるものではなく、膜状部７Ａの表面付近の幅（ネック結合凸部７ｂのネック部７ｂｂに対応する位置）が先端側よりも大きい形状であれば不定形であっても良い。

山形状凸部７ａおよびネック結合凸部７ｂは、膜状部７Ａの表面７ｓにそれぞれ複数個形成されている。また、内部電極層７を構成している膜状部７Ａと凸部７Ｂとは同じ材質である。ここで、同じ材質とは、主成分の金属が同じであるという意味である。

本実施形態の積層型電子部品によれば、内部電極層７の表面７ｓに設けられている凸部７Ｂがセラミック層５中に入り込んだときに、内部電極層７が先細り状の山形状凸部７ａに加えて、ネック結合凸部７ｂを備えていることから、内部電極層７の凸部７Ｂが山形状凸部７ａだけの場合に比較してセラミック層５との接合強度を高めることができる。これにより電子部品本体１にデラミネーションが発生するのをより抑えることができる。これはネック結合凸部７ｂが膜状部７Ａ側にくびれた部分かもしくは同じ幅の部分（ネック部７ｂｂ）を有することから、ネック結合凸部７ｂの先端側の凸部本体７ｂａがセラミック層５中に埋め込まれ、セラミック層５内に固定されることによる。

なお、内部電極層７の凸部７Ｂがセラミック層５へ埋入している状態をセラミック層５側から見ると、凸部７Ｂに対応した部分が凹部５Ｂとなっており、さらに、この凹部５Ｂに隣接するかたちでセラミック層５側に凸部５Ａが形成されている。この場合、内部電極層７とセラミック層５との界面には空間が存在しないほど密着した状態にある。また、セラミック層５において凸部５Ａとなっている部分は、内部電極層７の凸部７Ｂを膜状部７Ａ側以外の３方向から取り囲むように形成されている。これにより凸部７Ｂのセラミック層５内への固着力が増し、内部電極層７とセラミック層５との間の接合強度を高めることができる。その結果、積層型電子部品のデラミネーションの抑制とともに耐電圧を高める
ことができる。

また、この積層型電子部品では、内部電極層７の本体である膜状部７Ａの表面に突出した凸部７Ｂにより内部電極層７とセラミック層５との間の表面積（断面では周縁部の長さ）が増加した分だけ、内部電極層７が凸部７Ｂを有しない場合に比較して表面積が大きくなる。これにより積層型電子部品の静電容量を高めることができる。

ここで、山形状凸部７ａおよびネック結合凸部７ｂは、膜状部７Ａの表面７ｓからの高さｈが膜状部７Ａの平均厚みｔの１／５以上を有している。この場合、山形状凸部７ａおよびネック結合凸部７ｂの膜状部７Ａの表面７ｓからの高さｈとしては、膜状部７Ａの平均厚みｔの１／４以上であるのが良い。

山形状凸部７ａおよびネック結合凸部７ｂの膜状部７Ａの表面７ｓからの高さｈが高いほど、山形状凸部７ａおよびネック結合凸部７ｂのセラミック層５中への埋め込まれる割合が大きくなるため、セラミック層５と内部電極層７との間の接合強度を高めることができる。また、耐電圧を高めることができる。さらには、山形状凸部７ａおよびネック結合凸部７ｂの膜状部７Ａの表面７ｓからの高さｈが高いと、内部電極層７の表面積も増えることになるため静電容量も高めることができる。

なお、内部電極層７を構成する膜状部７Ａの表面７ｓに凸部７Ｂを有する場合、凸部７Ｂを含む内部電極層７の平均の表面粗さＲｍａｘは、内部電極層７の表面７ｓの中で、凸部７Ｂを除いた領域（符号７Ｃ）の平均の表面粗さＲｍａｘよりも大きいものとなっている。この場合、凸部７Ｂを含む内部電極層７の平均の表面粗さＲｍａｘは、凸部７Ｂを除いた領域（７Ｃ）の平均の表面粗さＲｍａｘの２倍以上であるのが良い。

内部電極層７の表面７ｓにおける凸部７Ｂの割合は、電子部品本体１を縦断面視したときの内部電極層７の長さＬに対する凸部７Ｂの幅ＷＢの総和ＷＢｔの割合として０．５Ｌ以上であるのが良い。

また、内部電極層７の表面７ｓにおける山形状凸部７ａの割合は、電子部品本体１を縦断面視したときの内部電極層７の長さＬに対する山形状凸部７ａの幅Ｗａの総和Ｗａｔの割合として０．４Ｌ以上であるのが良い。

さらに、内部電極層７の表面７ｓにおけるネック結合凸部７ｂの割合は、電子部品本体１を縦断面視したときの内部電極層７の長さＬに対するネック結合凸部７ｂの幅Ｗｂの総和Ｗｂｔの割合として０．０５Ｌ以上であるのが良い。

またさらに、内部電極層７内に柱部材１１を有していても良い。ここで、柱状部材１１とは、内部電極層７を厚み方向に貫通し、内部電極層７を両面から挟んでいるセラミック層５を連結しているセラミック粒子または複数のセラミック粒子が粒界を介して結合した焼結体のことである。この場合、柱部材１１の割合としては、電子部品本体１を縦断面視したときに、内部電極層７の長さＬに対して、柱部材１１の幅Ｗｈの総和Ｗｈｔの割合が０．０５Ｌ以上０．１Ｌ以下であるのが良い。

内部電極層７に存在する凸部７Ｂの割合は、電子部品本体１を所定の範囲で縦断面視したときに、単位面積内に見られる内部電極層７の両面に存在する凸部７Ｂの幅ＷＢの総和ＷＢｔをその内部電極層７の長さＬで除して求める。ここで、凸部７Ｂの幅ＷＢの総和ＷＢｔは、山形状凸部７ａの幅Ｗａの総和Ｗａｔとネック結合凸部７ｂの幅Ｗｂの総和Ｗｂｔとを合わせたものである。

内部電極層７に存在する山形状凸部７ａの割合は、電子部品本体１を所定の範囲で縦断面視したときに、単位面積内に見られる内部電極層７の両面に存在する山形状凸部７ａの幅Ｗａの総和Ｗａｔをその内部電極層７の長さＬで除して求める。ここで、山形状凸部７ａの幅Ｗａは、山形状凸部７ａの膜状部７Ａ側の根元部分の幅とする。

内部電極層７に存在するネック結合凸部７ｂの割合は、電子部品本体１を所定の範囲で縦断面視したときに、単位面積内に見られる内部電極層７の両面に存在するネック結合凸部７ｂの幅Ｗｂの総和Ｗｂｔをその内部電極層７の長さＬで除して求める。なお、ネック結合凸部７ｂの幅Ｗｂは凸部本体７ｂａの最大幅とする。

ここで、電子部品本体１を縦断面視したときの内部電極層７の長さＬとは、例えば、電子顕微鏡観察して得られた写真に映し出された領域を単位面積としたときに、セラミック層５との積層面に平行な方向の長さのことを言う。この場合、内部電極層７の長さＬを図る位置としては、内部電極層７の厚み方向の中央部とする。なお、凸部７Ｂ（山形状凸部７ａおよびネック結合凸部７ｂ）は、通常、内部電極層７の両面に存在するため、内部電極層７の長さＬは、セラミック層５との積層面に平行な方向の長さの２倍とする。さらには、評価する内部電極層７が複数ある場合には、その層数を掛けた長さとなる。

内部電極層７を構成する膜状部７ａの平均厚みｔも内部電極層７の長さＬを求めるために撮影した写真から求められる。この場合、撮影した写真に見られる内部電極層７の上面側および下面側のそれぞれにおいて、凸部７Ｂの根元部分となる位置を概略結ぶ直線を引き、上面側および下面側にそれぞれ引いた直線間の幅を平均厚みｔとする。この場合、測定する箇所は内部電極層７の長さ方向に等間隔に３〜５箇所とし、平均厚みｔは、各々測定した値の平均値から求める。

ここで、積層型電子部品内に形成された凸部７Ｂおよび柱部材１１の有無およびその割合は、例えば、以下のような方法を用いて作製された試料から求める。

まず、積層型電子部品を研磨して、図１（ｂ）に示すような断面を露出させる。次いで、その試料を塩化第２銅水溶液に浸漬することにより内部電極層７を溶解させて、内部電極層７の部分を除いて空洞化させる。こうして、図１（ｃ）に示すような、セラミック層５の断面が露出した試料を得ることができる。

次に、得られた試料を走査型電子顕微鏡を用いて観察し、写真を撮影する。観察する際の倍率としては、セラミック層５および内部電極層７の厚みにも因るが、例えば、３０００〜７０００倍で撮影した写真（面積：約２５μｍ×約２５μｍ）を用いる。この場合には、撮影した写真内には内部電極層７が２〜４層存在するが、この範囲において、まず、セラミック層５との界面に平行な方向の長さを内部電極層７の長さＬとして測定する。この場合、測定する場所は、内部電極層７が存在していた領域の厚み方向の中央部とする。

次に、内部電極層７の長さＬに対する、凸部７Ｂの幅ＷＢの総和ＷＢｔの割合ＷＢｔ／Ｌ、山形状凸部７ａの幅Ｗａの総和Ｗａｔの割合Ｗａｔ／Ｌ、ネック結合凸部７ｂの幅Ｗｂの総和Ｗｂｔ／Ｌをそれぞれ測定し、平均値を求める。また、柱部材１１の幅Ｗｈの総和Ｗｈｔの割合Ｗｈｔ／Ｌも求める。

次に、本実施形態の積層型電子部品の製造方法について説明する。この積層型電子部品は、内部電極層７を形成するための導体ペーストの金属成分として、主材であるニッケル粉末に、ニッケル粉末の表面にチタン酸バリウム（ＢＴ）をコートしたＢＴ被覆粉末を添加した混合粉末を用いる以外は、慣用的な方法を基にして製造することができる。この場合、ニッケル粉末としては、粒径の平均値を中心にして０．５桁ほどの範囲に広がった粒
度分布を有するものを用いる。ＢＴ被覆粉末は、チタン成分およびバリウム成分を溶解させた溶液中にニッケル粉末を分散させた上で、ニッケル粉末の表面にチタンおよびバリウムが化合した複合酸化物を析出させて形成する方法により得ることができる。こうして調製されたＢＴ被覆粉末はニッケル粉末よりも焼結し難くなることから、内部電極層７の表面７ｓにネック結合凸部７ｂを含む凸部７Ｂを形成することができる。ネック結合凸部７ｂを多く形成する場合には、例えば、ニッケル粉末に対してＢＴ被覆粉末の割合を増やすようにする。

以下、積層型電子部品の例としてコンデンサを具体的に作製し、誘電特性の評価を行った。まず、原料粉末として、純度が９９．９％であり、粒度分布の範囲が０．０５〜０．２μｍ、平均粒径（Ｄ５０）が０．０９μｍ、Ｂａ／Ｔｉのモル比が１．００５のチタン酸バリウム粉末を準備した。これに以下の成分を添加して誘電体粉末を調製した。誘電体粉末の組成は、チタン酸バリウム粉末１００モルに対して、Ｖ_２Ｏ_５粉末を０．０５モル、ＭｇＯ粉末を０．７モル、希土類元素（Ｄｙ_２Ｏ_３）の酸化物粉末を０．４モル、ＭｎＣＯ_３粉末を０．２モルとし、さらにＳｉＯ_２を含む焼結助剤をチタン酸バリウム粉末１００質量部に対して１質量部添加したものとした。

次に、得られた誘電体粉末を、ポリビニルブチラール樹脂と、トルエンおよびアルコールの混合溶媒中に投入し、直径１ｍｍのジルコニアボールを用いて湿式混合してセラミックスラリを調製し、ドクターブレード法により厚み５μｍのセラミックグリーンシートを作製した。

次に、このセラミックグリーンシートの両方の表面に、Ｎｉを主成分とする導体ペーストを矩形状の内部電極パターンとなるように複数形成した。内部電極パターンを形成するための導体ペーストは、平均粒径が０．３μｍの金属成分１００質量部に対して、共材としてチタン酸バリウム粉末を１０質量％加えたものを用いた。ここで、金属成分には、ニッケル粉末に上記したＢＴ被覆粉末を混合した混合粉末を用いた。表１に示したＢＴ被覆粉末の含有量はニッケル粉末１００質量部に対する割合である。

次に、内部電極パターンを印刷したセラミックグリーンシートを２６０枚積層し、その上下面に内部電極パターンを印刷していないセラミックグリーンシートをそれぞれ２０枚積層し、プレス機を用いて温度６０℃、圧力１０^７Ｐａ、時間１０分の条件で密着させて積層体を作製し、しかる後、この積層体を、所定の寸法に切断して電子部品本体となる生の成形体を形成した。

次に、この生の成形体を大気中で脱バインダ処理した後、水素−窒素中、昇温速度を２０００℃／ｈとし、最高温度を１２００℃に設定して焼成を行い、電子部品本体を作製した。この焼成にはローラーハースキルンを用いた。

作製した電子部品本体について、続いて、最高温度を１０００℃に設定し、保持時間を５時間として、窒素雰囲気中にて再酸化処理を行った。この電子部品本体のサイズは、３．２ｍｍ×１．６ｍｍ×１．６ｍｍ、誘電体層の平均厚みは４．５μｍ、内部電極層の厚みは約１．２μｍであった。

次に、電子部品本体をバレル研磨した後、電子部品本体の両端部にＣｕ粉末とガラスとを含んだ外部電極ペーストを塗布し、８５０℃で焼き付けを行って外部電極を形成した。その後、電解バレル機を用いて、この外部電極の表面に、順にＮｉメッキ及びＳｎメッキを行い、積層型電子部品であるコンデンサを得た。

次に、作製したコンデンサについて以下の評価を行った。室温（２５℃）における静電容量はＬＣＲメータ（ヒューレットパッカード社製）を用いて、温度２５℃、周波数１．０ｋＨｚ、ＡＣ電圧を１．０Ｖ／μｍとして測定した。試料数は２０個とし、平均値を求めた。

耐電圧は、１０Ｖ／秒の速さで直流電圧を昇圧する方法を用いて測定した。この場合、しきい値電流は３０ｍＡとした。

デラミネーションの評価は、耐熱衝撃試験と同様の方法を用いて行った。具体的には、作製したコンデンサを、３０５℃（ΔＴ＝２８０℃）に加温した半田浴に約１秒間浸漬させた後、その外観を実体顕微鏡を用いて観察し、デラミネーションの有無を評価した。試料数は各温度１００個とした。

内部電極層の凸部および柱部材の有無およびその割合は、作製したコンデンサを研磨して、図１（ｂ）に示すような断面を露出させた試料を作製し、走査型電子顕微鏡を用いて撮影した写真（倍率：５０００倍）から求めた。この場合、まず、セラミック層に接している内部電極層の長さＬを測定した。次に、内部電極層の表面に形成された凸部の長さの総和の割合ＷＢｔ／Ｌ、山形状凸部の総和の割合Ｗａｔ／Ｌ、ネック結合凸部の総和の割合Ｗｂｔ／Ｌおよび柱部材の幅の総和の割合Ｗｈｔ／Ｌをそれぞれ求めた。

作製した試料の内部電極層はいずれも凸部を有するものであった。凸部の膜状部の表面からの高さは内部電極層の平均厚みの１／４以上であった。また、内部電極層の表面に形成された凸部の領域の表面粗さ（Ｒｍａｘ）は凸部以外の領域の表面粗さ（Ｒｍａｘ）よりも３倍ほど大きいものであった。また、内部電極層の表面に凸部の割合を増やした試料（試料Ｎｏ．２〜５）は、柱部材の幅の割合（Ｗｈ／Ｌ）が次第に低下するものとなっていた。

比較例として、ＢＴ被覆粉末を含ませなかった導体ペーストを用いたコンデンサを上記と同様の方法により作製し、評価を行った。

表１の結果から明らかなように、内部電極層の表面に、凸部として、山形状凸部とともにネック結合凸部を有する試料（試料Ｎｏ．２〜５）は、内部電極層の表面にネック結合凸部を有しない試料（試料Ｎｏ．１）に比べて、静電容量が高く、デラミネーションの発生個数が少なかった。また、耐電圧が高かった。

また、凸部の幅の総和の割合（ＷＢｔ／Ｌ）が０．５Ｌ以上である試料（試料Ｎｏ．３〜５）の中で、ネック結合凸部の幅の総和の割合（Ｗｂ／Ｌ）が０．０５Ｌ以上である試料（試料Ｎｏ．４、５）は、デラミネーションが１００個中１個以下、静電容量が４．５
２μＦ以上、耐電圧が４２５Ｖ以上であった。

１電子部品本体
３外部電極
５セラミック層
７内部電極層
７Ａ膜状部
７Ｂ凸部
７ａ山形状凸部
７ｂネック結合凸部
７ｓ内部電極層の表面
１１柱部材

Claims

内部電極層と、該内部電極層を両面から挟むように配置されたセラミック層とを有する電子部品本体を備えている積層型電子部品において、前記内部電極層は、膜状部と該膜状部の表面に突出した凸部とを有しており、該凸部は、山形状凸部とともにネック結合凸部を有し、前記凸部は前記セラミック層中に埋入されていることを特徴とする積層型電子部品。
前記山形状凸部および前記ネック結合凸部の前記膜状部の表面からの高さが、前記膜状部の平均厚みの１／４以上であることを特徴とする請求項１に記載の積層型電子部品。
前記電子部品本体を縦断面視したときに、前記内部電極層の長さＬに対して、前記凸部の幅の総和の割合が０．５Ｌ以上であることを特徴とする請求項１または２に記載の積層型電子部品。
前記電子部品本体を縦断面視したときに、前記内部電極層の長さＬに対して、前記ネック結合凸部の幅の総和の割合が０．０５Ｌ以上であることを特徴とする請求項３に記載の積層型電子部品。
前記内部電極層は、さらに、柱部材を有していることを特徴とする請求項１乃至４のうちいずれかに記載の積層型電子部品。
前記電子部品本体を縦断面視したときに、前記内部電極層の長さＬに対して、前記柱部材の幅の総和の割合が０．１Ｌ以下であることを特徴とする請求項５に記載の積層型電子部品。