JP2017174945A - 積層型電子部品 - Google Patents

Abstract

【課題】 静電容量が高く、かつデラミネーションの発生し難い積層型電子部品を提供する。【解決手段】 内部電極層７と、該内部電極層７を両面から挟むように配置されたセラミック層５とを有する電子部品本体１を備えており、電子部品本体１を縦断面視したときの単位面積内に見られるセラミック層５の長さをＬとしたときに、内部電極層７を厚み方向に貫通するセラミック製の柱部材１１の幅の総和の割合０．１Ｌ以下であり、セラミック層５は、その表面５ａに、該セラミック層５を構成する結晶粒子が突き出て構成された複数の凸部１３ａとその間の凹部１３ｂとで形成された凹凸部１３を複数有している。【選択図】図１

Description

本発明は、積層型電子部品に関する。

近年、積層セラミックコンデンサおよび積層型の圧電アクチュエータに代表される積層型電子部品は、電子機器の小型化および高性能化への対応のために、セラミック層および内部電極層の薄層化および多層化への要求がますます高まっている。

このような積層型電子部品では、セラミック層および内部電極層を薄層化するほどに、表面の凹凸が小さくなることから、アンカー効果の低下により層間での剥離現象（以下、デラミネーションという。）が発生しやすいものとなる。

このような課題に対して、以前より、内部電極層を形成するための導電性ペースト中にセラミック粉末を加え、焼成後の内部電極層中に、厚み方向に貫通する柱部材を形成することが提案されている（例えば、特許文献１を参照）。

特開２００３−７７７６１号公報

ところが、柱部材は、上述のように、内部電極層を厚み方向に貫通するものであることから、柱部材が占める領域は内部電極層の無い、いわゆる無電極部となる。このため、内部電極層中に柱部材を増やすほど、層間の剥離は抑えられるものの、内部電極層の導体部分の面積の減少によって、静電容量の低下が大きくなってしまう。

従って、本発明は、静電容量が高く、かつデラミネーションの発生し難い積層型電子部品を提供することを目的とする。

本発明の積層型電子部品は、内部電極層と、該内部電極層を両面から挟むように配置されたセラミック層とを有する電子部品本体を備えている積層型電子部品において、前記電子部品本体を縦断面視したときの単位面積内に見られる前記セラミック層の長さをＬとしたときに、前記単位面積内に見られる前記内部電極層を厚み方向に貫通するセラミック製の柱部材の幅の総和の割合が０．１Ｌ以下であるとともに、前記セラミック層は、その表面に、該セラミック層を構成する結晶粒子が突き出て構成された複数の凸部とその間の凹部とで形成された凹凸部を複数有している。

本発明によれば、静電容量が高く、かつデラミネーションの発生し難い積層型電子部品を得ることができる。

（ａ）は、本実施形態の積層型電子部品の一例を示す斜視図、（ｂ）は、（ａ）におけるＡ−Ａ線断面図であり、（ｃ）は、（ｂ）におけるＡ部を拡大した断面図である。 図１（ｃ）の変形例であり、内部電極層の厚みが薄くなった状態での断面模式図である。

図１（ａ）は、本実施形態の積層型電子部品の一例を示す斜視図、（ｂ）は、（ａ）におけるＡ−Ａ線断面図であり、（ｃ）は、（ｂ）におけるＡ部を拡大した断面図である。なお、（ｃ）において、符号７ｎで示した部分は、便宜上、図中に示した符号がわかりやすいように、内部電極層を溶解して除去した状態を示している。

本実施形態の積層型電子部品は、電子部品本体１の両端部に外部電極３を有している。電子部品本体１は、セラミック層５と内部電極層７とが交互に複数積層されて構成されている。言い換えると、この電子部品本体１は、内部電極層７と、該内部電極層７を両面から挟むように配置されたセラミック層５とを有する構成となっている。図１（ｂ）ではセラミック層５と内部電極層７との積層状態を単純化して示しているが、この実施形態の積層型電子部品は、セラミック層５と内部電極層７とが数百層にも及ぶ積層体にも適用されるものである。セラミック層５は結晶粒子と粒界とから構成されている。

ここで、本実施形態の積層型電子部品は、電子部品本体１を縦断面視したときの単位面積内に見られるセラミック層５の長さをＬとしたときに、内部電極層７を厚みｔ方向に貫通するセラミック製の柱部材１１の幅の総和の割合が０．１Ｌ以下である。言い換えると、単位面積内に見られるそれぞれのセラミック層５の長さＬ_０の総和の長さをＬ（以下、セラミック層５の長さＬということがある）としたときに、内部電極層７を厚みｔ方向に貫通するセラミック製の柱部材１１の幅Ｗ_０の総和Ｗ（以下、柱部材１１の幅Ｗということがある）の比Ｗ／Ｌが０．１Ｌ以下である。

ここで、電子部品本体１を縦断面視したときの単位面積内に見られるセラミック層５の長さＬとは、内部電極層７を両面から挟むように配置されている２つのセラミック層５のうちの一方側の長さＬ_０を合わせた合計の長さのことである。

すなわち、観察する単位面積内には、通常、複数のセラミック層５と複数の内部電極層７とが交互に積層されているため、電子部品本体１を縦断面視したときの単位面積内に見られるセラミック層５の長さＬとは、内部電極層７の一方側に配置されているセラミック層５の長さＬ_０を合計した長さのことである。例えば、内部電極層７とセラミック層５とが交互に積層されて、それぞれ２層、計４層となっている場合には、それぞれの内部電極層７の上側に積層された２層のセラミック層５の長さＬ_０を合わせた合計の長さが、電子部品本体１を縦断面視したときの単位面積内に見られるセラミック層５の長さＬとなる。なお、図１（ｃ）では、理解し易いように、１層の内部電極層７と、この内部電極層７を挟むように配置された２層のセラミック層５とを有する場合について示した。この場合には、Ｗ／ＬはＷ_０／Ｌ_０となる。

柱部材１１の幅Ｗ_０の総和Ｗについても、単位面積内に見られる複数の柱部材１１の幅Ｗ_０の総和のことである。例えば、単位面積内に２層の内部電極層７が存在する場合には、２層の内部電極層７に存在する柱部材１１の幅Ｗ_０の合計であり、例えば、２層の内部電極層７にそれぞれ１個の柱部材１１が存在する場合には、２個の柱部材１１の幅Ｗ_０の合計が、柱部材１１の幅Ｗ_０の総和Ｗとなる。

本実施形態の積層型電子部品によれば、まず、内部電極層７内において、これを貫通する柱部材１１の面積割合が低く、内部電極層７の有効面積が大きいことから、積層型電子部品が、例えば、積層セラミックコンデンサや積層型の圧電アクチュエータである場合には高い静電容量を得ることができる。

また、この積層型電子部品では、セラミック層５の表面５ａに、そのセラミック層５に由来する結晶粒子が突き出て構成された複数の凸部１３ａと、その間の凹部１３ｂと、で形成される凹凸部１３を複数有している。ここで、セラミック層５に由来する結晶粒子とは、セラミック層５を構成する結晶粒子がそのまま凹凸部１３を形成しているという意味である。

この積層型電子部品は、内部電極層７内を貫通する柱部材１１が少ない代わりに、セラミック層５の表面５ａから突き出た複数の凸部１３ａとその間の凹部１３ｂとで形成される凹凸部１３が内部電極層７に入り込んだ構造を有している。このため、凹凸部１３に基づくアンカー効果によって、セラミック層５と内部電極層７との間の接着強度が高まり、デラミネーションが発生する確率を小さくすることができる。

また、セラミック層５の表面５ａに凹凸部１３が形成されている場合には、セラミック層５の表面５ａに凹凸部１３が無い平坦な場合に比較して、セラミック層５の表面５ａの立体的形状としての面積が大きくなり、その分、内部電極層７との接触面積が増えることから静電容量を高めることができる。

ここで、柱状部材１１とは、内部電極層７を厚み方向に貫通し、内部電極層７を両面から挟んでいるセラミック層５を連結しているセラミック粒子または複数のセラミック粒子が粒界を介して結合した焼結体のことである。

凹凸部１３とは、セラミック層５の表面５ａから、そのセラミック層５に由来する複数の結晶粒子が近接して凸状に突き出ている部分のことを言う。すなわち、凹凸部１３は、セラミック層５に由来する結晶粒子が凸状に突き出ている部分を凸部１３ａとしたときに、凸部１３ａが２〜１０個ほど集まってできた部位のことである。この場合、凹凸部１３を構成している凸部１３ａは、内部電極層７を厚み方向に貫通しているわけではなく、凸部１３ａの先端は、内部電極層７の中で厚み方向の途中に止まった状態にある。凸部１３ａ間の凹んだ部分が凹部１３ｂとなる。

ここで、凹凸部１３について、さらに説明すると、凸部１３ａの高さｈ（セラミック層５の表面５ａからの高さｈ）は、内部電極層７の厚みｔの１／１０〜１／４である。また、近接している凸部１３ａの間隔は１μｍ以上３μｍ以下である。ここで、凸部１３ａの間隔は、近接している複数の凸部１３ａの先端同士を結ぶ距離とする。

また、凸部１３ａの１個の幅ｗ１としては０．０５〜１．３μｍである。また、凹凸部１３の幅ｗ２としては１〜８μｍである。さらに、凹凸部１３同士の間隔ｗ３は２〜１０μｍである。

なお、セラミック層５の長さＬに対する、柱部材の幅Ｗの割合Ｗ／Ｌが０．１Ｌよりも大きくなると、内部電極層７の面内に占める柱部材１１の面積が大きくなり、内部電極層７の有効面積の低下から静電容量が低下してしまう。

この積層型電子部品では、凹凸部１３の平均の表面粗さＲｍａｘが、セラミック層５の表面５ａの中で、凹凸部１３を除いた領域（５ａ）の平均の表面粗さＲｍａｘよりも大きいものとなっている。この場合、凹凸部１３の平均の表面粗さＲｍａｘは、凹凸部１３を除いた領域（５ａ）の平均の表面粗さＲｍａｘの２倍以上である。

ここで、積層型電子部品内に形成された柱状部材１１および凹凸部１３の有無およびその割合は、例えば、以下のような方法を用いて作製された試料から求める。

まず、積層型電子部品を研磨して、図１（ｂ）に示すような断面を露出させる。次いで、その試料を塩化第２銅水溶液に浸漬することにより内部電極層７を溶解させて、内部電極層７の部分を除いて空洞化させる。こうして、図１（ｃ）に示すような、セラミック層５の断面が露出した試料を得ることができる。

次に、得られた試料を走査型電子顕微鏡を用いて観察し、写真を撮影する。観察する際の倍率としては、セラミック層５および内部電極層７の厚みにも因るが、例えば、３０００〜７０００倍で撮影した写真（面積：約２５μｍ×約２５μｍ）を用いる場合には、撮影した写真内に内部電極層７は４〜７層となる。この範囲において、まず、内部電極層７に接している複数のセラミック層５の長さＬ_０を測定し、合計してセラミック層５の長さＬを求める。この場合、内部電極層７を両面から挟むように配置されている２つのセラミック層５のうちの一方側のみ測定し、合計した長さがセラミック層５の長さＬとなる。

次に、セラミック層５の長さＬに対する、柱部材の幅Ｗの割合Ｗ／Ｌ、凸部１３ａの高さｈ（セラミック層５の表面５ａからの高さｈ）、近接している凸部１３ａの間隔ｗ１、凹凸部１３の幅ｗ２および凹凸部１３同士の間隔ｗ３をそれぞれ測定し、平均値を求める。

また、この積層型電子部品では、凹凸部１３の幅ｗ２を合わせた総和の長さが、電子部品本体１を縦断面視したときの単位面積内に見られるセラミック層５の長さをＬとしたときに、０．４Ｌ以上であるのが良い。この場合、凹凸部１３の幅ｗ２を合わせた総和の長さについても、セラミック層５の長さＬを測定した一方の表面５ａ側に形成されている凹凸部１３の幅ｗ２を測定する。

さらには、凹凸部１３同士は内部電極層７を挟んだ対面で部分的にでも重なっている方が良い。対面間で重なっている凹凸部１３の個数割合としては、電子部品本体１を縦断面視したときの単位面積内において、セラミック層５の片方に在る（内部電極層７の一方側に形成されている）凹凸部１３の個数に対する個数割合で５０％以上、特に、７０％以上であるのが良い。

図２は、図１（ｃ）の変形例であり、内部電極層の厚みが薄くなった状態での断面模式図である。２つのセラミック層５が１枚の内部電極層７を挟んで対面に位置し、凹凸部１３が内部電極層７を介して向かい合っている状態の中では、凸部１３ａおよび凹部１３ｂが、内部電極層７を挟んで噛合するように配置されているのが良い。

凸部１３ａおよび凹部１３ｂが内部電極層７を挟んで噛合するように配置されていると、内部電極層７の中で、例えば、凸部１３ａの高さｈよりも薄い部分が存在しても、凸部１３ａ同士が内部電極層７の厚み方向で接触する確率が低くなる。

つまり、内部電極層７を挟んで凹凸部１３同士が噛合する部分では、内部電極層７の有効面積の低下がほとんど無いことから、高い静電容量を得ることができる。

また、このような場合には、凸部１３ａが内部電極層７の厚みｔに対して進入している割合が大きいことから、凹凸部１３によるアンカー効果が高まり、セラミック層５と内部電極層７との間でデラミネーションが発生する確率をさらに小さくすることができる。

なお、内部電極層７を挟んで凹凸部１３同士が部分的にでも噛合している割合としては、例えば、凹凸部１３の個数として多い方が良いが、後述する実施例から、電子部品本体１を縦断面視したときの単位面積内の個数割合で１０％以上であるのが良い。この場合、
内部電極層７の平均厚みｔに対する凸部１３ａの平均の高さｈの比としては、０．２〜０．７が好適な範囲となる。より具体的には、内部電極層７の平均厚みｔが０．３〜０．８μｍ、凸部１３ａに高さｈが０．２〜０．５μｍであるのが良い。

なお、内部電極層７を挟んで凹凸部１３同士が部分的に噛合わさった状態は、セラミックペーストの印刷精度および積層時の位置合わせ精度を、通常公差の１／２に調整することによって変化させる。

また、凹凸部１３は、内部電極層７を両面から挟むように配置された２つセラミック層５の対向する両方の面に設けられているのが良いが、片面だけに設けられていても良く、この場合にも静電容量の向上が図れると同時に、デラミネーションが発生する確率を低下させることができる。

次に、本実施形態の積層型電子部品の製造方法について説明する。本実施形態の積層型電子部品は、セラミックグリーンシートの両表面に凹凸部１３となる模様を形成しておく工程を加える以外は、慣用的な方法を基にして製造することができる。セラミックグリーンシートの両表面に凹凸部１３となる模様を形成しておく方法としては、例えば、セラミックグリーンシートの表面をサンドブラストなどにより荒らす方法、セラミックグリーンシートの表面に有機ビヒクルを印刷して、その表面を覆っている有機バインダを溶解させる方法、あるいはセラミックグリーンシートの表面にセラミックペーストを印刷して、その表面に部分的に盛り上り部を形成する方法などを挙げることができる。

以下、積層型電子部品の例としてコンデンサを具体的に作製し、誘電特性の評価を行った。まず、原料粉末として、純度が９９．９％であり、粒度分布の範囲が０．０５〜０．２μｍ、平均粒径（Ｄ５０）が０．０９μｍ、Ｂａ／Ｔｉのモル比が１．００５のチタン酸バリウム粉末を準備した。これに以下の成分を添加して誘電体粉末を調製した。誘電体粉末の組成は、チタン酸バリウム粉末１００モルに対して、Ｖ_２Ｏ_５粉末を０．０５モル、ＭｇＯ粉末を０．７モル、希土類元素（Ｄｙ_２Ｏ_３）の酸化物粉末を０．４モル、ＭｎＣＯ_３粉末を０．２モルとし、さらにＳｉＯ_２を含む焼結助剤をチタン酸バリウム粉末１００質量部に対して１質量部添加したものとした。

次に、得られた誘電体粉末を、ポリビニルブチラール樹脂と、トルエンおよびアルコールの混合溶媒中に投入し、直径１ｍｍのジルコニアボールを用いて湿式混合してセラミックスラリを調製し、ドクターブレード法により厚み２．６μｍのセラミックグリーンシートを作製した。

次に、このセラミックグリーンシートの両方の表面に、平均粒径が３０ｎｍのチタン酸バリウム粉末を含んだセラミックペーストを印刷した。凸部の間隔は、線径および開口率の異なる印刷用スクリーンを用いることによって調整した。また、凹凸部が内部電極層を挟んで噛合するように配置の割合を高くする場合には、セラミックペーストの印刷および積層の精度（公差）を、他の試料を作製する際の１／２に設定した。

次に、セラミックペーストを印刷したセラミックグリーンシートの表面に、Ｎｉを主成分とする導体ペーストを矩形状の内部電極パターンとなるように複数形成した。内部電極パターンを形成するための導体ペーストは、平均粒径が０．３μｍのＮｉ粉末１００質量部に対してチタン酸バリウム粉末を添加したものを用いた。

次に、内部電極パターンを印刷したセラミックグリーンシートを４００枚積層し、その上下面に内部電極パターンを印刷していないセラミックグリーンシートをそれぞれ２０枚
積層し、プレス機を用いて温度６０℃、圧力１０^７Ｐａ、時間１０分の条件で密着させて積層体を作製し、しかる後、この積層体を、所定の寸法に切断して電子部品本体となる生の成形体を形成した。

次に、この生の成形体を大気中で脱バインダ処理した後、水素−窒素中、昇温速度を２０００℃／ｈとし、最高温度を１２００℃に設定して焼成を行い、電子部品本体を作製した。この焼成にはローラーハースキルンを用いた。

作製した電子部品本体について、続いて、最高温度を１０００℃に設定し、保持時間を５時間として、窒素雰囲気中にて再酸化処理を行った。この電子部品本体のサイズは、２．０５ｍｍ×１．２８ｍｍ×１．２８ｍｍ、誘電体層の平均厚み（凸部１３ａを除いた表面５ａ間）は２μｍ、内部電極層の厚みは約０．７μｍ、内部電極層の１層の有効面積は１．７８ｍｍ^２であった。ここで有効面積とは、電子部品本体の異なる端面にそれぞれ露出するように、積層方向に交互に形成された内部電極層同士の重なる部分の面積のことである。

次に、電子部品本体をバレル研磨した後、電子部品本体の両端部にＣｕ粉末とガラスとを含んだ外部電極ペーストを塗布し、８５０℃で焼き付けを行って外部電極を形成した。その後、電解バレル機を用いて、この外部電極の表面に、順にＮｉメッキ及びＳｎメッキを行い、積層型電子部品であるコンデンサを得た。

次に、作製したコンデンサについて以下の評価を行った。室温（２５℃）における静電容量はＬＣＲメータ（ヒューレットパッカード社製）を用いて、温度２５℃、周波数１．０ｋＨｚ、ＡＣ電圧を１．０Ｖ／μｍとして測定した。試料数は２０個とし、平均値を求めた。

デラミネーションの評価は、耐熱衝撃試験と同様の方法を用いて行った。具体的には、作製したコンデンサを、３０５℃（ΔＴ＝２８０℃）および３２５℃（ΔＴ＝３００℃）に加温した半田浴に約１秒間浸漬させた後、その外観を実体顕微鏡を用いて観察し、デラミネーションの有無を評価した。試料数は各温度１００個とした。

柱状部材および凹凸部の有無およびその割合は、作製したコンデンサを研磨して、図１（ｂ）に示すような断面を露出させた試料を作製し、走査型電子顕微鏡を用いて撮影した写真（倍率：５０００倍）から求めた。

まず、内部電極層に接しているセラミック層の長さＬ（セラミック層の長さＬ_０の総和長さ）を測定した。この場合、内部電極層を両面から挟むように配置されている２つのセラミック層のうちの一方側のみの長さの総和を測定した。次に、セラミック層の長さＬに対する、柱部材の幅Ｗの比Ｗ／Ｌ、凸部の高さｈ（セラミック層５の表面からの高さｈ）、近接している凸部の間隔ｗ１、凹凸部の幅ｗ２および凹凸部同士の間隔ｗ３をそれぞれ測定し、平均値を求めた。

また、セラミック層の長さＬに対する凹凸部の幅ｗ２の総和の比（Σｗ２／Ｌ）を求めた。

さらに、観察した領域において、凹凸部が対面した位置にある個数割合、および対面している凹凸部の中で、対面で噛合している個数割合を求めた。

内部電極層が存在していた領域を介して対面している凹凸部の中で、対面で噛合している個数は、１箇所の凹凸部の幅（ｗ２）の１／２以上が噛み合わさった状態である箇所を
カウントした。

作製したセラミック層の表面に凹凸部を有する試料は、いずれも凹凸部の表面粗さ（Ｒｍａｘ）が凹凸部以外の領域の表面粗さ（Ｒｍａｘ）よりも大きかった。

比較例として、導体ペーストに含ませるセラミック粉末を１．５倍とし、柱部材の幅の比（Ｗ／Ｌ）を０．１５とした試料（試料Ｎｏ．１）および凹凸部を形成しなかった試料（試料Ｎｏ．２）を作製して、同様の評価を行った。

表１の結果から明らかなように、電子部品本体を縦断面視したときの単位面積内に見られるセラミック層の長さＬに対する、内部電極層を厚み方向に貫通するセラミック製の柱
部材の幅Ｗの比Ｗ／Ｌが０．１Ｌ以下であり、また、その断面に凹凸部を有するようにした試料（試料Ｎｏ．３〜１０）は、柱部材の幅Ｗの比（Ｗ／Ｌ）が０．１５の試料（試料Ｎｏ．１）に比較して、静電容量が大きく、また、凹凸部材を形成しなかった試料（試料Ｎｏ．２）に比較して、デラミネーションの発生個数が少なく、ΔＴ２８０℃において１００個中６個以下、ΔＴ３００℃においても１００個中１０個以下であった。

この中で、凹凸部を、内部電極層を両面から挟むように配置した２つのセラミック層の両側に設けた試料（試料Ｎｏ．３〜５、７〜１０）は、デラミネーションの発生個数が、ΔＴ２８０℃において１００個中５個以下、ΔＴ３００℃においても１００個中９個以下であった。

さらに、内部電極層を挟んで対面に位置している凹凸部の個数割合を７０％以上とした試料（試料Ｎｏ．３〜５、７〜９）は、デラミネーションの発生個数が、ΔＴ２８０℃において１００個中４個以下、ΔＴ３００℃においても１００個中９個以下であった。

またさらに、凹凸部の中で、それを構成する凸部および凹部が内部電極層を挟んで噛合するように配置されている割合が１０％の試料は、（試料Ｎｏ．４、５）は、デラミネーションの発生個数が、ΔＴ２８０℃において１００個中１個以下、ΔＴ３００℃においても１００個中４個以下であった。

１ 電子部品本体
３ 外部電極
５ セラミック層
５ａ （セラミック層の）表面
７ 内部電極層
１１ 柱部材
１３ 凹凸部
１３ａ 凸部
１３ｂ 凹部

Claims (5)

1. 内部電極層と、該内部電極層を両面から挟むように配置されたセラミック層とを有する電子部品本体を備えている積層型電子部品において、前記電子部品本体を縦断面視したときの単位面積内に見られる前記セラミック層の長さをＬとしたときに、前記単位面積内に見られる前記内部電極層を厚み方向に貫通するセラミック製の柱部材の幅の総和の割合が０．１Ｌ以下であるとともに、前記セラミック層は、その表面に、該セラミック層を構成する結晶粒子が突き出て構成された複数の凸部とその間の凹部とで形成された凹凸部を複数有していることを特徴とする積層型電子部品。
2. 前記凹凸部の平均の表面粗さは、前記凹凸部以外の前記セラミック層の表面の平均の表面粗さよりも大きいことを特徴とする請求項１に記載の積層型電子部品。
3. 前記単位面積内に見られる前記セラミック層の長さＬに対して、前記単位面積内に見られる前記凹凸部の幅の総和の割合が０．１１Ｌ以上であることを特徴とする請求項１または２に記載の積層型電子部品。
4. 前記単位面積内において、前記内部電極層を挟んで対面している前記凹凸部の個数割合が、前記セラミック層の片方に在る前記凹凸部の個数に対して、７０％以上であることを特徴とする請求項１乃至３のうちいずれかに記載の積層型電子部品。
5. 前記凹部および前記凸部は、前記内部電極層を挟んで噛合するように位置していることを特徴とする請求項１乃至４のうちいずれかに記載の積層型電子部品。