JP2013051276A

JP2013051276A - セラミック電子部品の製造方法

Info

Publication number: JP2013051276A
Application number: JP2011187595A
Authority: JP
Inventors: Shigeo Makita; 重雄蒔田; Sadanori Itaya; 貞範板谷
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2011-08-30
Filing date: 2011-08-30
Publication date: 2013-03-14
Also published as: KR20130024730A

Abstract

【課題】Ｃｕを含む内部電極を有するセラミック電子部品を好適に製造し得る方法を提供する。
【解決手段】セラミック素体１０と、セラミック素体１０内に配されており、Ｃｕを含む内部電極２５，２６とを有するセラミック電子部品１を製造する。内部電極２５，２６を有する生のセラミック素体２０を、ＣｕまたはＣｕを含む合金を配した状態で焼成することによりセラミック素体１０を得る。
【選択図】図４

Description

本発明は、セラミック電子部品の製造方法に関する。

従来、セラミックコンデンサ等のセラミック電子部品が広く使用されている。例えば特許文献１には、セラミック電子部品の製造方法として、Ｎｉ網の上で生のセラミック素体を焼成する方法が記載されている。

特開２００４-１０３８６３号公報

しかしながら、本発明者らは、鋭意研究の結果、Ｃｕを含む内部電極を有するセラミック電子部品を特許文献１に記載の製造方法により製造した場合、内部電極が破断（断線）し、それによって、静電容量やＱ値が低くなることを見出した。

本発明の目的は、Ｃｕを含む内部電極を有するセラミック電子部品を好適に製造し得る方法を提供することにある。

本発明に係るセラミック電子部品の製造方法は、セラミック素体と、セラミック素体内に配されており、Ｃｕを含む内部電極とを有するセラミック電子部品の製造方法に関する。本発明に係るセラミック電子部品の製造方法では、内部電極を有する生のセラミック素体を、周囲にＣｕまたはＣｕを含む合金を配した状態で焼成することによりセラミック素体を得る。

本発明に係るセラミック電子部品の製造方法のある特定の局面では、状態は、生のセラミック素体を、Ｃｕを含む部材の上に載置した状態である。

本発明に係るセラミック電子部品の製造方法の別の特定の局面では、Ｃｕを含む部材は、網である。

本発明に係るセラミック電子部品の製造方法の他の特定の局面では、網の開口率が、１４％〜５２％である。

本発明によれば、Ｃｕを含む内部電極を有するセラミック電子部品を好適に製造し得る方法を提供することができる。

本発明の一実施形態におけるセラミック電子部品１の略図的斜視図である。本発明の一実施形態におけるセラミック電子部品１の長さ方向及び厚み方向に沿った略図的断面図である。本発明の一実施形態におけるセラミック電子部品１の幅方向及び厚み方向に沿った略図的断面図である。生のセラミック素体を載置した網の模式的斜視図である。生のセラミック素体を載置した網の模式的断面図である。

以下、本発明を実施した好ましい形態の一例について説明する。但し、下記の実施形態は、単なる例示である。本発明は、下記の実施形態に何ら限定されない。

また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものであり、図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。

（セラミック電子部品１の構成）
図１は、本実施形態におけるセラミック電子部品１の略図的斜視図である。図２は、本実施形態におけるセラミック電子部品１の長さ方向及び厚み方向に沿った略図的断面図である。図３は、本実施形態におけるセラミック電子部品１の幅方向及び厚み方向に沿った略図的断面図である。まず、図１〜図３を参照しながら、本実施形態において製造するセラミック電子部品１の構成について説明する。

セラミック電子部品１は、直方体状のセラミック素体１０を備えている。セラミック素体１０は、長さ方向Ｌ及び幅方向Ｗに沿って延びる第１及び第２の主面１０ａ、１０ｂと、厚み方向Ｔ及び長さ方向Ｌに沿って延びる第１及び第２の側面１０ｃ、１０ｄと、厚み方向Ｔ及び幅方向Ｗに沿って延びる第１及び第２の端面１０ｅ、１０ｆを有する。

なお、本発明において、「直方体状」には、角部や稜線部が面取り状またはＲ面取り状である直方体が含まれるものとする。すなわち、「直方体状」の部材とは、第１及び第２の主面、第１及び第２の側面並びに第１及び第２の端面とを有する部材全般を意味する。また、主面、側面、端面の一部または全部に凹凸などが形成されていてもよい。

セラミック素体１０の寸法は、特に限定されない。セラミック素体１０の高さ寸法、長さ寸法及び幅寸法は、それぞれ、０．３ｍｍ以下、０．６ｍｍ以下、０．３ｍｍ以下程度とすることができる。

セラミック素体１０は、適宜のセラミックスからなる。セラミック素体１０を構成するセラミックスの種類は、所望するセラミック電子部品１の特性に応じて適宜選択することができる。

例えば、セラミック電子部品１が、コンデンサである場合は、セラミック素体１０を誘電体セラミックスにより形成することができる。誘電体セラミックスの具体例としては、例えば、ＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３、ＭｇＴｉＯ_３、ＭｇＴｉＯ_３−ＣａＴｉＯ_３、ＴｉＯ_２、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＢａＴｉＯ_３−Ｎｄ_２Ｏ_３−ＴｉＯ_２などが挙げられる。

例えば、セラミック電子部品１が、圧電部品である場合は、セラミック素体１０を圧電セラミックスにより形成することができる。圧電セラミックスの具体例としては、例えば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミックなどが挙げられる。

例えば、セラミック電子部品１が、サーミスタである場合は、セラミック素体１０を半導体セラミックスにより形成することができる。半導体セラミックスの具体例としては、例えば、スピネル系セラミックなどが挙げられる。

例えば、セラミック電子部品１が、インダクタである場合は、セラミック素体１０を磁性体セラミックスにより形成することができる。磁性体セラミックスの具体例としては、例えば、フェライトセラミックなどが挙げられる。

図２及び図３に示されるように、セラミック素体１０の内部には、略矩形状の複数の第１及び第２の内部電極２５，２６が厚み方向Ｔに沿って等間隔に交互に配置されている。第１及び第２の内部電極２５，２６のそれぞれは、第１及び第２の主面１０ａ、１０ｂと平行である。第１及び第２の内部電極２５，２６は、厚み方向Ｔにおいて、セラミック層１０ｇを介して、互いに対向している。

第１の内部電極２５は、第１の端面１０ｅに露出しており、第１及び第２の主面１０ａ、１０ｂ、第２の端面１０ｆ並びに第１及び第２の側面１０ｃ、１０ｄには露出していない。第２の内部電極２６は、第２の端面１０ｆに露出しており、第１及び第２の主面１０ａ、１０ｂ、第１の端面１０ｅ並びに第１及び第２の側面１０ｃ、１０ｄには露出していない。

第１及び第２の内部電極２５，２６は、Ｃｕを含む。第１及び第２の内部電極２５，２６は、Ｃｕにより構成されていてもよいし、Ｃｕを含む合金により構成されていてもよい。なお、Ｃｕを含む合金の具体例としては、例えば、Ｃｕ-Ｎｉ合金、Ｃｕ-Ａｇ合金等が挙げられる。

セラミック電子部品１は、第１及び第２の外部電極１３，１４を備えている。図２に示されるように、第１の外部電極１３は、第１の内部電極２５に接続されている。一方、第２の外部電極１４は、第２の内部電極２６に接続されている。

第１及び第２の外部電極１３，１４は、適宜の導電材料により構成することができる。また、第１及び第２の外部電極１３，１４は、複数の導電膜の積層体により構成されていてもよい。

（セラミック電子部品１の製造方法）
次に、セラミック電子部品１の製造方法の一例について説明する。

まず、上述した第１及び第２の内部電極２５，２６を有する生のセラミック素体２０を用意する。生のセラミック素体２０は、例えば以下の要領で作製することができる。すなわち、まず、内部電極２５，２６を構成するための導電層が表面上に形成されたセラミックグリーンシートを積層し、プレスすることにより、マザー積層体を作製する。その後、マザー積層体を切断することによって生のセラミック素体を得ることができる。

なお、バレル研磨等を施すことにより、生のセラミック素体の角部及び稜線部を丸めてもよい。

次に、生のセラミック素体２０の焼成を行うことにより、第１及び第２の内部電極２５，２６を内部に有するセラミック素体１０を作製する。本実施形態では、生のセラミック素体２０を、ＣｕまたはＣｕを含む合金を配した雰囲気下において焼成する。具体的には、図４及び図５に示すように、複数の生のセラミック素体２０を、Ｃｕを含む網２１の上に載置した状態で焼成する。網２１は、Ｃｕにより構成されていてもよいし、Ｃｕを含む合金により構成されていてもよい。網２１の開口率は、１４％〜５２％であることが好ましい。

なお、網２１の開口率は、（（網の開目）／（網を構成している線材のピッチ））^２として求めた。

次に、第１及び第２の外部電極１３，１４を形成することによりセラミック電子部品１を完成させることができる。第１及び第２の外部電極１３，１４は、ディップ法などにより導電性ペーストを塗布した後に焼成する方法等により形成することができる。

以上説明したように、本実施形態では、生のセラミック素体２０を周囲にＣｕまたはＣｕを含む合金を配した状態で焼成する。このため、第１及び第２の内部電極２５，２６の断線や、断線によって生じる静電容量の低下やＱ値の低下を抑制することができる。従って、優れた特性を有するセラミック電子部品１を好適に製造することができる。

なお、このような効果が得られた理由は、次のように考えられる。すなわち、従来のようにＮｉ網の上に載置した状態でＣｕを含む内部電極を有する生のセラミック素体を焼成した場合、Ｎｉ−ＮｉＯの平衡酸素分圧の方が、Ｃｕ−Ｃｕ_２Ｏの平衡酸素分圧よりも低いため、Ｎｉが優先的に酸化され、その結果、脱バインダ時等に生じる一酸化炭素が酸化されずに残留したり、焼成雰囲気中の酸素が欠乏したりして、焼成雰囲気が還元性の雰囲気となる。これにより、内部電極に含まれるＣｕが必要以上（局所的）に還元され、内部電極が大きく収縮するものと考えられるため、内部電極が断線し、それによって、静電容量やＱ値が低くなるといった問題が生じるものと考えられる。それに対して、Ｃｕを含む内部電極を有する生のセラミック素体２０をＣｕを含む網２１の上で焼成する場合は、Ｎｉ網を用いる場合とは異なり、内部電極のＣｕの平衡酸素分圧と、網２１のＣｕの平衡酸素分圧とが近づくため、網２１が酸化されにくく、焼成雰囲気が還元雰囲気になりにくい。このため、安定した雰囲気内で脱バインダおよび焼成を行うことが可能となる。よって、内部電極に含まれるＣｕが必要以上（局所的）に還元されることを抑制することが可能となり、内部電極が収縮することを抑制することができる。その結果、上述のような効果が得られたものと考えられる。

本実施形態では、Ｃｕを含む網２１を用いる。このため、Ｃｕを含む部材の表面積を大きくすることができる。従って、上述の効果がより顕著に奏される。

また、従来のＮｉ網では、一つの網の上に載せるチップの個数を増やした場合、Ｎｉ網に優先的に酸素が奪われてしまうため、チップ一つあたりに供給される酸素が欠乏し、静電容量のばらつきが生じることがあった。しかし、本実施形態では、内部電極のＣｕの平衡酸素分圧と、網２１のＣｕの平衡酸素分圧とが近づくため、一つの網２１の上に載せるチップの個数を増やした場合においても、チップ一つあたりに安定して酸素を供給することが可能となり、静電容量のばらつきを抑えることができる。

また、本実施形態では、網２１の開口率が、１４％〜５２％とされている。このため、静電容量やＱ値等の特性をさらに向上することができる。

なお、本実施形態では、焼成雰囲気下に配するＣｕまたはＣｕを含む合金からなる部材として、Ｃｕを含む網２１を用いる例について説明した。但し、焼成雰囲気下に配するＣｕまたはＣｕを含む合金からなる部材は、網２１に限定されない。焼成雰囲気下に配するＣｕまたはＣｕを含む合金からなる部材は、どのような形状を有するものであってもよく、また、生のセラミック素体２０に直接接触している必要は必ずしもない。例えば、焼成炉の壁部にＣｕまたはＣｕを含む合金からなる部材を取り付けてもよい。

本実施形態では、網２１が織布である例について説明したが、網は不織布であってもよい。

（実施例１）
上記実施形態に係るセラミック電子部品１と同様の構成を有するセラミック電子部品を以下の条件で作製した。その後、静電容量の平均値、静電容量のばらつき（標準偏差）、Ｑ値を測定した。結果を下記の表１に示す。

生のセラミック素体に含まれるセラミックス：ジルコン酸カルシウムを主体とする誘電体材料
内部電極：Ｃｕ
焼成後のセラミック素体の大きさ：長さ０．６ｍｍ、幅０．３ｍｍ、厚さ０．３ｍｍ
焼成温度：９００℃、
焼成に使用した網２１：Ｃｕ網
網２１の開口率：２８％
設計容量：１２ｐＦ
網２１の上に載置した生のセラミック素体の個数：３００００個
内部電極の枚数：１０枚
（静電容量及びＱ値の測定方法）
ＬＣＲメーター（アジレント・テクノロジー社製）を用い、測定周波数を１ＭＨｚとし、測定電圧を１Ｖｒｍｓとして、静電容量及びＱ値を測定した。

（実施例２）
網２１の上に載置した生のセラミック素体２０の個数を５００００個としたこと以外は、実施例１と同様にしてセラミックコンデンサを作製し、静電容量の平均値、静電容量のばらつき（標準偏差）、Ｑ値を測定した。結果を下記の表１に示す。

（比較例１）
Ｎｉ網を用いたこと以外は、実施例１と同様にしてセラミックコンデンサを作製し、静電容量の平均値、静電容量のばらつき（標準偏差）、Ｑ値を測定した。結果を下記の表１に示す。

（比較例２）
Ｎｉ網を用いたこと以外は、実施例２と同様にしてセラミックコンデンサを作製し、静電容量の平均値、静電容量のばらつき（標準偏差）、Ｑ値を測定した。結果を下記の表１に示す。

表１に示す結果から、Ｎｉ網を用いた場合よりもＣｕ網を用いた場合の方が静電容量を大きくでき、Ｑ値も大きくできることが分かる。また、静電容量のばらつき（標準偏差）も抑えられていることが分かる。

（実施例３〜９）
網２１の開口率を６５％、５２％、４１％、３２％、２８％、１４％または５％として、実施例２と同様にして温度補償型のセラミックコンデンサを作製し、静電容量の平均値、静電容量のばらつき（標準偏差）、Ｑ値を測定した。結果を下記の表２に示す。

表２に示す結果から、網２１の開口率を１４％〜５２％とすることにより、静電容量をより大きくでき、かつ、Ｑ値をより高くできることが分かる。また、静電容量のばらつき（標準偏差）も抑えられていることが分かる。

１…セラミック電子部品
１０…セラミック素体
１０ａ、１０ｂ…主面
１０ｃ、１０ｄ…側面
１０ｅ、１０ｆ…端面
１０ｇ…セラミック層
１３…第１の外部電極
１４…第２の外部電極
２０…生のセラミック素体
２１…網
２５…第１の内部電極
２６…第２の内部電極

Claims

セラミック素体と、前記セラミック素体内に配されており、Ｃｕを含む内部電極とを有するセラミック電子部品の製造方法であって、
前記内部電極を有する生のセラミック素体を、周囲にＣｕまたはＣｕを含む合金を配した状態で焼成することにより前記セラミック素体を得る、セラミック電子部品の製造方法。
前記状態は、前記生のセラミック素体を、Ｃｕを含む部材の上に載置した状態である、請求項１に記載のセラミック電子部品の製造方法。
前記Ｃｕを含む部材は、網である、請求項２に記載のセラミック電子部品の製造方法。
前記網の開口率が、１４％〜５２％である、請求項３に記載のセラミック電子部品の製造方法。