JP2017126747A - 酸素源としてのｎ２ｏを使用する原子層構造を包含する半導体デバイスの製造方法 - Google Patents

酸素源としてのｎ２ｏを使用する原子層構造を包含する半導体デバイスの製造方法 Download PDF

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Abstract

【課題】 半導体デバイスにおける電荷キャリアの移動度を増加させるための材料工学におけるかなりの努力にもかかわらず、依然としてより大きな改善が必要である。【解決手段】 半導体デバイスを作製する方法は、半導体処理チャンバ内の半導体基板上に複数の離間した構造を形成するステップであって、各構造は、複数の積層された層のグループを包含するステップを包含してよい。層の各グループは、ベース半導体部分を定義する積層ベースシリコン単分子層と、隣接ベースシリコン部分の結晶格子内に拘束された少なくとも１つの酸素単分子層とを包含してよい。さらにまた、酸素単分子層は、酸素源としてＮ２Ｏを使用して形成されてよい。【選択図】 図１

Description

本発明は、半導体の分野に関し、及びより詳細には、エネルギーバンドのエンジニアリング及び関連する方法に基づいて、向上した特性を有する半導体に関する。
電荷キャリアの移動度を向上させるなど、半導体デバイスの性能を向上させるための構造及び技術が提案されている。例えば、Ｃｕｒｒｉｅらの米国特許出願第２００３／００５７４１６号は、ケイ素、ケイ素−ゲルマニウム、及び緩和シリコンの、且つ、さもなければ性能劣化を引き起こすであろう不純物のない領域をも包含する、歪み材料層を開示する。上部シリコン層において得られる二軸歪みは、キャリア移動度を変化させて、より高速で及び／又はより低電力のデバイスを可能にする。Ｆｉｔｚｇｅｒａｌｄらの米国特許出願公開第２００３／００３４５２９号は、同様の歪みシリコン技術にも基づくＣＭＯＳインバータを開示している。
Ｔａｋａｇｉの米国特許第６，４７２，６８５Ｂ２号は、シリコン層間に挟まれたケイ素及び炭素層を包含する半導体装置を開示しており、それにより、伝導帯及び第２のシリコン層の価電子帯は、引っ張り歪を受ける。ゲート電極に印加された電界により誘起された有効質量がより小さい電子は、第２のシリコン層に閉じ込められて、従って、ｎチャネルＭＯＳＦＥＴがより高い移動度を有するとされる。
Ｉｓｈｉｂａｓｈｉらの米国特許第４，９３７，２０４号は、８未満の単分子層(monolayers)であって、且つ、フラクション又は２成分化合物半導体層を含有する複数の層が交互に且つエピタキシャルに成長された超格子を開示している。主電流の流れの方向は超格子の層に垂直である。
Ｗａｎｇらによる米国特許第５，３５７，１１９号は、超格子中の合金の散乱を低減することにより達成されるより高い移動度を有するＳｉ−Ｇｅ短周期超格子を開示する。これらのラインに沿って、Ｃａｎｄｅｌａｒｉａの米国特許第５，６８３，９３４号は、シリコンの合金を含むチャネル層と、チャネル層を引っ張り応力下に置くパーセンテージでシリコン格子内に置換的に存在する第２の材料とを包含する高められた移動度ＭＯＳＦＥＴを開示する。
Ｔｓｕの米国特許第５，２１６，２６２号は、２つの障壁領域と、障壁間に挟まれた薄いエピタキシャル成長半導体層とを含む量子井戸構造を開示している。各障壁領域は、ＳｉＯ２／Ｓｉの交互の層からなり、一般に２〜６の単分子層の範囲の厚さを有する。シリコンのかなり厚い部分が障壁の間に挟まれている。
２０００年９月６日にＡｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ａｎｄ Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ ＆ Ｐｒｏｃｅｓｓｉｎｇ， ｐｐ． ３９１−４０２により、オンラインで発表された、同じＴｓｕによる「Ｐｈｅｎｏｍｅｎａ ｉｎ ｓｉｌｉｃｏｎ ｎａｎｏｓｔｒｕｃｔｕｒｅ ｄｅｖｉｃｅｓ」と題する論文は、ケイ素と酸素の半導体原子超格子（ＳＡＳ）を開示する。Ｓｉ／Ｏ超格子は、シリコン量子及び発光デバイスにおいて有用であると開示されている。特に、緑色エレクトロルミネッセンスダイオード構造が構築され、試験された。ダイオード構造における電流の流れは垂直であり、すなわちＳＡＳの層に垂直である。開示されたＳＡＳは、酸素原子及びＣＯ分子のような吸着した化学種によって分離された半導体層を包含することができる。吸着された酸素の単分子層を超えるシリコン成長は、かなり低い欠陥密度を有するエピタキシャルとして記載されている。１つのＳＡＳ構造は、ケイ素について約８原子層である厚さ１．１ｎｍのシリコン部分と、ケイ素についてのこの厚さの２倍の厚さを有する別の構造とを包含した。Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ， Ｖｏｌ． ８９， Ｎｏ． ７ （Ａｕｇｕｓｔ １２， ２００２）に発表されたＬｕｏらの「Ｃｈｅｍｉｃａｌ Ｄｅｓｉｇｎ ｏｆ Ｄｉｒｅｃｔ−Ｇａｐ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｓｉｌｉｃｏｎ」と題する論文は、Ｔｓｕの発光ＳＡＳ構造について議論している。
Ｗａｎｇ、Ｔｓｕ及びＬｏｆｇｒｅｎの公開国際出願ＷＯ０２／１０３，７６７Ａ１は、薄いケイ素及び酸素、炭素、窒素、リン、アンチモン、ヒ素又は水素のバリア構築ブロックを開示し、それによって格子を垂直に流れる電流の大きさを４桁以上減少させる。絶縁層／障壁層は、低欠陥エピタキシャルシリコンが絶縁層の次に堆積されることを可能にする。
Ｍｅａｒｓらの英国特許出願公開第２，３４７，５２０号は、非周期的フォトニックバンドギャップ（ＡＰＢＧ）構造の原理を電子バンドギャップ工学に適合させることができることを開示している。特に、この出願は、所望のバンド構造特性を有する新しい非周期的材料を得るために、材料のパラメータ、例えば、バンド最小値、有効質量などの位置を調整することができることを開示している。導電率、熱伝導率、及び誘電率(dielectric permittivity)又は透磁率などの他のパラメータも、材料内に設計することが可能であることが開示されている。
半導体デバイスにおける電荷キャリアの移動度を増加させるための材料工学におけるかなりの努力にもかかわらず、依然としてより大きな改善が必要である。より高い移動度は、デバイスの速度を増加させ、及び／又はデバイスの電力消費を低減することができる。移動度が大きいと、より小型のデバイス機能(features)への移行が継続しているにもかかわらず、デバイス性能を維持することができる。
半導体デバイスの製造方法は、半導体処理チャンバ内の半導体基板上に複数の離間した構造を形成するステップであって、各構造は複数の積層された層のグループを包含する、ステップを包含してよい。層の各グループは、ベース半導体部分を定義する(definining)複数の積層されたベースシリコン単分子層(monolayer)と、隣接ベースシリコン部分の結晶格子内に拘束された少なくとも１つの酸素単分子層とを包含してよい。さらにまた、前記酸素単分子層は、酸素源としてＮ２Ｏを使用して形成されてよい。
より具体的には、複数の離間した構造は、エピタキシャル化学蒸着（ＣＶＤ）を使用して形成することができる。一例として、ベースシリコン単分子層は、６００℃〜８００℃の範囲の温度で、及びより具体的には６６５℃〜６８５℃の範囲の温度で形成することができる。
一例としてまた、酸素単分子層は、５００℃〜７５０℃の範囲の温度で形成することができる。酸素源の曝露時間は、例えば１〜２４０秒、及びより具体的には１２〜２４秒とすることができ、且つ、酸素源は２％未満のＮ２Ｏを含むヘリウム源ガスを含むことができる。
本方法は、離間した構造の間に浅いトレンチ分離（ＳＴＩ）領域を形成するステップをさらに含むことができる。より具体的には、ＳＴＩ領域は、離間した構造を形成する前に形成されてもよい。加えて、それぞれのキャップ半導体層は、離間された構造の各々の上に形成されてもよい。さらにまた、前記キャップ半導体層を形成するステップは、前記キャップ半導体層を５８０℃〜９００℃の範囲の温度で形成するステップを含むことができる。
本発明による超格子を包含する半導体デバイスを製造する方法を示すフロー図である。 複数の選択的に形成された超格子を包含する、本発明に従って形成された半導体デバイスの概略断面図である。 図２に示す超格子の大きく拡大した概略断面図である。 図２に示す超格子の一部の斜視概略原子図である。 図２のデバイスで使用され得る超格子の別の実施形態の大幅に拡大された概略断面図である。 従来技術のようなバルクシリコンの場合、及び図２〜４に図示される４／１ Ｓｉ／Ｏ超格子の場合両方の、ガンマ点（Ｇ）から計算されたバンド構造のグラフである。 従来技術のようなバルクシリコンの場合、及び図２〜４に図示される４／１ Ｓｉ／Ｏ超格子の場合両方の、Ｚ点から計算されたバンド構造のグラフである。 従来技術のようなバルクシリコンの場合、及び図５に図示される５／１／３／１ Ｓｉ／Ｏ超格子の場合両方の、ガンマ点及びＺ点両方から計算されたバンド構造のグラフである。 Ｎ２Ｏ酸素源を使用して超格子構造を作製するための、図１の方法の例示的実施のための線量ｖｓ温度のグラフである。 Ｎ２Ｏ酸素源を使用して超格子構造を作製するための、図１の方法の例示的実施のための線量ｖｓ流量のグラフである。 Ｎ２Ｏ酸素源を使用して超格子構造を作製するための、図１の方法の例示的実施のための線量ｖｓ時間のグラフである。 Ｎ２Ｏ酸素源を使用して超格子構造を作製するための、図１の方法の例示的実施のため材料濃度ｖｓ深さのグラフである。
以下、本発明の実施形態を示す添付の図面を参照して、本発明をより完全に説明する。しかしながら、本発明は、多くの異なる形態で具体化されてもよく、本明細書に記載の実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が完全かつ完璧であり、本発明の範囲を当業者に完全に伝えるように提供される。類似の番号は、全体を通して類似の要素を示し、代替の実施形態で同様の要素を示すためにプライム表記が使用される。
実施形態は、半導体デバイス内の改善された性能を達成するために、原子レベル又は分子レベルで半導体材料の特性を制御することに関する。さらに、本発明は、半導体デバイスの伝導経路に使用するための改善された材料の特定、作成、及び使用に関する。
それに拘束されることを望まないが、本出願人は、本明細書に記載されているようなある種の超格子が電荷キャリアの有効質量を減少させ、且つ、これがこれにより電荷キャリア移動度がより高くなることをもたらすと、理論化する。有効質量は、文献に様々な定義で記載されている。有効質量の改善の尺度として、出願人は、以下のように定義される「導電率逆数有効質量テンソル」(ｃｏｎｄｕｃｔｉｖｉｔｙ ｒｅｃｉｐｒｏｃａｌ ｅｆｆｅｃｔｉｖｅ ｍａｓｓ ｔｅｎｓｏｒ)、電子及び正孔についてそれぞれ、Ｍｅ −１及びＭｈ −１、を使用する。
電子の場合：
Figure 2017126747
正孔の場合：
Figure 2017126747
式中、
ｆはフェルミ・ディラック分布であり、
ＥＦはフェルミエネルギーであり、
Ｔは温度であり、
Ｅ（ｋ、ｎ）は波数ベクトルｋとｎ番目のエネルギーバンドに対応する状態の電子のエネルギーであり、
添え字ｉとｊはデカルト座標ｘ、ｙ、ｚを意味し、
積分はブリュアンゾーン（Ｂ．Ｚ．）上で取られ、且つ、
総和は、電子と正孔それぞれのフェルミエネルギーの上下のエネルギーを持つバンド上で取られる。
導電性相互有効質量テンソルについての出願人の定義は、導電率逆数有効質量テンソルの対応する成分の値が大きいほど、材料の導電率のテンソル(tensorial)成分がより大きくなるというものである。それに拘束されることを望まないが、本出願人は、本明細書に記載された超格子が、例えば、典型的には電荷キャリア輸送の好ましい方向のような、材料の導電特性を高めるように導電率逆数有効質量テンソルの値を設定することを、再び理論化する。適切なテンソル要素の逆数(inverse)は、導電率有効質量と呼ばれる。言い換えれば、半導体材料構造を特徴付けるために、上述の、及び意図されたキャリア輸送の方向に計算された電子／正孔の伝導率有効質量は、改善された材料を区別するために使用される。
より高い電荷キャリア移動度は、そうでなければ存在するであろう平行方向の電荷キャリアに対するより低い導電率有効質量に起因し得る。導電率有効質量は、さもなければ発生するであろう導電率有効質量の２／３未満であってもよい。もちろん、超格子は、その中に少なくとも１種類の導電性ドーパントをさらに含むことができる。
上記の手段を用いて、特定の目的のために改良されたバンド構造を有する材料を選択することができる。１つのこのような例は、半導体デバイス内のチャネル領域のための超格子２５材料である。本発明の超格子２５を包含する半導体デバイス２０について、図２を参照して説明する。しかしながら、当業者であれば、本明細書において特定された材料は、ディスクリートデバイス及び／又は集積回路のような多くの異なるタイプの半導体デバイスに使用できることを理解するであろう。デバイス２０は、例示的に、基板２１と、隣接する超格子２５の間の複数の狭いトレンチ分離（ＳＴＩ）領域とを含む。その後、さらなる処理が、デバイス２０上で実行されてよい。様々な半導体構造、例えば、米国特許第６，８９７，４７２号；第６，９９３，２２２号；第７，２０２，４９４号；第７，４３２，５２４号；第７，５８６，１６５号；第７，６１２，３６６号；第７，６５９，５３９号；第７，７８１，８２７号及び第７，８６３，０６６号（これらは本譲受人に譲渡されており、参照によりその全体が本明細書に組み込まれる。）；に記載されたものを作成するため、その後、さらなる処理をデバイス２０上で実行してよい。
出願人は、超格子２５を作成するための、改善された材料もしくは構造及び方法を特定した。より具体的には、出願人は、電子及び／又は正孔の場合の適切な導電率の有効質量が、ケイ素の場合の対応する値よりも実質的により小さい、エネルギーバンド構造を有する材料又は構造を特定した。
次に、図２及び図３に示すように、超格子２５の構造は、原子レベル又は分子レベルで制御され、且つ、原子又は分子層堆積の既知の技術を用いて形成することができる。超格子２５は、図３の概略断面図を特に参照しておそらく最もよく理解されるように、積層関係で配置された複数の層グループ４５ａ〜４５ｎを包含する。
超格子２５の層４５ａ〜４５ｎの各グループは、例示的に、それぞれのベース半導体部分４６ａ〜４６ｎとその上のエネルギーバンド調整(modifying)層５０とを定義する複数の積層ベース半導体単分子層４６を含む。エネルギーバンド調整層５０は、説明を明確にするために図３において点線で示されている。
エネルギーバンド調整層５０は、例示的に、隣接するベース半導体部分の結晶格子内に拘束された１つの非半導体単分子層を包含する。すなわち、層４５ａ〜４５ｎの隣接するグループにおける対向するベース半導体単分子層４６は、化学的に結合されている。例えば、シリコン単分子層４６の場合、グループ４５ａの上部(upper)単分子層又は最上部(top)単分子層におけるケイ素原子のいくつかは、グループ４５ｂの下部(lower)又は最底部(bottom)単分子層中のケイ素原子と共有結合する。これは、非半導体単分子層（複数可）（例えば、酸素単分子層（複数可））の存在にもかかわらず、結晶格子が層グループを通って継続することを可能にする。もちろん、隣接するグループ４５ａ〜４５ｎの対向するシリコン層４６の間に完全又は純粋な共有結合は存在しないであろう。なぜなら、当業者には理解されるように、これらの層の各々におけるケイ素原子のいくつかは、非半導体原子（すなわち、本発明の実施例における酸素）に結合するからである
他の実施形態において、２つ以上のこのような単分子層が可能であり得る。ここで非半導体又は半導体単分子層とは、単分子層に使用される材料がバルクで形成される場合に非半導体又は半導体であることを意味することに留意されたい。すなわち、半導体のような材料の単一の単分子層は、当業者には理解されるように、バルク又は比較的厚い層で形成された場合と同じ特性を必ずしも示さなくてもよい。
それに拘束されることを望まないが、本出願人は、エネルギーバンド調整層５０及び隣接するベース半導体部分４６ａ〜４６ｎは、超格子２５が平行層方向の電荷キャリアのために存在するよりも低い適切な導電率有効質量を有するようにすると、理論化する。換言すると、この平行な方向は積層方向と直交している。バンド調整層５０はまた、超格子２５に共通のエネルギーバンド構造を持たせることができる。
また、図示されたＭＯＳＦＥＴ２０のような半導体デバイスは、さもなければ存在するであろう導電率よりも低い導電率に基づいて、より高い電荷キャリア移動度を享受すると理論付けられている。いくつかの実施形態において、且つ、本発明によって達成されるバンドエンジニアリングの結果として、超格子２５は、光電子デバイスに特に有利な実質的に直接的なエネルギーバンドギャップをさらに有することができる。
当業者には理解されるように、ＭＯＳＦＥＴ２０のソース／ドレイン領域２２／２６，２３／２７及びゲート３５は、積層されたグループ４５ａ〜４５ｎの層に対して平行な方向において、超格子２５を通る電荷キャリアの輸送を引き起こすための領域とみなすことができる。他のそのような領域もまた、本発明によって企図される。
超格子２５はまた、例示的に、上部層グループ４５ｎ上のキャップ層５２を包含する。キャップ層５２は、複数のベース半導体単分子層４６を含むことができる。キャップ層５２は、ベース半導体の２〜１００単分子層、及び、より好ましくは１０〜５０単分子層を有することができる。
各ベース半導体部分４６ａ−４６ｎは、ＩＶ族半導体、ＩＩＩ−Ｖ族半導体、及びＩＩ−ＶＩ族半導体からなる群から選択されるベース半導体を含むことができる。当然のことながら、ＩＶ族半導体という用語は、当業者には理解されるように、ＩＶ−ＩＶ族半導体も包含する。より詳細には、ベース半導体は、例えば、シリコン及びゲルマニウムのうちの少なくとも１つを含むことができる。
各エネルギーバンド調整層５０は、例えば、酸素、窒素、フッ素、及び炭素−酸素からなる群から選択される非半導体を含むことができる。非半導体はまた、それによって製造を容易にするため、望ましくは、次の層の堆積によって熱的に安定である。他の実施形態において、非半導体は、当業者には理解されるように、所定の半導体処理に適合する別の無機又は有機の元素又は化合物であってもよい。より詳細には、ベース半導体は、例えば、ケイ素及びゲルマニウムのうちの少なくとも１つを含むことができる。
単分子層(monolayer)という用語は、単一の原子層(atomic layer)及び単一の分子層(molecular layer)をも包含することを意味することに留意されたい。また、単一の単分子層によって提供されるエネルギーバンド調整層５０は、可能なサイトのすべてが占有されるのではない単分子層を含むことを意味することにも留意されたい。例えば、図３の原子ダイアグラムを特に参照すると、ベース半導体材料としてシリコン、及びエネルギーバンド調整材料として酸素の場合の、４／１の繰り返し構造が示されている。酸素の可能性のある部位の半分しか占有されていない。
他の実施形態において、及び／又は異なる材料を用いて、この２分の１の占有は、当業者によって理解されるような場合に必ずしも当てはまらない。実際に、この概略図においてさえも、所与の単分子層中の酸素の個々の原子は、原子堆積の当業者によって理解されるように、平坦な平面に沿って正確に整列されないことが分かる。例として、好ましい占有範囲は、可能な酸素部位の約１／８から１／２までが満杯であるが、特定の実施形態では他の数が使用されてもよい。
ケイ素及び酸素は、現在、従来の半導体プロセスで広く使用されており、及び従って、製造業者は、本明細書に記載されているようにこれらの材料を容易に使用することができるであろう。原子層堆積又は単分子層堆積も現在広く使用されている。従って、本発明による超格子２５を組み込んだ半導体デバイスは、当業者には理解されるように、容易に採用され実施され得る。
それに拘束されることを望まないが、本出願人は、例えば、Ｓｉ／Ｏ超格子のような超格子の場合、シリコン単分子層の数は、望ましくは超格子のエネルギーバンドが７以下になるようにすることが望ましいく、それにより、所望の利点を達成するために全体にわたって共通又は比較的均一であると理論化する。しかしながら、所与の用途に応じて、８つ以上の層を他の実施形態で使用することができる。Ｓｉ／Ｏの場合、図３及び４に示す４／１繰り返し構造は、Ｘ方向の電子及び正孔に対する移動度の向上を示すためにモデル化されている。例えば、（バルクシリコンの場合、等方性）電子の場合、計算された導電率有効質量は０．２６であり、Ｘ方向における４／１ＳｉＯ超格子の場合、０．１２であり、その結果０．４６の比が得られる。同様に、正孔の場合の計算は、バルクシリコンについては０．３６、４／１ Ｓｉ／Ｏ超格子については０．１６の値をもたらし、その結果、比は０．４４である。
このような方向性のある(directionally preferential)特徴は、特定の半導体デバイスにおいては望ましいが、他のデバイスは、層のグループに平行ないずれの方向での移動度のより均一な増加から利益を得ることができる。当業者には理解されるように、電子もしくは正孔の両方、又はこれらのタイプの電荷キャリアの１つだけに対して移動度を増加させることも有益であり得る。
超格子２５の４／１ Ｓｉ／Ｏ実施形態の場合のより低い導電率有効質量は、そうでない場合に生じるであろう導電率有効質量の２／３未満であり、且つ、これは電子と正孔の両方に当てはまる。当然のことながら、超格子２５は、当業者には理解されるように、少なくとも１種類の導電性ドーパントをその中にさらに含むことができる。
実際には、次に図５を参照して、異なる特性を有する本発明による超格子２５’の他の実施形態について次に説明する。この実施形態において、３／１／５／１の繰り返しパターンが示されている。より詳細には、最も低いベース半導体部分４６ａ’は３つの単分子層を有し、且つ、第２の最も低いベース半導体部分４６ｂ’は５つの単分子層を有する。このパターンは、超格子２５’全体にわたって繰り返される。エネルギーバンド調整層５０’はそれぞれ単一の単分子層を含むことができる。Ｓｉ／Ｏを包含するこのような超格子２５’では、電荷キャリア移動度の向上は、層の平面における配向に依存しない。具体的には触れない図５のこれらその他の要素は、図３を参照して上述したものと同様であり、本書でこれ以上の議論は必要ない。
いくつかのデバイス実施形態において、超格子のベース半導体部分のすべてが同じ数の単分子層の厚さであってもよい。他の実施形態において、ベース半導体部分の少なくともいくつかは、異なる数の単分子層厚さであってもよい。さらに他の実施形態において、全てのベース半導体部分は、異なる数の単分子層厚さであってもよい。
図６Ａ〜６Ｃにおいて、密度汎関数理論（ＤＦＴ）を用いて計算されたバンド構造を示す。当該技術分野では、ＤＦＴがバンドギャップの絶対値を過小評価することは周知である。従って、ギャップ上のすべてのバンドは、適切な「はさみ(scissors)補正」によってシフトされてもよい。しかしながら、バンドの形状ははるかに信頼性が高いことが知られている。この観点から、垂直方向のエネルギー軸を解釈する必要がある。
図６Ａは、図３−４に示すように、バルクシリコン（実線で表される）と、４／１ Ｓｉ／Ｏ超格子２５の（点線で示す）との両方に対するガンマポイント（Ｇ）から計算されたバンド構造を示す。図中の（００１）方向はＳｉの従来の単位セルの（００１）方向に対応していないが、方向は、４／１ Ｓｉ／Ｏ構造の単位セルを意味し、且つ、Ｓｉの従来の単位セルを意味しない。及び従って、Ｓｉ伝導帯下端（conduction band minimum）の予想される位置を示す。図中の（１００）及び（０１０）の方向は、従来のＳｉ単体セルの（１１０）及び（−１１０）方向に対応する。当業者であれば、図のＳｉのバンドは、４／１ Ｓｉ／Ｏ構造の場合、適切な逆格子(reciprocal lattice)方向にそれらを表すように折り畳まれることを理解するであろう。
４／１ Ｓｉ／Ｏ構造の伝導帯下端は、バルクシリコン（Ｓｉ）とは対照的にガンマ点に位置するが、価電子帯下端(valence band minimum)は、我々がＺ点と呼ぶ（００１）方向におけるブリュアン・ゾーンの縁で生じることが分かる。付加的な酸素層によって導入される摂動(perturbation)に起因するバンドスプリッティングによるＳｉの伝導帯下端の曲率と比較して、４／１ Ｓｉ／Ｏ構造の伝導帯下端のより大きな曲率に注目することもできる。
図６Ｂは、バルクシリコン（実線）及び４／１ Ｓｉ／Ｏ超格子２５（点線）の両方について、Ｚ点から計算されたバンド構造を示す。この図は、（１００）方向の価電子帯の曲率の向上を示す。
図６Ｃは、バルクシリコン（実線）及び図４の超格子２５’の５／１／３／１ Ｓｉ／Ｏ構造の両方について、ガンマ点及びＺ点の両方から計算されたバンド構造を示す。 ４（点線）。５／１／３／１ Ｓｉ／Ｏ構造の対称性により、（１００）及び（０１０）方向における計算されたバンド構造は同等である。従って、導電率の有効質量及び移動度は、層に平行な面、すなわち（００１）積層方向に垂直な面で等方性であると予想される。５／１／３／１ Ｓｉ／Ｏの例において、伝導帯下端及び価電子帯上端(maximum)は、Ｚ点に又はＺ点の近くにあることに留意されたい。
増加した曲率は、減少した有効質量の指標であるが、適切な比較及び識別(discrimination)は、導電率の逆数有効質量テンソル計算によって行うことができる。これにより、出願人は、５／１／３／１超格子２５’が実質的に直接的なバンドギャップでなければならないことをさらに理論化する。当業者には理解されるように、光学遷移のための適切なマトリックス要素は、直接的及び間接的なバンドギャップ挙動の間の区別の別の指標である。
ここで図１をさらに参照して、超格子２５を包含する半導体デバイス２０の製造方法について説明する。超格子２５は、シリコン基板２１上に選択的に形成することができる。一例として、基板２１は、＜１００＞配向を有する軽度にドープされたＰ型又はＮ型単結晶シリコンの８インチウェハであってもよいが、他の好適な基板を使用することもできる。
（ある実施形態において、非選択的プロセスが使用されてもよいが）超格子２５の材料は、基板２１の上面を横切る所望の位置に選択的に形成される。例えば、ＳＴＩ領域２２は、超格子２５材料が堆積される所望の位置を定義する（define）ために、基板２１上の離間した位置に形成されてもよい。
ブロック１００で開始して、ブロック１０１において、処理チャンバ内の連続的な原子層堆積によって、選択された位置において基板２１上に１つ以上のベース半導体（ここではシリコン）単分子層４６が形成される。堆積は、チャンバ内において単一ウエハにより行われてもよく、又はある実施形態において、同じチャンバ内で複数のウエハを同時に処理することができる。シラン、ジシラン、トリシラン又は他の適切な堆積剤は、例えば約４２５℃〜６２５℃の範囲の温度で、約２０〜８０Ｔｏｒｒの範囲の圧力で使用することができる。窒素又は水素は、例えば、約２０〜４０ＳＬＭの送達剤として使用され得る。
ブロック１０２において、特定のグループの全てのシリコン単分子層４６が形成された場合、ブロック１０３において、それぞれの酸素単分子層(複数可)が形成され、それにより、上述したように、酸素単分子層(複数可)が、隣接するベースシリコン部分の結晶格子内部に拘束される。その上さらに、超格子２５のすべてのグループが形成されたならば、上でさらに議論されるように、半導体層（例えばシリコン）キャップ層５２が場合によってその上に形成されてもよい（ブロック１０５）。図１の方法を例示的に結論付ける（ブロック１０６）。一例として、キャップ半導体層５２は、５８０℃〜９００℃の範囲の温度、より詳細には６８５℃〜８００℃の範囲の温度で形成することができる。
図示の例において、酸素源としてＮ２Ｏを用いて酸素単分子層を形成する。一例として、異なる実施形態においてＨｅ以外の他の不活性ガス源も使用することができるが、酸素源は、２％未満のＮ２Ｏ、より具体的には約１％のＮ２Ｏを含むＨｅ原料ガスを含むことができる。酸素単分子層は、５００℃〜７５０℃の範囲の温度、より具体的には６５０℃〜７００℃の範囲の温度で形成することができる。一般的に言えば、温度が６５０℃未満に低下すると酸素がほとんど又は全く取り込まれず、且つ、７００℃を超えると酸素が取り込まれるが、例えば、異なる堆積状態が支配し始める可能性があるため、酸素堆積シリコン成長を減らすことができる。これらの結果を図７のグラフ７０に示す。単一ウエハ処理チャンバの場合の図７において、例示的な実施形態（Ｎ２Ｏ分解を伴わない）において、６５０℃付近で全線量ｖｓ温度が反復不可能になり、且つ、７００℃を超えると不安定になることが分かる（すなわち、ケイ素への酸素結合における変化がある）。同じ単一ウエハ処理の実施において、例示的な酸素源の流れは、８０〜１９５ｓｃｃｍの範囲であり、１〜２４０秒の範囲の用量時間、より具体的には１２〜２４秒の範囲である。例えば、グラフ８０及び９０、それぞれ図８及び図９に示す。グラフ９０において、総線量ｖｓ時間（６５０℃及び８３ｓｃｃｍの場合）が線形であることが分かる。この図示されたスケールでは、酸素は３秒における露光ダウン(down)のために１Ｅ１５ ａｔ／ｃｍ２であろう。
図１０を参照すると、グラフ１１０は、酸素源が、６８０℃の温度で１７０ｓｃｃｍの流量を持つＨｅガス流中で約１％Ｎ２Ｏであり、１２秒の持続時間にわたって、酸素源が単一ウェーハチャンバ内のシリコン／酸素超格子２５の製造例についての材料濃度ｖｓ深さを示している。酸素濃度をプロット線１１１で表し、ＳｉＮをプロット線１１２で表し、Ｃ１２をプロット線１１３で表す。
一般に、酸素源としてＮ２Ｏを使用する上述のプロセスは、Ｎ２ＯがＯ２よりも反応性が低いため、より良好な均一性を提供するためにマルチウェーハ処理に特に有用であり得る。特に、Ｎ２Ｏによる酸素取り込み速度は、Ｏ２による酸素取り込み速度の約１０倍低いことが判明している。マルチウエハ処理に関しては、反応性が低いということは、ある程度（酸素導入制御に必要な範囲内に保つ）温度を上げ、より長い露光時間で均一性に役立つことを意味する。その上さらに、Ｎ２Ｏの反応性が低いため、特定のマルチウエハチャンバにおいて、Ｈ２に対するＮ２Ｏ気相反応が減少し、ウエハへのガス供給が向上し、膜の均一性が向上する。その上さらに、より高い温度では、パージ時間が短縮され、スループットが増加する可能性がある。
一方、プロセスパラメータは、プロセスが依然として所望の酸素カバレージを提供するのに十分なほど反応性であるように、上記のように選択されるべきである。より具体的には、酸素源を反応させるために温度を上昇させることができるが、超格子２５の場合には、温度が高すぎると、酸素は次のシリコン単分子層が降下する(put down)前に脱着するか、シリコンエピタキシャル成長の再開を一切防止する異なる構成（例えば、Ｓｉ／Ｏ２）で形成される。
本発明の多くの修正及び他の実施形態は、前述の説明及び関連する図面に示された教示の利益を受ける当業者の心に帰着するであろう。従って、本発明は開示された特定の実施形態に限定されるものではなく、修正及び実施形態は添付の特許請求の範囲内に含まれることが意図されることが理解される。
２０ 半導体デバイス
２１ 基板
２２ 浅いトレンチ分離（ＳＴＩ）領域
２５ 超格子

Claims (25)

  1. 半導体デバイスの製造方法であって、
    半導体処理チャンバ内の半導体基板上に複数の離間した構造を形成するステップであって、各構造は複数の積層された層のグループを含み、且つ、層の各グループは、ベース半導体部分を定義する複数の積層されたベースシリコン単分子層と、隣接ベースシリコン部分の結晶格子内に拘束された少なくとも１つの酸素単分子層とを含む、ステップ、
    を含み、
    前記酸素単分子層は、酸素源としてＮ２Ｏを使用して形成される、
    方法。
  2. 形成するステップが、エピタキシャル化学蒸着（ＣＶＤ）を使用して離間した構造の前記複数のグループを形成するステップを含む、請求項１に記載の方法。
  3. 前記ベースシリコン単分子層が、６００℃〜８００℃の範囲の温度で形成される、請求項１に記載の方法。
  4. 前記ベースシリコン単分子層が、６６５℃〜６８５℃の範囲の温度で形成される、請求項３に記載の方法。
  5. 前記酸素単分子層が、５００℃〜７５０℃の範囲の温度で形成される、請求項１に記載の方法。
  6. 前記酸素源の曝露時間が１〜２４０秒である、請求項１に記載の方法。
  7. 前記酸素源が、２％未満のＮ２Ｏを有するヘリウム源ガスを含む、請求項１に記載の方法。
  8. 前記離間した構造の間に浅いトレンチ分離（ＳＴＩ）領域を形成するステップをさらに含む、請求項１に記載の方法。
  9. 前記ＳＴＩ領域は、前記離間した構造を形成する前に形成される、請求項８に記載の方法。
  10. 前記離間した構造の各々の上にそれぞれのキャップ半導体層を形成するステップをさらに含む、請求項１に記載の方法。
  11. 前記キャップ半導体層を形成するステップは、５８０℃〜９００℃の範囲の温度で前記キャップ半導体層を形成するステップを含む、請求項１０に記載の方法。
  12. 半導体デバイスの製造方法であって、
    エピタキシャル化学蒸着（ＣＶＤ）を使用して半導体処理チャンバ内の隣接する構造間に浅いトレンチ分離（ＳＴＩ）領域を有する半導体基板上に複数の離間した構造を形成するステップであって、各構造は複数の積層された層のグループを含み、且つ、層の各グループは、ベース半導体部分を定義する複数の積層されたベースシリコン単分子層と、隣接ベースシリコン部分の結晶格子内に拘束された少なくとも１つの酸素単分子層とを含む、ステップ、
    を含み、
    前記酸素単分子層は、酸素源としてＮ２Ｏを使用して形成される、
    方法。
  13. 前記ベースシリコン単分子層が、６００℃〜８００℃の範囲の温度で形成される、請求項１２に記載の方法。
  14. 前記ベースシリコン単分子層が、６６５℃〜６８５℃の範囲の温度で形成される、請求項１３に記載の方法。
  15. 前記酸素単分子層が、５００℃〜７５０℃の範囲の温度で形成される、請求項１２に記載の方法。
  16. 前記酸素源の曝露時間が１〜２４０秒である、請求項１２に記載の方法。
  17. 前記酸素源が、２％未満のＮ２Ｏを有するヘリウム源ガスを含む、請求項１２に記載の方法。
  18. 前記ＳＴＩ領域は、前記離間した構造を形成する前に形成される、請求項１２に記載の方法。
  19. 前記離間した構造の各々の上にそれぞれのキャップ半導体層を形成するステップをさらに含む、請求項１２に記載の方法。
  20. キャップ半導体層を形成するステップは、５８０℃〜９００℃の範囲の温度でキャップ半導体層を形成するステップを含む、請求項１２に記載の方法。
  21. 半導体デバイスの製造方法であって、
    半導体処理チャンバ内の半導体基板上に複数の離間した構造を形成するステップであって、各構造は複数の積層された層のグループを含み、且つ、層の各グループは、ベース半導体部分を定義する複数の積層されたベースシリコン単分子層と、隣接ベースシリコン部分の結晶格子内に拘束された少なくとも１つの酸素単分子層とを含む、ステップ、
    を含み、
    前記酸素単分子層は、酸素源としてＮ２Ｏを使用して、５００℃〜７５０℃の範囲の温度で形成され、且つ、
    前記ベースシリコン単分子層が、６００℃〜８００℃の範囲の温度で形成される、
    方法。
  22. 形成するステップが、エピタキシャル化学蒸着（ＣＶＤ）を使用して離間した構造の前記複数のグループを形成するステップを含む、請求項２１に記載の方法。
  23. 前記ベースシリコン単分子層が、６６５℃〜６８５℃の範囲の温度で形成される、請求項２１に記載の方法。
  24. 前記酸素源の曝露時間が１〜２４０秒である、請求項２１に記載の方法。
  25. 前記酸素源が、２％未満のＮ２Ｏを有するヘリウム源ガスを含む、請求項２１に記載の方法。

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024034433A1 (ja) * 2022-08-08 2024-02-15 信越半導体株式会社 量子コンピュータ用シリコン基板の製造方法、量子コンピュータ用シリコン基板及び半導体装置

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109342B2 (en) 2016-05-11 2018-10-23 Atomera Incorporated Dram architecture to reduce row activation circuitry power and peripheral leakage and related methods
US10170603B2 (en) 2016-08-08 2019-01-01 Atomera Incorporated Semiconductor device including a resonant tunneling diode structure with electron mean free path control layers
US10107854B2 (en) 2016-08-17 2018-10-23 Atomera Incorporated Semiconductor device including threshold voltage measurement circuitry
EP3635789B1 (en) 2017-05-16 2022-08-10 Atomera Incorporated Semiconductor device and method including a superlattice as a gettering layer
TWI685109B (zh) 2017-06-13 2020-02-11 美商安托梅拉公司 具有含超晶格之凹槽通道陣列電晶體（rcat）之半導體元件及其相關方法
US10109479B1 (en) 2017-07-31 2018-10-23 Atomera Incorporated Method of making a semiconductor device with a buried insulating layer formed by annealing a superlattice
US20190058059A1 (en) 2017-08-18 2019-02-21 Atomera Incorporated Semiconductor device including non-monocrystalline stringer adjacent a superlattice-sti interface
US10361243B2 (en) 2017-12-15 2019-07-23 Atomera Incorporated Method for making CMOS image sensor including superlattice to enhance infrared light absorption
US10608027B2 (en) 2017-12-15 2020-03-31 Atomera Incorporated Method for making CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10461118B2 (en) 2017-12-15 2019-10-29 Atomera Incorporated Method for making CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10276625B1 (en) 2017-12-15 2019-04-30 Atomera Incorporated CMOS image sensor including superlattice to enhance infrared light absorption
US10355151B2 (en) 2017-12-15 2019-07-16 Atomera Incorporated CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10608043B2 (en) 2017-12-15 2020-03-31 Atomera Incorporation Method for making CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
US10367028B2 (en) 2017-12-15 2019-07-30 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10615209B2 (en) 2017-12-15 2020-04-07 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
US10304881B1 (en) 2017-12-15 2019-05-28 Atomera Incorporated CMOS image sensor with buried superlattice layer to reduce crosstalk
US10396223B2 (en) 2017-12-15 2019-08-27 Atomera Incorporated Method for making CMOS image sensor with buried superlattice layer to reduce crosstalk
US10529757B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated CMOS image sensor including pixels with read circuitry having a superlattice
US10529768B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated Method for making CMOS image sensor including pixels with read circuitry having a superlattice
CN111937119A (zh) 2018-03-08 2020-11-13 阿托梅拉公司 包括具有超晶格的增强接触结构的半导体器件和相关方法
US10468245B2 (en) 2018-03-09 2019-11-05 Atomera Incorporated Semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
US10727049B2 (en) 2018-03-09 2020-07-28 Atomera Incorporated Method for making a semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
US11355667B2 (en) 2018-04-12 2022-06-07 Atomera Incorporated Method for making semiconductor device including vertically integrated optical and electronic devices and comprising a superlattice
US10763370B2 (en) 2018-04-12 2020-09-01 Atomera Incorporated Inverted T channel field effect transistor (ITFET) including a superlattice
US10586864B2 (en) * 2018-08-05 2020-03-10 International Business Machines Corporation Vertical transistor with one-dimensional edge contacts
US10593798B2 (en) 2018-08-05 2020-03-17 International Business Machines Corporation Vertical transistor with one atomic layer gate length
TWI720587B (zh) 2018-08-30 2021-03-01 美商安托梅拉公司 用於製作具較低缺陷密度超晶格結構之方法及元件
US10566191B1 (en) 2018-08-30 2020-02-18 Atomera Incorporated Semiconductor device including superlattice structures with reduced defect densities
US10811498B2 (en) 2018-08-30 2020-10-20 Atomera Incorporated Method for making superlattice structures with reduced defect densities
US20200135489A1 (en) * 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein
US10593761B1 (en) 2018-11-16 2020-03-17 Atomera Incorporated Method for making a semiconductor device having reduced contact resistance
US10818755B2 (en) 2018-11-16 2020-10-27 Atomera Incorporated Method for making semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10847618B2 (en) 2018-11-16 2020-11-24 Atomera Incorporated Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance
US10580866B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10840335B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance
US10840336B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods
US10580867B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated FINFET including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance
US10854717B2 (en) 2018-11-16 2020-12-01 Atomera Incorporated Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance
US10840337B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making a FINFET having reduced contact resistance
US11329154B2 (en) 2019-04-23 2022-05-10 Atomera Incorporated Semiconductor device including a superlattice and an asymmetric channel and related methods
US10825901B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including a superlattice
US10937888B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making a varactor with a hyper-abrupt junction region including spaced-apart superlattices
US10868120B1 (en) 2019-07-17 2020-12-15 Atomera Incorporated Method for making a varactor with hyper-abrupt junction region including a superlattice
US10879357B1 (en) 2019-07-17 2020-12-29 Atomera Incorporated Method for making a semiconductor device having a hyper-abrupt junction region including a superlattice
US10840388B1 (en) 2019-07-17 2020-11-17 Atomera Incorporated Varactor with hyper-abrupt junction region including a superlattice
US10937868B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making semiconductor devices with hyper-abrupt junction region including spaced-apart superlattices
US10825902B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Varactor with hyper-abrupt junction region including spaced-apart superlattices
US11183565B2 (en) 2019-07-17 2021-11-23 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including spaced-apart superlattices and related methods
US11437487B2 (en) 2020-01-14 2022-09-06 Atomera Incorporated Bipolar junction transistors including emitter-base and base-collector superlattices
US11177351B2 (en) 2020-02-26 2021-11-16 Atomera Incorporated Semiconductor device including a superlattice with different non-semiconductor material monolayers
US11302823B2 (en) 2020-02-26 2022-04-12 Atomera Incorporated Method for making semiconductor device including a superlattice with different non-semiconductor material monolayers
US11075078B1 (en) 2020-03-06 2021-07-27 Atomera Incorporated Method for making a semiconductor device including a superlattice within a recessed etch
US11469302B2 (en) 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
US11569368B2 (en) 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage
US11848356B2 (en) 2020-07-02 2023-12-19 Atomera Incorporated Method for making semiconductor device including superlattice with oxygen and carbon monolayers
US20220005706A1 (en) * 2020-07-02 2022-01-06 Atomera Incorporated Method for making a semiconductor device using superlattices with different non-semiconductor thermal stabilities
EP4295409A1 (en) 2021-03-03 2023-12-27 Atomera Incorporated Radio frequency (rf) semiconductor devices including a ground plane layer having a superlattice and associated methods
US11923418B2 (en) 2021-04-21 2024-03-05 Atomera Incorporated Semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11810784B2 (en) 2021-04-21 2023-11-07 Atomera Incorporated Method for making semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11682712B2 (en) 2021-05-26 2023-06-20 Atomera Incorporated Method for making semiconductor device including superlattice with O18 enriched monolayers
US11728385B2 (en) 2021-05-26 2023-08-15 Atomera Incorporated Semiconductor device including superlattice with O18 enriched monolayers
US11631584B1 (en) 2021-10-28 2023-04-18 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to define etch stop layer
US11721546B2 (en) 2021-10-28 2023-08-08 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to accumulate non-semiconductor atoms

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153685A (ja) * 1993-11-29 1995-06-16 Oki Electric Ind Co Ltd 歪ヘテロ超格子構造の薄膜形成方法
JPH07193059A (ja) * 1993-12-27 1995-07-28 Hitachi Ltd 半導体装置の製造方法
JP2002231717A (ja) * 2000-11-03 2002-08-16 Texas Instruments Inc 酸化剤としてＮ２Ｏを用いた超薄膜ＳｉＯ２
US20040262595A1 (en) * 2003-06-26 2004-12-30 Rj Mears Llc Semiconductor device including band-engineered superlattice
JP2007043147A (ja) * 2005-07-29 2007-02-15 Samsung Electronics Co Ltd 原子層蒸着工程を用いたシリコンリッチナノクリスタル構造物の形成方法及びこれを用いた不揮発性半導体装置の製造方法
US20070194298A1 (en) * 2006-02-21 2007-08-23 Rj Mears, Llc Semiconductor device comprising a lattice matching layer

Family Cites Families (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6127681Y2 (ja) 1980-07-08 1986-08-18
US4485128A (en) 1981-11-20 1984-11-27 Chronar Corporation Bandgap control in amorphous semiconductors
JPH0656887B2 (ja) 1982-02-03 1994-07-27 株式会社日立製作所 半導体装置およびその製法
US4594603A (en) 1982-04-22 1986-06-10 Board Of Trustees Of The University Of Illinois Semiconductor device with disordered active region
US4590399A (en) 1984-02-28 1986-05-20 Exxon Research And Engineering Co. Superlattice piezoelectric devices
US4882609A (en) 1984-11-19 1989-11-21 Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. Semiconductor devices with at least one monoatomic layer of doping atoms
JPS61145820U (ja) 1985-03-04 1986-09-09
JPS61210679A (ja) 1985-03-15 1986-09-18 Sony Corp 半導体装置
JPS61220339A (ja) 1985-03-26 1986-09-30 Nippon Telegr & Teleph Corp <Ntt> 半導体材料特性の制御方法
JPS62219665A (ja) 1986-03-20 1987-09-26 Fujitsu Ltd 超格子薄膜トランジスタ
US4908678A (en) 1986-10-08 1990-03-13 Semiconductor Energy Laboratory Co., Ltd. FET with a super lattice channel
US5081513A (en) 1991-02-28 1992-01-14 Xerox Corporation Electronic device with recovery layer proximate to active layer
US5216262A (en) 1992-03-02 1993-06-01 Raphael Tsu Quantum well structures useful for semiconductor devices
JPH0643482A (ja) 1992-07-24 1994-02-18 Matsushita Electric Ind Co Ltd 空間光変調素子およびその製造方法
US5955754A (en) 1992-10-23 1999-09-21 Symetrix Corporation Integrated circuits having mixed layered superlattice materials and precursor solutions for use in a process of making the same
US5357119A (en) 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US5606177A (en) 1993-10-29 1997-02-25 Texas Instruments Incorporated Silicon oxide resonant tunneling diode structure
US5466949A (en) 1994-08-04 1995-11-14 Texas Instruments Incorporated Silicon oxide germanium resonant tunneling
US5627386A (en) 1994-08-11 1997-05-06 The United States Of America As Represented By The Secretary Of The Army Silicon nanostructure light-emitting diode
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5577061A (en) 1994-12-16 1996-11-19 Hughes Aircraft Company Superlattice cladding layers for mid-infrared lasers
FR2734097B1 (fr) 1995-05-12 1997-06-06 Thomson Csf Laser a semiconducteurs
US6326650B1 (en) 1995-08-03 2001-12-04 Jeremy Allam Method of forming a semiconductor structure
US6344271B1 (en) 1998-11-06 2002-02-05 Nanoenergy Corporation Materials and products using nanostructured non-stoichiometric substances
EP0843361A1 (en) 1996-11-15 1998-05-20 Hitachi Europe Limited Memory device
US6058127A (en) 1996-12-13 2000-05-02 Massachusetts Institute Of Technology Tunable microcavity and method of using nonlinear materials in a photonic crystal
US5994164A (en) 1997-03-18 1999-11-30 The Penn State Research Foundation Nanostructure tailoring of material properties using controlled crystallization
US6255150B1 (en) 1997-10-23 2001-07-03 Texas Instruments Incorporated Use of crystalline SiOx barriers for Si-based resonant tunneling diodes
US6376337B1 (en) 1997-11-10 2002-04-23 Nanodynamics, Inc. Epitaxial SiOx barrier/insulation layer
JP3443343B2 (ja) 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
JP3547037B2 (ja) 1997-12-04 2004-07-28 株式会社リコー 半導体積層構造及び半導体発光素子
US6608327B1 (en) 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
JP3854731B2 (ja) 1998-03-30 2006-12-06 シャープ株式会社 微細構造の製造方法
US6888175B1 (en) 1998-05-29 2005-05-03 Massachusetts Institute Of Technology Compound semiconductor structure with lattice and polarity matched heteroepitaxial layers
RU2142665C1 (ru) 1998-08-10 1999-12-10 Швейкин Василий Иванович Инжекционный лазер
US6586835B1 (en) 1998-08-31 2003-07-01 Micron Technology, Inc. Compact system module with built-in thermoelectric cooling
EP1020900B1 (en) 1999-01-14 2009-08-05 Panasonic Corporation Semiconductor device and method for fabricating the same
US6711191B1 (en) 1999-03-04 2004-03-23 Nichia Corporation Nitride semiconductor laser device
GB9905196D0 (en) 1999-03-05 1999-04-28 Fujitsu Telecommunications Eur Aperiodic gratings
US6993222B2 (en) 1999-03-05 2006-01-31 Rj Mears, Llc Optical filter device with aperiodically arranged grating elements
GB2385940B (en) 1999-03-05 2003-10-22 Nanovis Llc Aperiodically poled non-linear material
US6350993B1 (en) 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US6281532B1 (en) 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US6570898B2 (en) 1999-09-29 2003-05-27 Xerox Corporation Structure and method for index-guided buried heterostructure AlGalnN laser diodes
US6501092B1 (en) 1999-10-25 2002-12-31 Intel Corporation Integrated semiconductor superlattice optical modulator
RU2173003C2 (ru) 1999-11-25 2001-08-27 Септре Электроникс Лимитед Способ образования кремниевой наноструктуры, решетки кремниевых квантовых проводков и основанных на них устройств
DE10025264A1 (de) 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
US7902546B2 (en) 2000-08-08 2011-03-08 Translucent, Inc. Rare earth-oxides, rare earth -nitrides, rare earth -phosphides and ternary alloys with silicon
US7301199B2 (en) 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
US6521549B1 (en) 2000-11-28 2003-02-18 Lsi Logic Corporation Method of reducing silicon oxynitride gate insulator thickness in some transistors of a hybrid integrated circuit to obtain increased differential in gate insulator thickness with other transistors of the hybrid circuit
US20020100942A1 (en) 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6673646B2 (en) 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
US6690699B2 (en) 2001-03-02 2004-02-10 Lucent Technologies Inc Quantum cascade laser with relaxation-stabilized injection
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
WO2003025984A2 (en) 2001-09-21 2003-03-27 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
AU2003222003A1 (en) 2002-03-14 2003-09-29 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US6816530B2 (en) 2002-09-30 2004-11-09 Lucent Technologies Inc. Nonlinear semiconductor light sources
US7023010B2 (en) 2003-04-21 2006-04-04 Nanodynamics, Inc. Si/C superlattice useful for semiconductor devices
US7446002B2 (en) 2003-06-26 2008-11-04 Mears Technologies, Inc. Method for making a semiconductor device comprising a superlattice dielectric interface layer
US20060267130A1 (en) 2003-06-26 2006-11-30 Rj Mears, Llc Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween
US7514328B2 (en) 2003-06-26 2009-04-07 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween
US20050279991A1 (en) 2003-06-26 2005-12-22 Rj Mears, Llc Semiconductor device including a superlattice having at least one group of substantially undoped layers
US7153763B2 (en) 2003-06-26 2006-12-26 Rj Mears, Llc Method for making a semiconductor device including band-engineered superlattice using intermediate annealing
US20070015344A1 (en) 2003-06-26 2007-01-18 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Between at Least One Pair of Spaced Apart Stress Regions
US7586116B2 (en) 2003-06-26 2009-09-08 Mears Technologies, Inc. Semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US20040262594A1 (en) 2003-06-26 2004-12-30 Rj Mears, Llc Semiconductor structures having improved conductivity effective mass and methods for fabricating same
US7491587B2 (en) 2003-06-26 2009-02-17 Mears Technologies, Inc. Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer
US20070020833A1 (en) 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US20060231857A1 (en) 2003-06-26 2006-10-19 Rj Mears, Llc Method for making a semiconductor device including a memory cell with a negative differential resistance (ndr) device
US20070020860A1 (en) 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making Semiconductor Device Including a Strained Superlattice and Overlying Stress Layer and Related Methods
US20060243964A1 (en) 2003-06-26 2006-11-02 Rj Mears, Llc Method for making a semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US7045813B2 (en) 2003-06-26 2006-05-16 Rj Mears, Llc Semiconductor device including a superlattice with regions defining a semiconductor junction
US7531850B2 (en) 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a memory cell with a negative differential resistance (NDR) device
US7598515B2 (en) 2003-06-26 2009-10-06 Mears Technologies, Inc. Semiconductor device including a strained superlattice and overlying stress layer and related methods
US6833294B1 (en) 2003-06-26 2004-12-21 Rj Mears, Llc Method for making semiconductor device including band-engineered superlattice
US20070063185A1 (en) 2003-06-26 2007-03-22 Rj Mears, Llc Semiconductor device including a front side strained superlattice layer and a back side stress layer
US20050282330A1 (en) 2003-06-26 2005-12-22 Rj Mears, Llc Method for making a semiconductor device including a superlattice having at least one group of substantially undoped layers
US20040266116A1 (en) 2003-06-26 2004-12-30 Rj Mears, Llc Methods of fabricating semiconductor structures having improved conductivity effective mass
US7531828B2 (en) 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions
US20060223215A1 (en) 2003-06-26 2006-10-05 Rj Mears, Llc Method for Making a Microelectromechanical Systems (MEMS) Device Including a Superlattice
US20060011905A1 (en) 2003-06-26 2006-01-19 Rj Mears, Llc Semiconductor device comprising a superlattice dielectric interface layer
US20070012910A1 (en) 2003-06-26 2007-01-18 Rj Mears, Llc Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US7045377B2 (en) 2003-06-26 2006-05-16 Rj Mears, Llc Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US7227174B2 (en) 2003-06-26 2007-06-05 Rj Mears, Llc Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US7531829B2 (en) 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US7202494B2 (en) 2003-06-26 2007-04-10 Rj Mears, Llc FINFET including a superlattice
US7586165B2 (en) 2003-06-26 2009-09-08 Mears Technologies, Inc. Microelectromechanical systems (MEMS) device including a superlattice
US7612366B2 (en) 2003-06-26 2009-11-03 Mears Technologies, Inc. Semiconductor device including a strained superlattice layer above a stress layer
US20060273299A1 (en) 2003-06-26 2006-12-07 Rj Mears, Llc Method for making a semiconductor device including a dopant blocking superlattice
US20070063186A1 (en) 2003-06-26 2007-03-22 Rj Mears, Llc Method for making a semiconductor device including a front side strained superlattice layer and a back side stress layer
US20060263980A1 (en) 2003-06-26 2006-11-23 Rj Mears, Llc, State Of Incorporation: Delaware Method for making a semiconductor device including a floating gate memory cell with a superlattice channel
US7659539B2 (en) 2003-06-26 2010-02-09 Mears Technologies, Inc. Semiconductor device including a floating gate memory cell with a superlattice channel
US7229902B2 (en) 2003-06-26 2007-06-12 Rj Mears, Llc Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction
US20060220118A1 (en) 2003-06-26 2006-10-05 Rj Mears, Llc Semiconductor device including a dopant blocking superlattice
US20060289049A1 (en) 2003-06-26 2006-12-28 Rj Mears, Llc Semiconductor Device Having a Semiconductor-on-Insulator (SOI) Configuration and Including a Superlattice on a Thin Semiconductor Layer
US20070010040A1 (en) 2003-06-26 2007-01-11 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Layer Above a Stress Layer
AU2004300982B2 (en) 2003-06-26 2007-10-25 Mears Technologies, Inc. Semiconductor device including MOSFET having band-engineered superlattice
US7535041B2 (en) 2003-06-26 2009-05-19 Mears Technologies, Inc. Method for making a semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US20060292765A1 (en) 2003-06-26 2006-12-28 Rj Mears, Llc Method for Making a FINFET Including a Superlattice
KR100549008B1 (ko) 2004-03-17 2006-02-02 삼성전자주식회사 등방성식각 기술을 사용하여 핀 전계효과 트랜지스터를제조하는 방법
CA2612132A1 (en) 2005-07-15 2007-01-25 Mears Technologies, Inc. Semiconductor device including a channel with a non-semiconductor monolayer and associated methods
TW200733379A (en) 2005-12-22 2007-09-01 Mears R J Llc Electronic device including a poled superlattice having a net electrical dipole moment
US7517702B2 (en) 2005-12-22 2009-04-14 Mears Technologies, Inc. Method for making an electronic device including a poled superlattice having a net electrical dipole moment
US7625767B2 (en) 2006-03-17 2009-12-01 Mears Technologies, Inc. Methods of making spintronic devices with constrained spintronic dopant
US20080012004A1 (en) 2006-03-17 2008-01-17 Mears Technologies, Inc. Spintronic devices with constrained spintronic dopant
US7985995B2 (en) * 2006-08-03 2011-07-26 Micron Technology, Inc. Zr-substituted BaTiO3 films
US7781827B2 (en) 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
US7928425B2 (en) 2007-01-25 2011-04-19 Mears Technologies, Inc. Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods
US7863066B2 (en) 2007-02-16 2011-01-04 Mears Technologies, Inc. Method for making a multiple-wavelength opto-electronic device including a superlattice
US7880161B2 (en) 2007-02-16 2011-02-01 Mears Technologies, Inc. Multiple-wavelength opto-electronic device including a superlattice
US7812339B2 (en) 2007-04-23 2010-10-12 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures
CN100590803C (zh) * 2007-06-22 2010-02-17 中芯国际集成电路制造(上海)有限公司 原子层沉积方法以及形成的半导体器件
JP2009054705A (ja) 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
JP5159413B2 (ja) 2008-04-24 2013-03-06 株式会社東芝 半導体装置及びその製造方法
WO2011112574A1 (en) 2010-03-08 2011-09-15 Mears Technologies, Inc Semiconductor device including a superlattice and dopant diffusion retarding implants and related methods
WO2011135963A1 (ja) 2010-04-28 2011-11-03 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
JP5708187B2 (ja) 2011-04-15 2015-04-30 サンケン電気株式会社 半導体装置
US8994002B2 (en) 2012-03-16 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having superlattice stressor
US8497171B1 (en) 2012-07-05 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET method and structure with embedded underlying anti-punch through layer
WO2015077595A1 (en) 2013-11-22 2015-05-28 Mears Technologies, Inc. Vertical semiconductor devices including superlattice punch through stop layer and related methods
WO2015077580A1 (en) 2013-11-22 2015-05-28 Mears Technologies, Inc. Semiconductor devices including superlattice depletion layer stack and related methods
US9745658B2 (en) * 2013-11-25 2017-08-29 Lam Research Corporation Chamber undercoat preparation method for low temperature ALD films
US9716147B2 (en) 2014-06-09 2017-07-25 Atomera Incorporated Semiconductor devices with enhanced deterministic doping and related methods
US9721790B2 (en) * 2015-06-02 2017-08-01 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153685A (ja) * 1993-11-29 1995-06-16 Oki Electric Ind Co Ltd 歪ヘテロ超格子構造の薄膜形成方法
JPH07193059A (ja) * 1993-12-27 1995-07-28 Hitachi Ltd 半導体装置の製造方法
JP2002231717A (ja) * 2000-11-03 2002-08-16 Texas Instruments Inc 酸化剤としてＮ２Ｏを用いた超薄膜ＳｉＯ２
US20040262595A1 (en) * 2003-06-26 2004-12-30 Rj Mears Llc Semiconductor device including band-engineered superlattice
JP2007521646A (ja) * 2003-06-26 2007-08-02 アール．ジェイ． メアーズ エルエルシー バンド設計超格子を有する半導体装置
JP2007043147A (ja) * 2005-07-29 2007-02-15 Samsung Electronics Co Ltd 原子層蒸着工程を用いたシリコンリッチナノクリスタル構造物の形成方法及びこれを用いた不揮発性半導体装置の製造方法
US20070194298A1 (en) * 2006-02-21 2007-08-23 Rj Mears, Llc Semiconductor device comprising a lattice matching layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024034433A1 (ja) * 2022-08-08 2024-02-15 信越半導体株式会社 量子コンピュータ用シリコン基板の製造方法、量子コンピュータ用シリコン基板及び半導体装置

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