KR101905299B1 - 산소 공급원으로서 n₂o를 사용하는 원자층 구조들을 포함하는 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자를 제조하는 방법은 적층된 층들의 그룹을 복수 개 포함하는 각 구조와 더불어, 반도체 프로세싱 챔버 내에 반도체 기판 위에 복수의 이격된 구조들을 형성하는 단계를 포함할 수 있다. 층들의 각 그룹은 베이스 반도체 부분을 정의하는 복수의 적층된 베이스 실리콘 단일층들 및 인접한 베이스 실리콘 부분들의 결정 격자 내에 제한된 적어도 하나의 산소 단일층을 포함할 수 있다. 더욱이, 산소 단일층들은 산소 공급원으로서 N2O를 사용하여 형성될 수 있다.

Description

산소 공급원으로서 N₂O를 사용하는 원자층 구조들을 포함하는 반도체 소자의 제조 방법{METHODS FOR MAKING A SEMICONDUCTOR DEVICE INCLUDING ATOMIC LAYER STRUCTURES USING N₂O AS AN OXYGEN SOURCE}
본 발명은 반도체 분야에 관한 것으로, 보다 상세하게는, 에너지 밴드 엔지니어링 및 관련 방법들에 기초한 강화된 특성을 가지는 반도체에 관한 것이다.
구조 및 기술은 전하 캐리어들의 이동성을 향상시킴으로써와 같이 반도체 소자들의 성능을 향상시키기 위하여 제안되었다. 예를 들어, 미국 특허 출원번호 제2003/0057416호 Currie et al. 는 실리콘, 실리콘-게르마늄, 및 완화된 실리콘 그리고 또한 그 외에 성능 저하를 야기할 불순물이-없는 존들을 포함하는 변형된 재료층들을 공개한다. 상위 실리콘 층에서 발생하는 이축 변형은 더 높은 속도 및/또는 더 낮은 전력 장치들을 가능하게 하는 캐리어 이동성을 바꾼다. 공개된 미국 특허 출원번호 제2003/0034529호 Fitzgerald et al. 는 유사한 변형된 실리콘 기술에 또한 기초한 CMOS 인버터를 공개한다.
미국 특허번호 제6,472,685 B2호 Takagi는 실리콘 및 실리콘 층들 사이에 끼어진 탄소층을 포함하는 반도체 소자를 공개하고 이로써 제2 실리콘 층의 전도 밴드 및 원자가 밴드는 인장 변형을 받는다. 더 작은 유효 질량을 가지는 전자들, 및 게이트 전극에 인가된 전기장에 의하여 유도된 것은 제2 실리콘층 내에 한정되고, 따라서, n-채널 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)는 더 높은 이동성을 갖는다고 한다.
미국 특허번호 제4,937,204호 Ishibashi et al.는 복수의 층들이고, 8개의 단일층(monolayer)들 보다 적고, 그리고 분류 또는 이원 화합물 반도체층들을 포함하는 것이 교대로 그리고 에피텍셜하게 성장된 초격자를 공개한다. 주요 전류 흐름의 방향은 초격자의 층들에 수직이다.
미국 특허번호 제5,357,119호 Wang et al.는 초격자에서 분산한 합금을 감소시킴으로써 달성된 더 높은 이동성을 가진 Si-Ge 단기 초격자를 공개한다. 이러한 흐름에 따라, 미국 특허번호 제5,683,934호 Candelaria는 실리콘의 합금 및 인장 응력을 받는 채널층에 배치하는 비율에서의 실리콘 격자에 치환적으로 존재하는 제2 재료를 포함하는 하나의 채널층을 포함하는 강화된 이동성 MOSFET을 공개한다.
미국 특허번호 제5,216,262호 Tsu는 2개의 장벽 영역들 및 장벽들 사이에 끼어진 얇게 에피텍셜하게 성장된 반도체층을 포함하는 양자 웰 구조를 공개한다. 각 장벽 영역은 일반적으로 2개 내지 6개의 단일층들의 범위 내에서의 두께를 가진 SiO2/Si의 교대층들로 구성된다. 훨씬 더 두꺼운 실리콘의 섹션이 장벽들 사이에 끼어져 있다.
"실리콘 나노구조 소자들에서의 현상들" Tsu라는 제목의 그리고 응용 물리학 및 재료 과학&프로세싱, 페이지 391-402로 2000년 9월 6일 온라인 공개된 기사는 실리콘 및 산소의 반도체-원자의 초격자(Semiconductor-Atomic Superlattice, SAC)를 공개한다. Si/O 초격자는 실리콘 양자 및 발광 소자들에 있어 유용한 것으로 공개된다. 특히, 녹색 전장 발광 다이오드 구조가 구성되었고 그리고 테스트되었다. 다이오드 구조에서 전류 흐름은 수직인, 즉, SAS의 층들에 수직이다. 공개된 SAS는 산소 원자들, 및 CO 분자들과 같이 흡착종들에 의해 분리된 반도체층들을 포함할 수 있다. 산소의 흡착된 단일층 이상의 실리콘 성장은 상당히 낮은 결함 밀도를 가진 에피텍셜로 기술된다. 실리콘의 약 8개의 원자층들인 1.1 nm 두께의 실리콘 부분이 포함된 하나의 SAS 구조, 및 다른 구조는 이러한 실리콘 두께의 2배를 가졌다. 피지컬 리뷰 레터스(Physical Review Letters)지, 제89권, 제7호(2002년 8월 12일)에 게재된 "직접-갭 발광 실리콘의 화학적 설계" Luo et al. 라는 제목의 기사는 Tsu의 발광 SAS 구조들을 더 논의한다.
공개된 국제 출원 제WO 02/103,767 A1호 Wang, Tsu 와 Lofgren은 얇은 실리콘 및 산소, 탄소, 질소, 인, 안티몬, 비소 또는 수소의 장벽 빌딩 블록을 공개함으로써 10의 4승보다 더 큰 격자를 통해 전류가 수직으로 흐르는 것을 감소한다. 절연층/장벽층은 절연층 옆에 증착될 저결함 에피텍셜 실리콘을 허용한다.
영국 특허 출원번호 제2,347,520호 Mears et al. 는 비주기적 광 밴드-갭(Aperiodic Photonic Band-GAP, APBG) 구조들의 원리는 전자 밴드갭 엔지니어링에 맞춰질 수 있다는 것을 공개한다. 특히, 본 출원은 재료 파라미터들, 예를 들어, 밴드 최소값, 유효 질량 등의 위치는 바람직한 밴드-구조 특성들을 가진 새로운 비주기적 재료들을 산출하기 위하여 조정될 수 있다는 것을 공개한다. 전기 전도성, 열 전도성 및 유전율 또는 투자율과 같이 다른 파라미터들은 또한 재료로 설계될 가능성이 있는 것으로 공개된다.
반도체 소자들에서 전하 캐리어들의 이동성을 증가시키기 위한 재료 공학에서의 상당한 노력에도 불구하고, 여전히 더 큰 향상의 요구가 있다. 더 큰 이동성은 소자 속도를 증가시킬 수 있고 그리고/또는 소자 전력 소비를 감소시킬 수 있다. 더 큰 이동성으로, 더 작은 소자 특성들에 지속된 변화에도 불구하고 소자 성능은 또한 유지될 수 있다. 본 발명의 목적은 전하 캐리어들의 이동성을 증가시키기 위해 산소 공급원으로서 N2O를 사용하는 원자층 구조들을 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
반도체 소자의 제조 방법은 적층된 층들의 그룹을 복수 개 포함하는 각 구조와 더불어, 반도체 프로세싱 챔버 내에 반도체 기판 위에 복수의 이격된 구조들을 형성하는 단계를 포함할 수 있다. 층들의 각 그룹은 베이스 반도체 부분을 정의하는 복수의 적층된 베이스 실리콘 단일층들 및 인접한 베이스 실리콘 부분들의 결정 격자내에 제한된 적어도 하나의 산소 단일층을 포함할 수 있다. 더욱이, 산소 단일층들은 산소 공급원으로서 N2O 를 사용하여 형성될 수 있다.
보다 상세하게는, 복수의 이격된 구조들은 에피텍셜 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 형성될 수 있다. 예로써, 베이스 실리콘 단일층들은 600℃ 내지 800℃ 범위의 온도에서, 그리고 보다 상세하게는 665℃ 내지 685℃ 범위의 온도에서 형성될 수 있다.
또한 예로써, 산소 단일층들은 500℃ 내지 750℃ 범위의 온도에서 형성될 수 있다. 산소 공급원에 대한 노출 시간은 1초와 240초 사이, 그리고 보다 상세하게는 12초와 24초 사이가 될 수 있고, 예를 들어, 그리고 산소 공급원은 2% N2O 미만의 헬륨 공급원 가스를 포함할 수 있다.
방법은 이격된 구조들 사이의 얕은 트렌치 격리(Shallow Trench Isolation, STI)영역들을 형성하는 단계를 더 포함할 수 있다. 보다 상세하게는, STI 영역들은 이격된 구조들을 형성하기 이전에 형성될 수 있다. 또한, 각각의 캡 반도체층은 각각의 이격된 구조들 위에 형성될 수 있다. 더욱이, 캡 반도체층들을 형성하는 단계는 580℃ 내지 900℃ 범위의 온도에서 캡 반도체층들을 형성하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면, 반도체 소자들에서 전하 캐리어들의 이동성이 증가된다. 즉, 특정 초격자들이 전하 캐리어들의 유효 질량을 감소시키고 그리고 이로써 더 높은 전하 캐리어 이동성으로 이어진다
도 1은 본 발명에 따라 초격자를 포함하는 반도체 소자의 제조 방법을 나타내는 흐름도이다.
도 2는 선택적으로 형성된 복수의 초격자들을 포함하는 본 발명에 따라 형성된 반도체 소자의 개략적인 단면도이다.
도 3은 도 2에 도시된 것과 같이 초격자의 크게 확대된 개략적인 단면도이다.
도 4는 도 2에 도시된 초격자의 원자 다이어그램의 부분 사시도이다.
도 5는 도 2의 소자에서 사용될 수 있는 초격자의 다른 실시예의 개략적인 확대 단면도이다.
도 6a는 종래 기술에서와 같은 벌크 실리콘, 그리고 도 2 내지 도 4에 도시된 것과 같은 4/1 Si/O 초격자 둘 다에 대한 감마 포인트(G)로부터 산출된 밴드 구조의 그래프이다.
도 6b는 종래 기술에서와 같은 벌크 실리콘, 그리고 도 2 내지 도 4에 도시된 것과 같은 4/1 Si/O 초격자 둘 다에 대한 Z 포인트로부터 산출된 밴드 구조의 그래프이다.
도 6c는 종래 기술에서와 같은 벌크 실리콘, 그리고 도 5에 도시된 것과 같은 5/1/3/1 Si/O초격자에 대한 감마와 Z 포인트 둘 다로부터 산출된 밴드 구조의 그래프이다.
도 7은 N2O 산소 공급원을 사용하여 초격자 구조를 제조하는 도 1의 방법의 예시 구현을 위한 도즈(dose) 대 온도의 그래프이다.
도 8은 N2O 산소 공급원을 사용하여 초격자 구조를 제조하는 도 1의 방법의 예시 구현을 위한 도즈 대 흐름률의 그래프이다.
도 9는 N2O 산소 공급원을 사용하여 초격자 구조를 제조하는 도 1의 방법의 예시 구현을 위한 도즈 대 시간의 그래프이다.
도 10은 N2O 산소 공급원을 사용하여 초격자 구조를 제조하는 도 1의 방법의 예시 구현을 위한 재료 농도 대 깊이의 그래프이다.
본 발명은 이제 첨부하는 도면들을 참고로 하여 이하에서 보다 자세하게 기술될 것이며, 본 발명의 실시예들이 도시된다. 본 발명은 그러나 여러 가지 상이한 형태들로 구현될 수 있으며 그리고 여기에서 제시된 실시예들에 한정되지 않는다. 오히려, 이러한 실시예들이 제공되어 이로써 이러한 발명은 철저하게 그리고 완전하게 될 것이고, 그리고 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 충분히 전달할 것이다. 동일한 숫자들은 전체에서 동일한 요소들을 뜻하고, 그리고 주요 기호는 대체 실시예들에서 유사한 요소들을 나타내기 위하여 사용된다.
실시예들은 반도체 소자들 내에서 향상된 성능을 달성하기 위한 원자의 또는 분자의 단계에서 반도체 재료들의 특성을 제어하는 것에 관한 것이다. 더욱이, 본 발명은 반도체 소자들의 전도 경로들에서의 사용을 위한 향상된 재료들의 식별, 생성, 및 사용에 관한 것이다.
출원인들은 그것에 얽매이길 바라지 않고, 특정 초격자들이 여기에 기술된 것과 같이 전하 캐리어들의 유효 질량을 감소시키고 그리고 이는 그렇게 함으로써 더 높은 전하 캐리어 이동성으로 이어진다는 이론을 제시한다. 유효 질량은 문헌에서 다양한 정의들로 기술된다. 유효 질량에서 개선된 측정으로서 출원인들은:
Figure 112017004457877-pat00001
으로 정의된 "전도성 상호 유효 질량 텐서", 각각의 전자들 및 홀들에 대한 Me -1 및 Mh -1을 사용하고 전자들에 대해서 그리고:
Figure 112017004457877-pat00002
홀들에 대해, 거기에서 f는 페르미-디랙 분포이고, EF는 페르미 에너지이고, T는 온도이고, E(k,n)는 웨이브 벡터 k 및 n번째 에너지 밴드에 대응하는 상태에서 전자의 에너지이고, 지수들 i 및 j는 직교 좌표들 x, y 및 z를 뜻하고, 적분들은 브릴루앙 영역(Brillouin Zone, B.Z.)에 대체되고, 그리고 합산들은 각각의 전자들과 홀들에 대한 페르미 에너지의 위와 아래의 에너지를 가진 밴드들로 대체된다.
출원인들의 전도성 상호 유효 질량 텐서의 정의는 이로써 재료의 전도성의 텐서 성분이 전도성 상호 유효 질량 텐서의 대응하는 성분의 더 큰 값들에 대해 더 크다는 것이다. 다시 출원인들은 그것에 얽매이길 바라지 않고 여기에 기술된 초격자들이 일반적으로 전하 캐리어 이동의 바람직한 방향에 대한 것과 같이, 재료의 전도적 특성들을 향상시키기 위하여 전도성 상호 유효 질량 텐서의 값들을 설정한다는 이론을 제시한다. 적합한 텐서 요소의 반대는 전도성 유효 질량으로 언급된다. 다시 말해, 반도체 재료 구조들의 특징을 나타내기 위하여, 상기에 기술되고 그리고 의도된 캐리어 이동의 방향에서 산출된 것과 같이 전자들/홀들에 대한 전도성 유효 질량은 개선된 재료들을 구별하기 위하여 사용된다.
더 높은 전하 캐리어 이동성은 그 외에 표시될 것보다 평행 방향으로 전하 캐리어들에 대해 더 낮은 전도성 유효 질량으로 인해 발생할 수 있다. 전도성 유효 질량은 그 외에 발생할 전도성 유효 질량의 3분의 2보다 더 적을 수 있다. 물론, 초격자는 적어도 그 안에 전도성 도펀트 중 적어도 하나의 형태를 더 포함할 수 있다.
상기-기술된 측정들을 이용하여, 특정 목적들에 대해 개선된 밴드 구조들을 가지는 재료들을 선택할 수 있다. 이러한 일 예는 반도체 소자에서 하나의 채널 영역에 대한 초격자(25) 재료가 될 것이다. 본 발명에 따른 초격자(25)를 포함하는 반도체 소자(20)는 이제 도 2를 참고로 하여 우선 기술된다. 당업자는 그러나 여기에서 확인된 재료들이 개별 소자들 및/또는 집적회로들과 같은 많은 상이한 형태의 반도체 소자들에서 사용될 수 있을 것이라는 것을 인식할 것이다. 소자(20)는 예시적으로 기판(21) 및 인접한 초격자들(25) 사이의 복수의 얕은 트렌치 격리(Shallow Trench Isolation,STI)영역들을 포함한다. 추가의 프로세싱이 그 다음에 미국 특허번호 제6,897,472호; 제6,993,222호; 제7,202,494호; 제7,432,524호; 제7,586,165호; 제7,612,366호; 제7,659,539호; 제7,781,827호; 및 제7,863,066호에 기술된 것과 같이 다양한 반도체 구조들을 생성하기 위한 소자(20) 위에 수행될 수 있고, 그것들은 또한 본 양수인에게 양도될 수 있고 그리고 이로써 여기에 참조로 그것들의 전체로서 포함된다.
출원인들은 개선된 재료들 또는 구조들 및 초격자(25)의 제조 방법들을 확인하였다. 보다 상세하게는, 출원인들은 전자들 및/또는 홀들에 대해 적합한 전도성 유효 질량들이 실리콘에 대해 대응하는 값들보다 실질적으로 더 작은 에너지 밴드 구조들을 가지는 재료들 또는 구조들을 확인하였다.
이제 추가적으로 도 2 및 도 3을 참조하여, 초격자(25)의 구조는 원자 또는 분자 단계에서 제어되고 그리고 원자 또는 분자층 증착의 알려진 기술을 사용하여 형성될 수 있다. 초격자(25)는 도 3의 개략적인 단면도에 특정 참조로 가장 잘 이해되었던 것과 같이, 적층된 관계로 배치된 복수의 층 그룹들(45a-45n)을 포함한다.
초격자(25)의 층들(45a-45n)의 각 그룹은 베이스 반도체 부분(46a-46n)을 정의하는 복수의 적층된 베이스 실리콘 단일층들(46) 및 그 위의 에너지 밴드-수정층(50)을 예시적으로 포함한다. 에너지 밴드-수정층들(50)은 실례의 명확성을 위하여 도 3에서 점묘법(stippling)으로 그리는 것으로써 도시된다.
에너지-밴드 수정층(50)은 인접한 베이스 반도체 부분들의 결정 격자 내에서 제한된 하나의 비-반도체 단일층을 예시적으로 포함한다. 즉, 층들(45a-45n)의 인접한 그룹들에서 대향하는 베이스 반도체 단일층들(46)은 화학적으로 함께 묶여진다. 예를 들어, 실리콘 단일층들(46)의 경우, 그룹(45a)의 상부 또는 하부 단일층에서의 실리콘 원자들 중 일부는 그룹(45b)의 하부 또는 바닥 단일층에서 실리콘 원자들과 공유적으로 결합될 것이다. 이는 비-반도체 단일층(들)(예를 들어, 산소 단일층(들))의 존재에도 불구하고 층들의 그룹들을 통해서 연속되는 결정 격자를 허용한다. 물론, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 인식되는 바와 같이, 이러한 층들의 각각에서 실리콘 원자들의 일부가 비-반도체원자들(즉, 본 실시예에서의 산소)에 결합될 것과 같이 인접한 그룹들(45a-45n)의 대향하는 실리콘층들(46) 사이에서 완전한 또는 순수한 공유 결합이 되지 않을 것이다.
다른 실시예들에 있어서, 하나 이상의 이러한 단일층이 가능할 수 있다. 비-반도체 또는 반도체 단일층에 대한 여기에서의 참조는 단일층을 위해 사용된 재료가 만약 벌크로 형성되었다면 비-반도체 또는 반도체가 될 것을 의미한다는 점에 주의해야 한다. 즉, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 인식되는 바와 같이, 반도체와 같이 재료의 하나의 단일층은 그것이 만약 벌크 또는 상대적으로 두꺼운 층으로 형성되었다면 반드시 동일한 특성들을 보일 필요는 없다.
출원인들은 그것에 얽매이길 바라지 않고 에너지 밴드-수정층들(50) 및 인접한 베이스 반도체 부분들(46a-46n)은 초격자(25)가 그 외에 표시될 것보다 평행층 방향으로 전하 캐리어들에 대한 더 적은 적합한 전도성 유효 질량을 갖도록 한다는 이론을 제시한다. 다른 방법이 고려된다면, 이러한 평행 방향은 적층 방향에 직교이다. 밴드 수정층들(50)은 또한 초격자(25)가 공통의 에너지 밴드 구조들을 갖도록 한다.
예시된 MOSFET(20)과 같이 반도체 소자가 그 외에 표시될 것보다 더 적은 전도성 유효 질량에 기초하여 더 높은 전하 캐리어 이동성을 향유한다는 이론이 또한 제시된다. 몇몇 실시예들에 있어서, 그리고 본 발명에 의하여 달성된 밴드 엔지니어링의 결과로, 초격자(25)는 광학-전자 소자들에 특히 유리하게 될 수 있는 실질적으로 직접 에너지 밴드갭을 더 가질 수 있다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 인식되는 바와 같이, 소스/드레인 영역들 (22)/(26), (23)/27) 및 MOSFET(20)의 게이트(35)는 적층된 그룹들(45a-45n)의 층들에 관해 평행 방향으로 초격자(25)를 통해서 전하 캐리어들의 이동을 하도록 하는 영역들로 여겨질 수 있다. 다른 이러한 영역들은 또한 본 발명에 의하여 고려된다.
초격자(25)는 또한 상부층 그룹(45n) 위의 캡층(52)을 예시적으로 포함한다. 캡층(52)은 복수의 베이스 반도체 단일층들(46)을 포함할 수 있다. 캡층(52)은 베이스 반도체의 2개 내지 100개의 단일층들 사이, 그리고 보다 바람직하게는 10개 내지 50개의 단일층들 사이를 가질 수 있다.
각 베이스 반도체 부분(46a-46n)은 그룹 IV 반도체들, 그룹 III-V 반도체들, 및 그룹 II-VI 반도체들을 포함하는 그룹으로부터 선택된 베이스 반도체를 포함할 수 있다. 물론, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 인식되는 바와 같이, 용어 그룹 IV 반도체들은 또한 그룹 IV-IV 반도체들을 포함한다. 보다 상세하게는, 베이스 반도체는 예를 들어 실리콘 및 게르마늄 중 적어도 하나를 포함할 수 있다.
각 에너지 밴드-수정층(50)은 예를 들어 산소, 질소, 불소, 및 탄소-산소를 포함하는 그룹으로부터 선택된 비-반도체를 포함할 수 있다. 비-반도체는 또한 바람직하게 다음 층의 증착을 통해서 열적으로 안정함으로써 제조를 용이하게 한다. 다른 실시예들에 있어서, 비-반도체는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 인식되는 바와 같이 주어진 반도체 프로세싱과 호환이 되는 다른 무기 또는 유기 요소 또는 화합물이 될 수 있다. 보다 상세하게는, 베이스 반도체는 예를 들어 실리콘 및 게르마늄 중 적어도 하나를 포함할 수 있다.
단일층(monolayer)이라는 용어는 단일 원자층 및 또한 단일 분자층을 포함하는 것으로 여겨진다는 점에 주의해야 한다. 한 개의 단일층에 의하여 제공된 에너지 밴드-수정층(50)은 또한 단일층을 포함하는 것으로 여겨지는 점에서 가능한 위치들의 모두가 이용되는 것은 아니라는 점에 또한 주의해야 한다. 예를 들어, 특히 도 3의 원자 다이어그램을 참조하여, 4/1 반복 구조는 베이스 반도체 재료로서의 실리콘에 대해, 그리고 에너지 밴드-수정 재료로서의 산소에 대해 도시된다. 산소의 가능한 위치들 중 오직 절반만 이용된다.
다른 실시예들에 있어서 그리고/또는 상이한 재료들과 더불어 이러한 2분의 1 이용은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 인식되는 바와 같이 반드시 케이스가 될 필요는 없다. 사실 이러한 개략적인 다이어그램에서조차 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 또한 인식되는 바와 같이 주어진 단일층에서 산소의 개별적인 원자들이 평면을 따라서 정밀하게 정렬되지 않는 것이 보여질 수 있다. 예로써, 비록 다른 수들이 특정 실시예들에서 이용될 수 있지만, 바람직한 이용 범위는 가득 채워질 수 있는 산소 위치들의 약 8분의 1부터 2분의 1까지이다.
실리콘 및 산소는 현재 종래의 반도체 프로세싱에서 널리 이용되고, 그리고, 이런 이유로, 제조업자들은 여기에 기술된 것과 같이 이러한 재료들을 용이하게 사용할 수 있을 것이다. 원자 또는 단일층 증착은 또한 이제 널리 사용된다. 따라서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 또한 인식되는 바와 같이, 본 발명에 따라 초격자(25)들을 포함하는 반도체 소자들은 용이하게 채택되고 그리고 구현될 수 있다.
출원인들은 그것에 얽매이길 바라지 않고, Si/O 초격자와 같이, 초격자에 대해, 예를 들어, 실리콘 단일층들의 수가 바람직하게 7이 되거나 또는 더 적어야 하고 이로써 바람직한 이익들을 달성하기 위해 초격자의 에너지 밴드가 공통이거나 또는 전체에 걸쳐 상대적으로 균일하다는 이론을 제시한다. 그러나, 8개 또는 그 이상의 층들은 주어진 적용에 따라 다른 실시예들에서 사용될 수 있다. 도 3 및 도4에 나타난 4/1 반복 구조는, Si/O에 대해 X 방향으로 전자들 및 홀들에 대해 향상된 이동성을 나타내기 위하여 모델화되었다. 예를 들어, 전자들(벌크 실리콘에 대해 등방성인)에 대해 산출된 전도성 유효 질량은 0.26이고 그리고 X 방향으로 4/1 SiO 초격자에 대해 0.46의 비율로 발생하는 0.12이다. 마찬가지로, 홀들에 대한 계산은 벌크 실리콘에 대해 0.36의 값들을 그리고 0.44의 비율로 발생하는 4/1 Si/O 초격자에 대한 0.16의 값들을 산출한다.
이러한 방향적으로 우선적인 특징은 특정 반도체 소자들에 있어서 바람직할 수 있지만, 다른 소자들은 층들의 그룹들에서 어떤 평행 방향으로의 이동성에 있어서 더 일정하게 증가하는 이익을 얻을 수 있다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 인식되는 바와 같이 전자들 또는 홀들 둘 다, 또는 전하 캐리어들의 이러한 형태들 중 오직 하나에 대해 증가된 이동성을 갖는 것도 이로울 수 있다.
초격자(25)의 4/1 Si/O 실시예에 대해 더 낮은 전도성 유효 질량은 그 외에 발생할 것보다 전도성 유효 질량의 3분의 2보다 더 적을 수 있고, 그리고 이는 전자들 및 홀들 둘 다에 적용된다. 물론, 초격자(25)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 또한 인식되는 바와 같이 그 안에 전도성 도펀트의 적어도 하나의 형태를 더 포함할 수 있다.
사실, 이제 추가적으로 도 5를 참조하여, 본 발명에 따라 상이한 성질을 가진 초격자(25')의 다른 실시예가 이제 기술된다. 이러한 실시예에서, 3/1/5/1의 반복 패턴이 도시된다. 보다 상세하게는, 가장 낮은 베이스 반도체 부분(46a')은 3개의 단일층들을 가지고, 그리고 두 번째로 낮은 베이스 반도체 부분(46')은 5개의 단일층들을 가진다. 이러한 패턴은 초격자(25') 전체에 걸쳐 반복된다. 에너지 밴드-수정층들(50')은 각각 한 개의 단일층을 포함할 수 있다. 이러한 Si/O를 포함하는 초격자(25')에 대해, 전하 캐리어 이동성의 향상은 층들의 평면에서의 방향과는 관계가 없다. 구체적으로 언급되지 않은 도 5의 다른 요소들은 도 3과 관련하여 상기에 논의된 것들과 유사하고 그리고 여기에서 추가의 논의는 필요하지 않다.
몇몇 소자 실시예들에 있어서, 초격자의 모든 베이스 반도체 부분들은 동일한 수의 단일층 두께가 될 수 있다. 다른 실시예들에 있어서, 베이스 반도체 부분들 중 적어도 일부는 상이한 수의 단일층 두께가 될 수 있다. 여전히 다른 실시예들에 있어서, 모든 베이스 반도체 부분들은 상이한 수의 단일층 두께가 될 수 있다.
도 6a 내지 도 6c에서 밀도범함수 이론(Density Functional Theory, DFT)을 사용하여 산출된 밴드 구조들이 도시된다. DFT가 밴드갭의 절대값을 너무 적게 추산하는 것은 종래 기술에서 잘 알려졌다. 이런 이유로 갭 위에 모든 밴드들은 적당한 "가위수정(scissors correction)"에 의해 옮겨질 수 있다. 그러나 밴드의 형태는 훨씬 더 믿을만한 것이 될 것으로 알려진다. 수직의 에너지 축들은 이러한 관점에서 해석되어야 한다.
도 6a는 벌크 실리콘(실선으로 표시)과 도 3 내지 도 4(점선들로 표시)에 나타난 것과 같은 4/1 Si/O 초격자들(25) 둘 다에 대해 감마 포인트(G)로부터 산출된 밴드 구조를 보여준다. 방향들은 4/1/ Si/O 구조의 단위 셀을 뜻하고 그리고 Si의 종래의 단위 셀을 뜻하지 않고, 비록 도면에서 (001) 방향이 Si의 종래의 단위 셀의 방향(001)에 해당하지만, 그리고, 이런 이유로, Si 전도 밴드 최소값의 예상된 위치를 보여준다. 도면에서 (100) 및 (010) 방향들은 종래의 Si 단위 셀의 (110) 및 (-110) 방향들에 해당한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 도면상의 Si의 밴드들이 4/1 Si/O 구조에 대해 적합한 상호 격자 방향들 위에 그것들을 표시하기 위하여 접혀진다는 것을 인식할 것이다.
4/1 Si/O 구조에 대해 전도 밴드 최소값은 벌크 실리콘(Si)과 대비하여 감마 포인트에 위치하고, 반면에 원자가 밴드 최소값은 우리가 Z 포인트로 언급하는 (001) 방향으로 브릴루앙 영역의 가장자리에서 발생한다. 추가의 산소층에 의하여 유발된 교란으로 인한 밴드 분할 때문에 Si에 대한 전도 밴드 최소값의 곡률과 비교하여 4/1 Si/O 구조에 대한 전도 밴드 최소값의 더 큰 곡률에 또한 주의할 수 있다.
도 6b는 벌크 실리콘(실선들)과 4/1 Si/O 초격자(25)(점선들) 둘 다에 대한 Z 포인트로부터 산출된 밴드 구조를 보여준다. 이러한 도면은 (100) 방향으로 원자가 밴드의 강화된 곡률을 나타낸다.
도 6c는 벌크 실리콘(실선들)과 도 4의 초격자(25')(점선들)의 5/1/3/1 Si/O 구조 둘 다에 대한 감마 및 Z 포인트 둘 다로부터 산출된 밴드 구조를 보여준다. 5/1/3/1 Si/O 구조의 대칭 때문에, (100)및 (010) 방향들로 산출된 밴드 구조들은 동등하다. 따라서 전도성 유효 질량 및 이동성은 층들에 평행한 평면에서, 즉 (001) 적층 방향에 수직인, 등방성이 될 것으로 예상되어진다. 5/1/3/1 Si/O 예시에서 전도 밴드 최소값 및 원자가 밴드 최대값은 Z 포인트에서 둘 다에 또는 Z 포인트에서 근접하다는 것에 주의한다.
비록 증가된 곡률은 감소된 유효 질량의 표시이지만, 적합한 비교 및 구별이 전도성 상호 유효 질량 텐서 산출을 통해 될 수 있다. 이는 출원인들이 5/1/3/1 초격자(25')가 실질적으로 직접 밴드갭이 되어야 한다는 추가의 이론을 제시하는 것을 야기한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 인식되는 바와 같이, 광 전이에 적합한 매트릭스 요소는 직접 및 간접 밴드갭 동작 사이의 구별을 나타내는 또 다른 표식이다.
이제 추가적으로 도 1을 참조하여, 초격자(25)를 포함하는 반도체 소자(20)의 제조 방법이 이제 기술될 것이다. 초격자들(25)은 실리콘 기판(21)위에 선택적으로 형성될 수 있다. 예로써, 기판(21)은, 비록 다른 적합한 기판들이 또한 이용될 수 있지만, <100> 방향을 가진 저농도로 도핑된 P-형 또는 N-형의 단결정 실리콘의 8-인치 웨이퍼가 될 수 있다.
초격자(25) 재료는 기판(21)의 상부 면을 가로질러 바람직한 위치들에 선택적으로 형성된다(비록 비-선택적 프로세스가 특정 실시예들에서 이용될 수 있지만). 예를 들어, STI 영역(22)은 초격자(25) 재료가 증착될 바람직한 위치들을 정의하기 위하여 기판(21) 위에 이격된 위치들에 형성될 수 있다.
블록(100)에서 시작하여, 하나 또는 그 이상의 베이스 반도체(여기에서 실리콘) 단일층들(46)은 프로세싱 챔버에서, 블록 (101)에서, 연속적인 원자층 증착에 의하여 선택된 위치들에서 기판(21) 위에 형성된다. 증착은 챔버 내에서 단일 웨이퍼로 수행될 수 있거나, 또는 다중 웨이퍼들은 특정 실시예들 중 동일한 챔버에서 동시에 처리될 수 있다. 실란, 디실란, 트리실란, 또는 다른 적합한 증착제들은 예를 들어 약 425℃ 내지 625℃ 범위의 온도에서 그리고 약 20 내지 80 토르의 범위의 압력에서 사용될 수 있다. 질소 또는 수소는 예를 들어 약 20 내지 40 SLM을 가진 전달제(delivery agent)로서 사용될 수 있다.
특정 그룹에서 모든 실리콘 단일층들(46)이 형성되었을 때, 블록(102)에, 그때 각각의 산소 단일층(들)이 형성될 수 있어, 블록(103)에, 이로써 산소 단일층(들)은, 상기에 언급된 것과 같이, 인접한 베이스 실리콘 부분들의 결정 격자 내에 제한(constrained)된다. 더욱이, 초격자(25)의 모든 그룹들이 형성될 때, 반도체(예를 들어, 실리콘) 캡 층(52)은, 상기 추가로 논의했던 것과 같이, 그 위에(블록 (105)) 선택적으로 형성될 수 있고, 예시적으로 도 1의 방법을 끝낸다(블록 (106)). 예로써, 캡 반도체 층(52)은 580℃ 내지 900℃ 범위에서, 그리고 보다 상세하게는 685℃ 내지 800℃ 범위의 온도에서 형성될 수 있다.
도시된 예에 있어서, 산소 단일층들은 산소 공급원으로서 N2O를 사용하여 형성된다. 예로써, 산소 공급원은 비록 다른 비활성 가스 공급원들이지만 2% N2O 미만을 가진, 그리고 보다 상세하게는, 약 1% N2O 를 가진 헬륨(He) 공급원 가스를 포함할 수 있고 게다가 He은 또한 다른 실시예들에서도 사용될 수 있다. 산소 단일층들은 500℃ 내지 750℃ 범위에서, 그리고 보다 상세하게는 650℃ 내지 700℃ 범위의 온도에서 형성될 수 있다. 일반적으로 말하면, 거의 산소가 아닌 것은 온도가 650℃ 아래로 떨어지는 것으로 통합되었고, 그리고 700℃ 이상의 산소는 통합되지만 그러나 예를 들어 결합의 상이한 상태가 우세하기 시작할 수 있기 때문에 실리콘 성장 포스트 산소 증착은 감소될 수 있다. 이러한 결과들은 도 7의 그래프(70)에 나타나고, 단일 웨이퍼 프로세싱 챔버에 대한 것이고, 예시 구현에서(N2O 분리가 아닌) 총 도즈 대 온도가 650℃ 근처에서 반복될 수 없는 것으로 보여질 수 있고, 그리고 700℃ 초과에서 불안정하게 된다(즉, 실리콘에 대한 산소 결합에 변화가 있는 곳). 동일한 단일 웨이터 프로세싱 구현에 있어서, 예시 산소 공급원 흐름들은 1초 내지 240초 범위의 도즈 시간을 가진 80 sccm부터 195 sccm까지, 그리고 보다 상세하게는 12초 내지 24초의 범위에, 예를 들어, 각각 도 8 및 도 9의 그래프들 (80) 및 (90)에서 보여진 것과 같이, 범위에 이를 수 있다. 그래프(90)에 있어서, 총 도즈 대 시간(650℃ 및 83 sccm에 대해)은 선형인 것으로 보여질 수 있다. 이렇게 나타내어진 스케일 위에, 산소는 3초에서 노출 아래에 대해 1E15 at/cm2가 될 것이다.
추가적으로 도 10을 참조하여, 그래프(110)는 산소 공급원이, 680℃의 온도에서 170 sccm의 흐름률로, 12초의 기간 동안 He 가스 흐름에서 거의 1% N2O 이었던 단일 웨이퍼 챔버에서 실리콘/산소 초격자(25)의 예시 구성에 대한 재료 농도들 대 깊이를 나타낸다. 산소 농도는 선(111)에 의해 표현되고, SiN은 선(112)에 의해 표현되고, 그리고 C12 는 선(113)에 의해 표현된다.
일반적으로 말하면, 상기 기술된 산소 공급원으로서 N2O를 사용하는 프로세스는, N2O가 O2보다 더 적은 반응을 보이는 것과 같이, 더 좋은 균일성을 제공하기 위한 다중-웨이퍼 프로세싱에 특히 유용할 수 있다. 특히, N2O에 의한 산소 결합 비율은 O2에 의한 것보다 대략 10x 더 낮은 것으로 발견되었다. 다중-웨이퍼 프로세싱에 관하여, 더 낮은 반응성은 온도가 다소 증가될 수 있고(산소 결합 제어를 위해 필요한 범위 내에서 유지하는 것), 그리고 더 긴 노출 횟수들과 더불어, 균일성을 돕는 것을 의미한다. 더욱이, N2O의 더 적은 반응성의 결과로, H2에 관하여 N2O 기체상 반응은, 웨이퍼들에 더 좋은 기체 전달과 향상된 필름 균일성을 야기하는 특정 다중-웨이퍼 챔버들에서 감소될 수 있다. 더욱이, 더 높은 온도로 인해, 퍼지(purge) 횟수는 감소될 수 있고 그리고 스룻풋(throughput)은 증가될 수 있다.
반면에, 프로세싱 파라미터들은 상기에 논의했던 것과 같이 선택되어야 하고 이로써 프로세스는 여전히 바람직한 산소 커버리지를 제공하기에 충분한 반응을 한다. 보다 상세하게는, 온도는 반응을 위한 산소 공급원을 가지기 위하여 증가될 수 있지만, 초격자(25)의 경우에 있어서, 만약 온도가 너무 높으면, 산소가 다음 실리콘 단일층이 놓아지기 전에 탈착할 수 있거나, 또는 산소가 상이한 구성(예를 들어, SiO2)에서 결합할 수 있고, 그것은 실리콘 에피텍셜 성장 모두의 재시작을 함께 방해할 것이다.
본 발명의 많은 수정 및 다른 실시예들이 앞서 말한 기술 및 관련 도면들에 보여준 교시의 이익을 갖는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 생각으로 떠올릴 것이다. 따라서, 본 발명은 공개된 특정 실시예들에 한정되는 것이 아니고, 변형 및 실시예들이 첨부된 청구항들의 범위 내에 포함될 것이라는 것이 이해될 것이다.
21: 기판
22: STI 영역
25: 초격자
46: 실리콘 단일층
50: 에너지 밴드 수정 층
52: 캡 층

Claims (25)

  1. 반도체 프로세싱 챔버 내에서 반도체 기판 위에 복수의 이격된 구조들을 형성하는 단계를 포함하고, 각 구조는 적층된 층들의 그룹을 복수 개 포함하고, 그리고 층들의 각 그룹은 베이스 반도체 부분을 정의하는 복수의 적층된 베이스 실리콘 단일층들 및 인접한 베이스 실리콘 부분들의 결정 격자 내에 제한된 적어도 하나의 산소 단일층을 포함하고;
    상기 산소 단일층들은 산소 공급원으로서 N2O를 사용하고, 그리고 650℃ 내지 700℃ 범위의 온도에서 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 형성하는 단계는 에피텍셜 화학 기상 증착(CVD)을 사용하여 이격된 구조들의 상기 복수의 그룹들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 베이스 실리콘 단일층들은 600℃ 내지 800℃ 범위의 온도에서 형성되는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서,
    상기 베이스 실리콘 단일층들은 665℃ 내지 685℃ 범위의 온도에서 형성되는 것을 특징으로 하는 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 산소 공급원에 대한 노출 시간이 1초와 240초 사이인 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 산소 공급원은 2% N2O 미만의 헬륨 공급원 가스를 포함하는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 이격된 구조들 사이에 얕은 트렌치 격리(STI) 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서,
    상기 STI 영역들은 상기 이격된 구조들을 형성하는 단계 이전에 형성되는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서,
    상기 이격된 구조들의 각각의 상부에 각각의 캡 반도체 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 캡 반도체 층들을 형성하는 단계는 580℃ 내지 900℃ 범위의 온도에서 상기 캡 반도체 층들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 에피텍셜 화학 기상 증착(CVD)을 사용하여 반도체 프로세싱 챔버 내에 인접한 구조들 사이에 얕은 트렌치 격리(STI) 영역들을 가진 반도체 기판 위에 복수의 이격된 구조들을 형성하는 단계를 포함하고, 각 구조는 적층된 층들의 그룹을 복수 개 포함하고, 그리고 층들의 각 그룹은 베이스 반도체 부분을 정의하는 복수의 적층된 베이스 실리콘 단일층들 및 인접한 베이스 실리콘 부분들의 결정 격자 내에 제한된 적어도 하나의 산소 단일층을 포함하고;
    상기 산소 단일층들은 산소 공급원으로서 N2O를 사용하고, 그리고 650℃ 내지 700℃ 범위의 온도에서 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 베이스 실리콘 단일층들은 600℃ 내지 800℃ 범위의 온도에서 형성되는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서,
    상기 베이스 실리콘 단일층들은 665℃ 내지 685℃ 범위의 온도에서 형성되는 것을 특징으로 하는 방법.
  15. 삭제
  16. 제 12 항에 있어서,
    상기 산소 공급원에 대한 노출 시간이 1초와 240초 사이인 것을 특징으로 하는 방법.
  17. 제 12 항에 있어서,
    상기 산소 공급원은 2% N2O 미만의 헬륨 공급원 가스를 포함하는 것을 특징으로 하는 방법.
  18. 제 12 항에 있어서,
    상기 STI 영역들은 상기 이격된 구조들을 형성하는 단계 이전에 형성되는 것을 특징으로 하는 방법.
  19. 제 12 항에 있어서,
    각각의 상기 이격된 구조들 상부에 각각의 캡 반도체 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 12 항에 있어서,
    상기 캡 반도체 층들을 형성하는 단계는 580℃ 내지 900℃ 범위의 온도에서 상기 캡 반도체 층들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 반도체 프로세싱 챔버 내에서 반도체 기판 위에 복수의 이격된 구조들을 형성하는 단계를 포함하고, 각 구조는 적층된 층들의 그룹을 복수 개 포함하고, 그리고 층들의 각 그룹은 베이스 반도체 부분을 정의하는 복수의 적층된 베이스 실리콘 단일층들 및 인접한 베이스 실리콘 부분들의 결정 격자 내에 제한된 적어도 하나의 산소 단일층을 포함하고;
    상기 산소 단일층들은 650℃ 내지 700℃ 범위의 온도에서 산소 공급원으로서 N2O를 사용하여 형성되고, 그리고 상기 베이스 실리콘 단일층들은 600℃ 내지 800℃ 범위의 온도에서 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제 21 항에 있어서,
    상기 형성하는 단계는 에피텍셜 화학 기상 증착(CVD)을 사용하여 이격된 구조들의 상기 복수의 그룹들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제 21 항에 있어서,
    상기 베이스 실리콘 단일층들은 665℃ 내지 685℃ 범위의 온도에서 형성되는 것을 특징으로 하는 방법.
  24. 제 21 항에 있어서,
    상기 산소 공급원에 대한 노출 시간이 1초와 240초 사이인 것을 특징으로 하는 방법.
  25. 제 21 항에 있어서,
    상기 산소 공급원은 2% N2O 미만의 헬륨 공급원 가스를 포함하는 것을 특징으로 하는 방법.
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