TW202036727A - 用於製作包含其中擴散有氮的超晶格之半導體元件之方法 - Google Patents

用於製作包含其中擴散有氮的超晶格之半導體元件之方法 Download PDF

Info

Publication number
TW202036727A
TW202036727A TW108138982A TW108138982A TW202036727A TW 202036727 A TW202036727 A TW 202036727A TW 108138982 A TW108138982 A TW 108138982A TW 108138982 A TW108138982 A TW 108138982A TW 202036727 A TW202036727 A TW 202036727A
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
nitrogen
superlattice
silicon
Prior art date
Application number
TW108138982A
Other languages
English (en)
Other versions
TWI740249B (zh
Inventor
基思多蘭 威克斯
奈爾思溫 柯蒂
馬瑞克 海太
羅勃J 米爾斯
羅勃約翰 史蒂芬生
路易尼古拉 赫特三世
Original Assignee
美商安托梅拉公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商安托梅拉公司 filed Critical 美商安托梅拉公司
Publication of TW202036727A publication Critical patent/TW202036727A/zh
Application granted granted Critical
Publication of TWI740249B publication Critical patent/TWI740249B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151Compositional structures
    • H01L29/152Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/0245Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • H01L21/02507Alternating layers, e.g. superlattice
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種用於製作半導體元件之方法,其可包含形成一超晶格層及一相鄰半導體層,該超晶格層包含複數個堆疊之層群組,每一層群組包含複數個堆疊之基底半導體單層,其界定出一基底半導體部份,以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層。本發明的方法可更包含使氮擴散至該超晶格層內。

Description

用於製作包含其中擴散有氮的超晶格之半導體元件之方法
本發明一般而言與半導體元件有關,詳細而言,本發明與利用改良半導體材料之半導體元件製作技術有關。
利用諸如增強電荷載子之遷移率(mobility)增進半導體元件效能之相關結構及技術,已多有人提出。例如,Currie等人之美國專利申請案第2003/0057416號揭示了矽、矽-鍺及鬆弛矽之應變材料層,其亦包含原本會在其他方面導致效能劣退的無雜質區(impurity-free zones)。此等應變材料層在上部矽層中所造成的雙軸向應變(biaxial strain)會改變載子的遷移率,從而得以製作較高速與/或較低功率的元件。Fitzgerald等人的美國專利申請公告案第2003/0034529號則揭示了同樣以類似的應變矽技術為基礎的CMOS反向器。
授予Takagi的美國專利第6,472,685 B2號揭示了一半導體元件,其包含夾在矽層間的一層矽與碳層,以使其第二矽層的導帶及價帶承受伸張應變(tensile strain)。這樣,具有較小有效質量(effective mass)且已由施加於閘極上的電場所誘發的電子,便會被侷限在其第二矽層內,因此,即可認定其N型通道MOSFET具有較高的遷移率。
授予Ishibashi等人的美國專利第4,937,204號揭示了一超晶格,其中包含一複數層,該複數層少於八個單層(monolayer)且含有一部份(fractional)或雙元(binary)半導體層或一雙元化合物半導體層,該複數層係交替地以磊晶成長方式生長而成。其中的主電流方向係垂直於該超晶格之各層。
授予Wang等人的美國專利第5,357,119號揭示了一矽-鍺短週期超晶格,其經由減少超晶格中的合金散射(alloy scattering)而達成較高遷移率。依據類似的原理,授予Candelaria的美國專利第5,683,943號揭示了具較佳遷移率之MOSFET,其包含一通道層,該通道層包括矽與一第二材料之一合金,該第二材料以使該通道層處於伸張應力下的百分比替代性地存在於矽晶格中。
授予Tsu的美國專利第5,216,262號揭示了一量子井結構,其包括兩個阻障區(barrier region)及夾於其間的一磊晶生長半導體薄層。每一阻障區各係由厚度範圍大致在二至六個交替之SiO2/Si單層所構成。阻障區間則另夾有厚得多之一矽區段。
在2000年9月6日線上發行的應用物理及材料科學及製程(Applied Physics and Materials Science & Processing) pp. 391 – 402中,Tsu於一篇題為「矽質奈米結構元件中之現象」(Phenomena in silicon nanostructure devices)的文章中揭示了矽及氧之半導體-原子超晶格(semiconductor-atomic superlattice, SAS)。此矽/氧超晶格結構被揭露為對矽量子及發光元件有用。其中特別揭示如何製作並測試一綠色電輝光二極體(electroluminescence diode)結構。該二極體結構中的電流流動方向是垂直的,亦即,垂直於SAS之層。該文所揭示的SAS可包含由諸如氧原子等被吸附物種(adsorbed species) 及CO分子所分開的半導體層。在被吸附之氧單層以外所生長的矽,被描述為具有相當低缺陷密度之磊晶層。其中的一種SAS結構包含1.1 nm厚之一矽質部份,其約為八個原子層的矽,而另一結構的矽質部份厚度則有此厚度的兩倍。在物理評論通訊(Physics Review Letters),Vol. 89, No. 7 (2002年8月12日)中,Luo等人所發表的一篇題為「直接間隙發光矽之化學設計」(Chemical Design of Direct-Gap Light-Emitting Silicon)的文章,更進一步地討論了Tsu的發光SAS結構。
已公開之Wang、 Tsu及Lofgren的國際申請案WO 02/103,767 A1揭示了薄的矽與氧、碳、氮、磷、銻、砷或氫的一阻障建構區塊,其可以將垂直流經晶格的電流減小超過四個十之次方冪次尺度(four orders of magnitude)。其絕緣層/阻障層容許低缺陷磊晶矽挨著絕緣層而沈積。
已公開之Mears等人的英國專利申請案第2,347,520號揭示,非週期性光子能帶間隙 (aperiodic photonic band-gap, APBG)結構可應用於電子能帶間隙工程(electronic bandgap engineering)中。詳細而言,該申請案揭示,材料參數(material parameters),例如能帶最小值的位置、有效質量等等,皆可加以調節,以獲致具有所要能帶結構特性之新非週期性材料。其他參數,諸如導電性、熱傳導性及介電係數(dielectric permittivity)或導磁係數(magnetic permeability),則被揭露亦有可能被設計於材料之中。
除此之外,授予Wang等人的美國專利第6,376,337號揭示一種用於製作半導體元件絕緣或阻障層之方法,其包括在矽底材上沈積一層矽及至少一另外元素,使該沈積層實質上沒有缺陷,如此實質上無缺陷的磊晶矽便能沈積於該沈積層上。作為替代方案,一或多個元素構成之一單層,較佳者為包括氧元素,在矽底材上被吸收。夾在磊晶矽之間的複數絕緣層,形成阻障複合體。
一種用於製作半導體元件之方法,其可包含形成一超晶格層及一相鄰半導體層,該超晶格層包含複數個堆疊之層群組,每一層群組包含複數個堆疊之基底半導體單層,其界定出一基底半導體部份,以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層。本發明的方法可更包含使氮擴散至該超晶格層內。
根據一實施例,該相鄰半導體層可包括氮,且使氮擴散至該超晶格層中可包括使氮從該相鄰半導體層擴散至該超晶格層內。在一示例中,本發明的方法可包含將氮植入該相鄰半導體層內。在另一實施例中,本發明的方法可包含使氮擴散至該相鄰半導體層內。
作為示例,該相鄰半導體層可包含該超晶格層下方之一半導體底材。根據另一示例,該相鄰半導體層可包含該超晶格層上方之一半導體頂蓋。作為示例,使氮從相鄰半導體層擴散至超晶格層內可包括回火該超晶格層及該相鄰半導體層。在一示例性實施例中,該相鄰半導體層可包括該超晶格層上面一半導體頂蓋層,且使氮擴散至該超晶格層內可包括在一氮氣氛中回火該半導體頂蓋層及該超晶格層。
作為示例,該半導體頂蓋層可具有範圍400Å至500Å之厚度。同樣作為示例,該超晶格層內的氮濃度可在諸如1x1018 atoms/cm3 至1x1021 atoms/cm3 範圍,但在某些實施例中更高濃度是可能的。此外,舉例而言,每一基底半導體部份可包含矽,而該至少一非半導體層可包含氧。在某些實施例中,可在該形成超晶格層前,從該相鄰半導體層去除氮及/或氧。
茲參考說明書所附圖式詳細說明示例性實施例,圖式中所示者為示例性實施例。不過,實施例可以許多不同形式實施,且不應解釋為僅限於本說明書所提供之特定示例。相反的,這些實施例之提供,僅是為了使本發明所揭示之發明內容更為完整詳盡。在本說明書及圖式各處,相同圖式符號係指相同元件,而撇號(’)則用以標示不同實施方式中之類似元件。
整體而言,本發明涉及半導體晶圓處理與元件製作之技術,其利用強化之半導體超晶格做為吸除層,以防止晶片的元件層發生金屬污染。在本發明中,該強化之半導體超晶格亦稱為「MST」層或「MST技術」,其可以地毯式沈積(「MST1」),或在期望位置選擇性沈積(「MST2」)。關於應用MST技術的進一步背景知識,可在授予Mears等人的美國專利第9,275,996號中找到,其全部內容茲此併入成為本說明書之一部。
詳言之,MST技術涉及進階的半導體材料,例如下文將進一步說明之超晶格25。申請人之理論認為(但申請人並不欲受此理論所束縛),本說明書所述超晶格結構可減少電荷載子之有效質量,並由此而帶來較高之電荷載子遷移率。有效質量之各種定義在本發明所屬技術領域之文獻中已有說明。為衡量有效質量之改善程度,申請人分別為電子及電洞使用了「導電性反有效質量張量」(conductivity reciprocal effective mass tensor)
Figure 02_image001
Figure 02_image003
Figure 02_image005
為電子之定義,且:
Figure 02_image007
為電洞之定義,其中f為費米-狄拉克分佈(Fermi-Dirac distribution),EF為費米能量(Fermi energy),T為溫度,E(k,n)為電子在對應於波向量k及第n個能帶狀態中的能量,下標i及j係指直交座標x,y及z,積分係在布里羅因區(Brillouin zone,B.Z.)內進行,而加總則是在電子及電洞的能帶分別高於及低於費米能量之能帶中進行。
申請人對導電性反有效質量張量之定義為,一材料之導電性反有效質量張量之對應分量之值較大者,其導電性之張量分量 (tensorial component)亦較大。申請人再度提出理論(但並不欲受此理論所束縛)認為,本說明書所述超晶格可設定導電性反有效質量張量之值,以增進材料之導電性,例如電荷載子傳輸之典型較佳方向。適當張量項數之倒數,在此稱為導電性有效質量(conductivity effective mass)。換句話說,若要描述半導體材料結構的特性,如上文所述,在載子預定傳輸方向上計算出電子/電洞之導電性有效質量,便可用於分辨出較佳之材料。
申請人已辨識出可用於半導體元件之改進材料或結構。更具體而言,申請人所辨識出之材料或結構所具有之能帶結構,其電子及/或電洞之適當導電性有效質量之值,實質上小於對應於矽之值。這些結構除了有較佳遷移率之特點外,其形成或使用之方式,亦使其得以提供有利於各種不同元件類型應用之壓電、焦電及/或鐵電特性,下文將進一步討論之。
參考圖1及圖2,所述材料或結構是超晶格25的形式,其結構在原子或分子等級上受到控制,且可應用原子或分子層沈積之已知技術加以形成。超晶格25包含複數個堆疊排列之層群組45a~45n,如圖1之概要剖視圖所示。
如圖所示,超晶格25之每一層群組45a~45n包含複數個堆疊之基底半導體單層46,其界定出各別之基底半導體部份46a~46n與其上之一能帶修改層50。為清楚呈現起見,該能帶修改層50於圖1中以雜點表示。
如圖所示,該能帶修改層50包含一非半導體單層,其係被拘束在相鄰之基底半導體部份之一晶格內。「被拘束在相鄰之基底半導體部份之一晶格內」一語,係指來自相對之基底半導體部份46a~46n之至少一些半導體原子,透過該些相對基底半導體部份間之非半導體單層50,以化學方式鍵結在一起,如圖2所示。一般而言,此一組構可經由控制以原子層沈積技術沈積在半導體部份46a~46n上面之非半導體材料之量而成為可能,這樣,可用之半導體鍵結位置(bonding sites)便不會全部(亦即非完全或低於100%之涵蓋範圍)被連結至非半導體原子之鍵結佔滿,下文將進一步討論之。因此,當更多半導體材料單層46被沈積在一非半導體單層50上面或上方時,新沈積之半導體原子便可填入該非半導體單層下方其餘未被佔用之半導體原子鍵結位置。
在其他實施方式中,使用超過一個此種非半導體單層是可能的。應注意的是,本說明書提及非半導體單層或半導體單層時,係指該單層所用材料若形成於主體,會是非半導體或半導體。亦即,一種材料(例如矽)之單一單層所顯現之特性,並不必然與形成於主體或相對較厚層時所顯現之特性相同,熟習本發明所屬技術領域者當可理解。
申請人之理論認為(但申請人並不欲受此理論所束縛),能帶修改層50與相鄰之基底半導體部份46a~46n,可使超晶格25在平行層之方向上,具有較原本為低之電荷載子適當導電性有效質量。換一種方向思考,此平行方向即正交於堆疊方向。該能帶修改層50亦可使超晶格25具有一般之能帶結構,同時有利地發揮作為該超晶格垂直上下方之多個層或區域間之絕緣體之作用。
再者,此超晶格結構亦可有利地作為超晶格25垂直上下方多個層之間之摻雜物及/或材料擴散之阻擋。因此,這些特性可有利地允許超晶格25為高K值介電質提供一界面,其不僅可減少高K值材料擴散進入通道區,還可有利地減少不需要之散射效應,並改進裝置行動性,熟習本發明所屬技術領域者當可理解。
本發明之理論亦認為,包含超晶格25之半導體元件可因為較原本為低之導電性有效質量,而享有較高之電荷載子遷移率。在某些實施方式中,因為本發明而實現之能帶工程,超晶格25可進一步具有對諸如光電元件等尤其有利之實質上之直接能帶間隙。
超晶格25亦可在一上部層群組45n上方包含一頂蓋層52。該頂蓋層52可包含複數個基底半導體單層46。該頂蓋層52可從基底半導體的2個單層到基底半導體的25Å或更多(例如100Å),且較佳者為10至50個單層之間。
每一基底半導體部份46a~46n可包含由 IV 族半導體、 III-V 族半導體及 II-VI 族半導體所組成之群組中選定之一基底半導體。當然, IV 族半導體亦包含 IV-IV 族半導體,熟習本發明所屬技術領域者當可理解。更詳細而言,該基底半導體可包含,舉例而言,矽及鍺當中至少一者。
每一能帶修改層50可包含由,舉例而言,氧、氮、氟、碳及碳-氧所組成之群組中選定之一非半導體。該非半導體亦最好具有在沈積下一層期間保持熱穩定之特性,以從而有利於製作。在其他實施方式中,該非半導體可為相容於給定半導體製程之另一種無機或有機元素或化合物,熟習本發明所屬技術領域者當能理解。更詳細而言,該基底半導體可包含,舉例而言,矽及鍺當中至少一者。
應注意的是,「單層(monolayer)」一詞在此係指包含一單一原子層,亦指包含一單一分子層。亦應注意的是,經由單一單層所提供之能帶修改層50,亦應包含層中所有可能位置未完全被佔據之單層(亦即非完全或低於100%之涵蓋範圍)。舉例來說,參照圖2之原子圖,其呈現以矽作為基底半導體材料並以氧作為能帶修改材料之一4/1重複結構。氧原子之可能位置僅有一半被佔據。
在其他實施方式及/或使用不同材料的情況中,則不必然是二分之一的佔據情形,熟習本發明所屬技術領域者當能理解。事實上,熟習原子沈積技術領域者當能理解,即便在此示意圖中亦可看出,在一給定單層中,個別的氧原子並非精確地沿著一平坦平面排列。舉例來說,較佳之佔據範圍是氧的可能位置有八分之一至二分之一被填滿,但在特定實施方式中其他佔據範圍亦可使用。
由於矽及氧目前廣泛應用於一般半導體製程中,故製造商將能夠立即應用本說明書所述材料。原子沈積或單層沈積亦是目前廣泛使用之技術。因此,依照本發明之結合超晶格25之半導體元件,可立即加以採用並實施,熟習本發明所屬技術領域者當能理解。
申請人之理論認為(但申請人並不欲受此理論所束縛),對超晶格而言,例如矽/氧超晶格,矽單層之數目應優選為七層或更少,以使該超晶格之能帶在各處皆為共同或相對均勻,以實現所欲之優點。圖1及圖2所示之矽/氧 4/1重複結構,已經過模型化以表示電子及電洞在X方向上之較佳遷移率。舉例而言,電子(就主體矽而言具等向性)之計算後導電性有效質量為0.26,而X方向上的4/1 矽/氧超晶格之計算後導電性有效質量則為0.12,兩者之比為0.46。同樣的,在電洞之計算結果方面,主體矽之值為0.36,該4/1 矽/氧超晶格之值則為0.16,兩者之比為0.44。
雖然此種方向上優先(directionally preferential)之特點可有利於某些半導體元件,其他半導體元件亦可得益於遷移率在平行於層群組之任何方向上更均勻之增加。電子及電洞兩者之遷移率同時增加,或僅其中一種電荷載子遷移率之增加,亦皆可有其好處,熟習本發明所屬技術領域者當可理解。
超晶格25之4/1 矽/氧實施方式之較低導電性有效質量,可不到非超晶格25者之導電性有效質量之三分之二,且此情形就電子及電洞而言皆然。當然,超晶格25可更包括至少一種類型之導電性摻雜物在其中,熟習本發明所屬技術領域者當能理解。
茲另參考圖3說明依照本發明之具有不同特性之超晶格25’之另一實施方式。在此實施方式中,其重複模式為3/1/5/1。更詳細而言,最底下的基底半導體部份46a’有三個單層,第二底下的基底半導體部份46b’則有五個單層。此模式在整個超晶格25’重複。每一能帶修改層50’可包含一單一單層。就包含矽/氧之此種超晶格25’ 而言,其電荷載子遷移率之增進,係獨立於該些層之平面之定向。圖3中其他元件在此未提及者,係與前文參考圖1所討論者類似,故不再重複討論。
在某些元件實施方式中,其超晶格之每一基底半導體部份可為相同數目之單層之厚度。在其他實施方式中,其超晶格之至少某些基底半導體部份可為相異數目之單層之厚度。在另外的實施方式中,其超晶格之每一基底半導體部份可為相異數目之單層之厚度。
圖4A-4C呈現使用密度功能理論(Density Functional Theory, DFT)計算出之能帶結構。在本發明所屬技術領域中廣為習知的是,DFT通常會低估能帶間隙之絕對值。因此,間隙以上的所有能帶可利用適當之「剪刀形更正」(scissors correction)加以偏移。不過,能帶的形狀則是公認遠較為可靠。縱軸之能量應從此一角度解釋之。
圖4A呈現主體矽 (以實線表示)及圖1之4/1 矽/氧超晶格25 (以虛線表示)兩者由迦碼點(G)計算出之能帶結構。圖中該些方向係指該4/1 矽/氧結構之單位晶格(unit cell)而非指矽之一般單位晶格,雖然圖中之方向(001)確實對應於一般矽單位晶格之方向(001),並因此而顯示出矽導帶最小值之預期位置。圖中方向(100)及方向(010)係對應於一般矽單位晶格之方向(110)及方向(-110)。熟習本發明所屬技術領域者當可理解,圖中之矽能帶係被摺疊收攏,以便在該4/1 矽/氧結構之適當反晶格方向(reciprocal lattice directions)上表示。
由圖中可見,與主體矽相較,該4/1 矽/氧結構之導帶最小值係位於G點,而其價帶最小值則出現在方向(001)上布里羅因區之邊緣,吾人稱為Z點之處。吾人亦可注意到,與矽之導帶最小值曲率比較下,該4/1 矽/氧結構之導帶最小值之曲率較大,此係因額外氧層引入之微擾(perturbation)造成能帶分裂(band splitting)之故。
圖4B呈現主體矽(實線)及該4/1 矽/氧超晶格25 (虛線)兩者由Z點計算出之能帶結構。此圖描繪出價帶在方向(100)上之增加曲率。
圖4C呈現主體矽(實線)及圖3之5/1/3/1 矽/氧超晶格25’ (虛線)兩者由迦碼點及Z點計算出之能帶結構之曲線圖。由於該5/1/3/1 矽/氧結構之對稱性,在 方向(100)及方向(010)上計算出之能帶結構是相當的。因此,在平行於各層之平面中,亦即垂直於堆疊方向(001)上,導電性有效質量及遷移率可預期為等向性。請注意,在該5/1/3/1 矽/氧之實施例中,導帶最小值及價帶最大值兩者皆位於或接近Z點。
雖然曲率增加是有效質量減少的一個指標,但適當的比較及判別可經由導電性反有效質量張量之計算而進行。此使得本案申請人進一步推論,該5/1/3/1超晶格25’實質上應為直接能帶間隙。熟習本發明所屬技術領域者當可理解,光躍遷(optical transition)之適當矩陣元素(matrix element)是區別直接及間接能帶間隙行為之另一指標。
前文已說明示例性MST薄膜結構及其製作方法,以下說明用於結合氮與前述MST超晶格結構之各種示例性方法。一般而言,本說明書所述方法包括形成超晶格層及使氮從相鄰之半導體層,其位於超晶格之上方或下方,擴散至超晶格層中。本發明亦提供另一種方法,其可將氮離子植入超晶格層中(或相鄰之半導體層中),並透過回火使氮離子擴散至超晶格層。
作為背景說明,氮結合(nitrogen incorporation)可提升在半導體元件中阻擋摻雜物及提升遷移率等應用之MST薄膜之特性。氮可改善摻雜物之阻擋、使氧安定,並避免氧因後續的加工及熱回火而流失至周圍的半導體晶格中。在氮濃度夠高的情況下,MST薄膜氧單層與氮之結合,可用於在絕緣體上矽(SOI)組構中的單晶矽下方提供強化之絕緣層。絕緣體上矽可用於半導體元件,以使主動元件彼此間及主動元件與主體半導體底材間有較佳的隔離,熟習本發明所屬技術領域者當可理解。
氮亦已用於柴氏(Czochralski)長晶法之雜質工程。在此應用中,Si3 N4 被溶解在矽熔化物(矽錠將從其中拉出)中,但其結合至矽晶格之氮濃度,比依照本說明書所述氮注入方法使用之濃度低得多。更詳細而言,與將氮化矽溶解到熔化物(矽錠將從中拉出矽錠並鋸成晶圓)中的方法不同,本發明之方法可將氮引入單晶矽中以束縛矽內部的錯位(dislocation)。
氮鎖定(nitrogen lock-in)亦有助於防止錯位缺陷滑動至待製作精密電子元件之表面。具有針對性之氮亦可用於吸除其他元素。氮吸除(nitrogen gettering)可用於將具有高移動性的不樂見金屬污染物束縛在選定之次表面(subsurface)區域中,其遠離待製作電子元件的區域。
參考圖5之流程圖100,從方框101處開始,在底材或晶圓21上形成一MST薄膜25,如前文所述,其可在整個晶圓上進行地毯式沈積(MST1),或在晶圓上的所需位置進行選擇性沈積(MST2),如方框102所示。此外,在方框103處,亦可視需要地在MST層上形成一半導體頂蓋層52。在方框104處,該結構接著在氮氣氛中進行回火,使氮擴散至已形成之MST層25中。在包含頂蓋層52的情況下,氮會經由頂蓋層52擴散至MST層25。作為示例,半導體頂蓋層可具有範圍400Å至500Å之厚度,但在其他實施例中亦可使用其他厚度。如圖所示,圖5之方法結束於方框105。
藉由在磊晶沈積後使氮擴散至MST薄膜單層中,可允許更大的最終氮劑量以提升摻雜物阻擋力和遷移率。插入氧單層之MST超晶格以前述方式沈積以強化元件,例如增加載子遷移率和摻雜物阻擋力。在沈積後,插入之氧單層可經歷其他熱處理步驟,例如摻雜物活化(dopant activation)回火,及源極汲極摻雜物植入活化。若熱預算夠高,所述氧單層「如同已沈積(as deposited)」之期望排列可能被擾亂。在某些情況中,以高溫進行之熱循環可能導致MST薄膜的量子力學性能(quantum mechanical properties)下降,及/或降低雜質阻擋之效率。添加氮可有利地幫助防止或最小化氧在熱回火過程中的移動。
圖5所示之氮結合方法的一個特別優點,在於其允許使用標準沈積方法或程式來形成MST薄膜,無需任何調整,然後在氮氣中進行適當的表面處理及回火。作為對比,常規的氮氧化物薄膜產生方法,係使用適當比例之流動前驅氣體生長或沈積一氮氧化物層,以賦予該層所需之目標氮氧比例。然而,藉由將氮添加至經過能帶工程(band engineered)的超晶格堆疊,可使氧在諸如其被引入晶圓於植入摻雜物活化回火期間會經歷之高溫熱循環時維持安定/固定。
與只具有氧的MST薄膜相比,氮結合亦可更提升MST薄膜之阻擋力與量子力學性能。由於在此實施例中,氮在MST薄膜堆疊沈積後移至目標MST區,因此可在最終MST超晶格中實現高得多之總雜質劑量而不會在最終產品中產生缺陷。換言之,在磊晶生長期間可引入有限量的氧和氮而不會失去磊晶秩序(epitaxial order),但在此事實之後的氮擴散,相較於在MST薄膜沈積期間進行氮擴散,可有利地允許將更大量的氮結合至MST薄膜中。
然而,參考圖6之流程圖110,在某些實施例中,可透過添加一氮前驅物之額外製程再鑒定(process requalification),在MST薄膜的生長期間將氮結合其中。一般而言,製程的複雜性將隨著新生長物種(此處為氮) 的加入而提升。舉例而言,吾人無法直接把含氮來源添加至既有CVD製程中而期待所欲的氧含量不會改變。氣體化學(gas chemistry)的改變可能降低或提高所獲得薄膜中的氧含量。視沈積條件而定,氮可能會在矽晶格中競爭位置,從而使最終結構內的氧含量減少。
從方框111處開始,在MST超晶格25之半導體(例如矽)及氧單層46, 50生長(方框112)後,可將氮引入製程中(方框113)。在這方面,某些製程/前驅氣體區段可用於提升最終氧含量。可使用能夠在低於600ºC下氮結合的低溫前驅氣體,例如聯氨N2 H4 ,但使用時通常需要搭配額外的安全措施。另一種方法為使用遠距電漿產生器(remote plasma generator)將雙原子N2 分解成氮原子,以產生適於低溫處理之氮來源。在方框114處可視需要選擇形成半導體頂蓋52,接著進行後續加工步驟。如圖所示,圖6之方法結束於方框115。
參考圖7之流程圖120,從方框121處開始,其為使氮擴散至MST超晶格25中的另一示例性實施方法,其包括在磊晶MST生長前於氮氣氛中回火晶圓或底材21,如方框122所示。回火前可採取預防措施確保底材21之矽表面為不含氧,熟習本發明所屬技術領域者當可理解。更詳細而言,氮將被儲存在底材21晶格中。在方框123處,可移開晶圓21並處理其表面,以去除阻礙磊晶MST生長之殘留氮。在方框124處,可將整個MST超晶格堆疊沈積在晶圓21上(其可為選擇性或地毯式沈積),並接著以適當溫度及時間進行回火,以將氮移入MST超晶格堆疊,如方框125所示。作為示例,此第二回火環境可為N2 、H2 或其他載體氣體,因為氮在第一回火處理期間就已移入底材21(方框122)。如圖所示,圖7之方法結束於方框126。
根據另一示例性實施例,茲參考圖8之流程圖130,說明如何透過氮離子植入使氮擴散至MST超晶格25中。從方框131處開始,在晶圓或底材21上形成MST磊晶堆疊(方框132處)後,可在適當能量下進行氮植入,以將氮置於晶格中期望的深度處(方框133),熟習本發明所屬技術領域者當可理解。當氮已位於晶圓21中(或在某些實施例中可為上覆之頂蓋/主動半導體層)後,即可進行回火,其時間長度足以如前述使氮擴散至MST薄膜25中(方框134)。作為替代方案,可在MST薄膜25生長前將氮植入晶圓21中。接著,可在MST薄膜生長後對晶圓21進行回火,以將氮移入MST單層,其與前文參考圖7說明之實施例相似。如圖所示,圖8之方法結束於方框135。
參考圖9之流程圖140,以下說明一示例性CMOS製程流程,其可結合注入氮之MST超晶格程序模組。本方法始於(方框141)淺溝槽隔離(STI)程序模組142,接著為井程序模組143(例如臨界電壓(VT ) 植入)。接著,在方框144處,可進行包含氮擴散之MST超晶格程序模組,例如前文參考圖5至圖8說明者。此製程流程可更包含閘極程序模組145、輕摻雜汲極(LDD) 程序模組146、間隔物和源極/汲極(SD) 程序模組147、矽化物程序模組148、接點/M1程序模組149,及後段製程(BEOL) 程序模組150。如前所述,在不同實施例中,超晶格磊晶可在整個晶圓上以地毯式進行(MST1),或在晶圓上的相異位置選擇性進行(MST2)。應注意的是,在不同實施例中,可基於所製作之半導體元件類型而以不同順序進行某些步驟和程序模組。此外,在可應用注入氮之MST超晶格的半導體元件中,CMOS元件只是其中一例,應了解的是,此超晶格組構亦可用於許多其他類型之半導體元件(例如二極體、諸如FINFET的垂直元件等等)。
因此,亦應了解的是,前述組構可有利地提供利用回火將氮結合至MST薄膜中的數種不同方法,該回火可在MST沈積之前、之後或過程中進行。當回火係在所需MST堆疊(無論是否包含矽頂蓋)沈積後進行時,所述回火可在相同製程程式中進行,或在卸除晶圓後並於稍後在相同或相異之機器中加工處理該結構時進行。兩種方法各有其優點,視應用及可用資源而定。舉例而言,吾人可能只有單一腔室磊晶反應器,因此在這種情況下,沈積與N2 回火必須在同一腔室中完成。在此情況下,可使溫度、其他製程流程及前驅氣體斜坡式推升(ramped)至所欲的設定點(set points),並在相同的反應器製程程式中進行氮回火。另一種替代方案,是從反應器中卸載帶有MST超晶格的晶圓,之後再重新載入晶圓以進行氮回火。另一種處理方法是使用批次反應(batch reaction),例如在爐中處理晶圓上之MST超晶格,接著在氮環境中進行回火(其可為原地(in-situ)或易地(ex-situ))。
參考圖10至圖12,其為二次離子質譜(SIMS)資料之三張圖表160、170、180,分別對應三種相異之MST薄膜製程流程。在該些示例中,每一測試皆製作有包含約450Å矽頂蓋之8/1重複矽/氧超晶格結構。圖表160所示之第一示例對應於在無額外加入氮擴散的情況下所製作之MST薄膜。MST氧單層係以一N2 O氣體源產生,由此獲得的MST層中氮相對少量(氮劑量以曲線162表示)。該MST超晶格中的總氧劑量(以曲線161表示)為2.26E15 atoms/cm2 。但在其他實施例中,可使用氣體化學中不包含氮和氧之相異氧源,在此情況下,MST超晶格中存在的氮將會更少(或不存在)。所述兩種情況皆不會對MST薄膜形成後進行氮擴散的能力造成影響。
在圖表170所示之第二示例中,相同MST薄膜結構被製作,但其包含在N2 的存在下,進行十分鐘的磊晶後MST/頂蓋大氣壓力(atmospheric pressure)回火處理。所述MST薄膜加上矽頂蓋,係以與圖10所用完全相同之化學氣相沈積製程中產生,但此示例中,MST薄膜的氧劑量(曲線171)為2.33E15 atoms/cm2 ,氮劑量(曲線172)為2.76E14 atoms/cm2 。在SIMS之精度內,MST層中的氮劑量由於氮擴散操作而維持不變或略為增加。若此回火係在H2 氣體而非N2 氣體中進行,則顯著量的氧氣(例如所述氧劑量的10%至30%)將因為900o C回火、大氣壓力(結構被製作的位置約730 torr)和十分鐘的回火時間而損失。
在圖表180所示的最終示例中,其使用了相似的製程形成MST薄膜及矽頂蓋,但此處進行二十分鐘的MST薄膜生長後900o C大氣壓力氮回火處理。如圖所示,氧劑量(曲線181)為2.41E15 atoms/cm2 ,但氮劑量(曲線182)現在為3.79E14 atoms/cm2 。在SIMS之精度內,氧劑量同樣維持不變或略為增加。與圖11示例之十分鐘回火時間相較,此處薄膜中的氮含量增加近50%。
從SIMS曲線之表面氮信號增加可知,圖11和圖12示例的表面氮較圖10示例顯著增加。N2 氣體很可能已在晶圓上分解並與矽表面原子鍵結。一旦N2 產生反應,表面氮便擴散至MST單層中的次表面氧(subsurface oxygen)。通過矽頂蓋擴散之氮濃度位於或低於SIMS之檢測極限,其約為1E18 atoms/cm3 。氮在MST單層中堆積起來,緊密複製原始的氧輪廓。殘留在表面之氮量,可透過例如在H2 氣體中完成回火而受到控制。在N2 回火步驟後仍留在表面上的氮,可能會繼續擴散至MST薄膜中的氧,直到氮來源被耗盡或MST層內的氮飽和為止。
表面製備對於氮環境中的回火部分很重要。相對於使表面氧化,為了使氮結合至MST磊晶生長,晶圓表面應為不含氧(oxygen free)且最好保持氫基終端(hydrogen terminated)。舉例而言,若MST薄膜從反應器卸載至大氣中,其表面上會有原生氧化矽薄層形成。該原生氧化物薄層有助於防止N2 氣體在晶圓表面產生反應,這回過頭來又有助於防止任何氮在回火步驟期間被結合至MST單層中。因此,此示例中的表面應保持相對不含氧,以獲得期望的結果。「不含氧」一詞係指表面上存在的氧少於原生氧化物。詳言之,在開始進行N2 回火前,較理想者為氧少於一個二氧化矽單層,更詳細而言,示例之表面上應只殘留少於十分之一的氧單層的量。
可透過許多方法實現含最少量氧之矽表面。舉例而言,可使具有矽頂蓋的MST薄膜留在沈積反應器中(沒有氧源存在),然後進行氮回火。此作法有助確保晶圓在回火開始前經歷最少量的氧污染(亦即大氣中任何包含氧之物,例如O2 、CO、CO2 、H2 O等)。另一種方法,是在將晶圓放回將於其中進行氮回火之反應器前,於HF中濕清潔MST晶圓。適當執行之HF濕式蝕刻將使晶圓表面之氧減至少於一完整單層的程度,並使晶圓表面為氫基終端,以保護表面在運送至反應器負載鎖定室(load lock)期間不會氧化。
在另一示例性方法中,可在氫環境中生長MST薄膜和矽頂蓋,然後在卸載前將晶圓在氫環境中冷卻至低於400°C之溫度,詳言之低於250°C。在所述低溫中卸載晶圓,有助於確保晶圓的表面鍵結在離開反應器時成為並維持氫基終端。此氫基終端可避免晶圓表面因反應器外的環境而氧化。當晶圓重新載入反應器時,吾人可藉由在低於400°C的溫度下重新載入並將反應器溫度斜坡式提升至氮回火溫度,以協助確保表面維持氫基終端。
另一種有助於確保晶圓不含氧的方法,是使用ASM的Previum™或AMAT的 Siconi™預洗(preclean) 程序模組。這類預洗程序模組被連結至與磊晶腔室相同的平台上。晶圓可在預洗程序模組中進行加工/處理,然後從預洗程序模組傳遞至加工程序模組並在此進行回火,以使晶圓表面之氧含量最小化。熟習磊晶生長所屬技術領域者當可知道如何防止及/或移除晶圓表面之氧化物,以為實施氮擴散做準備。前述所列者並非眾多保存/製備矽或其他不含氧半導體表面方式之完整清單,其他方法亦可用於不同實施例中。
雖然對應於圖11和圖12之前述測試結構係以雙原子氮(diatomic nitrogen, N2 )製作,其他氮來源,例如原子氮、NH3 、N2 H6 等亦可使用。在N2 的情況下,氣體會在氫基終端的矽底材表面上分解,接著一些氮原子將使數十埃(angstroms)通過矽晶格而擴散至插入之氧單層。氮及氧被固定在此區域中。結合之不連續區(abrupt region)任一側的氮濃度相對低(處於或低於SIMS的檢測極限)。根據溫度、時間、氮源流速和原始氧濃度,可獲得大範圍的氮濃度。壓力對該過程的影響程度小於時間和溫度。根據圖11及圖12示例之SIMS,在不進行氮擴散的情況下,氮結合區前緣的氮濃度低於1E18 atoms/cm3 (處於或低於該些示例的資料集之SIMS檢測極限),並在MST薄膜堆疊中上升至處於或高於1E20 atoms/cm3 之峰值濃度。
熟習本發明所屬技術領域者將受益於本說明書揭示之內容及所附圖式而構思出各種修改及其他實施方式。因此,應了解的是,本發明不限於本說明書所揭露之特定實施方式,且相關修改及實施方式均落入以下申請專利範圍所界定之範疇。
21、21’:底材 25、25’:超晶格 45a~45n、45a’~45n’:層群組 46、46’:基底半導體單層 46a~46n、46a’~46n’:基底半導體部份 50、50’:能帶修改層 52、52’:頂蓋層
圖1為依照一示例實施例之半導體元件用超晶格之放大概要剖視圖。
圖2為圖1所示超晶格之一部份之透視示意原子圖。
圖3為依照另一示例實施例之超晶格放大概要剖視圖。
圖4A為習知技術之主體矽及圖1-2所示之4/1 矽/氧超晶格兩者從迦碼點(G)計算所得能帶結構之圖。
圖4B為習知技術之主體矽及圖1-2所示之4/1 矽/氧超晶格兩者從Z點計算所得能帶結構之圖。
圖4C為習知技術之主體矽及圖3所示之5/1/3/1 矽/氧超晶格兩者從G點與Z點計算所得能帶結構之圖。
圖5至圖8為描繪根據示例性實施例使氮擴散至超晶格結構中之方法之流程圖。
圖9為一CMOS集成方法之流程圖,其包含諸如圖5至圖8所示氮擴散之MST超晶格程序模組。
圖10為在未進行氮擴散下所製作之示例性超晶格結構之氧/氮濃度及深度之圖表。
圖11至圖12為根據示例性實施例使用兩種相異氮擴散方法下所製作之示例性超晶格結構之氧/氮濃度及深度之圖表。

Claims (24)

  1. 一種用於製作一半導體元件之方法,該方法包括: 形成一超晶格層及一相鄰半導體層,該超晶格層包含複數個堆疊之層群組,每一層群組包含複數個堆疊之基底半導體單層,其界定出一基底半導體部份,以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層;及 使氮擴散至該超晶格層內。
  2. 如申請專利範圍第1項之方法,其中該相鄰半導體層包括氮;且其中使氮擴散至該超晶格層中包括使氮從該相鄰半導體層擴散至該超晶格層內。
  3. 如申請專利範圍第2項之方法,其更包括將氮植入該相鄰半導體層內。
  4. 如申請專利範圍第2項之方法,其更包括使氮擴散至該相鄰半導體層內。
  5. 如申請專利範圍第2項之方法,其中該相鄰半導體層包含該超晶格層下方之一半導體底材。
  6. 如申請專利範圍第2項之方法,其中該相鄰半導體層包含該超晶格層上方之一半導體頂蓋。
  7. 如申請專利範圍第2項之方法,其中使氮從該相鄰半導體層擴散至該超晶格層內包括回火該超晶格層及該相鄰半導體層。
  8. 如申請專利範圍第1項之方法,其中該相鄰半導體層包括該超晶格層上面之一半導體頂蓋層;且其中使氮擴散至該超晶格層內包括在一氮氣氛中回火該半導體頂蓋層及該超晶格層。
  9. 如申請專利範圍第8項之方法,其中該半導體頂蓋層之厚度範圍為400Å 至 500Å。
  10. 如申請專利範圍第1項之方法,其中該超晶格層內的氮濃度範圍在1x1018 atoms/cm3 至 1x1021 atoms/cm3
  11. 如申請專利範圍第1項之方法,其更包括在形成該超晶格層之前,從該相鄰半導體層去除氧。
  12. 如申請專利範圍第1項之方法,其更包括在形成該超晶格層之前,從該相鄰半導體層去除氧。
  13. 如申請專利範圍第1項之方法,其中每一基底半導體部分包含矽。
  14. 如申請專利範圍第1項之方法,其中所述至少一非半導體層包含氧。
  15. 一種用於製作一半導體元件之方法,該方法包括: 在包含氮的一半導體底材上形成一超晶格層,該超晶格層包含複數個堆疊之層群組,每一層群組包含複數個堆疊之基底矽單層,其界定出一基底矽部份,以及被拘束在相鄰基底矽部份之一晶格內之至少一氧單層;及 使氮從該相鄰半導體底材擴散至該超晶格層內。
  16. 如申請專利範圍第15項之方法,其更包括將氮植入該半導體底材內。
  17. 如申請專利範圍第15項之方法,其更包括使氮擴散至該半導體底材內。
  18. 如申請專利範圍第15項之方法,其中該超晶格層內的氮濃度範圍在1x1018 atoms/cm3 至 1x1021 atoms/cm3
  19. 一種用於製作一半導體元件之方法,該方法包括: 在一半導體底材上形成一超晶格層及在該超晶格層上形成一半導體頂蓋,該超晶格層包含複數個堆疊之層群組,每一層群組包含複數個堆疊之基底半導體單層,其界定出一基底半導體部份,以及被拘束在相鄰基底半導體部份之一晶格內之至少一非半導體單層;及 使氮從該半導體頂蓋層擴散至該超晶格層內。
  20. 如申請專利範圍第19項之方法,其中使氮從擴散至該超晶格層內包括在一氮氣氛中回火該半導體頂蓋層及該超晶格層。
  21. 如申請專利範圍第19項之方法,其中該半導體頂蓋層之厚度範圍為400Å 至 500Å。
  22. 如申請專利範圍第19項之方法,其中該超晶格層內的氮濃度範圍在1x1018 atoms/cm3 至 1x1021 atoms/cm3
  23. 如申請專利範圍第19項之方法,其中每一基底半導體部分包含矽。
  24. 如申請專利範圍第19項之方法,其中所述至少一非半導體層包含氧。
TW108138982A 2018-10-31 2019-10-29 用於製作包含其中擴散有氮的超晶格之半導體元件之方法 TWI740249B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/176,005 US20200135489A1 (en) 2018-10-31 2018-10-31 Method for making a semiconductor device including a superlattice having nitrogen diffused therein
US16/176,005 2018-10-31

Publications (2)

Publication Number Publication Date
TW202036727A true TW202036727A (zh) 2020-10-01
TWI740249B TWI740249B (zh) 2021-09-21

Family

ID=68583559

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108138982A TWI740249B (zh) 2018-10-31 2019-10-29 用於製作包含其中擴散有氮的超晶格之半導體元件之方法

Country Status (5)

Country Link
US (1) US20200135489A1 (zh)
EP (1) EP3871249A1 (zh)
CN (1) CN113228229A (zh)
TW (1) TWI740249B (zh)
WO (1) WO2020092492A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11837634B2 (en) 2020-07-02 2023-12-05 Atomera Incorporated Semiconductor device including superlattice with oxygen and carbon monolayers
EP4154320A1 (en) 2020-07-02 2023-03-29 Atomera Incorporated Method for making a semiconductor device using superlattices with different non-semiconductor thermal stabilities
US20220285152A1 (en) 2021-03-03 2022-09-08 Atomera Incorporated Radio frequency (rf) semiconductor devices including a ground plane layer having a superlattice
US11810784B2 (en) 2021-04-21 2023-11-07 Atomera Incorporated Method for making semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11923418B2 (en) 2021-04-21 2024-03-05 Atomera Incorporated Semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
TWI812186B (zh) * 2021-05-26 2023-08-11 美商安托梅拉公司 包含具氧18富集單層之超晶格之半導體元件及相關方法
US11682712B2 (en) 2021-05-26 2023-06-20 Atomera Incorporated Method for making semiconductor device including superlattice with O18 enriched monolayers
US11728385B2 (en) 2021-05-26 2023-08-15 Atomera Incorporated Semiconductor device including superlattice with O18 enriched monolayers
US11721546B2 (en) 2021-10-28 2023-08-08 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to accumulate non-semiconductor atoms
US11631584B1 (en) * 2021-10-28 2023-04-18 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to define etch stop layer

Family Cites Families (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61210679A (ja) 1985-03-15 1986-09-18 Sony Corp 半導体装置
US4908678A (en) * 1986-10-08 1990-03-13 Semiconductor Energy Laboratory Co., Ltd. FET with a super lattice channel
US5216262A (en) 1992-03-02 1993-06-01 Raphael Tsu Quantum well structures useful for semiconductor devices
US5357119A (en) * 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
JPH1079506A (ja) * 1996-02-07 1998-03-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
EP0905789A4 (en) * 1996-06-14 1999-08-25 Mitsubishi Electric Corp SEMICONDUCTOR COMPONENT HAVING SILICON-ON-INSULATION STRUCTURE AND METHOD OF MANUFACTURING SAME
US6376337B1 (en) 1997-11-10 2002-04-23 Nanodynamics, Inc. Epitaxial SiOx barrier/insulation layer
JP3443343B2 (ja) 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
US6562128B1 (en) * 2001-11-28 2003-05-13 Seh America, Inc. In-situ post epitaxial treatment process
US6100188A (en) * 1998-07-01 2000-08-08 Texas Instruments Incorporated Stable and low resistance metal/barrier/silicon stack structure and related process for manufacturing
US6211042B1 (en) * 1998-10-13 2001-04-03 International Business Machines Corporation Growth of epitaxial semiconductor films in presence of reactive metal
JP3592981B2 (ja) * 1999-01-14 2004-11-24 松下電器産業株式会社 半導体装置及びその製造方法
GB9905196D0 (en) 1999-03-05 1999-04-28 Fujitsu Telecommunications Eur Aperiodic gratings
KR100353402B1 (ko) * 1999-04-19 2002-09-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
US6214682B1 (en) * 1999-05-27 2001-04-10 Taiwan Semiconductor Manufacturing Company Method for fabricating an ultra-shallow junction with low resistance using a rapid thermal anneal in ammonia to increase activation ratio and reduce diffusion of lightly doped source and drain regions
US6492283B2 (en) * 2000-02-22 2002-12-10 Asm Microchemistry Oy Method of forming ultrathin oxide layer
DE60128647T2 (de) * 2000-03-27 2007-09-20 Matsushita Electric Industrial Co., Ltd., Kadoma Sigec halbleiterkristall und seine herstellung
US7902546B2 (en) * 2000-08-08 2011-03-08 Translucent, Inc. Rare earth-oxides, rare earth -nitrides, rare earth -phosphides and ternary alloys with silicon
US20020100942A1 (en) 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
JP3940560B2 (ja) * 2001-01-25 2007-07-04 独立行政法人産業技術総合研究所 半導体装置の製造方法
KR100411613B1 (ko) * 2001-02-26 2003-12-18 한국표준과학연구원 광전자 소자용 실리콘 박막 구조체 및 그 제조방법
JP2002329861A (ja) * 2001-05-01 2002-11-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20020175347A1 (en) * 2001-05-22 2002-11-28 Motorola, Inc. Hybrid semiconductor input/output structure
JP2005504436A (ja) 2001-09-21 2005-02-10 アンバーウェーブ システムズ コーポレイション 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。
KR100400230B1 (ko) * 2001-11-26 2003-10-01 삼성전자주식회사 점착방지막을 갖는 초소형 기계 구조체 및 그 제조 방법
JP2003179224A (ja) * 2001-12-10 2003-06-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6933235B2 (en) * 2002-11-21 2005-08-23 The Regents Of The University Of North Texas Method for removing contaminants on a substrate
US7153763B2 (en) * 2003-06-26 2006-12-26 Rj Mears, Llc Method for making a semiconductor device including band-engineered superlattice using intermediate annealing
US20070020833A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
WO2005018005A1 (en) * 2003-06-26 2005-02-24 Rj Mears, Llc Semiconductor device including mosfet having band-engineered superlattice
US7045813B2 (en) * 2003-06-26 2006-05-16 Rj Mears, Llc Semiconductor device including a superlattice with regions defining a semiconductor junction
US20070020860A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making Semiconductor Device Including a Strained Superlattice and Overlying Stress Layer and Related Methods
US20060243964A1 (en) * 2003-06-26 2006-11-02 Rj Mears, Llc Method for making a semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US20070063186A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Method for making a semiconductor device including a front side strained superlattice layer and a back side stress layer
US20060220118A1 (en) * 2003-06-26 2006-10-05 Rj Mears, Llc Semiconductor device including a dopant blocking superlattice
US20060289049A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Semiconductor Device Having a Semiconductor-on-Insulator (SOI) Configuration and Including a Superlattice on a Thin Semiconductor Layer
US20070012910A1 (en) * 2003-06-26 2007-01-18 Rj Mears, Llc Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
DE602004011776T2 (de) * 2003-07-02 2009-02-19 Nxp B.V. Halbleiterbauelement, verfahren zur herstellung einer quantentopfstruktur und halbleiterbauelement eine solche quantentopfstruktur beinhaltend
JP4880889B2 (ja) * 2003-09-09 2012-02-22 セイコーインスツル株式会社 半導体装置の製造方法
US7018469B2 (en) * 2003-09-23 2006-03-28 Micron Technology, Inc. Atomic layer deposition methods of forming silicon dioxide comprising layers
US7309660B2 (en) * 2004-09-16 2007-12-18 International Business Machines Corporation Buffer layer for selective SiGe growth for uniform nucleation
TWI257175B (en) * 2004-11-25 2006-06-21 Chunghwa Picture Tubes Ltd Production of lightly doped drain of low-temperature poly-silicon thin film transistor
US7235492B2 (en) * 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
US7276755B2 (en) * 2005-05-02 2007-10-02 Advanced Micro Devices, Inc. Integrated circuit and method of manufacture
US7700447B2 (en) * 2006-02-21 2010-04-20 Mears Technologies, Inc. Method for making a semiconductor device comprising a lattice matching layer
US20070243703A1 (en) * 2006-04-14 2007-10-18 Aonex Technololgies, Inc. Processes and structures for epitaxial growth on laminate substrates
JP5151258B2 (ja) * 2006-06-15 2013-02-27 株式会社リコー 昇圧型dc−dcコンバータ用の半導体装置及び昇圧型dc−dcコンバータ
US7442599B2 (en) * 2006-09-15 2008-10-28 Sharp Laboratories Of America, Inc. Silicon/germanium superlattice thermal sensor
US7928425B2 (en) * 2007-01-25 2011-04-19 Mears Technologies, Inc. Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods
US7880161B2 (en) * 2007-02-16 2011-02-01 Mears Technologies, Inc. Multiple-wavelength opto-electronic device including a superlattice
US7863066B2 (en) * 2007-02-16 2011-01-04 Mears Technologies, Inc. Method for making a multiple-wavelength opto-electronic device including a superlattice
JP5245380B2 (ja) * 2007-06-21 2013-07-24 信越半導体株式会社 Soiウェーハの製造方法
JP5272390B2 (ja) * 2007-11-29 2013-08-28 豊田合成株式会社 Iii族窒化物半導体の製造方法、iii族窒化物半導体発光素子の製造方法、及びiii族窒化物半導体発光素子、並びにランプ
US7923368B2 (en) * 2008-04-25 2011-04-12 Innovalight, Inc. Junction formation on wafer substrates using group IV nanoparticles
JP5443789B2 (ja) * 2009-03-09 2014-03-19 株式会社東芝 半導体装置
US8349715B2 (en) * 2010-01-29 2013-01-08 International Business Machines Corporation Nanoscale chemical templating with oxygen reactive materials
WO2011112574A1 (en) * 2010-03-08 2011-09-15 Mears Technologies, Inc Semiconductor device including a superlattice and dopant diffusion retarding implants and related methods
US20120142172A1 (en) * 2010-03-25 2012-06-07 Keith Fox Pecvd deposition of smooth polysilicon films
US20130037855A1 (en) * 2010-04-27 2013-02-14 Nec Corporation Si-ge laminated thin film and infrared sensor using same
JP2011238780A (ja) * 2010-05-11 2011-11-24 Elpida Memory Inc 半導体装置及びその製造方法
JP5561012B2 (ja) * 2010-08-11 2014-07-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR101176900B1 (ko) * 2010-09-06 2012-08-30 주식회사 유진테크 반도체 소자의 제조 방법
US9368677B2 (en) * 2011-08-01 2016-06-14 Sandia Corporation Selective layer disordering in III-nitrides with a capping layer
US9590083B2 (en) * 2012-12-06 2017-03-07 Institute of Microelectronics, Chinese Academy of Sciences ITC-IGBT and manufacturing method therefor
US20140220771A1 (en) * 2013-02-05 2014-08-07 National Tsing Hua University Worm memory device and process of manufacturing the same
JP2015070064A (ja) * 2013-09-27 2015-04-13 富士通株式会社 半導体装置及び半導体装置の製造方法
WO2015077580A1 (en) * 2013-11-22 2015-05-28 Mears Technologies, Inc. Semiconductor devices including superlattice depletion layer stack and related methods
CN106104805B (zh) 2013-11-22 2020-06-16 阿托梅拉公司 包括超晶格穿通停止层堆叠的垂直半导体装置和相关方法
JP6289952B2 (ja) * 2014-03-19 2018-03-07 株式会社東芝 SiCエピタキシャル基板の製造方法、半導体装置の製造方法
WO2015191561A1 (en) * 2014-06-09 2015-12-17 Mears Technologies, Inc. Semiconductor devices with enhanced deterministic doping and related methods
US9722046B2 (en) * 2014-11-25 2017-08-01 Atomera Incorporated Semiconductor device including a superlattice and replacement metal gate structure and related methods
TWI546959B (zh) * 2015-01-21 2016-08-21 國立交通大學 高速電晶體
EP3284106B1 (en) * 2015-05-15 2021-12-22 Atomera Incorporated Methods of forming semiconductor devices with superlattice layers providing halo implant peak confinement
WO2016196060A1 (en) * 2015-06-01 2016-12-08 Sunedison Semiconductor Limited A method of manufacturing semiconductor-on-insulator
US9721790B2 (en) * 2015-06-02 2017-08-01 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control
US9558939B1 (en) * 2016-01-15 2017-01-31 Atomera Incorporated Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source
WO2017197108A1 (en) * 2016-05-11 2017-11-16 Atomera Incorporated Dram architecture to reduce row activation circuitry power and peripheral leakage and related methods
US10249745B2 (en) * 2016-08-08 2019-04-02 Atomera Incorporated Method for making a semiconductor device including a resonant tunneling diode structure having a superlattice
CN106229384B (zh) * 2016-09-14 2017-07-14 绍兴文理学院 一种氮掺杂超晶格金属氧化物薄膜材料的制备方法
JP6936027B2 (ja) * 2017-03-09 2021-09-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI685109B (zh) * 2017-06-13 2020-02-11 美商安托梅拉公司 具有含超晶格之凹槽通道陣列電晶體(rcat)之半導體元件及其相關方法
US10109479B1 (en) * 2017-07-31 2018-10-23 Atomera Incorporated Method of making a semiconductor device with a buried insulating layer formed by annealing a superlattice
JP7110021B2 (ja) * 2017-08-04 2022-08-01 東京応化工業株式会社 拡散剤組成物、及び半導体基板の製造方法
US10586738B2 (en) * 2017-10-26 2020-03-10 Samsung Electronics Co., Ltd. Method of providing source and drain doping for CMOS architecture including FinFET and semiconductor devices so formed
JP2019114673A (ja) * 2017-12-25 2019-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2019173668A1 (en) * 2018-03-08 2019-09-12 Atomera Incorporated Semiconductor device including enhanced contact structures having a superlattice and related methods
US10884185B2 (en) * 2018-04-12 2021-01-05 Atomera Incorporated Semiconductor device including vertically integrated optical and electronic devices and comprising a superlattice
US10686057B2 (en) * 2018-04-12 2020-06-16 International Business Machines Corporation Vertical transport FET devices having a sacrificial doped layer
US10811498B2 (en) * 2018-08-30 2020-10-20 Atomera Incorporated Method for making superlattice structures with reduced defect densities
US10840336B2 (en) * 2018-11-16 2020-11-17 Atomera Incorporated Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods
US11177351B2 (en) * 2020-02-26 2021-11-16 Atomera Incorporated Semiconductor device including a superlattice with different non-semiconductor material monolayers
WO2022141190A1 (en) * 2020-12-30 2022-07-07 Innoscience (suzhou) Semiconductor Co., Ltd. Epitaxial layers with discontinued aluminium content for iii-nitride semiconductor
US11721546B2 (en) * 2021-10-28 2023-08-08 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to accumulate non-semiconductor atoms
US11631584B1 (en) * 2021-10-28 2023-04-18 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to define etch stop layer

Also Published As

Publication number Publication date
TWI740249B (zh) 2021-09-21
EP3871249A1 (en) 2021-09-01
CN113228229A (zh) 2021-08-06
US20200135489A1 (en) 2020-04-30
WO2020092492A1 (en) 2020-05-07

Similar Documents

Publication Publication Date Title
TWI740249B (zh) 用於製作包含其中擴散有氮的超晶格之半導體元件之方法
TWI616937B (zh) 利用一氧化二氮作為氧氣來源,製作一個包括原子層結構之半導體裝置之方法
TWI679708B (zh) 製作具有以回火超晶格方式形成埋置絕緣層之半導體元件之方法
US11430869B2 (en) Method for making superlattice structures with reduced defect densities
US10566191B1 (en) Semiconductor device including superlattice structures with reduced defect densities
US9721790B2 (en) Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control
US20190279897A1 (en) Method for making a semiconductor device including enhanced contact structures having a superlattice
US11978771B2 (en) Gate-all-around (GAA) device including a superlattice
TW202217968A (zh) 使用具不同非半導體熱穩定性之超晶格製作半導體元件之方法
EP3844819B1 (en) Method for making superlattice structures with reduced defect densities
TWI693714B (zh) 包含化合物半導體材料及雜質與點缺陷阻擋超晶格之半導體元件及方法
TW202249276A (zh) 包含具氧-18富集單層之超晶格之半導體元件及相關方法
EP3295484A1 (en) Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control