JP2017085082A - 半導体装置および電子機器 - Google Patents

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修平 長塚
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Abstract

【課題】作製工程中にＥＳＤによる損傷を生じにくい半導体装置を提供する。【解決手段】ダイシングラインと重なる位置にバンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の層を設ける。トランジスタなどの半導体装置の周囲にエネルギーバンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の層を設ける。当該層はフローティング状態でもよいし、特定の電位が供給されていてもよい。【選択図】図１

Description

本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本明細書等で開示する発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。特に、本明細書等で開示する発明の一態様は、半導体装置、および半導体装置を有する電子機器に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、トランジスタは半導体装置の一つと言える。また、表示装置（液晶表示装置、発光表示装置など）、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有する場合がある。
静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）によって、半導体素子、電極、または絶縁層などが損傷または破壊（「静電破壊」とも言う。）される場合がある。静電破壊は、半導体装置の作製工程時より、検査、製品としての使用に至るまで信頼性や生産性の低下を招く重要な問題であることが知られている。
例えば、特許文献１では、半導体回路と接続端子との間に、抵抗素子及びダイオードを含む保護回路を接続することで、ＥＳＤにより発生したサージ電流の平滑化及び放電経路の確保を行い、サージ電流の半導体回路への流入を防止する技術が開示されている。
特開２０００−５８７６２号公報
しかしながら、特許文献１に示された方法では、半導体装置の作製工程中に起こりうるＥＳＤによる損傷を防ぐことは困難である。半導体装置の作製工程中における配線や電極などは、フローティング状態（電気的に孤立した状態）でプラズマ雰囲気に曝されると電荷が蓄積されやすく、蓄積された電荷によりＥＳＤが発生し、半導体素子、電極、または絶縁層などが損傷を受ける場合がある。
また、半導体装置が形成された基板を切削してチップ化するダイシング工程においても、半導体装置がＥＳＤによる損傷を受ける場合がある。
本発明の一態様は、半導体装置の作製工程中にＥＳＤによる損傷を生じにくい半導体装置を提供することを課題の一とする。または、生産性の良い半導体装置などを提供することを課題の一とする。または、消費電力の少ない半導体装置などを提供することを課題の一とする。または、信頼性の良好な半導体装置などを提供することを課題の一とする。または、新規な半導体装置などを提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
分離線（「ダイシングライン」ともいう。）と重なる位置にバンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の層を設ける。トランジスタなどの半導体装置の周囲にバンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の層を設ける。
本発明の一態様は、回路領域と、第１の層と、を有し、回路領域は第１の層に囲まれ、第１の層は、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下であることを特徴とする半導体装置である。
前記第１の層は、酸化物半導体を有することが好ましい。回路領域は第１のトランジスタと第２のトランジスタを有する。第１の層は、第１のトランジスタの半導体層と同じ工程で作製してもよい。よって、第１の層と第１のトランジスタの半導体層は、同じ層に接して設けられる場合がある。また、第１のトランジスタの半導体層と、第２のトランジスタの半導体層は互いに異なるバンドギャップを有してもよい。
半導体装置の作製工程中にＥＳＤによる損傷を生じにくい半導体装置を提供することができる。または、生産性の良い半導体装置などを提供することができる。または、消費電力の少ない半導体装置などを提供することができる。または、信頼性の良好な半導体装置などを提供することができる。または、新規な半導体装置などを提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体ウエハの上面図。 本発明の一態様に係る半導体ウエハの断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体ウエハの断面図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係る半導体装置の上面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の上面図および等価回路図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の上面図および等価回路図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 エネルギーバンド構造を説明する図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る半導体装置の回路図。 ＣＰＵの構成例を示すブロック図。 記憶素子の一例を示す回路図。 撮像装置の一例を示す回路図。 電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 電子機器の一例を説明する図。 電子機器の一例を説明する図。 電子機器の一例を説明する図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。
また、図面において、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域（「チャネル形成領域」ともいう。）における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体層の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）の電界効果トランジスタとする。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」および「直交」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
また、本明細書等において、高電源電位ＶＤＤ（以下、「ＶＤＤ」または「Ｈ電位」ともいう。）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（以下、「ＶＳＳ」または「Ｌ電位」ともいう。）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（ＧＮＤ電位。以下、「ＧＮＤ」ともいう。）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
また、一般に「電圧」とは、ある電位と基準の電位（例えば、接地電位またはソース電位など）との電位差のことを示す場合が多い。また、「電位」は相対的なものであり、基準となる電位によって配線等に与える電位が変化する場合がある。よって「電圧」と「電位」は互いに言い換えることが可能な場合がある。なお、本明細書等では、明示される場合を除き、ＶＳＳを基準の電位とする。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
回路図などにおいて、酸化物半導体を用いたトランジスタを用いることが好ましいトランジスタの回路記号に「ＯＳ」の記載を付す。
（実施の形態１）
＜半導体ウエハ１００の構成例＞
本発明の一態様に係る半導体ウエハ１００は、基板１０１、回路領域１０２、およびガードレイヤ１０３を有する。図１（Ａ）は、ダイシング処理が行なわれる直前の半導体ウエハ１００の上面図を示している。
具体的には、基板１０１上に複数の回路領域１０２が設けられている。それぞれの回路領域１０２には、トランジスタや、ダイオードなどの半導体装置が設けられている。分離線（「ダイシングライン」ともいう。）１０４の位置で基板１０１を切断することで、回路領域１０２を含むチップ１０５を基板１０１から切り出すことができる。図１（Ｂ）にチップ１０５の拡大図を示す。
また、ガードレイヤ１０３は、回路領域１０２の外周に設けられている。ガードレイヤ１０３は、分離線１０４と重なる領域を有する。ガードレイヤ１０３を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行なわれる。ガードレイヤ１０３を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
ガードレイヤ１０３としては、金属などの導電性材料を用いてもよいが、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。このような材料の一例として、酸化物半導体を挙げることができる。
例えば、トランジスタとして、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）を用いる場合、ＯＳトランジスタの半導体層の形成と同一の工程でガードレイヤ１０３を設けることができる。
図１（Ａ）に一点鎖線で示した、部位Ｘ１−Ｘ２、部位Ｘ３−Ｘ４、および部位Ｙ１−Ｙ２の断面図を図２に示す。なお、部位Ｘ１−Ｘ２は、ガードレイヤ１０３が含まれる領域である。また、部位Ｘ３−Ｘ４は回路領域１０２に設けられたトランジスタ２０１とトランジスタ２９１のチャネル長方向の断面図であり、部位Ｙ１−Ｙ２はチャネル幅方向の断面図である。本実施の形態に示す回路領域１０２では、トランジスタ２９１上にトランジスタ２０１が形成されている。
また、図３（Ａ）は図２に示すトランジスタ２９１の拡大図である。図３（Ｂ）は図２に示すトランジスタ２０１の拡大図である。図３（Ｃ）は図２に示すガードレイヤ１０３の拡大図である。
本実施の形態では、基板１０１としてｎ型の単結晶半導体基板を用いる場合について説明するが、基板１０１として使用できる材料はこれに限定されない。例えば、基板１０１としてシリコンなどを材料とした、単結晶半導体基板や多結晶半導体基板、または、シリコンゲルマニウムなどを材料とした化合物半導体基板などを用いてもよい。または、ＳＯＩ基板などを用いてもよい。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。
なお、基板１０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板１０１に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板１０１に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル系樹脂などがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
また、本実施の形態では、基板１０１の一部にチャネルが形成されるトランジスタ２９１と、ＯＳトランジスタであるトランジスタ２０１を組み合わせた半導体装置を例示するが、本発明の一態様はこれに限定されない。
〔トランジスタ２９１〕
トランジスタ２９１は、チャネル形成領域２８３、高濃度ｐ型不純物領域２８５、絶縁層２８６、電極２８７を有する。絶縁層２８６はゲート絶縁層として機能できる。電極２８７はゲート電極として機能できる。
トランジスタ２９１は、素子分離層４１４によって他のトランジスタと電気的に分離される。素子分離層の形成は、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、ＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などを用いることができる。
トランジスタ２９１はｐチャネル型のトランジスタとして機能できる。また、トランジスタ２９１上に絶縁層４０３が形成されている。
絶縁層４０３は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いることができる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
なお、絶縁層４０３は、不純物の拡散を防ぐ機能を有する絶縁材料を用いて形成することが好ましい。例えば、不純物が透過しにくい絶縁性材料として、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁材料を、単層で、または積層で用いればよい。例えば、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。
絶縁層４０３に不純物が透過しにくい絶縁性材料を用いることで、基板１０１側からの不純物の拡散を抑制し、半導体装置の信頼性を高めることができる。絶縁層４０３の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法、ＡＬＤ法などの各種形成方法を用いることができる。
また、絶縁層２８６は絶縁層４０３と同様の材料および方法で形成してもよい。また、絶縁層２８６として、熱酸化法などによって試料表面を酸化させて形成した層を用いてもよい。
また、絶縁層４０３上に平坦な表面を有する絶縁層４０５を有する。絶縁層４０５は、絶縁層４０３と同様の材料および方法で形成することができる。また、絶縁層４０５表面に化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理（以下、「ＣＭＰ処理」ともいう。）を行ってもよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
また、絶縁層４０５として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いてもよい。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層４０５を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層４０５の形成方法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）などを用いればよい。絶縁層４０５の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
また、絶縁層４０５の上に、電極４１３ａ、電極４１３ｂ、および電極４１３ｃが形成されている。電極４１３ａ、電極４１３ｂ、および電極４１３ｃは、電極２８７と同様の材料および方法で作製することができる。
電極２８７、電極４１３ａ、電極４１３ｂ、および電極４１３ｃを形成するための導電性材料としては、アルミニウム、クロム、鉄、銅、銀、金、白金、タンタル、ニッケル、コバルト、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。電極２８７、電極４１３ａ、電極４１３ｂ、および電極４１３ｃとして、これらの材料で形成される導電層を複数積層して用いてもよい。
また、電極２８７、電極４１３ａ、電極４１３ｂ、および電極４１３ｃに、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物などの酸素を含む導電性材料、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いることもできる。また、前述した金属元素を含む材料と、酸素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料と、窒素を含む導電性材料を組み合わせた積層構造とすることもできる。また、前述した金属元素を含む材料、酸素を含む導電性材料、および窒素を含む導電性材料を組み合わせた積層構造とすることもできる。
これらの導電層の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法、ＡＬＤ法などの各種形成方法を用いることができる。
また、電極４１３ａはコンタクトプラグ４０６ａを介して高濃度ｐ型不純物領域２８５の一方と電気的に接続されている。電極４１３ｂはコンタクトプラグ４０６ｂを介して高濃度ｐ型不純物領域２８５の他方と電気的に接続されている。電極４１３ｃはコンタクトプラグ４０６ｃを介して電極２８７と電気的に接続されている。コンタクトプラグ４０６ａ、コンタクトプラグ４０６ｂ、およびコンタクトプラグ４０６ｃは、それぞれ、絶縁層４０５および絶縁層４０３の一部を除去して形成された開口に設けられている。
コンタクトプラグ４０６ａ、コンタクトプラグ４０６ｂ、およびコンタクトプラグ４０６ｃとしては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いることができる。また、図示しないが、当該材料の側面および底面を、チタン層、窒化チタン層またはこれらの積層からなるバリア層（拡散防止層）で覆ってもよい。この場合、バリア層も含めてコンタクトプラグという場合がある。
また、電極４１３ａ、電極４１３ｂ、および電極４１３ｃ上に絶縁層４０７が形成されている。絶縁層４０７は、絶縁層４０５と同様の材料および方法で形成することができる。また、絶縁層４０７にＣＭＰ処理を行ってもよい。
絶縁層４０７上に絶縁層１４１が形成されている。絶縁層１４１は絶縁層４０３と同様の材料および方法で形成することができる。また、絶縁層１４１は、不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。絶縁層１４１に不純物が透過しにくい絶縁性材料を用いることで、絶縁層４０７側からトランジスタ２０１側への不純物の拡散を抑制することができる。また、絶縁層１４２側からトランジスタ２９１側への不純物の拡散を抑制することができる。よって、半導体装置の信頼性を高めることができる。
〔トランジスタ２０１〕
トランジスタ２０１は、半導体層２４２（半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃ）、絶縁層２２６、電極２４６、電極１１９、電極１２１ａ、電極１２１ｂを有する。絶縁層２２６はゲート絶縁層として機能できる。電極２４６はゲート電極として機能できる。電極１１９はバックゲート電極として機能できる。電極１２１ａはソース電極またはドレイン電極の一方として機能できる。電極１２１ｂはソース電極またはドレイン電極の他方として機能できる。
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極はゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
電極２４６および電極１１９は、どちらもゲート電極として機能することができる。よって、絶縁層２２６、絶縁層１４５、絶縁層１４４、および絶縁層１４３は、それぞれがゲート絶縁層として機能することができる。
なお、電極２４６または電極１１９の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ２０１において、電極２４６を「ゲート電極」と言う場合、電極１１９を「バックゲート電極」と言う。また、電極１１９を「ゲート電極」として用いる場合は、トランジスタ２０１をボトムゲート型のトランジスタの一種と考えることができる。また、電極２４６および電極１１９のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
半導体層２４２を挟んで電極２４６および電極１１９を設けることで、更には、電極２４６および電極１１９を同電位とすることで、半導体層２４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ２０１のオン電流が大きくなると共に、電界効果移動度が高くなる。
したがって、トランジスタ２０１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ２０１の占有面積を小さくすることができる。よって、集積度の高い半導体装置を実現することができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
電極２４６および電極１１９は、それぞれが外部からの電界を遮蔽する機能を有するため、電極２４６の上方および電極１１９の下方に生じる荷電粒子等の電荷が半導体層２４２のチャネル形成領域に影響しない。この結果、ストレス試験（例えば、ゲートに負の電荷を印加する−ＧＢＴ（Ｇａｔｅ Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）の劣化が抑制される。また、電極２４６および電極１１９は、ドレイン電極から生じる電界が半導体層に作用しないように遮断することができる。よって、ドレイン電圧の変動に起因する、オン電流の立ち上がり電圧の変動を抑制することができる。なお、この効果は、電極２４６および電極１１９に電位が供給されている場合において顕著に生じる。
なお、ＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（経年変化）を短時間で評価することができる。特に、ＢＴストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。ＢＴストレス試験前後において、しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
また、電極２４６および電極１１９を有し、且つ電極２４６および電極１１９を同電位とすることで、しきい値電圧の変動量が低減される。このため、複数のトランジスタ間における電気特性のばらつきも同時に低減される。
また、バックゲート電極を有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴストレス試験前後におけるしきい値電圧の変動も、バックゲート電極を有さないトランジスタより小さい。
また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
絶縁層１４５は凸部を有し、該凸部上に島状の半導体層２４２ａと島状の半導体層２４２ｂが設けられている。また、半導体層２４２ｂ上に電極１２１ａ、および電極１２１ｂが設けられている。半導体層２４２ｂの電極１２１ａと重なる領域が、トランジスタ２０１のソースまたはドレインの一方として機能できる。半導体層２４２ｂの電極１２１ｂと重なる領域が、トランジスタ２０１のソースまたはドレインの他方として機能できる。よって、半導体層２４２ｂの、電極１２１ａと電極１２１ｂに挟まれた領域２６９が、チャネル形成領域として機能できる。
また、図２に示すように、トランジスタ２０１は、チャネル幅方向において、電極２４６が半導体層２４２ｂを覆っている。また、絶縁層１４５が凸部を有することによって、半導体層２４２ｂの側面も電極２４６で覆うことができる。すなわち、電極２４６の電界によって、半導体層２４２ｂを電気的に取り囲むことができる構造を有している（導電膜の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体層２４２ｂの全体（バルク）にチャネルを形成することもできる。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくすることができ、さらに大きいオン電流（トランジスタがオン状態のときにソースとドレインの間に流れる電流）を得ることができる。また、電極２４６の電界によって、半導体層２４２ｂに形成されるチャネル形成領域の全領域を空乏化することができる。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流（トランジスタがオフ状態のときにソースとドレインの間に流れる電流）をさらに小さくすることができる。なお、チャネル幅を小さくすることで、ｓ−ｃｈａｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などを高めることができる。
［半導体層２４２］
本実施の形態では半導体層２４２として酸化物半導体を用いる。酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層２４２に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタなどを提供できる。また、信頼性の良好な半導体装置などを提供できる。
半導体層２４２は、半導体層２４２ａ、半導体層２４２ｂ、半導体層２４２ｃを積層した構成を有する。
半導体層２４２ｂは、例えば、インジウム（Ｉｎ）を含む酸化物である。半導体層２４２ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体層２４２ｂは、元素Ｍを含むと好ましい。
元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどである。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のバンドギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物半導体は亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体層２４２ｂは、インジウムを含む酸化物に限定されない。半導体層２４２ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、インジウムを含まず、亜鉛を含む酸化物、ガリウムを含む酸化物、スズを含む酸化物などであっても構わない。
半導体層２４２ｂは、例えば、バンドギャップが大きい酸化物を用いる。半導体層２４２ｂのバンドギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
半導体層２４２は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、熱ＣＶＤ法またはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を含むがこれに限定されない）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜するとよい。ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
例えば、半導体層２４２として、熱ＣＶＤ法でＩｎ、Ｇａ、およびＺｎを含む酸化物半導体膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、半導体層２４２として、ＡＬＤ法で、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）インジウムを用いても良い。なお、トリス（アセチルアセトナト）インジウムは、Ｉｎ（ａｃａｃ）３とも呼ぶ。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）ガリウムを用いても良い。なお、トリス（アセチルアセトナト）ガリウムは、Ｇａ（ａｃａｃ）３とも呼ぶ。また、Ｚｎ（ＣＨ３）２ガスや、酢酸亜鉛を用いても良い。これらのガス種には限定されない。
半導体層２４２をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
半導体層２４２をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが、例えば、３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、１：４：４、４：２：３、４：２：４．１、５：１：６またはこれらの近傍などとすればよい。
半導体層２４２をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
半導体層２４２ａおよび半導体層２４２ｃは、半導体層２４２ｂを構成する酸素以外の元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、半導体層２４２ａおよび半導体層２４２ｂとの界面、ならびに半導体層２４２ｃおよび半導体層２４２ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧（「Ｖｔｈ」ともいう。）のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
半導体層２４２ａおよび半導体層２４２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、半導体層２４２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、半導体層２４２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｉｎと元素ＭとＺｎを含む酸化物）であり、半導体層２４２ａおよび半導体層２４２ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層２４２ａおよび半導体層２４２ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層２４２ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる半導体層２４２ａ、半導体層２４２ｃ、および半導体層２４２ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる半導体層２４２ａ、半導体層２４２ｃおよび半導体層２４２ｂを選択する。このとき、半導体層２４２ｂにおいて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。半導体層２４２ａおよび半導体層２４２ｃを上記構成とすることにより、半導体層２４２ａおよび半導体層２４２ｃを、半導体層２４２ｂよりも酸素欠損が生じにくい層とすることができる。
なお、半導体層２４２ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体層２４２ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体層２４２ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、半導体層２４２ｃは、半導体層２４２ａと同種の酸化物を用いても構わない。
例えば、ＩｎまたはＧａを含む半導体層２４２ａ、およびＩｎまたはＧａを含む半導体層２４２ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：９：６、またはこれらの近傍などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９、７：９３、またはこれらの近傍などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物を用いることができる。また、半導体層２４２ｂとして、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、３：１：２、４：２：４、４：２：４．１、またはこれらの近傍などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導体層２４２ａ、半導体層２４２ｂおよび半導体層２４２ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
半導体層２４２ｂは、半導体層２４２ａおよび半導体層２４２ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体層２４２ｂとして、半導体層２４２ａおよび半導体層２４２ｃよりも電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層２４２ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
ただし、半導体層２４２ａまたは／および半導体層２４２ｃが、酸化ガリウムであっても構わない。例えば、半導体層２４２ｃとして、酸化ガリウムを用いると電極１２１ａまたは電極１２１ｂと電極１０９との間に生じるリーク電流を低減することができる。即ち、トランジスタ２０１のオフ電流を小さくすることができる。
このとき、ゲート電圧を印加すると、半導体層２４２ａ、半導体層２４２ｂ、半導体層２４２ｃのうち、電子親和力の大きい半導体層２４２ｂにチャネルが形成される。
酸化物半導体層を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物及び酸素欠損を低減して高純度真性化し、少なくとも半導体層２４２ｂを真性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくとも半導体層２４２ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。
［半導体層２４２のエネルギーバンド構造］
ここで、半導体層２４２ａ、半導体層２４２ｂ、および半導体層２４２ｃの積層により構成される半導体層２４２の機能およびその効果について、図２５に示すエネルギーバンド構造図を用いて説明する。図２５（Ａ）は、図３（Ｂ）にＡ１−Ａ２の一点鎖線で示した部位のエネルギーバンド構造を示している。すなわち、図２５（Ａ）は、トランジスタ２０１のチャネル形成領域のエネルギーバンド構造を示している。
図２５中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁層１４５、半導体層２４２ａ、半導体層２４２ｂ、半導体層２４２ｃ、絶縁層２２６の伝導帯下端のエネルギーを示している。
ここで、電子親和力は、真空準位と価電子帯上端のエネルギーとの差（「イオン化ポテンシャル」ともいう。）からバンドギャップを引いた値となる。なお、バンドギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のバンドギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層１４５と絶縁層２２６は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい。）。
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
ここで、半導体層２４２ａと半導体層２４２ｂとの間には、半導体層２４２ａと半導体層２４２ｂとの混合領域を有する場合がある。また、半導体層２４２ｂと半導体層２４２ｃとの間には、半導体層２４２ｂと半導体層２４２ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層２４２ａ、半導体層２４２ｂおよび半導体層２４２ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体層２４２ａ中および半導体層２４２ｃ中ではなく、半導体層２４２ｂ中を主として移動する。したがって、半導体層２４２ａおよび半導体層２４２ｂの界面における界面準位密度、半導体層２４２ｂと半導体層２４２ｃとの界面における界面準位密度を低くすることによって、半導体層２４２ｂ中で電子の移動が阻害されることが少なく、トランジスタ２０１のオン電流を高くすることができる。
また、半導体層２４２ａと絶縁層１４５の界面、および半導体層２４２ｃと絶縁層２２６の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、半導体層２４２ａ、および半導体層２４２ｃがあることにより、半導体層２４２ｂと当該トラップ準位とを遠ざけることができる。
なお、トランジスタ２０１がｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体層２４２ｂの全体にチャネルが形成される。したがって、半導体層２４２ｂが厚いほどチャネル領域は大きくなる。即ち、半導体層２４２ｂが厚いほど、トランジスタ２０１のオン電流を高くすることができる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体層２４２ｂとすればよい。ただし、トランジスタ２０１を有する半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体層２４２ｂとすればよい。
また、トランジスタ２０１のオン電流を高くするためには、半導体層２４２ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体層２４２ｃとすればよい。一方、半導体層２４２ｃは、チャネルの形成される半導体層２４２ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層２４２ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体層２４２ｃとすればよい。また、半導体層２４２ｃは、絶縁層１４５などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体層２４２ａは厚く、半導体層２４２ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体層２４２ａとすればよい。半導体層２４２ａの厚さを、厚くすることで、隣接する絶縁体と半導体層２４２ａとの界面からチャネルの形成される半導体層２４２ｂまでの距離を離すことができる。ただし、トランジスタ２０１を有する半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体層２４２ａとすればよい。
なお、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体層２４２ｂのシリコン濃度は低いほど好ましい。例えば、半導体層２４２ｂと半導体層２４２ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体層２４２ｂと半導体層２４２ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体層２４２ｂの水素濃度を低減するために、半導体層２４２ａおよび半導体層２４２ｃの水素濃度を低減すると好ましい。半導体層２４２ａおよび半導体層２４２ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体層２４２ｂの窒素濃度を低減するために、半導体層２４２ａおよび半導体層２４２ｃの窒素濃度を低減すると好ましい。半導体層２４２ａおよび半導体層２４２ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラップは、トランジスタのしきい値電圧がプラス方向へ変動させる場合がある。したがって、半導体層２４２ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体層２４２ｂ、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい。
上述の３層構造は一例である。例えば、半導体層２４２ａまたは半導体層２４２ｃのない２層構造としても構わない。または、半導体層２４２ａの上もしくは下、または半導体層２４２ｃ上もしくは下に、半導体層２４２ａ、半導体層２４２ｂおよび半導体層２４２ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体層２４２ａの上、半導体層２４２ａの下、半導体層２４２ｃの上、半導体層２４２ｃの下のいずれか二箇所以上に、半導体層２４２ａ、半導体層２４２ｂおよび半導体層２４２ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
特に、本実施の形態に例示するトランジスタ２０１は、チャネル幅方向において、半導体層２４２ｂの上面と側面が半導体層２４２ｃと接し、半導体層２４２ｂの下面が半導体層２４２ａと接して形成されている（図２のＹ１−Ｙ２断面図を参照。）。このように、半導体層２４２ｂを半導体層２４２ａと半導体層２４２ｃで覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。
また、半導体層２４２ａ、および半導体層２４２ｃのバンドギャップは、半導体層２４２ｂのバンドギャップよりも広いほうが好ましい。
本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することができる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼性の良好な半導体装置を実現することができる。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタは、オフ電流を極めて小さくすることができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上１５０桁以下とすることができる。なお、酸化物半導体については、他の実施の形態で詳細に説明する。
本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる。よって、消費電力が少ない半導体装置を実現することができる。
トランジスタ２０１の説明に戻る。絶縁層１４６の領域２６９と重なる領域に開口が設けられ、該開口の側面および底面に沿って半導体層２４２ｃが設けられている。また、該開口内に、半導体層２４２ｃを介して、かつ、該開口の側面および底面に沿って、絶縁層２２６が設けられている。また、該開口内に、半導体層２４２ｃおよび絶縁層２２６を介して、かつ、該開口の側面および底面に沿って、電極２４６が設けられている。
なお、該開口は、チャネル幅方向の断面において、半導体層２４２ａおよび半導体層２４２ｂよりも大きく設けられている。よって、領域２６９において、半導体層２４２ａおよび半導体層２４２ｂの側面は、半導体層２４２ｃに覆われている。
また、絶縁層１４１上に、絶縁層１４２、電極１１８、および電極１１９が形成されている。絶縁層１４２は絶縁層４０３と同様の材料および方法で形成することができる。電極１１８、および電極１１９は、電極２８７と同様の材料および方法で形成することができる。
また、絶縁層１４２、電極１１８、および電極１１９上に絶縁層１４４が形成され、絶縁層１４４上に絶縁層１４５が形成されている。絶縁層１４４および絶縁層１４５は、絶縁層４０３と同様の材料および方法で形成することができる。
なお、絶縁層１４４を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートなどで形成することで、絶縁層１４４を電荷捕獲層として機能させることができる。絶縁層１４４に電子を注入することで、トランジスタのしきい値電圧を変動させることができる。絶縁層１４４への電子の注入は、例えば、トンネル効果を利用すればよい。電極１１９に正の電圧を印加することによって、トンネル電子を絶縁層１４４に注入することができる。
また、絶縁層１４６は、絶縁層４０５と同様の材料および方法で形成することができる。絶縁層４０５および電極２４６上に形成される絶縁層１４７は、絶縁層１４１と同様の材料および方法で形成することができる。また、絶縁層１４７は、不純物が透過しにくい絶縁性材料を用いて形成することが好ましい。絶縁層１４７に不純物が透過しにくい絶縁性材料を用いることで、絶縁層１４８側からトランジスタ２０１側への不純物の拡散を抑制することができる。
また、絶縁層１４７上に絶縁層１４８が形成され、絶縁層１４８上に電極１１３ａ、電極１１３ｂ、電極１１３ｃ、および電極１１３ｄが形成されている。絶縁層１４８は、絶縁層４０５と同様の材料および方法で形成することができる。電極１１３ａ、電極１１３ｂ、電極１１３ｃ、および電極１１３ｄは、電極２８７と同様の材料および方法で形成することができる。
電極１１３ａはコンタクトプラグ１１２ａを介して電極１２１ａと電気的に接続されている。電極１１３ｂはコンタクトプラグ１１２ｂを介して電極１２１ｂと電気的に接続されている。電極１１３ｃはコンタクトプラグ１１２ｃを介して電極２４６と電気的に接続されている。電極１１３ｄはコンタクトプラグ１１２ｄを介して電極１１９と電気的に接続されている。また、電極１１３ｂはコンタクトプラグ１１２ｅを介して電極１１８と電気的に接続されている。
コンタクトプラグ１１２ａおよびコンタクトプラグ１１２ｂは、それぞれ、絶縁層１４８、絶縁層１４７および絶縁層１４６の一部を除去して形成された開口に設けられている。コンタクトプラグ１１２ｃは、絶縁層１４８、および絶縁層１４７の一部を除去して形成された開口に設けられている。コンタクトプラグ１１２ｄおよびコンタクトプラグ１１２ｅは、それぞれ、絶縁層１４８、絶縁層１４７、絶縁層１４６、絶縁層１４５、絶縁層１４４、および絶縁層１４３の一部を除去して形成された開口に設けられている。
また、絶縁層１４８の上に絶縁層１４９が形成されている。絶縁層１４９は絶縁層４０５と同様の材料および方法で形成することができる。
半導体層２４２として酸化物半導体を用いる場合、酸化物半導体の水素濃度および窒素濃度の増加を防ぐために、半導体層２４２と隣接する絶縁層の水素濃度および窒素濃度を低減することが好ましい。具体的には、絶縁層１４５、絶縁層１４６、および絶縁層２２６中の水素濃度を、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、絶縁層１４５、絶縁層１４６、および絶縁層２２６中の窒素濃度を、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、半導体層２４２として酸化物半導体を用いる場合、絶縁層１４５、絶縁層１４６、および絶縁層２２６は、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われる昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）にて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、より好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることよい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。また、加熱により酸素が放出される絶縁層を「過剰酸素を含む絶縁層」ともいう。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。
〔ガードレイヤ１０３〕
本実施の形態に示すガードレイヤ１０３は、層１０３ａ上に層１０３ｂが積層された構造を有する。層１０３ａは、半導体層２４２ａと同様の材料および方法で半導体層２４２ａと同時に形成することができる。層１０３ｂは、半導体層２４２ｂと同様の材料および方法で半導体層２４２ｂと同時に形成することができる。よって、本実施の形態に示すガードレイヤ１０３は、絶縁層１４５の凸部上に形成されている。なお、層１０３ａおよび層１０３ｂは、どちらか一方を省略してもよい。
前述した通り、ガードレイヤ１０３としては、金属などの導電性材料を用いてもよいが、バンドギャップが２．５ｅＶ以上４．０ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。このような材料の一例として、酸化物半導体を挙げることができる。
また、ガードレイヤ１０３に不純物を導入して、ガードレイヤの抵抗を下げてもよい。不純物の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。また、ガードレイヤ１０３を不活性ガスや、窒素ガスのプラズマ雰囲気中にさらすことで、ガードレイヤ１０３の抵抗を下げてもよい。
ガードレイヤ１０３は、フローティング状態であってもよいが、ＶＳＳ、ＧＮＤ、または共通電位などの、特定の電位が供給されていてもよい。また、ガードレイヤ１０３を基板１０１と同電位としてもよい。また、ガードレイヤ１０３を基板１０１と電気的に接続してもよい。ガードレイヤ１０３の厚さ１２３ｔは、２ｎｍ以上２０ｎｍ以下であってもよい。また、ガードレイヤ１０３の幅１２３ｗは広いほど好ましい。ガードレイヤ１０３の幅１２３ｗは、切削幅（分離線１０４の幅）の２倍以上、好ましくは５倍以上、より好ましくは１０倍以上とすればよい（図３（Ｃ）参照。）。
先に記載したとおり、分離線１０４上にガードレイヤ１０３を設けることで、ダイシング工程中で生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、ダイシング工程で使用する比抵抗の小さい純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
また、ガードレイヤ１０３は、ダイシング工程を経てチップ１０５を形成した後も、チップ１０５の端部に沿って残存していることが好ましい。チップ１０５の端部に沿ってガードレイヤ１０３が設けられていることにより、チップ１０５の形成後もＥＳＤによる半導体装置などの損傷を防止または低減することができる。
＜変形例１＞
また、図４の断面図に示すように、ガードレイヤ１０３を層１０３ａ、層１０３ｂ、および層１０３ｃの積層としてもよい。層１０３ｃは、電極１２１ａおよび電極１２１ｂと同様の材料および方法で、電極１２１ａおよび電極１２１ｂと同時に形成することができる。
＜変形例２＞
また、図５の断面図に示すように、トランジスタ２０１を形成する前の工程と、トランジスタ２０１を形成した後の工程で、それぞれ分離線１０４と重なる領域にガードレイヤを設けてもよい。図５では、絶縁層１４１上にガードレイヤ１３３を形成し、絶縁層１４７上にガードレイヤ１３４を形成する例を示している。
ガードレイヤ１３３およびガードレイヤ１３４は、ガードレイヤ１０３と同様の材料および方法で形成すればよい。なお、変形例２に示す構成では、ガードレイヤをトランジスタ２０１の半導体層と同時に形成する必要がない。よって、ガードレイヤとトランジスタ２０１の半導体層に、異なる材料を用いることができる。例えば、ガードレイヤ１３３およびガードレイヤ１３４を酸化物半導体で形成し、トランジスタ２０１の半導体層をシリコンやゲルマニウムなどの半導体で形成することができる。または、トランジスタ２０１の半導体層をシリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などで形成することができる。
トランジスタ２０１の半導体層として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
本発明の一態様によれば、半導体装置の設計自由度を高めることができる。
＜変形例３＞
また、図６の断面図に示すように、ガードレイヤ１０３を設けずに、分離線１０４と重なる領域１１４において、基板１０１の一部を露出させてもよい。基板１０１を露出させることで、ダイシング処理時に生じるＥＳＤを基板１０１側に逃がすことができる。領域１１４は、図１（Ａ）においてガードレイヤ１０３が設けられている領域に相当する。
また、トランジスタ２９１およびトランジスタ２０１の作製過程において、絶縁層の一部を除去して開口を形成する際に、領域１１４と重なる絶縁層を除去して基板１０１を露出させることが好ましい。半導体装置の作製工程中に、基板１０１が露出した領域を設けることで、半導体装置の作製工程中に生じうる、ＥＳＤによる半導体装置の損傷を防止または低減することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
＜回路領域１０２の構成例＞
回路領域１０２内に、ガードレイヤ２０３を設けることで、半導体装置の作製工程中に生じうる、ＥＳＤによる半導体装置の損傷を防止または低減することができる。
ガードレイヤ２０３は、実施の形態１に示したガードレイヤ１０３と同様の材料および方法で形成することができる。本実施の形態では、パッド２０２ａ乃至パッド２０２ｄが接続されたトランジスタ２１１と、トランジスタ２１１を静電破壊から保護するためのガードレイヤ２０３の構成について図面を用いて説明する。
〔平面構成例〕
図１（Ｂ）中の部位１０６の拡大図を、図７および図８に示す。図７（Ａ）は、トランジスタ２１１およびパッド２０２ａ乃至パッド２０２ｄの外側に、ガードレイヤ２０３を設ける例を示している。
なお、パッド２０２ａはトランジスタ２１１のゲート電極と電気的に接続されている。また、パッド２０２ｂはトランジスタ２１１のバックゲート電極と電気的に接続されている。また、パッド２０２ｃはトランジスタ２１１のソース電極またはドレイン電極の一方と電気的に接続されている。また、パッド２０２ｄはトランジスタ２１１のソース電極またはドレイン電極の他方と電気的に接続されている。
パッド２０２ａ乃至パッド２０２ｄを介してトランジスタ２１１の各電極に電位を供給し、また、トランジスタ２１１に流れる電流を測定することで、トランジスタ２１１の電気特性を評価することができる。
また、図７（Ｂ）では、トランジスタ２１１の外側に設けたガードレイヤ２０３の少なくとも一部が、パッド２０２ａ乃至パッド２０２ｄの少なくとも一部と重なるように設けられている。
また、図８（Ａ）では、トランジスタ２１１とパッド２０２ａ乃至パッド２０２ｄの間にガードレイヤ２０３が設けられている。
また、複数のガードレイヤ２０３を適宜組み合わせて用いてもよい（図８（Ｂ）参照。）。また、平面視において、ガードレイヤ２０３は図９（Ａ）に示すような円形であってもよいし、図９（Ｂ）に示すような多角形でもよい。また、図１０（Ａ）に示すような三角形でもよいし、図１０（Ｂ）に示すような多角形でもよい。
ガードレイヤ２０３は、ガードレイヤ１０３と電気的に接続してもよい。
〔断面構成例〕
回路領域１０２の断面構成の一例として、図７（Ｂ）に一点鎖線で示した部位Ｌ１−Ｌ２の断面図を図１１（Ａ）に示す。なお、説明の繰り返しを減らすため、本実施の形態で説明しない部分については、他の実施の形態の説明を援用する。また、図１１（Ａ）では、絶縁層１４１より下層の記載を省略している。
［トランジスタ２１１］
トランジスタ２１１はトランジスタ２０１と同様の構成を有する。図１１（Ａ）において、電極１１３ａおよび電極１１３ｂ上に絶縁層１４９が形成されている。絶縁層１４９は、絶縁層４０５と同様の材料および方法で形成することができる。絶縁層１４９上にパッド２０２ｃが形成されている。パッド２０２ｃは、絶縁層１４９の一部を除去して形成された開口において、コンタクトプラグ１１５ａを介して電極１１３ａと電気的に接続している。パッド２０２ｃは、電極２８７と同様の材料および方法で形成することができる。
［ガードレイヤ２０３］
図１１（Ａ）に示したガードレイヤ２０３の拡大図を図１１（Ｂ）に示す。ガードレイヤ２０３は、層２０３ａ上に層２０３ｂが積層された構造を有する。ガードレイヤ１０３と同様に、層２０３ａは、半導体層２４２ａと同様の材料および方法で半導体層２４２ａと同時に形成することができる。層２０３ｂは、半導体層２４２ｂと同様の材料および方法で半導体層２４２ｂと同時に形成することができる。よって、本実施の形態に示すガードレイヤ２０３は、絶縁層１４５の凸部上に形成されている。なお、層２０３ｂおよび層２０３ｂは、どちらか一方を省略してもよい。
また、ガードレイヤ２０３に不純物を導入して、ガードレイヤの抵抗を下げてもよい。不純物の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。また、ガードレイヤ２０３を不活性ガスや、窒素ガスのプラズマ雰囲気中にさらすことで、ガードレイヤ２０３の抵抗を下げてもよい。
ガードレイヤ２０３は、フローティング状態であってもよいが、ＶＳＳ、ＧＮＤ、または共通電位などの、特定の電位が供給されていてもよい。また、ガードレイヤ２０３を基板１０１と同電位としてもよい。また、ガードレイヤ２０３を基板１０１と電気的に接続してもよい。また、ガードレイヤ２０３をトランジスタのソースと接続してもよい。ガードレイヤ２０３の厚さは、２ｎｍ以上２０ｎｍ以下であってもよい。
〔変形例１〕
図１２（Ａ）および図１２（Ｂ）の断面図に示すように、ガードレイヤ２０３を層２０３ａ、層２０３ｂ、および導電層１２１ｃの積層としてもよい。導電層１２１ｃは、電極１２１ａおよび電極１２１ｂと同様の材料および方法で、電極１２１ａおよび電極１２１ｂと同時に形成することができる。
また、導電層１２１ｃの抵抗率は、層２０３ｂおよび／または層２０３ａの抵抗率よりも小さいことが好ましい。このような導電層１２１ｃを設けることで、半導体装置の作製工程中に生じる電荷を層２０３ｂおよび／または層２０３ａに導き易くすることができる。よって、半導体装置の作製工程中に生じるＥＳＤを防ぐまたは低減することができる。
〔変形例２〕
図１３に示すように、絶縁層１４８上に形成した電極１１３ｅを、コンタクトプラグ１１２ｅを介して導電層１２１ｃと電気的に接続してもよい。電極１１３ｅは、電極１１３ａおよび電極１１３ｂと同様の材料および方法を用いて、同時に形成することができる。コンタクトプラグ１１２ｅは、コンタクトプラグ１１２ａおよびコンタクトプラグ１１２ｂと同様の材料および方法を用いて、同時に形成することができる。
配線や電極などの導電性材料が設けられる層に、独立して電極を形成し、層２０３ｂおよび／または層２０３ａと電気的に接続することで、ガードレイヤ２０３を立体的に形成することができる。ガードレイヤ２０３を立体的に形成することで、半導体装置の作製工程中に生じる電荷を層２０３ｂおよび／または層２０３ａにさらに導き易くすることができる。よって、半導体装置の作製工程中に生じるＥＳＤを防ぐまたは低減する効果を高めることができる。
＜作製方法例＞
回路領域１０２に含まれる半導体装置の一つであるトランジスタ２１１と、ガードレイヤ２０３の作製方法例について、図面を用いて説明する。図１４乃至図１８は、図７（Ｂ）に一点鎖線で示した部位Ｌ１−Ｌ２の断面に相当する図である。また、本実施の形態では、絶縁層１４１の形成以降の作製工程について例示する。
まず、絶縁層１４１を不純物が透過しにくい絶縁性材料を用いて形成する。本実施の形態では、酸化アルミニウムを用いる。次に、絶縁層１４１上に導電層を形成し、当該導電層上にレジストマスクを形成する（図示せず。）。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクを印刷法やインクジェット法などで形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、フォトリソグラフィ法によるレジストマスクの形成は、感光性レジストにフォトマスクを介して光を照射し、現像液を用いて感光した部分（または感光していない部分）のレジストを除去して行なう。感光性レジストに照射する光は、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などがある。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。
当該レジストマスクをマスクとして用いて、導電層の一部を選択的に除去する。導電層の除去（エッチング）は、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。その後、レジストマスクを除去して、電極１１９が形成される（図１４（Ａ）参照。）。
レジストマスクの除去は、アッシングなどのドライエッチング法または専用の剥離液などを用いたウェットエッチング法で行うことができる。ドライエッチング法とウェットエッチング法の両方を用いてもよい。
続いて、電極１１９を覆って絶縁層１４２を形成する。本実施の形態では、絶縁層１４２として、酸化窒化シリコンを用いる。次に、ＣＭＰ処理を行い、絶縁層１４２表面の凹凸を低減する。当該ＣＭＰ処理は、電極１１９表面が露出するまで行なってもよい（図１４（Ｂ）参照。）。
次に、絶縁層１４３を形成し、絶縁層１４３の上に絶縁層１４４を形成し、絶縁層１４４の上に絶縁層１４５を形成する。本実施の形態では、絶縁層１４３として、酸化窒化シリコンを用いる。また、絶縁層１４５として、過剰酸素を含む酸化窒化シリコンを用いる。また、絶縁層１４４として酸化ハフニウムを用いる（図１４（Ｃ）参照。）。
次に、絶縁層１４５上に半導体層１２４ａを形成し、半導体層１２４ａ上に半導体層１２４ｂを形成し、半導体層１２４ｂ上に導電層１２５を形成する（図１４（Ｄ）参照。）。
本実施の形態では、スパッタリング法により、半導体層１２４ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の原子数比のターゲットを用いて、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体を形成する。また、半導体層１２４ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体を形成する。なお、半導体層１２４ａの形成後に酸素ドープ処理を行ってもよい。また、半導体層１２４ｂの形成後に酸素ドープ処理を行ってもよい。
次に、半導体層１２４ａおよび半導体層１２４ｂに含まれる水分または水素などの不純物をさらに低減して、半導体層１２４ａおよび半導体層１２４ｂを高純度化するために、加熱処理を行うことが好ましい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層１２４ａおよび酸化物半導体層１２４ｂに加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
また、加熱処理を行うことにより、不純物の放出と同時に絶縁層１４５に含まれる酸素を半導体層１２４ａおよび半導体層１２４ｂ中に拡散させ、当該半導体層に含まれる酸素欠損を低減することができる。なお、不活性雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。なお、加熱処理は、半導体層１２４ａおよび半導体層１２４ｂの形成後であればいつ行ってもよい。例えば、半導体層２４２ａおよび半導体層２４２ｂの形成後に加熱処理を行ってもよい。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は２４時間以内とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
本実施の形態では、導電層１２５として、スパッタリング法によりタングステンを形成する。
次に、導電層１２５上にレジストマスクを形成する（図示せず。）。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクを印刷法やインクジェット法などで形成するとフォトマスクを使用しないため、製造コストを低減できる。
当該レジストマスクをマスクとして用いて、導電層１２５の一部を選択的に除去し、導電層１２１および導電層１２１ｃを形成する。また、導電層１２１および導電層１２１ｃをマスクとして用いて、半導体層１２４ｂ、半導体層１２４ａの一部を選択的に除去する。この時、絶縁層１４５の一部が除去され、絶縁層１４５に凸部が形成される場合がある。なお、導電層１２５、半導体層１２４ｂ、半導体層１２４ａの除去（エッチング）は、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。このようにして、半導体層２４２ａ、半導体層２４２ｂ、層２０３ａ、層２０３ｂ、導電層１２１、および導電層１２１ｃが形成される（図１５（Ａ）参照。）。
次に、導電層１２１を覆ってレジストマスク１３５を形成し、導電層１２１ｃを除去する（図１５（Ｂ）参照。）。次に、レジストマスク１３５を残したまま、層２０３ａおよび／または層２０３ｂに不純物２２５を導入して、層２０３ａおよび／または層２０３ｂの抵抗を下げてもよい。不純物２２５の導入は、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。また、層２０３ａおよび／または層２０３ｂを不活性ガスや、窒素ガスのプラズマ雰囲気中にさらすことで、層２０３ａおよび／または層２０３ｂの抵抗を下げてもよい。その後、レジストマスクを除去する。
次に、絶縁層１２７を形成する。本実施の形態では、絶縁層１２７としてプラズマＣＶＤ法を用いて酸化窒化シリコンを形成する。絶縁層１２７の成膜後、絶縁層１２７に含まれる水分または水素などの不純物をさらに低減するために、加熱処理を行ってもよい。なお、絶縁層１２７は過剰酸素を含む絶縁層であってもよい。また、絶縁層１２７に酸素ドープ処理を行ってもよい。
次に、絶縁層１２７上に層１３１として、タングステンを形成する（図１５（Ｃ）参照。）。また、フォトリソグラフィ工程、エッチング工程などを用いて層１３１の一部を選択的に除去し、ハードマスク１３２を形成する（図１５（Ｄ）参照。）。
次に、ハードマスク１３２をマスクとして用いて、絶縁層１２７の一部を選択的に除去し、開口１２２を形成する（図１６（Ａ）参照。）。開口１２２を形成するためのエッチングは、アスペクト比（ここでは、開口１２２の幅に対する開口１２２の深さの比）の大きな開口を実現するために、異方性のドライエッチング法を用いることが好ましい。
また、開口１２２形成時に導電層１２１の開口１２２と重なる領域が除去され、電極１２１ａ、および電極１２１ｂが形成される。前述した通り、半導体層２４２ｂの、電極１２１ａと電極１２１ｂに挟まれた領域２６９がチャネル形成領域として機能できる。よって、領域２６９は開口１２２と重なる。また、領域２６９では、半導体層２４２ｂの表面と側面、ならびに、半導体層２４２ａの側面が露出する。このため、エッチング条件によっては、これら露出した部分がエッチングされる場合がある。
また、開口１２２形成のためのエッチングをドライエッチング法で行う場合、露出した半導体層２４２ｂの表面と側面、ならびに、半導体層２４２ａの側面にエッチングガスの残留成分などの不純物元素が付着する場合がある。例えば、エッチングガスとして塩素系ガスを用いると、塩素などが付着する場合がある。また、エッチングガスとして炭化水素系ガスを用いると、炭素や水素などが付着する場合がある。
このため、開口１２２の形成後に、露出した半導体層の表面および側面に付着した不純物元素を低減することが好ましい。当該不純物の低減は、例えば、希フッ酸などを用いた洗浄処理、オゾンなどを用いた洗浄処理、または紫外線などを用いた洗浄処理で行なえばよい。なお、複数の洗浄処理を組み合わせてもよい。
次に、半導体層２４２ｂおよびハードマスク１３２上に半導体層１２４ｃを形成し、半導体層１２４ｃ上に絶縁層１２８を形成する。本実施の形態では、半導体層１２４ｃとして半導体層２４２ａと同様の、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体を用いる。また、絶縁層１２８としてプラズマＣＶＤ法を用いて酸化窒化シリコンを形成する（図１６（Ｂ）参照。）。また、半導体層１２４ｃに酸素ドープ処理を行ってもよい。なお、絶縁層１２８は過剰酸素を含む絶縁層であってもよい。また、絶縁層１２８に酸素ドープ処理を行ってもよい。
半導体層１２４ｃは、開口１２２の底面および側面に沿って形成される。また、半導体層２４２ｂの表面および側面と、半導体層２４２ａの側面は、半導体層１２４ｃで覆われる。
半導体層１２４ｃで半導体層２４２ａおよび半導体層２４２ｂの側面を覆うことで、絶縁層１２８の成膜中に発生する不純物元素の半導体層２４２ａおよび半導体層２４２ｂ中への拡散を低減することができる。
次に、絶縁層１２８上に、電極２４６を形成するための導電層１２９を設ける（図１６（Ｃ）参照。）。本実施の形態では、導電層１２９として窒化チタンとタングステンの積層を用いる。具体的には、まず絶縁層１２８上に窒化チタンを形成し、該窒化チタン上にタングステンを形成する。導電層１２９の形成は、例えば、ＭＯＣＶＤ法などで行なうことが好ましい。ＭＯＣＶＤ法などを用いて導電体を形成することにより、被形成面のアスペクト比の大きい凹部にも導電体を充填することができる。
次に、試料表面に化学的機械研磨ＣＭＰ処理を行なう（図１７（Ａ）参照。）。ＣＭＰ処理により、導電層１２９、絶縁層１２８、半導体層１２４ｃ、および絶縁層１２７、それぞれの一部が除去され、電極２４６、絶縁層２２６、半導体層２４２ｃ、および絶縁層１４６が形成される。このようにして、電極２４６をダマシンプロセスを用いて形成することができる。
次に、電極２４６、絶縁層２２６、半導体層２４２ｃ、および絶縁層１４６上に絶縁層１４７を形成する（図１７（Ｂ）参照。）。本実施の形態では、絶縁層１４７として、スパッタリング法で酸化アルミニウムを形成する。この時、スパッタリングガスとして用いる酸素の一部が絶縁層１４６に導入され、過剰酸素を含む領域２０７ａが形成される。
絶縁層１４７の形成後に加熱処理を行うことで、領域２０７ａに含まれる酸素（過剰酸素）の一部を酸化物半導体層に導入することができる。なお、絶縁層１４６を、過剰酸素を含む絶縁層で形成した場合は、絶縁層１４７の形成後に加熱処理を行うことで、絶縁層１４６に含まれている酸素の一部を酸化物半導体層に導入することができる。
また、トランジスタ２１１の上方および下方に、酸化アルミニウムなどを用いた不純物が透過しにくい絶縁層を設けることで、外部からトランジスタ２１１へ不純物の拡散を防ぎ、トランジスタ２１１の動作を安定させ、信頼性を高めることができる。また、トランジスタ２１１の上方および下方に、酸化アルミニウムなどの酸素が透過しにくい絶縁層を設けることで、酸素の脱離を防ぐことができる。よってトランジスタ２１１の動作を安定させ、信頼性を高めることができる。また、トランジスタの電気特性を向上させることができる。
次に、絶縁層１４７の上に絶縁層１４８を形成する。本実施の形態では、絶縁層１４８としてプラズマＣＶＤ法を用いて酸化窒化シリコンを形成する（図１７（Ｂ）参照。）。
次に、フォトリソグラフィ工程、エッチング工程などを用いて、絶縁層１４８、絶縁層１４７、絶縁層１４６の一部を選択的に除去し、開口１２６ａおよび開口１２６ｂを形成する（図１７（Ｃ）参照。）。開口１２６ａは電極１２１ａの一部と互いに重なる。開口１２６ｂは電極１２１ｂの一部と互いに重なる。
次に、開口１２６ａおよび開口１２６ｂに、それぞれ、コンタクトプラグ１１２ａ、およびコンタクトプラグ１１２ｂを形成する（図１７（Ｄ）参照。）。コンタクトプラグ１１２ａ、およびコンタクトプラグ１１２ｂは、電極２４６と同様に作製することができる。
次に、絶縁層１４８上に導電層を形成し、フォトリソグラフィ工程、エッチング工程などを用いて、当該導電層一部を選択的に除去し、電極１１３ａ、電極１１３ｂを形成する。電極１１３ａは、コンタクトプラグ１１２ａを介して電極１２１ａと電気的に接続される。電極１１３ｂは、コンタクトプラグ１１２ｂを介して電極１２１ｂと電気的に接続される。（図１７（Ｄ）参照。）。
次に、絶縁層１４８、電極１１３ａ、電極１１３ｂ上に絶縁層１４９を形成する（図１８（Ａ）参照。）。
次に、フォトリソグラフィ工程、エッチング工程などを用いて、絶縁層１４９の一部を選択的に除去し、開口１３７ａを形成する（図１８（Ｂ）参照。）。開口１３７ａは電極１１３ａの一部と互いに重なる。
次に、開口１３７ａにコンタクトプラグ１１５ａ形成する（図１８（Ｃ）参照。）。コンタクトプラグ１３６ａは、電極２４６と同様に作製することができる。
次に、絶縁層１４９上に導電層を形成し、フォトリソグラフィ工程、エッチング工程などを用いて、当該導電層一部を選択的に除去し、パッド２０２ｃを形成する。パッド２０２ｃは、コンタクトプラグ１１５ａを介して電極１１３ａと電気的に接続される。（図１８（Ｃ）参照。）。
このようにして、トランジスタ２１１およびガードレイヤ２０３を作成することができる。本実施の形態に示した作製方法では、電極１２１ａおよび電極１２１ｂと、開口１２２の位置が自己整合により決定される。また、電極２４６は開口１２２内に形成される。すなわち、ゲート電極として機能する電極２４６、ソースまたはドレインの一方として機能する電極１２１ａ、およびソースまたはドレインの他方として機能する電極１２１ｂの配置が自己整合により決定される。よって、本実施の形態に示した作製方法で作製されたトランジスタを、ＳＡ ｓ−ｃｈａｎｎｅｌ ＦＥＴ（Ｓｅｌｆ Ａｌｉｇｎ Ｓ−ｃｈａｎｎｅｌ ＦＥＴ）、トレンチゲート ｓ−ｃｈａｎｎｅｌ ＦＥＴ、ＴＧＳＡ ＦＥＴ（Ｔｒｅｎｃｈ Ｇａｔｅ Ｓｅｌｆ Ａｌｉｇｎ ＦＥＴ）と呼ぶこともできる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
図７乃至図１０において平面図で示したトランジスタ２１１をＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）として作製し電気的特性を測定する場合、まずトランジスタ２１１を作製し、その後パッド２０２ａ乃至パッド２０２ｄを作製する。
電気的特性の測定は、パッド２０２ａ乃至パッド２０２ｄに測定用プローブなどを接続させて行なう。パッド２０２ａ乃至パッド２０２ｄは、トランジスタ２１１の各端子（ゲート端子（Ｇ）、ソース端子（Ｓ）、ドレイン端子（Ｄ）、バックゲート端子（Ｂ））に対応する。測定用プローブなどとパッド２０２ａ乃至パッド２０２ｄの接続を容易とするため、パッド２０２ａ乃至パッド２０２ｄは大きいほど好ましい。
しかしながら、パッド２０２ａ乃至パッド２０２ｄが大きくなると、パッド２０２ａ乃至パッド２０２ｄの作製工程中に、パッド２０２ａ乃至パッド２０２ｄに電荷が集中し易くなる。パッド２０２ａ乃至パッド２０２ｄのいずれかに過剰に電荷が蓄積されると、トランジスタ２１１の各端子間に過剰な電圧がかかるため、トランジスタ２１１にＥＳＤによる損傷が生じやすい。また、ＥＳＤによる電気的なダメージの大きさによっては、トランジスタ２１１が完全に破壊される場合もある。
特に、例えば図１９（Ａ）に示すように、パッド２０２ａ乃至パッド２０２ｄの大きさが、トランジスタ２１１のサイズと比べて大きい場合、トランジスタ２１１が損傷を受けやすく壊れやすい。そのため、パッドの大きさがトランジスタのサイズに比べて大きいＴＥＧを用いて電気的特性の評価をする場合は、トランジスタ２１１を電気的なダメージから保護するための保護回路を設けることが好ましい。
例えば、トランジスタ２１１のゲート端子とバックゲート端子との間に容量素子を追加して保護回路とする構成が有効である。例えばゲート端子に接続されたパッドに過剰に電荷が蓄積した場合であっても、容量素子によって電圧の上昇を抑制し、トランジスタ２１１に加わる電気的なダメージを低減することができる。そのため、トランジスタ２１１を壊れにくくすることができる。
また、例えば、トランジスタ２１１のゲート端子とバックゲート端子との間、およびトランジスタ２１１のソース端子とバックゲート端子との間にダイオードを追加して保護回路とする構成が有効である。ダイオードによって、例えばゲート端子に接続されたパッドに過剰に電荷が蓄積した場合であっても、電荷を逃がすことによって電圧の上昇を抑制することができる。そのため、トランジスタ２１１を壊れにくくすることができる。
本実施の形態では、トランジスタ２１１に保護回路を接続し、ＥＳＤによるトランジスタ２１１の破壊または損傷を防ぐまたは低減する構成例について図面を用いて説明する。保護回路は、パッド２０２ａ乃至パッド２０２ｄの形成前にトランジスタ２１１と接続することが肝要である。
〔保護回路の構成例１〕
まず、保護回路として容量素子を用いる例について説明する。本実施の形態では、容量素子としてトランジスタのゲート容量を用いる例について説明する。図１９（Ａ）は、トランジスタ２１１、パッド２０２ａ乃至パッド２０２ｄ、および容量素子の接続例を示す上面図である。また、図１９（Ｂ）に、図１９（Ａ）の等価回路図を示す。また、図２０は、図１９（Ａ）に一点鎖線で示した部位Ｍ１−Ｍ２および部位Ｎ１−Ｎ２の断面図である。
トランジスタ２１１の電極２４６（ゲート電極）は電極１１３ｃを介してパッド２０２ａと電気的に接続されている。また、トランジスタ２１１の電極１１９（バックゲート電極）は電極１１３ｄを介してパッド２０２ｂと電気的に接続されている。トランジスタ２１１の電極１２１ａ（ソース電極またはドレイン電極の一方）は電極１１３ａを介してパッド２０２ｃと電気的に接続されている。また、電極１２１ｂ（ソース電極またはドレイン電極の他方）は、電極１１３ｂを介してパッド２０２ｄと電気的に接続されている。
トランジスタ２１１Ｃの電極５４６（ゲート電極）は、電極１１３ｃを介してトランジスタ２１１の電極２４６と電気的に接続されている。また、トランジスタ２１１Ｃの電極５１９（バックゲート電極）は、電極１１３ｄを介してトランジスタ２１１の電極１１９と電気的に接続されている。また、トランジスタ２１１Ｃの電極５２１ａ（ソース電極またはドレイン電極の一方）と電極５２１ｂ（ソース電極またはドレイン電極の他方）は電極１１３ｂを介してパッド２０２ｄと電気的に接続されている。電極５４６は電極２４６と同様の材料および方法で形成することができる。電極５２１ａおよび電極５２１ｂは、電極１２１ａと同様の材料および方法で形成することができる。
トランジスタ２１１Ｃは、トランジスタ２１１と同様の材料および方法で形成することができる。また、トランジスタ２１１Ｃは、トランジスタ２１１と同じ工程を経て形成することができる。よって、パッド２０２ａ乃至パッド２０２ｄは、容量素子として機能するトランジスタ２１１Ｃがトランジスタ２１１と電気的に接続した後に形成される（図２０参照。）。
なお、トランジスタ２１１に容量素子を設けることで、パッド２０２ａ乃至パッド２０２ｄの作製中だけでなく、作製終了以降もＥＳＤによるトランジスタ２１１の破壊または損傷を防ぐまたは低減することができる。
〔保護回路の構成例２〕
次に、保護回路としてダイオードを用いる例について説明する。本実施の形態では、ダイオードとしてダイオード接続されたトランジスタを用いる例について説明する。図２１（Ａ）は、トランジスタ２１１、パッド２０２ａ乃至パッド２０２ｄ、およびダイオードの接続例を示す上面図である。また、図２１（Ｂ）に、図２１（Ａ）の等価回路図を示す。また、図２２は、図２１（Ａ）に一点鎖線で示した部位Ｍ３−Ｍ４、部位Ｎ３−Ｎ４、および部位Ｎ５−Ｎ６の断面図である。
トランジスタ２１１の電極２４６（ゲート電極）は電極１１３ｃを介してパッド２０２ａと電気的に接続されている。また、トランジスタ２１１の電極１１９（バックゲート電極）は電極１１３ｄを介してパッド２０２ｂと電気的に接続されている。トランジスタ２１１の電極１２１ａ（ソース電極またはドレイン電極の一方）は電極１１３ａを介してパッド２０２ｃと電気的に接続されている。また、電極１２１ｂ（ソース電極またはドレイン電極の他方）は、電極１１３ｂを介してパッド２０２ｄと電気的に接続されている。
トランジスタ２１１Ｄ１の電極５４６ａ（ゲート電極。符号を図示せず。）は、電極５１３ａを介してトランジスタ２１１Ｄ１の電極５１９ａ（バックゲート電極）と電気的に接続されている。また、トランジスタ２１１Ｄ１の電極５１９ａは電極１１３ｄを介してトランジスタ２１１の電極１１９と電気的に接続されている。また、トランジスタ２１１Ｄ１の電極５２１ｃ（ソース電極またはドレイン電極の一方。符号を図示せず。）は電極５１３ａと電気的に接続されている。また、トランジスタ２１１Ｄ１の電極５２１ｄ（ソース電極またはドレイン電極の他方。符号を図示せず。）は電極１１３ｃと電気的に接続されている。
トランジスタ２１１Ｄ２の電極５４６ｂ（ゲート電極）は、電極５１３ｂを介してトランジスタ２１１Ｄ２の電極５１９ｂ（バックゲート電極）と電気的に接続されている。また、トランジスタ２１１Ｄ２の電極５１９ｂは電極１１３ｄを介してトランジスタ２１１の電極１１９と電気的に接続されている。また、トランジスタ２１１Ｄ２の電極５２１ｅ（ソース電極またはドレイン電極の一方）は電極１１３ｂを介してトランジスタ２１１の電極１２１ｂと電気的に接続されている。また、トランジスタ２１１Ｄ２の電極５２１ｆ（ソース電極またはドレイン電極の他方）は電極５１３ｂを介してトランジスタ２１１Ｄ２の電極５１９ｂ（バックゲート電極）と電気的に接続されている。電極５４６ａおよび電極５４６ｂは、電極２４６と同様の材料および方法で形成することができる。電極５２１ｃ、電極５２１ｄ、電極５２１ｅ、および電極５２１ｆは、電極１２１ａと同様の材料および方法で形成することができる。
トランジスタ２１１Ｄ１およびトランジスタ２１１Ｄ２は、トランジスタ２１１と同様の材料および方法で形成することができる。また、トランジスタ２１１Ｄ１およびトランジスタ２１１Ｄ２は、トランジスタ２１１と同じ工程を経て形成することができる。よって、パッド２０２ａ乃至パッド２０２ｄは、ダイオードとして機能するトランジスタ２１１Ｄ１およびダイオードとして機能するトランジスタ２１１Ｄ２がトランジスタ２１１と電気的に接続した後に形成される（図２２（Ａ）参照。）。
なお、トランジスタ２１１にダイオードを設けることで、パッド２０２ａ乃至パッド２０２ｄの作製中だけでなく、作製終了以降もＥＳＤによるトランジスタ２１１の破壊または損傷を防ぐまたは低減することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
＜トランジスタの構造例＞
本実施の形態では、上記実施の形態に示したトランジスタ２０１およびトランジスタ２１１に用いることができるトランジスタ構造の一例を示す。上記トランジスタは、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。
なお、本実施の形態に説明の無い部分については、他の実施の形態を参酌して理解することができる。
図２３（Ａ）はトランジスタ２２１の上面図である。図２３（Ｂ）は、図２３（Ａ）に一点鎖線で示した部位Ｌ１−Ｌ２の断面図（チャネル長方向の断面図）である。図２３（Ｃ）は、図２３（Ａ）に一点鎖線で示した部位Ｗ１−Ｗ２の断面図（チャネル幅方向の断面図）である。
トランジスタ２２１は、半導体層２４２ａの上に半導体層２４２ｂが形成され、半導体層２４２ｂ、および半導体層２４２ａが半導体層２４２ｃに覆われた構造を有する。また、トランジスタ２２１は、ゲート電極として機能できる電極２４６、バックゲート電極として機能できる電極１１９を有する。
トランジスタ２２１は、電極１２１ａおよび電極１２１ｂの形成後、半導体層２４２ａと絶縁層２２６の積層を島状に加工している。また、絶縁層２２６上に電極２４６が形成され、電極２４６を覆って絶縁層１４６が形成されている。トランジスタ２２１は、ｓ−ｃｈａｎｎｅｌ構造を有するトランジスタである。
図２４（Ａ）はトランジスタ２３１の上面図である。図２４（Ｂ）は、図２４（Ａ）に一点鎖線で示した部位Ｌ１−Ｌ２の断面図（チャネル長方向の断面図）である。図２４（Ｃ）は、図２４（Ａ）に一点鎖線で示した部位Ｗ１−Ｗ２の断面図（チャネル幅方向の断面図）である。
トランジスタ２３１は、バックゲート電極を有するボトムゲート型のトランジスタの一種である。トランジスタ２３１は、絶縁層１４３上に電極２４６が形成され、電極２４６を覆って絶縁層２２６が設けられている。また、絶縁層２２６上の電極２４６と重なる領域に半導体層２４２が形成されている。トランジスタ２３１が有する半導体層２４２は、半導体層２４２ａと半導体層２４２ｂを積層している。
また、半導体層２４２の一部に接して、絶縁層２２６上に電極１１３ａおよび電極１１３ｂが形成されている。また、半導体層２４２の一部に接して、電極１１３ａおよび電極１１３ｂ上に絶縁層１４６が形成されている。また、絶縁層１４６上に絶縁層１４７が形成されている。また、絶縁層１４７上の半導体層２４２と重なる領域に電極１１９が形成されている。
絶縁層１４７上に設けられた電極１１９は、絶縁層２２６、絶縁層１４６、および絶縁層１４７に設けられた開口２４７ａおよび開口２４７ｂにおいて、電極２４６と電気的に接続されている。よって、電極１１９と電極２４６には、同じ電位が供給される。また、開口２４７ａおよび開口２４７ｂは、どちらか一方を設けなくてもよい。また、開口２４７ａおよび開口２４７ｂの両方を設けなくてもよい。開口２４７ａおよび開口２４７ｂの両方を設けない場合は、電極１１９と電極２４６に異なる電位を供給することができる。
〔半導体層２４２のエネルギーバンド構造〕
図２５（Ｂ）は、図２４（Ｂ）にＢ１−Ｂ２の一点鎖線で示す部位のエネルギーバンド構造図である。図２５（Ｂ）は、トランジスタ２３１のチャネル形成領域のエネルギーバンド構造を示している。
図２５（Ｂ）中、Ｅｃ３８４は、絶縁層１４６の伝導帯下端のエネルギーを示している。半導体層２４２を半導体層２４２ａと半導体層２４２ｂの２層とすることで、トランジスタの生産性を高めることができる。なお、半導体層２４２ｃを設けない分、トラップ準位３９０の影響を受けやすくなるが、半導体層２４２を単層構造とした場合よりも高い電界効果移動度を実現することができる。
本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、回路領域１０２に設けることができる半導体回路の一例について説明する。なお、本実施の形態において、ｐチャネル型のトランジスタとして上記実施の形態に示したトランジスタ２９１などを用いることができる。また、ｐチャネル型のトランジスタとして上記実施の形態に示したトランジスタ２０１などを用いることができる。
＜半導体回路の構成例＞
回路領域１０２には、ＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路、およびＮＯＲ回路などの論理回路や、インバータ回路、バッファ回路、シフトレジスタ回路、フリップフロップ回路、エンコーダ回路、デコーダ回路、増幅回路、アナログスイッチ回路、積分回路、微分回路、およびメモリ素子などの様々な半導体回路を設けることができる。なお、これらの半導体回路も半導体装置といえる。図２６（Ａ）乃至図２６（Ｃ）に、半導体回路の一例を示す。
図２６（Ａ）に示すＣＭＯＳ回路は、ｐチャネル型のトランジスタ２８１とｎチャネル型のトランジスタ２８２を直列に接続し、且つ、それぞれのゲートを接続した、インバータ回路の構成例を示している。
図２６（Ｂ）に示すＣＭＯＳ回路は、ｐチャネル型のトランジスタ２８１とｎチャネル型のトランジスタ２８２を並列に接続した、アナログスイッチ回路の構成例を示している。
図２６（Ｃ）に示すＣＭＯＳ回路は、トランジスタ２８１ａ、トランジスタ２８１ｂ、トランジスタ２８２ａ、およびトランジスタ２８２ｂを用いたＮＡＮＤ回路の構成例を示している。ＮＡＮＤ回路は、入力端子ＩＮ＿Ａと入力端子ＩＮ＿Ｂに入力される電位の組み合わせによって、出力される電位が変化する。
〔記憶装置〕
回路領域１０２に記憶装置を設けることもできる。記憶装置に用いることができる回路の一例を図２７（Ａ）および図２７（Ｂ）に示す。図２７（Ａ）に示す回路は、トランジスタ２８９のソースまたはドレインの一方を、トランジスタ１２８１のゲートおよび容量素子２５７の一方の電極に接続した記憶装置の構成例を示している。また、図２７（Ｂ）に示す回路は、トランジスタ２８９のソースまたはドレインの一方を、容量素子２５７の一方の電極に接続した記憶装置の構成例を示している。
図２７（Ａ）および図２７（Ｂ）に示す回路は、トランジスタ２８９のソースまたはドレインの他方から入力された電荷を、ノード２５６に保持することができる。トランジスタ２８９に酸化物半導体を用いたトランジスタを用いることで、長期間に渡ってノード２５６の電荷を保持することができる。
図２７（Ａ）ではトランジスタ１２８１として、ｐチャネル型のトランジスタを示しているが、ｎチャネル型のトランジスタを用いてもよい。例えば、トランジスタ１２８１として、トランジスタ２８１またはトランジスタ２８２を用いてもよい。また、トランジスタ１２８１としてチャネルが形成される半導体層に酸化物半導体を用いたトランジスタを用いてもよい。
ここで、図２７（Ａ）および図２７（Ｂ）に示した半導体装置（記憶装置）について、詳細に説明しておく。
図２７（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ１２８１と第２の半導体を用いたトランジスタ２８９、および容量素子２５７を有している。
トランジスタ２８９は、上記実施の形態に開示した酸化物半導体を用いたトランジスタである。トランジスタ２８９のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図２７（Ａ）において、配線２５１はトランジスタ１２８１のソースまたはドレインの一方と電気的に接続され、配線２５２はトランジスタ１２８１ソースまたはドレインの他方と電気的に接続される。また、配線２５３はトランジスタ２８９のソースまたはドレインの一方と電気的に接続され、配線２５４はトランジスタ２８９のゲートと電気的に接続されている。そして、トランジスタ１２８１のゲート、トランジスタ２８９のソースまたはドレインの他方、および容量素子２５７の電極の一方は、ノード２５６と電気的に接続されている。また、配線２５５は容量素子２５７の電極の他方と電気的に接続されている。
図２７（Ａ）に示す半導体装置は、ノード２５６に与えられた電荷を保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
［書き込み動作、保持動作］
情報の書き込みおよび保持について説明する。まず、配線２５４の電位を、トランジスタ２８９がオン状態となる電位にする。これにより、配線２５３の電位が、ノード２５６に与えられる。即ち、ノード２５６に所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下、「Ｌｏｗレベル電荷」、「Ｈｉｇｈレベル電荷」という。）のどちらかが与えられるものとする。その後、配線２５４の電位を、トランジスタ２８９がオフ状態となる電位とすることで、ノード２５６に電荷が保持される。
なお、Ｈｉｇｈレベル電荷は、Ｌｏｗレベル電荷よりもノード２５６に高い電位を与える電荷とする。また、トランジスタ１２８１にｐチャネル型のトランジスタを用いる場合、Ｈｉｇｈレベル電荷およびＬｏｗレベル電荷は、どちらもトランジスタのしきい値電圧よりも高い電位を与える電荷とする。また、トランジスタ１２８１にｎチャネル型のトランジスタを用いる場合、Ｈｉｇｈレベル電荷およびＬｏｗレベル電荷は、どちらもトランジスタのしきい値電圧よりも低い電位である。すなわち、Ｈｉｇｈレベル電荷とＬｏｗレベル電荷は、どちらもトランジスタがオフ状態となる電位を与える電荷である。
トランジスタ２８９のオフ電流は極めて小さいため、ノード２５６の電荷は長期間にわたって保持される。
［読み出し動作］
次に情報の読み出しについて説明する。配線２５１に配線２５２の電位と異なる所定の電位（定電位）を与えた状態で、配線２５５に読み出し電位ＶＲを与えると、ノード２５６に保持されている情報を読み出すことができる。
Ｈｉｇｈレベル電荷により与えられる電位をＶＨ、Ｌｏｗレベル電荷により与えられる電位をＶＬとすると、読み出し電位ＶＲは、｛（Ｖｔｈ−ＶＨ）＋（Ｖｔｈ＋ＶＬ）｝／２とすればよい。なお、情報の読み出しをしないときの配線２５５の電位は、トランジスタ１２８１にｐチャネル型のトランジスタを用いる場合はＶＨより高い電位とし、トランジスタ１２８１にｎチャネル型のトランジスタを用いる場合はＶＬより低い電位とすればよい。
例えば、トランジスタ１２８１にｐチャネル型のトランジスタを用いる場合、トランジスタ１２８１のＶｔｈが−２Ｖであり、ＶＨを１Ｖ、ＶＬを−１Ｖとすると、ＶＲを−２Ｖとすればよい。ノード２５６に書き込まれた電位がＶＨのとき、配線２５５にＶＲが与えられると、トランジスタ１２８１のゲートにＶＲ＋ＶＨ、すなわち−１Ｖが印加される。−１ＶはＶｔｈよりも高いため、トランジスタ１２８１はオン状態にならない。よって、配線２５２の電位は変化しない。また、ノード２５６に書き込まれた電位がＶＬのとき、配線２５５にＶＲが与えられると、トランジスタ１２８１のゲートにＶＲ＋ＶＬ、すなわち−３Ｖが印加される。−３ＶはＶｔｈよりも低いため、トランジスタ１２８１がオン状態になる。よって、配線２５２の電位が変化する。
また、トランジスタ１２８１にｎチャネル型のトランジスタを用いる場合、トランジスタ１２８１のＶｔｈが２Ｖであり、ＶＨを１Ｖ、ＶＬを−１Ｖとすると、ＶＲを２Ｖとすればよい。ノード２５６に書き込まれた電位がＶＨのとき、配線２５５にＶＲが与えられると、トランジスタ１２８１のゲートにＶＲ＋ＶＨ、すなわち３Ｖが印加される。３ＶはＶｔｈよりも高いため、トランジスタ１２８１はオン状態になる。よって、配線２５２の電位が変化する。また、ノード２５６に書き込まれた電位がＶＬのとき、配線２５５にＶＲが与えられると、トランジスタ１２８１のゲートにＶＲ＋ＶＬ、すなわち１Ｖが印加される。１ＶはＶｔｈよりも低いため、トランジスタ１２８１はオン状態にならない。よって、配線２５２の電位は変化しない。
配線２５２の電位を判別することで、ノード２５６に保持されている情報を読み出すことができる。
図２７（Ｂ）に示す半導体装置は、トランジスタ１２８１を有さない点が図２７（Ａ）に示した半導体装置と異なる。この場合も図２７（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持が可能である。
図２７（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。配線２５４にトランジスタ２８９がオン状態になる電位が与えられると、浮遊状態である配線２５３と容量素子２５７とが導通し、配線２５３と容量素子２５７の間で電荷が再分配される。その結果、配線２５３の電位が変化する。配線２５３の電位の変化量は、ノード２５６の電位（またはノード２５６に蓄積された電荷）によって、異なる値をとる。
例えば、ノード２５６の電位をＶ、容量素子２５７の容量をＣ、配線２５３が有する容量成分をＣＢ、電荷が再分配される前の配線２５３の電位をＶＢ０とすると、電荷が再分配された後の配線２５３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、ノード２５６の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の配線２５３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の配線２５３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、配線２５３の電位を所定の電位と比較することで、情報を読み出すことができる。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
〔ＣＰＵ〕
回路領域１０２にＣＰＵを設けることもできる。図２８はＣＰＵの構成例を示すブロック図である。
図２８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図２８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図２８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図２９は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７３０は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７３０は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路７０２には、上述した記憶装置を用いることができる。記憶素子７３０への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、トランジスタ７１３とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。
トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ７０９のゲート電極には、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図２９では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。
なお、図２９では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
図２９におけるトランジスタ７０９は、上記実施の形態で例示したトランジスタ２０１やトランジスタ２１１などを用いることができる。また、ゲート電極には制御信号ＷＥを入力し、バックゲート電極には制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしきい値電圧を制御するための電位信号であり、トランジスタ７０９の、ゲート電圧が０Ｖの時のドレイン電流をより低減することができる。なお、トランジスタ７０９としては、第２ゲートを有さないトランジスタを用いることもできる。
また、図２９において、記憶素子７３０に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７３０に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子７３０は、トランジスタ７０９以外のトランジスタを、チャネルが酸化物半導体層で形成されるトランジスタと、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとを組み合わせて用いてもよい。
図２９における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶素子７３０に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によってノードＭ２に保持することができる。
また、前述した通り、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７３０に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７３０は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ７０３およびスイッチ７０４を設けることによって、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路７０２において、ノードＭ２に保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７３０への電源電圧の供給が再開された後、ノードＭ２に保持された信号に応じて、トランジスタ７１０の状態（オン状態、またはオフ状態）が決まり、回路７０２から読み出すことができる。それ故、ノードＭ２に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子７３０を、ＣＰＵが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、ＣＰＵ全体、もしくはＣＰＵを構成する一つ、または複数の論理回路において、短期間の電源停止が可能になり、電源停止の頻度を高めることができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子７３０をＣＰＵに用いる例として説明したが、記憶素子７３０は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
〔撮像装置〕
回路領域１０２に撮像装置を設けることもできる。撮像装置に用いることができる回路の一例を図３０（Ａ）乃至図３０（Ｃ）に示す。
図３０（Ａ）に示す回路を有する撮像装置６１０は、光電変換素子６０１、トランジスタ６０２、トランジスタ６０４、および容量素子６０６を有する。トランジスタ６０２のソースまたはドレインの一方は光電変換素子６０１と電気的に接続され、トランジスタ６０２のソースまたはドレインの他方はノード６０７（電荷蓄積部）を介してトランジスタ６０４のゲートと電気的に接続されている。
トランジスタ６０２として、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、図３０（Ｂ）に示すように、容量素子６０６を省略することができる。また、トランジスタ６０２としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。なお、トランジスタ６０４にＯＳトランジスタを用いてもよい。
光電変換素子６０１には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。または、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。
また、光電変換素子として、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、ＣｄＴｅ、ＣｄＺｎなどがある。
図３０（Ｃ）に示す回路を有する撮像装置６１０は、光電変換素子６０１としてフォトダイオードを用いる場合を示している。図３０（Ｃ）に示す撮像装置６１０は、光電変換素子６０１、トランジスタ６０２、トランジスタ６０３、トランジスタ６０４、トランジスタ６０５、および容量素子６０６を有する。トランジスタ６０２のソースまたはドレインの一方は光電変換素子６０１のカソードと電気的に接続され、他方はノード６０７と電気的に接続されている。光電変換素子６０１のアノードは、配線６１１と電気的に接続されている。トランジスタ６０３のソースまたはドレインの一方はノード６０７と電気的に接続され、他方は配線６０８と電気的に接続されている。トランジスタ６０４のゲートはノード６０７と電気的に接続され、ソースまたはドレインの一方は配線６０９と電気的に接続され、他方はトランジスタ６０５のソースまたはドレインの一方と電気的に接続されている。トランジスタ６０５のソースまたはドレインの他方は配線６０８と電気的に接続されている。容量素子６０６の一方の電極はノード６０７と電気的に接続され、他方の電極は配線６１１と電気的に接続される。
トランジスタ６０２は転送トランジスタとして機能できる。トランジスタ６０２のゲートには、転送信号ＴＸが供給される。トランジスタ６０３はリセットトランジスタとして機能できる。トランジスタ６０３のゲートには、リセット信号ＲＳＴが供給される。トランジスタ６０４は増幅トランジスタとして機能できる。トランジスタ６０５は選択トランジスタとして機能できる。トランジスタ６０５のゲートには、選択信号ＳＥＬが供給される。また、配線６０８にＶＤＤが供給され、配線６１１にはＶＳＳが供給される。
次に、図３０（Ｃ）に示す回路を有する撮像装置６１０の動作について説明する。まず、トランジスタ６０３をオン状態にして、ノード６０７にＶＤＤを供給する（リセット動作）。その後、トランジスタ６０３をオフ状態にすると、ノード６０７にＶＤＤが保持される。次に、トランジスタ６０２をオン状態とすると、光電変換素子６０１の受光量に応じて、ノード６０７の電位が変化する（蓄積動作）。その後、トランジスタ６０２をオフ状態にすると、ノード６０７の電位が保持される。次に、トランジスタ６０５をオン状態とすると、ノード６０７の電位に応じた電位が配線６０９に出力される（選択動作）。配線６０９の電位を検出することで、光電変換素子６０１の受光量を知ることができる。
トランジスタ６０２およびトランジスタ６０３には、ＯＳトランジスタを用いることが好ましい。前述した通り、ＯＳトランジスタはオフ電流を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、容量素子６０６を省略することができる。また、トランジスタ６０２およびトランジスタ６０３としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。
図３０（Ａ）乃至図３０（Ｃ）に示したいずれかの回路を有する撮像装置６１０をマトリクス状に配置することで、解像度の高い撮像装置が実現できる。
例えば、撮像装置６１０を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。また、例えば、撮像装置６１０を４０９６×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。また、例えば、撮像装置６１０を８１９２×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。撮像装置６１０を増やすことで、１６Ｋや３２Ｋの解像度で撮像可能な撮像装置を実現することも可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、および該電子部品を具備する電子機器の例について、図３１、図３２を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、電子部品の一例について説明する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図３１（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
次に、素子基板を複数のチップ（チップ１０５）に分離する「ダイシング工程」を行う（ステップＳ２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ系樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ９）を経て、電子部品が完成する。
ガードレイヤ１０３および／またはガードレイヤ２０３を有するチップ１０５を用いることで、電子部品の後工程においても、ＥＳＤによる損傷を防止または低減することができる。
また、完成した電子部品の斜視模式図を図３１（Ｂ）に示す。図３１（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図３１（Ｂ）に示す電子部品７５０は、リード７５５および半導体装置７５３を有する。半導体装置７５３としては、上記実施の形態に示した半導体装置などを用いることができる。
図３１（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
次いで図３２を参照して、固定電源の電力で駆動する乗物類（自転車等）等に設けられる、インバータやモーターなどを駆動する駆動回路に、上述の電子部品を適用する応用例について説明する。
図３２（Ａ）は、応用例として、電動自転車１０１０を示している。電動自転車１０１０は、モーター１０１１に電流を流すことによって動力を得るものである。また電動自転車１０１０は、モーター１０１１に流す電流を供給するための蓄電装置１０１２、およびモーターを駆動するための駆動回路１０１３、を有する。なお、図３２（Ａ）ではペダルを図示したが、なくてもよい。
駆動回路１０１３には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため、小型化が図られた電子部品を備えた電動自転車を実現することができる。また、消費電力が少なく、航続距離の長い電動自転車を実現することができる。また、信頼性の良好な電動自転車を実現することができる。
図３２（Ｂ）は、別の応用例として、電気自動車１０２０を示している。電気自動車１０２０は、モーター１０２１に電流を流すことによって動力を得るものである。また電気自動車１０２０は、モーター１０２１に流す電流を供給するための蓄電装置１０２２、およびモーターを駆動するための駆動回路１０２３、を有する。
駆動回路１０２３には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため、消費電力が少なく、航続距離の長い電気自動車を実現することができる。また、信頼性の良好な電気自動車を実現することができる。
また、先の実施の形態に示す半導体装置を有する電子部品は、電気自動車（ＥＶ）だけでなく、ハイブリッド車（ＨＥＶ）やプラグインハイブリッド車（ＰＨＥＶ）などに用いることもできる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本発明の一態様は、様々な電子機器に用いることができる。図３３に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
本発明の一態様に係る半導体装置を用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブレット型端末、パチンコ機などの大型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソーなどの工具、煙感知器、透析装置などの医療機器などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置などの産業機器が挙げられる。
また、蓄電装置からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
図３３に、電子機器の一例を示す。図３３において、表示装置８０００は、本発明の一態様に係る半導体装置８００４を用いた電子機器の一例である。具体的に、表示装置８０００は、ＴＶ放送受信用の表示装置に相当し、筐体８００１、表示部８００２、スピーカ部８００３、半導体装置８００４、蓄電装置８００５などを有する。本発明の一態様に係る半導体装置８００４は、筐体８００１の内部に設けられている。半導体装置８００４により、表示装置８０００内部にある冷却ファンの駆動や発光輝度の調整などを制御することができる。また、表示装置８０００は、商用電源から電力の供給を受けることもできるし、蓄電装置８００５に蓄積された電力を用いることもできる。
表示部８００２には、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などの表示装置を用いることができる。
なお、表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用など、全ての情報表示用表示装置が含まれる。
図３３において、据え付け型の照明装置８１００は、本発明の一態様に係る半導体装置８１０３を用いた電子機器の一例である。具体的に、照明装置８１００は、筐体８１０１、光源８１０２、半導体装置８１０３、蓄電装置８１０５などを有する。図３３では、半導体装置８１０３が、筐体８１０１及び光源８１０２が据え付けられた天井８１０４の内部に設けられている場合を例示しているが、半導体装置８１０３は、筐体８１０１の内部に設けられていても良い。半導体装置８１０３により、光源８１０２の発光輝度などを制御することができる。また、照明装置８１００は、商用電源から電力の供給を受けることもできるし、蓄電装置に蓄積された電力を用いることもできる。
なお、図３３では天井８１０４に設けられた据え付け型の照明装置８１００を例示しているが、本発明の一態様に係る半導体装置は、天井８１０４以外、例えば側壁８４０５、床８４０６、窓８４０７などに設けられた据え付け型の照明装置に用いることもできるし、卓上型の照明装置などに用いることもできる。
また、光源８１０２には、電力を利用して人工的に光を得る人工光源を用いることができる。具体的には、白熱電球、蛍光灯などの放電ランプ、ＬＥＤや有機ＥＬ素子などの発光素子が、上記人工光源の一例として挙げられる。
図３３において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、本発明の一態様に係る半導体装置８２０３を用いた電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、半導体装置８２０３、蓄電装置８２０５などを有する。図３３では、半導体装置８２０３が、室内機８２００に設けられている場合を例示しているが、半導体装置８２０３は室外機８２０４に設けられていても良い。或いは、室内機８２００と室外機８２０４の両方に、半導体装置８２０３が設けられていても良い。半導体装置８２０３により、エアコンディショナーのコンプレッサに用いられるモーターの動作を制御することができる。また、エアコンディショナーは、商用電源から電力の供給を受けることもできるし、蓄電装置８２０５に蓄積された電力を用いることもできる。
なお、図３３では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有する一体型のエアコンディショナーに、本発明の一態様に係る半導体装置を用いることもできる。
図３３において、電気冷凍冷蔵庫８３００は、本発明の一態様に係る半導体装置８３０４を用いた電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、半導体装置８３０４、蓄電装置８３０５などを有する。図３３では、蓄電装置８３０５が、筐体８３０１の内部に設けられている。半導体装置８３０４により、電気冷凍冷蔵庫８３００のコンプレッサに用いられるモーターの動作を制御することができる。また、電気冷凍冷蔵庫８３００は、商用電源から電力の供給を受けることもできるし、蓄電装置８３０５に蓄積された電力を用いることもできる。
図３４（Ａ）に示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカ２９０６、操作キー２９０７等を有する。なお、図３４（Ａ）に示した携帯型ゲーム機は、２つの表示部２９０３と表示部２９０４とを有しているが、表示部の数は、これに限定されない。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。また、筐体２９０１内部に記憶装置やＣＰＵなどが設けられている。
図３４（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作用のボタン２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、筐体２９１１内部に記憶装置やＣＰＵなどが設けられている。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
図３４（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、筐体２９２１内部に記憶装置やＣＰＵなどが設けられている。
図３４（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作キー２９４４、レンズ２９４５、および接続部２９４６等を有する。操作キー２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。また、筐体２９４１内部に記憶装置やＣＰＵなどが設けられている。
図３４（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。また、筐体２９５１内部に記憶装置やＣＰＵなどが設けられている。
図３４（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作ボタン２９６５、入出力端子２９６６などを備える。また、筐体２９６１内部に記憶装置やＣＰＵなどが設けられている。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作ボタン２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作ボタン２９６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
図３４（Ｇ）に家庭用電気製品の一例として電気冷蔵庫を示す。電気冷蔵庫２９７０は、筐体２９７１、冷蔵室用扉２９７２、および冷凍室用扉２９７３等を有する。
図３４（Ｈ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。
本実施の形態に示す電子機器には、上述したトランジスタまたは上述した半導体装置などが搭載されている。
本発明の一態様に係る半導体装置を用いた電子機器は、ＥＳＤによる性能の低下や、信頼性の低下を防止または低減することができる。本発明の一態様によれば、信頼性の良好な電子機器を実現することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、酸化物半導体の構造について説明する。
＜酸化物半導体の構造について＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
〔ＣＡＡＣ−ＯＳ〕
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３５（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３５（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３５（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３５（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３５（Ｅ）に示す。図３５（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３５（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３５（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図３６（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図３６（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図３６（Ｂ）および図３６（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３６（Ｄ）および図３６（Ｅ）は、それぞれ図３６（Ｂ）および図３６（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３６（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図３６（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図３６（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
〔ｎｃ−ＯＳ〕
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３７（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３７（Ｂ）に示す。図３７（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３７（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図３７（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｆｉｎｅ ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
〔ａ−ｌｉｋｅ ＯＳ〕
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図３８に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３８（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３８（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３８（Ａ）および図３８（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３９は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３９より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３９より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３９より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
１０１ 基板
１０２ 回路領域
１０３ ガードレイヤ
１０４ 分離線
１０５ チップ
１０６ 部位
１０９ 電極
１１４ 領域
１１８ 電極
１１９ 電極
１２１ 導電層
１２２ 開口
１２５ 導電層
１２７ 絶縁層
１２８ 絶縁層
１２９ 導電層
１３１ 層
１３２ ハードマスク
１３３ ガードレイヤ
１３４ ガードレイヤ
１３５ レジストマスク
１４１ 絶縁層
１４２ 絶縁層
１４３ 絶縁層
１４４ 絶縁層
１４５ 絶縁層
１４６ 絶縁層
１４７ 絶縁層
１４８ 絶縁層
１４９ 絶縁層
２０１ トランジスタ
２０３ ガードレイヤ
２１１ トランジスタ
２２１ トランジスタ
２２５ 不純物
２２６ 絶縁層
２３１ トランジスタ
２４２ 半導体層
２４６ 電極
２５１ 配線
２５２ 配線
２５３ 配線
２５４ 配線
２５５ 配線
２５６ ノード
２５７ 容量素子
２６９ 領域
２８１ トランジスタ
２８２ トランジスタ
２８３ チャネル形成領域
２８５ 高濃度ｐ型不純物領域
２８６ 絶縁層
２８７ 電極
２８９ トランジスタ
２９１ トランジスタ
３８２ Ｅｃ
３８４ Ｅｃ
３８６ Ｅｃ
３９０ トラップ準位
４０３ 絶縁層
４０５ 絶縁層
４０７ 絶縁層
４１４ 素子分離層
６０１ 光電変換素子
６０２ トランジスタ
６０３ トランジスタ
６０４ トランジスタ
６０５ トランジスタ
６０６ 容量素子
６０７ ノード
６０８ 配線
６０９ 配線
６１０ 撮像装置
６１１ 配線
７０１ 回路
７０２ 回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ 回路
７３０ 記憶素子
７５０ 電子部品
７５２ プリント基板
７５３ 半導体装置
７５４ 実装基板
７５５ リード
１０１０ 電動自転車
１０１１ モーター
１０１２ 蓄電装置
１０１３ 駆動回路
１０２０ 電気自動車
１０２１ モーター
１０２２ 蓄電装置
１０２３ 駆動回路
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２８１ トランジスタ
２９００ 携帯型ゲーム機
２９０１ 筐体
２９０２ 筐体
２９０３ 表示部
２９０４ 表示部
２９０５ マイクロホン
２９０６ スピーカ
２９０７ 操作キー
２９０８ スタイラス
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ ボタン
２９１６ 外部接続部
２９１７ マイク
２９２０ ノート型パーソナルコンピュータ
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９４０ ビデオカメラ
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作キー
２９４５ レンズ
２９４６ 接続部
２９５０ 情報端末
２９５１ 筐体
２９５２ 表示部
２９６０ 情報端末
２９６１ 筐体
２９６２ 表示部
２９６３ バンド
２９６４ バックル
２９６５ 操作ボタン
２９６６ 入出力端子
２９６７ アイコン
８０００ 表示装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ 半導体装置
８００５ 蓄電装置
８１００ 照明装置
８１０１ 筐体
８１０２ 光源
８１０３ 半導体装置
８１０４ 天井
８１０５ 蓄電装置
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ 半導体装置
８２０４ 室外機
８２０５ 蓄電装置
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ 半導体装置
８３０５ 蓄電装置
８４０５ 側壁
８４０６ 床
８４０７ 窓
１０３ａ 層
１０３ｂ 層
１０３ｃ 層
１１２ａ コンタクトプラグ
１１２ｂ コンタクトプラグ
１１２ｃ コンタクトプラグ
１１２ｄ コンタクトプラグ
１１２ｅ コンタクトプラグ
１１３ａ 電極
１１３ｂ 電極
１１３ｃ 電極
１１３ｄ 電極
１１３ｅ 電極
１１５ａ コンタクトプラグ
１２１ａ 電極
１２１ｂ 電極
１２１ｃ 導電層
１２４ａ 半導体層
１２４ｂ 半導体層
１２４ｃ 半導体層
１２６ａ 開口
１２６ｂ 開口
１３６ａ コンタクトプラグ
１３７ａ 開口
２０２ａ パッド
２０２ｂ パッド
２０２ｃ パッド
２０２ｄ パッド
２０３ａ 層
２０３ｂ 層
２０７ａ 領域
２１１Ｃ トランジスタ
２１１Ｄ１ トランジスタ
２１１Ｄ２ トランジスタ
２４２ａ 半導体層
２４２ｂ 半導体層
２４２ｃ 半導体層
２４７ａ 開口
２４７ｂ 開口
２８１ａ トランジスタ
２８１ｂ トランジスタ
２８２ａ トランジスタ
２８２ｂ トランジスタ
３８３ａ Ｅｃ
３８３ｂ Ｅｃ
３８３ｃ Ｅｃ
４０６ａ コンタクトプラグ
４０６ｂ コンタクトプラグ
４０６ｃ コンタクトプラグ
４１３ａ 電極
４１３ｂ 電極
４１３ｃ 電極

Claims (6)

  1. 回路領域と、第１の層と、を有し、
    前記回路領域は前記第１の層に囲まれ、
    前記第１の層は、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下であることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１の層は、酸化物半導体を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記回路領域は、第１のトランジスタを有することを特徴とする半導体装置。
  4. 請求項３において、
    前記第１のトランジスタが有する半導体層と前記第１の層は、
    同じ層に接していることを特徴とする半導体装置。
  5. 請求項３または請求項４において、
    前記回路領域は、第２のトランジスタを有し、
    前記第１のトランジスタの半導体層と、
    前記第２のトランジスタの半導体層は、
    互いに異なるバンドギャップを有することを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一項に記載の半導体装置と、
    表示部、蓄電装置、操作キー、マイク、または、スピーカと、
    を有する電子機器。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019009315A (ja) * 2017-06-26 2019-01-17 株式会社ジャパンディスプレイ 半導体装置
WO2020240332A1 (ja) * 2019-05-31 2020-12-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2022238794A1 (ja) * 2021-05-12 2022-11-17 株式会社半導体エネルギー研究所 半導体装置
WO2023105339A1 (ja) * 2021-12-10 2023-06-15 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104916703B (zh) * 2015-05-07 2018-07-31 京东方科技集团股份有限公司 一种氧化物薄膜晶体管、阵列基板和显示装置
US9911756B2 (en) * 2015-08-31 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and electronic device surrounded by layer having assigned band gap to prevent electrostatic discharge damage
CN107293493A (zh) * 2017-06-06 2017-10-24 武汉华星光电技术有限公司 铟镓锌氧化物薄膜晶体管的制作方法
US11139290B2 (en) * 2018-09-28 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage cascode HEMT device

Family Cites Families (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
US5714784A (en) * 1995-10-19 1998-02-03 Winbond Electronics Corporation Electrostatic discharge protection device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP3116916B2 (ja) 1998-08-17 2000-12-11 日本電気株式会社 回路装置、その製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW457690B (en) * 1999-08-31 2001-10-01 Fujitsu Ltd Liquid crystal display
JP4390991B2 (ja) * 1999-08-31 2009-12-24 シャープ株式会社 液晶表示装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004039913A (ja) * 2002-07-04 2004-02-05 Osaka Gas Co Ltd 紫外線受光素子および火炎センサ
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004235424A (ja) * 2003-01-30 2004-08-19 Seiko Epson Corp 半導体装置、半導体ウェハ、及び半導体装置の評価方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP5085014B2 (ja) * 2005-05-26 2012-11-28 株式会社ジャパンディスプレイイースト 半導体装置の製造方法及び半導体装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5087831B2 (ja) * 2005-09-26 2012-12-05 日産自動車株式会社 半導体装置およびその製造方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8106474B2 (en) * 2008-04-18 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5448584B2 (ja) 2008-06-25 2014-03-19 株式会社半導体エネルギー研究所 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010032611A1 (en) 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101697586B1 (ko) * 2009-09-10 2017-01-18 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
JP5501174B2 (ja) 2009-09-17 2014-05-21 株式会社半導体エネルギー研究所 半導体装置
US8664658B2 (en) * 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101845480B1 (ko) * 2010-06-25 2018-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101835525B1 (ko) * 2011-02-17 2018-04-20 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
US8941958B2 (en) 2011-04-22 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9209098B2 (en) * 2011-05-19 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. HVMOS reliability evaluation using bulk resistances as indices
JP5717546B2 (ja) * 2011-06-01 2015-05-13 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
JP2013105898A (ja) * 2011-11-14 2013-05-30 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP6127570B2 (ja) * 2013-02-20 2017-05-17 セイコーエプソン株式会社 半導体装置及び電子機器
US20150008428A1 (en) * 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9269822B2 (en) * 2013-09-12 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9985055B2 (en) * 2013-10-09 2018-05-29 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
DE112015001878B4 (de) * 2014-04-18 2021-09-09 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
US9917011B2 (en) * 2014-05-19 2018-03-13 Sharp Kabushiki Kaisha Semiconductor wafer, semiconductor device diced from semiconductor wafer, and method for manufacturing semiconductor device
US9911756B2 (en) * 2015-08-31 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and electronic device surrounded by layer having assigned band gap to prevent electrostatic discharge damage

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019009315A (ja) * 2017-06-26 2019-01-17 株式会社ジャパンディスプレイ 半導体装置
WO2020240332A1 (ja) * 2019-05-31 2020-12-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP7413373B2 (ja) 2019-05-31 2024-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2022238794A1 (ja) * 2021-05-12 2022-11-17 株式会社半導体エネルギー研究所 半導体装置
WO2023105339A1 (ja) * 2021-12-10 2023-06-15 株式会社半導体エネルギー研究所 半導体装置

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