JP2016184723A - マイクロナノ化チップおよびその製造方法 - Google Patents

マイクロナノ化チップおよびその製造方法 Download PDF

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Abstract

【課題】応力をきちんと分散し、曲げ強さを高め、後続のエピタキシ作業においてひび割れ、基板の曲がりまたは破片が生じるのを防げるようになるマイクロナノ化チップを提供する。
【解決手段】 発明の提供するマイクロナノ化チップは、一つの基板と一つのナノ構造層から構成される一つのエピタキシ層を配置するために用いられる。このうち、基板は互いに向かい合う一つの第１面と一つの第２面とを備え、第１面はエピタキシ層が配置される面で、ナノ構造層は第２面上に形成されている。本発明の提供するマイクロナノ化チップの製造方法では、Ａ．互いに向かい合う一つの第１面と一つの第２面とを備える一枚の基板を提供する。Ｂ．第２面に一つのナノ構造層を配置してマイクロナノ化チップを形成する二つのプロセスがあり、これにより基板の第１面にエピタキシ層が配置される。
【選択図】図１

Description

本発明はチップの製造に関し、特に一種のマイクロナノ化チップおよびその製造方法に関する。
一般的な半導体製造プロセスでは、まず１枚の基板（wafer）の一面に対してエピタキシ作業を実施して一つのエピタキシ層（Epitaxy layer）を増やしてから、このエピタキシ層の上で必要な構造または電気回路を配置する。
基板の材質がエピタキシ層の材質が異なる時は、例えばシリコン基板および窒化ガリウム（ＧａＮ）エピタキシ層の場合、両者の熱膨張係数が異なるため、エピタキシ作業の降温過程では、応力が発生しやすくなってしまう。シリコンは割れやすい材質であるがゆえに、平面状のシリコンは応力をきちんと解消できず、エピタキシ層の表面にひび割れ（crack）、曲がり（bowing）が生じやすくなり、これが後続作業の不良率増加の原因となり、ひいては基板破片が発生してしまう恐れもある。また、基板とエピタキシ層の格子定数が一致しない時でも応力が発生してひび割れ、曲がりまたは破片を引き起こす恐れがある。
特開２０１５−１９９６５３号公報
上記課題を解決するために、本発明の目的は応力を分散し、曲げ強さを高める一種のマイクロナノ化チップおよびその製造方法を提供することである。
上記目的を達成するため、本発明の提供するマイクロナノ化チップは、一つの基板と一つのナノ構造層から構成される一つのエピタキシ層を配置するために用いられる。このうち、基板は互いに向かい合う一つの第１面と一つの第２面とを備え、第１面はエピタキシ層が配置される面で、ナノ構造層は第２面上に形成されている。
本発明の提供するマイクロナノ化チップの製造方法では、Ａ．互いに向かい合う一つの第１面と一つの第２面とを備える一枚の基板を提供する。Ｂ．第２面に一つのナノ構造層を配置してマイクロナノ化チップを形成する二つのプロセスがあり、これにより基板の第１面にエピタキシ層が配置される。
このようなナノ構造層を採用することで、応力をきちんと分散し、曲げ強さを高め、後続のエピタキシ作業においてひび割れ、基板の曲がりまたは破片が生じるのを防げるようになる。
本発明の第１実施例のマイクロナノ化チップを示す説明図である。 本発明の第１実施例のマイクロナノ化チップ製造方法のフローチャートを示す説明図である。 本発明の第１実施例のナノ構造層を走査型電子顕微鏡で観察した時の画像である。 本発明の第１実施例のマイクロナノ化チップ上に配置された緩衝層とエピタキシ層を示す説明図である。 曲げ強さの比較図である。 本発明の第１実施例のエピタキシ層を顕微鏡で観察した時の画像である。 本発明の第２実施例のマイクロナノ化チップ上に設置される緩衝層とエピタキシ層を示す説明図である。 本発明の第２実施例のマイクロナノ化チップ製造方法のフローチャートを示す説明図である。 曲げ強さの比較図である。 本発明の第３実施例のマイクロナノ化チップ製造方法のフローチャートを示す説明図である。 本発明の第４実施例のマイクロナノ化チップ製造方法のフローチャートを示す説明図である。 本発明の第５実施例のマイクロナノ化チップ製造方法のフローチャートを示す説明図である。
本発明の目的およびそれを実現するための技術的な手段と効果をよりはっきりと理解できるよう、実施例と図面を併用して本発明について詳しく説明する。図１は本発明第１実施例のマイクロナノ化チップ１であって、このマイクロナノ化チップ１は図２に示す製造方法により製造されたもので、製造方法には次のステップが含まれている。
一つの基板１０を提供し、基板１０は互いに向かい合う一つの第１面１２と一つの第２面１４を備えている。本実施例では、基板１０はシリコン基板である。
基板１０の第１面１２に隔離膜を例とした一つの保護層を貼り付ける。
基板１０の第２面１４の清潔度を保つために、基板１０に対して事前洗浄を行う。
ウェットエッチング方式にて第２面１４の上に一つのナナノ構造層１４２を設置する。本実施例では、基板１０をエッチング薬剤に浸す方法を採っている。使用される薬剤はふっ化水素酸（ＨＦ）、水および硝酸銀液（ＡｇＮＯ３）を１:４:１の比率で混合したもので、浸漬時間は４０分で、これにより基板１０の第２面１４に対してエッチングを行って複数のナノロッド１４２ａを含むナノ構造層１４２（図３参照）を形成する。
最後に隔離膜を取り除いて洗浄にかけた後、基板１０の側表面に対して丸み処理を行って基板１０の縁を滑りの良い状態にする。第２面１４に限ってナノ構造層を残し、これによりマイクロナノ化チップ１を獲得する。実際では、基板１０の側表面にも隔離膜を貼り付けることで、丸み処理を省略しても構わない。
マイクロナノ化チップ１のナノ構造層１４２のナノロッド１４２ａは同じ方向に延伸しているが、異なる方向に延伸しても構わない。本実施例では、これらのナノロッド１４２ａは第２面１４の全てに分布されている。実際の場合、これらのナノロッド１４２ａと第２面１４の比率は、第２面１４の総面積の５０％を超えることが望ましい。これらのナノロッド１４２ａの長さは１０〜１０，０００ｎｍ、幅は１０〜１０，０００ｎｍである。可能であれば、長さ４，０００ｎｍ以上、幅５００ｎｍ未満が望ましい。
次に、第１面１２に対して平坦化加工を行ってから、マイクロナノ化チップ１を洗浄にかけて乾燥すれば、図４に示すように第１面１２上に一つの緩衝層１６および一つのエピタキシ層１８を順番に配置することができる。緩衝層１６の材料は窒化アルミニウム（ＡＩＮ）、エピタキシ層１８の材料は窒化ガリウム（ＧａＮ）である。
このナノ構造層１４２があれば、エピタキシ層１８とマイクロナノ化チップ１の間に生じる熱膨張係数の違いによる応力を効率よく分散して、応力の集中によりエピタキシ層１８にひび割れ（crack）が、マイクロナノ化チップ１に曲がり（bowing）、ひいては破片が生じるのを防ぐことができる。
図５は表１をもとに作成された比較図で、ナノ構造層のない基板および異なる長さのナノロッド１４２ａを持つマイクロナノ化チップ１の曲げ強さが示されており、このうちナノロッド１４２ａの幅は５００ｎｍ未満となっている。表１および図５に示すように、ナノロッド１４２ａの長さは曲げ強さとは正比例を呈し、ナノロッド１４２ａの長さが３μｍ（３，０００ｎｍ）の時は、曲げ強さの平均値が０．５３５Ｇｐａとなり、ナノロッド１４２ａの長さが４μｍ（４，０００ｎｍ）の時は、曲げ強さの平均値が０．５５７Ｇｐａに達した。このことから分かるように、ナノ構造層１４２のナノロッド１４２ａの長さが４，０００ｎｍ以上であれば、マイクロナノ化チップ１に優れた曲げ強さを備えさせることができる。
下記の表は、ナノ構造層のない基板および異なる長さのナノロッドを持つマイクロナノ化チップの曲げ強さ比較である。
図６は実施例のマイクロナノ化チップ１を使用したエピタキシ層１８の表面を示すもので、図からもはっきりとわかるように、エピタキシ層１８の表面にひび割れが発生していない。
三点曲げ試験により、実施例のマイクロナノ化チップ１にかかる力が１２０Ｎに達するとひび割れが発生し、しかもひび割れはマイクロナノ化チップ１全体に分散する形で存在している。一方でナノ構造のない基板の場合は力が２０Ｎに達するとひび割れが即時発生し、しかもひび割れは応力が集中しているわずかな区域で発生している。この点を見ても、本実施例のマイクロナノ化チップ１のナノ構造層１４２は応力をきちんと分散できることが分かる。
図７は、本発明第２実施例のマイクロナノ化チップ２を示すもので、図８に示す製造方法が採用されている。本実施例は第１実施例とほぼ同じで、異なる点として、本実施例の製造方法では基板２０に対して丸み処理を行っていないという点で、そのため，第２面２４のナノ構造層２４２を除き、基板２０の第１面２２および第２面２４の間に接続された側表面２６にも別のナノ構造層２４２が形成されている。このように、第２面２４と側表面２６上のナノ構造層２４２，２６２を併用することで、エピタキシ層１８とマイクロナノ化チップ２が結合して発生する応力をより効率的に分散することができる。
図９は表２をもとに作成した比較図で、具体的には曲げ強さの比較図である。このうち、サンプル１はナノ構造層のない基板、サンプル２は側表面にナノ構造層が設けられた基板、サンプル３およびサンプル４はそれぞれ本発明の第１、第２実施例のマイクロナノ化チップである。図９からはっきりとわかるように、本発明の第１、第２実施例のマイクロナノ化チップは比較的高い曲げ強さを備えている。
以下の表は、ナノ構造層のない基板および異なる位置にナノロッドが設置されたマイクロナノ化チップの曲げ強さ比較である。
図１０は本発明第３実施例のマイクロナノ化チップの製造方法の流れを示すもので、本実施例では、まず基板の第２面であるマイクロ現像作業を行う。このマイクロ現像作業には結晶面第２面でのフォトレジスト塗布作業が含まれている。次に露光および現像を行ってナノ図案を持つフォトレジストを定義する。最後にドライエッチング方式でフォトレジストに覆われていない区域に対してエッチングを行う。本実施例では、誘導結合プラズマ（ＩＣＰ）を使用してエッチングしている。エッチング終了後、フォトレジストを取り除けば、ナノ構造層を持つマイクロナノ化チップを手に入れることができる。
図１１は本発明第４実施例のマイクロナノ化チップの製造方法の流れを示すもので、本実施例では、分子線エピタキシ法のエピタキシ仕様の調節を通じて、基板の第２面表面上に三次元のナノ構造を形成してナノ構造層を構成している。
図１２は本発明第５実施例のマイクロナノ化チップの製造方法の流れを示すもので、本実施例では、コーティング仕様の調節を通じて基板の第２面表面上に三次元のナノ構造を形成してナノ構造層を構成している。実際では、ナノ構造は物理コーティングまたは化学コーティング方式によるものでも構わない。
上記を要約すると、本発明のマイクロナノ化チップはその第２面または第２面と側表面のナノ構造層をうまく利用することで、応力をきちんと分散し、応力の集中を防ぎ、曲げ強さを高め、マイクロナノ化チップの後続のエピタキシ作業の降温過程においてエピタキシ層とマイクロナノ化チップの熱膨張係数の違いによる、またはマイクロナノ化チップとエピタキシ層の格子定数の不一致による表面のひび割れ、曲がりまたは破片化を防ぐことができる。
上記実施例はあくまでも本発明の推奨する実施態様にすぎず、上記実施形態に加えるあらゆる実質上の簡単な変更、同等な変化および改良は、いずれも本発明の技術的範囲に含まれる。
１ … マイクロナノ化チップ
１０ … 基板
１２ … 第１面
１４ … 第２面
１４２ … ナノ構造層 １４２ａ … ナノロッド
１６ … 緩衝層
１８ … エピタキシ層
２ … マイクロナノ化チップ
２０ … 基板
２２ … 第１面
２４ … 第２面
２４２ … ナノ構造層
２６ … 側表面
２６２ … ナノ構造層

Claims (13)

  1. 互いに向かい合う一つの第１面と一つの第２面とを備える基板を含み、一つのエピタキシ層を配置するために用いられる一つのマイクロナノ化チップであって、
    前記第１面にエピタキシ層が配置され、
    前記第２面上にナノ構造層が形成されている、マイクロナノ化チップ。
  2. 前記ナノ構造層は複数のナノロッドを含み、前記ナノロッドの長さは１０〜１０，０００ｎｍの間である請求項１に記載のマイクロナノ化チップ。
  3. 前記ナノロッドのうちの一部のナノロッドの長さは４，０００ｎｍ以上である請求項２に記載のマイクロナノ化チップ。
  4. 前記ナノ構造層は複数のナノロッドを含み、これらの前記ナノロッドの幅は１０〜１０，０００ｎｍである請求項１に記載のマイクロナノ化チップ。
  5. 前記ナノロッドのうちの一部のナノロッドの幅は５００ｎｍ未満である請求項４に記載のマイクロナノ化チップ。
  6. 前記ナノ構造層は複数のナノロッドを含み、これらの前記ナノロッドは同じ方向に延伸する請求項１に記載のマイクロナノ化チップ。
  7. 前記ナノ構造層は複数のナノロッドを含み、これらの前記ナノロッドは第２面の総面積の５０％以上を占める請求項１に記載のマイクロナノ化チップ。
  8. 前記基板はさらに前記第１面、前記第２面の縁と接続する一つの側表面を備え、別のナノ構造層は前記側表面上に形成されている請求項１に記載のマイクロナノ化チップ。
  9. 一種のマイクロナノ化チップの製造方法であって、一つのエピタキシ層の配置に用いられ、
    Ａ．互いに向かい合う一つの第１面と一つの第２面とを備える一つの基板、および
    Ｂ．前記第２面に配置された前記マイクロナノ化チップを形成する一つのナノ構造層、から構成され、
    これにより、前記基板の前記第１面は前記エピタキシ層の配置に用いられる、マイクロナノ化チップの製造方法。
  10. 作業ＡとＢの間に前記第１面上に一つの保護層を設置するプロセスが含まれていることと、作業Ｂの前記ナノ構造層はウェットエッチング方式で作られていることと、作業Ｂ以降、前記保護層を取り除くプロセスがあることを特徴とする求項９に記載のマイクロナノ化チップの製造方法。
  11. 前記基板は第１面、前記第２面の縁と接続する一つの側表面を備えることと、作業Ｂはさらに前記側表面上に別のナノ構造層を配置するプロセスを含む請求項９に記載のマイクロナノ化チップの製造方法。
  12. 前記基板は第１面、前記第２面の縁と接続する一つの側表面を備えることと、作業Ｂ以降、前記基板の側表面に対して丸み処理を行うプロセスがある請求項９に記載のマイクロナノ化チップの製造方法。
  13. 前記ナノ構造層は複数のナノロッドを含む請求項９に記載のマイクロナノ化チップの製造方法。

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