JP6326080B2 - ナノ構造を有する基板およびその製造方法 - Google Patents

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Description

本発明はチップの製造に関し、特に一種のナノ構造を有する基板およびその製造方法に関する。
一般的な半導体製造プロセスでは、まず1枚の基板(wafer)の一面に対してエピタキシ作業を実施して一つのエピタキシ層(Epitaxy layer)を増やしてから、このエピタキシ層の上で必要な構造または電気回路を配置する。
基板の材質がエピタキシ層の材質が異なる時は、例えばシリコン基板および窒化ガリウム(GaN)エピタキシ層の場合、両者の熱膨張係数が異なるため、エピタキシ作業の降温過程では、応力が発生しやすくなってしまう。シリコンは割れやすい材質であるがゆえに、平面状のシリコンは応力をきちんと解消できず、エピタキシ層の表面にひび割れ(crack)、曲がり(bowing)が生じやすくなり、これが後続作業の不良率増加の原因となり、ひいては基板破片が発生してしまう恐れもある。また、基板とエピタキシ層の格子定数が一致しない時でも応力が発生してひび割れ、曲がりまたは破片を引き起こす恐れがある。
特開2015−199653号公報
上記課題を解決するために、本発明の目的は応力を分散し、曲げ強さを高める一種のナノ構造を有する基板およびその製造方法を提供することである。
上記目的を達成するため、本発明の提供するナノ構造を有する基板は、一つの基板と一つのナノ構造層から構成される一つのエピタキシ層を配置するために用いられる。このうち、基板は互いに向かい合う一つの第1面と一つの第2面とを備え、第1面はエピタキシ層が配置される面で、ナノ構造層は第2面上に形成されている。
本発明の提供するナノ構造を有する基板の製造方法では、A.互いに向かい合う一つの第1面と一つの第2面とを備える一枚の基板を提供する。B.第2面に一つのナノ構造層を配置してナノ構造を有する基板を形成する二つのプロセスがあり、これにより基板の第1面にエピタキシ層が配置される。
このようなナノ構造層を採用することで、応力をきちんと分散し、曲げ強さを高め、後続のエピタキシ作業においてひび割れ、基板の曲がりまたは破片が生じるのを防げるようになる。
本発明の第1実施例のナノ構造を有する基板を示す説明図である。 本発明の第1実施例のナノ構造を有する基板製造方法のフローチャートを示す説明図である。 本発明の第1実施例のナノ構造層を走査型電子顕微鏡で観察した時の画像である。 本発明の第1実施例のナノ構造を有する基板上に配置された緩衝層とエピタキシ層を示す説明図である。 曲げ強さの比較図である。 本発明の第1実施例のエピタキシ層を顕微鏡で観察した時の画像である。 本発明の第2実施例のナノ構造を有する基板上に設置される緩衝層とエピタキシ層を示す説明図である。 本発明の第2実施例のナノ構造を有する基板製造方法のフローチャートを示す説明図である。 曲げ強さの比較図である。 本発明の第3実施例のナノ構造を有する基板製造方法のフローチャートを示す説明図である。 本発明の第4実施例のナノ構造を有する基板製造方法のフローチャートを示す説明図である。 本発明の第5実施例のナノ構造を有する基板製造方法のフローチャートを示す説明図である。
本発明の目的およびそれを実現するための技術的な手段と効果をよりはっきりと理解できるよう、実施例と図面を併用して本発明について詳しく説明する。図1は本発明第1実施例のナノ構造を有する基板1であって、このナノ構造を有する基板1は図2に示す製造方法により製造されたもので、製造方法には次のステップが含まれている。
一つの基板10を提供し、基板10は互いに向かい合う一つの第1面12と一つの第2面14を備えている。本実施例では、基板10はシリコン基板である。
基板10の第1面12に隔離膜を例とした一つの保護層を貼り付ける。
基板10の第2面14の清潔度を保つために、基板10に対して事前洗浄を行う。
ウェットエッチング方式にて第2面14の上に一つのナナノ構造層142を設置する。本実施例では、基板10をエッチング薬剤に浸す方法を採っている。使用される薬剤はふっ化水素酸(HF)、水および硝酸銀液(AgNO3)を1:4:1の比率で混合したもので、浸漬時間は40分で、これにより基板10の第2面14に対してエッチングを行って複数のナノロッド142aを含むナノ構造層142(図3参照)を形成する。
最後に隔離膜を取り除いて洗浄にかけた後、基板10の側表面に対して丸み処理を行って基板10の縁を滑りの良い状態にする。第2面14に限ってナノ構造層を残し、これによりナノ構造を有する基板1を獲得する。実際では、基板10の側表面にも隔離膜を貼り付けることで、丸み処理を省略しても構わない。
ナノ構造を有する基板1のナノ構造層142のナノロッド142aは同じ方向に延伸しているが、異なる方向に延伸しても構わない。本実施例では、これらのナノロッド142aは第2面14の全てに分布されている。実際の場合、これらのナノロッド142aと第2面14の比率は、第2面14の総面積の50%を超えることが望ましい。これらのナノロッド142aの長さは10〜10,000nm、幅は10〜10,000nmである。可能であれば、長さ4,000nm以上、幅500nm未満が望ましい。
次に、第1面12に対して平坦化加工を行ってから、ナノ構造を有する基板1を洗浄にかけて乾燥すれば、図4に示すように第1面12上に一つの緩衝層16および一つのエピタキシ層18を順番に配置することができる。緩衝層16の材料は窒化アルミニウム(AIN)、エピタキシ層18の材料は窒化ガリウム(GaN)である。
このナノ構造層142があれば、エピタキシ層18とナノ構造を有する基板1の間に生じる熱膨張係数の違いによる応力を効率よく分散して、応力の集中によりエピタキシ層18にひび割れ(crack)が、ナノ構造を有する基板1に曲がり(bowing)、ひいては破片が生じるのを防ぐことができる。
図5は表1をもとに作成された比較図で、ナノ構造層のない基板および異なる長さのナノロッド142aを持つナノ構造を有する基板1の曲げ強さが示されており、このうちナノロッド142aの幅は500nm未満となっている。表1および図5に示すように、ナノロッド142aの長さは曲げ強さとは正比例を呈し、ナノロッド142aの長さが3μm(3,000nm)の時は、曲げ強さの平均値が0.535Gpaとなり、ナノロッド142aの長さが4μm(4,000nm)の時は、曲げ強さの平均値が0.557Gpaに達した。このことから分かるように、ナノ構造層142のナノロッド142aの長さが4,000nm以上であれば、ナノ構造を有する基板1に優れた曲げ強さを備えさせることができる。
下記の表は、ナノ構造層のない基板および異なる長さのナノロッドを持つナノ構造を有する基板の曲げ強さ比較である。
図6は実施例のナノ構造を有する基板1を使用したエピタキシ層18の表面を示すもので、図からもはっきりとわかるように、エピタキシ層18の表面にひび割れが発生していない。
三点曲げ試験により、実施例のナノ構造を有する基板1にかかる力が120Nに達するとひび割れが発生し、しかもひび割れはナノ構造を有する基板1全体に分散する形で存在している。一方でナノ構造のない基板の場合は力が20Nに達するとひび割れが即時発生し、しかもひび割れは応力が集中しているわずかな区域で発生している。この点を見ても、本実施例のナノ構造を有する基板1のナノ構造層142は応力をきちんと分散できることが分かる。
図7は、本発明第2実施例のナノ構造を有する基板2を示すもので、図8に示す製造方法が採用されている。本実施例は第1実施例とほぼ同じで、異なる点として、本実施例の製造方法では基板20に対して丸み処理を行っていないという点で、そのため,第2面24のナノ構造層242を除き、基板20の第1面22および第2面24の間に接続された側表面26にも別のナノ構造層242が形成されている。このように、第2面24と側表面26上のナノ構造層242,262を併用することで、エピタキシ層18とナノ構造を有する基板2が結合して発生する応力をより効率的に分散することができる。
図9は表2をもとに作成した比較図で、具体的には曲げ強さの比較図である。このうち、サンプル1はナノ構造層のない基板、サンプル2は側表面にナノ構造層が設けられた基板、サンプル3およびサンプル4はそれぞれ本発明の第1、第2実施例のナノ構造を有する基板である。図9からはっきりとわかるように、本発明の第1、第2実施例のナノ構造を有する基板は比較的高い曲げ強さを備えている。
以下の表は、ナノ構造層のない基板および異なる位置にナノロッドが設置されたナノ構造を有する基板の曲げ強さ比較である。
図10は本発明第3実施例のナノ構造を有する基板の製造方法の流れを示すもので、本実施例では、まず基板の第2面であるマイクロ現像作業を行う。このマイクロ現像作業には結晶面第2面でのフォトレジスト塗布作業が含まれている。次に露光および現像を行ってナノ図案を持つフォトレジストを定義する。最後にドライエッチング方式でフォトレジストに覆われていない区域に対してエッチングを行う。本実施例では、誘導結合プラズマ(ICP)を使用してエッチングしている。エッチング終了後、フォトレジストを取り除けば、ナノ構造層を持つナノ構造を有する基板を手に入れることができる。
図11は本発明第4実施例のナノ構造を有する基板の製造方法の流れを示すもので、本実施例では、分子線エピタキシ法のエピタキシ仕様の調節を通じて、基板の第2面表面上に三次元のナノ構造を形成してナノ構造層を構成している。
図12は本発明第5実施例のナノ構造を有する基板の製造方法の流れを示すもので、本実施例では、コーティング仕様の調節を通じて基板の第2面表面上に三次元のナノ構造を形成してナノ構造層を構成している。実際では、ナノ構造は物理コーティングまたは化学コーティング方式によるものでも構わない。
上記を要約すると、本発明のナノ構造を有する基板はその第2面または第2面と側表面のナノ構造層をうまく利用することで、応力をきちんと分散し、応力の集中を防ぎ、曲げ強さを高め、ナノ構造を有する基板の後続のエピタキシ作業の降温過程においてエピタキシ層とナノ構造を有する基板の熱膨張係数の違いによる、またはナノ構造を有する基板とエピタキシ層の格子定数の不一致による表面のひび割れ、曲がりまたは破片化を防ぐことができる。
上記実施例はあくまでも本発明の推奨する実施態様にすぎず、上記実施形態に加えるあらゆる実質上の簡単な変更、同等な変化および改良は、いずれも本発明の技術的範囲に含まれる。
1 … ナノ構造を有する基板
10 … 基板
12 … 第1面
14 … 第2面
142 … ナノ構造層 142a … ナノロッド
16 … 緩衝層
18 … エピタキシ層
2 … ナノ構造を有する基板
20 … 基板
22 … 第1面
24 … 第2面
242 … ナノ構造層
26 … 側表面
262 … ナノ構造層


Claims (13)

  1. 互いに向かい合う一つの第1面と一つの第2面とを備えるシリコン基板を含み、一つのエピタキシ層を配置するために用いられる一つのナノ構造を有する基板であって、
    前記第1面は前記エピタキシ層に用いられ、
    前記第2面上にナノ構造層が形成されて、曲げ強さ平均値が0.458GPa以上のナノ構造を有する基板。
  2. 前記ナノ構造層は複数のナノロッドを含み、前記ナノロッドの長さは10〜10,000nmの間である請求項1に記載のナノ構造を有する基板。
  3. 前記ナノロッドのうちの一部のナノロッドの長さは4,000nm以上である請求項2に記載のナノ構造を有する基板。
  4. 前記ナノ構造層は複数のナノロッドを含み、これらの前記ナノロッドの幅は10〜10,000nmである請求項1に記載のナノ構造を有する基板。
  5. 前記ナノロッドのうちの一部のナノロッドの幅は500nm未満である請求項4に記載のナノ構造を有する基板。
  6. 前記ナノ構造層は複数のナノロッドを含み、これらの前記ナノロッドは同じ方向に延伸する請求項1に記載のナノ構造を有する基板。
  7. 前記ナノ構造層は複数のナノロッドを含み、これらの前記ナノロッドは第2面の総面積の50%以上を占める請求項1に記載のナノ構造を有する基板。
  8. 前記基板はさらに前記第1面、前記第2面の縁と接続する一つの側表面を備え、別のナノ構造層は前記側表面上に形成されている請求項1に記載のナノ構造を有する基板。
  9. 一種のナノ構造を有する基板の製造方法であって、一つのエピタキシ層の配置に用いられ、
    A.互いに向かい合う一つの第1面と一つの第2面とを備える一つのシリコン基板を用意するプロセス、および
    B.前記第2面前記ナノ構造を形成するプロセス、から構成され、
    これにより、前記基板の前記第1面は前記エピタキシ層の配置に用いられ、曲げ強さ平均値が0.458GPa以上のナノ構造を有する基板の製造方法。
  10. 前記プロセスAとBの間に前記第1面上に一つの保護層を設置するプロセスが含まれていることと、前記プロセスBの前記ナノ構造ウェットエッチング方式で作られていることと、前記プロセスB以降、前記保護層を取り除くプロセスがあることを特徴とする請求項9に記載のナノ構造を有する基板の製造方法。
  11. 前記基板は第1面、前記第2面の縁と接続する一つの側表面を備え、前記プロセスBはさらに前記側表面上に別のナノ構造を形成するプロセスを含む請求項9に記載のナノ構造を有する基板の製造方法。
  12. 前記基板は第1面、前記第2面の縁と接続する一つの側表面を備えることと、前記プロセスB以降、前記基板の側表面に対して丸み処理を行うプロセスがある請求項9に記載のナノ構造を有する基板の製造方法。
  13. 前記ナノ構造層は複数のナノロッドを含む請求項9に記載のナノ構造を有する基板の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10586751B2 (en) * 2017-08-03 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273025A (ja) 1994-03-28 1995-10-20 Matsushita Electric Works Ltd 半導体基板
KR20010021494A (ko) * 1997-07-03 2001-03-15 추후제출 에피택셜 증착에 의한 프리 스탠딩 기판의 제조를 위한열적 부정합 보정
TW515780B (en) 1999-08-23 2003-01-01 Pair Internat Corp Method for classifying and treating waste water from living and purification tank device used thereof
JP3471690B2 (ja) * 1999-12-16 2003-12-02 沖電気工業株式会社 半導体素子の実装方法
JP2002137967A (ja) * 2000-10-31 2002-05-14 Kyocera Corp 炭化珪素部材
JP5043363B2 (ja) * 2006-04-27 2012-10-10 住友電気工業株式会社 窒化ガリウム結晶体を形成する方法、基板、および窒化ガリウム基板を形成する方法
US20100193900A1 (en) * 2007-07-13 2010-08-05 National University Corporation Tohoku University Soi substrate and semiconductor device using an soi substrate
US8274039B2 (en) * 2008-11-13 2012-09-25 Zena Technologies, Inc. Vertical waveguides with various functionality on integrated circuits
US8735797B2 (en) * 2009-12-08 2014-05-27 Zena Technologies, Inc. Nanowire photo-detector grown on a back-side illuminated image sensor
US9515218B2 (en) * 2008-09-04 2016-12-06 Zena Technologies, Inc. Vertical pillar structured photovoltaic devices with mirrors and optical claddings
US9343490B2 (en) * 2013-08-09 2016-05-17 Zena Technologies, Inc. Nanowire structured color filter arrays and fabrication method of the same
US8507840B2 (en) * 2010-12-21 2013-08-13 Zena Technologies, Inc. Vertically structured passive pixel arrays and methods for fabricating the same
US9478685B2 (en) * 2014-06-23 2016-10-25 Zena Technologies, Inc. Vertical pillar structured infrared detector and fabrication method for the same
CN102598271A (zh) * 2009-11-03 2012-07-18 加利福尼亚大学董事会 利用位于一个或一个以上表面上的氧化锌纳米棒阵列的发光二极管结构和产生所述氧化锌纳米棒阵列的低成本方法
US8088633B2 (en) * 2009-12-02 2012-01-03 Ultratech, Inc. Optical alignment methods for forming LEDs having a rough surface
US20120049151A1 (en) * 2010-08-30 2012-03-01 Invenlux Corporation Light-emitting devices with two-dimensional composition-fluctuation active-region and method for fabricating the same
CN103011066B (zh) * 2011-09-21 2014-03-19 叶哲良 芯片
TW201408584A (zh) * 2012-08-23 2014-03-01 Univ Nat Central 奈米圖案化基板及其製作方法
JP6197461B2 (ja) * 2013-08-06 2017-09-20 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
TWM515780U (zh) 2015-05-20 2016-01-21 Tonher Food Utensil Corp 食品成型模具
TWM510682U (zh) 2015-05-22 2015-10-21 Jian-Hao Hong 可易於收卷並兼具透氣效果的墊體

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