JP2016119474A - 導体組成物インク、積層配線部材、半導体素子および電子機器、並びに、積層配線部材の製造方法 - Google Patents

導体組成物インク、積層配線部材、半導体素子および電子機器、並びに、積層配線部材の製造方法 Download PDF

Info

Publication number
JP2016119474A
JP2016119474A JP2015247807A JP2015247807A JP2016119474A JP 2016119474 A JP2016119474 A JP 2016119474A JP 2015247807 A JP2015247807 A JP 2015247807A JP 2015247807 A JP2015247807 A JP 2015247807A JP 2016119474 A JP2016119474 A JP 2016119474A
Authority
JP
Japan
Prior art keywords
wiring member
electrode
conductive
insulating layer
laminated wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015247807A
Other languages
English (en)
Other versions
JP6491086B2 (ja
Inventor
栗原 直樹
Naoki Kurihara
直樹 栗原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Idemitsu Kosan Co Ltd
Original Assignee
Idemitsu Kosan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Idemitsu Kosan Co Ltd filed Critical Idemitsu Kosan Co Ltd
Publication of JP2016119474A publication Critical patent/JP2016119474A/ja
Application granted granted Critical
Publication of JP6491086B2 publication Critical patent/JP6491086B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09DCOATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D11/00Inks
    • C09D11/52Electrically conductive inks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • H01L29/458Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/80Constructional details
    • H10K10/88Passivation; Containers; Encapsulations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/131Interconnections, e.g. wiring lines or terminals
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10Deposition of organic active material
    • H10K71/12Deposition of organic active material using liquid deposition, e.g. spin coating
    • H10K71/13Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing
    • H10K71/135Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing using ink-jet printing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • H01L2224/02317Manufacturing methods of the redistribution layers by local deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02333Structure of the redistribution layers being a bump
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0235Shape of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02381Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40Organic transistors
    • H10K10/46Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462Insulated gate field-effect transistors [IGFETs]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/126Shielding, e.g. light-blocking means over the TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Materials Engineering (AREA)
  • Wood Science & Technology (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Conductive Materials (AREA)
  • Inks, Pencil-Leads, Or Crayons (AREA)

Abstract

【課題】絶縁層のヴィアポストを簡単な方法で形成することが可能な積層配線部材の製造方法において、好適に用いることができる導電体を提供すること。【解決手段】本発明の導電体は、積層配線部材1における導電性凸部3であり、導電性材料および撥液剤を含み、前記導電性材料が金属粒子であり、前記撥液剤が自己組織化単分子膜を形成するフッ素含有化合物であり、表面エネルギーが30mN/mより大きく80mN/m以下であることを特徴とするものである。本発明の導電体は、例えば、積層配線部材1における導電性凸部3であり、積層配線部材1におけるヴィアポストとして機能する。【選択図】図1

Description

本発明は、導体組成物インク、積層配線部材、半導体素子および電子機器、並びに、積層配線部材の製造方法に関する。
樹脂を含む絶縁層を介して2つの電極が配置された積層配線部材は、例えば、半導体トランジスタなどの半導体素子や静電容量式のタッチパネルセンサや、フレキシブルプリント基板(FPC)のようなプリント基板などの種々のデバイスに用いられている。このような積層配線部材においては、通常、絶縁層にコンタクトホールを設け、このコンタクトホール内で両電極を接続する構成が採用されている。
コンタクトホールが設けられた絶縁層の形成方法としては、従来から、基板上全面に形成された絶縁膜を、フォトリソグラフィ法やエッチング法などの手法により絶縁膜の一部を除去する方法が用いられている。特に、半導体トランジスタの半導体層に、有機半導体を用いた有機薄膜トランジスタの場合には、半導体層は有機溶剤に対する耐性に乏しいことが多く、上部へのパッシベーション層としての絶縁膜が必要となる。また、ペンタセンなどの低分子有機半導体を用いた場合には、特に有機溶剤に対する耐性が乏しい。このような場合のパッシベーション層としては、サイトップに代表されるフッ素系絶縁膜の利用が検討されてきた。しかし、フッ素系絶縁膜用インクは、表面張力が小さいため、インクジェット法(IJ)や版印刷などの方法によりパターニングすることが困難であった。そこで、スピンコート法などにより基板上全面にフッ素系絶縁膜を形成した後に、フォトリソグラフィ法やエッチング法などの手法によりフッ素系絶縁膜の一部を除去する方法を採用する必要があった。
このような問題を解決するために、例えば、特許文献1には、導電層上に核となる材料を配置し、その上に膜を積層した後、前記膜の核または核の近傍部分を除去して孔を形成するスルーホールの形成方法が提案されている。また、特許文献2には、基材上に除去可能なピラーを形成し、ピラーが形成された基材上に絶縁層を形成した後、ピラーを除去することにより、絶縁層にコンタクトホールを形成する方法が提案されている。
しかしながら、これらの方法においても、核やピラーを除去する工程を必要とし、コンタクトホール内に核やピラーなどの残渣が残ることも懸念される。また、特許文献2の方法では、ピラー形成に静電吸引型液滴吐出法を利用しているため、工程に時間を要し生産性が問題となる可能性がある。
特許文献3には、ヴィアポストを形成した後にヴィアポストの頭部よりも僅かに大きい非吐出領域を有するスクリーン版を用いて層間絶縁膜を形成する方法が提案されている。しかしながら、スクリーン印刷を用いるためヴィアポストの微細化が難しく、また層間絶縁膜の材料もスクリーン印刷が適用できるものに制限されるといった問題がある。
特許文献4には、基板上に設けられた配線パターン上に、インクジェット法により中央部より端部が突出した形状で直接ヴィアを形成する方法が提案されている。しかしながら、本手法では導電部の突出した周縁部を用いるため、形成された導電部が小さくなるにつれ、有効な導電面積が得られなくなることや、全てのヴィアにおいてヴィア形状を完全に再現することが難しいといった問題がある。
特開2006−245238号公報 特開2012−186455号公報 特開2006−295116号公報 特開2008−108857号公報
本発明の目的は、絶縁層のヴィアポストを簡単な方法で形成することが可能な積層配線部材の製造方法、並びに、導体組成物インク、積層配線部材、半導体素子および電子機器を提供することにある。
本発明の一態様によれば、基材および前記基材上に形成された第1電極を有する配線部材と、導電性材料および撥液剤を含み、前記第1電極上に形成され、前記第1電極と導通し、ヴィアポストとして機能する、前記導電性材料が金属粒子であり、前記撥液剤が自己組織化単分子膜を形成するフッ素含有化合物であり、表面エネルギーが30mN/mより大きく80mN/m以下である導電体からなる導電性凸部と、樹脂組成物からなり、前記導電性凸部を有する絶縁層と、前記導電性凸部と導通し、前記絶縁層上に形成された第2電極と、を備え、前記導電性凸部の高さが前記絶縁層の厚みよりも大きく、前記絶縁層から突出した前記導電性凸部の少なくとも一部が前記第2電極と導通している積層配線部材が提供される。
本発明の一態様によれば、基材および前記基材上に形成された第1電極を有する配線部材を準備し、導電性材料、撥液剤および溶媒を含む導体組成物インクを前記第1電極上に塗布して焼成することにより、前記第1電極と導通し、撥液性を有し、かつヴィアポストとして機能する、前記導電性材料が金属粒子であり、前記撥液剤が自己組織化単分子膜を形成するフッ素含有化合物であり、表面エネルギーが30mN/mより大きく80mN/m以下である導電体からなる導電性凸部を形成する第1工程と、前記導電性凸部が形成された前記配線部材上に樹脂組成物の塗膜を形成して硬化させることにより、前記導電性凸部を有する絶縁層を、前記導電性凸部の高さが前記絶縁層の厚みよりも大きくなるように、形成する第2工程と、前記絶縁層から突出した前記導電性凸部の少なくとも一部と導通するように、前記絶縁層上に第2電極を形成する第3工程と、を備える積層配線部材の製造方法が提供される。
本発明の一態様によれば、前述の本発明の一態様に係る積層配線部材の製造方法に用いる導体組成物インクであって、導電性材料、撥液剤および溶媒を含み、前記導電性材料が金属粒子であり、前記撥液剤が自己組織化単分子膜を形成するフッ素含有チオール化合物であり、180℃で30分間加熱して得られる固化膜の表面エネルギーが30mN/mより大きく80mN/m以下であることを特徴とする導体組成物インクが提供される。
本発明の一態様によれば、前述の本発明の一態様に係る積層配線部材を備える半導体素子であって、前記第1電極がソース電極、ドレイン電極または中間電極であり、前記第2電極がゲート電極、中間電極または外部入出力電極であることを特徴とする半導体素子が提供される。
本発明の一態様によれば、前述の本発明の一態様に係る積層配線部材を備える電子機器が提供される。
本発明によれば、絶縁層のヴィアポストを簡単な方法で形成することが可能な積層配線部材の製造方法、並びに、導体組成物インク、積層配線部材、半導体素子および電子機器を提供できる。
本実施形態の積層配線部材の製造方法を示す工程図である。 本実施形態における導体組成物インクと塗布位置について説明する説明図である。 本実施形態における導電性凸部の縦断面形状について説明する説明図である。 本実施形態における導電性凸部について説明する説明図である。 本実施形態における絶縁層について説明する説明図である。 本実施形態の半導体素子の製造方法を示す工程図である。 本実施形態の半導体素子の製造方法の他の例を示す工程図である。 本実施形態の半導体素子の製造方法の他の例を示す工程図である。 本実施形態により製造される半導体素子を示す概略断面図である。
以下、この発明の好適な実施の形態の一つである一実施形態を、図面などを参照しながら詳細に説明する。なお、各図においては、本発明の内容を理解しやすくするために各構成の形状などを誇張して示している。
また、以下に述べる実施の形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
<積層配線部材の製造方法>
まず、本実施形態の積層配線部材の製造方法について説明する。
本実施形態の積層配線部材の製造方法は、以下説明する第1工程(導電性凸部形成工程)と、第2工程(絶縁層形成工程)と、第3工程(第2電極形成工程)と、を備える方法である。
図1は、本実施形態の積層配線部材の製造方法を示す工程図である。
本実施形態の積層配線部材の製造方法においては、まず図1(A)に示すように、基材21および基材21上に形成された第1電極22を有する配線部材2を準備する。次に、導電性材料、撥液剤および溶媒を含む導体組成物インクを第1電極22上にパターン状に塗布して焼成することにより、図1(B)に示すように、第1電極22と導通し撥液性を有する導電性凸部3を形成する(導電性凸部形成工程)。次に、図1(C)に示すように、導電性凸部3が形成された配線部材2上に樹脂組成物の塗膜4Aを形成する。次に、樹脂組成物の塗膜4Aを硬化させることにより、図1(D)に示すように、導電性凸部3がヴィアポストとして機能し、導電性凸部3以外の部分に絶縁層4を形成する(絶縁層形成工程)。次に、図1(E)に示すように、ヴィアポストとして機能する導電性凸部3と導通するように、絶縁層4上に第2電極6を形成する(第2電極形成工程)。以上により積層配線部材1を製造することができる。
本実施形態によれば、撥液性を有する導電性凸部3を形成する導電性凸部形成工程および絶縁層4を形成する絶縁層形成工程を備えることにより、ヴィアポストを有する絶縁層を簡単な方法で形成することができる。
より具体的には、本実施形態においては、導電性凸部形成工程により、撥液性を有する導電性凸部3を形成することができることから、絶縁層形成工程で配線部材2上に樹脂組成物を塗布した場合に、導電性凸部3の表面において樹脂組成物を弾くことができる。よって、導電性凸部3が覆われないように、樹脂組成物の塗膜4Aを形成することができ、この塗膜4Aを硬化させることにより、ヴィアポストとして機能する導電性凸部3を有する絶縁層4を形成することができる。
よって、本実施形態においては、フォトリソグラフィ法などを用いる従来の方法に比べてより簡便な方法でヴィアポストを有する絶縁層4を形成することができる。
また、少ない工程でヴィアポストを有する絶縁層を形成する方法としては、例えば、スクリーン印刷法でコンタクトホールを有する絶縁層を印刷する方法を用いることも検討されているが、絶縁層の薄膜化が難しく、またコンタクトホールの微細化が困難である。
その他に樹脂組成物をパターニング可能な塗布法として、インクジェット法やグラビアオフセット印刷法などが挙げられるが、樹脂組成物の表面張力が小さい場合には、良好なパターニングを行うことができない。
一方で、本実施形態においては、樹脂組成物の塗膜4Aをパターニングする必要がなく、樹脂組成物を配線部材2上の全面に塗布できるため、平坦性が良好な絶縁層4を形成することができる。
[第1工程:導電性凸部形成工程]
導電性凸部形成工程においては、図1(A)に示すように、基材21および基材21上に形成された第1電極22を有する配線部材2を準備する。そして、導電性材料、撥液剤および溶媒を含む導体組成物インクを第1電極22上にパターン状に塗布して焼成することにより、第1電極22と導通し、撥液性を有し、かつヴィアポストとして機能する導電性凸部3を形成する(図1(B)参照)。
(配線部材)
配線部材2は、基材21と、第1電極22とを有するものである。
基材21は、第1電極22を支持するものである。また、基材21は、通常、耐熱性を有するものである。基材21の耐熱性としては、積層配線部材の製造工程における加熱に対して変形などを生じない程度であれば特に限定されない。
基材21としては所定の自己支持性を備えるものであれば特に限定されるものではなく、本実施形態により製造される積層配線部材1の用途などに応じて任意の機能を有する基材21を用いることができる。
基材21としては、ガラス基材などの可撓性を有さないリジット基材、および、プラスチック樹脂からなるフィルムなどの可撓性を有するフレキシブル基材が挙げられる。プラスチック樹脂としては、例えば、ポリエチレンテレフタラート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルホン(PES)、ポリイミド(PI)、ポリエーテルエーテルケトン(PEEK)、ポリカーボネート(PC)、ポリフェニレンサルファイド(PPS)およびポリエーテルイミド(PEI)などが挙げられる。
また、基材21は、単層であってもよく、積層体であってもよい。基材21が積層体である場合は、例えば、基材21上に形成された硬化性樹脂を含む平坦化層などを有していてもよい。また、基材21上に形成されたバリア層を有していてもよい。
基材21が透明性を有する場合、可視光領域における透過率は80%以上であることが好ましい。ここで、透過率は、JIS K7361−1(プラスチック−透明材料の全光透過率の試験方法)により測定することができる。
第1電極22は、基材21上に形成されるものである。第1電極22は基材21上に形成されていればよく、基材21上に直接形成されていてもよく、基材21上に他の層を介して形成されていてもよい。なお、以下の説明においては、配線部材2において第1電極22が形成された構成の表面を、絶縁層の形成面と称して説明する場合がある。
また、第1電極22は、通常、基材21上にパターン状に形成されるものである。第1電極22の平面視形状としては、本実施形態の製造方法により製造される積層配線部材1の種類に応じて適宜選択することができる。第1電極22の平面視形状としては、例えば、ライン形状や電極パッドに用いられるパッド形状などが挙げられる。
第1電極22に用いられる材料としては、所望の導電性を有していれば特に限定されず、例えば、Ta、Ti、Al、Zr、Cr、Nb、Hf、Mo、Au、Ag、Pt、Cu、Mo−Ta合金、Ag合金、Cu合金、Al合金などの金属材料や、ITO(酸化インジウムスズ)、IZO(酸化インジウム亜鉛)などの透明導電性無機材料などの導電性無機材料や、PEDOT/PSS(ポリエチレンジオキシチオフェン/ポリスチレンスルホン酸)などの導電性有機材料を用いることができる。また、導電性微粒子を含む導電性ペーストを用いることもできる。なお、導電性微粒子については、後述する導体組成物インクで用いる導電性微粒子を適宜選択して用いることができる。また、導電性ペーストに用いられる他の成分については、一般的なものと同様とすることができ、例えば後述する導体組成物インクで用いる溶媒、任意の成分などを適宜選択して用いることができる。
第1電極22の厚みとしては、所望の導電性を有することができれば特に限定されないが、例えば、30nm以上5000nm以下であることが好ましく、50nm以上2000nm以下であることがより好ましく、200nm以上2000nm以下であることが特に好ましい。
第1電極22の厚みが厚すぎると、第1電極22による段差が大きくなるため、絶縁層を良好に形成することが困難となる可能性があるからである。また、第1電極22の厚みが薄すぎると良好な導電性を示すことが困難となる可能性があるからである。
本実施形態において、「厚み」は、一般的な測定方法によって得られる厚みをいう。厚みの測定方法としては、例えば、触針で表面をなぞり凹凸を検出することによって厚みを算出する触針式の方法や、透過型電子顕微鏡(TEM)、走査型電子顕微鏡(SEM)などによる観察像を測定する方法、分光反射スペクトルに基づいて厚みを算出する光学式の方法などが挙げられる。なお、厚みとして、対象となる構成の複数箇所における厚み測定結果の平均値が用いられてもよい。
第1電極22の表面の濡れ性については、導体組成物インクをパターン状に塗布または印刷することにより、所望の導電性凸部を形成することができれば特に限定されない。第1電極22の表面の濡れ性としては、例えば、第1電極22の表面と水との接触角が、1°以上95°以下であることが好ましく、1°以上90°以下であることがより好ましく、20°以上90°以下であることが特に好ましい。
上記接触角が大きすぎると、後から形成する導電性凸部3の撥液性と濡れ性差が形成できなくなるからである。また、上記接触角が小さすぎると導体組成物インクが濡れ広がりやすくなり、第1電極22に隣接する他の電極などに導電性凸部3が形成されて導通不良が生じやすくなる可能性があるからである。
なお、「水との接触角」は、25℃における水との接触角をいう。
本実施形態における上記接触角は、例えば、測定対象上に1マイクロリットルの液体を滴下し、滴下した液滴の形状を側面より観測し、液滴と測定対象とのなす角を計測することにより測定することができる。本実施形態における接触角は、例えば、井元製作所製接触角測定装置を用いて測定することができる。また、本発明における接触角は、例えば、協和界面科学製接触角計 DM−901を用いて測定することができる。
第1電極22の形成方法としては、一般的な電極の形成方法と同様とすることができる。具体的には、基材21上の全面に導電層を形成した後、フォトリソグラフィ法を用いて所定のパターンにエッチングする方法が挙げられる。また、基材21上の全面に導電層を形成する方法としては、真空蒸着法、スパッタ法、イオンプレーティング法などのPVD法、CVD法などが挙げられる。
また、第1電極22の形成方法としては、導電性ペーストを用いた印刷方法により形成することができる。印刷法としては、例えば、インクジェット法、スクリーン印刷法、グラビアオフセット印刷法、反転オフセット印刷法などが挙げることができる。
本実施形態においては、第1電極22の形成方法として、印刷法を用いた方法を採用することが好ましい。印刷法により形成された導電層は、蒸着法などにより形成された導電層に比べて導電層の表面の濡れ性を調整しやすく、導電性凸部3の形状を制御しやすいからである。
配線部材2は、上述した基材21および第1電極22を有していれば特に限定されず、必要な構成を適宜選択して追加することができる。例えば、配線部材2は、基材21上に形成された配線部材用電極(図示なし)および配線部材用電極(図示なし)を覆うように形成された配線部材用絶縁層(図示なし)を有していてもよい。この場合、第1電極22は、配線部材用絶縁層上に形成される。また、第1電極22と同一平面上に、第1電極22以外の他の電極が形成されていてもよい。
配線部材用電極および第1電極22以外の他の電極の平面視形状については、本実施形態により製造される積層配線部材1の種類などに応じて適宜選択することができる。また、配線部材用電極および第1電極22以外の他の電極の材料、厚みおよび形成方法については、第1電極22と同様であるため、ここでの説明は省略する。
配線部材用絶縁層の材料としては、絶縁性を有していれば特に限定されず、例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂などの有機材料や、SiO、SiN、Alなどの無機材料が挙げられる。配線部材用絶縁層の材料は、1種類であってもよく、2種類以上であってもよい。なお、配線部材用絶縁層の材料としては、後述する絶縁層形成工程で用いる樹脂組成物を用いることができる。
配線部材用絶縁層の厚みについては、本実施形態により製造される積層配線部材1の用途などに応じて適宜選択することができる。
配線部材用絶縁層の形成方法としては、後述する絶縁層4の形成方法を用いることができる。また、配線部材用絶縁層が無機材料である場合は、例えば、CVD法などを採用することができる。
(導体組成物インク)
本工程に用いられる導体組成物インクは、導電性材料、撥液剤および溶媒を含むものである。
導電性材料は、導電性凸部3の導電性発現の起源となるものである。導電性材料としては、導電性凸部3に所望の導電性を付与することができるものであり、具体的には金属粒子である。
導電性材料は、金属粒子が溶媒中に分散したナノコロイドであってもよい。
金属粒子の金属種としては、銀、銅、水銀、スズ、インジウム、ニッケル、パラジウム、白金、および金などが挙げられる。なお、これらは1種を単独で用いてもよく、2種以上を併用してもよい。これらの中でも、上述の撥液剤との親和性の観点から、銀が特に好ましい。
金属粒子は、平均粒子径が10nm以上1000nm以下であることが好ましい。また、直径50nm以下の金属ナノワイヤーを含んでも良い。金属粒子の平均粒子径は、透過型電子顕微鏡(TEM)観察により測定できる。具体的には、50個程度の粒子を含む視野において、全ての粒子の投影面積円相当径を測定し、その平均を算出する方法が挙げられる。
導電性材料の含有量は、導体組成物インク全量に対して、15質量%以上75質量%以下であることが好ましく、20質量%以上50質量%以下であることがより好ましい。導電性材料の含有量が上記範囲内であれば、より効率よく導電性凸部が形成できる。
撥液剤は、導電性凸部3に撥液性を付与するものである。撥液剤としては、具体的には自己組織化単分子膜を形成するフッ素含有チオール化合物である。
自己組織化単分子膜を形成するフッ素含有チオール化合物は、導電性材料として金属粒子を用いた場合に、導電性を確保しつつ、金属粒子に撥液性をもたらすことができる。その結果、導体組成物インクで得られる導電性凸部は導電性と撥液性を両立できる。
なお、撥液剤は、フッ素含有チオール化合物に限定されるものではなく、フッ素を含む組成物(フッ素含有化合物)であればよい。このようなフッ素含有化合物としては、例えば、フッ素含有ジスルフィド化合物が挙げられる。
自己組織化単分子膜を形成するフッ素含有チオール化合物としては、芳香環を有するフッ素含有チオール化合物、フッ化部を持つアルカンチオールなどが挙げられる。これらの中でも、金属粒子の表面修飾性から、芳香環(好ましくは、ベンゼン環)を有する炭素数6〜20の範囲内のフッ素含有チオールからなる群から選ばれる少なくとも1つの化合物が好ましい。
芳香環を有する炭素数6〜20の範囲内のフッ素含有チオールとしては、具体的には、トリフルオロメチルベンゼンチオール(例えば、4−トリフルオロメチルベンゼンチオール、3−トリフルオロメチルベンゼンチオール)、ペンタフルオロベンゼンチオール、2,3,5,6−テトラフルオロベンゼンチオール、2,3,5,6−テトラフルオロ−4−(トリフルオロメチル)ベンゼンチオール、2,3,5,6−テトラフルオロ−4−メルカプト安息香酸メチルエステル、3,5−ビストリフルオロメチルベンゼンチオール、4−フルオロベンゼンチオールおよび11−(2,3,4,5,6−ペンタフルオロベン
ジルオキシ)−1−ウンデカンチオールなどが挙げられる。これらの中でも、撥液性の観点からトリフルオロメチルベンゼンチオール、2,3,5,6−テトラフルオロ−4−(トリフルオロメチル)ベンゼンチオールが特に好ましい。
フッ素含有ジスルフィド化合物としては、芳香環を有するフッ素含有ジスルフィド化合物、フッ化部を持つ炭素鎖を有するジスルフィド化合物などが挙げられる。芳香環を有するフッ素含有ジスルフィド化合物としては、具体的には、上述のフッ素含有チオール化合物が二量化した化合物が挙げられ、撥液性の観点から、トリフルオロメチルベンゼンチオールまたは2,3,5,6−テトラフルオロ−4−(トリフルオロメチル)ベンゼンチオールが二量化した化合物が特に好ましい。
撥液剤の含有量は、導体組成物インク全量に対して、10質量%以下であることが好ましく、5質量%以下であることがより好ましい。撥液剤の含有量が前記上限以下であれば、導体組成物インク中の導電性材料の分散性を阻害しない。また、撥液剤の含有量の下限は、導体組成物インクで得られる導電性凸部の撥液性の観点から、0.1質量%以上であることが好ましい。
溶媒は、導電性材料および撥液剤を分散または溶解させるものである。
溶媒としては、水、アルコール系溶媒(モノアルコール系溶媒、ジオール系溶媒、多価アルコール系溶媒など)、炭化水素系溶媒、ケトン系溶媒、エステル系溶媒、エーテル系溶媒、グライム系溶媒、ハロゲン系溶媒などが挙げられる。これらの溶媒は、1種を単独で用いてもよく、2種以上を混合して用いてもよい。これらの中でも、印刷性の観点から、アルコール系溶媒が好ましい。アルコール系溶媒としては、イソプロピルアルコール、ヘキサノール、ヘプタノール、オクタノール、ノナノール、デカノール、ウンデカノール、ドデカノール、トリデカノール、テトラデカノール、ペンタデカノール、ヘキサデカノール、シクロヘキサノール、1−メトキシ−2−プロパノールなどが挙げられる。また、ケトン系溶媒としては、シクロヘキサノン、メチルイソブチルケトンなどが挙げられる。
また、溶媒の表面張力は、25℃において40mN/m以上65mN/m以下であることが好ましい。溶媒の表面張力が上記範囲内であれば、導体組成物インクを下地に十分に付着させることができる。なお、表面張力は、ペンダントドロップ法により測定できる。
表面張力が25℃において40mN/m以上65mN/m以下のアルコール系溶媒としては、エチレングリコール、グリセリン、1,3−プロパンジオールなどが挙げられる。これらの中でも、1,3−プロパンジオールが特に好ましい。
溶媒の含有量は、導体組成物インク全量に対して、25質量%以上85質量%以下であることが好ましく、50質量%以上80質量%以下であることがより好ましい。溶媒の含有量が上記範囲内であれば、導体組成物インクを適正に塗布できる。
本実施形態における導体組成物インクは、上述した各成分の他に、任意の成分を含んでいてもよい。
各種任意成分としては、分散剤などが挙げられる。
これらの任意成分は、導体組成物インク全量に対して、10質量%以下であることが好ましい。
本実施形態における導体組成物インクにおいては、この導体組成物インクをガラス基板上にスピンコートにより成膜し、180℃で30分間焼成した固化膜の表面エネルギーが、30mN/mより大きく80mN/m以下であることが必要である。
なお、表面エネルギーは、各溶媒にて測定した接触角の値から、北崎、畑の拡張Fowkes式に基づく幾何学平均法による解析(北崎寧昭、畑敏雄ら、日本接着協会誌、第8巻(3)131−141頁(1972年))で求めた値を言う。
導体組成物インクをスピンコートし焼成した固化膜の表面エネルギーを調整する手段としては、撥液剤の種類や配合量を調整することなどが挙げられる。
固化膜の表面エネルギーが前記下限値よりも小さくなると、撥液剤の量が多くなり、導体組成物インク中の導電性材料が凝集し、インク状態を保持できなくなる。また、固化膜の表面エネルギーが前記上限値よりも大きくなると、撥液性が低下し、絶縁層を開孔することができなくなる。また、同様の観点から、固化膜の表面エネルギーは、32mN/m以上70mN/m以下であることが好ましく、35mN/m以上60mN/m以下であることがより好ましく、40mN/m以上50mN/m以下であることが特に好ましい。
(導体組成物インクの塗布方法および焼成方法)
本工程においては、上述した導体組成物インクは第1電極22上にパターン状に塗布される。
ここで、「導体組成物インクをパターン状に塗布する」とは、第1電極22上に所定の平面視形状を有するように導体組成物インクを塗布することをいい、第1電極22が形成された配線部材2上の全面に導体組成物インクを塗布する場合を含まないことをいう。
本工程においては、導体組成物インクを第1電極22上に塗布することができればよく、図2(A)に示すように、第1電極22上にのみ導体組成物インクを塗布し、付着物3Aを形成してもよく、図2(B)に示すように第1電極22上およびその近傍に導体組成物インクを塗布し、付着物3Aを形成してもよい。この場合、導体組成物インクは、通常、第1電極22上に塗布され、かつ上記第1電極22に隣接する他の電極22aと導通しないように塗布される。本実施形態においては導体組成物インクを第1電極22上にのみ塗布することがより好ましい。第1電極22の表面の濡れ性および導体組成物インクの物性を調整して導電性凸部3の形状を調整しやすくなるからである。
なお、図2は、導体組成物インクの塗布位置について説明する説明図である。
導体組成物インクの塗布方法としては、第1電極22上に所定のパターン状に導体組成物インクを塗布することができる方法であれば特に限定されず、例えば、インクジェット法、ディスペンサ法、スクリーン印刷法、グラビア印刷法、グラビアオフセット印刷法、反転オフセット印刷法、凸版印刷法などが挙げられる。本実施形態においては、なかでもインクジェット法を用いることが好ましい。導体組成物インクを第1電極22上に塗布することが容易であるためである。
第1電極22上に塗布された導体組成物インクの焼成方法としては、導体組成物インクに含まれる溶媒を除去し、導体組成物インクを固化することができれば特に限定されず、一般的な焼成方法を用いることができる。具体的には、ホットプレートなどを用いて焼成することができる。
本工程においては、焼成前または焼成中に超音波などを照射して撥液剤の移行を促進させる処理を行なってもよい。
また、本工程における焼成温度および焼成時間については、導体組成物インクに含まれる溶媒、撥液剤などの種類に応じて適宜調整される。
本工程における焼成温度としては、導体組成物インクに含まれる溶媒を除去することが可能な温度であれば特に限定されないが、100℃以上220℃以下であることが好ましく、120℃以上200℃以下であることがより好ましい。焼成温度が高すぎる場合は、導電性材料が劣化して所望の導電性を示すことが困難となる可能性があるからである。また、焼成温度が低すぎる場合は導電性凸部に溶媒が残存することにより、後述する絶縁層形成工程において絶縁層に不純物が混入する可能性があるからである。
また、本工程における焼成時間としては、導体組成物インクに含まれる溶媒を除去することが可能な時間であれば特に限定されないが、10分間以上60分間以下であることが好ましく、15分間以上60分間以下であることがより好ましく、30分間以上60分間以下であることが特に好ましい。焼成時間が短すぎる場合は、導体組成物インクの撥液剤が十分に移行することが困難であるため、導電性凸部3の撥液性を良好なものとすることが困難となる可能性があるからである。また、焼成時間が長すぎる場合は、導電性材料などが劣化して所望の導電性を示すことが困難となる可能性があるからである。また、生産性が低下する可能性があるからである。
(導電性凸部)
本工程により形成される導電性凸部3は、第1電極22上に形成されるものである。導電性凸部3は、複数形成されていてもよい。また、導電性凸部3は、撥液性を有し、かつヴィアポストとして機能する。この導電性凸部3は、前記導電性材料および前記撥液剤を含み、表面エネルギーが30mN/mより大きく80mN/m以下である導電体であることが必要である。また、この導電体においては、表面エネルギーおよび導電性の観点から、表面に前記導電性材料および前記撥液剤が露出していることが好ましい。
ここで、「導電性凸部が撥液性を有する」とは、導電性凸部3の表面と水との接触角が、第1電極22の表面と水との接触角および基材21の表面と水との接触角よりも大きいことをいう。
具体的には、導電性凸部3の表面と水との接触角と、第1電極22の表面と水との接触角との差が、5°以上であることをいい、好ましくは20°以上であることをいう。両者の接触角の差が小さいと、導電性凸部3が形成された配線部材2上に樹脂組成物を塗布した場合に濡れ性の差を利用して、樹脂組成物を弾くことが困難となる可能性があるからである。
また、上記接触角の差の上限値としては、導電性凸部3の材料、第1電極22の材料などに応じて適宜決定され、特に限定されないが、例えば、100°程度である。
また、導電性凸部3の表面と水との接触角と、基材21の表面と水との接触角との差が、5°以上であることをいい、好ましくは20°以上であることをいう。両者の接触角の差が小さいと、導電性凸部3が形成された配線部材2上に樹脂組成物を塗布した場合に濡れ性の差を利用して、樹脂組成物を弾くことが困難となる可能性があるからである。
また、上記接触角の差の上限値としては、導電性凸部3の材料、基材21の材料などに応じて適宜決定され、特に限定されないが、例えば、100°程度である。
導電性凸部3の形成位置については、通常は、上述した導体組成物インクの塗布位置と同様である。
また、導電性凸部3の撥液性としては、後述する絶縁層形成工程において用いられる樹脂組成物を弾くことにより、導電性凸部3がヴィアポストとして機能することができれば特に限定されない。導電性凸部3の表面と水との接触角としては、90°以上であることが好ましく、100°以上120°以下であることがより好ましい。上記接触角が小さすぎると、導電性凸部3上に塗布された樹脂組成物を弾くことが困難となり、ヴィアポストを形成することが困難となる可能性があるからである。
導電性凸部3の平面視形状としては、ヴィアポストを形成することができれば特に限定されず、例えば、円形状、楕円形状、四角形状、多角形状などが挙げられる。なかでも、導電性凸部3の平面視形状が、円形状、楕円形状であることが好ましい。
導電性凸部3の縦断面形状としては、図3(A)に示すような半円形状、図3(B)に示すような半楕円形状、図示はしないが台形状、四角形状などが挙げられる。また、これらの形状は中央に平坦部または窪みを有していてもよい。なお、図3(C)においては、半楕円形状の中央に平坦部を有する形状を示している。
なお、図3は、本実施形態における導電性凸部3の縦断面形状について説明する説明図である。導電性凸部3の縦断面形状とは、基材21に対して垂直方向の導電性凸部3の断面形状をいう。
導電性凸部3の大きさとしては、導電性凸部3を介して第1電極22および後述する第2電極6を導通させることが可能なヴィアポストを形成することができれば特に限定されないが、例えば、1μm以上5000μm以下であることが好ましく、5μm以上1000μm以下であることがより好ましく、10μm以上100μm以下であることが特に好ましい。導電性凸部3が大きすぎる場合は、本実施形態により製造される積層配線部材1の高精細化、高集積化が困難となる可能性があるからである。また、導電性凸部3が小さすぎる場合は、導電性凸部3と後述する第2電極6とを良好に導通させることが困難となる可能性があるからである。
なお、「導電性凸部3の大きさ」とは、導電性凸部3の平面視形状の大きさをいい、例えば、平面視形状が円形状の場合は直径をいい、平面視形状が四角形状の場合は、一辺の幅をいう。また、平面視形状が長方形、楕円形などの短辺および長辺を有する形状の場合は短辺の幅をいう。また、平面視形状が多角形状の場合は、内接円の直径をいう。
具体的に導電性凸部3の大きさとは、図4においてuで示される距離をいう。
導電性凸部3の高さとしては、後述する第2電極6と導通させることができれば特に限定されないが、10nm以上10000nm以下であることが好ましく、100nm以上8000nm以下であることがより好ましい。導電性凸部3の高さが高すぎる場合は、本実施形態により製造される積層配線部材1の第2電極6側表面の平坦性を良好なものとすることが困難となる可能性があるからであり、導電性凸部3の高さが低すぎる場合は、導電性凸部3が所望の導電性を示すことが困難となる可能性があるからである。
なお、「導電性凸部3の高さ」とは、導電性凸部3の縦断面形状において基材と垂直方向の距離が最大となる部分の値をいい、後述する図5においてxで示される距離をいう。
導電性凸部3のアスペクト比(高さ/大きさ)としては、ヴィアポストを形成することができれば、特に限定されないが、0.001以上1以下であることが好ましく、0.01以上0.8以下であることがより好ましく、0.01以上0.5以下であることが特に好ましい。導電性凸部3のアスペクト比が大きすぎる場合は、導電性凸部3自体を形成することが困難となる可能性や、導電性凸部3に破損などを生じやすくなる可能性があるからである。また、導電性凸部3のアスペクト比が小さすぎる場合は、導電性凸部3が十分な導電性、撥液性を示すことが困難となる可能性があるからである。
[第2工程:絶縁層形成工程]
絶縁層形成工程においては、図1(C)に示すように、導電性凸部3が形成された配線部材2上に樹脂組成物の塗膜4Aを形成して、硬化させることにより、ヴィアポストとして機能する導電性凸部3を有する絶縁層4を形成する(図1(D)参照)。
(樹脂組成物)
本工程に用いられる樹脂組成物は、少なくとも樹脂を含有し、必要に応じて重合開始剤等その他の成分を含有する。ここで、樹脂とは、モノマーやオリゴマーの他、ポリマーを含む概念である。
樹脂としては、例えば、アクリレート系、エポキシ系、ポリエステル系などの電離放射線硬化性樹脂、アクリレート系、ウレタン系、エポキシ系、ポリシロキサン系などの熱硬化性樹脂が挙げられる。なお、電離放射線とは、分子を重合させて硬化させ得るエネルギーを有する電磁波または荷電粒子を意味し、例えば、すべての紫外線(UV−A、UV−B、UV−C)、可視光線、ガンマー線、X線、電子線などが挙げられる。
このような樹脂としては、なかでも、熱硬化性樹脂であることが好ましい。熱硬化性樹脂を用いることにより、絶縁層4の絶縁性をより良好なものとすることができるからである。
また、本工程に用いられる樹脂組成物として、フッ素系樹脂組成物を用いても良い。フッ素系樹脂組成物とは、少なくともフッ素系樹脂を含有し、必要に応じて重合開始剤などのその他の成分を含有する。
フッ素系樹脂組成物を構成する樹脂としては、フッ素が添加されたポリイミド、フッ素が添加されたポリパラキシレン、ポリスチレン、サイトップ(登録商標)、テフロン(登録商標)、テフロン(登録商標)AF、フルオロポリアリールエーテルなどが挙げられる。また、代表的な例としては、サイトップ(旭硝子社製)が挙げられるが、これに限定されるものではない。
このような樹脂としては、なかでも、熱硬化性樹脂であることが好ましい。熱硬化性樹脂を用いることにより、絶縁層4の絶縁性をより良好なものとすることができるからである。
樹脂組成物は、通常、溶媒を含有するものである。樹脂組成物に含有される溶媒としては、導電性凸部3の撥液性、絶縁層4が形成される下地の濡れ性、粘度などに応じて適宜選択することができ、一般的な樹脂組成物に用いられるものと同様とすることができる。
また、樹脂組成物がフッ素系樹脂組成物である場合には、通常、フッ素系溶媒を含有するものである。ただし、フッ素系樹脂組成物をパッシベーション層として用いる場合には、下地の半導体層などの、溶剤への耐性が低い下地層に対して、ダメージを与えないフッ素系溶媒を選択する必要がある。
樹脂組成物は、さらに必要に応じて、重合開始剤、光増感剤、酸化防止剤、重合禁止剤、架橋剤、赤外線吸収剤、帯電防止剤、粘度調整剤、密着性向上剤などを含有することもできる。
樹脂組成物の粘度としては、所定の塗布性を有し、導電性凸部3の撥液性により弾くことが可能な程度であれば特に限定されない。具体的な樹脂組成物の粘度としては、25℃において、1.0mPa・s以上10000mPa・s以下であることが好ましく、5mPa・s以上1000mPa・s以下であることがより好ましく、20mPa・s以上500mPa・s以下であることが特に好ましい。樹脂組成物の粘度が低すぎる場合は、樹脂組成物の塗膜4Aを形成することが困難となり、樹脂組成物の粘度が高すぎる場合は表面の濡れ性の差の効果を得ることが困難になる可能性があるからである。
なお、粘度の測定方法については、粘度を精度良く測定できる方法であれば特に限定されるものではないが、例えば、レオメーター、B型粘度計、キャピラリー式粘度計などの粘度測定装置を用いる方法が挙げられる。また、粘度の測定方法としては、デジタル粘度計(東機産業株式会社 TV−35)を用いることができる。
樹脂組成物の表面張力としては、所定の塗布性を有し、導電性凸部3の撥液性によって弾くことが可能な程度であれば特に限定されない。具体的な樹脂組成物の表面張力としては、25℃において、5mN/m以上70mN/m以下であることが好ましく、10mN/m以上50mN/m以下であることがより好ましい。樹脂組成物の表面張力が低すぎる場合、導電性凸部3上の樹脂組成物を弾きにくくなる傾向にあり、樹脂組成物の表面張力が高すぎる場合は、絶縁層4を形成することが困難となる可能性があるからである。
なお、表面張力の測定方法については、表面張力を精度良く測定できる方法であれば特に限定されるものではないが、例えば、Wilhelmy法(プレート法)、懸滴法(ペンダント・ドロップ法)、Young−Laplace法、du Nouy法などが挙げられる。また、表面張力の測定方法としては、高精度表面張力計(協和界面科学社 DY−700)を用いることができる。
(絶縁層の形成方法)
本工程においては、絶縁層4は、上述した樹脂組成物を導電性凸部3が形成された配線部材2上に塗布することにより形成される。
塗布方法としては、所望の厚みを有する絶縁層4を形成することができれば特に限定されず、一般的な塗布法を用いることができる。具体的には、スリットコート法、スピンコート法、ダイコート法、ロールコート法、バーコート法、LB法、ディップコート法、スプレーコート法、ブレードコート法、およびキャスト法などが挙げられる。本実施形態においては、なかでも、スピンコート法、およびスリットコート法を用いることが好ましい。絶縁層4の平坦性を良好なものとすることができるからである。
また、樹脂組成物の塗膜4Aの厚みについては、ヴィアポストとして機能する導電性凸部3を有する絶縁層4を形成することができれば特に限定されず、導電性凸部3の高さよりも樹脂組成物の塗膜4Aの厚みが大きくてもよく、同等であってもよく、小さくてもよい。
また、導電性凸部3の高さよりも樹脂組成物の塗膜4Aの厚みが厚い場合、塗膜4Aは導電性凸部3を覆うように形成されていてもよい。樹脂組成物の粘度および表面張力などを調整することにより、導電性凸部3上に塗布された樹脂組成物を時間経過とともに弾くようにすることができる。
樹脂組成物の塗膜4Aの硬化方法としては、樹脂組成物の種類に応じて適宜選択される。また、一般的な硬化方法を用いることができるため、ここでの説明は省略する。
(絶縁層)
絶縁層4は、第1電極22と後述する第2電極6とを絶縁するために形成されるものである。また、絶縁層4は、ヴィアポストとして機能する導電性凸部3を有する。
絶縁層4の厚みは、第1電極22および後述する第2電極6を絶縁することができれば特に限定されない。なお、図5に示すように、導電性凸部3の高さをxとし、第1電極22上における絶縁層4の厚みをyとした場合に、導電性凸部3の高さxが、第1電極22上における絶縁層4の厚みyよりも大きいことが必要である。本実施形態においては、図5(A)および図5(B)に示すように、導電性凸部3の高さxが、第1電極22上における絶縁層4の厚みyよりも大きい。ヴィアポストとして機能する導電性凸部3上に後述する第2電極6をより確実に形成することができるため、第1電極22および後述する第2電極6を良好に導通させることができるからである。
また、本実施形態により製造される積層配線部材1の第2電極6が形成された面をより平坦なものとすることができるため、積層配線部材1を他の構成と良好に積層させて配置させることができるからである。
「第1電極22上における絶縁層4の厚み」とは、第1電極22の表面からの絶縁層の厚さ方向の距離をいい、図5においてyで示される距離をいう。
なお、図5は、本実施形態における絶縁層4について説明する説明図である。
導電性凸部3の高さxは、第1電極22上における絶縁層4の厚みyに対して1倍を超え10倍以下であることが好ましい。xおよびyの比率を上記範囲内とすることにより、導電性凸部3および後述する第2電極6をより導通させやすくすることができるからである。
第1電極22上における絶縁層4の厚みyとしては、半導体層などの下地層を保護する役割を有していれば、特に限定されず、本実施形態により製造される積層配線部材1の用途に応じて適宜選択することができるが、0.1μm以上10μm以下であることが好ましく、0.5μm以上5μm以下であることがより好ましい。絶縁層4の厚みが厚すぎると導電性凸部3をヴィアポストとして機能させることが困難となる可能性があるからである。また、絶縁層4の厚みが薄すぎると十分な保護性を示すことが困難となる可能性があるからである。
本工程により形成される絶縁層4は、ヴィアポストとして機能する導電性凸部3を有するものである。また、このような絶縁層4においては、導電性凸部3の一部が、絶縁層4から突出している。
また、本工程においては、少なくとも1層の絶縁層4を形成することができればよく、複数の絶縁層を形成してもよい。
[第3工程:第2電極形成工程]
第2電極形成工程においては、図1(E)に示すように、ヴィアポストとして機能する導電性凸部3と導通するように、絶縁層4上に第2電極6を形成する。この場合、絶縁層4から突出した導電性凸部3の少なくとも一部と、第2電極6とが接触し、導通する。
第2電極6に用いられる材料としては、所望の導電性を有していれば特に限定されず、上述した第1電極22に用いられる材料から適宜選択することができる。
第2電極6は、通常、絶縁層4上にパターン状に形成される。第2電極6の平面視形状としては、本実施形態の製造方法により製造される積層配線部材1の種類に応じて適宜選択することができる。
第2電極6の形成方法については、上述した第1電極22の形成方法と同様とすることができるため、ここでの説明は省略する。第2電極6の厚みについては、導電性凸部3および第1電極22との間での導通を得ることができれば特に限定されない。絶縁層4の厚みと導電性凸部3の高さの差以下であると導通を得るのが困難となる場合があるからである。具体的には、30nm以上5000nm以下であることが好ましく、50nm以上4000nm以下であることがより好ましく、200nm以上2000nm以下であることが特に好ましい。
また、本工程においては、第2電極6の形成前に導電性凸部3に親水化処理を行なってもよい。親水化処理としては、導電性凸部3の導電性の低下を抑制することができ、導電性凸部3の表面と水との接触角を小さくすることができれば特に限定されない。例えば、水素プラズマを用いた親水化処理などが挙げられる。
[その他の工程]
本実施形態の積層配線部材の製造方法は、上述した各工程を有していれば特に限定されず、必要な構成を適宜選択して追加することができる。例えば、上述した配線部材2を形成する工程などが挙げられる。
[用途]
本実施形態の積層配線部材の製造方法は、ヴィアポストを介して2つの電極が導通する積層構造を有するデバイスの製造方法に適用できる。具体的には、例えば、半導体素子、タッチパネルセンサ、RF−ID(Radio Frequency Identification)、有機エレクトロルミネッセンス素子、フレキシブルプリント基板(FPC)などの製造方法に適用できる。
<積層配線部材>
本実施形態の積層配線部材1は、例えば、上述の積層配線部材の製造方法により製造できるものである。そして、本実施形態の積層配線部材1は、基材21および基材21上に形成された第1電極22を有する配線部材2と、導電性材料および撥液剤を含み、第1電極22上にパターン状に形成され、第1電極22と導通し、ヴィアポストとして機能する導電性凸部3と、樹脂組成物からなり、導電性凸部3を有する絶縁層4と、導電性凸部3と導通し、絶縁層4上に形成された第2電極6と、を備えるものである。
本実施形態の積層配線部材1は、液晶ディスプレイ、テレビ、カーナビゲーション、携帯電話、ゲーム機、デジタルカメラ、パーソナルコンピュータ、プリンタなどの電子機器に使用できる。
<半導体素子の製造方法>
次に、本実施形態の半導体素子の製造方法を図面に基づいて説明する。
なお、本実施形態の半導体素子の製造方法における工程の一部は、上述した本実施形態の積層配線部材の製造方法と同様であるから、その詳細な説明の一部は省略または簡略化する。
また、以下の説明において、「半導体トランジスタ」とは、ソース電極、ドレイン電極、半導体層、およびゲート電極を有する構成を指す。
本実施形態の積層配線部材の製造方法は、以下説明する第1工程(導電性凸部形成工程)と、第2工程(絶縁層形成工程)と、第3工程(電極形成工程)と、を備える方法である。
図6は、本実施形態の半導体素子の製造方法を示す工程図である。
図6(A)〜図6(D)においては、ボトムゲートボトムコンタクト型の半導体トランジスタを有する半導体素子を製造する例について説明する。本実施形態の半導体素子の製造方法においては、まず図6(A)に示すように、基材31、基材31上に形成されたゲート電極32、ゲート電極32を覆うように形成されたゲート絶縁層33、ゲート絶縁層33上に形成されたソース電極34およびドレイン電極35、並びにソース電極34およびドレイン電極35の間のチャネル領域に形成された半導体層36を有する配線部材2を準備する。次に、導電性材料、撥液剤および溶媒を含む導体組成物インクをドレイン電極35上にパターン状に塗布して焼成することにより、図6(B)に示すように、ドレイン電極35と導通し撥液性を有する導電性凸部3を形成する(導電性凸部形成工程)。次に、図示はしないが、ソース電極34、ドレイン電極35および半導体層36を覆うように樹脂組成物の塗膜を形成して硬化させることにより、図6(C)に示すように、ヴィアポストとして機能する導電性凸部3を有する絶縁層4としてパッシベーション層37を形成する(絶縁層形成工程)。次に、図6(D)に示すように、ヴィアポストとして機能する導電性凸部3と導通するように、パッシベーション層37上に外部入出力電極38を形成する(電極形成工程)。以上の工程により、半導体素子30を製造することができる。
また、図7は、本実施形態の半導体素子の製造方法の他の例を示す工程図である。また、図7(A)〜図7(C)においては、ボトムゲートトップコンタクト型の半導体トランジスタを有する半導体素子を製造する例について説明する。この実施形態における第2工程(絶縁層形成工程)においては、2層以上の絶縁層を形成してもよく、例えば絶縁層として、図7(A)に示すように、ソース電極34、ドレイン電極35および半導体層36を覆うように樹脂組成物を塗布してパッシベーション層37を形成した後、図7(B)に示すように、パッシベーション層37上に遮光性樹脂組成物の塗膜を形成して硬化させることにより遮光層39を形成してもよい。また、この場合、樹脂組成物および遮光性樹脂組成物の物性を調整することにより、ドレイン電極35上に形成された導電性凸部3を用いて、パッシベーション層37および遮光層39を貫通するヴィアポストとして機能する導電性凸部3を形成することができる。
なお、図7(C)については、遮光層39上に外部入出力電極38を形成する工程を示している。
図7(A)〜図7(C)において説明していない符号については、図6(A)〜図6(D)において説明した内容と同様とすることができるため、ここでの説明は省略する。
図8は、本実施形態の半導体素子の製造方法の他の例を示す工程図である。また、図8(A)〜図8(E)においては、トップゲートボトムコンタクト型の半導体トランジスタを有する半導体素子を製造する例について説明する。この実施形態の半導体素子の製造方法においては、まず図8(A)に示すように、基材31、基材31上に形成されたソース電極34およびドレイン電極35a、並びにソース電極34およびドレイン電極35aの間のチャネル領域に形成された半導体層36を有する配線部材2を準備する。次に、導電性材料、撥液剤および溶媒を含む導体組成物インクをドレイン電極35a上にパターン状に塗布して焼成することにより、図8(B)に示すように、ドレイン電極35aと導通し撥液性を有する導電性凸部3aを形成する(導電性凸部形成工程)。次に図示はしないが、ソース電極34、ドレイン電極35aおよび半導体層36を覆うように樹脂組成物の塗膜を形成して硬化させることにより、図8(C)に示すように、ヴィアポストとして機能する導電性凸部3aを有する絶縁層としてゲート絶縁層33を形成する(絶縁層形成工程)。次に、図8(D)に示すように、ゲート絶縁層33上にゲート電極32を形成する。また、このときゲート電極32と同時にヴィアポストとして機能する導電性凸部3aと導通するように、ゲート絶縁層33上に中間電極35bを形成する(電極形成工程)。また、この実施形態においては、必要に応じて、中間電極35bの形成後に再度、導体組成物インクを中間電極35b上にパターン状に塗布して焼成することにより、図8(E)に示すように、中間電極35bと導通し撥液性を有する導電性凸部3bを形成する(導電性凸部形成工程)。その後、ゲート電極32および中間電極35bを覆うように樹脂組成物を塗布して硬化させることにより、ヴィアポストとして機能する導電性凸部3bを有するパッシベーション層37を形成する(絶縁層形成工程)。次に、ヴィアポストとして機能する導電性凸部3bと導通するように、パッシベーション層37上に外部入出力電極38を形成する(電極形成工程)。以上の工程により、半導体素子30を製造することができる。
本実施形態において図9に示すように、トップゲート型の半導体トランジスタを有する半導体素子30を製造する場合は、絶縁層としてゲート絶縁層33およびパッシベーション層37を積層して形成してもよい。なお、絶縁層形成工程を含む複数の絶縁層を形成する工程については、上述した図7において説明した内容と同様とすることができるため、ここでの説明は省略する。
なお、図9は、本実施形態により製造される半導体素子の一例を示す概略断面図であり、トップゲートトップコンタクト型の半導体トランジスタを有する半導体素子の例を示している。
本実施形態によれば、撥液性を有する導電性凸部3を形成する導電性凸部形成工程および絶縁層4を形成する絶縁層形成工程を備えることにより、ヴィアポストを有する絶縁層を簡単な方法で形成することができる。
[第1工程:導電性凸部形成工程]
導電性凸部形成工程においては、基材31、基材31上(または基材31上に形成されたゲート絶縁層33上)に形成されたソース電極34およびドレイン電極35、並びにソース電極34およびドレイン電極35の間のチャネル領域に形成された半導体層36を有する配線部材2を準備し、導電性材料、撥液剤および溶媒を含む導体組成物インクをドレイン電極35上にパターン状に塗布して焼成することにより、ドレイン電極35と導通し、撥液性を有し、かつヴィアポストとして機能する導電性凸部3を形成する。
(配線部材)
配線部材2は、半導体トランジスタの構造によっても異なるが、例えば図6(A)に示すようにボトムゲートボトムコンタクト型の半導体トランジスタを有する半導体素子を製造する場合、基材31と、ゲート電極32と、ゲート絶縁層33と、ソース電極34およびドレイン電極35と、半導体層36とを有するものである。以下、各構成について説明する。なお、基材31については、上述した積層配線部材の製造方法で用いるものと同様とすることができるため、ここでの説明は省略する。
ソース電極34およびドレイン電極35は、ソース電極34およびドレイン電極35の間に所望のチャネル領域を有するように形成されるものである。
ソース電極34およびドレイン電極35は、基材31上に直接形成されてもよく、後述するようにゲート絶縁層33上に形成されてもよい。
ソース電極34およびドレイン電極35の間のチャネル領域の大きさは、半導体素子の用途などに応じて適宜選択されるものであり、特に限定されるものではない。
チャネル長さとしては、チャネル領域内に半導体層を形成可能な程度であれば特に限定されないが、1μm以上100μm以下であることが好ましく、3μm以上50μm以下であることがより好ましく、5μm以上10μm以下であることが特に好ましい。チャネル長さとは、ソース電極34およびドレイン電極35の間の距離をいう。
ソース電極34およびドレイン電極35の材料としては、上述した積層配線部材の製造方法における第1電極の材料から適宜選択して用いることができる。また、ソース電極34およびドレイン電極35の厚みおよび形成方法については、上述した積層配線部材の製造方法における第1電極と同様とすることができるため、ここでの説明は省略する。
半導体層36は、ソース電極34およびドレイン電極35の間のチャネル領域を含む領域に形成されるものである。また、半導体層36は、半導体トランジスタに半導体特性を付与するものである。
半導体層36の形成位置は、半導体トランジスタの構造に応じて適宜選択され、通常、図8(A)および図9に示すように基材31上、または、図6(A)および図7(A)に示すようにゲート絶縁層33上に形成される。また、図6(A)および図8(A)に示すように、ソース電極34およびドレイン電極35,35a上に半導体層36が形成されてもよく、図7(A)および図9に示すように、半導体層36上にソース電極34およびドレイン電極35が形成されてもよい。
半導体層36は、ソース電極34およびドレイン電極35の間のチャネル領域に形成されていれば特に限定されず、具体的なパターン形状などについては、公知の半導体素子に用いられるものと同様とすることができるため、ここでの説明は省略する。
半導体層36としては、有機半導体層であってもよく、無機半導体層であってもよい。
有機半導体層の材料、厚みおよび形成方法については、一般的な有機半導体層に用いられるものと同様とすることができる。また、無機半導体層の材料、厚み、形成方法については、一般的な無機半導体層に用いられるものと同様とすることができる。
本実施形態により製造される半導体素子30が、ボトムゲート型の半導体トランジスタを有する場合、配線部材2の基材31とソース電極34およびドレイン電極35の間には、通常、ゲート電極32およびゲート絶縁層33が形成される。
ゲート電極32は、通常、図6(A)および図7(A)に示すように、基材31上に形成されるものである。
ゲート電極32の材料としては、上述した積層配線部材の製造方法における第1電極の材料から適宜選択して用いることができる。また、ゲート電極32の厚みおよび形成方法については、上述した積層配線部材の製造方法における第1電極の厚みおよび形成方法と同様とすることができるため、ここでの説明は省略する。
ゲート絶縁層33は、ゲート電極とソース電極およびドレイン電極とを絶縁するように形成されるものであり、通常、図6(A)および図7(A)に示すようにゲート電極32上に形成される。
ゲート絶縁層33を構成する材料、厚みおよび形成方法については、上述した積層配線部材の製造方法における配線部材用絶縁層と同様とすることができるため、ここでの説明は省略する。
(導体組成物インク)
導体組成物インク、その塗布方法および焼成方法、並びに導電性凸部については、上述した積層配線部材の製造方法におけるものと同様とすることができるため、ここでの説明は省略する。
[第2工程:絶縁層形成工程]
絶縁層形成工程においては、ソース電極34、ドレイン電極35および半導体層36を覆うように樹脂組成物の塗膜を形成して硬化させることにより、ヴィアポストとして機能する導電性凸部3を有する絶縁層(パッシベーション層37など)を形成する。
絶縁層形成工程については、上述した積層配線部材の製造方法における絶縁層形成工程と同様とすることができるため、ここでの説明は省略する。
本工程により形成される絶縁層としては、半導体トランジスタの構造に応じて適宜選択される。例えば、本実施形態により製造される半導体素子30がトップゲート型の半導体トランジスタを有する場合は、絶縁層としては、少なくともゲート絶縁層33が形成される。
一方、本実施形態により製造される半導体素子30がボトムゲート型の半導体トランジスタを有する場合は、絶縁層としては、パッシベーション層37および遮光層39の少なくともいずれかが形成される。
パッシベーション層37は、空気中に存在する水分や酸素の作用により半導体層が劣化するのを防止するために設けられるものである。また、低分子有機半導体を用いた場合には特に溶剤への耐性の低さが問題となるが、パッシベーション層37により上部層形成時の溶剤から保護する役割も担っている。
遮光層39は、上述した半導体層36が有機半導体材料を含む場合、有機半導体層への光照射を防ぐために設けられるものである。遮光層39が形成されていることにより、オフ電流の増加や有機半導体層の経時的劣化を抑制することができる。
絶縁層として遮光層39を形成する場合、樹脂組成物には遮光性材料が含有される。遮光性材料については、一般的な有機半導体素子に用いられるものと同様とすることができるため、ここでの説明は省略する。
本工程においては、ゲート絶縁層33、パッシベーション層37および遮光層39の少なくとも1層を形成することができればよく、2層以上を積層して形成してもよい。また、ゲート絶縁層33、パッシベーション層37および遮光層39のそれぞれを、複数の層からなるように形成してもよい。
なお、各層の厚みと導電性凸部の高さとの関係などについては、上述した積層配線部材の製造方法における絶縁層の厚みと導電性凸部の高さとの関係などと同様とすることができるため、ここでの説明は省略する。
[第3工程:電極形成工程]
電極形成工程においては、ヴィアポストとして機能する導電性凸部3と導通するように、絶縁層(パッシベーション層37、ゲート絶縁層33など)上に中間電極35bまたは外部入出力電極38を形成する。
本工程により形成される電極については、半導体トランジスタの構造に応じて適宜選択される。例えば、本実施形態により製造される半導体素子30がトップゲート型の半導体トランジスタを有する場合は、図8(D)に示すように、ゲート電極32とともに中間電極35bを形成する場合がある。中間電極35bは、ドレイン電極35aと外部入出力電極38とを接続するために用いられるものである。また、パッシベーション層37上に外部入出力電極38を形成してもよい。
一方、本実施形態により製造される半導体素子30がボトムゲート型の半導体トランジスタを有する場合は、パッシベーション層37上に外部入出力電極38を形成する。
電極形成工程については、上述した積層配線部材の製造方法における第2電極形成工程と同様とすることができるため、ここでの説明は省略する。
本工程により形成される外部入出力電極38としては、一般的な半導体素子に用いられるものと同様とすることができる。例えば、本実施形態の半導体素子30を表示装置の駆動に用いる場合は、画素電極を挙げることができる。また、本実施形態の半導体素子30を圧力センサーや温度センサーに用いる場合は、入力電極を挙げることができる。
外部入出力電極38および中間電極35bの平面視形状については、本実施形態により製造される半導体素子30の用途に応じて適宜選択することができる。
[その他の工程]
本実施形態の半導体素子の製造方法は、上述した各工程を有していれば特に限定されず、必要な工程を適宜選択して追加することができる。
また、本実施形態により製造される半導体素子30がトップゲート型の半導体トランジスタを有し、かつ中間電極35bを有する場合は、通常、中間電極35b上にパッシベーション層37を形成する工程、およびパッシベーション層37上に外部入出力電極38を形成する工程が行われる。この際、図8に示すように、ヴィアポストとして機能する導電性凸部3bを有するパッシベーション層37を形成してもよい。
[半導体素子の構造]
本実施形態により製造される半導体素子30が有する半導体トランジスタとしては、ボトムゲートトップコンタクト型、ボトムゲートボトムゲート型、トップゲートトップコンタクト型、またはトップゲートボトムコンタクト型のいずれの形態であってもよい。
[用途]
本実施形態により製造される半導体素子30は、例えば、TFT方式を用いる表示装置のTFTアレイ基材として用いることができる。このような表示装置としては、例えば、液晶表示装置、電気泳動表示装置、有機EL表示装置などが挙げられる。また、半導体素子は、温度センサーや圧力センサーなどに用いることもできる。
<半導体素子>
本実施形態の半導体素子30は、例えば、上述の半導体素子の製造方法により製造できるものである。そして、本実施形態の半導体素子30は、基材31、基材31に形成されたソース電極34およびドレイン電極35,35a、並びにソース電極34およびドレイン電極35,35aの間のチャネル領域に形成された半導体層36を有する配線部材2と、導電性材料および撥液剤を含み、ドレイン電極35,35a上にパターン状に形成され、ドレイン電極35,35aと導通し、ヴィアポストとして機能する導電性凸部3,3aと、樹脂組成物からなり、導電性凸部3,3aを有する絶縁層(パッシベーション層37など)と、導電性凸部3,3aと導通し、絶縁層(パッシベーション層37など)上に形成された中間電極35bまたは外部入出力電極38と、を備えるものである。
本実施形態の半導体素子30は、液晶ディスプレイ、テレビ、カーナビゲーション、携帯電話、ゲーム機、デジタルカメラ、パーソナルコンピュータ、プリンタなどの電子機器に使用できる。
<実施形態の変形>
本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良などは本発明に含まれるものである。
例えば、前記実施形態の積層配線部材の製造方法では、第1電極と第2電極との導通を図り、2層の配線電極を有する積層配線部材を製造したが、これに限定されない。3層以上の配線電極であっても、前記実施形態の積層配線部材の製造方法を適用できる。
次に、本発明を実施例および比較例によりさらに詳細に説明するが、本発明はこれらの例によってなんら限定されるものではない。
[実施例1]
基材として、ガラス(Corning社製のEagle XG、大きさ:40mm×40mm、厚み:0.7mm)を準備した。上記基材の表面にスピンコート法により、導体組成物インク(銀ナノコロイド(平均粒子径:40nm)と2,3,5,6−テトラフルオロ−4−(トリフルオロメチル)ベンゼンチオールと溶媒(水とエチレングリコールと1,3-プロパンジオールとグリセリンの混合溶媒)を、質量比39.7:0.8:59.5の割合で混ぜたもの)を成膜し、180℃30分間焼成し固化膜を形成した。その固化膜の表面エネルギーを測定したところ、48.3mN/mとなった。
[実施例2]
基材として、ガラス(Corning社製のEagle XG、大きさ:40mm×40mm、厚み:0.7mm)を準備した。上記基材の表面に真空蒸着法で金の薄膜を成膜した。金の薄膜の厚みを段差計(KLA−Tencor P−15)で測定した結果50nmであった。
上述の金電極上に、実施例1で用いた導体組成物インクを、インクジェット印刷法により同位置に繰り返し吐出し、180℃で30分間焼成することにより、撥液性を有する導電性凸部を形成した。この導電性凸部は、直径30μmの径で、高さ5.5μmであった。
樹脂組成物の調製のために、Poly(methyl methacrylate)(PMMA、シグマアルドリッチ445746)を、1−Methoxy−2−propyl acetate(関東化学)に5質量%で溶解させた。この樹脂組成物の表面張力を高精度表面張力計(協和界面科学社 DY−700)で測定すると25℃において29.4mN/mであった。また、上記樹脂組成物の粘度をデジタル粘度計(英弘精機株式会社
DV−E)で測定した結果、25℃において113mPa・sであった。
導電性凸部を形成した上記基材の表面に上述の樹脂組成物をアプリケーター(PI−1210自動塗工装置)を用いて塗布した後、130℃のホットプレート(アズワン EC−1200NP)上で5分乾燥させ、PMMAによる絶縁層を形成した。絶縁層表面を顕微鏡(オリンパス社 MX61)で観察すると、上述の導電性凸部上の絶縁層は開孔を示していた。
また、上述した金電極と直交するように、真空蒸着法で金の薄膜を50nmの厚さで成膜した。そして、下部の金電極と、上部の金電極の電気的接続を確認したところ、導通を確認できた。
以上より、導電性凸部により絶縁層が貫かれ、開孔しており、導電性凸部がヴィアポストとして機能することが確認された。
[実施例3]
基材として、ガラス(Corning社製のEagle XG、大きさ:40mm×40mm、厚み:0.7mm)を準備した。上記基材の表面にスピンコート法により、導体組成物インク(銀ナノコロイド(平均粒子径:40nm)と2,3,5,6−テトラフルオロ−4−(トリフルオロメチル)ベンゼンチオールと溶媒(水とエチレングリコールと1,3-プロパンジオールとグリセリンの混合溶媒)を、質量比39.4:1.5:59.1の割合で混ぜたもの)を成膜し、180℃30分間焼成し固化膜を形成した。その固化膜の表面エネルギーを測定したところ、43.8mN/mとなった。
[実施例4]
基材として、ガラス(Corning社製のEagle XG、大きさ:40mm×40mm、厚み:0.7mm)を準備した。上記基材の表面に真空蒸着法で50nmの金の薄膜を成膜した。上述の金電極上に、実施例3で用いた導体組成物インクを、インクジェット印刷法により繰り返し吐出し、180℃で30分間焼成することにより、撥液性を有する導電性凸部を形成した。この導電性凸部は、直径26μmの径で、高さ5μmであった。
フッ素系樹脂組成物として、サイトップ(CTL−809M、旭硝子社製)を用いた。サイトップの表面張力を高精度表面張力計で測定すると25℃において19mN/mであった。また、上記フッ素系樹脂組成物の粘度をデジタル粘度計(東機産業株式会社 TV−35)で測定した結果、25℃において311mPa・sであった。なお、サイトップは、フッ素系溶媒にて適宜希釈を行ってもよい。
導電性凸部を形成した上記基材の表面に上述のフッ素系樹脂組成物をスピンコーター(MS−A15 ミカサ株式会社)を用いて500rpmで5秒回転させ、続けて4000rpmで30秒回転させ塗布した後、180℃のホットプレート上で30分乾燥させ、サイトップによるフッ素系絶縁層を形成した。フッ素系絶縁層表面を顕微鏡で観察すると、上述の導電性凸部を中心にフッ素系絶縁層は直径12.5μmの開孔を示しており、導電性凸部の表面は露出していた。フッ素系絶縁層の膜厚を段差計で測定した結果400nmであった。また導電性凸部を含む領域を同じく段差計で測定すると、導電性凸部の表面はフッ素系絶縁層の表面から4.6μm上方に位置しており、双方の高さに応じた段差が形成されていた。
また、上述した金電極と直交するように、真空蒸着法で金の薄膜を50nmの厚さで成膜した。そして、下部の金電極と、上部の金電極の電気的接続を確認したところ、導通を確認できた。
以上より、導電性凸部によりフッ素系絶縁層が貫かれ、開孔しており、導電性凸部がヴィアポストとして機能することが確認された。
[比較例1]
基材として、ガラス(Corning社製のEagle XG、大きさ:40mm×40mm、厚み:0.7mm)を準備した。上記基材の表面にスピンコート法により、市販の銀ナノインク(シグマアルドリッチ736465−100G)を成膜し、180℃30分間焼成し固化膜を形成した。その固化膜の表面エネルギーを測定したところ、90.9mN/mとなった。
[比較例2]
基材として、ガラス(Corning社製のEagle XG、大きさ:40mm×40mm、厚み:0.7mm)を準備した。上記基材の表面に真空蒸着法で金の薄膜を成膜した。金の薄膜の厚みを段差計で測定した結果50nmであった。上述の金電極上に、インクジェット印刷法により、市販の銀ナノインク(シグマアルドリッチ736465−100G)を印刷し、180℃で30分間焼成することにより、導電性凸部を形成した。この導電性凸部は、直径50μmの径で、高さ520nmであった。
上記基材の表面に実施例1と同様にしてサイトップによるフッ素系絶縁層を形成した。顕微鏡観察と段差測定による評価を行ったが導電性凸部の表面はフッ素系絶縁層で被覆されており開孔は確認されなかった。
[実施例5]
以下の手順でトップゲートボトムコンタクト型の有機薄膜トランジスタを作製した。
基材として、実施例1のガラスを準備した。上記基材の表面にソース電極およびドレイン電極のパターンで開孔を持つメタルマスクを固定し、真空蒸着法で金の薄膜を成膜した。金の薄膜の厚みを実施例1と同じく測定すると100nmであった。このソース電極およびドレイン電極上にインクジェット印刷法によりRegioregular poly(3−hexylthiophene−2,5−diyl)(P3HT、シグマアルドリッチ698989)をDecahydronaphthalene(和光純薬工業)に1wt%で溶解させた有機半導体インクを塗布し、150℃のホットプレート上で10分間乾燥させた。
上述のソース電極およびドレイン電極においてトランジスタの動作には関わらない箇所に実施例4と同様にして撥液性を有する導電性凸部を形成した。次いで実施例4と同様にしてサイトップを塗布、乾燥することで厚み0.4μmのゲート絶縁層を形成した。ゲート絶縁層の表面には撥液性を有する導電性凸部の効果によってヴィアポストが形成されていることを顕微鏡観察から確認した。ソース電極およびドレイン電極それぞれに形成されたヴィアポストに重なる引き出し線のパターンの開孔を持つメタルマスクを基材に固定し、真空蒸着法で金を100nm蒸着し、ゲート絶縁層の下方にあるソース電極およびドレイン電極からの引き出し線を基材上に形成した。
上述の基材の表面にゲート電極パターンの開孔を持つメタルマスクを固定し、真空蒸着法でアルミニウムを200nm蒸着し、トップゲートボトムコンタクト型の有機薄膜トランジスタを作製した。
ヴィアポストを経由してソース電極およびドレイン電極に接続させた引き出し線に、それぞれ測定用のプローブを接触させ、半導体パラメーターアナライザー(アジレント社B1500A)を用いてトランジスタ特性を測定した。作製したトランジスタはソース電極およびドレイン電極間の電位差に応じて電流値が増大し、ゲート電圧がそれを制御可能な正常の動作を示した。
以上より、導電性凸部によりフッ素系絶縁層が貫かれ、開孔しており、層間導通が図れることが確認された。つまり、フッ素系絶縁層のヴィアポストを簡単な方法で形成することが可能であることが確認された。
1…積層配線部材
2…配線部材
21…基材
22…第1電極
3,3a,3b…導電性凸部
4…絶縁層
4A…樹脂組成物の塗膜
6…第2電極
30…半導体素子
31…基材
32…ゲート電極
33…ゲート絶縁層
34…ソース電極
35,35a…ドレイン電極
35b…中間電極
36…半導体層
37…パッシベーション層
38…外部入出力電極

Claims (21)

  1. 基材および前記基材上に形成された第1電極を有する配線部材と、
    導電性材料および撥液剤を含み、前記第1電極上に形成され、前記第1電極と導通し、ヴィアポストとして機能する、前記導電性材料が金属粒子であり、前記撥液剤が自己組織化単分子膜を形成するフッ素含有化合物であり、表面エネルギーが30mN/mより大きく80mN/m以下である導電体からなる導電性凸部と、
    樹脂組成物からなり、前記導電性凸部を有する絶縁層と、
    前記導電性凸部と導通し、前記絶縁層上に形成された第2電極と、を備え、
    前記導電性凸部の高さが前記絶縁層の厚みよりも大きく、前記絶縁層から突出した前記導電性凸部の少なくとも一部が前記第2電極と導通している
    ことを特徴とする積層配線部材。
  2. 請求項1に記載の積層配線部材において、
    前記フッ素含有化合物が、フッ素含有チオール化合物である
    ことを特徴とする積層配線部材。
  3. 請求項1または請求項2に記載の積層配線部材において、
    前記導電体の表面に導電性材料および撥液剤が露出した
    ことを特徴とする積層配線部材。
  4. 請求項1から請求項3までのいずれか1項に記載の積層配線部材において、
    前記導電性凸部が、複数形成されている
    ことを特徴とする積層配線部材。
  5. 請求項1から請求項4までのいずれか1項に記載の積層配線部材において、
    前記導電性凸部の縦断面形状が、半円形状、半楕円形状、四角形状、中央に平坦部もしくは窪みを有している半円形状、中央に平坦部もしくは窪みを有している半楕円形状、および、中央に平坦部もしくは窪みを有している四角形状からなる群から選択される少なくとも1種である
    ことを特徴とする積層配線部材。
  6. 請求項1から請求項5までのいずれか1項に記載の積層配線部材において、
    前記樹脂組成物がフッ素系樹脂組成物である
    ことを特徴とする積層配線部材。
  7. 請求項1から請求項6までのいずれか1項に記載の積層配線部材において、
    前記導電性凸部の高さが、前記第1電極上における前記絶縁層の厚みに対して1倍を超え10倍以下である
    ことを特徴とする積層配線部材。
  8. 請求項1から請求項7までのいずれか1項に記載の積層配線部材において、
    前記導電性凸部の大きさが、10μm以上100μm以下である
    ことを特徴とする積層配線部材。
  9. 請求項1から請求項8までのいずれか1項に記載の積層配線部材において、
    前記導電性凸部のアスペクト比(高さ/大きさ)が、0.01以上0.5以下である
    ことを特徴とする積層配線部材。
  10. 基材および前記基材上に形成された第1電極を有する配線部材を準備し、導電性材料、撥液剤および溶媒を含む導体組成物インクを前記第1電極上に塗布して焼成することにより、前記第1電極と導通し、撥液性を有し、かつヴィアポストとして機能する、前記導電性材料が金属粒子であり、前記撥液剤が自己組織化単分子膜を形成するフッ素含有化合物であり、表面エネルギーが30mN/mより大きく80mN/m以下である導電体からなる導電性凸部を形成する第1工程と、
    前記導電性凸部が形成された前記配線部材上に樹脂組成物の塗膜を形成して硬化させることにより、前記導電性凸部を有する絶縁層を、前記導電性凸部の高さが前記絶縁層の厚みよりも大きくなるように、形成する第2工程と、
    前記絶縁層から突出した前記導電性凸部の少なくとも一部と導通するように、前記絶縁層上に第2電極を形成する第3工程と、を備える
    ことを特徴とする積層配線部材の製造方法。
  11. 請求項10に記載の積層配線部材の製造方法において、
    前記フッ素含有化合物が、フッ素含有チオール化合物である
    ことを特徴とする積層配線部材の製造方法。
  12. 請求項10または請求項11に記載の積層配線部材の製造方法において、
    前記第1工程における前記導体組成物インクの焼成温度は、120℃以上200℃以下である
    ことを特徴とする積層配線部材の製造方法。
  13. 請求項10から請求項12までのいずれか1項に記載の積層配線部材の製造方法において、
    前記樹脂組成物がフッ素系樹脂組成物である
    ことを特徴とする積層配線部材の製造方法。
  14. 請求項10から請求項13までのいずれか1項に記載の積層配線部材の製造方法において、
    前記第2工程では、前記導電性凸部の高さが、前記第1電極上における前記絶縁層の厚みに対して1倍を超え10倍以下となるように、前記絶縁層を形成する
    ことを特徴とする積層配線部材の製造方法。
  15. 請求項10から請求項14までのいずれか1項に記載の積層配線部材の製造方法において、
    前記第1工程では、前記導電性凸部の大きさが、10μm以上100μm以下となるように、前記導電性凸部を形成する
    ことを特徴とする積層配線部材の製造方法。
  16. 請求項10から請求項15までのいずれか1項に記載の積層配線部材の製造方法において、
    前記第1工程では、前記導電性凸部のアスペクト比(高さ/大きさ)が、0.01以上0.5以下となるように、前記導電性凸部を形成する
    ことを特徴とする積層配線部材の製造方法。
  17. 請求項10から請求項16までのいずれか1項に記載の積層配線部材の製造方法において、前記樹脂組成物の粘度が、25℃において、20mPa・s以上500mPa・s以下であることを特徴とする積層配線部材の製造方法。
  18. 請求項10から請求項17までのいずれか1項に記載の積層配線部材の製造方法において、前記樹脂組成物の表面張力が、20mN/m以上50mN/m以下である
    ことを特徴とする積層配線部材の製造方法。
  19. 請求項10から請求項18までのいずれか1項に記載の積層配線部材の製造方法に用いる導体組成物インクであって、
    導電性材料、撥液剤および溶媒を含み、前記導電性材料が金属粒子であり、前記撥液剤が自己組織化単分子膜を形成するフッ素含有チオール化合物であり、180℃で30分間加熱して得られる固化膜の表面エネルギーが30mN/mより大きく80mN/m以下である
    ことを特徴とする導体組成物インク。
  20. 請求項1から請求項9までのいずれか1項に記載の積層配線部材を備える半導体素子であって、
    前記第1電極がソース電極、ドレイン電極または中間電極であり、前記第2電極がゲート電極、中間電極または外部入出力電極であることを特徴とする半導体素子。
  21. 請求項1から請求項9までのいずれか1項に記載の積層配線部材を備えることを特徴とする電子機器。
JP2015247807A 2014-12-19 2015-12-18 導体組成物インク、積層配線部材、半導体素子および電子機器、並びに、積層配線部材の製造方法 Active JP6491086B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014257542 2014-12-19
JP2014257542 2014-12-19

Publications (2)

Publication Number Publication Date
JP2016119474A true JP2016119474A (ja) 2016-06-30
JP6491086B2 JP6491086B2 (ja) 2019-03-27

Family

ID=56126743

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015247807A Active JP6491086B2 (ja) 2014-12-19 2015-12-18 導体組成物インク、積層配線部材、半導体素子および電子機器、並びに、積層配線部材の製造方法

Country Status (6)

Country Link
US (1) US10026624B2 (ja)
JP (1) JP6491086B2 (ja)
KR (1) KR20170097026A (ja)
CN (1) CN107004637B (ja)
TW (1) TWI658536B (ja)
WO (1) WO2016098860A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023140115A1 (ja) * 2022-01-24 2023-07-27 東京応化工業株式会社 導電体表面用撥水剤、導電体表面の撥水化方法、導電体表面を有する領域を選択的に撥水化する方法、表面処理方法、及び基板表面の領域選択的製膜方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10717889B2 (en) * 2014-06-24 2020-07-21 Idemitsu Kosan Co., Ltd. Conductor composition ink, conductor, laminate, laminated wiring board and electronic equipment
CN106708319B (zh) * 2016-12-23 2019-12-20 上海天马微电子有限公司 一种触摸传感器及其制作方法、触摸显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216258A (ja) * 1993-01-15 1994-08-05 Toshiba Corp 半導体装置の製造方法
JP2002164635A (ja) * 2000-06-30 2002-06-07 Seiko Epson Corp 導電膜パターンの形成方法および電気光学装置、電子機器
JP2005101552A (ja) * 2003-08-15 2005-04-14 Semiconductor Energy Lab Co Ltd 配線の作製方法及び半導体装置の作製方法
WO2010010609A1 (ja) * 2008-07-22 2010-01-28 パイオニア株式会社 コンタクトホールの形成方法、及び回路基板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7202155B2 (en) 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
JP2006245238A (ja) 2005-03-02 2006-09-14 Canon Inc スルーホールの形成方法および電子回路の製造方法
JP5073194B2 (ja) 2005-03-14 2012-11-14 株式会社リコー フラットパネルディスプレイおよびその作製方法
JP5145687B2 (ja) 2006-10-25 2013-02-20 ソニー株式会社 デバイスの製造方法
JP2009010276A (ja) 2007-06-29 2009-01-15 C Uyemura & Co Ltd 配線基板の製造方法
KR100887391B1 (ko) 2007-08-31 2009-03-06 삼성전기주식회사 인쇄회로기판의 제조방법
GB0810039D0 (en) * 2008-06-03 2008-07-09 Univ Belfast Shape-formed product with tailored wettability
JP5330814B2 (ja) * 2008-11-26 2013-10-30 花王株式会社 インクジェット記録用水系インク
JP2011134879A (ja) 2009-12-24 2011-07-07 Seiko Epson Corp ビルドアップ基板の製造方法
KR20110098476A (ko) 2010-02-26 2011-09-01 삼성에스디아이 주식회사 소액체성막 형성제, 소액체성막 형성방법, 이를 이용한 미세배선 형성방법 및 이를 포함하는 인쇄회로기판
KR20110111174A (ko) * 2010-04-02 2011-10-10 주식회사 오이티 콜로이드 입자층의 전사 방법
JP2012186455A (ja) 2011-02-16 2012-09-27 Ricoh Co Ltd ホール形成方法、並びに該方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステム
JP2013120624A (ja) 2011-12-06 2013-06-17 Ricoh Co Ltd 導電性ペーストおよび導電性薄膜
JP2014106368A (ja) * 2012-11-27 2014-06-09 Fujifilm Corp エレクトロウェッティング表示用染料組成物及びエレクトロウェッティング表示装置
US10717889B2 (en) * 2014-06-24 2020-07-21 Idemitsu Kosan Co., Ltd. Conductor composition ink, conductor, laminate, laminated wiring board and electronic equipment

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216258A (ja) * 1993-01-15 1994-08-05 Toshiba Corp 半導体装置の製造方法
JP2002164635A (ja) * 2000-06-30 2002-06-07 Seiko Epson Corp 導電膜パターンの形成方法および電気光学装置、電子機器
JP2005101552A (ja) * 2003-08-15 2005-04-14 Semiconductor Energy Lab Co Ltd 配線の作製方法及び半導体装置の作製方法
WO2010010609A1 (ja) * 2008-07-22 2010-01-28 パイオニア株式会社 コンタクトホールの形成方法、及び回路基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023140115A1 (ja) * 2022-01-24 2023-07-27 東京応化工業株式会社 導電体表面用撥水剤、導電体表面の撥水化方法、導電体表面を有する領域を選択的に撥水化する方法、表面処理方法、及び基板表面の領域選択的製膜方法

Also Published As

Publication number Publication date
US10026624B2 (en) 2018-07-17
US20170358461A1 (en) 2017-12-14
TWI658536B (zh) 2019-05-01
WO2016098860A1 (ja) 2016-06-23
JP6491086B2 (ja) 2019-03-27
TW201633458A (zh) 2016-09-16
KR20170097026A (ko) 2017-08-25
CN107004637B (zh) 2018-12-25
CN107004637A (zh) 2017-08-01

Similar Documents

Publication Publication Date Title
KR101282534B1 (ko) 적층 구조체, 전자 소자, 및 표시 장치
US8598570B2 (en) Organic transistor array, display device and method of fabricating display device
JP5256676B2 (ja) 有機半導体素子、有機半導体素子の製造方法、有機トランジスタアレイ、およびディスプレイ
JP2006352083A (ja) 有機薄膜トランジスタ及びアクティブマトリックス表示装置
JP5168845B2 (ja) 積層構造体、積層構造体を用いた電子素子、これらの製造方法、電子素子アレイ及び表示装置
JP6115008B2 (ja) 配線部材、および、電子素子の製造方法と、それを用いた配線部材、積層配線、電子素子、電子素子アレイ及び表示装置。
JP6491086B2 (ja) 導体組成物インク、積層配線部材、半導体素子および電子機器、並びに、積層配線部材の製造方法
JP2010212587A (ja) 有機薄膜トランジスタ、有機薄膜トランジスタの製造方法、有機薄膜トランジスタアレイ及び表示装置
KR20100038215A (ko) 유기 트랜지스터, 유기 트랜지스터 어레이 및 디스플레이 장치
CN106459640B (zh) 导体组合物油墨、导体、层叠体、层叠布线基板及电子设备
JP2009087996A (ja) 有機半導体素子、有機半導体素子の製造方法、有機トランジスタアレイ、およびディスプレイ
JP6002817B2 (ja) 積層配線部材の製造方法、半導体素子の製造方法、積層配線部材および半導体素子
JP5449736B2 (ja) ボトムゲート型有機薄膜トランジスタ及びその製造方法
JP6877345B2 (ja) 導体とその製造方法、及びそれを用いた積層回路及び積層配線部材
JP2017157835A (ja) 積層配線部材、積層配線部材の製造方法、半導体素子及び電子機器
JP2017163085A (ja) 接合体の製造方法
JP5181586B2 (ja) 有機半導体素子、有機半導体素子の製造方法、有機トランジスタアレイ、およびディスプレイ
JP5103982B2 (ja) 有機半導体素子の製造方法
JP2016103620A (ja) 積層配線部材、半導体素子およびこれらの製造方法、並びに電子機器
JP6612690B2 (ja) 積層配線部材、積層配線部材の製造方法、薄膜トランジスタ及び電子機器
JP5205894B2 (ja) 有機半導体素子、有機半導体素子の製造方法、有機トランジスタアレイ、およびディスプレイ
JP2008109116A (ja) 有機半導体素子、有機半導体素子の製造方法、有機トランジスタアレイ、およびディスプレイ
TW201539488A (zh) 功能性元件之製造方法及功能性元件
JP2017199724A (ja) 積層体の製造方法
JP2016018854A (ja) 有機半導体素子の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181211

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190228

R150 Certificate of patent or registration of utility model

Ref document number: 6491086

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150