TWI658536B - 導體組合物墨水、積層佈線構件、半導體元件及電子機器、以及積層佈線構件之製造方法 - Google Patents

導體組合物墨水、積層佈線構件、半導體元件及電子機器、以及積層佈線構件之製造方法 Download PDF

Info

Publication number
TWI658536B
TWI658536B TW104142820A TW104142820A TWI658536B TW I658536 B TWI658536 B TW I658536B TW 104142820 A TW104142820 A TW 104142820A TW 104142820 A TW104142820 A TW 104142820A TW I658536 B TWI658536 B TW I658536B
Authority
TW
Taiwan
Prior art keywords
conductive
electrode
wiring member
convex portion
insulating layer
Prior art date
Application number
TW104142820A
Other languages
English (en)
Other versions
TW201633458A (zh
Inventor
Naoki Kurihara
栗原直樹
Original Assignee
Idemitsu Kosan Co., Ltd.
日本商出光興產股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Idemitsu Kosan Co., Ltd., 日本商出光興產股份有限公司 filed Critical Idemitsu Kosan Co., Ltd.
Publication of TW201633458A publication Critical patent/TW201633458A/zh
Application granted granted Critical
Publication of TWI658536B publication Critical patent/TWI658536B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09DCOATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D11/00Inks
    • C09D11/52Electrically conductive inks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • H01L29/458Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/80Constructional details
    • H10K10/88Passivation; Containers; Encapsulations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/131Interconnections, e.g. wiring lines or terminals
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10Deposition of organic active material
    • H10K71/12Deposition of organic active material using liquid deposition, e.g. spin coating
    • H10K71/13Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing
    • H10K71/135Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing using ink-jet printing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • H01L2224/02317Manufacturing methods of the redistribution layers by local deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02333Structure of the redistribution layers being a bump
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0235Shape of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02381Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40Organic transistors
    • H10K10/46Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462Insulated gate field-effect transistors [IGFETs]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/126Shielding, e.g. light-blocking means over the TFTs

Abstract

本發明之導電體之特徵在於:其係積層佈線構件(1)中之導電性凸部(3),包含導電性材料及撥液劑,上述導電性材料為金屬粒子,上述撥液劑為形成自組織化單分子膜之含氟化合物,且該導電體之表面能大於30mN/m且為80mN/m以下。本發明之導電體例如為積層佈線構件(1)中之導電性凸部(3),發揮作為積層佈線構件(1)中之通孔柱之功能。

Description

導體組合物墨水、積層佈線構件、半導體元件及電子機器、以及積層佈線構件之製造方法
本發明係關於一種導體組合物墨水、積層佈線構件、半導體元件及電子機器、以及積層佈線構件之製造方法。
介隔包含樹脂之絕緣層而配置有兩個電極之積層佈線構件例如用於半導體電晶體等半導體元件或靜電電容式之觸控面板感測器或者軟性印刷基板(FPC)之類的印刷基板等各種器件。於此種積層佈線構件中,通常採用於絕緣層設置接觸孔且於該接觸孔內將兩電極連接之構成。
作為設置有接觸孔之絕緣層之形成方法,自先前以來一直使用將形成於基板上整面之絕緣膜藉由光微影法或蝕刻法等方法去除絕緣膜之一部分之方法。尤其是於半導體電晶體之半導體層使用有機半導體之有機薄膜電晶體之情形時,多數情況下半導體層缺乏對有機溶劑之耐受性,而需要於上部形成作為鈍化層之絕緣膜。又,於使用稠五苯等低分子有機半導體之情形時,尤其缺乏對有機溶劑之耐受性。作為此種情形時之鈍化層,研究有利用以Cytop為代表之氟系絕緣膜。但是,氟系絕緣膜用墨水由於表面張力較小,故而難以藉由噴墨法(IJ)或版印刷等方法進行圖案化。因此,必須採用如下方法:藉由旋轉塗佈法等於基板上整面形成氟系絕緣膜後,藉由光微影法或蝕刻法等方法去除氟系絕緣膜之一部分。
為了解決此種問題,例如於文獻1(日本專利特開2006-245238號公報)中提出有如下通孔之形成方法:於導電層上配置成為核之材料,於其上積層膜後,將上述膜之核或核之附近部分去除而形成孔。又,於文獻2(日本專利特開2012-186455號公報)中提出有如下方法:於基材上形成能夠去除之柱,於形成有柱之基材上形成絕緣層後,將柱去除,藉此於絕緣層形成接觸孔。
然而,該等方法中亦需要將核或柱去除之步驟,亦擔憂於接觸孔內殘留核或柱等之殘渣。又,於文獻2之方法中,由於形成柱時利用靜電吸引型液滴噴出法,故而有步驟需要時間而生產性成為問題之可能性。
於文獻3(日本專利特開2006-295116號公報)中提出有如下方法:於形成通孔柱後,使用具有略大於通孔柱之頭部之非噴出區域之網版形成層間絕緣膜。然而,由於使用網版印刷,故而有難以進行通孔柱之微細化,且層間絕緣膜之材料亦限制於可應用網版印刷者等問題。
於文獻4(日本專利特開2008-108857號公報)中提出有如下方法:於設置於基板上之佈線圖案上,藉由噴墨法以端部較中央部突出之形狀直接形成通孔。然而,該方法中,有由於使用導電部突出之周緣部,故而隨著所形成之導電部變小而變得無法獲得有效之導電面積,或者難以於全部之通孔中完全再現通孔形狀等問題。
本發明之目的在於提供一種能夠以簡單之方法形成絕緣層之通孔柱之積層佈線構件之製造方法、以及導體組合物墨水、積層佈線構件、半導體元件及電子機器。
根據本發明之一態樣,提供一種積層佈線構件,其具備:佈線構件,其具有基材及形成於上述基材上之第1電極;導電性凸部,其包含導電體,該導電體包含導電性材料及撥液劑,形成於上述第1電 極上而與上述第1電極導通,發揮作為通孔柱之功能,上述導電性材料為金屬粒子,上述撥液劑為形成自組織化單分子膜之含氟化合物,且該導電體之表面能大於30mN/m且為80mN/m以下;絕緣層,其包含樹脂組合物且具有上述導電性凸部;及第2電極,其與上述導電性凸部導通且形成於上述絕緣層上;且上述導電性凸部之高度大於上述絕緣層之厚度,自上述絕緣層突出之上述導電性凸部之至少一部分與上述第2電極導通。
根據本發明之一態樣,提供一種積層佈線構件之製造方法,其包括:第1步驟,其係準備具有基材及形成於上述基材上之第1電極之佈線構件,將包含導電性材料、撥液劑及溶劑之導體組合物墨水塗佈於上述第1電極上並進行焙燒,藉此形成包含導電體之導電性凸部,該導電體與上述第1電極導通,具有撥液性,且發揮作為通孔柱之功能,上述導電性材料為金屬粒子,上述撥液劑為形成自組織化單分子膜之含氟化合物,且該導電體之表面能大於30mN/m且為80mN/m以下;第2步驟,其係於形成有上述導電性凸部之上述佈線構件上形成樹脂組合物之塗膜並使其硬化,藉此以上述導電性凸部之高度大於上述絕緣層之厚度之方式形成具有上述導電性凸部之絕緣層;及第3步驟,其係以與自上述絕緣層突出之上述導電性凸部之至少一部分導通之方式,於上述絕緣層上形成第2電極。
根據本發明之一態樣,提供一種導體組合物墨水,其特徵在於:其係用於上述之本發明之一態樣之積層佈線構件之製造方法者,且包含導電性材料、撥液劑及溶劑,上述導電性材料為金屬粒子,上述撥液劑為形成自組織化單分子膜之含氟硫醇化合物,且該導體組合物墨水以180℃加熱30分鐘而獲得之固化膜之表面能大於30mN/m且為80mN/m以下。
根據本發明之一態樣,提供一種半導體元件,其特徵在於:其 係具備上述之本發明之一態樣之積層佈線構件者,且上述第1電極為源極電極、汲極電極或中間電極,上述第2電極為閘極電極、中間電極或外部輸入輸出電極。
根據本發明之一態樣,提供一種電子機器,其具備上述之本發明之一態樣之積層佈線構件。
根據本發明,可提供一種能夠以簡單之方法形成絕緣層之通孔柱之積層佈線構件之製造方法、以及導體組合物墨水、積層佈線構件、半導體元件及電子機器。
1‧‧‧積層佈線構件
2‧‧‧佈線構件
3‧‧‧導電性凸部
3a‧‧‧導電性凸部
3b‧‧‧導電性凸部
3A‧‧‧附著物
4‧‧‧絕緣層
4A‧‧‧塗膜
6‧‧‧第2電極
21‧‧‧基材
22‧‧‧第1電極
22a‧‧‧其他電極
30‧‧‧半導體元件
31‧‧‧基材
32‧‧‧閘極電極
33‧‧‧閘極絕緣層
34‧‧‧源極電極
35‧‧‧汲極電極
35a‧‧‧汲極電極
35b‧‧‧中間電極
36‧‧‧半導體層
37‧‧‧鈍化層
38‧‧‧外部輸入輸出電極
39‧‧‧遮光層
u‧‧‧距離
x‧‧‧高度
y‧‧‧厚度
圖1A係表示本實施形態之積層佈線構件之製造方法的步驟圖。
圖1B係表示本實施形態之積層佈線構件之製造方法的步驟圖。
圖1C係表示本實施形態之積層佈線構件之製造方法的步驟圖。
圖1D係表示本實施形態之積層佈線構件之製造方法的步驟圖。
圖1E係表示本實施形態之積層佈線構件之製造方法的步驟圖。
圖2A係對本實施形態中之導體組合物墨水及塗佈位置進行說明的說明圖。
圖2B係對本實施形態中之導體組合物墨水及塗佈位置進行說明的說明圖。
圖3A係對本實施形態中之導電性凸部之縱截面形狀進行說明的說明圖。
圖3B係對本實施形態中之導電性凸部之縱截面形狀進行說明的說明圖。
圖3C係對本實施形態中之導電性凸部之縱截面形狀進行說明的說明圖。
圖4係對本實施形態中之導電性凸部進行說明的說明圖。
圖5A係對本實施形態中之絕緣層進行說明的說明圖。
圖5B係對本實施形態中之絕緣層進行說明的說明圖。
圖6A係表示本實施形態之半導體元件之製造方法的步驟圖。
圖6B係表示本實施形態之半導體元件之製造方法的步驟圖。
圖6C係表示本實施形態之半導體元件之製造方法的步驟圖。
圖6D係表示本實施形態之半導體元件之製造方法的步驟圖。
圖7A係表示本實施形態之半導體元件之製造方法之其他例的步驟圖。
圖7B係表示本實施形態之半導體元件之製造方法之其他例的步驟圖。
圖7C係表示本實施形態之半導體元件之製造方法之其他例的步驟圖。
圖8A係表示本實施形態之半導體元件之製造方法之其他例的步驟圖。
圖8B係表示本實施形態之半導體元件之製造方法之其他例的步驟圖。
圖8C係表示本實施形態之半導體元件之製造方法之其他例的步驟圖。
圖8D係表示本實施形態之半導體元件之製造方法之其他例的步驟圖。
圖8E係表示本實施形態之半導體元件之製造方法之其他例的步驟圖。
圖9係表示藉由本實施形態所製造之半導體元件的概略剖視圖。
以下,一面參照圖式等一面對作為本發明之較佳實施形態之一的一實施形態進行詳細說明。再者,各圖中,為了使本發明之內容易於理解而誇張地表示各構成之形狀等。
又,關於以下所述之實施形態,由於為本發明之較佳具體例,故而附有技術上較佳之各種限定,但只要於以下之說明中無旨在特別限定本發明之記載,則本發明之範圍並不限於該等態樣。
<積層佈線構件之製造方法>
首先,對本實施形態之積層佈線構件之製造方法進行說明。
本實施形態之積層佈線構件之製造方法為包括以下說明之第1步驟(導電性凸部形成步驟)、第2步驟(絕緣層形成步驟)、及第3步驟(第2電極形成步驟)之方法。
圖1A~圖1E係表示本實施形態之積層佈線構件之製造方法的步驟圖。
於本實施形態之積層佈線構件之製造方法中,首先,如圖1A所示,準備具有基材21及形成於基材21上之第1電極22之佈線構件2。其次,將包含導電性材料、撥液劑及溶劑之導體組合物墨水呈圖案狀地塗佈於第1電極22上並進行焙燒,藉此如圖1B所示,形成與第1電極22導通且具有撥液性之導電性凸部3(導電性凸部形成步驟)。其次,如圖1C所示,於形成有導電性凸部3之佈線構件2上形成樹脂組合物之塗膜4A。其次,藉由使樹脂組合物之塗膜4A硬化,而如圖1D所示,導電性凸部3發揮作為通孔柱之功能,於導電性凸部3以外之部分形成絕緣層4(絕緣層形成步驟)。其次,如圖1E所示,以與發揮作為通孔柱之功能之導電性凸部3導通之方式,於絕緣層4上形成第2電極6(第2電極形成步驟)。藉由以上步驟而可製造積層佈線構件1。
根據本實施形態,藉由具備形成具有撥液性之導電性凸部3之導電性凸部形成步驟及形成絕緣層4之絕緣層形成步驟,能夠以簡單之方法形成具有通孔柱之絕緣層。
更具體而言,於本實施形態中,由於可藉由導電性凸部形成步驟而形成具有撥液性之導電性凸部3,故而於絕緣層形成步驟中於佈 線構件2上塗佈樹脂組合物之情形時,於導電性凸部3之表面可撥開樹脂組合物。因此,可以不覆蓋導電性凸部3之方式形成樹脂組合物之塗膜4A,藉由使該塗膜4A硬化,可形成具有發揮作為通孔柱之功能之導電性凸部3之絕緣層4。
因此,於本實施形態中,可利用比使用光微影法等之先前之方法更簡便之方法形成具有通孔柱之絕緣層4。
又,作為以較少之步驟形成具有通孔柱之絕緣層之方法,例如亦研究有使用利用網版印刷法印刷具有接觸孔之絕緣層之方法,但絕緣層之薄膜化困難,且接觸孔之微細化困難。
此外,作為能夠將樹脂組合物圖案化之塗佈法,可列舉噴墨法或凹版膠印法(gravure offset print method)等,但於樹脂組合物之表面張力較小之情形時,無法進行良好之圖案化。
另一方面,於本實施形態中,無需將樹脂組合物之塗膜4A圖案化便可將樹脂組合物塗佈於佈線構件2上之整面,因此可形成平坦性良好之絕緣層4。
[第1步驟:導電性凸部形成步驟]
於導電性凸部形成步驟中,如圖1A所示,準備具有基材21及形成於基材21上之第1電極22之佈線構件2。然後,將包含導電性材料、撥液劑及溶劑之導體組合物墨水呈圖案狀地塗佈於第1電極22上並進行焙燒,藉此形成與第1電極22導通,具有撥液性,且發揮作為通孔柱之功能之導電性凸部3(參照圖1B)。
(佈線構件)
佈線構件2係具有基材21及第1電極22者。
基材21係支持第1電極22者。又,基材21通常係具有耐熱性者。作為基材21之耐熱性,只要為不會因積層佈線構件之製造步驟中之加熱而產生變形等之程度,則並無特別限定。
作為基材21,只要為具備特定之自持性者,則並無特別限定,可根據藉由本實施形態所製造之積層佈線構件1之用途等而使用具有任意功能之基材21。
作為基材21,可列舉玻璃基材等不具有可撓性之硬質基材、及包含塑膠樹脂之膜等具有可撓性之軟性基材。作為塑膠樹脂,例如可列舉:聚對苯二甲酸乙二酯(PET)、聚萘二甲酸乙二酯(PEN)、聚醚碸(PES)、聚醯亞胺(PI)、聚醚醚酮(PEEK)、聚碳酸酯(PC)、聚苯硫醚(PPS)及聚醚醯亞胺(PEI)等。
又,基材21可為單層亦可為積層體。於基材21為積層體之情形時,例如亦可具有形成於基材21上之包含硬化性樹脂之平坦化層等。又,亦可具有形成於基材21上之障壁層。
於基材21具有透明性之情形時,可見光區域之透過率較佳為80%以上。此處,透過率可藉由JIS K7361-1(塑膠-透明材料之全光透過率之試驗方法)而測定。
第1電極22係形成於基材21上者。第1電極22只要形成於基材21上即可,可直接形成於基材21上,亦可介隔其他層而形成於基材21上。再者,以下之說明中,有時將於佈線構件2中形成有第1電極22之構成之表面稱為絕緣層之形成面而進行說明。
又,第1電極22通常係呈圖案狀地形成於基材21上者。作為第1電極22之俯視形狀,可根據藉由本實施形態之製造方法所製造之積層佈線構件1之種類而適當選擇。作為第1電極22之俯視形狀,例如可列舉線形狀或用於電極焊墊之焊墊形狀等。
作為第1電極22所使用之材料,只要具有所需之導電性,則並無特別限定,例如可使用Ta、Ti、Al、Zr、Cr、Nb、Hf、Mo、Au、Ag、Pt、Cu、Mo-Ta合金、Ag合金、Cu合金、Al合金等金屬材料、或ITO(氧化銦錫)、IZO(氧化銦鋅)等透明導電性無機材料等導電性無 機材料、或PEDOT/PSS(聚乙二氧基噻吩/聚苯乙烯磺酸)等導電性有機材料。又,亦可使用包含導電性微粒子之導電性膏。再者,關於導電性微粒子,可適當選擇下述導體組合物墨水中所使用之導電性微粒子而使用。又,關於導電性膏所使用之其他成分,可設為與通常者相同,可適當選擇例如下述導體組合物墨水中所使用之溶劑、任意成分等而使用。
作為第1電極22之厚度,只要可具有所需之導電性,則並無特別限定,例如較佳為30nm以上且5000nm以下,更佳為50nm以上且2000nm以下,尤佳為200nm以上且2000nm以下。
其原因在於,若第1電極22之厚度過厚,則因第1電極22所致之階差變大,因此有難以良好地形成絕緣層之可能性。又,其原因在於,若第1電極22之厚度過薄,則有難以顯示良好之導電性之可能性。
於本實施形態中,「厚度」係指藉由通常之測定方法所獲得之厚度。作為厚度之測定方法,例如可列舉:藉由以觸針掃描表面檢測凹凸而算出厚度之觸針式方法、或對藉由穿透式電子顯微鏡(TEM)、掃描式電子顯微鏡(SEM)等獲得之觀察圖像進行測定之方法、基於分光反射光譜算出厚度之光學式方法等。再者,作為厚度,亦可使用成為對象之構成之複數個部位之厚度測定結果之平均值。
關於第1電極22之表面之潤濕性,只要可藉由呈圖案狀地塗佈或印刷導體組合物墨水而形成所需之導電性凸部,則並無特別限定。作為第1電極22之表面之潤濕性,例如第1電極22之表面與水之接觸角較佳為1°以上且95°以下,更佳為1°以上且90°以下,尤佳為20°以上且90°以下。
其原因在於,若上述接觸角過大,則自其後所形成之導電性凸部3之撥液性與潤濕性差變得無法形成。又,其原因在於,若上述接 觸角過小,則有導體組合物墨水變得容易潤濕擴散,於與第1電極22鄰接之其他電極等形成導電性凸部3而變得容易產生導通不良之可能性。
再者,「與水之接觸角」係指於25℃下與水之接觸角。
本實施形態中之上述接觸角例如可藉由如下方式而進行測定:向測定對象上滴加1微升之液體,自側面觀測所滴加之液滴之形狀,計測液滴與測定對象所成之角。本實施形態中之接觸角例如可使用井元製作所製造之接觸角測定裝置進行測定。又,本發明中之接觸角例如可使用協和界面科學製造之接觸角計DM-901進行測定。
作為第1電極22之形成方法,可設為與通常之電極之形成方法相同。具體而言,可列舉如下方法:於基材21上之整面形成導電層後,使用光微影法蝕刻成特定之圖案。又,作為於基材21上之整面形成導電層之方法,可列舉:真空蒸鍍法、濺鍍法、離子電鍍法等PVD(Physical Vapor Deposition,物理氣相沈積)法、CVD(Chemical Vapor Deposition,化學氣相沈積)法等。
又,作為第1電極22之形成方法,可藉由使用導電性膏之印刷方法而形成。作為印刷法,例如可列舉:噴墨法、網版印刷法、凹版膠印法、反轉膠印法等。
於本實施形態中,作為第1電極22之形成方法,較佳為採用使用印刷法之方法。其原因在於,藉由印刷法所形成之導電層與藉由蒸鍍法等所形成之導電層相比,容易調整導電層之表面之潤濕性,容易控制導電性凸部3之形狀。
佈線構件2只要具有上述基材21及第1電極22,則並無特別限定,可適當選擇追加必要之構成。例如佈線構件2亦可具有形成於基材21上之佈線構件用電極(未圖示)及以覆蓋佈線構件用電極(未圖示)之方式形成之佈線構件用絕緣層(未圖示)。該情形時,第1電極22形 成於佈線構件用絕緣層上。又,亦可於第1電極22之同一平面上形成第1電極22以外之其他電極。
關於佈線構件用電極及第1電極22以外之其他電極之俯視形狀,可根據藉由本實施形態所製造之積層佈線構件1之種類等而適當選擇。又,關於佈線構件用電極及第1電極22以外之其他電極之材料、厚度及形成方法,由於與第1電極22相同,故而此處之說明省略。
作為佈線構件用絕緣層之材料,只要具有絕緣性,則並無特別限定,例如可列舉:丙烯酸系樹脂、酚系樹脂、氟系樹脂、環氧系樹脂、Cardo系樹脂、乙烯基系樹脂、醯亞胺系樹脂、酚醛清漆系樹脂等有機材料、或SiO2、SiNx、Al2O3等無機材料。佈線構件用絕緣層之材料可為一種亦可為兩種以上。再者,作為佈線構件用絕緣層之材料,可使用下述絕緣層形成步驟中所使用之樹脂組合物。
關於佈線構件用絕緣層之厚度,可根據藉由本實施形態所製造之積層佈線構件1之用途等而適當選擇。
作為佈線構件用絕緣層之形成方法,可使用下述絕緣層4之形成方法。又,於佈線構件用絕緣層為無機材料之情形時,例如可採用CVD法等。
(導體組合物墨水)
本步驟中所使用之導體組合物墨水係包含導電性材料、撥液劑及溶劑者。
導電性材料係成為導電性凸部3表現導電性之起源者。導電性材料係可對導電性凸部3賦予所需之導電性者,具體而言為金屬粒子。
導電性材料亦可為溶劑中分散有金屬粒子之奈米膠體。
作為金屬粒子之金屬種,可列舉:銀、銅、水銀、錫、銦、鎳、鈀、鉑、及金等。再者,該等可單獨使用一種,亦可併用兩種以上。該等之中,就與上述撥液劑之親和性之觀點而言,尤佳為銀。
金屬粒子較佳為平均粒徑為10nm以上且1000nm以下。又,亦可包含直徑50nm以下之金屬奈米線。金屬粒子之平均粒徑可藉由穿透式電子顯微鏡(TEM)觀察進行測定。具體而言,可列舉如下方法:於包含50個左右之粒子之視野中,測定全部粒子之投影面積圓當量徑,並算出其平均值。
導電性材料之含量相對於導體組合物墨水總量較佳為15質量%以上且75質量%以下,更佳為20質量%以上且50質量%以下。若導電性材料之含量為上述範圍內,則可更高效率地形成導電性凸部。
撥液劑係對導電性凸部3賦予撥液性者。作為撥液劑,具體而言為形成自組織化單分子膜之含氟硫醇化合物。
於使用金屬粒子作為導電性材料之情形時,形成自組織化單分子膜之含氟硫醇化合物可確保導電性,並且對金屬粒子賦予撥液性。其結果為,由導體組合物墨水獲得之導電性凸部可兼顧導電性與撥液性。
再者,撥液劑並不限定於含氟硫醇化合物,只要為含有氟之組合物(含氟化合物)即可。作為此種含氟化合物,例如可列舉含氟二硫醚化合物。
作為形成自組織化單分子膜之含氟硫醇化合物,可列舉具有芳香環之含氟硫醇化合物、具有氟化部之烷烴硫醇等。該等之中,就金屬粒子之表面修飾性而言,較佳為選自由具有芳香環(較佳為苯環)之碳數6~20之範圍內之含氟硫醇所組成之群中之至少一種化合物。
作為具有芳香環之碳數6~20之範圍內之含氟硫醇,具體而言,可列舉:三氟甲基苯硫醇(例如4-三氟甲基苯硫醇、3-三氟甲基苯硫醇)、五氟苯硫醇、2,3,5,6-四氟苯硫醇、2,3,5,6-四氟-4-(三氟甲基)苯硫醇、2,3,5,6-四氟-4-巰基苯甲酸甲酯、3,5-雙三氟甲基苯硫醇、4-氟苯硫醇及11-(2,3,4,5,6-五氟苄氧基)-1-十一烷硫醇等。該等之中,就 撥液性之觀點而言,尤佳為三氟甲基苯硫醇、2,3,5,6-四氟-4-(三氟甲基)苯硫醇。
作為含氟二硫醚化合物,可列舉具有芳香環之含氟二硫醚化合物、具有包含氟化部之碳鏈之二硫醚化合物等。作為具有芳香環之含氟二硫醚化合物,具體而言,可列舉上述含氟硫醇化合物經二聚化而成之化合物,就撥液性之觀點而言,尤佳為三氟甲基苯硫醇或2,3,5,6-四氟-4-(三氟甲基)苯硫醇經二聚化而成之化合物。
撥液劑之含量相對於導體組合物墨水總量較佳為10質量%以下,更佳為5質量%以下。若撥液劑之含量為上述上限以下,則不會阻礙導體組合物墨水中之導電性材料之分散性。又,就由導體組合物墨水獲得之導電性凸部之撥液性之觀點而言,撥液劑之含量之下限較佳為0.1質量%以上。
溶劑係使導電性材料及撥液劑分散或溶解者。
作為溶劑,可列舉:水、醇系溶劑(單醇系溶劑、二醇系溶劑、多元醇系溶劑等)、烴系溶劑、酮系溶劑、酯系溶劑、醚系溶劑、乙二醇二甲醚系溶劑、鹵素系溶劑等。該等溶劑可單獨使用一種,亦可混合兩種以上而使用。該等之中,就印刷性之觀點而言,較佳為醇系溶劑。作為醇系溶劑,可列舉:異丙醇、己醇、庚醇、辛醇、壬醇、癸醇、十一烷醇、十二烷醇、十三烷醇、十四烷醇、十五烷醇、十六烷醇、環己醇、1-甲氧基-2-丙醇等。又,作為酮系溶劑,可列舉:環己酮、甲基異丁基酮等。
又,溶劑之表面張力較佳為於25℃下為40mN/m以上且65mN/m以下。若溶劑之表面張力為上述範圍內,則可使導體組合物墨水充分附著於基底。再者,表面張力可藉由懸滴法(pendant drop method)進行測定。
作為表面張力於25℃下為40mN/m以上且65mN/m以下之醇系溶 劑,可列舉:乙二醇、甘油、1,3-丙二醇等。該等之中,尤佳為1,3-丙二醇。
溶劑之含量相對於導體組合物墨水總量較佳為25質量%以上且85質量%以下,更佳為50質量%以上且80質量%以下。若溶劑之含量為上述範圍內,則可精確地塗佈導體組合物墨水。
本實施形態中之導體組合物墨水除上述各成分以外亦可包含任意成分。
作為各種任意成分,可列舉分散劑等。
該等任意成分相對於導體組合物墨水總量較佳為10質量%以下。
於本實施形態中之導體組合物墨水中,將該導體組合物墨水藉由旋轉塗佈於玻璃基板上成膜並以180℃焙燒30分鐘而成之固化膜之表面能必須大於30mN/m且為80mN/m以下。
再者,表面能係指根據利用各溶劑所測定之接觸角之值,並藉由基於北崎、畑之擴展之Fowkes式且利用幾何學平均法之解析(北崎寧昭、畑敏雄等人、日本接著協會志、第8卷(3)131-141頁(1972年))所求出之值。
作為調整旋轉塗佈導體組合物墨水並進行焙燒而成之固化膜之表面能之方法,可列舉調整撥液劑之種類或調配量等。
若固化膜之表面能小於上述下限值,則撥液劑之量變多,導體組合物墨水中之導電性材料發生凝聚,變得無法保持墨水狀態。又,若固化膜之表面能大於上述上限值,則撥液性降低,變得無法使絕緣層開孔。又,就相同之觀點而言,固化膜之表面能較佳為32mN/m以上且70mN/m以下,更佳為35mN/m以上且60mN/m以下,尤佳為40mN/m以上且50mN/m以下。
(導體組合物墨水之塗佈方法及焙燒方法)
於本步驟中,上述導體組合物墨水呈圖案狀地塗佈於第1電極22 上。
此處,所謂「將導體組合物墨水呈圖案狀地塗佈」,係指以於第1電極22上具有特定之俯視形狀之方式塗佈導體組合物墨水,且係指不包括於形成有第1電極22之佈線構件2上之整面塗佈導體組合物墨水之情形。
於本步驟中,只要可將導體組合物墨水塗佈於第1電極22上即可,可如圖2A所示,僅於第1電極22上塗佈導體組合物墨水而形成附著物3A,亦可如圖2B所示,於第1電極22上及其附近塗佈導體組合物墨水而形成附著物3A。該情形時,導體組合物墨水通常塗佈於第1電極22上,且以不與和上述第1電極22鄰接之其他電極22a導通之方式塗佈。於本實施形態中,更佳為將導體組合物墨水僅塗佈於第1電極22上。其原因在於,變得容易調整第1電極22之表面之潤濕性及導體組合物墨水之物性而調整導電性凸部3之形狀。
再者,圖2A、圖2B係對導體組合物墨水之塗佈位置進行說明之說明圖。
作為導體組合物墨水之塗佈方法,只要為可將導體組合物墨水呈特定之圖案狀地塗佈於第1電極22上之方法,則並無特別限定,例如可列舉:噴墨法、分注法、網版印刷法、凹版印刷法、凹版膠印法、反轉膠印法、凸版印刷法等。於本實施形態中,其中較佳為使用噴墨法。其原因在於,容易將導體組合物墨水塗佈於第1電極22上。
作為塗佈於第1電極22上之導體組合物墨水之焙燒方法,只要可將導體組合物墨水中所含之溶劑去除而使導體組合物墨水固化,則並無特別限定,則可使用通常之焙燒方法。具體而言,可使用加熱板等進行焙燒。
於本步驟中,亦可於焙燒前或焙燒中進行照射超音波等而促進撥液劑之移動之處理。
又,關於本步驟中之焙燒溫度及焙燒時間,可根據導體組合物墨水中所含之溶劑、撥液劑等之種類而適當調整。
作為本步驟中之焙燒溫度,只要為能夠將導體組合物墨水中所含之溶劑去除之溫度,則並無特別限定,較佳為100℃以上且220℃以下,更佳為120℃以上且200℃以下。其原因在於,於焙燒溫度過高之情形時,有導電性材料劣化而難以顯示所需之導電性之可能性。又,其原因在於,於焙燒溫度過低之情形時,有於導電性凸部殘存溶劑,由此導致於下述絕緣層形成步驟中於絕緣層混入雜質之可能性。
又,作為本步驟中之焙燒時間,只要為能夠將導體組合物墨水中所含之溶劑去除之時間,則並無特別限定,較佳為10分鐘以上且60分鐘以下,更佳為15分鐘以上且60分鐘以下,尤佳為30分鐘以上且60分鐘以下。其原因在於,於焙燒時間過短之情形時,難以使導體組合物墨水之撥液劑充分移動,因此有難以使導電性凸部3之撥液性成為良好者之可能性。又,其原因在於,於焙燒時間過長之情形時,有導電性材料等劣化而難以顯示所需之導電性之可能性。又,其原因在於,有生產性降低之可能性。
(導電性凸部)
藉由本步驟所形成之導電性凸部3係形成於第1電極22上者。導電性凸部3亦可形成複數個。又,導電性凸部3具有撥液性,且發揮作為通孔柱之功能。該導電性凸部3必須為包含上述導電性材料及上述撥液劑,並且表面能大於30mN/m且為80mN/m以下之導電體。又,於該導電體中,就表面能及導電性之觀點而言,較佳為於表面露出上述導電性材料及上述撥液劑。
此處,所謂「導電性凸部具有撥液性」,係指導電性凸部3之表面與水之接觸角大於第1電極22之表面與水之接觸角及基材21之表面與水之接觸角。
具體而言,係指導電性凸部3之表面與水之接觸角和第1電極22之表面與水之接觸角之差為5°以上,且指較佳為20°以上。其原因在於,若兩者之接觸角之差較小,則於形成有導電性凸部3之佈線構件2上塗佈樹脂組合物之情形時,有難以利用潤濕性之差撥開樹脂組合物之可能性。
又,作為上述接觸角之差之上限值,可根據導電性凸部3之材料、第1電極22之材料等而適當決定,並無特別限定,例如為100°左右。
又,係指導電性凸部3之表面與水之接觸角和基材21之表面與水之接觸角之差為5°以上,且指較佳為20°以上。其原因在於,若兩者之接觸角之差較小,則於形成有導電性凸部3之佈線構件2上塗佈樹脂組合物之情形時,有難以利用潤濕性之差撥開樹脂組合物之可能性。
又,作為上述接觸角之差之上限值,可根據導電性凸部3之材料、基材21之材料等而適當決定,並無特別限定,例如為100°左右。
關於導電性凸部3之形成位置,通常與上述導體組合物墨水之塗佈位置相同。
又,作為導電性凸部3之撥液性,只要可藉由撥開下述絕緣層形成步驟中所使用之樹脂組合物而使導電性凸部3發揮作為通孔柱之功能,則並無特別限定。作為導電性凸部3之表面與水之接觸角,較佳為90°以上,更佳為100°以上且120°以下。其原因在於,若上述接觸角過小,則有難以撥開塗佈於導電性凸部3上之樹脂組合物,難以形成通孔柱之可能性。
作為導電性凸部3之俯視形狀,只要可形成通孔柱,則並無特別限定,例如可列舉:圓形狀、橢圓形狀、四邊形狀、多邊形狀等。其中,較佳為導電性凸部3之俯視形狀為圓形狀、橢圓形狀。
作為導電性凸部3之縱截面形狀,可列舉:如圖3A所示之半圓形 狀、如圖3B所示之半橢圓形狀、未圖示之梯形狀、四邊形狀等。又,該等形狀亦可於中央具有平坦部或凹處。再者,於圖3C中,表示於半橢圓形狀之中央具有平坦部之形狀。
再者,圖3A~圖3C係對本實施形態中之導電性凸部3之縱截面形狀進行說明的說明圖。導電性凸部3之縱截面形狀係指相對於基材21垂直之方向之導電性凸部3之截面形狀。
作為導電性凸部3之大小,只要可形成能夠經由導電性凸部3使第1電極22及下述第2電極6導通之通孔柱,則並無特別限定,例如較佳為1μm以上且5000μm以下,更佳為5μm以上且1000μm以下,尤佳為10μm以上且100μm以下。其原因在於,於導電性凸部3過大之情形時,有藉由本實施形態所製造之積層佈線構件1之高精細化、高積體化變得困難之可能性。又,其原因在於,於導電性凸部3過小之情形時,有難以使導電性凸部3與下述第2電極6良好地導通之可能性。
再者,所謂「導電性凸部3之大小」,係指導電性凸部3之俯視形狀之大小,例如於俯視形狀為圓形狀之情形時係指直徑,於俯視形狀為四邊形狀之情形時係指一邊之寬度。又,於俯視形狀為長方形、橢圓形等具有短邊及長邊之形狀之情形時係指短邊之寬度。又,於俯視形狀為多邊形狀之情形時係指內接圓之直徑。
具體而言,導電性凸部3之大小係指圖4中以u表示之距離。
作為導電性凸部3之高度,只要可與下述第2電極6導通,則並無特別限定,較佳為10nm以上且10000nm以下,更佳為100nm以上且8000nm以下。其原因在於,於導電性凸部3之高度過高之情形時,有難以使藉由本實施形態所製造之積層佈線構件1之第2電極6側表面之平坦性成為良好者之可能性,且其原因在於,於導電性凸部3之高度過低之情形時,有難以使導電性凸部3顯示所需之導電性之可能性。
再者,所謂「導電性凸部3之高度」,係指於導電性凸部3之縱截
面形狀中與基材垂直之方向之距離成為最大之部分之值,且指下述圖5A、圖5B中以x表示之距離。
作為導電性凸部3之縱橫比(高度/大小),只要可形成通孔柱,則並無特別限定,較佳為0.001以上且1以下,更佳為0.01以上且0.8以下,尤佳為0.01以上且0.5以下。其原因在於,於導電性凸部3之縱橫比過大之情形時,有難以形成導電性凸部3本身之可能性、或變得容易於導電性凸部3產生破損等之可能性。又,其原因在於,於導電性凸部3之縱橫比過小之情形時,有難以使導電性凸部3顯示充分之導電性、撥液性之可能性。
[第2步驟:絕緣層形成步驟]
於絕緣層形成步驟中,如圖1C所示,於形成有導電性凸部3之佈線構件2上形成樹脂組合物之塗膜4A並使其硬化,藉此形成具有發揮作為通孔柱之功能之導電性凸部3之絕緣層4(參照圖1D)。
(樹脂組合物)
本步驟中所使用之樹脂組合物至少含有樹脂,且視需要含有聚合起始劑等其他成分。此處,所謂樹脂係包含單體或低聚物、以及聚合物之概念。
作為樹脂,例如可列舉:丙烯酸酯系、環氧系、聚酯系等之游離輻射硬化性樹脂、丙烯酸酯系、胺基甲酸酯系、環氧系、聚矽氧烷系等之熱硬化性樹脂。再者,所謂游離輻射,係指具有可使分子聚合而硬化之能量之電磁波或帶電粒子,例如可列舉:全部之紫外線(UV-A、UV-B、UV-C)、可見光線、γ射線、X射線、電子束等。
作為此種樹脂,其中較佳為熱硬化性樹脂。其原因在於,藉由使用熱硬化性樹脂,可使絕緣層4之絕緣性成為更良好者。
又,作為本步驟中所使用之樹脂組合物,亦可使用氟系樹脂組合物。所謂氟系樹脂組合物,至少含有氟系樹脂,且視需要含有聚合 起始劑等其他成分。
作為構成氟系樹脂組合物之樹脂,可列舉:添加有氟之聚醯亞胺、添加有氟之聚對二甲苯、聚苯乙烯、Cytop(註冊商標)、Teflon(註冊商標)、Teflon(註冊商標)AF、氟聚芳基醚等。又,作為代表例,可列舉Cytop(旭硝子公司製造),但並不限定於此。
作為此種樹脂,其中較佳為熱硬化性樹脂。其原因在於,藉由使用熱硬化性樹脂,可使絕緣層4之絕緣性成為更良好者。
樹脂組合物通常係含有溶劑者。作為樹脂組合物中所含有之溶劑,可根據導電性凸部3之撥液性、供絕緣層4形成之基底之潤濕性、黏度等而適當選擇,可設為與通常之樹脂組合物中所使用者相同。
又,於樹脂組合物為氟系樹脂組合物之情形時,通常係含有氟系溶劑者。其中,於使用氟系樹脂組合物作為鈍化層之情形時,必須選擇不會對基底之半導體層等對溶劑之耐受性較低之基底層造成損傷之氟系溶劑。
樹脂組合物亦可進而視需要含有聚合起始劑、光增感劑、抗氧化劑、聚合抑制劑、交聯劑、紅外線吸收劑、抗靜電劑、黏度調整劑、密接性改善劑等。
作為樹脂組合物之黏度,只要為具有特定之塗佈性且能夠藉由導電性凸部3之撥液性而撥開之程度,則並無特別限定。作為具體之樹脂組合物之黏度,較佳為於25℃下為1.0mPa.s以上且10000mPa.s以下,更佳為5mPa.s以上且1000mPa.s以下,尤佳為20mPa.s以上且500mPa.s以下。其原因在於,於樹脂組合物之黏度過低之情形時,變得難以形成樹脂組合物之塗膜4A,於樹脂組合物之黏度過高之情形時,有難以獲得表面之潤濕性之差之效果之可能性。
再者,關於黏度之測定方法,只要為可精度良好地測定黏度之方法,則並無特別限定,例如可列舉使用流變儀、B型黏度計、毛細 管式黏度計等黏度測定裝置之方法。又,作為黏度之測定方法,可使用數位黏度計(東機產業股份有限公司TV-35)。
作為樹脂組合物之表面張力,只要為具有特定之塗佈性且能夠藉由導電性凸部3之撥液性而撥開之程度,則並無特別限定。作為具體之樹脂組合物之表面張力,較佳為於25℃下為5mN/m以上且70mN/m以下,更佳為10mN/m以上且50mN/m以下。其原因在於,於樹脂組合物之表面張力過低之情形時,有變得不易撥開導電性凸部3上之樹脂組合物之傾向,於樹脂組合物之表面張力過高之情形時,有難以形成絕緣層4之可能性。
再者,關於表面張力之測定方法,只要為可精度良好地測定表面張力之方法,則並無特別限定,例如可列舉:Wilhelmy法(平板法)、懸滴法(pendant drop method)、Young-Laplace法、du Nouy法等。又,作為表面張力之測定方法,可使用高精度表面張力計(協和界面科學公司DY-700)。
(絕緣層之形成方法)
於本步驟中,絕緣層4係藉由將上述樹脂組合物塗佈於形成有導電性凸部3之佈線構件2上而形成。
作為塗佈方法,只要可形成具有所需之厚度之絕緣層4,則並無特別限定,可使用通常之塗佈法。具體而言,可列舉:狹縫式塗佈法、旋轉塗佈法、模頭塗佈法、輥式塗佈法、棒式塗佈法、LB(Langmuir-Blodgett,朗繆爾-布勞傑特)法、浸漬塗佈法、噴霧塗佈法、刮刀塗佈法、及澆鑄法等。於本實施形態中,其中較佳為使用旋轉塗佈法、及狹縫式塗佈法。其原因在於,可使絕緣層4之平坦性成為良好者。
又,關於樹脂組合物之塗膜4A之厚度,只要可形成具有發揮作為通孔柱之功能之導電性凸部3之絕緣層4,則並無特別限定,相較於 導電性凸部3之高度,樹脂組合物之塗膜4A之厚度可較大,亦可同等,亦可較小。
又,於樹脂組合物之塗膜4A之厚度厚於導電性凸部3之高度之情形時,塗膜4A亦可以覆蓋導電性凸部3之方式形成。藉由調整樹脂組合物之黏度及表面張力等,可使塗佈於導電性凸部3上之樹脂組合物隨著時間經過而彈撥開。
作為樹脂組合物之塗膜4A之硬化方法,可根據樹脂組合物之種類而適當選擇。又,由於可使用通常之硬化方法,故而此處之說明省略。
(絕緣層)
絕緣層4係為了使第1電極22與下述第2電極6絕緣而形成者。又,絕緣層4具有發揮作為通孔柱之功能之導電性凸部3。
關於絕緣層4之厚度,只要可使第1電極22及下述第2電極6絕緣,則並無特別限定。再者,如圖5A、圖5B所示,於將導電性凸部3之高度設為x、將第1電極22上之絕緣層4之厚度設為y之情形時,必須使導電性凸部3之高度x大於第1電極22上之絕緣層4之厚度y。於本實施形態中,如圖5A及圖5B所示,導電性凸部3之高度x大於第1電極22上之絕緣層4之厚度y。其原因在於,由於可於發揮作為通孔柱之功能之導電性凸部3上更確實地形成下述第2電極6,故而可使第1電極22及下述第2電極6良好地導通。
又,其原因在於,由於可使藉由本實施形態所製造之積層佈線構件1之形成有第2電極6之面成為更平坦者,故而可使積層佈線構件1與其他構成良好地積層而配置。
所謂「第1電極22上之絕緣層4之厚度」,係指自第1電極22之表面起之絕緣層之厚度方向之距離,且指圖5A、圖5B中以y表示之距離。
再者,圖5A、圖5B係對本實施形態中之絕緣層4進行說明的說明圖。
導電性凸部3之高度x較佳為相對於第1電極22上之絕緣層4之厚度y超過1倍且為10倍以下。其原因在於,藉由將x及y之比率設為上述範圍內,可使導電性凸部3及下述第2電極6更容易導通。
作為第1電極22上之絕緣層4之厚度y,只要具有保護半導體層等基底層之作用,則並無特別限定,可根據藉由本實施形態所製造之積層佈線構件1之用途而適當選擇,較佳為0.1μm以上且10μm以下,更佳為0.5μm以上且5μm以下。其原因在於,若絕緣層4之厚度過厚,則有難以使導電性凸部3發揮作為通孔柱之功能之可能性。又,其原因在於,若絕緣層4之厚度過薄,則有難以顯示充分之保護性之可能性。
藉由本步驟所形成之絕緣層4係具有發揮作為通孔柱之功能之導電性凸部3者。又,於此種絕緣層4中,導電性凸部3之一部分自絕緣層4突出。
又,於本步驟中,只要可形成至少一層之絕緣層4即可,亦可形成複數個絕緣層。
[第3步驟:第2電極形成步驟]
於第2電極形成步驟中,如圖1E所示,以與發揮作為通孔柱之功能之導電性凸部3導通之方式,於絕緣層4上形成第2電極6。該情形時,自絕緣層4突出之導電性凸部3之至少一部分與第2電極6接觸而導通。
作為第2電極6中所使用之材料,只要具有所需之導電性,則並無特別限定,可自上述第1電極22中所使用之材料中適當選擇。
第2電極6通常呈圖案狀地形成於絕緣層4上。作為第2電極6之俯視形狀,可根據藉由本實施形態之製造方法所製造之積層佈線構件1 之種類而適當選擇。
關於第2電極6之形成方法,由於可設為與上述第1電極22之形成方法相同,故而此處之說明省略。關於第2電極6之厚度,只要可獲得導電性凸部3及第1電極22之間之導通,則並無特別限定。其原因在於,若為絕緣層4之厚度與導電性凸部3之高度之差以下,則有難以獲得導通之情況。具體而言,較佳為30nm以上且5000nm以下,更佳為50nm以上且4000nm以下,尤佳為200nm以上且2000nm以下。
又,於本步驟中,亦可於第2電極6之形成前對導電性凸部3進行親水化處理。作為親水化處理,只要可抑制導電性凸部3之導電性之降低,且可減小導電性凸部3之表面與水之接觸角,則並無特別限定。例如可列舉使用氫電漿之親水化處理等。
[其他步驟]
本實施形態之積層佈線構件之製造方法只要具有上述各步驟,則並無特別限定,可適當選擇追加必要之構成。例如可列舉形成上述佈線構件2之步驟等。
[用途]
本實施形態之積層佈線構件之製造方法可應用於具有經由通孔柱使兩個電極導通之積層構造之器件之製造方法。具體而言,例如可應用於半導體元件、觸控面板感測器、RF-ID(Radio Frequency Identification,射頻識別)、有機電致發光元件、軟性印刷基板(FPC)等之製造方法。
<積層佈線構件>
本實施形態之積層佈線構件1例如係可藉由上述之積層佈線構件之製造方法所製造者。並且,本實施形態之積層佈線構件1具備:佈線構件2,其具有基材21及形成於基材21上之第1電極22;導電性凸部3,其包含導電性材料及撥液劑,呈圖案狀地形成於第1電極22上而與 第1電極22導通,發揮作為通孔柱之功能;絕緣層4,其包含樹脂組合物且具有導電性凸部3;及第2電極6,其與導電性凸部3導通且形成於絕緣層4上。
本實施形態之積層佈線構件1可用於液晶顯示器、電視、汽車導航、行動電話、遊戲機、數位相機、個人電腦、印表機等電子機器。
<半導體元件之製造方法>
其次,基於圖式對本實施形態之半導體元件之製造方法進行說明。
再者,本實施形態之半導體元件之製造方法中之步驟之一部分與上述之本實施形態之積層佈線構件之製造方法相同,因此將其詳細說明之一部分省略或簡化。
又,於以下之說明中,所謂「半導體電晶體」,係指具有源極電極、汲極電極、半導體層、及閘極電極之構成。
本實施形態之積層佈線構件之製造方法係包括如下步驟之方法:以下說明之第1步驟(導電性凸部形成步驟)、第2步驟(絕緣層形成步驟)、及第3步驟(電極形成步驟)。
圖6A~圖6D係表示本實施形態之半導體元件之製造方法的步驟圖。
於圖6A~圖6D中,對製造具有底部閘極底部接觸型之半導體電晶體之半導體元件之例進行說明。於本實施形態之半導體元件之製造方法中,首先,如圖6A所示,準備具有基材31、形成於基材31上之閘極電極32、以覆蓋閘極電極32之方式形成之閘極絕緣層33、形成於閘極絕緣層33上之源極電極34及汲極電極35、以及形成於源極電極34及汲極電極35之間之通道區域之半導體層36的佈線構件2。其次,將包含導電性材料、撥液劑及溶劑之導體組合物墨水呈圖案狀地塗佈於汲極電極35上並進行焙燒,藉此如圖6B所示,形成與汲極電極35導 通且具有撥液性之導電性凸部3(導電性凸部形成步驟)。其次,雖未圖示,但以覆蓋源極電極34、汲極電極35及半導體層36之方式形成樹脂組合物之塗膜並使其硬化,藉此如圖6C所示,形成鈍化層37作為具有發揮作為通孔柱之功能之導電性凸部3之絕緣層4(絕緣層形成步驟)。其次,如圖6D所示,以與發揮作為通孔柱之功能之導電性凸部3導通之方式,於鈍化層37上形成外部輸入輸出電極38(電極形成步驟)。藉由以上步驟而可製造半導體元件30。
又,圖7A~圖7C係表示本實施形態之半導體元件之製造方法之其他例的步驟圖。又,於圖7A~圖7C中,對製造具有底部閘極頂部接觸型之半導體電晶體之半導體元件之例進行說明。於該實施形態中之第2步驟(絕緣層形成步驟)中,亦可形成兩層以上之絕緣層,例如作為絕緣層,亦可如圖7A所示,以覆蓋源極電極34、汲極電極35及半導體層36之方式塗佈樹脂組合物而形成鈍化層37後,如圖7B所示,藉由於鈍化層37上形成遮光性樹脂組合物之塗膜並使其硬化而形成遮光層39。又,該情形時,藉由調整樹脂組合物及遮光性樹脂組合物之物性,可使用形成於汲極電極35上之導電性凸部3而形成發揮作為貫通鈍化層37及遮光層39之通孔柱之功能之導電性凸部3。
再者,關於圖7C,表示於遮光層39上形成外部輸入輸出電極38之步驟。
關於圖7A~圖7C中未說明之符號,由於可設為與圖6A~圖6D中所說明之內容相同,故而此處之說明省略。
圖8A~圖8E係表示本實施形態之半導體元件之製造方法之其他例的步驟圖。又,於圖8A~圖8E中,對製造具有頂部閘極底部接觸型之半導體電晶體之半導體元件之例進行說明。於該實施形態之半導體元件之製造方法中,首先,如圖8A所示,準備具有基材31、形成於基材31上之源極電極34及汲極電極35a、以及形成於源極電極34及 汲極電極35a之間之通道區域之半導體層36的佈線構件2。其次,將包含導電性材料、撥液劑及溶劑之導體組合物墨水呈圖案狀地塗佈於汲極電極35a上並進行焙燒,藉此如圖8B所示,形成與汲極電極35a導通且具有撥液性之導電性凸部3a(導電性凸部形成步驟)。其次,雖未圖示,但以覆蓋源極電極34、汲極電極35a及半導體層36之方式形成樹脂組合物之塗膜並使其硬化,藉此如圖8C所示,形成閘極絕緣層33作為具有發揮作為通孔柱之功能之導電性凸部3a之絕緣層(絕緣層形成步驟)。其次,如圖8D所示,於閘極絕緣層33上形成閘極電極32。又,此時,於形成閘極電極32之同時,以與發揮作為通孔柱之功能之導電性凸部3a導通之方式,於閘極絕緣層33上形成中間電極35b(電極形成步驟)。又,於該實施形態中,視需要於中間電極35b之形成後,再次將導體組合物墨水呈圖案狀地塗佈於中間電極35b上並進行焙燒,藉此如圖8E所示,形成與中間電極35b導通且具有撥液性之導電性凸部3b(導電性凸部形成步驟)。其後,以覆蓋閘極電極32及中間電極35b之方式塗佈樹脂組合物並使其硬化,藉此形成具有發揮作為通孔柱之功能之導電性凸部3b之鈍化層37(絕緣層形成步驟)。其次,以與發揮作為通孔柱之功能之導電性凸部3b導通之方式,於鈍化層37上形成外部輸入輸出電極38(電極形成步驟)。藉由以上步驟而可製造半導體元件30。
於本實施形態中,如圖9所示,於製造具有頂部閘極型之半導體電晶體之半導體元件30之情形時,亦可積層閘極絕緣層33及鈍化層37而形成為絕緣層。再者,關於包括絕緣層形成步驟之複數個形成絕緣層之步驟,由於可設為與上述之圖7A~圖7C中所說明之內容相同,故而此處之說明省略。
再者,圖9係表示藉由本實施形態所製造之半導體元件之一例的概略剖視圖,表示具有頂部閘極頂部接觸型之半導體電晶體之半導體 元件之例。
根據本實施形態,藉由包括形成具有撥液性之導電性凸部3之導電性凸部形成步驟及形成絕緣層4之絕緣層形成步驟,能夠以簡單之方法形成具有通孔柱之絕緣層。
[第1步驟:導電性凸部形成步驟]
於導電性凸部形成步驟中,準備具有基材31、形成於基材31上(或形成於基材31上之閘極絕緣層33上)之源極電極34及汲極電極35、以及形成於源極電極34及汲極電極35之間之通道區域之半導體層36的佈線構件2,將包含導電性材料、撥液劑及溶劑之導體組合物墨水呈圖案狀地塗佈於汲極電極35上並進行焙燒,藉此形成與汲極電極35導通,具有撥液性,且發揮作為通孔柱之功能之導電性凸部3。
(佈線構件)
佈線構件2亦根據半導體電晶體之構造而有所不同,如例如圖6A所示,於製造具有底部閘極底部接觸型之半導體電晶體之半導體元件之情形時,具有基材31、閘極電極32、閘極絕緣層33、源極電極34及汲極電極35、以及半導體層36。以下,對各構成進行說明。再者,關於基材31,由於可設為與上述之積層佈線構件之製造方法中所使用者相同,故而此處之說明省略。
源極電極34及汲極電極35係以於源極電極34及汲極電極35之間具有所需之通道區域之方式形成者。
源極電極34及汲極電極35可直接形成於基材31上,亦可如下所述般形成於閘極絕緣層33上。
源極電極34及汲極電極35之間之通道區域之大小係根據半導體元件之用途等而適當選擇者,並無特別限定。
作為通道長度,只要為能夠於通道區域內形成半導體層之程度,則並無特別限定,較佳為1μm以上且100μm以下,更佳為3μm 以上且50μm以下,尤佳為5μm以上且10μm以下。所謂通道長度,係指源極電極34及汲極電極35之間之距離。
作為源極電極34及汲極電極35之材料,可自上述之積層佈線構件之製造方法中之第1電極之材料中適當選擇而使用。又,關於源極電極34及汲極電極35之厚度及形成方法,由於可設為與上述之積層佈線構件之製造方法中之第1電極相同,故而此處之說明省略。
半導體層36係形成於包括源極電極34及汲極電極35之間之通道區域之區域者。又,半導體層36係對半導體電晶體賦予半導體特性者。
半導體層36之形成位置可根據半導體電晶體之構造而適當選擇,通常如圖8A及圖9所示般形成於基材31上、或者如圖6A及圖7A所示般形成於閘極絕緣層33上。又,可如圖6A及圖8A所示,於源極電極34及汲極電極35、35a上形成半導體層36,亦可如圖7A及圖9所示,於半導體層36上形成源極電極34及汲極電極35。
半導體層36只要形成於源極電極34及汲極電極35之間之通道區域,則並無特別限定,關於具體之圖案形狀等,由於可設為與公知之半導體元件中所使用者相同,故而此處之說明省略。
作為半導體層36,可為有機半導體層,亦可為無機半導體層。
關於有機半導體層之材料、厚度及形成方法,可設為與通常之有機半導體層中所使用者相同。又,關於無機半導體層之材料、厚度、形成方法,可設為與通常之無機半導體層中所使用者相同。
於藉由本實施形態所製造之半導體元件30具有底部閘極型之半導體電晶體之情形時,於佈線構件2之基材31與源極電極34及汲極電極35之間通常形成閘極電極32及閘極絕緣層33。
閘極電極32通常係如圖6A及圖7A所示般形成於基材31上者。
作為閘極電極32之材料,可自上述之積層佈線構件之製造方法 中之第1電極之材料中適當選擇而使用。又,關於閘極電極32之厚度及形成方法,由於可設為與上述之積層佈線構件之製造方法中之第1電極之厚度及形成方法相同,故而此處之說明省略。
閘極絕緣層33係以使閘極電極與源極電極及汲極電極絕緣之方式形成者,通常如圖6A及圖7A所示般形成於閘極電極32上。
關於構成閘極絕緣層33之材料、厚度及形成方法,由於可設為與上述之積層佈線構件之製造方法中之佈線構件用絕緣層相同,故而此處之說明省略。
(導體組合物墨水)
關於導體組合物墨水、其塗佈方法及焙燒方法、以及導電性凸部,由於可設為與上述之積層佈線構件之製造方法中者相同,故而此處之說明省略。
[第2步驟:絕緣層形成步驟]
於絕緣層形成步驟中,以覆蓋源極電極34、汲極電極35及半導體層36之方式形成樹脂組合物之塗膜並使其硬化,藉此形成具有發揮作為通孔柱之功能之導電性凸部3之絕緣層(鈍化層37等)。
關於絕緣層形成步驟,由於可設為與上述之積層佈線構件之製造方法中之絕緣層形成步驟相同,故而此處之說明省略。
作為藉由本步驟所形成之絕緣層,可根據半導體電晶體之構造而適當選擇。例如於藉由本實施形態所製造之半導體元件30具有頂部閘極型之半導體電晶體之情形時,作為絕緣層,至少形成閘極絕緣層33。
另一方面,於藉由本實施形態所製造之半導體元件30具有底部閘極型之半導體電晶體之情形時,作為絕緣層,形成鈍化層37及遮光層39之至少任一者。
鈍化層37係為了防止因存在於空氣中之水分或氧之作用導致半 導體層劣化而設置者。又,於使用低分子有機半導體之情形時,尤其是對溶劑之耐受性較低成為問題,但亦由鈍化層37擔負保護半導體層免受上部層形成時之溶劑之影響之作用。
於上述半導體層36包含有機半導體材料之情形時,遮光層39係為了防止對有機半導體層之光照射而設置者。藉由形成有遮光層39,可抑制斷態電流之增加或有機半導體層之經時性劣化。
於形成遮光層39作為絕緣層之情形時,樹脂組合物中含有遮光性材料。關於遮光性材料,由於可設為與通常之有機半導體元件中所使用者相同,故而此處之說明省略。
於本步驟中,只要可形成閘極絕緣層33、鈍化層37及遮光層39之至少一層即可,亦可積層兩層以上而形成。又,亦可以包含複數個層之方式形成閘極絕緣層33、鈍化層37及遮光層39之各者。
再者,關於各層之厚度與導電性凸部之高度之關係等,由於可設為與上述之積層佈線構件之製造方法中之絕緣層之厚度與導電性凸部之高度之關係等相同,故而此處之說明省略。
[第3步驟:電極形成步驟]
於電極形成步驟中,以與發揮作為通孔柱之功能之導電性凸部3導通之方式,於絕緣層(鈍化層37、閘極絕緣層33等)上形成中間電極35b或外部輸入輸出電極38。
關於藉由本步驟所形成之電極,可根據半導體電晶體之構造而適當選擇。例如於藉由本實施形態所製造之半導體元件30具有頂部閘極型之半導體電晶體之情形時,如圖8D所示,有與閘極電極32一併形成中間電極35b之情況。中間電極35b係用以將汲極電極35a與外部輸入輸出電極38連接者。又,亦可於鈍化層37上形成外部輸入輸出電極38。
另一方面,於藉由本實施形態所製造之半導體元件30具有底部 閘極型之半導體電晶體之情形時,於鈍化層37上形成外部輸入輸出電極38。
關於電極形成步驟,由於可設為與上述之積層佈線構件之製造方法中之第2電極形成步驟相同,故而此處之說明省略。
作為藉由本步驟所形成之外部輸入輸出電極38,可設為與通常之半導體元件中所使用者相同。例如於將本實施形態之半導體元件30用於顯示裝置之驅動之情形時,可列舉像素電極。又,於將本實施形態之半導體元件30用於壓力感測器或溫度感測器之情形時,可列舉輸入電極。
關於外部輸入輸出電極38及中間電極35b之俯視形狀,可根據藉由本實施形態所製造之半導體元件30之用途而適當選擇。
[其他步驟]
本實施形態之半導體元件之製造方法只要具有上述各步驟,則並無特別限定,可適當選擇追加必要之步驟。
又,於藉由本實施形態所製造之半導體元件30具有頂部閘極型之半導體電晶體且具有中間電極35b之情形時,通常進行於中間電極35b上形成鈍化層37之步驟、及於鈍化層37上形成外部輸入輸出電極38之步驟。此時,如圖8A~圖8E所示,亦可形成具有發揮作為通孔柱之功能之導電性凸部3b之鈍化層37。
[半導體元件之構造]
作為藉由本實施形態所製造之半導體元件30所具有之半導體電晶體,可為底部閘極頂部接觸型、底部閘極底部閘極型、頂部閘極頂部接觸型、或頂部閘極底部接觸型之任一形態。
[用途]
藉由本實施形態所製造之半導體元件30例如可用作使用TFT(Thin Film Transistor,薄膜電晶體)方式之顯示裝置之TFT陣列基 材。作為此種顯示裝置,例如可列舉:液晶顯示裝置、電泳顯示裝置、有機EL(electroluminescence,電致發光)顯示裝置等。又,半導體元件亦可用於溫度感測器或壓力感測器等。
<半導體元件>
本實施形態之半導體元件30例如可藉由上述之半導體元件之製造方法而製造。並且,本實施形態之半導體元件30具備:佈線構件2,其具有基材31、形成於基材31之源極電極34及汲極電極35、35a、以及形成於源極電極34及汲極電極35、35a之間之通道區域之半導體層36;導電性凸部3、3a,其包含導電性材料及撥液劑,呈圖案狀地形成於汲極電極35、35a上而與汲極電極35、35a導通,發揮作為通孔柱之功能;絕緣層(鈍化層37等),其包含樹脂組合物且具有導電性凸部3、3a;及中間電極35b或外部輸入輸出電極38,其與導電性凸部3、3a導通且形成於絕緣層(鈍化層37等)上。
本實施形態之半導體元件30可用於液晶顯示器、電視、汽車導航、行動電話、遊戲機、數位相機、個人電腦、印表機等電子機器。
<實施形態之變化>
本發明並不限定於上述實施形態,可達成本發明之目的之範圍內之變化、改良等包含於本發明中。
例如於上述實施形態之積層佈線構件之製造方法中,謀求第1電極與第2電極之導通而製造了具有2層佈線電極之積層佈線構件,但並不限定於此。3層以上之佈線電極亦可應用上述實施形態之積層佈線構件之製造方法。
實施例
其次,藉由實施例及比較例對本發明進行更詳細之說明,但本發明並不受該等例之任何限定。
[實施例1]
作為基材,準備玻璃(Corning公司製造之Eagle XG,大小:40mm×40mm、厚度:0.7mm)。於上述基材之表面,藉由旋轉塗佈法使導體組合物墨水(將銀奈米膠體(平均粒徑:40nm)、2,3,5,6-四氟-4-(三氟甲基)苯硫醇、及溶劑(水、乙二醇、1,3-丙二醇及甘油之混合溶劑)以質量比39.7:0.8:59.5之比率混合而成者)成膜,以180℃焙燒30分鐘而形成固化膜。測定該固化膜之表面能,結果成為48.3mN/m。
[實施例2]
作為基材,準備玻璃(Corning公司製造之Eagle XG,大小:40mm×40mm、厚度:0.7mm)。於上述基材之表面藉由真空蒸鍍法成膜金之薄膜。利用階差計(KLA-Tencor P-15)測定金之薄膜之厚度所得之結果為50nm。
於上述金電極上,將實施例1中所使用之導體組合物墨水藉由噴墨印刷法反覆噴出至同一位置,以180℃焙燒30分鐘,藉此形成具有撥液性之導電性凸部。該導電性凸部之直徑為30μm,高度為5.5μm。
為了製備樹脂組合物,使聚(甲基丙烯酸甲酯)(PMMA,Sigma-Aldrich 445746)以5質量%溶解於乙酸1-甲氧基-2-丙酯(關東化學)。若利用高精度表面張力計(協和界面科學公司DY-700)測定該樹脂組合物之表面張力,則於25℃下為29.4mN/m。又,利用數位黏度計(英弘精機股份有限公司DV-E)測定上述樹脂組合物之黏度所得之結果為於25℃下為113mPa.s。
使用敷料器(PI-1210自動塗敷裝置)於形成有導電性凸部之上述基材之表面塗佈上述樹脂組合物後,於130℃之加熱板(AS ONE EC-1200NP)上乾燥5分鐘,形成由PMMA所得之絕緣層。若利用顯微鏡(Olympus公司MX61)觀察絕緣層表面,則上述之導電性凸部上之絕緣層顯示開孔。
又,以與上述金電極正交之方式,利用真空蒸鍍法以50nm之厚度成膜金之薄膜。並且,確認下部之金電極與上部之金電極之電性連接,結果可確認到導通。
根據以上確認到,藉由導電性凸部將絕緣層貫通、開孔,導電性凸部發揮作為通孔柱之功能。
[實施例3]
作為基材,準備玻璃(Corning公司製造之Eagle XG,大小:40mm×40mm、厚度:0.7mm)。於上述基材之表面,藉由旋轉塗佈法使導體組合物墨水(將銀奈米膠體(平均粒徑:40nm)、2,3,5,6-四氟-4-(三氟甲基)苯硫醇、及溶劑(水、乙二醇、1,3-丙二醇及甘油之混合溶劑)以質量比39.4:1.5:59.1之比率混合而成者)成膜,以180℃焙燒30分鐘而形成固化膜。測定該固化膜之表面能,結果成為43.8mN/m。
[實施例4]
作為基材,準備玻璃(Corning公司製造之Eagle XG,大小:40mm×40mm、厚度:0.7mm)。於上述基材之表面利用真空蒸鍍法成膜50nm之金之薄膜。將實施例3中所使用之導體組合物墨水藉由噴墨印刷法反覆噴出至上述金電極上,以180℃焙燒30分鐘,藉此形成具有撥液性之導電性凸部。該導電性凸部之直徑為26μm,高度為5μm。
作為氟系樹脂組合物,使用Cytop(CTL-809M,旭硝子公司製造)。若利用高精度表面張力計測定Cytop之表面張力,則於25℃下為19mN/m。又,利用數位黏度計(東機產業股份有限公司IV-35)測定上述氟系樹脂組合物之黏度所得之結果為於25℃下為311mPa.s。再者,Cytop亦可利用氟系溶劑進行適當稀釋。
使用旋轉塗佈機(MS-A15 Mikasa股份有限公司)以500rpm旋轉5秒、繼而以4000rpm旋轉30秒而將上述氟系樹脂組合物塗佈於形成有 導電性凸部之上述基材之表面後,於180℃之加熱板上乾燥30分鐘,形成由Cytop所得之氟系絕緣層。若利用顯微鏡觀察氟系絕緣層表面,則以上述導電性凸部為中心而氟系絕緣層顯示直徑12.5μm之開孔,導電性凸部之表面露出。利用階差計測定氟系絕緣層之膜厚所得之結果為400nm。又,若同樣地利用階差計測定包含導電性凸部之區域,則導電性凸部之表面位於距離氟系絕緣層之表面4.6μm之上方,形成有與兩者之高度對應之階差。
又,以與上述金電極正交之方式,利用真空蒸鍍法以50nm之厚度成膜金之薄膜。然後,確認下部之金電極與上部之金電極之電性連接,結果可確認到導通。
根據以上確認到,藉由導電性凸部將氟系絕緣層貫通、開孔,導電性凸部發揮作為通孔柱之功能。
[比較例1]
作為基材,準備玻璃(Corning公司製造之Eagle XG,大小:40mm×40mm、厚度:0.7mm)。於上述基材之表面,藉由旋轉塗佈法使市售之銀奈米墨水(Sigma-Aldrich 736465-100G)成膜,以180℃焙燒30分鐘而形成固化膜。測定該固化膜之表面能,結果成為90.9mN/m。
[比較例2]
作為基材,準備玻璃(Corning公司製造之Eagle XG,大小:40mm×40mm、厚度:0.7mm)。於上述基材之表面利用真空蒸鍍法成膜金之薄膜。利用階差計測定金之薄膜之厚度所得之結果為50nm。於上述金電極上,藉由噴墨印刷法印刷市售之銀奈米墨水(Sigma-Aldrich 736465-100G),以180℃焙燒30分鐘,藉此形成導電性凸部。該導電性凸部之直徑為50μm,高度為520nm。
與實施例1同樣地於上述基材之表面形成由Cytop所得之氟系絕緣 層。進行基於顯微鏡觀察與階差測定之評價,但導電性凸部之表面由氟系絕緣層被覆而未確認到開孔。
[實施例5]
按照以下之順序製作頂部閘極底部接觸型之有機薄膜電晶體。
作為基材,準備實施例1之玻璃。於上述基材之表面固定以源極電極及汲極電極之圖案具有開孔之金屬遮罩,利用真空蒸鍍法成膜金之薄膜。若與實施例1同樣地測定金之薄膜之厚度,則為100nm。於該源極電極及汲極電極上,藉由噴墨印刷法塗佈將規則(Regioregular)之聚(3-己基噻吩-2,5-二基)(P3HT,Sigma-Aldrich 698989)以1wt%溶解於十氫化萘(和光純藥工業)而成之有機半導體墨水,於150℃之加熱板上乾燥10分鐘。
於上述源極電極及汲極電極中與電晶體之動作無關之部位與實施例4同樣地形成具有撥液性之導電性凸部。繼而,與實施例4同樣地塗佈Cytop並進行乾燥,藉此形成厚度0.4μm之閘極絕緣層。根據顯微鏡觀察確認到於閘極絕緣層之表面藉由具有撥液性之導電性凸部之效果而形成有通孔柱。將於形成於源極電極及汲極電極之各者之通孔柱具有重疊之引出線之圖案之開孔的金屬遮罩固定於基材,利用真空蒸鍍法將金蒸鍍100nm,於基材上形成來自處於閘極絕緣層之下方之源極電極及汲極電極之引出線。
於上述基材之表面固定具有閘極電極圖案之開孔之金屬遮罩,利用真空蒸鍍法將鋁蒸鍍200nm,製作頂部閘極底部接觸型之有機薄膜電晶體。
分別使測定用探針接觸於經由通孔柱而連接於源極電極及汲極電極之引出線,使用半導體參數分析器(Agilent公司之B1500A)測定電晶體特性。所製作之電晶體之電流值對應於源極電極及汲極電極間之電位差而增大,閘極電壓顯示能夠控制電流值之正常之動作。
根據以上確認到,藉由導電性凸部將氟系絕緣層貫通、開孔,實現層間導通。即,確認到能夠以簡單之方法形成氟系絕緣層之通孔柱。

Claims (21)

  1. 一種積層佈線構件,其特徵在於包括:佈線構件,其具有基材及形成於上述基材上之第1電極;導電性凸部,其包含導電體,該導電體包含導電性材料及撥液劑,形成於上述第1電極上而與上述第1電極導通,發揮作為通孔柱之功能,上述導電性材料為金屬粒子,上述撥液劑為形成自組織化單分子膜之含氟化合物,且該導電體之表面能大於30mN/m且為80mN/m以下;絕緣層,其包含樹脂組合物且具有上述導電性凸部;及第2電極,其與上述導電性凸部導通且形成於上述絕緣層上;且上述導電性凸部之高度大於上述絕緣層之厚度,自上述絕緣層突出之上述導電性凸部之至少一部分與上述第2電極導通。
  2. 如請求項1之積層佈線構件,其中上述含氟化合物為含氟硫醇化合物。
  3. 如請求項1之積層佈線構件,其中於上述導電體之表面露出導電性材料及撥液劑。
  4. 如請求項1之積層佈線構件,其中形成有複數個上述導電性凸部。
  5. 如請求項1之積層佈線構件,其中上述導電性凸部之縱截面形狀為選自由半圓形狀、半橢圓形狀、四邊形狀、中央具有平坦部或凹處之半圓形狀、中央具有平坦部或凹處之半橢圓形狀、及中央具有平坦部或凹處之四邊形狀所組成之群中之至少一種。
  6. 如請求項1之積層佈線構件,其中上述樹脂組合物為氟系樹脂組合物。
  7. 如請求項1之積層佈線構件,其中上述導電性凸部之高度相對於上述第1電極上之上述絕緣層之厚度超過1倍且為10倍以下。
  8. 如請求項1之積層佈線構件,其中上述導電性凸部之大小為10μm以上且100μm以下。
  9. 如請求項1之積層佈線構件,其中上述導電性凸部之縱橫比(高度/大小)為0.01以上且0.5以下。
  10. 一種積層佈線構件之製造方法,其特徵在於包括:第1步驟,其係準備具有基材及形成於上述基材上之第1電極之佈線構件,將包含導電性材料、撥液劑及溶劑之導體組合物墨水塗佈於上述第1電極上並進行焙燒,藉此形成包含導電體之導電性凸部,該導電體與上述第1電極導通,具有撥液性,且發揮作為通孔柱之功能,上述導電性材料為金屬粒子,上述撥液劑為形成自組織化單分子膜之含氟化合物,且該導電體之表面能大於30mN/m且為80mN/m以下;第2步驟,其係於形成有上述導電性凸部之上述佈線構件上形成樹脂組合物之塗膜並使其硬化,藉此將具有上述導電性凸部之絕緣層以上述導電性凸部之高度大於上述絕緣層之厚度之方式形成;及第3步驟,其係以與自上述絕緣層突出之上述導電性凸部之至少一部分導通之方式,於上述絕緣層上形成第2電極。
  11. 如請求項10之積層佈線構件之製造方法,其中上述含氟化合物為含氟硫醇化合物。
  12. 如請求項10之積層佈線構件之製造方法,其中上述第1步驟中之上述導體組合物墨水之焙燒溫度為120℃以上且200℃以下。
  13. 如請求項10之積層佈線構件之製造方法,其中上述樹脂組合物為氟系樹脂組合物。
  14. 如請求項10之積層佈線構件之製造方法,其中於上述第2步驟中,以上述導電性凸部之高度相對於上述第1電極上之上述絕緣層之厚度超過1倍且為10倍以下之方式形成上述絕緣層。
  15. 如請求項10之積層佈線構件之製造方法,其中於上述第1步驟中,以上述導電性凸部之大小成為10μm以上且100μm以下之方式形成上述導電性凸部。
  16. 如請求項10之積層佈線構件之製造方法,其中於上述第1步驟中,以上述導電性凸部之縱橫比(高度/大小)成為0.01以上且0.5以下之方式形成上述導電性凸部。
  17. 如請求項10之積層佈線構件之製造方法,其中上述樹脂組合物之黏度於25℃下為20mPa.s以上且500mPa.s以下。
  18. 如請求項10之積層佈線構件之製造方法,其中上述樹脂組合物之表面張力為20mN/m以上且50mN/m以下。
  19. 一種導體組合物墨水,其特徵在於:其係用於如請求項10至18中任一項之積層佈線構件之製造方法者,且包含導電性材料、撥液劑及溶劑,上述導電性材料為金屬粒子,上述撥液劑為形成自組織化單分子膜之含氟硫醇化合物,且該導體組合物墨水以180℃加熱30分鐘而獲得之固化膜之表面能大於30mN/m且為80mN/m以下。
  20. 一種半導體元件,其特徵在於:其係包含如請求項1至9中任一項之積層佈線構件者,且上述第1電極為源極電極、汲極電極或中間電極,上述第2電極為閘極電極、中間電極或外部輸入輸出電極。
  21. 一種電子機器,其特徵在於包含如請求項1至9中任一項之積層佈線構件。
TW104142820A 2014-12-19 2015-12-18 導體組合物墨水、積層佈線構件、半導體元件及電子機器、以及積層佈線構件之製造方法 TWI658536B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014257542 2014-12-19
JP2014-257542 2014-12-19

Publications (2)

Publication Number Publication Date
TW201633458A TW201633458A (zh) 2016-09-16
TWI658536B true TWI658536B (zh) 2019-05-01

Family

ID=56126743

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104142820A TWI658536B (zh) 2014-12-19 2015-12-18 導體組合物墨水、積層佈線構件、半導體元件及電子機器、以及積層佈線構件之製造方法

Country Status (6)

Country Link
US (1) US10026624B2 (zh)
JP (1) JP6491086B2 (zh)
KR (1) KR20170097026A (zh)
CN (1) CN107004637B (zh)
TW (1) TWI658536B (zh)
WO (1) WO2016098860A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10717889B2 (en) * 2014-06-24 2020-07-21 Idemitsu Kosan Co., Ltd. Conductor composition ink, conductor, laminate, laminated wiring board and electronic equipment
CN106708319B (zh) * 2016-12-23 2019-12-20 上海天马微电子有限公司 一种触摸传感器及其制作方法、触摸显示面板
JP2023107638A (ja) * 2022-01-24 2023-08-03 東京応化工業株式会社 導電体表面用撥水剤、導電体表面の撥水化方法、導電体表面を有する領域を選択的に撥水化する方法、表面処理方法、及び基板表面の領域選択的製膜方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5480839A (en) * 1993-01-15 1996-01-02 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method
US20050037614A1 (en) * 2003-08-15 2005-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
US20110209907A1 (en) * 2010-02-26 2011-09-01 Samsung Sdi Co., Ltd. Liquid-repellent film former, method for forming liquid-repellent film, method for forming fine wiring using the same, and substrate comprising the same
JP2013120624A (ja) * 2011-12-06 2013-06-17 Ricoh Co Ltd 導電性ペーストおよび導電性薄膜

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4035968B2 (ja) * 2000-06-30 2008-01-23 セイコーエプソン株式会社 導電膜パターンの形成方法
JP4619060B2 (ja) * 2003-08-15 2011-01-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006245238A (ja) 2005-03-02 2006-09-14 Canon Inc スルーホールの形成方法および電子回路の製造方法
JP5073194B2 (ja) 2005-03-14 2012-11-14 株式会社リコー フラットパネルディスプレイおよびその作製方法
JP5145687B2 (ja) 2006-10-25 2013-02-20 ソニー株式会社 デバイスの製造方法
JP2009010276A (ja) 2007-06-29 2009-01-15 C Uyemura & Co Ltd 配線基板の製造方法
KR100887391B1 (ko) 2007-08-31 2009-03-06 삼성전기주식회사 인쇄회로기판의 제조방법
GB0810039D0 (en) * 2008-06-03 2008-07-09 Univ Belfast Shape-formed product with tailored wettability
WO2010010609A1 (ja) * 2008-07-22 2010-01-28 パイオニア株式会社 コンタクトホールの形成方法、及び回路基板
JP5330814B2 (ja) * 2008-11-26 2013-10-30 花王株式会社 インクジェット記録用水系インク
JP2011134879A (ja) 2009-12-24 2011-07-07 Seiko Epson Corp ビルドアップ基板の製造方法
KR20110111174A (ko) * 2010-04-02 2011-10-10 주식회사 오이티 콜로이드 입자층의 전사 방법
JP2012186455A (ja) 2011-02-16 2012-09-27 Ricoh Co Ltd ホール形成方法、並びに該方法を用いてビアホールを形成した多層配線、半導体装置、表示素子、画像表示装置、及びシステム
JP2014106368A (ja) * 2012-11-27 2014-06-09 Fujifilm Corp エレクトロウェッティング表示用染料組成物及びエレクトロウェッティング表示装置
US10717889B2 (en) * 2014-06-24 2020-07-21 Idemitsu Kosan Co., Ltd. Conductor composition ink, conductor, laminate, laminated wiring board and electronic equipment

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5480839A (en) * 1993-01-15 1996-01-02 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method
US20050037614A1 (en) * 2003-08-15 2005-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
US20110209907A1 (en) * 2010-02-26 2011-09-01 Samsung Sdi Co., Ltd. Liquid-repellent film former, method for forming liquid-repellent film, method for forming fine wiring using the same, and substrate comprising the same
JP2013120624A (ja) * 2011-12-06 2013-06-17 Ricoh Co Ltd 導電性ペーストおよび導電性薄膜

Also Published As

Publication number Publication date
US10026624B2 (en) 2018-07-17
US20170358461A1 (en) 2017-12-14
WO2016098860A1 (ja) 2016-06-23
JP6491086B2 (ja) 2019-03-27
TW201633458A (zh) 2016-09-16
JP2016119474A (ja) 2016-06-30
KR20170097026A (ko) 2017-08-25
CN107004637B (zh) 2018-12-25
CN107004637A (zh) 2017-08-01

Similar Documents

Publication Publication Date Title
JP5256676B2 (ja) 有機半導体素子、有機半導体素子の製造方法、有機トランジスタアレイ、およびディスプレイ
US8097488B2 (en) Method for forming pattern, method for manufacturing semiconductor apparatus, and method for manufacturing display
JP2007150246A (ja) 有機トランジスタ及び表示装置
US20090321727A1 (en) Organic transistor array, display device and method of fabricating display device
TWI658536B (zh) 導體組合物墨水、積層佈線構件、半導體元件及電子機器、以及積層佈線構件之製造方法
TWI618228B (zh) Thin film transistor, manufacturing method thereof, and image display device
JP2008041951A (ja) 積層構造体、積層構造体を用いた電子素子、これらの製造方法、電子素子アレイ及び表示装置
JP5332145B2 (ja) 積層構造体、電子素子、電子素子アレイ及び表示装置
JP6002817B2 (ja) 積層配線部材の製造方法、半導体素子の製造方法、積層配線部材および半導体素子
JP2011187750A (ja) 有機薄膜トランジスタの製造方法、有機薄膜トランジスタレイの製造方法及び表示装置の製造方法
US10629654B2 (en) Thin film transistor array formed substrate, image display device substrate and manufacturing method of thin film transistor array formed substrate
JP2015233044A (ja) 有機半導体素子の製造方法および有機半導体素子
JP2009026901A (ja) 積層構造体、電子素子、電子素子アレイ及び表示装置
JP6877345B2 (ja) 導体とその製造方法、及びそれを用いた積層回路及び積層配線部材
JP5181586B2 (ja) 有機半導体素子、有機半導体素子の製造方法、有機トランジスタアレイ、およびディスプレイ
JP5103982B2 (ja) 有機半導体素子の製造方法
JP5205894B2 (ja) 有機半導体素子、有機半導体素子の製造方法、有機トランジスタアレイ、およびディスプレイ
JP2016163029A (ja) 薄膜トランジスタ、薄膜トランジスタアレイの製造方法及び画素表示装置
JP2016001689A (ja) 有機半導体素子
JP6435651B2 (ja) 有機半導体素子
JP2017157835A (ja) 積層配線部材、積層配線部材の製造方法、半導体素子及び電子機器
JP6612690B2 (ja) 積層配線部材、積層配線部材の製造方法、薄膜トランジスタ及び電子機器
JP2016103620A (ja) 積層配線部材、半導体素子およびこれらの製造方法、並びに電子機器
TW201539488A (zh) 功能性元件之製造方法及功能性元件
JP2015035475A (ja) 有機半導体素子およびその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees