JP2015515125A - 薄膜トランジスタのアレイ基板及びその製造方法、並びに電子デバイス - Google Patents

薄膜トランジスタのアレイ基板及びその製造方法、並びに電子デバイス Download PDF

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Abstract

薄膜トランジスタのアレイ基板及びその製造方法、並びに電子デバイスである。該薄膜トランジスタのアレイ基板の製造方法は、透明基板（２１）に、第１の透明導電層で形成された画素電極（２２）のパターンと、第１の金属層で形成された互いに分離しているドレイン電極、ソース電極及びデータライン（２３）のパターンとを形成する第１のパターニング工程と、前記第１のパターニング工程をした透明基板（２１）に、ゲート絶縁層（２５）のパターンと、透明酸化物層で形成された活性層（２４）のパターンとを形成する第２のパターニング工程と、前記第２のパターニング工程をした透明基板（２１）に、第２の透明導電層で形成された共通電極（２６）のパターンと、第２の金属層で形成されたゲート電極及びゲートライン（２７）のパターンとを形成する第３のパターニング工程と、を備える。

Description

本発明は、薄膜トランジスタのアレイ基板及びその製造方法、並びに電子デバイスに関する。
従来技術では、殆どのフラットパネルディスプレイは、アクティブマトリックス式液晶ディスプレイ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＡＭＬＣＤ）であり、非結晶シリコン（ａ−Ｓｉ）は、低温で大面積に製造しやすく、技術が成熟しているため、現在最も幅広く応用されている技術である。
薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＴＦＴ−ＬＣＤ）は、アクティブマトリックス式液晶ディスプレイの１種である。ＴＦＴ−ＬＣＤは、液晶を駆動する電界の方向によって、垂直電界型、水平電界型及び多次元電界型に分けられる。垂直電界型は、ツイストネマチック（ＴＮと略称する）型ＴＦＴ−ＬＣＤを備え、水平電界型は面内切替型（ＩＰＳと略称）型ＴＦＴ−ＬＣＤを備え、多次元電界型は高級超次元切替（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎ Ｓｗｉｔｃｈ、ＡＤＳＤＳまたはＡＤＳ）型ＴＦＴ−ＬＣＤを備える。
ＡＤＳ型ＴＦＴ−ＬＣＤは、同一平面内にスリット電極の縁部に生じる電界、及びスリット電極層と平板電極層との間に生じる電界によって、多次元電界を形成し、液晶セル内においてスリット電極間及び電極の真上の全ての配向する液晶分子を全て回転可能にさせ、液晶の作動効率を向上させて光透過率を増大させた。高級超次元切替技術は、ＴＦＴ−ＬＣＤ製品の画面品質を向上させることができ、解像度が高く、透過率が高く、電力の消費が少なく、視野角が広く、開口率が高く、色収差が低く、プッシュムラ（Ｐｕｓｈ Ｍｕｒａ）がない等のメリットを有する。
また、透明酸化物ＴＦＴは近年急速に発展している薄膜トランジスタであり、数多くのメリットによってますます注目されている。透明酸化物ＴＦＴは、移動度が高く、均一性がよく、透明で、製造工程が簡単である等のメリットを有し、大きいサイズの液晶ディスプレイの要求をよく満たせる。また、透明酸化物ＴＦＴの製造工程は、従来技術のＬＣＤ生産ラインとよくマッチングでき、変革しやすい。
しかし、従来技術に係る透明酸化物ＴＦＴアレイ基板の製造工程は複雑で、少なくとも４回のパターニング工程がないと実現できないため、製造コストが高い。
本発明の１つの実施例は、薄膜トランジスタのアレイ基板の製造方法を提供し、該製造方法は、透明基板に、第１の透明導電層で形成された画素電極のパターンと、第１の金属層で形成された互いに分離しているドレイン電極、ソース電極及びデータラインのパターンとを形成する第１のパターニング工程と、前記第１のパターニング工程をした透明基板に、ゲート絶縁層のパターンと、透明酸化物層で形成された活性層のパターンとを形成する第２のパターニング工程と、前記第２のパターニング工程をした透明基板に、第２の透明導電層で形成された共通電極のパターンと、第２の金属層で形成されたゲート電極及びゲートラインのパターンとを形成する第３のパターニング工程と、を備える。
本発明の他の実施例は、薄膜トランジスタのアレイ基板を提供し、該アレイ基板は透明基板と、前記透明基板にあり、且つ第１の透明導電層で形成された画素電極と、前記画素電極にあり、且つ第１の金属層で形成されたソース電極、ドレイン電極及びデータラインと、前記透明基板にあり、透明酸化物層で形成された活性層と、前記活性層にあるゲート絶縁層と、前記ゲート絶縁層にあり、第２の透明導電層で形成された共通電極と、前記共通電極上にあり、且つ第２の金属層で形成されたゲート電極及びゲートラインと、を備える。
本発明の他の実施例は、電子デバイスを提供し、該電子デバイスは前記薄膜トランジスタのアレイ基板を備える。
以下、本発明の実施例の技術案をさらに明確に説明するため、実施例の図面を簡単に説明する。明らかなように、以下の図面は本発明の一部の実施例に関するものに過ぎず、本発明を限定するものではない。
本発明の実施例に係る薄膜トランジスタのアレイ基板の構造概略図である。 本発明の実施例の第１のパターニング工程において、第１の透明導電層及び第１の金属層を堆積した後の断面概略図である。 本発明の実施例の第１のパターニング工程において、グレートーン又はハーフトーンマスクによって露光して現像した後の断面概略図である。 本発明の実施例の第１のパターニング工程において、第１及び第２回のエッチングをした後の断面概略図である。 本発明の実施例の第２のパターニング工程において、第１及び第２回のエッチングをした後の断面概略図である。 本発明の実施例の第３のパターニング工程において、第２の透明導電層及び第２の金属層を堆積した後の断面概略図である。 本発明の実施例の第３のパターニング工程において、グレートーンまたはハーフトーンマスクによって露光して現像した後の断面概略図である。 本発明の実施例の第３のパターニング工程において、第１及び第２回のエッチングをした後に形成された透明酸化物ＴＦＴアレイ基板の断面概略図である。
以下、本発明の実施例の目的、技術案及びメリットをさらに明確にするように、図面を参照しながら、本発明の実施例の技術案を明確で完全に説明する。下記の実施例は、当然ながら、本発明の実施例の一部であり、全ての実施例ではない。本発明の実施例に基づき、当業者が創造性のある労働をする必要がない前提で得られる全ての他の実施例は、いずれも本発明の保護範囲に入る。
本発明の実施例は、従来技術では透明酸化物ＴＦＴアレイ基板の製造工程が複雑で製造コストが高い問題に対して、薄膜トランジスタのアレイ基板及びその製造方法を提供し、３回のパターニング工程のみによって透明酸化物ＴＦＴアレイ基板を製造することができ、透明酸化物ＴＦＴアレイ基板の製造工程を簡単化し、製造時間を短縮し、生産コストを低下させた。本発明の実施例は、薄膜トランジスタのアレイ基板を有する電子デバイスをさらに提供する。
本発明の実施例に係る薄膜トランジスタのアレイ基板の製造方法は、
ステップ１０１として、透明基板に、第１の透明導電層で形成された画素電極のパターンと、第１の金属層で形成された互いに分離しているドレイン電極、ソース電極及びデータラインのパターンとを形成する第１のパターニング工程と、
ステップ１０２として、第１のパターニング工程をした透明基板に、ゲート絶縁層のパターンと、透明酸化物層で形成された活性層のパターンを形成する第２のパターニング工程と、
ステップ１０３として、第２のパターニング工程をした透明基板に、第２の透明導電層で形成された共通電極のパターンと、第２の金属層で形成されたゲート電極及びゲートラインのパターンとを形成する第３のパターニング工程と、を備えてもよい。
以上のように、本発明の実施例に係る薄膜トランジスタのアレイ基板の製造方法は、３回のみのパターニング工程によって透明酸化物ＴＦＴアレイ基板を製造することができ、透明酸化物ＴＦＴアレイ基板の製造工程を簡単化した。パターニング工程の回数が減少したため、製造時間が短縮され、製造コストが低下した。本発明の実施例で製造されるアレイ基板は、透明酸化物薄膜トランジスタを用いるため、ＴＦＴアレイ基板の特性を著しく向上させるとともに、開口率が高く、移動度が高く、視野角が広い等のメリットも有する。
図１は本発明の実施例に係る薄膜トランジスタのアレイ基板の構造概略図である。図１に示すように、本発明の実施例に係る薄膜トランジスタのアレイ基板は、透明基板２１（例えば、ガラス基板）と、透明基板２１にあり、かつ第１の透明導電層で形成された画素電極２２と、画素電極２２にあり、且つ第１の金属層で形成された互いに分離しているソース電極、ドレイン電極及びデータライン２３と、透明基板２１にあり、透明酸化物で形成され、ソース電極及びドレイン電極を被覆するように形成された活性層２４と、活性層２４にあるゲート絶縁層２５と、ゲート絶縁層２５にあり、且つ第２の透明導電層で形成された共通電極２６と、共通電極２６にあり、且つ第２の金属層で形成されたゲート電極及びゲートライン２７と、を備えてもよい。
本発明の実施例に係る薄膜トランジスタのアレイ基板を、３回のパターニング工程によって製造することができ、透明酸化物ＴＦＴアレイ基板の製造工程が簡単化された。パターニング工程の回数が減少したため、製造時間が短縮され、製造コストが低下した。本発明の実施例に係るアレイ基板は、透明酸化物薄膜トランジスタを用い、ＴＦＴアレイ基板の特性を著しく向上させるとともに、開口率が高く、移動度が高く、視野角が広い等のメリットを有する。
本発明の実施例は、薄膜トランジスタのアレイ基板を備える電子デバイスをさらに提供する。本発明の実施例に係る電子デバイスは、液晶パネル、電子ペーパーディスプレイ、液晶テレビ、電子リーダー等であってもよいが、本発明の実施例はそれらに限らない。
以下、図２〜図８を参照しながら、本発明の実施例に係る薄膜トランジスタのアレイ基板の製造方法を詳細に説明する。本発明の実施例に係る薄膜トランジスタのアレイ基板の製造方法は、以下のステップを備えてもよい。即ち、
ステップ１０１は、透明基板に、第１の透明導電層で形成された画素電極のパターンと、第１の金属層で形成された互いに分離しているドレイン電極、ソース電極及びデータラインのパターンとを形成する第１のパターニング工程である。
まず、図２に示すように、マグネトロンスパッタによって、透明基板１に厚みが４０〜７０ｎｍである第１の透明導電層２を堆積する。その後、再度マグネトロンスパッタによって、第１の透明導電層２に厚みが２００〜４００ｎｍである第１の金属層３を堆積する。
そして、図３に示すように、フォトレジストマスク４を形成するように、第１の金属層３上にフォトレジスト層を塗布し、ハーフトーンマスクによってフォトレジスト層を露光して現像する。図３に示す構造では、ＷＰはフォトレジスト無し領域、ＨＰはフォトレジスト一部保留領域、ＮＰはフォトレジスト完全保留領域であり、フォトレジストマスク４は、フォトレジスト一部保留領域ＨＰ及びフォトレジスト完全保留領域ＮＰのフォトレジストを備える。
次に、図４に示すように、フォトレジストマスク４をエッチングマスクとして、第１回のエッチングを行い、ドレイン電極、ソース電極及びデータライン５を形成する。その後、フォトレジストマスク４に対してアッシング工程を行い、アッシングした後のフォトレジストマスク４は、フォトレジスト完全保留領域ＮＰのフォトレジストのみを備える。その後、アッシングした後のフォトレジストマスク４をエッチングマスクとして、第２回のエッチングを行い、画素電極６を形成する。
本発明の実施例では、例えば、第１の透明導電層２の厚みは４０ｎｍであってもよい。また、本発明の実施例では、第１の透明導電層２として、酸化インジウム亜鉛（ＩＺＯ）、酸化インジウムスズ（ＩＴＯ）または他の透明導電材料を用いてよく、第１の金属層３として、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ及びＣｕの中の少なくとも１つを用いてもよいが、本発明の実施例はそれに限らない。
当業者が分かるように、ステップ１０１の第１のパターニング工程を実現するための技術案は前述の技術案に限らない。例えば、本発明の幾つかの実施例では、ハーフトーンマスクの代わりに、他のダブルトーンマスク、例えば、グレートーンマスクによって露光して現像することができる。
ステップ１０２は、第１のパターニング工程をした透明基板に、ゲート絶縁層のパターンと、透明酸化物層で形成された活性層のパターンとを形成する第２のパターニング工程である。
まず、図５に示すように、ステップ１０１をした透明基板に、マグネトロンスパッタによって厚みが２０〜５０ｎｍである透明酸化物層を堆積し、そして、マグネトロンスパッタによって、厚みが３００〜４００ｎｍであるゲート絶縁層を堆積する。
本発明の実施例では、例えば、ゲート絶縁層の厚みが４００ｎｍである。また、本発明の実施例では、透明酸化物層として、酸化インジウム・ガリウム・亜鉛（ＩＧＺＯ）、酸化亜鉛（ＺｎＯ）またはＩＺＯを用いてもよく、ゲート絶縁層として、酸化アルミニウム（Ａｌ２Ｏ３）、または窒化アルミニウム（ＡｌＮ）を用いてもよいが、本発明の実施例はそれらに限らない。
又は、本発明の幾つかの実施例では、マグネトロンスパッタの代わりに、プラズマ化学気相蒸着法（ＰＥＣＶＤ）によってゲート絶縁層を堆積することができる。このとき、ゲート絶縁層として、二酸化珪素（ＳｉＯ２）または窒化珪素（ＳｉＮｘ）を用いてもよい。
次に、フォトレジストマスクを形成するように、ゲート絶縁層上にフォトレジスト層を塗布し、ハーフトーンマスクによってフォトレジスト層を露光して現像する。そして、フォトレジストマスクをエッチングマスクとして、第１回のドライエッチング（例えば、反応性イオンエッチング（ＲＩＥ））を行い、データラインの上方のゲート絶縁層を除去し、ゲート絶縁層のパターン８を形成する。その後、フォトレジストマスクに対してアッシング工程を行った後、アッシングした後のフォトレジストマスクをエッチングマスクとして、第２回のウェットエッチングを行い、データラインを露出させ、活性層のパターン７を形成し、図５に示すような構造を得る。
当業者が分かるように、ステップ１０２の第２のパターニング工程を実現するための技術案は前述の技術案に限らない。例えば、本発明の幾つかの実施例では、ハーフトーンマスクの代わりに、他のダブルトーンマスク、例えば、グレートーンマスクによって、露光して現像することができる。また、ゲート絶縁層をエッチングするとき、ドライエッチングの代わりに、ウェットエッチングの技術案を用いてもよい。
ステップ１０３は、第２のパターニング工程をした透明基板に、第２の透明導電層で形成された共通電極のパターンと、第２の金属層で形成されたゲート電極及びゲートラインのパターンとを形成する第３のパターニング工程である。
まず、図６に示すように、ステップ１０２をした透明基板に、マグネトロンスパッタによって、厚みが４０〜７０ｎｍである第２の透明導電層９と、厚みが２００ｎｍ〜４００ｎｍである第２の金属層１０を堆積する。
次に、図７に示すように、フォトレジストマスク１１を形成するように、第２の金属層１０にフォトレジスト層を塗布し、ハーフトーンマスクによってフォトレジスト層を露光して現像する。図７に示す構造では、ＷＰがフォトレジスト無し領域であり、ＨＰがフォトレジスト一部保留領域であり、ＮＰがフォトレジスト完全保留領域であり、フォトレジストマスク１１は、フォトレジスト一部保留領域ＨＰ及びフォトレジスト完全保留領域ＮＰのフォトレジストを備える。
そして、図８に示すように、フォトレジストマスク１１をエッチングマスクとして、第１回のエッチングを行い、第２の金属層１０で形成されたゲート電極及びゲートライン１２を形成する。そして、フォトレジストマスク１１に対してアッシング工程を行い、アッシングした後のフォトレジストマスク１１は、フォトレジスト完全保留領域ＮＰのフォトレジストのみを備える。その後、アッシングしたフォトレジストマスク１１をエッチングマスクとして、第２回のエッチングを行い、第２の透明導電層９で形成された共通電極１３を形成する。
本発明の実施例では、例えば、第２の透明導電層９の厚みが４０ｎｍである。また、本発明の実施例では、第２の透明導電層９は、ＩＺＯまたはＩＴＯを用いてもよく、第２の金属層１０は、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ及びＣｕの中の少なくとも１つを用いてもよいが、本発明の実施例はそれらに限らない。
当業者が分かるように、ステップ１０３の第３のパターニング工程を実現するための技術案は前述の技術案に限らない。例えば、本発明の幾つかの実施例では、ハーフトーンマスクの代わりに、他のダブルトーンマスク、またはグレートーンマスクによって露光して現像することができる。
以上のように、本発明の実施例によれば、３回のみのパターニング工程によって透明酸化物ＴＦＴアレイ基板を製造することができ、透明酸化物ＴＦＴアレイ基板の製造工程が簡単化された。パターニング工程の回数が減少したため、フォトエッチング工程及び保護層の堆積工程の回数が減少し、製造時間が短縮され、製造コストが低下した。本発明の実施例のアレイ基板は透明酸化物薄膜トランジスタを用い、ＴＦＴアレイ基板の特性を著しく向上させるとともに、開口率が高く、移動度が高く、視野角が広い等のメリットも有する。
以上の実施例は本発明の技術案を説明するものに過ぎず、技術案を限定するものではない。前述の実施例を参照して本発明を詳しく説明したが、当業者が分かるように、前述の各実施例に記載された技術案を修正し、または一部の技術的特徴を均等的に変更することができる。このような修正や変更によって技術案の趣旨が本発明の各実施例の技術案の精神と範囲から逸脱するようにならない。
１ 透明基板
２ 第１の透明導電層
３ 第１の金属層
４ フォトレジストマスク
５ ドレイン電極、ソース電極及びデータライン
ＷＰ フォトレジスト無し領域
ＨＰ フォトレジスト一部保留領域
ＮＰ フォトレジスト完全保留領域
６ 画素電極
７ 活性層
８ ゲート絶縁層
９ 第２の透明導電層
１０ 第２の金属層
１１ フォトレジストマスク
２１ 透明基板
２２ 画素電極
２３ ソース電極、ドレイン電極及びデータライン
２４ 活性層
２５ ゲート絶縁層
２６ 共通電極
２７ ゲート電極及びゲートライン

Claims (12)

  1. 薄膜トランジスタのアレイ基板の製造方法であって、
    透明基板に、第１の透明導電層で形成された画素電極のパターンと、第１の金属層で形成された互いに分離しているドレイン電極、ソース電極及びデータラインのパターンとを形成する第１のパターニング工程と、
    前記第１のパターニング工程をした前記透明基板に、ゲート絶縁層のパターンと、透明酸化物層で形成された活性層のパターンとを形成する第２のパターニング工程と、
    前記第２のパターニング工程をした前記透明基板に、第２の透明導電層で形成された共通電極のパターンと、第２の金属層で形成されたゲート電極及びゲートラインのパターンとを形成する第３のパターニング工程と、を備えることを特徴とする、薄膜トランジスタのアレイ基板の製造方法。
  2. 前記第１のパターニング工程が、
    前記透明基板に前記第１の透明導電層及び前記第１の金属層を順に堆積する工程と、
    前記第１の金属層にフォトレジスト層を塗布する工程と、
    ダブルトーンマスクによって前記フォトレジスト層を露光して現像した後、エッチングし、前記第１の金属層で形成された互いに分離している前記ドレイン電極、前記ソース電極及び前記データラインのパターンを形成し、前記フォトレジスト層に対してアッシング工程を行った後、再度エッチングし、前記第１の透明導電層で形成された前記画素電極のパターンを形成する工程と、を備えることを特徴とする、請求項１に記載の薄膜トランジスタのアレイ基板の製造方法。
  3. 前記透明基板に前記第１の透明導電層及び前記第１の金属層を順に堆積する工程が、
    マグネトロンスパッタによって、前記透明基板に厚みが４０〜７０ｎｍである前記第１の透明導電層、及び厚みが２００〜４００ｎｍである前記第１の金属層を堆積する工程を備えることを特徴とする、請求項１または２に記載の薄膜トランジスタのアレイ基板の製造方法。
  4. 前記第１の透明導電層としてＩＺＯまたはＩＴＯを用い、
    前記第１の金属層としてＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ及びＣｕの中の少なくとも１つを用いることを特徴とする、請求項３に記載の薄膜トランジスタのアレイ基板の製造方法。
  5. 前記第２のパターニング工程が、
    前記第１のパターニング工程をした前記透明基板に前記透明酸化物層及び前記ゲート絶縁層を順に堆積する工程と、
    前記ゲート絶縁層にフォトレジスト層を塗布する工程と、
    ダブルトーンマスクによって前記フォトレジスト層を露光して現像した後、エッチングし、前記ゲート絶縁層のパターンを形成し、前記フォトレジスト層に対してアッシング工程を行った後、再度エッチングし、前記活性層のパターンを形成する工程と、を備えることを特徴とする、請求項１〜４のいずれか１項に記載の薄膜トランジスタのアレイ基板の製造方法。
  6. 前記第１のパターニング工程をした前記透明基板に前記透明酸化物層及び前記ゲート絶縁層を順に堆積する工程が、
    マグネトロンスパッタによって、前記第１のパターニング工程をした前記透明基板に厚みが２０〜５０ｎｍである前記透明酸化物層を堆積する工程と、
    プラズマ化学気相蒸着法又はマグネトロンスパッタによって前記透明酸化物層に厚みが３００〜４００ｎｍである前記ゲート絶縁層を堆積する工程と、を備えることを特徴とする、請求項５に記載の薄膜トランジスタのアレイ基板の製造方法。
  7. 前記透明酸化物層としてＩＧＺＯ、ＺｎＯまたはＩＺＯを用い、
    マグネトロンスパッタによって前記ゲート絶縁層を堆積するとき、前記ゲート絶縁層としてＡｌ２Ｏ３又はＡｌＮを用い、
    プラズマ化学気相蒸着法によって前記ゲート絶縁層を堆積するとき、前記ゲート絶縁層としてＳｉＯ２またはＳｉＮｘを用いることを特徴とする、請求項６に記載の薄膜トランジスタのアレイ基板の製造方法。
  8. 前記第３のパターニング工程が、
    前記第２のパターニング工程をした前記透明基板に前記第２の透明導電層及び前記第２の金属層を順に堆積する工程と、
    前記第２の金属層にフォトレジスト層を塗布する工程と、
    ダブルトーンマスクによって前記フォトレジスト層を露光して現像した後、エッチングし、前記第２の金属層で形成された前記ゲート電極及び前記ゲートラインのパターンを形成し、前記フォトレジスト層に対してアッシング工程を行った後、再度エッチングし、前記第２の透明導電層で形成された前記共通電極のパターンを形成する工程と、を備えることを特徴とする、請求項１〜７のいずれか１項に記載の薄膜トランジスタのアレイ基板の製造方法。
  9. 前記第２のパターニング工程をした前記透明基板に前記第２の透明導電層及び前記第２の金属層を順に堆積する工程が、
    マグネトロンスパッタによって、前記第２のパターニング工程をした前記透明基板に厚みが４０〜７０ｎｍである前記第２の透明導電層及び厚みが２００〜４００ｎｍである前記第２の金属層を堆積する工程を備えることを特徴とする、請求項８に記載の薄膜トランジスタのアレイ基板の製造方法。
  10. 前記第２の透明導電層としてＩＺＯ又はＩＴＯを用い、
    前記第２の金属層としてＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ及びＣｕの中の少なくとも１つを用いることを特徴とする、請求項９に記載の薄膜トランジスタのアレイ基板の製造方法。
  11. 薄膜トランジスタのアレイ基板であって、
    透明基板と、
    前記透明基板にあり、第１の透明導電層で形成された画素電極と、
    前記画素電極にあり、第１の金属層で形成されたソース電極、ドレイン電極及びデータラインと、
    前記透明基板にあり、透明酸化物層で形成された活性層と、
    前記活性層にあるゲート絶縁層と、
    前記ゲート絶縁層にあり、第２の透明導電層で形成された共通電極と、
    前記共通電極にあり、第２の金属層で形成されたゲート電極及びゲートラインと、を備えることを特徴とする、薄膜トランジスタのアレイ基板。
  12. 電子デバイスであって、請求項１１に記載の薄膜トランジスタのアレイ基板を備えることを特徴とする、電子デバイス。
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