JP2015111712A - 抵抗変化素子、半導体装置、および抵抗変化素子の形成方法 - Google Patents

抵抗変化素子、半導体装置、および抵抗変化素子の形成方法 Download PDF

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Abstract

【課題】信頼性を維持したまま、低電圧化を可能にした抵抗変化素子を提供する。
【解決手段】第１の電極１０１及び第２の電極１０３と、第１の電極１０１及び第２の電極１０３の間に設けられた、少なくとも酸素及び炭素を含むイオン伝導層１０２と、を有する。第１の電極１０１はイオン伝導層へ伝導可能な金属を含む。イオン伝導層１０２は、酸素及び炭素の他に少なくともシリコンを元素として含む多孔質膜であり、６員環又は８員環からなるシロキサン構造を含む膜であり、少なくとも不飽和炭化水素基を含む膜である。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。特に、多層配線層の内部に抵抗変化型不揮発性素子（以下では、「抵抗変化素子」と称する）を有するメモリ、およびフィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ；ＦＰＧＡ）を搭載した半導体装置と、抵抗変化素子およびその形成方法とに関する。
シリコンデバイスを含む半導体デバイスは、Ｍｏｏｒｅの法則で知られるスケーリング則の微細化によってデバイスの集積化・低電力化が進められ、「３年で４倍の集積化を図る」というペースで開発が進められてきた。近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰、およびデバイス寸法の物理的限界により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。
リソグラフィプロセスの高騰には、製造装置価格およびマスクセット価格の高騰が挙げられる。また、デバイス寸法の物理的限界には、動作限界および寸法ばらつき限界が挙げられる。
近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡと呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。ＦＰＧＡは、多層配線層の内部に抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなＦＰＧＡを搭載した半導体装置を用いることで、回路の自由度を向上させることができるようになった。抵抗変化素子としては、遷移金属酸化物を用いたＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（ＮＥＣ社の登録商標）などがある。イオン伝導体は、イオンが電界などの印加によって自由に動くことのできる固体である。
回路の自由度を向上させる可能性の高い抵抗変化素子として、イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子が、文献（Ｓｈｕｎｉｃｈｉ Ｋａｅｒｉｙａｍａ ｅｔ ａｌ．， “Ａ Ｎｏｎｖｏｌａｔｉｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ Ｎａｎｏｍｅｔｅｒ Ｓｗｉｔｃｈ”， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．４０， Ｎｏ．１， ｐｐ．１６８−１７６， Ｊａｎｕａｒｙ ２００５．）に開示されている。
この文献に開示されたスイッチング素子は、イオン伝導層と、このイオン伝導層の２つの面のそれぞれに接して設けられた第１電極および第２電極との３つ層からなる構成である。このうち、第１電極はイオン伝導層に金属イオンを供給するための役割を果たしている。第２電極からは金属イオンは供給されない。
このスイッチング素子の動作を簡単に説明する。第１の電極を接地して第２電極に負電圧を印加すると、第１電極の金属が金属イオンになってイオン伝導層に溶解する。そして、イオン伝導層中の金属イオンがイオン伝導層中に金属になって析出し、析出した金属により第１電極と第２電極を接続する金属架橋が形成される。金属架橋で第１電極と第２電極が電気的に接続することで、スイッチがオン状態になる。
一方、上記オン状態で第１電極を接地して第２電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極と第２電極との電気的接続が切れ、スイッチがオフ状態になる。なお、電気的接続が完全に切れる前の段階から第１電極および第２電極間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。また、上記オフ状態からオン状態にするには、再び第１の電極を接地して第２電極に負電圧を印加すればよい。
また、上述の文献には、イオン伝導体を介して２個の電極が配置され、それらの間の導通状態を制御する２端子型のスイッチング素子の場合の構成および動作が開示されている。
このようなスイッチング素子は、ＭＯＳＦＥＴなどの半導体スイッチよりもサイズが小さく、オン抵抗が小さいという特徴を持っている。そのため、プログラマブルロジックデバイスへの適用に有望であると考えられている。また、このスイッチング素子においては、電圧を印加しなくても、導通状態（素子のオンまたはオフ）がそのまま維持されるので、不揮発性のメモリ素子としての応用も考えられる。
例えば、トランジスタなどの選択素子１個とスイッチング素子１個とを含むメモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列する。このように配列することで、ワード線およびビット線で複数のメモリセルの中から任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスイッチング素子の導通状態をセンスし、スイッチング素子のオンまたはオフの状態から情報「１」または「０」のいずれの情報が格納されているかを読み取ることが可能な不揮発性メモリを実現できる。
ところで、近年の半導体デバイスの低電力化の要求により、ＣＭＯＳデバイスの電源電圧の低電圧化が進められている。ＣＭＯＳデバイス上に搭載される抵抗変化素子の動作電圧も例外ではなく、通常のロジック回路に搭載されているトランジスタで動作可能な電圧での動作が望まれている。しかしながら、抵抗変化素子を電圧動作させるためには、フォーミングと呼ばれる電気的初期活性化処理が必要であり、フォーミングに必要な電圧（以下では、フォーミング電圧と称する）は少なくとも４Ｖ以上であるのが一般的であった。
例えば、抵抗変化素子として、銅とイオン伝導層を用いた素子（例えば、Ｎａｎｏｂｒｉｄｇｅ（登録商標））を用いる場合には、Ｃｕ２Ｓ、ＴａＯまたはＴａＳｉＯなどをイオン伝導層に用いることが提案されている。イオン伝導層にＣｕ２Ｓ系の材料を用いると、動作電圧が０．２Ｖ以下となり、動作電圧が低すぎることが問題になっていた。また、イオン伝導層にＴａＯ系の材料を用いると、上述のフォーミング電圧の初回セット電圧が４Ｖ以上となり、初回セット電圧が高すぎることが問題になっていた。そのため、ＣＭＯＳロジックコンパチブルな動作を実現するためには、フォーミング電圧およびセット電圧を一般的なＩ／Ｏトランジスタの動作電圧である３．３Ｖ以下とすることが望まれていた。
フォーミング電圧を下げる施策の一例として、イオン伝導層の膜厚を薄くして、実効的な電界を上げる手法がある。しかしながら、この手法では既存の材料を薄膜化した場合には、逆にリセット電圧方向（逆バイアス方向）での絶縁破壊電圧が小さくなってしまう問題が発生し、実用的にフォーミング電圧を下げることが難しいという課題を有していた。なお、絶縁破壊電圧とは、測定対象の膜に印加する電圧を大きくしていった場合に、絶縁破壊が発生するときの電圧である。
本発明の目的の一つは、信頼性を維持したまま、低電圧化を可能にした抵抗変化素子、半導体装置、および抵抗変化素子の形成方法を提供することである。
本発明の一側面の抵抗変化素子は、下部電極となる第１の電極および上部電極となる第２の電極と、第１の電極および第２の電極の間に設けられた、少なくとも酸素および炭素を含むイオン伝導層と、を有し、第１の電極はイオン伝導層へ伝導可能な金属を含み、イオン伝導層は、酸素および炭素の他に少なくともシリコンを元素として含む多孔質膜であり、イオン伝導層は６員環または８員環からなるシロキサン構造を含む膜であり、イオン伝導層は少なくとも不飽和炭化水素基を含む膜であり、シロキサン構造は後述の化学式１および化学式２のいずれかの構造であり、Ｒ１はビニル基であって、Ｒ２が、水素、メチル基、エチル基、プロピル基、およびイソプロピル基のうちいずれかであることを特徴とする。
また、本発明の一側面の半導体装置は、上記本発明の抵抗変化素子を有する構成である。
さらに、本発明の一側面の抵抗変化素子の形成方法は、第１の電極を形成する工程と、第１の電極上に、少なくともシリコンおよび酸素を骨格とした有機シリカ化合物の蒸気を不活性ガスで希釈した蒸気を用いて、プラズマＣＶＤ法により絶縁膜を形成する工程と、絶縁膜上に第２の電極を形成する工程と、を有し、第１の電極を形成する工程において、絶縁膜へ伝導可能な金属を用いて第１の電極を形成し、有機シリカ化合物は、シリコンおよび酸素を骨格とし、側鎖に少なくとも一つの不飽和炭化水素其が結合された環状有機シリカ化合物であり、有機シリカ化合物は後述の化学式１および化学式２のいずれかの構造であり、Ｒ１はビニル基であって、Ｒ２が、水素、メチル基、エチル基、プロピル基、およびイソプロピル基のうちいずれかであることを特徴とする。
図１は第１の実施形態の半導体装置の一構成例を模式的に示した断面図である。 図２はプラズマＣＶＤ装置の一構成例を示すブロック図である。 図３は第１の実施形態の半導体装置の別の構成例を模式的に示した断面図である。 図４は第２の実施形態の半導体装置の一構成例を示す断面図である。 図５Ａは第２の実施形態の半導体装置の形成方法を説明するための断面図である。 図５Ｂは第２の実施形態の半導体装置の形成方法を説明するための断面図である。 図５Ｃは第２の実施形態の半導体装置の形成方法を説明するための断面図である。 図６は第３の実施形態の半導体装置の一構成例を示す断面図である。 図７Ａは図６に示した半導体装置の製造方法を説明するための断面図である。 図７Ｂは図６に示した半導体装置の製造方法を説明するための断面図である。 図７Ｃは図６に示した半導体装置の製造方法を説明するための断面図である。 図８Ａは図６に示した半導体装置の製造方法を説明するための断面図である。 図８Ｂは図６に示した半導体装置の製造方法を説明するための断面図である。 図８Ｃは図６に示した半導体装置の製造方法を説明するための断面図である。 図９Ａは図６に示した半導体装置の製造方法を説明するための断面図である。 図９Ｂは図６に示した半導体装置の製造方法を説明するための断面図である。 図１０Ａは図６に示した半導体装置の製造方法を説明するための断面図である。 図１０Ｂは図６に示した半導体装置の製造方法を説明するための断面図である。 図１１は実施例１における抵抗変化素子のＩ−Ｖ特性を示すグラフである。 図１２は実施例１における多孔質膜の絶縁破壊電圧を示すグラフである。 図１３Ａは実施例１の抵抗変化素子を用いたメモリデバイスの一構成例の要部を示す図である。 図１３Ｂは図１３Ａに示したメモリセルアレイのメモリセルの一構成例を示す図である。 図１４は図１３Ａに示したメモリセルアレイの素子の抵抗値の分布を示すグラフである。
本発明の一実施形態における抵抗変化素子は、第１の電極と、少なくとも酸素および炭素を含む絶縁膜と、第２の電極とがこの順に積層された構造を有するものである。
本実施形態の抵抗変化素子では、少なくとも酸素および炭素を含む絶縁膜のうち、多孔質膜をイオン伝導層として用いることで、イオン伝導層内部に形成される金属イオンによる架橋の形成が容易になり、フォーミング電圧を低減できる。
これは、本発明者らが、イオン伝導層内部へ金属架橋を形成するための電圧と、イオン伝導層材料に関して誠意検討を行った結果、イオン伝導層の膜密度が低いほど初期架橋形成のためのフォーミング電圧を低下できる知見を得たためである。
すなわち、抵抗変化素子をＯＮ状態（低抵抗状態）へ遷移するためには、イオン伝導層内部に金属架橋が形成されることが必要であるが、イオン伝送層の膜内に予め導入された空孔の存在によって、金属架橋が形成された場合の体積変化が小さく、結果として物質移動量が少なくてすむため、フォーミングに必要な電圧を低減できる。
イオン伝導層となる絶縁膜の密度を下げる手法として、ＳｉＯを骨格とした膜を形成する場合には、膜に炭素（Ｃ）を混入させることが有効である。膜内の結合状態として、メチル基もしくはエチル基などのアルキル鎖、または、ビニル基などのアルカン鎖などの結合を膜内に導入することで、絶縁膜の密度を下げることを実現できる。
それ以外の方法として、絶縁膜の内部に意図的に数ｎｍ以下の空孔を導入することでも、絶縁膜の密度を低減させ、フォーミング電圧を低減させることが可能となる。ただし、空孔径の分布はフォーミング電圧の分布と対応するため、複数の空孔径分布を有する絶縁膜をイオン伝導層に用いると、フォーミング電圧のばらつきを悪化させてしまうことになる。そのため、抵抗変化素子の動作電圧のばらつきを小さくするためには、単一の空孔径分布であることが好ましい。
また、本実施形態による、ＳｉＯＣ膜および多孔質膜の少なくともいずれかをイオン伝導層として用いることによる別の効果として、イオン伝導層の比誘電率を小さくできるということが挙げられる。これにより、金属架橋形成のための電圧依存性が急峻となるため、動作電圧域でのディスターブ特性を向上させることができる。
また本発明者らは、本実施形態による多孔質膜をイオン伝導層として用いることで、リセット電圧方向（逆バイアス方向）での絶縁破壊電圧を大きくできることをつきとめた。これは、架橋形成されやすい材料として多孔質膜をイオン伝導層とすることで、フォーミング時のイオン伝導層内部に形成されるダメージ（欠陥）が低減され、結果として、絶縁信頼性を向上させることができたためである。
一方、本実施形態のイオン伝導層が酸素を含む膜であれば、バルブメタルの酸化膜（例えば、酸化チタン膜）を銅電極上に形成してもよい。この場合、バルブメタルの酸化膜によって下層の銅の酸化を抑制できる。これは、酸化物の標準自由エネルギーが、銅に比べて、チタン（Ｔｉ）またはアルミニウム（Ａｌ）等のバルブメタルの方が負に大きいため、バルブメタルがイオン伝導層形成中に発生する酸素を吸収する役割、すなわち、バルブメタルとなる役割を果たし、バルブメタル酸化膜を形成するためである。
バルブメタルは、銅の酸化を防ぐための金属であり、ＴｉおよびＡｌの他に、タンタル、ニオブ、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモンなどがある。ここでは、銅の酸化を防ぐための金属としてバルブメタルを用いているが、銅以外の金属の酸化を防ぐ目的に使用してもよい。
また、本発明を実現するための実験過程で、多孔質膜を形成する際、シリコンおよび酸素を骨格とした６員環シロキサン構造または８員環状シロキサン構造が膜内に含まれていると、環の内部を利用することで銅の出入りが容易となり、抵抗変化素子としてのオン／オフ動作が容易となることもつきとめた。
また、側鎖に少なくとも一つの不飽和炭化水素其が結合された環状有機シリカ化合物を用いて多孔質膜を形成してもよい。この場合、原料の分解反応を抑制したまま、絶縁膜を成長させることができる。そのため、例えば、銅電極上に多孔質膜を形成する際、銅の酸化を抑制しつつ多孔質膜を形成することができる。さらに、原料の環状シロキサン骨格を維持したまま絶縁膜を形成することができるため、前述のシリコンおよび酸素を骨格とした６員環シロキサン構造または８員環状シロキサン構造を含む絶縁膜を好適に得ることができ、炭素を多孔質膜に残しやすくなる。
さらに、シリコンおよび酸素を骨格とし、側鎖に少なくとも一つの不飽和炭化水素其が結合された環状有機シリカ化合物の蒸気と不活性ガス蒸気の混合ガスを第１電極上へ供給し、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることで、第１電極上に多孔質膜を形成することができる。
本発明の他の実施形態の抵抗変化素子は、第１の電極としてルテニウム（Ｒｕ）、抵抗変化層としてＴｉＯ２、バッファ層として多孔質膜、第２の電極としてＲｕがこの順に積層された構造を有する。
以下に、本発明の実施形態を詳しく説明する。
（第１の実施形態）
本発明の実施形態に係る半導体装置について図面を用いて説明する。図１は、本実施形態の半導体装置の一構成例を模式的に示した断面図である。
図１に示すように、本実施形態の半導体装置は、第１の電極１０１と、多孔質膜１０２と、第２の電極１０３とを有する。第１の電極１０１の上に多孔質膜１０２と第２の電極１０３が順に形成されている。第１の電極１０１は、銅を主成分とする金属からなる構成である。多孔質膜１０２には、シリコン（Ｓｉ）、酸素（Ｏ）および炭素（Ｃ）の元素が材料として含まれている。
本実施形態における半導体装置の第１の電極１０１と第２の電極１０３について説明する。第１の電極１０１は銅を含む金属である。第１の電極１０１はイオン伝導層に銅イオンを供給するための役割を果たしている。銅の中に不純物としてＡｌ、Ｔｉ、スズ（Ｓｎ）などの金属が含まれていてもよい。第２の電極１０３の材料は、Ｒｕ、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）または白金（Ｐｔ）であることが好ましい。
次に、本実施形態における半導体装置のイオン伝導層について説明する。本実施形態では、多孔質膜１０２がイオン伝導層の役目を果たす。また、イオン伝導層は、少なくともＳｉ、Ｏ、Ｃを主成分とすることが好ましい。ＳｉおよびＯからなる環状シロキサン構造を有することで、膜中のイオンの伝導が容易になる。さらに、イオン伝導層は、Ｓｉ、ＯおよびＣの元素からなる膜であることが好ましい。その理由の１つとして、イオン伝導層となる絶縁膜がＣを含むことで、イオン伝導層の比誘電率を小さくできるということが挙げられる。これにより、金属架橋形成のための電圧依存性のグラフが急峻となるため、動作電圧域でのディスターブ特性を向上させることができる。
また、イオン伝導層は、比誘電率が２．５以上３．５以下であり、単一ピークの空孔径分布を有することが好ましい。一般的にＳｉＯＣを骨格とした絶縁膜の場合に、絶縁膜の比誘電率が３．５より大きくなると膜密度が高くなり、イオン伝導層として好ましくない。一方、絶縁膜の比誘電率を２．５以下に維持しようとすると、吸水率が増加し、リーク電流が増えてしまう。また、絶縁膜が単一ピークの空孔径分布を有するのが好ましいのは、空孔径のばらつきが大きいと、結果としてフォーミング電圧のばらつきが大きくなる問題が生じるからである。
また、イオン伝導層は、多孔質膜中のＣ／Ｓｉ組成比が０．４〜３．５であることが好ましく、多孔質膜中のＯ／Ｓｉ組成比が０．５〜１．５であることが好ましい。
本実施形態の半導体装置は、イオン伝導体中における金属イオン移動と電気化学反応とを利用した抵抗変化素子である。第１の電極はイオン伝導層に銅イオンを供給するための役割を果たしている。抵抗変化素子は、電圧の印加、あるいは電流を流すことでＯＮ／ＯＦＦの制御を行う。具体的には、抵抗変化素子は、第１の電極からイオン伝導層中への銅の電界拡散を利用してＯＮ／ＯＦＦの制御を行う。
次に、イオン伝導層として用いられる多孔質膜の形成方法を説明する。多孔質膜の形成方法は、少なくともシリコンおよび酸素を骨格とした有機シリカ化合物の蒸気を不活性ガスで希釈した蒸気を用いて、多孔質膜を第１の電極上に形成する工程を有する。
有機シリカ化合物は、シリコンおよび酸素を骨格とし、側鎖に少なくとも一つの不飽和炭化水素其が結合された環状有機シリカ化合物であることが好ましい。
具体的には、有機シリカ化合物は化学式１または化学式２に示す構造であり、Ｒ１およびＲ２のそれぞれは、水素、メチル基、エチル基、プロピル基、イソプロピル基およびビニル基のうちいずれかであることが好ましい。
Figure 2015111712
Figure 2015111712
Figure 2015111712
 化学式３は、化学式１において、Ｒ１がメチル基であり、Ｒ２がビニル基である有機シリカ化合物の構造を示す。
Figure 2015111712
 化学式４は、化学式１において、Ｒ１がエチル基であり、Ｒ２がビニル基である有機シリカ化合物の構造を示す。
Figure 2015111712
 化学式５は、化学式１において、Ｒ１がイソプロピル基であり、Ｒ２がビニル基である有機シリカ化合物の構造を示す。
Figure 2015111712
 化学式６は、化学式１において、Ｒ１がメチル基であり、Ｒ２が水素である有機シリカ化合物の構造を示す。
Figure 2015111712
 化学式７は、化学式２において、Ｒ１がメチル基であり、Ｒ２がビニル基である有機シリカ化合物の構造を示す。
Figure 2015111712
 化学式８は、化学式２において、Ｒ１がメチル基であり、Ｒ２が水素である有機シリカ化合物の構造を示す。
Figure 2015111712
 化学式９は、化学式２において、Ｒ１がビニル基であり、Ｒ２が水素である有機シリカ化合物の構造を示す。
化学式１はＳｉとＯの数が合わせて６なので６員環である。化学式３から化学式６のそれぞれも６員環である。これに対して、化学式２はＳｉとＯの数が合わせて８なので８員環である。化学式７から化学式９のそれぞれも８員環である。化学式１から化学式９のうち、いずれのものを原料にしても、形成された絶縁膜のＯ／Ｓｉ組成比は、約１であり、０．５〜１．５の範囲にある。
本実施形態では、化学式１または化学式２のＲ１またはＲ２がプロピル基である有機シリカ化合物について具体例を示していないが、化学式１から化学式９を原料とした場合の実験結果から、Ｒ１またはＲ２がプロピル基の場合も、本実施形態の多孔質膜を形成するための原料として使用することが可能であると予測できる。
次に、本実施形態における多孔質膜の形成方法を詳しく説明する。ここでは、有機シロキサン原料と不活性キャリアガスとを用いて多孔質膜を形成する場合で説明する。
図２は、本実施形態の方法に基づいて多孔質膜を形成する際に使用するプラズマＣＶＤ装置の一構成例を示すブロック図である。
図２に示すように、プラズマＣＶＤ装置は、反応室２１０、ガス供給部２２０、真空ポンプ２３０、および高周波（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ；ＲＦ）電源２４０を有する構成である。ガス供給部２２０はガス供給管２２２を介して反応室２１０と接続されている。真空ポンプ２３０は、ガス排出管２３６を介して反応室１０と接続されている。ガス排出管２３６には、バルブ２３２および冷却トラップ２３４が設けられている。そして、高周波電源２４０は、高周波ケーブル２４４を介して反応室１０と接続されている。高周波ケーブル２４４には、マッチングボックス２４２が設けられている。
反応室２１０内には、基板加熱部２０３およびシャワーヘッド２０５が設けられ、これらは互いに対向した状態で配置されている。基板加熱部２０３にはアース線２０７が接続されている。また、基板加熱部２０３にはヒータ（不図示）が設けられている。基板加熱部２０３は、半導体基板等の被成膜部材２０１を保持し、被成膜部材２０１を加熱する。シャワーヘッド２０５は、ガス供給管２２２が接続され、ガス供給管２２２を介して供給されるガスを被成膜部材２０１に噴射するガス噴出部として機能する。また、シャワーヘッド２０５には高周波ケーブル２４４が接続されている。
ガス供給部２２０からガス供給管２２２を介してシャワーヘッド２０５に原料ガス等を供給すると共に、高周波電源２４０で作り出された高周波電力を高周波ケーブル２４４の途中に配置されたマッチングンボックス２４２により所定の周波数にしてシャワーヘッド２０５に供給することにより、基板加熱部２０３とシャワーヘッド２０５との間の空間のガスがプラズマ化される。
ガス供給部２２０には、使用する環状有機シロキサン原料ガスの種類数に対応する数の原料供給タンクと、添加ガス用のガス供給タンク（以下では、単に「ガス供給タンク」と称する）とが設けられている。また、ガス供給部２２０は、各タンクから供給されたガスを混合する混合器２１９を有する。図２は、ガス供給部２２０に、１つの環状有機シロキサン原料が充填された原料供給タンク２１１と、添加ガス用のガス供給タンク２１５とが設けられている場合を示している。なお、添加ガスはなくてもよい。
ガス供給管２２２の一端は混合器２１９に接続されている。原料供給タンク２１１は配管２１２を介して混合器２１９と接続され、ガス供給タンク２１５は配管２１６を介して混合器２１９と接続されている。
配管２１２には、原料供給タンク２１１と混合器２１９との間に流量制御部２５３および気化器２６０が設けられている。流量制御部２５３は、２つのバルブ２５１ａ、２５１ｂと、これらのバルブの間に設けられた流量制御器２５２とを有する。気化器２６０には、キャリアガスとして不活性ガスが供給される。ここでは、不活性ガスとしてヘリウム（Ｈｅ）ガスが気化器２６０に供給される。気化器２６０は、原料供給タンク２１１から供給される液状原料を気化し、キャリアガスとともに原料ガスを混合器２１９に供給する。
配管２１６には、ガス供給タンク２１５と混合器２１９との間に流量制御部２５７が設けられている。流量制御部２５３は、２つのバルブ２５５ａ、２５５ｂと、これらのバルブの間に設けられた流量制御器２５６とを有する。
なお、図２に示すように、ガス供給管２２２の途中にクリーニングガス供給管２２８が接続されている。クリーニングガス供給管２２８には、流量制御部２２４とバルブ２２６が設けられている。また、ガス排出管２３６におけるバルブ２３２および冷却トラップ２３４の間から廃液配管２３８が分岐して設けられている。
また、各ガスが移送過程で液化するのを防止するために、配管２１２、２１６のそれぞれの周囲およびガス供給管２２２の周囲にヒータ（不図示）を設け、配管２１２、２１６、およびガス供給管２２２をヒータ（不図示）で加温するのが好ましい。これと同様な理由で、反応室２１０に供給されたガスの分子が励起される前に液化するのを防止するために、反応室２１０の周囲にもヒータ（不図示）を設け、反応室２１０を加温するのが好ましい。
次に、上記構成のプラズマＣＶＤ装置５０を用いた、多孔質膜の形成方法の手順を説明する。
基板加熱部２０３上に被成膜部材２０１を配置した後、真空ポンプ２３０を動作させ、バルブ２３２を開いて反応室２１０を減圧し、反応室２１０内の初期真空度を数Ｔｏｒｒにする。反応室２１０から排出されたガス中の水分は、冷却トラップ２３４により除去される。基板加熱部２０３は、被成膜部材２０１を加熱し、被成膜部材２０１の表面温度が所定の温度範囲になるようにする。なお、１Ｔｏｒｒ＝約１３３Ｐａである。以下では、圧力の単位として、部分的にＴｏｒｒを用いるものとする。
続いて、原料ガス（ここでは、有機シロキサンの気体）、キャリアガスおよび添加ガスを混合させたガスを混合器２１９からガス供給管２２２を介して反応室２１０に供給すると共に、高周波電源２４０およびマッチングボックス２４２を動作させて所定周波数の高周波電力を反応室２１０に供給する。
反応室２１０に材料ガスを供給する際、流量制御部２５３で有機シロキサンガスの流量を制御し、流量制御部２５７でキャリアガスの流量を制御することにより、混合器２１９で所定の組成の混合ガスが生成され、生成された混合ガスが反応室２１０に供給される。反応室２１０での原料ガスの分圧は０．１〜３Ｔｏｒｒ程度の範囲で維持されることが好ましい。また、真空ポンプ２３０の動作を制御することで、多孔質膜形成時の反応室２１０の雰囲気圧力を１〜６Ｔｏｒｒ程度の範囲に維持することが好ましい。このとき、比誘電率の低い絶縁膜を得るためには、少なくとも原料ガスの分圧を０．３Ｔｏｒｒ以下とすることが好ましい。
また、基板加熱部２０３の加熱により、被成膜部材２０１の表面温度は、１００〜４００℃の範囲で維持され、２００〜３５０℃の範囲が好ましい。
このような処理条件の下で、原料ガスである有機シロキサン原料の分子がプラズマによって励起され、活性化された状態の分子が被成膜部材２０１の表面に到達し、そこで多孔質膜が形成される。原料ガスの分子が不飽和結合を有する基を備えていると、プラズマにより励起されて活性化した分子が被成膜部材２０１の表面に到達すると、分子は基板加熱部２０３から更に熱エネルギーを受け取り、その基にある不飽和結合が開環し、分子間で熱重合反応が進行して、多孔質膜が形成される。
絶縁膜としてシリコン酸化膜を形成する場合には、通常、酸化ガスが用いられるが、本実施形態では、絶縁膜として多孔質膜を形成する際に、添加ガスおよびキャリアガスのいずれにも酸化ガスを用いないようにすることで、銅のように、酸化されやすい金属が図１に示した第１の電極１０１の材料に用いられていると、その金属の酸化を防止することができる。
なお、図２では、原料供給タンク２１１が１つの場合で説明したが、複数の原料供給タンクを設け、複数の種類の原料ガスを用いて多孔質膜を形成してもよい。複数の種類の原料ガスを使用して多孔質膜を形成する場合、例えば、６員環のシロキサン構造の原料ガスと８員環のシロキサン構造の原料ガスの流量比を変えることで、多孔質膜のイオン伝導率の値を所望の値に調整することが可能である。使用する原料ガスは２種類に限らず、３種類以上であってもよい。
また、基板加熱部２０３、真空ポンプ２３０、流量制御部２５３、２５７、高周波電源２４０、マッチングボックス２４２およびバルブ２２６、２３６に対する、上記多孔質膜の形成方法の手順による動作指示内容を記述したプログラムを準備し、そのプログラムにしたがってマイクロコンピュータに処理を実行させることで、プラズマＣＶＤ装置を制御して多孔質膜を形成してもよい。
ここで、電極上に多孔質膜を形成する際に、電極の表面が酸化されることを抑制する方法を説明する。
上述した方法で多孔質膜を形成する際、有機シロキサン原料中には酸素が含まれているため、多孔質膜の形成中に原料の部分的な分解によって酸素プラズマが発生する場合がある。その場合、図１に示した第１電極１０１に銅を用いていると、膜形成中に発生する酸素プラズマによって電極の表面が酸化してしまい、イオン伝導層に所望の抵抗変化特性が得られないという問題が発生するおそれがある。
第１の電極の表面が酸化されるという問題を回避するためには、第１の電極形成後であって多孔質膜の形成前に、バルブメタル膜（不図示）を形成し、多孔質膜の形成中にバルブメタルを酸化することが好ましい。
本実施形態の別の構成では、第１の電極に接してチタンまたはアルミニウムなどのバルブメタルの酸化膜が形成されている。バルブメタルがチタンであればバルブメタル酸化膜は酸化チタン膜であり、バルブメタルがアルミニウムであればバルブメタル酸化膜は酸化アルミニウム膜である。バルブメタルは不動体（不動態）を形成しやすい金属である。
バルブメタルは、酸化物の標準自由エネルギーが、銅に比べて負に大きい材料であるために、イオン伝導層形成中に発生する酸素を吸収し、銅の酸化を抑制する。
また、一般に銅配線は電界めっき法で形成されるが、めっき液に含まれる不純物等により、銅膜内に微量の酸素を含む。銅内に残留した酸素はスイッチング時の銅架橋生成のばらつきを増加させてしまう。バルブメタルは下層の銅配線からプロセス中に出てくる酸素を吸収する役割も果たす。バルブメタルの膜厚は、好ましくは４ｎｍ以下である。
第１の電極とイオン伝導層との間に酸化チタン膜または酸化アルミニウム膜等のバルブメタルの酸化膜が形成されていると、素子の低抵抗状態（ＯＮ状態）から高抵抗状態（ＯＦＦ状態）に切り替える際、イオン伝導層とバルブメタルの酸化膜内部を貫通して形成された銅イオンの析出による架橋をバルブメタルの酸化膜で分断することで、バルブメタルの酸化膜内部の銅の架橋が優先して回収される。これにより、バルブメタルの酸化物内部に電界が印加され、イオン伝導層内部の銅イオンの回収を容易にすることができるようになる。したがって抵抗変化素子のスイッチング特性を向上させることができる。
なお、バルブメタルの酸化膜の一種である酸化チタン膜および酸化アルミニウム膜の形成方法は、限定されるものではないが、例えば、以下の工程で形成することができる。まず、第１の電極の上にチタン膜またはアルミニウム膜を形成する。続いて、チタン膜またはアルミニウム膜の上にイオン伝導層をスパッタリング法で形成する。このスパッタリング法を行う際に、酸素ガスを導入しつつ行うことで、チタン膜またはアルミニウム膜を酸化チタン膜または酸化アルミニウム膜に酸化する。
酸化チタン膜の膜厚は１以上３ｎｍ以下であることが好ましい。イオン伝導層内の金属架橋の形成と回収は電界制御であるため、酸化チタン膜の膜厚を３ｎｍ以下とすることでスイッチングに要する電圧を低く抑えやすい。
次に、図１を参照して説明した抵抗変化素子の多孔質膜１０２に表面処理を行う場合について説明する。ここで説明する方法は、多孔質膜１０２を形成する工程と、第２の電極１０３を形成する工程との間に、不活性ガスプラズマを多孔質膜１０２の表面に照射するものである。
図２に示したプラズマＣＶＤ装置を用いる場合で具体的に説明する。反応室２１０内において、多孔質膜１０２を形成した後、Ｈｅガスを反応室２１０内に供給し、反応室２１０の圧力を１〜６Ｔｏｒｒ程度の範囲に設定する。その後、シャワーヘッド２０５にＲＦ電力を供給することでＨｅプラズマを発生させ、多孔質膜表面の炭素を除去し、その表面をＳｉＯ２化させる。
図３は本実施形態の半導体装置の別の構成例を示す断面図である。図３に示すように、多孔質膜１０２の表面に変質層１１７が形成されている。多孔質膜１０２の表面にＨｅプラズマ処理をすることで、多孔質膜表面の炭素が除去され、多孔質膜よりも炭素の含有量の少ない変質層１１７がその表面に形成される。この場合、多孔質膜における、第２の電極と接する面はＳｉＯ２化し、多孔質膜の第２の電極と接する面に高密度な膜が形成される。ここで、第１電極と多孔質膜の間にバルブメタルの酸化膜が形成されているとすると、第１電極側から、バルブメタルの酸化膜、多孔質膜、ＳｉＯ２膜、第２の電極の順に積層された構造が得られる。
銅イオンの伝導率は、バルブメタルの酸化膜、多孔質膜、ＳｉＯ２膜の順に小さくなるため、この順に膜が積層された構造とすることで、素子の低抵抗状態（ＯＮ状態）から高抵抗状態（ＯＦＦ状態）に切り替える際、多孔質膜とその上層のＳｉＯ２膜を含むイオン伝導層とバルブメタルの酸化膜内部を貫通して形成される銅イオンの析出による銅の架橋が優先して回収される。これにより、バルブメタルの酸化物内部と多孔質膜内部に電界が印加され、銅イオンの回収を容易にすることができるようになる。したがって抵抗変化素子のスイッチング特性を向上させることができる。
（第２の実施形態）
本実施形態の抵抗変化素子の構成を説明する。図４は本実施形態の抵抗変化素子の一構成例を示す断面図である。
図４に示すように、本実施形態の抵抗変化素子は、第１の電極１１０、酸化チタン膜１１２、イオン伝導層１１３および第２の電極１１４を有する。第１の電極１１０の上に酸化チタン膜１１２、イオン伝導層１１３および第２の電極１１４が順に形成されている。
次に、抵抗変化素子の製造方法の実施形態について図５Ａ〜図５Ｃを参照にして詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
以下に本発明の抵抗変化素子の製造方法の例について図５を参照して簡単に説明する。まず、銅を主成分とする金属からなる第１の電極１１０上にチタン膜１１２ａを形成する（図５Ａ）。次に、チタン膜１１２ａの上にイオン伝導層１１３を形成すると同時に、チタン膜１１２ａを酸化して酸化チタン膜１１２にする（図５Ｂ）。その後、イオン伝導層１１３上に第２の電極１１４を形成する（図５Ｃ）。
本実施形態により製造される抵抗変化素子は、上部電極となる第２の電極１１４と下部電極となる第１の電極１１０との間に、酸化チタン膜１１２およびイオン伝導層１１３が介在する。また、抵抗変化素子は、第１の電極１１０、酸化チタン膜１１２、イオン伝導層１１３および第２の電極１１４が順に積層された積層構造である。第１の電極１１０は銅を含む金属膜であり、イオン伝導層１１３はＳｉ、Ｃ、Ｏを主成分とする多孔質膜である。
次に、図４に示した抵抗変化素子の形成方法を詳細に説明するために、その具体例を説明する。ここでは、被成膜部材にシリコンウェハを用いるものとする。
第１の電極１１０の材料は銅であり、図に示さない基板上に第１の電極１１０をスパッタリング法や電界めっき法などにより形成する。銅の中に不純物としてＡｌ、Ｓｎ、Ｔｉなどが含まれていてもよい。
続いて、図５Ａに示したように、第１の電極１１０の上にチタン膜１１２ａを形成する。このチタン膜１１２ａを、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ；直流）スパッタリング法により形成する。例えば、８インチシリコンウェハ上にチタン膜を形成する場合には、反応室圧力０．３５［Ｐａ］、Ａｒ流量４０ｓｃｃｍ、基板温度室温、スパッタリングパワー０．２ｋＷにて、成長速度約２２ｎｍ／ｍｉｎが得られる。堆積するチタン膜厚は２ｎｍ以下とすることが好ましい。
次に、チタン膜１１２ａの上にイオン伝導層１１３を形成する工程を説明する。Ｓｉ、Ｃ、Ｏを主成分とする多孔質膜としては、例えば、化学式２、化学式３に示す有機シリカ原料の蒸気を用いたプラズマＣＶＤ法によって形成することができる。以下では、図２に示したプラズマＣＶＤ装置を用いる場合で説明する。
あるいはプラズマＣＶＤ法で形成した、「Ａｕｒｏｒａ（登録商標）」、「Ａｕｒｏｒａ−ＵＬＫ（登録商標）」、または「Ｂｌａｃｋ Ｄｉａｍｏｎｄ（登録商標）」などのＳｉＯＣＨ膜をイオン伝導層１１３に用いてもよいが、下層に銅配線を使用する場合には、銅の上面をバルブメタルで覆うなどして銅の酸化を抑制する必要がある。
例えば、有機シロキサンには、化学式１または化学式２に示される構造の原料を用いることが可能である。原料の供給量を１０〜２００ｓｃｃｍの範囲とする。不活性キャリアガスにＨｅを用い、Ｈｅの供給量を３００〜２０００ｓｃｃｍの範囲とする。Ｈｅは必ずしも気化器２６０を介してのキャリアガスとして供給する必要はなく、Ｈｅの一部は直接反応室２１０に供給されてもよい。基板温度を３５０℃とし、シャワーヘッド２０５および基板加熱部２０３の２つの電極間の距離を１０ｍｍとし、シャワーヘッド２０５へのＲＦ電力は、１３．５ＭＨｚの周波数にて５０Ｗ〜３００Ｗの範囲とすることが好ましい。
反応室２１０の圧力は１．０〜６．０Ｔｏｒｒに維持可能な状態で、反応室２１０に有機シロキサン原料とキャリアガスＨｅを供給する。
このとき、先にＨｅガスの供給を開始し、反応室の圧力が安定化したところで、環状有機シロキサン原料の供給を開始することが好ましい。また、有機シロキサン原料の供給は１０秒程度の時間をかけて目的の供給量に到達するようにした。これは、気化器内での原料同士の重合による気化器閉塞を抑制するためである。
このとき、Ｈｅの供給は原料気化器経由で５００ｓｃｃｍ供給し、別ラインにて反応室２１０に直接５００ｓｃｃｍ供給するようにした。この後の反応室２１０へ供給されるＨｅ流量の制御は、別ラインのＨｅ供給量を制御することで行い、気化器に供給するＨｅ流量は５００ｓｃｃｍで一定とした。このように気化器２６０を経由するＨｅ量を一定とすることで、気化器２６０内の温度を安定させ、安定した原料供給を行うことが可能となる。
続いて、Ｈｅと原料の供給が安定化し、反応室の圧力が一定となったところで、ＲＦ電力の印加を開始する。
多孔質膜の成長が終了した後、ウェハを反応室内に待機させたまま、有機シロキサン原料の供給を停止し、Ｈｅガスのみを供給する。その後、ＲＦ電力の印加を行うことで、Ｈｅプラズマによって多孔質膜の表面炭素を除去し、ＳｉＯ２化する。その後、反応室２１０のパージと排気を繰り返し、反応室２１０からウェハを取り出す。
このようにして得られた膜は、Ｈｅプラズマ処理を行う前は、比誘電率２．５であり、化学式５の原料を用いた場合の膜組成は、Ｓｉ：Ｏ：Ｃ＝１：１：３．０であった。
多孔質膜の組成は、有機シロキサン原料とＨｅの比率を変化させることや、原料構造を変えることで変化させることができる。例えば、有機シロキサン原料６５ｓｃｃｍに対して、Ｈｅの混合量を３００ｓｃｃｍから１５００ｓｃｃｍへ変化させることで、多孔質膜におけるＣ／Ｓｉの比率が３．４から２．８へ低減した。Ｃ／Ｓｉの比率が２．８であっても本実施形態の多孔質膜として有効である。
また、有機シロキサン原料を化学式２の化合物から化学式３の化合物に変更することで、多孔質膜におけるＣ／Ｓｉの比率が２．１になった。ただし、Ｃ／Ｓｉの比率が小さくなりすぎると、膜の密度が大きくなり、金属架橋が形成されにくくなるため、Ｃの割合が一定以上であることが望ましい。
また、多孔質膜として、「Ａｕｒｏｒａ（登録商標）」を用いてもよい。この場合、処理条件を調整することで、Ｃ／Ｓｉの比率を０．４〜２．０とすることができる。
「Ａｕｒｏｒａ（登録商標）」のように、シロキサン原料の蒸気と酸化ガスとの混合ガスを用いる場合には、第１の電極の酸化が激しく生じるため、バルブメタルの挿入が特に必要である。
多孔質膜の内部に金属架橋が形成される場合には、予め膜内に導入された空孔の存在によって、フォーミング電圧を低減することができるが、空孔径のばらつきが大きいと、結果としてフォーミング電圧のばらつきが大きくなる問題が生じる。そのため、イオン伝導層に用いる多孔質膜としては、単一ピークの空孔径分布を有することが好ましい。
多孔質膜形成後にＨｅプラズマ処理を行った場合の膜表面の組成は、炭素量が減少することを確認した。膜表面の炭素量は、ＲＦ電力が高いほど、処理時間が長いほど減少することが確認されており、所望の抵抗変化素子特性を得るため、適宜処理条件を変更することが好ましい。
続いて、第２の電極１１４の形成には、例えば、ＤＣスパッタリング法や、ロングスロースパッタリング法を用いて、ＲｕをターゲットとしてＤＣパワー０．２ｋＷ、Ａｒガス流量４０ｓｃｃｍ、０．２７［Ｐａ］、室温の条件で、第２の電極１１４を形成するための金属膜をイオン伝導層１１３上に堆積することが可能である。上部電極となる第２の電極の形成中における、イオン伝導層１１３からの酸素の脱離を抑制するため、室温で金属膜をイオン伝導層１１３上に堆積することが好ましい。
このようにして形成した抵抗変化素子は、抵抗変化型不揮発素子となり、イオン伝導体中における銅イオン移動と電気化学反応とを利用したスイッチング素子となる。抵抗変化素子は、電圧の印加、あるいは電流を流すことでＯＮ／ＯＦＦの制御を行い、例えば、酸化チタン膜１１２およびイオン伝導層１１３中への銅の電界拡散を利用してＯＮ／ＯＦＦの制御を行う。なお、本発明に係る抵抗変化素子は、スイッチング素子としてのみならず、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
抵抗変化素子を搭載するウェハ（不図示）または基板（不図示）は、半導体素子が形成された基板でもよく、例えば、シリコン基板、単結晶基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板、液晶製造用基板等の基板でもよい。
本実施形態により、下部電極である銅の酸化を抑制しながらイオン伝導層を形成することができ、高いスイッチング特性を有する抵抗変化素子を得ることができる。
また、酸化チタン膜を形成する際に、銅配線上に金属チタンを堆積し、その後、イオン伝導層をプラズマＣＶＤ法により行うことでイオン伝導層の形成中に金属チタンを酸化させ、酸化チタンの形成をイオン伝導層の形成と自己整合的に行うことができる。
（第３の実施形態）
本実施形態は、本発明の抵抗変化素子を半導体装置の多層配線内部に形成した装置である。本実施形態に係る半導体装置について図面を用いて説明する。
図６は、本実施形態に係る半導体装置の構成を模式的に示した部分断面図である。
本実施形態における半導体装置の抵抗変化素子２５は、下部電極として機能する第１配線５ａと、酸化チタン膜８と、イオン伝導層９と、第１上部電極１０と、第２上部電極１１と、からなる。
また、本実施形態における半導体装置において、第１上部電極１０、第２上部電極１１、およびハードマスク膜１２の積層体上に厚膜のハードマスク膜２３が形成されている。酸化チタン膜８、イオン伝導層９、第１上部電極１０、第２上部電極１１、ハードマスク膜１２、およびハードマスク膜２３の側面が保護絶縁膜２４で覆われている。保護絶縁膜２４は、ハードマスク膜２３上には形成されていないが、絶縁性バリア膜７上には形成されている。また、図６では、抵抗変化素子２５に電気的に接続されない配線部分（５ｂ、１８ｂ、１９ｂ）も併せて示している。第２配線１８ｂのプラグ１９ｂは、バリアメタル２０ｂを介して第１配線５ｂと電気的に接続されている。抵抗変化素子部の構成は、実施形態１と同様である。
第１配線５ａは、層間絶縁膜４およびバリア絶縁膜３に形成された配線溝にバリアメタル６ａを介して埋め込まれた配線である。第１配線５ａは、抵抗変化素子２５の下部電極を兼ね、酸化チタン膜８と直接接している。なお、第１配線５ａと酸化チタン膜８の間には、電極層などが挿入されていてもよい。電極層が形成される場合は、電極層と酸化チタン膜８、イオン伝導層９は連続にて加工されることが好ましい。第１配線５ａには、イオン伝導層において拡散可能、およびイオン電導可能な金属が用いられ、例えば、Ｃｕ等が用いられる。第１配線５ａは、表面にＣｕＳｉが被覆されていてもよい。
第１配線５ｂは、層間絶縁膜４およびバリア絶縁膜３に形成された配線溝にバリアメタル６ｂを介して埋め込まれた配線である。第１配線５ｂは、抵抗変化素子２５と接続されず、バリアメタル２０ｂを介してプラグ１９ｂと電気的に接続されている。第１配線５ｂには、第１配線５ａと同一材料が用いられ、例えば、Ｃｕ等が用いられる。
バリアメタル６ａ、６ｂは、第１配線５ａ、５ｂに含まれる金属が層間絶縁膜４や下層へ拡散することを防止するために、配線の側面および底面を被覆する、バリア性を有する導電性膜である。バリアメタル６ａ、６ｂには、例えば、第１配線５ａ、５ｂがＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜が用いられる。
第２配線１８ａは、層間絶縁膜１７およびエッチングストッパ膜１６に形成された配線溝にバリアメタル２０ａを介して埋め込まれた配線である。第２配線１８ａは、プラグ１９ａと一体になっている。プラグ１９ａは、ハードマスク膜２３およびハードマスク膜２４に形成された下穴にバリアメタル２０ａを介して埋め込まれている。プラグ１９ａは、バリアメタル２０ａを介して第２上部電極１１と電気的に接続されている。
第２配線１８ｂは、層間絶縁膜１７およびエッチングストッパ膜１６に形成された配線溝にバリアメタル２０ｂを介して埋め込まれた配線である。第２配線１８ｂは、プラグ１９ｂと一体になっている。プラグ１９ｂは、層間絶縁膜１５、保護絶縁膜２４、および絶縁性バリア膜７に形成された下穴にバリアメタル２０ｂを介して埋め込まれている。プラグ１９ｂは、バリアメタル２０ｂを介して第１配線５ｂと電気的に接続されている。第２配線１８ｂおよびプラグ１９ｂには、第２配線１８ａおよびプラグ１９ａと同一材料が用いられ、例えば、Ｃｕが用いられる。
バリアメタル２０ａ、２０ｂは、第２配線１８ａ、１８ｂ（プラグ１９ａ、１９ｂを含む）に含まれる金属が層間絶縁膜１５、１７や下層へ拡散することを防止する、バリア性を有する導電性膜であり、第２配線１８ａ、１８ｂおよびプラグ１９ａ、１９ｂの側面および底面を被覆している。バリアメタル２０ａ、２０ｂには、例えば、第２配線１８ａ、１８ｂおよびプラグ１９ａ、１９ｂがＣｕを主成分とする金属元素からなる場合には、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、またはそれらの積層膜が用いられる。
バリアメタル２０ａ、２０ｂは、第２上部電極１１と同一材料であることが好ましい。例えば、バリアメタル２０ａ、２０ｂがＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを第２上部電極１１に用いることが好ましい。あるいは、バリアメタル２０ａ、２０ｂがＴｉ（下層）／Ｒｕ（上層）である場合は、下層材料であるＴｉを第２上部電極１１に用いることが好ましい。
ハードマスク膜２３は、ハードマスク膜１２をエッチングする際のハードマスクとなる膜である。ハードマスク膜２３は、ハードマスク膜１２と異なる種類の膜であることが好ましく、例えば、ハードマスク膜１２がＳｉＮ膜であれば、ハードマスク膜２３にＳｉＯ２膜を用いることが可能である。
保護絶縁膜２４は、抵抗変化素子２５にダメージを与えることなく、さらにイオン伝導層からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜２４には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることが可能である。保護絶縁膜２４は、ハードマスク膜１２および絶縁性バリア膜７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜２４と絶縁性バリア膜７およびハードマスク膜１２が一体化して、界面の密着性が向上する。
（第４の実施形態）
本実施形態は、第３の実施形態で説明した半導体装置の製造方法の一例を示すものである。図６に示した半導体装置の製造方法を、図面を参照して説明する。図７Ａから図１０Ｂは、図６に示した半導体装置の製造方法を模式的に示す工程断面図である。
まず、半導体基板１上に層間絶縁膜２、バリア絶縁膜３および層間絶縁膜４を順に形成する。ここで言う半導体基板１は、半導体基板そのものであってもよく、基板表面に半導体素子（不図示）が形成されている基板であってもよい。例えば、層間絶縁膜２は膜厚３００ｎｍのシリコン酸化膜であり、バリア絶縁膜３は膜厚５０ｎｍのＳｉＮ膜であり、層間絶縁膜４は膜厚３００ｎｍのシリコン酸化膜である。
続いて、リソグラフィ法を用いて、層間絶縁膜４、バリア絶縁膜３、および層間絶縁膜２に配線溝を形成する。このリソグラフィ法では、層間絶縁膜４の上に所定のパターンのレジストを形成するフォトレジスト形成処理、積層された膜に対してレジストをマスクにして異方性エッチングを行うドライエッチング処理、および、エッチングにより配線溝を形成した後にレジストを除去する処理を含む。
その後、配線溝にバリアメタル６ａ、６ｂを介して金属を埋め込んで第１配線５ａ、５ｂを形成する。バリアメタル６ａ、６ｂの積層構造は、例えば、ＴａＮ（膜厚５ｎｍ）／Ｔａ（膜厚５ｎｍ）である。第２配線５ａ、５ｂの材料は、例えば、銅である。続いて、第１配線５ａ、５ｂを含む層間絶縁膜４上に絶縁性バリア膜７を形成する。絶縁性バリア膜７は、例えば、膜厚５０ｎｍのＳｉＮ膜である。
次に、絶縁性バリア膜７上にハードマスク膜（不図示）を形成する。ハードマスク膜は、例えば、シリコン酸化膜である。続いて、所定の開口部パターンを有するフォトレジスト（不図示）をハードマスク膜上に形成し、フォトレジストをマスクにしてドライエッチング行ってハードマスク膜に開口部パターンを転写する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する。
次に、ハードマスク膜をマスクとして、ハードマスク膜の開口部に露出している絶縁性バリア膜７をエッチバック（ここでは、反応性ドライエッチングを用いる）することにより、第１配線５ａの上面にまで達する開口部を絶縁性バリア膜７に形成する。その後、アミン系の剥離液などで有機剥離処理を行うことで、第１配線５ａの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング副生成物などを除去する（図７Ａ）。図７Ａに示す構造を形成するまでをステップＢ１とする。
ステップＢ１において、層間絶縁膜４およびバリア絶縁膜３に形成された配線溝の深さは、層間絶縁膜４の膜厚分に加え、層間絶縁膜４の下面からさらに７０ｎｍ程度オーバーエッチングされた深さであり、配線溝はバリア絶縁膜３を貫通しており、層間絶縁膜２がその上面から２０ｎｍ程度の深さまで掘り込まれている。このようにして、予めバリア絶縁膜３をエッチングしておくことで、配線溝の抜け性を向上させることができる。
また、ステップＢ１において、絶縁性バリア膜７の開口部を形成する際の反応性ドライエッチングは、ＣＦ４／Ａｒのガス流量＝２５：５０ｓｃｃｍ、圧力０．５３［Ｐａ］、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。ソースパワーを低下、または基板バイアスを大きくすることで、エッチング時のイオン性を向上させ、テーパ形状角度を小さくすることができる。このとき、絶縁性バリア膜７の開口部の底の絶縁性バリア膜７の残膜約３０ｎｍに対して、５５ｎｍ相当（約８０％のオーバーエッチングに相当）のエッチングを行うことができる。
また、ステップＢ１において、減圧した雰囲気下で基板を３５０℃に加熱してもよく、この加熱は、エッチバックをスパッタリング装置で行えば、スパッタリング装置内に搭載されているヒートチャンバにて行うことができる。
また、ステップＢ１において、非反応性ガスを用いたＲＦエッチングでエッチバックを行う場合、非反応性ガスを用いたＲＦエッチングは、ＲＦエッチングチャンバにてＡｒガスを用いて、Ａｒガス流量＝３０ｓｃｃｍ、圧力１．３［Ｐａ］、ソースパワー２９０Ｗ、基板バイアスパワー１３０Ｗの条件で行うことができる。ＲＦエッチング時間は、プラズマＣＶＤ法により形成したＳｉＯ２膜のエッチング量で定量化することができ、ＳｉＯ２膜換算で３ｎｍとすることができる。
なお、ステップＢ１が行われた段階では、第１配線５ｂ上は絶縁性バリア膜７で覆われたままであり、開口部以外の第１配線５ｂはＲＦエッチングされる。
次に、第１配線５ａ、５ｂを含む絶縁性バリア膜７上に膜厚２ｎｍの金属Ｔｉ膜をＤＣスパッタリング法によって堆積する。次に、第１配線５ａ、５ｂを含む絶縁性バリア膜７上に多孔質膜（例えば、化学式２を原料として用いて作製した膜であり、膜厚は７ｎｍ）をＲＦプラズマ法によって堆積する。このとき、金属Ｔｉ膜は多孔質膜の形成中に原料の分解によって発生する酸素プラズマによって全酸化し、酸化チタン膜８となる。その後、多孔質上に第１上部電極１０および第２上部電極１１をこの順に形成する（図７Ｂ）。第１上部電極１０は、例えば、膜厚１０ｎｍのＲｕである。第２上部電極１１は、例えば、膜厚５０ｎｍのＴａである。図７Ａに示した構造から図７Ｂに示した構造を形成するまでの工程をステップＢ２とする。
ステップＢ２において、多孔質膜のプラズマＣＶＤ法では、ＲＦ電力５０〜３００Ｗ、温度３５０℃、Ｈｅとの混合ガス、圧力１．０〜６．０［Ｔｏｒｒ］の条件で堆積することができる。
具体的には、８インチ用プラズマＣＶＤリアクターにおいて、Ｈｅガス流量＝１５００ｓｃｃｍ、圧力３．５［Ｔｏｒｒ］、ＲＦ電力１００Ｗの条件で膜を形成することができる。この条件下において、金属Ｔｉの膜厚に対する酸化チタンの膜厚を断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ；透過型電子顕微鏡）観察により確認したところ、膜厚２ｎｍのＴｉを堆積した場合に、膜厚３．０ｎｍの酸化チタンが形成されていることを確認した。
また、装置の仕様によって、酸素プラズマによる酸化力が激しい場合には、Ｔｉの膜厚を厚くすることで第１の電極の酸化を回避することができる。
ただし、絶縁性バリア膜７上に必ずしもＴｉ膜を形成する必要はなく、ＲＦ電力を下げたり、原料流量を増加させたりしてもよい。これにより、原料の分解が抑制され、酸素プラズマの発生が抑制され、銅の酸化を抑えることができる。
多孔質膜成膜後の、Ｈｅプラズマ処理については、例えば、Ｈｅガス流量＝１５００ｓｃｃｍ、圧力２．７［Ｔｏｒｒ］、ＲＦ電力２００Ｗで３０秒の処理を用いることができる。この処理によって多孔質膜の最表面のＣ／Ｓｉの組成比が２．６１から２．５８に減少することをＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で確認した。
また、ステップＢ２において、第１上部電極１０は、ＤＣスパッタリングによりＲｕをターゲットとしてＤＣパワー０．２ｋＷ、Ａｒガス、圧力０．２７［Ｐａ］の条件で堆積することができる。また、第２上部電極１１は、同じくＤＣスパッタリングによりＴａをターゲットとして同条件で堆積することができる。いずれの上部電極１０、１１も減圧下での堆積であるため、イオン伝導層９からの酸素の脱離を抑制するため、室温で堆積している。
なお、ステップＢ２が行われた段階では、第１配線５ｂ上は絶縁性バリア膜７、酸化チタン膜８、イオン伝導層９、第１上部電極１０、および第２上部電極１１で覆われたままである。
次に、第２上部電極１１上にハードマスク膜１２、およびハードマスク膜２３をこの順に積層する（図７Ｃ）。ハードマスク膜１２は、例えば、膜厚３０ｎｍのＳｉＮ膜である。ハードマスク膜２３は、例えば、膜厚２００ｎｍのＳｉＯ２膜である。図７Ｂに示した構造から図７Ｃに示した構造を形成するまでの工程をステップＢ３とする。
ここで、ハードマスク膜１２およびハードマスク膜２３は、プラズマＣＶＤ法を用いて成膜することができる。ハードマスク膜１２、２３は当該技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。成長温度は２００℃〜４００℃の範囲を選択することが可能である。ここでは、成長温度を２００℃とした。
なお、ステップＢ２が行われた段階では、第１配線５ｂ上は絶縁性バリア膜７、酸化チタン膜８、イオン伝導層９、第１上部電極１０、第２上部電極１１、ハードマスク膜１２、およびハードマスク膜２３で覆われたままである。
次に、ハードマスク膜２３上に抵抗変化素子部をパターニングするためのフォトレジスト（不図示）を形成する。その後、当該フォトレジストをマスクとして、ハードマスク膜１２が表れるまでハードマスク膜２３をドライエッチングする。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する。その後、ハードマスク膜２３をマスクとして、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、イオン伝導層３を連続的にドライエッチングする（図８Ａ）。図７Ｃに示した構造から図８Ａに示した構造を形成するまでの工程をステップＢ４とする。
ステップＢ４において、ハードマスク膜２３のドライエッチングは、ハードマスク膜１２の上面または内部で停止していることが好ましい。この場合、イオン伝導層９はハードマスク膜１２によってカバーされているため、酸素プラズマ中に暴露されることはない。また、第１上部電極１０のＲｕも酸素プラズマに暴露されることがないため、第１上部電極１０に対するサイドエッチの発生を抑制することができる。なお、ハードマスク膜２３のドライエッチングは、一般的な平行平板型のドライエッチング装置を用いることができる。
ステップＢ４において、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、イオン伝導層９および酸化チタン膜８のそれぞれのエッチングは、平行平板型のドライエッチャーを用いることができる。ハードマスク膜１２（例えば、ＳｉＮ膜）のエッチングは、ＣＦ４／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０．５３［Ｐａ］、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。
また、第２上部電極１１（例えば、Ｔａ）のエッチングは、Ｃｌ２ガス流量＝５０ｓｃｃｍにて圧力０．５３［Ｐａ］、ソースパワー４００Ｗ、基板バイアスパワー６０Ｗの条件で行うことができる。
このとき、エッチングされたＴａによる飛散物がハードマスク膜１２の側壁に付着する場合があるが、下部電極を兼ねている第２配線５ａは、絶縁性バリア膜７を介して電気的に、ハードマスク膜１２の側壁とは分離されている。そのため、第２上部電極１１と第２配線５ａとの配線間ショート等の問題が発生することはない。
また、第１上部電極１０（例えば、Ｒｕ）のエッチングは、Ｃｌ２／Ｏ２のガス流量＝５／４０ｓｃｃｍにて圧力０．５３［Ｐａ］、ソースパワー９００Ｗ、基板バイアスパワー１００Ｗの条件で行うことができる。
また、イオン伝導層９（例えば、化学式５を原料として用いて作製した膜、膜厚７ｎｍ）のエッチングは、Ｃｌ２／ＣＦ４／Ａｒのガス流量＝４５／１５／１５ｓｃｃｍ、圧力１．３［Ｐａ］、ソースパワー８００Ｗ、基板バイアスパワー６０Ｗの条件で行うことができる。特に、塩素ガスを意図的に用いることで、下層のＳｉＮとの選択比を高く維持したまま、サブトレンチなどの発生を抑制し、イオン伝導層９を加工することができる。このとき、第１配線５ａ、５ｂ上の絶縁性バリア膜７の残膜厚は２０〜４０ｎｍとなるよう調節することができる。
次に、ハードマスク膜２３、ハードマスク膜１２、第２上部電極１１、第１上部電極１０、イオン伝導層９、酸化チタン膜８、絶縁性バリア膜７上に保護絶縁膜２４を堆積する（図８Ｂ）。保護絶縁膜２４は、例えば、膜厚３０ｎｍのＳｉＮ膜である。図８Ａに示した構造から図８Ｂに示した構造を形成するまでの工程をステップＢ５とする。
ステップＢ５において、保護絶縁膜２４は、ＳｉＨ４とＮ２を原料ガスとし、基板温度２００℃にて、高密度プラズマを用いて形成することができる。ＮＨ３やＨ２などの還元系のガスを用いないため、成膜直前の成膜ガス安定化工程において、多孔質膜９の吸水成分を脱離することができる。このとき、第１配線５上の絶縁性バリア膜７、保護絶縁膜２４、およびハードマスク膜１２はＳｉＮ膜で同一材料として抵抗変化素子の周囲を一体化し保護することで、界面の密着性が向上し、吸湿性や耐水性、酸素脱離耐性を向上でき、素子の歩留まりと信頼性を向上することができる。
次に、保護絶縁膜２４上に、プラズマＣＶＤ法を用いて層間絶縁膜１５を堆積する（図８Ｃ）。層間絶縁膜１５は、例えば、膜厚５００ｎｍのシリコン酸化膜である。図８Ｂに示した構造から図８Ｃに示した構造を形成するまでの工程をステップＢ６とする。
次に、ＣＭＰを用いて、層間絶縁膜１５を平坦化する（図９Ａ）。層間絶縁膜１５に対する平坦化処理をステップＢ７とする。
ここで、層間絶縁膜１５の平坦化では、層間絶縁膜１５の頂面から約３５０ｎｍを削り取り、残膜を約１５０ｎｍとすることができる。このとき、層間絶縁膜１５のＣＭＰでは、一般的な、コロイダルシリカ、あるいはセリア系のスラリーを用いて研磨することができる。なお、実施例２では、層間絶縁膜１５の平坦化によって、ハードマスク膜２３が露出し、ハードマスク膜２３および保護絶縁膜２４も平坦化される。
次に、ハードマスク膜２３および保護絶縁膜２４を含む層間絶縁膜１５上に、エッチングストッパ膜１６（例えば、ＳｉＮ膜、膜厚５０ｎｍ）、層間絶縁膜１７（例えば、シリコン酸化膜；膜厚３００ｎｍ）をこの順に堆積する（図９Ｂ）。エッチングストッパ膜１６は、例えば、膜厚５０ｎｍのＳｉＮ膜である。層間絶縁膜１７は、例えば、膜厚３００ｎｍのシリコン酸化膜である。図９Ａに示した構造から図９Ｂに示した構造を形成するまでの工程をステップＢ８とする。
ステップＢ８において、エッチングストッパ膜１６および層間絶縁膜１７は、プラズマＣＶＤ法を用いて堆積することができる。
次に、デュアルダマシン法のビアファースト法を用いて、図６に示した第２配線１８ａ、１８ｂおよびプラグ１９ａ、１９ｂを形成する。
ビアファースト法では、まず、層間絶縁膜１７上に、図６に示したプラグ１９ａ、１９ｂ用の下穴７１ａ、７１ｂを形成するためのフォトレジスト（不図示）を形成する。その後、当該フォトレジストをマスクとしてドライエッチングすることにより、層間絶縁膜１７、エッチングストッパ膜１６、およびハードマスク膜２３に図６に示したプラグ１９ａ用の下穴７１ａを形成するとともに、同時に、層間絶縁膜１７、エッチングストッパ膜１６、および層間絶縁膜１５に図６に示したプラグ１９ｂ用の下穴７１ｂを形成する。その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（図１０Ａ）。図９Ｂに示した構造から図１０Ａに示した構造を形成するまでの工程をステップＢ９とする。
ステップＢ９において、ドライエッチングでは、下穴７１ａの底のハードマスク膜１２、および下穴７１ｂの底の保護絶縁膜２４で停止するように、エッチング条件と時間を調節する。このとき、ドライエッチングでは、下穴７１ａ、７１ｂの底のハードマスク膜１２、保護絶縁膜２４上またはその内部で停止されるため、それぞれの下穴７１ａ、７１ｂを、別レチクルを用いて各々パターニングし、異なるドライエッチング条件を用いて形成してもよい。
次に、層間絶縁膜１７上に、図６に示した第２配線１８ａ、１８ｂ用の配線溝７２ａ、７２ｂを形成するためのフォトレジスト（図示せず）を形成する。その後、当該フォトレジストをマスクとしてドライエッチングすることにより、層間絶縁膜１７およびエッチングストッパ膜１６に図６に示した第２配線１８ａ、１８ｂ用の配線溝７２ａ、７２ｂを形成する。その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（図１０Ｂ）。図１０Ａに示した構造から図１０Ｂに示した構造を形成するまでの工程をステップＢ１０とする。
ステップＢ１０において、下穴７１ａ、７１ｂの底にはＡＲＣ（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ；反射防止膜）などを埋め込んでおくことで、下穴７１ａ、７１ｂの底の突き抜けを防止することができる。
また、ステップＢ１０において、下穴７１ａ、７１ｂの底はハードマスク膜１２、保護絶縁膜２４によって保護されているため、酸素プラズマアッシングによる酸化ダメージを受けることがない。
次に、下穴７１ａの底のハードマスク膜１２をエッチングするとともに、下穴７１ｂの底の保護絶縁膜２４、絶縁性バリア膜７をエッチングすることで、下穴７１ａから第２上部電極１１を露出させるとともに、下穴７１ｂから第１配線５ｂを露出させる。その後、配線溝７２ａ、７２ｂおよび下穴７１ａ、７１ｂ内にバリアメタル２０ａ、２０ｂ（例えば、Ｔａ、膜厚５ｎｍ）を介して第２配線１８ａ、１８ｂ（例えば、Ｃｕ）およびプラグ１９ａ、１９ｂ（例えば、Ｃｕ）を同時に形成する。その後、第２配線１８ａ、１８ｂを含む層間絶縁膜１７上に絶縁性バリア膜２１（例えば、ＳｉＮ膜）を堆積することで、図６に示した構造が形成される。図１０Ｂに示した構造から図６に示した構造を形成するまでの工程をステップＢ１１とする。
ステップＢ１１において、第２配線１８ａ、１８ｂの形成は、下層配線形成と同様のプロセスを用いることができる。このとき、プラグ１９ａの底径は、絶縁性バリア膜７の開口部径よりも小さくしておくことが好ましい。本実施形態では、例えばプラグ１９ａの底部の直径は２４０ｎｍ、絶縁性バリア膜７の開口部の直径は４００ｎｍとする。また、抵抗変化素子２５の下部電極を兼ねる第１配線５ａの幅は、絶縁性バリア膜７の開口部の直径よりも大きいことが好ましい。さらに、バリアメタル２０ａと第２上部電極１１を同一材料とすることでプラグ１９と第２上部電極１１の間の接触抵抗を低減し、素子性能を向上（ＯＮ時の抵抗変化素子２５の抵抗を低減）させることができるようになる。
本実施例では、第４の実施形態で説明した方法で作製した抵抗変化素子の構造と電気特性を説明する。有機シリカ原料としては、化学式５に示す構造の原料を用いた。
イオン伝導層となる絶縁膜の形成条件として、原料流量＝４０ｓｃｃｍ、Ｈｅガス流量＝１５００ｓｃｃｍ、圧力３．５［Ｔｏｒｒ］、ＲＦ電力＝８８Ｗを用いた。また、プラズマ印加時間を、成長後の絶縁膜の膜厚が６ｎｍになるように設定した。
形成された絶縁膜の組成はＳｉ：Ｏ：Ｃ＝１：１：２．７であり、比誘電率は２．５であった。膜の空孔分布をＸＲＲで測定したところ、単一の空孔分布を示し、平均空孔径は０．３５ｎｍの多孔質膜であることを確認した。
なお、絶縁膜の組成を、抵抗変化素子を所望の動作特性に調整するために、任意に変更することが可能である。例えば、原料の供給量を減少させ、Ｈｅガス流量を増加させ、ＲＦ電力を増加させることでＳｉ／Ｏ比を維持したまま、Ｃ量を減らすことができ、Ｃ／Ｓｉ比で２．０〜３．０の範囲で制御することができる。また、有機シリカ原料の原料組成を変更することにより、膜の組成を好適に変更することが可能である。
第４の実施形態で説明した方法で形成した抵抗変化素子の断面ＴＥＭ観察をしたところ、酸化チタン膜と多孔質膜とＳｉＯ２膜が銅の上面に直接積層されていることを確認した。
図１１は、第４の実施形態で説明した方法で形成した抵抗変化素子のＩ−Ｖ特性を示すグラフである。グラフの横軸は第１の電極および第２の電極間に印加する電圧を示し、縦軸は電極間に流れる電流を示す。抵抗変化素子に初めて抵抗変化動作をさせたときのＩ−Ｖ特性を黒丸印で示し、抵抗変化素子に２回目に抵抗変化動作をさせたときのＩ−Ｖ特性を白四角印で示す。
図１１のグラフから、印加電圧をプラス側に大きくしていくと、印加電圧が約３Ｖのときにフォーミングし、多孔質膜が高抵抗状態から低抵抗状態（約１００Ω）へ遷移することが確認できる。また、多孔質膜が高抵抗状態になった後、逆方向へ電圧を印加することで、電圧の絶対値が３Ｖ以下で高抵抗状態から低抵抗状態変化することを確認した。さらに２回目の抵抗変化動作をさせたところ、初回の電圧（フォーミング電圧）とほぼ同じ電圧で高抵抗状態へ遷移することが確認できた。
図１２は、第４の実施形態で説明した方法で形成した抵抗変化素子に対して印加する負電圧を大きくしていったときの絶縁破壊電圧を示すグラフである。グラフの横軸は膜厚を示し、縦軸は絶縁破壊電圧を示す。多孔質膜の場合の測定値と比較するために、Ｔａ２Ｏ５膜およびＴａ０．８Ｓｉ０．２Ｏｘ膜のそれぞれの場合の測定値についてもグラフに示した。多孔質膜の場合（ｐＳｉＯＣ Ｖｓｅｔ）の測定値を黒丸印で表し、Ｔａ２Ｏ５膜の場合（ＴａＯ Ｖｓｅｔ）の測定値を白四角印で表し、Ｔａ０．８Ｓｉ０．２Ｏｘ膜の場合（ＴａＳｉＯ Ｖｓｅｔ）の測定値を黒ひし形印で表している。
いずれの材料においてもイオン伝導層の膜厚が厚いほど、実効的な電界が減少するため、絶縁耐圧は増加する傾向にある。多孔質膜とそれ以外の材料を比較すると、多孔質膜を用いた場合の絶縁耐圧が大きいことがわかる。これは金属架橋形成時のイオン伝導層へのダメージが小さいために、絶縁信頼性が向上したためである。
すなわち、金属架橋がイオン伝導層内に形成される際、イオン伝導層が多孔質膜である場合には、イオン伝導層内に金属が入り込む体積的な余裕（空孔）がある。そのため、架橋形成に貢献するイオンがイオン伝導層から出たり、イオン伝導層に入ったりする際の、イオン伝導層へのダメージが小さいと言える。
次に、本実施例の抵抗変化素子をメモリセルに用いたメモリデバイスについて説明する。図１３Ａおよび図１３Ｂは本実施例の抵抗変化素子を用いたメモリデバイスの一構成例を示す図である。図１３Ａはメモリデバイスの要部を示し、図１３Ｂはメモリセルの一構成例を示す。
図１３Ａに示すように、メモリデバイスは、メモリセルアレイ５００と、列アドレス回路５１０と、行アドレス回路５２０とを有する。列アドレス回路５１０は５ｂｉｔデコーダー５１１およびレベルシフター５１２を有する。行アドレス回路５２０は５ｂｉｔデコーダー５２１およびレベルシフター５２２を有する。
メモリセルアレイ５００には、図１３Ｂに示すメモリセル５３０が複数設けられている。メモリセル５３０は、抵抗変化素子５３１およびトランジスタ５３３を有する。トランジスタ５３３のドレイン電極がＢｉｔ Ｌｉｎｅ（ＢＬ）に接続され、ソース電極が抵抗変化素子５３１に接続されている。ここでは、ＢＬの材料は銅である。
また、メモリセルアレイ５００には、ソース電極がＰｌａｔｅ Ｌｉｎｅ（ＰＬ）に接続されたトランジスタ５４３が設けられている。抵抗変化素子５３１の２つの電極のうち、一方の電極がトランジスタ５３３に接続され、他方の電極がトランジスタ５４３のドレイン電極に接続されている。
トランジスタ５３３、５４３のそれぞれは、ゲート幅Ｗ＝３μｍであり、ＶＤＤ=５Ｖのオン動作時のソースドレイン電流は１ｍＡである。トランジスタ５４３のゲート電極は行アドレス回路５２０のレベルシフター５２２に接続されている。トランジスタ５３３のゲート電極は列アドレス回路５１０のレベルシフター５１２に接続されている。
列アドレス回路５１０および行アドレス回路５２０に外部から入力されるアドレス信号により、メモリセルアレイ５００内のいずれか１つのメモリセル５３０を選択することで、選択されたメモリセル５３０の抵抗変化素子５３１の状態を遷移させたり、抵抗変化素子５３１の抵抗値を測定したりすることが可能となる。
具体的に説明すると、選択したメモリセル５３０のトランジスタ５３３に接続されるＢＬにプラス電圧を印加し、トランジスタ５３３のゲート電極にパルス電圧を印加することで、抵抗変化素子５３１に対して抵抗変化動作を行わせることが可能となる。
次に、図１３Ａに示したメモリセルアレイにおける抵抗変化素子の抵抗変化の測定結果を説明する。図１４は図１３Ａに示したメモリセルアレイの素子の抵抗値の分布を示すグラフである。グラフの横軸は抵抗変化素子の抵抗値を示す。
図１４は、フォーミング電圧が４Ｖ、周期が１ｕｓｅｃのパルスを１ｋｂｉｔの抵抗変化素子に印加し、オン動作とオフ動作を繰り返したときの各抵抗変化素子の抵抗値の分布を示すものである。図１４において、Ｒｉｎｉはパルス印加前の初期状態の抵抗値を示し、Ｒｏｎは抵抗変化素子のオン状態の抵抗値を示し、Ｒｏｆｆは抵抗変化素子のオフ状態の抵抗値を示す。図１４から、オフ状態の抵抗値が約１０７Ωであるのに対し、オン状態の抵抗値が約１０３Ωであることがわかる。オフ状態の抵抗値がオン状態の抵抗値の約１０４倍ある。この測定結果から、４Ｖ以下のフォーミング電圧で素子の抵抗変化動作が高い歩留まりで実現できることを確認した。
化学３から化学式９に示した各有機シロキサン原料について、イオン伝導層としての評価を実施した。抵抗変化素子の形成を、第４の実施形態で説明した方法を用いて行った。説明が重複するため、ここでは、その詳細な説明を省略する。
原料の供給量は、原料の種類に関わらず４０ｓｃｃｍで一定とし、他の処理条件を、Ｈｅガス流量＝１５００ｓｃｃｍ、圧力３．５［Ｔｏｒｒ］、ＲＦ電力＝８８Ｗとした。原料の種類によって成長速度が異なるため、成長後の絶縁膜の膜厚が６ｎｍになるようにプラズマ印加時間を制御した。化学式６または化学式８の原料を用いた場合には、成長速度が著しく低下したため、ＲＦ電力を１５０Ｗに増加させた。
化学式３から化学式９のそれぞれを原料にして形成された膜の比誘電率は、それぞれ、ｋ=２．７、２．６、２．５、２．９、２．７、３．２、２．８となった。側鎖にビニル基のある場合は比誘電率が低くなり、また、６員環の原料を用いた場合にも比誘電率が低くなるという結果が得られた。膜内の炭素量については、化学式５を用いた場合がもっとも高く、それにともなって比誘電率が低くなることを確認した。これらの、いずれの膜をイオン伝導層に用いた場合にもｓｗｅｅｐ測定において、５Ｖ以下でのオン／オフ動作を確認した。これらの原料を用いてプラズマＣＶＤ法により膜を形成した場合には、膜の比誘電率が２．５〜３．５の範囲になり、スイッチング特性が優れていることを見出した。これは、膜の密度が低いほどイオンの伝導が容易となるためである。
これらの原料を用いて得られた膜について、ＸＲＲを用いて空孔径分布を測定したところ、いずれも単一の空孔径分布を有することを確認した。空孔径の分布はフォーミング電圧の分布と対応している。そのため、空孔径分布が複数であるということはフォーミング電圧のばらつきが大きいことになる。動作電圧のばらつきを抑制するためには、単一の空孔径分布であることが好ましい。
（第５の実施形態）
本発明の他の実施形態の抵抗変化素子は、第１の電極としてルテニウム（Ｒｕ）、抵抗変化層としてＴｉＯ２、バッファ層として本発明による絶縁膜、および、第２の電極としてＲｕが順に積層された構造である。本実施形態の抵抗変化素子の構成について説明する。なお、本実施形態の抵抗変化素子は、図３に示した構造の多孔質膜１０２を抵抗変化層に置き換え、変質層１１７をバッファ層に置き換えた構造であり、本実施形態の抵抗変化素子の断面を図に示すことを省略する。以下では、抵抗変化素子の形成方法を説明することで、図３に示した構造と異なる点を説明する。
低抵抗なシリコン基板上に、下部電極としてＴａＮ（下層）／Ｒｕ（上層）＝５ｎｍ／５ｎｍからなる積層電極をＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。続いて、下部電極と同様にＰＶＤを用いて膜厚２ｎｍのＴｉ膜を下部電極の上に形成する。その後、第２の実施形態で説明したプラズマＣＶＤ法を用いて、ＳｉＯＣからなる絶縁膜をＴｉ膜の上に膜厚６ｎｍ形成する。このとき、ＳｉＯＣからなる絶縁膜の成長中に原料の分解によって発生する酸素プラズマによって、Ｔｉ膜が酸化してＴｉＯ２となる。このＴｉＯ２が抵抗変化層としての役目を果たす。さらに、絶縁膜の上に、上部電極の材料としてＲｕ（下層）／Ｔａ（上層）＝１０ｎｍ／５０ｎｍを形成する。ステンシルのマスクを用いて、Ｒｕ／Ｔａの積層膜に対してパターニングを行って上部電極を形成する。上部電極の平面パターンのサイズを２０μｍ２とした。
ＳｉＯＣ膜の形成条件は、第１の実施形態で説明した方法と同様であるため、ここでは、詳細な説明を省略する。
ＴｉＯ２は酸素空孔の発生に伴って電圧印加によって抵抗値が変化する材料として知られている。しかしながら、ＴｉＯ２の膜厚が薄いと下部電極および絶縁層の間にリーク電流が流れてしまうため、ＳｉＯＣ層をバッファ層として用いることでスイッチング電圧を所望の電圧に制御することができるようになる。このことを確かめるために、抵抗変化層とバッファ層を積層した積層膜の試料を作製し、この積層膜に直接プローバを接触させて抵抗変化特性を測定した。その結果、積層膜は、印加する電圧が３Ｖ程度で低抵抗状態に変化し、印加する電圧が−１Ｖ前後で高抵抗状態に遷移し、３桁程度のオン／オフ比が得られることを確認した。
なお、本実施形態では、抵抗変化層にＴｉＯ２層を用いる場合を説明したが、その代わりに、ＮｉＯなど、抵抗変化層として知られている他の膜を用いてもよい。また、上部電極および下部電極をＴｉＮなどの金属で形成してもよい。
好適な実施例に関連付けして本発明を説明したが、これら実施形態および実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではない。
例えば、本発明者によってなされた発明の背景となった利用分野であるＣＭＯＳ回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅配線上部に抵抗変化素子を形勢する例について説明したが、本発明はそれに限定されるものではない。本発明を、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、フラッシュメモリ、ＦＲＡＭ（Ｆｅｒｒｏ Ｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。
また、本発明を、半導体装置に対する、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）などの接合にも適用することができる。また、本発明ではスイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
また、製造後の状態からも本発明による基板の接合方法を確認することができる。具体的には、デバイスの断面をＴＥＭ観察することで、銅からなる下部電極、イオン伝導層、上部電極を確認する。また、他にも、多層配線に銅配線が用いられていることを確認し、抵抗変化素子が搭載されている場合には、抵抗変化素子の下面が銅配線であり、銅配線が下部電極を兼ねている状態で、イオン伝導層の存在を観察することで確認することができる。さらにＴＥＭに加えＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ；エネルギー分散型Ｘ線分光法）、ＥＥＬＳ（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ−Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ；電子エネルギー損失分光法）などの組成分析を行うことで、使用材用の確認をすることができる。具体的には、銅配線上に形成されたイオン伝導層が、酸素と炭素の双方を含む膜であるかを特定することができる。加えて、イオン伝導層に接している上部電極がＲｕであれば、本発明を用いた構造であると判断することができる。
本発明の効果の一例として、多孔質膜を抵抗変化層に用いることで、絶縁信頼性を高く維持したまま抵抗変化素子のフォーミング電圧を低減でき、抵抗変化素子の低電圧化を図れる。
以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
なお、この出願は、２００９年１１月１１日に出願された日本出願の特願２００９−２５８００７の内容が全て取り込まれており、この日本出願を基礎として優先権を主張するものである。
１０１、１１０ 第１の電極
１０２ 多孔質膜
１０３、１１４ 第２の電極
１１２ 酸化チタン膜
１１３ イオン伝導層
５００ メモリセルアレイ
５３０ メモリセル
５３１ 抵抗変化素子
５３３、５４３ トランジスタ

Claims (11)

  1. 下部電極となる第１の電極および上部電極となる第２の電極と、
    前記第１の電極および前記第２の電極の間に設けられた、少なくとも酸素および炭素を含むイオン伝導層と、
    を有し、
    前記第１の電極は前記イオン伝導層へ伝導可能な金属を含み、
    前記イオン伝導層は、前記酸素および前記炭素の他に少なくともシリコンを元素として含む多孔質膜であり、
    前記イオン伝導層は、６員環または８員環からなるシロキサン構造を含む膜であり、
    前記イオン伝導層は、少なくとも不飽和炭化水素基を含む膜であり、
    前記シロキサン構造は、以下に示す化学式
    Figure 2015111712
    Figure 2015111712
     のいずれかの構造であり、
    Ｒ１はビニル基であって、
    Ｒ２が、水素、メチル基、エチル基、プロピル基、およびイソプロピル基のうちいずれかである、抵抗変化素子。
  2. 前記イオン伝導層は、比誘電率が２．５以上３．５以下であり、単一ピークの空孔径分布を有する請求項１に記載の抵抗変化素子。
  3. 前記第１の電極の材料が銅であり、前記第２の電極の材料がルテニウムである請求項１または２に記載の抵抗変化素子。
  4. 前記第１の電極と前記イオン伝導層との間にバルブメタルの酸化物が設けられ、該バルブメタルは酸化物の標準自由エネルギーが前記第１の電極の材料に比べて負に大きい、請求項１から３のいずれか１項に記載の抵抗変化素子。
  5. 前記第１の電極は銅を主成分とし、前記バルブメタルはチタン、アルミニウム、タンタル、ニオブ、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモンのうち、少なくとも一つを含む、請求項４に記載の抵抗変化素子。
  6. 請求項１から５のいずれか１項に記載の抵抗変化素子を有する半導体装置。
  7. 半導体基板上の多層配線層の内部に前記抵抗変化素子が設けられ、
    前記多層配線層は、少なくとも、前記下部電極を兼ねる配線と、前記上部電極と電気的に接続されたプラグと、を備え、
    前記下部電極を兼ねる配線が前記イオン伝導層へイオン伝導可能な金属を含むことを特徴とする請求項６に記載の半導体装置。
  8. 第１の電極を形成する工程と、
    前記第１の電極上に、少なくともシリコンおよび酸素を骨格とした有機シリカ化合物の蒸気を不活性ガスで希釈した蒸気を用いて、プラズマＣＶＤ法により絶縁膜を形成する工程と、
    前記絶縁膜上に第２の電極を形成する工程と、
    を有し、
    前記第１の電極を形成する工程において、前記絶縁膜へ伝導可能な金属を用いて該第１の電極を形成し、
    前記有機シリカ化合物は、シリコンおよび酸素を骨格とし、側鎖に少なくとも一つの不飽和炭化水素其が結合された環状有機シリカ化合物であり、
    前記有機シリカ化合物は、以下に示す化学式
    Figure 2015111712
    Figure 2015111712
     のいずれかの構造であり、
    Ｒ１はビニル基であって、Ｒ２が、水素、メチル基、エチル基、プロピル基、およびイソプロピル基のうちいずれかである、抵抗変化素子の形成方法。
  9. 前記絶縁膜を形成する工程において、酸化ガスを用いないで前記絶縁膜を形成することを特徴とする請求項８に記載の抵抗変化素子の形成方法。
  10. 前記第１の電極の材料が銅であり、前記バルブメタルの材料がチタンであり、前記第２の電極の材料がルテニウムであることを特徴とする請求項８に記載の抵抗変化素子の形成方法。
  11. 前記絶縁膜を形成する工程と前記第２の電極を形成する工程との間に、不活性ガスプラズマを該多孔質膜の表面に照射させる工程をさらに有する請求項８から１０のいずれか１項に記載の抵抗変化素子の形成方法。
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WO (1) WO2011058947A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018172321A (ja) * 2017-03-31 2018-11-08 東ソー株式会社 環状シロキサン化合物、その製造方法、それを用いてなる電気絶縁膜の製造法及び膜
WO2020145253A1 (ja) * 2019-01-08 2020-07-16 日本電気株式会社 スイッチング素子およびその製造方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011115188A1 (ja) * 2010-03-19 2011-09-22 日本電気株式会社 抵抗変化素子とそれを含む半導体装置及びこれらの製造方法
US9287113B2 (en) 2012-11-08 2016-03-15 Novellus Systems, Inc. Methods for depositing films on sensitive substrates
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US9997357B2 (en) 2010-04-15 2018-06-12 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
US9373500B2 (en) * 2014-02-21 2016-06-21 Lam Research Corporation Plasma assisted atomic layer deposition titanium oxide for conformal encapsulation and gapfill applications
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US8637411B2 (en) 2010-04-15 2014-01-28 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US9892917B2 (en) 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US9611544B2 (en) 2010-04-15 2017-04-04 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US9685320B2 (en) 2010-09-23 2017-06-20 Lam Research Corporation Methods for depositing silicon oxide
CN102324427B (zh) * 2011-10-20 2016-03-16 上海集成电路研发中心有限公司 一种金属薄膜电阻结构及其制造方法
WO2013190988A1 (ja) * 2012-06-22 2013-12-27 日本電気株式会社 スイッチング素子およびスイッチング素子の製造方法
US9355839B2 (en) 2012-10-23 2016-05-31 Lam Research Corporation Sub-saturated atomic layer deposition and conformal film deposition
JP5937033B2 (ja) * 2013-03-22 2016-06-22 株式会社東芝 半導体装置、半導体装置の製造方法、および半導体装置の製造装置
JP6350525B2 (ja) 2013-06-27 2018-07-04 日本電気株式会社 スイッチング素子とその製造方法および半導体装置とその製造方法
US10790139B2 (en) * 2014-01-24 2020-09-29 Applied Materials, Inc. Deposition of silicon and oxygen-containing films without an oxidizer
US9214334B2 (en) 2014-02-18 2015-12-15 Lam Research Corporation High growth rate process for conformal aluminum nitride
WO2015133073A1 (ja) * 2014-03-07 2015-09-11 日本電気株式会社 スイッチング素子及びスイッチング素子の製造方法
US9478411B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method to tune TiOx stoichiometry using atomic layer deposited Ti film to minimize contact resistance for TiOx/Ti based MIS contact scheme for CMOS
US9478438B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method and apparatus to deposit pure titanium thin film at low temperature using titanium tetraiodide precursor
EP3431629B1 (en) * 2014-10-24 2021-11-24 Versum Materials US, LLC Compositions and methods using same for deposition of silicon-containing films
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
JP6748098B2 (ja) * 2015-03-09 2020-08-26 バーサム マテリアルズ ユーエス，リミティド ライアビリティ カンパニー 抵抗ランダムアクセスメモリとして使用するための有機ケイ酸ガラス膜の堆積プロセス
JP6581370B2 (ja) * 2015-03-19 2019-09-25 東芝メモリ株式会社 不揮発性記憶装置及びその製造方法
US10566187B2 (en) 2015-03-20 2020-02-18 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
US9502238B2 (en) 2015-04-03 2016-11-22 Lam Research Corporation Deposition of conformal films by atomic layer deposition and atomic layer etch
US10526701B2 (en) 2015-07-09 2020-01-07 Lam Research Corporation Multi-cycle ALD process for film uniformity and thickness profile modulation
JP6860871B2 (ja) 2015-12-07 2021-04-21 ナノブリッジ・セミコンダクター株式会社 抵抗変化素子、半導体装置、及び半導体装置の製造方法
US9666797B1 (en) * 2015-12-22 2017-05-30 Macronix International Co., Ltd. Memory structure having material layer made from a transition metal on interlayer dielectric
US9773643B1 (en) 2016-06-30 2017-09-26 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
WO2018003864A1 (ja) 2016-07-01 2018-01-04 日本電気株式会社 半導体装置、および半導体装置の製造方法
US10062563B2 (en) 2016-07-01 2018-08-28 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
WO2018025691A1 (ja) 2016-08-04 2018-02-08 日本電気株式会社 整流素子及び該整流素子を有するスイッチング素子
US10037884B2 (en) 2016-08-31 2018-07-31 Lam Research Corporation Selective atomic layer deposition for gapfill using sacrificial underlayer
JP2018085361A (ja) 2016-11-21 2018-05-31 東芝メモリ株式会社 抵抗変化素子及び記憶装置
JP6842614B2 (ja) 2017-04-11 2021-03-17 ナノブリッジ・セミコンダクター株式会社 スイッチ回路とこれを用いた半導体装置およびスイッチ方法
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
WO2019200206A1 (en) * 2018-04-12 2019-10-17 The University Of Chicago Silicon compatible tin-based cationic filamentary device
TW202002348A (zh) * 2018-06-12 2020-01-01 國立大學法人鳥取大學 導電性橋型之記憶裝置及其製造方法以及開關元件
WO2020222853A1 (en) 2019-05-01 2020-11-05 Lam Research Corporation Modulated atomic layer deposition
CN110783457B (zh) * 2019-10-25 2021-10-15 兰州大学 一种改善阻变存储器一致性的方法及其阻变存储器

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005053009A1 (ja) * 2003-11-28 2005-06-09 Nec Corporation 多孔質絶縁膜及びその製造方法並びに多孔質絶縁膜を用いた半導体装置
JP2006186363A (ja) * 2004-12-24 2006-07-13 Samsung Electronics Co Ltd 不揮発性有機メモリ素子の製造方法およびこの不揮発性有機メモリ素子の製造方法により製造された不揮発性有機メモリ素子
JP2006261677A (ja) * 2005-03-17 2006-09-28 Samsung Electronics Co Ltd メモリ素子およびメモリ素子の製造方法
US20070007585A1 (en) * 2005-07-05 2007-01-11 Spansion Llc Memory device with improved data retention
WO2007061134A1 (ja) * 2005-11-24 2007-05-31 Nec Corporation 多孔質絶縁膜の形成方法、半導体装置の製造装置、半導体装置の製造方法及び半導体装置
WO2007114099A1 (ja) * 2006-03-30 2007-10-11 Nec Corporation スイッチング素子およびスイッチング素子の製造方法
JP2008530821A (ja) * 2005-02-16 2008-08-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 高度な低誘電率の有機シリコン・プラズマ化学気相堆積膜
WO2008149605A1 (ja) * 2007-06-04 2008-12-11 Nec Corporation 抵抗変化素子およびこれを備えた半導体装置
WO2009116564A1 (ja) * 2008-03-19 2009-09-24 日本電気株式会社 抵抗変化素子、半導体記憶装置、その製造方法及び駆動方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7372065B2 (en) * 2000-02-11 2008-05-13 Axon Technologies Corporation Programmable metallization cell structures including an oxide electrolyte, devices including the structure and method of forming same
US7728322B2 (en) * 2000-02-11 2010-06-01 Axon Technologies Corporation Programmable metallization cell structures including an oxide electrolyte, devices including the structure and method of forming same
JP4035457B2 (ja) 2002-03-15 2008-01-23 キヤノン株式会社 機能デバイスの製造方法
JP2005236003A (ja) 2004-02-19 2005-09-02 Sony Corp 抵抗変化型不揮発性メモリ、抵抗変化型不揮発性メモリの製造方法、記録方法、再生方法、消去方法、抵抗変化材料微細構造体および抵抗変化材料微細構造体の製造方法
US7378682B2 (en) * 2005-02-07 2008-05-27 Spanson Llc Memory element using active layer of blended materials
US20060183055A1 (en) * 2005-02-15 2006-08-17 O'neill Mark L Method for defining a feature on a substrate
FR2895531B1 (fr) * 2005-12-23 2008-05-09 Commissariat Energie Atomique Procede ameliore de realisation de cellules memoires de type pmc
KR100994866B1 (ko) * 2006-02-09 2010-11-16 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
US7453081B2 (en) 2006-07-20 2008-11-18 Qimonda North America Corp. Phase change memory cell including nanocomposite insulator
US7449742B2 (en) * 2006-12-20 2008-11-11 Spansion Llc Memory device with active layer of dendrimeric material
US7550313B2 (en) * 2007-07-21 2009-06-23 International Business Machines Corporation Method for delineation of phase change memory (PCM) cells separated by PCM and upper electrode regions modified to have high film resistivity
JP2009043905A (ja) * 2007-08-08 2009-02-26 Hitachi Ltd 半導体装置
JP2009246085A (ja) * 2008-03-31 2009-10-22 Hitachi Ltd 半導体装置およびその製造方法
JP5454478B2 (ja) * 2009-01-09 2014-03-26 日本電気株式会社 スイッチング素子及びその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005053009A1 (ja) * 2003-11-28 2005-06-09 Nec Corporation 多孔質絶縁膜及びその製造方法並びに多孔質絶縁膜を用いた半導体装置
JP2006186363A (ja) * 2004-12-24 2006-07-13 Samsung Electronics Co Ltd 不揮発性有機メモリ素子の製造方法およびこの不揮発性有機メモリ素子の製造方法により製造された不揮発性有機メモリ素子
JP2008530821A (ja) * 2005-02-16 2008-08-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 高度な低誘電率の有機シリコン・プラズマ化学気相堆積膜
JP2006261677A (ja) * 2005-03-17 2006-09-28 Samsung Electronics Co Ltd メモリ素子およびメモリ素子の製造方法
US20070007585A1 (en) * 2005-07-05 2007-01-11 Spansion Llc Memory device with improved data retention
WO2007061134A1 (ja) * 2005-11-24 2007-05-31 Nec Corporation 多孔質絶縁膜の形成方法、半導体装置の製造装置、半導体装置の製造方法及び半導体装置
WO2007114099A1 (ja) * 2006-03-30 2007-10-11 Nec Corporation スイッチング素子およびスイッチング素子の製造方法
WO2008149605A1 (ja) * 2007-06-04 2008-12-11 Nec Corporation 抵抗変化素子およびこれを備えた半導体装置
WO2009116564A1 (ja) * 2008-03-19 2009-09-24 日本電気株式会社 抵抗変化素子、半導体記憶装置、その製造方法及び駆動方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018172321A (ja) * 2017-03-31 2018-11-08 東ソー株式会社 環状シロキサン化合物、その製造方法、それを用いてなる電気絶縁膜の製造法及び膜
WO2020145253A1 (ja) * 2019-01-08 2020-07-16 日本電気株式会社 スイッチング素子およびその製造方法
JPWO2020145253A1 (ja) * 2019-01-08 2021-11-18 ナノブリッジ・セミコンダクター株式会社 スイッチング素子およびその製造方法
JP7498963B2 (ja) 2019-01-08 2024-06-13 ナノブリッジ・セミコンダクター株式会社 スイッチング素子およびその製造方法

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