JP2015079932A - 複合電子部品及びその実装基板 - Google Patents

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Abstract

【課題】本発明は、複合電子部品及びその実装基板に関する。【解決手段】本発明によると、複数の誘電体層、及び上記誘電体層を挟んで対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタと、コイル部を有する磁性体本体からなるインダクタと、が結合された複合体と、上記複合体の第１端面に形成され、上記インダクタのコイル部と連結される入力端子と、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される第１出力端子、及び上記複合体の第２端面に形成され、上記キャパシタの第１内部電極と連結される第２出力端子を含む出力端子と、上記複合体のうち上記キャパシタの上下面及び第１端面のいずれか一つ以上の面に形成され、上記キャパシタの第２内部電極と連結されるグランド端子と、を含み、上記キャパシタは上記インダクタの側面に結合される、複合電子部品が提供される。【選択図】図１

Description

本発明は、複数の受動素子を備えた複合電子部品及びその実装基板に関する。
最近、電子機器に対する軽薄短小化及び高性能化のニーズにより、電子機器のサイズを最小化するとともに、多様な機能を備えることが求められている。
このような電子機器は、多様なサービス要求事項を満たすために、制限されたバッテリーリソースの効率的な制御及び管理機能を担う電力半導体基盤のＰＭＩＣを備えている。
ところで、電子機器に多様な機能が備えられることにより、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＰＭＩＣ）に備えられるＤＣ／ＤＣコンバータの個数も増加しており、さらに、ＰＭＩＣの電源入力端及び電源出力端に備えなければならない受動素子の個数も増加している。
この場合、電子機器の部品配置面積が増加するため、電子機器の小型化が制限される。
また、ＰＭＩＣ及びその周辺回路の配線パターンにより、多くのノイズが発生するおそれがある。
上記のような問題を解決するために、インダクタ及びキャパシタを上下に結合した複合電子部品に関する研究が行われ、電子機器の部品配置面積が減少し、ノイズの発生が抑制される効果が得られた。
しかし、上記のようにインダクタ及びキャパシタを上下に配置する場合、インダクタで発生する磁束（Ｍａｇｎｅｔｉｃ Ｆｌｕｘ）がキャパシタの内部電極に影響を与え、寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）を発生させるため、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波の方に移動するという問題が発生することがある。
一方、上記複合電子部品の小型化に伴い、上記インダクタの磁場を防ぐ内部の磁性体層も薄膜化しており、これによってＱ特性が低下するという問題が発生した。
韓国公開特許第２００３−００１４５８６号公報
本発明は、駆動電源供給システムにおいて、部品実装面積を減少させることができる複合電子部品及びその実装基板を提供することをその目的とする。
また、本発明は、駆動電源供給システムにおいて、ノイズの発生を抑制することができる複合電子部品及びその実装基板を提供することをその目的とする。
本発明の一実施形態によると、複数の誘電体層、及び上記誘電体層を挟んで対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタと、コイル部を有する磁性体本体からなるインダクタと、が結合された複合体と、上記複合体の第１端面に形成され、上記インダクタのコイル部と連結される入力端子と、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される第１出力端子、及び上記複合体の第２端面に形成され、上記キャパシタの第１内部電極と連結される第２出力端子を含む出力端子と、上記複合体のうち上記キャパシタの上下面及び第１端面のいずれか一つ以上の面に形成され、上記キャパシタの第２内部電極と連結されるグランド端子と、を含み、上記キャパシタは上記インダクタの側面に結合される複合電子部品が提供される。
上記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクタは、上記磁性体本体が絶縁基板、及び上記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜形態であることができる。
上記磁性体本体は、コア、及び上記コアに巻回された巻線コイルを含む形態であることができる。
上記インダクタはパワーインダクタであることができる。
上記キャパシタとインダクタとは、導電性接着剤で連結されることができる。
本発明の他の実施形態によると、複数の誘電体層、及び上記誘電体層を挟んで対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなる第１キャパシタと、複数の誘電体層、及び上記誘電体層を挟んで対向するように配置される第３及び第４内部電極が積層されたセラミック本体からなる第２キャパシタと、コイル部を有する磁性体本体からなるインダクタと、が結合された複合体と、上記複合体の第１端面に形成され、上記インダクタのコイル部と連結される第１入力端子、及び上記複合体の第１端面に形成され、上記第１キャパシタの第１内部電極と連結される第２入力端子を含む入力端子と、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される第１出力端子、及び上記複合体の第１端面に形成され、上記第２キャパシタの第３内部電極と連結される第２出力端子を含む出力端子と、上記複合体の第２端面に形成され、上記第１キャパシタの第２内部電極と連結される第１グランド端子、及び上記複合体の第２端面に形成され、上記第２キャパシタの第４内部電極と連結される第２グランド端子を含むグランド端子と、を含み、上記第１及び第２キャパシタは上記インダクタの両側面にそれぞれ結合される複合電子部品が提供される。
本発明の他の実施形態によると、複数の誘電体層、及び上記誘電体層を挟んで対向するように配置される第１〜第３内部電極が積層されたセラミック本体からなるキャパシタと、コイル部を有する磁性体本体からなるインダクタと、が結合された複合体と、上記複合体の第１端面に形成され、上記インダクタのコイル部と連結される第１入力端子、及び上記複合体の第１端面に形成され、上記キャパシタの第１内部電極と連結される第２入力端子を含む入力端子と、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される第１出力端子、及び上記複合体の第２端面に形成され、上記キャパシタの第３内部電極と連結される第２出力端子を含む出力端子と、上記複合体のうち上記キャパシタの上下面及び第１側面のいずれか一つ以上の面に形成され、上記キャパシタの第２内部電極と連結されるグランド端子と、を含み、上記キャパシタは上記インダクタの側面に結合される複合電子部品が提供される。
上記第１内部電極は上記複合体の第１端面に露出するリードを有し、上記第２内部電極は上記複合体の第１側面に露出するリードを有し、上記第３内部電極は上記複合体の第２端面に露出するリードを有することができる。
本発明の他の実施形態によると、複数の誘電体層、及び上記誘電体層を挟んで対向するように配置される第１〜第３内部電極が積層されたセラミック本体からなる第１キャパシタと、複数の誘電体層、及び上記誘電体層を挟んで対向するように配置される第４〜第６内部電極が積層されたセラミック本体からなる第２キャパシタと、コイル部を有する磁性体本体からなる第１インダクタ及び第２インダクタと、が結合された複合体と、上記複合体の第１端面に形成され、上記第１インダクタのコイル部と連結される第１入力端子、上記複合体の第１端面に形成され、上記第２インダクタのコイル部と連結される第２入力端子、上記複合体の第１端面に形成され、上記第１キャパシタの第１内部電極と連結される第３入力端子、及び上記複合体の第１端面に形成され、上記第２キャパシタの第４内部電極と連結される第４入力端子を含む入力端子と、上記複合体の第２端面に形成され、上記第１インダクタのコイル部と連結される第１出力端子、上記複合体の第２端面に形成され、上記第２インダクタのコイル部と連結される第２出力端子、上記複合体の第２端面に形成され、上記第１キャパシタの第３内部電極と連結される第３出力端子、及び上記複合体の第２端面に形成され、上記第２キャパシタの第６内部電極と連結される第４出力端子を含む出力端子と、上記複合体のうち上記第１キャパシタの上下面及び第１側面のいずれか一つ以上の面に形成され、上記第１キャパシタの第２内部電極と連結される第１グランド端子、及び上記複合体のうち上記第２キャパシタの上下面及び第１側面のいずれか一つ以上の面に形成され、上記第２キャパシタの第５内部電極と連結される第２グランド端子を含むグランド端子と、を含み、上記第１インダクタと第２インダクタとが隣接しており、上記第１キャパシタは上記第１インダクタの側面に結合され、上記第２キャパシタは上記第２インダクタの側面に結合される複合電子部品が提供される。
本発明のさらに他の実施形態によると、電力管理部により変換された電源の供給を受ける入力端子と、上記電源を安定化させ、複数の誘電体層、上記誘電体層を挟んで対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタ、及びコイル部を有する磁性体本体からなるインダクタを含み、前記キャパシタと前記インダクタが隣接した電源安定化部と、安定化された上記電源を供給する出力端子と、接地のためのグランド端子と、を含む複合電子部品が提供される。
上記入力端子は、上記複合体の第１端面に形成され、上記出力端子は、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される第１出力端子、及び上記複合体の第２端面に形成され、上記キャパシタの第１内部電極と連結される第２出力端子を含み、上記グランド端子は、上記複合体のうち上記キャパシタの上下面及び第１端面のいずれか一つ以上の面に形成され、上記キャパシタの第２内部電極と連結されることができる。
上記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクタは、上記磁性体本体が絶縁基板、及び上記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜形態であることができる。
上記磁性体本体は、コア、及び上記コアに巻回された巻線コイルを含む形態であることができる。
上記インダクタはパワーインダクタであることができる。
上記キャパシタとインダクタとは、導電性接着剤で連結されることができる。
本発明のさらに他の実施形態によると、上部に３個以上の電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた上記複合電子部品と、上記電極パッドと上記複合電子部品とを連結する半田と、を含む複合電子部品の実装基板が提供される。
本発明によると、駆動電源供給システムにおいて、部品実装面積を減少させることができる複合電子部品が提供される。
また、本発明によると、駆動電源供給システムにおいて、ノイズの発生を抑制することができる複合電子部品が提供される。
本発明の一実施形態による複合電子部品は、キャパシタがインダクタの側面に配置されるため、インダクタで発生する磁束（Ｍａｇｎｅｔｉｃ Ｆｌｕｘ）がキャパシタの内部電極に与える影響を最小化することで、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を防止することができる。
また、本発明の一実施形態による複合電子部品は、キャパシタがインダクタの側面に配置されるため、部品のＱ特性の低下を防止することができる。
本発明の一実施形態による複合電子部品を概略的に示した斜視図である。 図１の複合電子部品の第１実施形態による複合電子部品の内部を概略的に示した斜視図である。 図１の複合電子部品の第２実施形態による複合電子部品の内部を概略的に示した斜視図である。 図１の複合電子部品の第３実施形態による複合電子部品の内部を概略的に示した斜視図である。 図１に示された複合電子部品の積層セラミックキャパシタに採用できる内部電極を示した平面図である。 図１に示された複合電子部品の等価回路図である。 本発明の他の実施形態による複合電子部品を概略的に示した斜視図である。 図７に示された複合電子部品の積層セラミックキャパシタに採用できる内部電極を示した平面図である。 図７に示された複合電子部品の等価回路図である。 本発明の他の実施形態による複合電子部品を概略的に示した斜視図である。 図１０に示された複合電子部品の積層セラミックキャパシタに採用できる内部電極を示した平面図である。 図９に示された複合電子部品の等価回路図である。 本発明の他の実施形態による複合電子部品を概略的に示した斜視図である。 図１３に示された複合電子部品の積層セラミックキャパシタに採用できる内部電極を示した平面図である。 図１３に示された複合電子部品の等価回路図である。 駆動電源が必要な所定の端子に、バッテリー及び電力管理部により駆動電源を供給する駆動電源供給システムを示した図面である。 駆動電源供給システムの配置パターンを示した図面である。 本発明の一実施形態による複合電子部品の回路図を示した図面である。 本発明の一実施形態による複合電子部品を適用した駆動電源供給システムの配置パターンを示した図面である。 図１の複合電子部品が印刷回路基板に実装された状態を示した斜視図である。 本発明の実施例及び比較例による自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を示したグラフである。 本発明の実施例及び比較例によるＱ特性の変化を示したグラフである。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
複合電子部品
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。
図１は本発明の一実施形態による複合電子部品を概略的に示した斜視図であり、図２は図１の複合電子部品の第１実施形態による複合電子部品の内部を概略的に示した斜視図であり、図３は図１の複合電子部品の第２実施形態による複合電子部品の内部を概略的に示した斜視図であり、図４は図１の複合電子部品の第３実施形態による複合電子部品の内部を概略的に示した斜視図であり、図５は図１に示された複合電子部品の積層セラミックキャパシタに採用できる内部電極を示した平面図である。
図１を参照すると、本発明の一実施形態による複合電子部品において、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」はキャパシタの誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いることができる。
一方、上記複合電子部品の長さ、幅、及び厚さ方向は、後述するように、キャパシタ及びインダクタの長さ、幅、及び厚さ方向と同一の方向と定義する。
また、本発明の一実施形態において、複合電子部品は、対向する上面及び下面、上記上面と下面とを連結する第１側面、第２側面、第１端面、及び第２端面を有することができる。上記複合電子部品の形状は、特に制限されないが、図示されたように六面体状であることができる。
また、上記複合電子部品の第１及び第２側面、第１及び第２端面は、後述するように、キャパシタ及びインダクタの第１及び第２側面、第１及び第２端面と同一の方向の面と定義する。
一方、上記複合電子部品は、キャパシタとインダクタとが結合された形態で、インダクタの側面にキャパシタが結合されている場合、上記複合電子部品の上面は上記インダクタ及びキャパシタの上面と定義し、上記複合電子部品の下面は上記インダクタ及びキャパシタの下面と定義する。
また、上記第１及び第２側面は上記複合電子部品において幅方向に対向する面に該当し、上記第１及び第２端面は上記複合電子部品において長さ方向に対向する面に該当し、上記上面及び下面は上記複合電子部品において厚さ方向に対向する面に該当する。
図１から図３を参照すると、本発明の一実施形態による複合電子部品１００は、複数の誘電体層１１、及び上記誘電体層１１を挟んで対向するように配置される第１及び第２内部電極３１、３２が積層されたセラミック本体からなるキャパシタ１１０と、コイル部１４０を有する磁性体本体からなるインダクタ１２０と、が結合された複合体１３０を含むことができる。
本実施形態において、上記複合体１３０は、対向する上面及び下面、上記上面と下面とを連結する第１側面、第２側面、第１端面、及び第２端面を有することができる。
上記複合体１３０の形状は、特に制限されないが、図示されたように六面体状であることができる。
上記複合体１３０は、上記キャパシタ１１０とインダクタ１２０とが結合されて形成されることができ、上記複合体１３０の形成方法は特に制限されない。
例えば、上記複合体１３０は、別に製作された上記キャパシタ１１０とインダクタ１２０とを導電性接着剤や樹脂などで結合することで形成されることができるが、特に制限されない。
特に、上記キャパシタ１１０とインダクタ１２０とを結合する際に用いられる接着剤または樹脂は、例えば、エポキシ（Ｅｐｏｘｙ）樹脂であることができるが、これに制限されるものではない。
上記導電性接着剤や樹脂などを用いて上記キャパシタ１１０とインダクタ１２０とを結合する方法は、特に制限されないが、上記キャパシタ１１０またはインダクタ１２０の結合面に導電性接着剤や樹脂などを塗布した後、加熱硬化することで結合することができる。
一方、本発明の一実施形態によると、上記キャパシタ１１０は上記インダクタ１２０の側面に結合されることができる。但し、これに限定されるものではなく、多様な形態で配置されることができる。
以下では、上記複合体１３０を構成するキャパシタ１１０及びインダクタ１２０について具体的に説明する。
本発明の一実施形態によると、上記インダクタ１２０を構成する磁性体本体はコイル部１４０を有することができる。
上記インダクタ１２０は、特に制限されないが、例えば、積層型インダクタ、薄膜型インダクタ、巻線型インダクタであり、その他にも、レーザーヘリキシング（Ｌａｓｅｒ Ｈｅｌｉｘｉｎｇ）型などが用いられることができる。
上記積層型インダクタとは、薄いフェライトまたはガラスセラミックシートに電極を厚膜印刷して複数層の電極が印刷されたシートを積層し、ビアホールを介して内部導線を連結する方式で製造されるインダクタのことである。
上記薄膜型インダクタとは、セラミック基板上にコイル導線を薄膜スパッタリングやめっきにより形成し、フェライト材料で充填することで製造されるインダクタのことである。
上記巻線型インダクタとは、コアに線材（コイル導線）を巻回することで製造されるインダクタのことである。
上記レーザーヘリキシング（Ｌａｓｅｒ Ｈｅｌｉｘｉｎｇ）型インダクタとは、セラミックボビンに電極層をスパッタリングしたり、めっきして形成した後、レーザーでコイルを螺旋状に形成させた後、その上部に外部保護膜樹脂を塗布して外部電極を形成したインダクタのことである。
図２を参照すると、本発明の第１実施形態による複合電子部品において、上記インダクタ１２０は積層型インダクタであることができる。
具体的には、上記磁性体本体は、導電パターンが形成された複数の磁性体層２１が積層された形態であり、上記導電パターンが上記コイル部１４０を構成することができる。
図３を参照すると、本発明の第２実施形態による複合電子部品において、上記インダクタ１２０は薄膜型インダクタであることができる。
具体的には、上記インダクタ１２０は、上記磁性体本体が絶縁基板１２３、及び上記絶縁基板１２３の少なくとも一面に形成されたコイルを含む薄膜形態であることができる。
上記磁性体本体は、少なくとも一面に上記コイルが形成された絶縁基板１２３の上下部に磁性体１２２を充填することで形成されることができる。
図４を参照すると、本発明の第３実施形態による複合電子部品において、上記インダクタ１２０は巻線型インダクタであることができる。
具体的には、上記インダクタ１２０において、上記磁性体本体は、コア１２４、及び上記コア１２４に巻回された巻線コイルを含む形態であることができる。
図２から図４を参照すると、上記キャパシタ１１０の第１及び第２内部電極３１、３２は、実装面に対して垂直な方向に積層された形態であるが、これに制限されるものではない。即ち、前記第１及び第２内部電極３１、３２は、実装面に対して水平な方向に積層された形態であってもよい。
上記磁性体層２１及び磁性体１２２としては、Ｎｉ−Ｃｕ−Ｚｎ系、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系、Ｍｎ−Ｚｎ系のフェライト材料が用いられることができるが、これに制限されるものではない。
本発明の一実施形態によると、上記インダクタ１２０は、大容量電流に適用できるパワーインダクタであることができる。
上記パワーインダクタとは、直流電流が印加されるときに、一般のインダクタに比べてインダクタンス（Ｉｎｄｕｃｔａｎｃｅ）の変化が少ない、高い効率性のインダクタを意味する。即ち、パワーインダクタは、一般のインダクタの機能に加え、ＤＣバイアス特性（直流電流の印加によるインダクタンスの変化）も含むものとみなすことができる。
即ち、本発明の一実施形態による複合電子部品は、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）で用いられるものであり、一般のインダクタでなく、直流電流が印加されるときに、インダクタンス（Ｉｎｄｕｃｔａｎｃｅ）の変化が少ない、高い効率性のインダクタであるパワーインダクタを含むことができる。
一方、上記キャパシタ１１０を構成する上記セラミック本体は、複数の誘電体層１１が積層されることで形成され、上記セラミック本体の内部には、複数の内部電極３１、３２（順に、第１及び第２内部電極）が誘電体層を挟んで分離して配置されることができる。
上記誘電体層１１は、セラミック粉末、有機溶剤及び有機バインダーを含有するセラミックグリーンシートを焼成することで形成されることができる。上記セラミック粉末は、高誘電率を有する物質であり、これに制限されるものではないが、チタン酸バリウム（ＢａＴｉＯ３）系材料やチタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などが用いられることができる。
一方、本発明の一実施形態によると、上記第１内部電極３１は上記複合体１３０の第２端面に露出することができ、上記第２内部電極３２は上記複合体１３０の第１端面に露出することができるが、必ずしもこれに制限されない。
本発明の一実施形態によると、上記第１及び第２内部電極３１、３２は、導電性金属を含む導電性ペーストで形成されることができる。
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。
誘電体層１１を形成するセラミックグリーンシート上に、スクリーン印刷法またはグラビア印刷法のような印刷法により、第１及び第２内部電極３１、３２を導電性ペーストで印刷することができる。
内部電極が印刷されたセラミックグリーンシートを交互に積層してから焼成することにより、セラミック本体が形成されることができる。
図５に上記第１及び第２内部電極３１、３２のパターン形状が示されているが、本発明はこれに制限されず、多様な変形が可能である。
上記キャパシタは、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）から供給される電圧を調節する役割をすることができる。
本発明の一実施形態による複合電子部品１００は、上記複合体１３０の第１端面に形成され、上記インダクタ１２０のコイル部１４０と連結される入力端子１５１と、上記複合体１３０の第２端面に形成され、上記インダクタ１２０のコイル部１４０と連結される第１出力端子１５２ａ、及び上記複合体１３０の第２端面に形成され、上記キャパシタ１１０の第１内部電極３１と連結される第２出力端子１５２ｂを含む出力端子１５２と、上記複合体１３０において上記キャパシタ１１０の上下面及び第１端面のいずれか一つ以上の面に形成され、上記キャパシタ１１０の第２内部電極３２と連結されるグランド端子１５３と、を含むことができる。
上記入力端子１５１及び上記第１出力端子１５２ａが上記インダクタ１２０のコイル部１４０と連結されることにより、上記複合電子部品内でインダクタの役割をすることができる。
また、上記第２出力端子１５２ｂが上記キャパシタ１１０の第１内部電極３１と連結され、上記キャパシタ１１０の第２内部電極３２が上記グランド端子１５３と連結されることにより、上記複合電子部品内でキャパシタの役割をすることができる。
上記入力端子１５１、出力端子１５２、及びグランド端子１５３は、導電性金属を含む導電性ペーストで形成されることができる。
上記導電性金属は、これに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であることができる。
上記導電性ペーストは絶縁性物質をさらに含むことができる。例えば、これに制限されないが、上記絶縁性物質はガラスであることができる。
上記入力端子１５１、出力端子１５２、及びグランド端子１５３を形成する方法は、特に制限されないが、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、印刷及びめっきなどの他の方法により形成してもよい。
図６は図１に示された複合電子部品の等価回路図である。
図６を参照すると、本発明の一実施形態による複合電子部品は、従来とは異なって、上記インダクタ１２０とキャパシタ１１０とが結合されているため、インダクタ１２０とキャパシタ１１０との間の距離を最短距離で設計することができ、これにより、ノイズが低減される効果がある。
また、上記インダクタ１２０とキャパシタ１１０とが結合されているため、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）での実装面積を最小化することで、実装空間の確保に有利であるという効果がある。
なお、実装時のコストを低減することができるという効果もある。
一方、電子機器に多様な機能が備えられることにより、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＰＭＩＣ）に備えられるＤＣ／ＤＣコンバータの個数も増加しており、さらに、ＰＭＩＣの電源入力端及び電源出力端に備えなければならない受動素子の個数も増加している。
この場合、電子機器の部品配置面積が増加するため、電子機器の小型化が制限される。
また、ＰＭＩＣ及びその周辺回路の配線パターンにより、多くのノイズが発生する可能性がある。
上記のような問題を解決するために、インダクタ及びキャパシタを上下に結合した複合電子部品に関する研究が行われ、電子機器の部品配置面積が減少し、ノイズの発生が抑制されるという効果が得られた。
しかし、上記のようにインダクタ及びキャパシタを上下に配置する場合、インダクタで発生する磁束（Ｍａｇｎｅｔｉｃ Ｆｌｕｘ）がキャパシタの内部電極に影響を与え、寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）を発生させるため、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波の方に移動するという問題が発生することがある。
上記のように自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波の方に移動する場合、本発明の一実施形態で用いられるインダクタの周波数領域が細くなるという問題が発生し得る。
即ち、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）以上の高周波領域ではインダクタの機能が発現しないため、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波の方に移動する場合、使用可能な周波数領域が制限されるという問題が発生する。
しかし、本発明の一実施形態によると、上記キャパシタ１１０が上記インダクタ１２０の側面に結合されるため、インダクタで発生する磁束（Ｍａｇｎｅｔｉｃ Ｆｌｕｘ）がキャパシタの内部電極に与える影響を最小化することで、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を防止することができる。
即ち、本発明の一実施形態によると、インダクタ１２０とキャパシタ１１０との間の距離を最短距離で設計することができ、これにより、ノイズが低減するだけでなく、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を防止することができるため、低周波数で使用可能なインダクタの範囲が制限されないという効果がある。
一方、上記複合電子部品の小型化に伴い、上記インダクタの磁場を防ぐ内部の磁性体層も薄膜化しており、これによってＱ特性が低下するという問題が発生した。
上記Ｑ特性とは、素子の損失（Ｌｏｓｓ）または効率の低下を意味し、Ｑ値が大きいほど、損失が少なく、効率が高いことを意味する。
即ち、本発明の一実施形態によると、上記キャパシタ１１０が上記インダクタ１２０の側面に結合されることで、各部品が互いに与える影響を最小化することにより、部品のＱ特性が低下することを防止することができる。
上記自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）及びＱ特性についてのより詳細な説明は後述する。
図７は本発明の他の実施形態による複合電子部品を概略的に示した斜視図であり、図８は図７に示された複合電子部品の積層セラミックキャパシタに採用できる内部電極を示した平面図であり、図９は図７に示された複合電子部品の等価回路図である。
図７から図９を参照すると、本発明の他の実施形態による複合電子部品は、複数の誘電体層２１１、及び上記誘電体層２１１を挟んで対向するように配置される第１及び第２内部電極２３１、２３２が積層されたセラミック本体からなる第１キャパシタと、複数の誘電体層２１１、及び上記誘電体層２１１を挟んで対向するように配置される第３及び第４内部電極２３３、２３４が積層されたセラミック本体からなる第２キャパシタと、コイル部を有する磁性体本体からなるインダクタと、が結合された複合体と、上記複合体の第１端面に形成され、上記インダクタのコイル部と連結される第１入力端子２５１ａ、及び上記複合体の第１端面に形成され、上記第１キャパシタの第１内部電極２３１と連結される第２入力端子２５１ｂを含む入力端子２５１と、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される第１出力端子２５２ａ、及び上記複合体の第１端面に形成され、上記第２キャパシタの第３内部電極２３３と連結される第２出力端子２５２ｂを含む出力端子２５２と、上記複合体の第２端面に形成され、上記第１キャパシタの第２内部電極２３２と連結される第１グランド端子２５３ａ、及び上記複合体の第２端面に形成され、上記第２キャパシタの第４内部電極２３４と連結される第２グランド端子２５３ｂを含むグランド端子２５３と、を含み、上記第１及び第２キャパシタは上記インダクタの両側面にそれぞれ結合されることができる。
上記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクタは、上記磁性体本体が絶縁基板、及び上記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜形態であることができる。
上記磁性体本体は、コア、及び上記コアに巻回された巻線コイルを含む形態であることができる。
上記インダクタは、パワーインダクタであることができる。
上記第１及び第２キャパシタとインダクタとは、導電性接着剤で連結されることができる。
図９を参照すると、本発明の他の実施形態において、上記第１キャパシタは、後述するように、バッテリー及び電力管理部（ＰＭＩＣ）の連結端子と接地との間に形成されたキャパシタであることができる。
即ち、上記第１キャパシタは、第１電源に含まれているノイズを減少させることができる。
また、上記第１キャパシタは電荷を充電することができる。なお、上記電力管理部（ＰＭＩＣ）が瞬間的に大きい電流を消費する場合、上記第１キャパシタは、充電された電荷を放電させることにより、上記電力管理部（ＰＭＩＣ）の電圧変動を抑制することができる。
一方、上記第２キャパシタは、上述の本発明の一実施形態による複合電子部品におけるキャパシタ１１０と同一に、電力管理部（ＰＭＩＣ）及び出力端Ｖｄｄの連結端子と接地との間に形成されたキャパシタであることができる。
上記第２キャパシタは、上記電力管理部（ＰＭＩＣ）から出力された第２電源に含まれているノイズを減少させることができる。
上記第１キャパシタの第２内部電極と連結される第１グランド端子２５３ａ、及び上記複合体の第２端面に形成され、上記第２キャパシタの第４内部電極と連結される第２グランド端子２５３ｂは、後述するように、基板に実装する際に電極パッドを連結することにより、一方向に接地されることができる。
その他の特徴は、本発明の一実施形態による複合電子部品の説明と同様であるため、重複を避けるためにここでは省略する。
図１０は本発明の他の実施形態による複合電子部品を概略的に示した斜視図であり、図１１は図１０に示された複合電子部品の積層セラミックキャパシタに採用できる内部電極を示した平面図であり、図１２は図９に示された複合電子部品の等価回路図である。
図１０から図１２を参照すると、本発明の他の実施形態による複合電子部品は、複数の誘電体層３１１、及び上記誘電体層３１１を挟んで対向するように配置される第１〜第３内部電極３３１、３３２、３３３が積層されたセラミック本体からなるキャパシタと、コイル部を有する磁性体本体からなるインダクタと、が結合された複合体と、上記複合体の第１端面に形成され、上記インダクタのコイル部と連結される第１入力端子３５１ａ、及び上記複合体の第１端面に形成され、上記キャパシタの第１内部電極３３１と連結される第２入力端子３５１ｂを含む入力端子３５１と、上記複合体の第２端面に形成され、上記インダクタのコイル部と連結される第１出力端子３５２ａ、及び上記複合体の第２端面に形成され、上記キャパシタの第３内部電極３３３と連結される第２出力端子３５２ｂを含む出力端子３５２と、上記複合体のうち上記キャパシタの上下面及び第１側面のいずれか一つ以上の面に形成され、上記キャパシタの第２内部電極３３２と連結されるグランド端子３５３と、を含み、上記キャパシタは上記インダクタの側面に結合されることができる。
上記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクタは、上記磁性体本体が絶縁基板、及び上記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜形態であることができる。
上記磁性体本体は、コア、及び上記コアに巻回された巻線コイルを含む形態であることができる。
上記インダクタは、パワーインダクタであることができる。
上記キャパシタとインダクタとは、導電性接着剤で連結されることができる。
図１１を参照すると、上記第１内部電極３３１は上記複合体の第１端面に露出するリード３３１ａを有し、上記第２内部電極３３２は上記複合体の第１側面に露出するリード３３２ａを有し、上記第３内部電極３３３は上記複合体の第２端面に露出するリード３３３ａを有することができる。
図１２を参照すると、本発明の他の実施形態では、上記キャパシタにおいて第１内部電極３３１及び第２内部電極３３２が第１キャパシタ部を構成することができる。上記第１キャパシタ部は、後述するように、バッテリー及び電力管理部（ＰＭＩＣ）の連結端子と接地との間に形成されたキャパシタであることができる。
即ち、上記第１キャパシタ部は、第１電源に含まれているノイズを減少させることができる。
また、上記第１キャパシタ部は電荷を充電することができる。なお、上記電力管理部（ＰＭＩＣ）が瞬間的に大きい電流を消費する場合、上記第１キャパシタ部は、充電された電荷を放電させることにより、上記電力管理部（ＰＭＩＣ）の電圧変動を抑制することができる。
一方、上記キャパシタにおいて第２内部電極３３２及び第３内部電極３３３が第２キャパシタ部を構成することができる。上記第２キャパシタ部は、上述の本発明の一実施形態による複合電子部品におけるキャパシタ１１０と同一に、電力管理部（ＰＭＩＣ）及び出力端Ｖｄｄの連結端子と接地との間に形成されたキャパシタであることができる。
上記第２キャパシタ部は、上記電力管理部（ＰＭＩＣ）から出力された第２電源に含まれているノイズを減少させることができる。
上記第２内部電極３３２は、第１キャパシタ部及び第２キャパシタ部をそれぞれ構成するものであり、上記複合体の第１側面に形成されたグランド端子３５３と連結されることにより、一方向に接地されることができる。
その他の特徴は、本発明の一実施形態による複合電子部品の説明と同一であるため、重複を避けるためにここでは省略する。
図１３は本発明の他の実施形態による複合電子部品を概略的に示した斜視図であり、図１４は図１３に示された複合電子部品の積層セラミックキャパシタに採用できる内部電極を示した平面図であり、図１５は図１３に示された複合電子部品の等価回路図である。
図１３から図１５を参照すると、本発明の他の実施形態による複合電子部品は、複数の誘電体層４１１、及び上記誘電体層４１１を挟んで互いに対向するように配置される第１〜第３内部電極４３１、４３２、４３３が積層されたセラミック本体からなる第１キャパシタと、複数の誘電体層４１１、及び上記誘電体層４１１を挟んで互いに対向するように配置される第４〜第６内部電極４３４、４３５、４３６が積層されたセラミック本体からなる第２キャパシタと、コイル部を有する磁性体本体からなる第１インダクタ及び第２インダクタと、が結合された複合体と、上記複合体の第１端面に形成され、上記第１インダクタのコイル部と連結される第１入力端子４５１ａ、上記複合体の第１端面に形成され、上記第２インダクタのコイル部と連結される第２入力端子４５１ｂ、上記複合体の第１端面に形成され、上記第１キャパシタの第１内部電極４３１と連結される第３入力端子４５１ｃ、及び上記複合体の第１端面に形成され、上記第２キャパシタの第４内部電極４３４と連結される第４入力端子４５１ｄを含む入力端子４５１、４５１’と、上記複合体の第２端面に形成され、上記第１インダクタのコイル部と連結される第１出力端子４５２ａ、上記複合体の第２端面に形成され、上記第２インダクタのコイル部と連結される第２出力端子４５２ｂ、上記複合体の第２端面に形成され、上記第１キャパシタの第３内部電極４３３と連結される第３出力端子４５２ｃ、及び上記複合体の第２端面に形成され、上記第２キャパシタの第６内部電極４３６と連結される第４出力端子４５２ｄを含む出力端子４５２、４５２’と、上記複合体のうち上記第１キャパシタの上下面及び第１側面のいずれか一つ以上の面に形成され、上記第１キャパシタの第２内部電極４３２と連結される第１グランド端子４５３ａ、及び上記複合体のうち上記第２キャパシタの上下面及び第１側面のいずれか一つ以上の面に形成され、上記第２キャパシタの第５内部電極４３５と連結される第２グランド端子４５３ｂを含むグランド端子と、を含み、上記第１インダクタと第２インダクタとが隣接しており、上記第１キャパシタは上記第１インダクタの側面に結合され、上記第２キャパシタは上記第２インダクタの側面に結合されることができる。
上記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。
上記インダクタは、上記磁性体本体が絶縁基板、及び上記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜形態であることができる。
上記磁性体本体は、コア、及び上記コアに巻回された巻線コイルを含む形態であることができる。
上記インダクタは、パワーインダクタであることができる。
上記第１キャパシタ、第２キャパシタ、第１インダクタ、及び第２インダクタとは、導電性接着剤で連結されることができる。
図１４を参照すると、上記第１内部電極４３１は上記複合体の第１端面に露出するリード４３１ａを有し、上記第２内部電極４３２は上記複合体の第２側面に露出するリード４３２ａを有し、上記第３内部電極４３３は上記複合体の第２端面に露出するリード４３３ａを有することができる。
同様に、上記第４内部電極４３４は上記複合体の第１端面に露出するリード４３４ａを有し、上記第５内部電極４３５は上記複合体の第１側面に露出するリード４３５ａを有し、上記第６内部電極４３６は上記複合体の第２端面に露出するリード４３６ａを有することができる。
また、図１５を参照すると、本発明の他の実施形態によると、上記第１キャパシタにおいて第１内部電極４３１及び第２内部電極４３２が第１キャパシタ部を構成することができる。上記第１キャパシタ部は、後述するように、バッテリー及び電力管理部（ＰＭＩＣ）の連結端子と接地との間に形成されたキャパシタであることができる。
即ち、上記第１キャパシタ部は、第１電源に含まれているノイズを減少させることができる。
また、上記第１キャパシタ部は電荷を充電することができる。なお、上記電力管理部（ＰＭＩＣ）が瞬間的に大きい電流を消費する場合、上記第１キャパシタ部は、充電された電荷を放電させることにより、上記電力管理部（ＰＭＩＣ）の電圧変動を抑制することができる。
一方、上記第１キャパシタにおいて第２内部電極４３２及び第３内部電極４３３が第２キャパシタ部を構成することができる。上記第２キャパシタ部は、上述の本発明の一実施形態による複合電子部品におけるキャパシタ１１０と同一に、電力管理部（ＰＭＩＣ）及び出力端Ｖｄｄの連結端子と接地との間に形成されたキャパシタであることができる。
上記第２キャパシタ部は、上記電力管理部（ＰＭＩＣ）から出力された第２電源に含まれているノイズを減少させることができる。
上記第１キャパシタにおいて、上記第２内部電極４３２は、第１キャパシタ部及び第２キャパシタ部をそれぞれ構成するものであり、上記複合体の第２側面に形成された第１グランド端子４５３と連結されることにより、一方向に接地されることができる。
上記第２キャパシタの第４〜第６内部電極４３４、４３５、４３６は、上記第１キャパシタの第１〜第３内部電極４３１、４３２、４３３と同一の役割をするものであるため、ここでは省略する。
その他の特徴は、本発明の一実施形態による複合電子部品の説明と同様であるため、重複を避けるためにここでは省略する。
図１６は駆動電源が必要な所定の端子に、バッテリー及び電力管理部により駆動電源を供給する駆動電源供給システムを示した図面である。
図１６を参照すると、上記駆動電源供給システムは、バッテリー３００と、第１電源安定化部４００と、電力管理部５００と、第２電源安定化部６００と、を含むことができる。
上記バッテリー３００は、上記電力管理部５００に電源を供給することができる。ここで、上記バッテリー３００が上記電力管理部５００に供給する電源を第１電源と定義する。
上記第１電源安定化部４００は、上記第１電源Ｖ１を安定化させ、安定化された第１電源を電力管理部に供給することができる。具体的には、上記第１電源安定化部４００は、バッテリー３００及び電力管理部５００の連結端子と接地との間に形成されたキャパシタＣ１を含むことができる。上記キャパシタＣ１は、第１電源に含まれているノイズを減少させることができる。
また、上記キャパシタＣ１は電荷を充電することができる。なお、上記電力管理部５００が瞬間的に大きい電流を消費する場合、上記キャパシタＣ１は、充電された電荷を放電させることにより、上記電力管理部５００の電圧変動を抑制することができる。
上記キャパシタＣ１は、誘電体層の積層数が３００層以上である高容量のキャパシタであることが好ましい。
上記電力管理部５００は、電子機器に入る電力をその電子機器に応じて変換させ、電力を分配、充電、制御する役割をする。したがって、上記電力管理部５００は、一般に、ＤＣ／ＤＣコンバータを備えることができる。
また、上記電力管理部５００は、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＰＭＩＣ）で具現されることができる。
上記電力管理部５００は、上記第１電源Ｖ１を第２電源Ｖ２に変換することができる。上記第２電源Ｖ２は、電力管理部５００の出力端と連結されて駆動電源の供給を受けるＩＣなどのアクティブ素子が求める電源であることができる。
上記第２電源安定化部６００は、上記第２電源Ｖ２を安定化させ、安定化された第２電源を出力端Ｖｄｄに伝達することができる。上記出力端Ｖｄｄには、上記電力管理部５００から駆動電源の供給を受けるＩＣなどのアクティブ素子が連結されることができる。
具体的には、上記第２電源安定化部６００は、電力管理部５００と出力端Ｖｄｄとの間に直列連結されたインダクタＬ１を含むことができる。また、上記第２電源安定化部６００は、電力管理部５００及び出力端Ｖｄｄの連結端子と接地との間に形成されたキャパシタＣ２を含むことができる。
上記第２電源安定化部６００は、上記第２電源Ｖ２に含まれているノイズを減少させることができる。
また、上記第２電源安定化部６００は、出力端Ｖｄｄに電源を安定して供給することができる。
上記インダクタＬ１は、大容量電流に適用できるパワーインダクタであることが好ましい。
上記パワーインダクタとは、直流電流が印加されるときに、一般のインダクタに比べてインダクタンス（Ｉｎｄｕｃｔａｎｃｅ）の変化が少ない、高い効率性のインダクタを意味する。即ち、パワーインダクタは、一般のインダクタの機能に加え、ＤＣバイアス特性（直流電流の印加によるインダクタンスの変化）も含むものとみなすことができる。
また、上記キャパシタＣ２は、高容量のキャパシタであることが好ましい。
図１７は駆動電源供給システムの配置パターンを示した図面である。
図１７を参照すると、電力管理部５００、パワーインダクタＬ１、第２キャパシタＣ２の配置パターンを確認することができる。
一般に、電力管理部（ＰＭＩＣ）５００は、数個〜数十個のＤＣ／ＤＣコンバータを備えることができる。また、上記ＤＣ／ＤＣコンバータの機能を具現するために、一つのＤＣ／ＤＣコンバータ毎にパワーインダクタ及び高容量のキャパシタが必要である。
図１７を参照すると、電力管理部５００は、所定の端子Ｎ１、Ｎ２を備えることができる。上記電力管理部５００は、バッテリーから電源の供給を受け、ＤＣ／ＤＣコンバータを用いて上記電源を変換することができる。また、上記電力管理部５００は、変換された電源を第１端子Ｎ１を介して供給することができる。上記第２端子Ｎ２は接地端子であることができる。
ここで、第１パワーインダクタＬ１及び第２キャパシタＣ２は、第１端子Ｎ１から電源の供給を受け、これを安定化させた後、第３端子Ｎ３を介して駆動電源を供給することにより、第２電源安定化部の機能を行うことができる。
図１７に示された第４〜６端子Ｎ４〜Ｎ６は、第１〜３端子Ｎ１〜Ｎ３と同一の機能をするため、具体的な説明を省略する。
駆動電源供給システムのパターンを設計するにあたり、十分に考慮しなければならない点は、電力管理部、パワーインダクタ、高容量のキャパシタをできるだけ近く配置しなければならないことである。また、電源線の配線を短くかつ厚く設計する必要がある。
その理由は、上記のような要件が満たされてこそ、部品配置面積を減少させるとともに、ノイズの発生を抑制させることができるためである。
電力管理部５００の出力端の個数が少ない場合には、パワーインダクタと高容量のキャパシタとを近く配置することに特に問題ない。しかし、電力管理部５００の複数の出力を用いなければならない場合には、部品の密集度により、パワーインダクタ及び高容量のキャパシタの配置が正常的に行われることができない。また、電源の優先順位によってパワーインダクタ及び高容量のキャパシタを最適ではない状態で配置しなければならなくなる状況が発生しかねない。
例えば、パワーインダクタ及び高容量のキャパシタの素子サイズが大きいため、実際に素子を配置するとき、電源線及び信号線が不可避に長くなるという状況が発生する可能性がある。
パワーインダクタ及び高容量キャパシタが最適ではない状態に配置される場合、各素子の間隔及び電源線が長くなるため、ノイズが発生しかねない。上記ノイズは、電源供給システムに悪影響を及ぼすおそれがある。
図１８は本発明の一実施形態による複合電子部品の回路図を示した図面である。
図１８を参照すると、上記複合電子部品は、入力端子部Ａ（入力端子）と、電源安定化部と、出力端子部Ｂ（出力端子）と、接地端子部Ｃ（グランド端子）と、を含むことができる。
上記電源安定化部は、パワーインダクタＬ１及び第２キャパシタＣ２を含むことができる。
上記複合電子部品は、上述の第２電源安定化部の機能を行うことができる素子である。
上記入力端子部Ａは、上記電力管理部５００により変換された電源の供給を受けることができる。
上記電源安定化部は、上記入力端子部Ａに供給された電源を安定化させることができる。
上記出力端子部Ｂは、安定化された上記電源を出力端Ｖｄｄに供給することができる。
上記接地端子部Ｃは、上記電源安定化部をグランドと連結することができる。
一方、上記電源安定化部は、上記入力端子部Ａと上記出力端子部Ｂとの間に連結されたパワーインダクタＬ１、及び上記接地端子部Ｃと上記出力端子部との間に連結された第２キャパシタＣ２を含むことができる。
図１８を参照すると、上記パワーインダクタＬ１及び上記第２キャパシタＣ２が出力端子部Ｂを共有することにより、パワーインダクタＬ１と第２キャパシタＣ２との間の間隔が減少することができる。
上記のように、上記複合電子部品は、電力管理部５００の出力電源端に備えられるパワーインダクタ及び大容量のキャパシタを一つの部品で具現したものである。したがって、上記複合電子部品は、素子の集積度が向上する。
図１９は本発明の一実施形態による複合電子部品を適用した駆動電源供給システムの配置パターンを示した図面である。
図１９を参照すると、図１７に示された第２キャパシタＣ２及びパワーインダクタＬ１が、本発明の一実施形態による複合電子部品７００に置き換えられたことを確認することができる。
上述のように、上記複合電子部品７００は第２電源安定部の機能を行うことができる。
また、第２キャパシタＣ２及びパワーインダクタＬ１を本発明の一実施形態による複合電子部品に置き換えることにより、配線の長さを最小化することができる。また、配置される素子の個数が減少するため、最適化された素子配置が可能である。
即ち、本発明の一実施形態によると、電力管理部、パワーインダクタ、高容量のキャパシタをできるだけ近く配置することができ、電源線の配線を短くかつ厚く設計することができるため、ノイズを低減させることができる。
一方、電子機器製造メーカーでは、消費者のニーズを満たすべく、電子機器に備えられるＰＣＢのサイズを減らす努力をしている。従って、ＰＣＢに実装されるＩＣの集積度を上げることが求められている。本発明の一実施形態による複合電子部品のように複数個の素子を一つの複合部品に構成することで、該ニーズを満たすことができる。
また、本発明の一実施形態によると、二つの部品（第２キャパシタ、パワーインダクタ）を一つの複合電子部品に具現することで、ＰＣＢの実装面積を減少させることができる。本実施形態によると、既存の配置パターンに比べて約３０〜５０％の実装面積減少効果がある。
また、本発明の一実施形態によると、上記電力管理部５００は、駆動電源の供給を受けるＩＣに、最短配線を介して電源を供給することができる。
また、本発明の一実施形態による複合電子部品は、キャパシタがインダクタの側面に配置されるため、インダクタで発生する磁束（Ｍａｇｎｅｔｉｃ Ｆｌｕｘ）がキャパシタの内部電極に与える影響を最小化することで、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を防止することができる。
なお、本発明の一実施形態による複合電子部品は、キャパシタがインダクタの側面に配置されることで、部品のＱ特性が低下することを防止することができる。
積層セラミックキャパシタの実装基板
図２０は図１の複合電子部品が印刷回路基板に実装された状態を示した斜視図である。
図２０を参照すると、本実施形態による複合電子部品１００の実装基板８００は、複合電子部品１００が実装される印刷回路基板８１０と、印刷回路基板８１０の上面に形成された３個以上の電極パッド８２１、８２２、８２３と、を含む。
上記電極パッドは、上記複合電子部品の入力端子１５１、出力端子１５２、及びグランド端子１５３とそれぞれ連結される第１〜第３電極パッド８２１、８２２、８２３からなることができる。
このとき、複合電子部品１００の上記入力端子１５１、出力端子１５２、及びグランド端子１５３はそれぞれ第１〜第３電極パッド８２１、８２２、８２３上に接触するように配置された状態で、半田８３０により印刷回路基板８１０と電気的に連結されることができる。
また、上記印刷回路基板に実装される複合電子部品は、本発明の他の実施形態による複合電子部品であることもでき、重複を避けるためにここでは省略する。
下記表１は、本発明の実施例及び比較例による周波数毎のインダクタンス（Ｌｓ）、Ｑ特性、及び自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を示したものである。
下記表１において、実施例は、インダクタの側面にキャパシタを結合した本発明の一実施形態による複合電子部品であり、比較例１は、パワーインダクタを単独で用いた場合であり、比較例２は、インダクタ及びキャパシタを上下に結合した場合である。
Figure 2015079932
上記表１を参照すると、インダクタの側面にキャパシタを結合した本発明の一実施形態による複合電子部品を示す実施例の場合、パワーインダクタを単独で用いた比較例１に比べて、周波数毎のインダクタンス（Ｌｓ）、Ｑ特性、及び自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化の差が大きくないことが分かる。
これに対し、インダクタ及びキャパシタを上下に結合した比較例２の場合、インダクタの側面にキャパシタを結合した複合電子部品を示す実施例及びパワーインダクタを単独で用いた比較例１に比べて、Ｑ特性が低下し、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波領域に移動して、インダクタの使用範囲が制限されることが分かる。
図２１は本発明の実施例及び比較例による自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を示したグラフである。
図２１において、実施例１は、インダクタの側面にキャパシタを結合した本発明の一実施形態による複合電子部品であり、比較例１は、パワーインダクタを単独で用いた場合であり、比較例２は、インダクタ及びキャパシタを上下に結合した場合である。
上記グラフを参照すると、インダクタの側面にキャパシタを結合した実施例１の場合、パワーインダクタを単独で用いた比較例１と自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）がほぼ同一であることが分かる。
これに対し、インダクタ及びキャパシタを上下に結合した比較例２の場合は、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波領域に移動して、インダクタの使用範囲が制限されることが分かる。
図２２は本発明の実施例及び比較例によるＱ特性の変化を示したグラフである。
図２２において、実施例１は、インダクタの側面にキャパシタを結合した本発明の一実施形態による複合電子部品であり、比較例１は、パワーインダクタを単独で用いた場合であり、比較例２は、インダクタ及びキャパシタを上下に結合した場合である。
上記グラフを参照すると、インダクタの側面にキャパシタを結合した実施例１の場合、パワーインダクタを単独で用いた比較例１とＱ特性がほぼ同一であることが分かる。
これに対し、インダクタ及びキャパシタを上下に結合した比較例２の場合は、インダクタの側面にキャパシタを結合した複合電子部品を示す実施例１及びパワーインダクタを単独で用いた比較例１に比べて、Ｑ特性が低下することが分かる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００、７００ 複合電子部品
１１０ キャパシタ
１２０ インダクタ
１３０ 複合体
１１、２１１、３１１、４１１ 誘電体層
２１ 磁性体層
３１、３２、２３１、２３２、２３３、２３４、３３１、３３２、３３３、４３１、４３２、４３３、４３４、４３５、４３６ 内部電極
３３１ａ、３３２ａ、３３３ａ、４３１ａ、４３２ａ、４３３ａ、４３４ａ、４３５ａ、４３６ａ リード
４１ 導電パターン
１２２ 磁性体
１２３ 絶縁基板
１２４ コア
１４０ コイル部
１５１、２５１、３５１、４５１、４５１’ 入力端子
１５２、２５２、３５２、４５２、４５２’ 出力端子
１５３、２５３、３５３、４５３、４５３’ グランド端子
８００ 実装基板
８１０ 印刷回路基板
８２１、８２２、８２３ 第１〜第３電極パッド
８３０ 半田
３００ バッテリー
４００ 第１電源安定化部
５００ 電力管理部
６００ 第２電源安定化部

Claims (20)

  1. 複数の誘電体層、及び前記誘電体層を挟んで対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタと、コイル部を有する磁性体本体からなるインダクタと、が結合された複合体と、
    前記複合体の第１端面に形成され、前記インダクタのコイル部と連結される入力端子と、
    前記複合体の第２端面に形成され、前記インダクタのコイル部と連結される第１出力端子、及び前記複合体の第２端面に形成され、前記キャパシタの第１内部電極と連結される第２出力端子を含む出力端子と、
    前記複合体のうち前記キャパシタの上下面及び第１端面のいずれか一つ以上の面に形成され、前記キャパシタの第２内部電極と連結されるグランド端子と、を含み、
    前記キャパシタは前記インダクタの側面に結合される、複合電子部品。
  2. 前記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、前記導電パターンが前記コイル部を構成する、請求項１に記載の複合電子部品。
  3. 前記インダクタは、前記磁性体本体が絶縁基板、及び前記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜形態である、請求項１に記載の複合電子部品。
  4. 前記磁性体本体は、コア、及び前記コアに巻回された巻線コイルを含む形態である、請求項１に記載の複合電子部品。
  5. 前記インダクタはパワーインダクタである、請求項１に記載の複合電子部品。
  6. 前記キャパシタとインダクタとは、導電性接着剤で連結される、請求項１に記載の複合電子部品。
  7. 複数の誘電体層、及び前記誘電体層を挟んで対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなる第１キャパシタと、複数の誘電体層、及び前記誘電体層を挟んで対向するように配置される第３及び第４内部電極が積層されたセラミック本体からなる第２キャパシタと、コイル部を有する磁性体本体からなるインダクタと、が結合された複合体と、
    前記複合体の第１端面に形成され、前記インダクタのコイル部と連結される第１入力端子、及び前記複合体の第１端面に形成され、前記第１キャパシタの第１内部電極と連結される第２入力端子を含む入力端子と、
    前記複合体の第２端面に形成され、前記インダクタのコイル部と連結される第１出力端子、及び前記複合体の第１端面に形成され、前記第２キャパシタの第３内部電極と連結される第２出力端子を含む出力端子と、
    前記複合体の第２端面に形成され、前記第１キャパシタの第２内部電極と連結される第１グランド端子、及び前記複合体の第２端面に形成され、前記第２キャパシタの第４内部電極と連結される第２グランド端子を含むグランド端子と、を含み、
    前記第１及び第２キャパシタは前記インダクタの両側面にそれぞれ結合される、複合電子部品。
  8. 複数の誘電体層、及び前記誘電体層を挟んで対向するように配置される第１〜第３内部電極が積層されたセラミック本体からなるキャパシタと、コイル部を有する磁性体本体からなるインダクタと、が結合された複合体と、
    前記複合体の第１端面に形成され、前記インダクタのコイル部と連結される第１入力端子、及び前記複合体の第１端面に形成され、前記キャパシタの第１内部電極と連結される第２入力端子を含む入力端子と、
    前記複合体の第２端面に形成され、前記インダクタのコイル部と連結される第１出力端子、及び前記複合体の第２端面に形成され、前記キャパシタの第３内部電極と連結される第２出力端子を含む出力端子と、
    前記複合体のうち前記キャパシタの上下面及び第１側面のいずれか一つ以上の面に形成され、前記キャパシタの第２内部電極と連結されるグランド端子と、を含み、
    前記キャパシタは前記インダクタの側面に結合される、複合電子部品。
  9. 前記第１内部電極は前記複合体の第１端面に露出するリードを有し、前記第２内部電極は前記複合体の第１側面に露出するリードを有し、前記第３内部電極は前記複合体の第２端面に露出するリードを有する、請求項８に記載の複合電子部品。
  10. 前記インダクタとキャパシタとの結合面は、前記第１〜第３内部電極に対して平行である、請求項８に記載の複合電子部品。
  11. 前記インダクタとキャパシタとの結合面は、前記第１〜第３内部電極に対して垂直である、請求項８に記載の複合電子部品。
  12. 複数の誘電体層、及び前記誘電体層を挟んで対向するように配置される第１〜第３内部電極が積層されたセラミック本体からなる第１キャパシタと、複数の誘電体層、及び前記誘電体層を挟んで対向するように配置される第４〜第６内部電極が積層されたセラミック本体からなる第２キャパシタと、コイル部を有する磁性体本体からなる第１インダクタ及び第２インダクタと、が結合された複合体と、
    前記複合体の第１端面に形成され、前記第１インダクタのコイル部と連結される第１入力端子、前記複合体の第１端面に形成され、前記第２インダクタのコイル部と連結される第２入力端子、前記複合体の第１端面に形成され、前記第１キャパシタの第１内部電極と連結される第３入力端子、及び前記複合体の第１端面に形成され、前記第２キャパシタの第４内部電極と連結される第４入力端子を含む入力端子と、
    前記複合体の第２端面に形成され、前記第１インダクタのコイル部と連結される第１出力端子、前記複合体の第２端面に形成され、前記第２インダクタのコイル部と連結される第２出力端子、前記複合体の第２端面に形成され、前記第１キャパシタの第３内部電極と連結される第３出力端子、及び前記複合体の第２端面に形成され、前記第２キャパシタの第６内部電極と連結される第４出力端子を含む出力端子と、
    前記複合体のうち前記第１キャパシタの上下面及び第１側面のいずれか一つ以上の面に形成され、前記第１キャパシタの第２内部電極と連結される第１グランド端子、及び前記複合体のうち前記第２キャパシタの上下面及び第１側面のいずれか一つ以上の面に形成され、前記第２キャパシタの第５内部電極と連結される第２グランド端子を含むグランド端子と、を含み、
    前記第１インダクタと第２インダクタとが隣接しており、前記第１キャパシタは前記第１インダクタの側面に結合され、前記第２キャパシタは前記第２インダクタの側面に結合される、複合電子部品。
  13. 電力管理部により変換された電源の供給を受ける入力端子と、
    前記電源を安定化させ、複数の誘電体層、前記誘電体層を挟んで対向するように配置される第１及び第２内部電極が積層されたセラミック本体からなるキャパシタ、及びコイル部を有する磁性体本体からなるインダクタを含み、前記キャパシタと前記インダクタが隣接した電源安定化部と、
    安定化された前記電源を供給する出力端子と、
    接地のためのグランド端子と、を含む、複合電子部品。
  14. 前記入力端子は、前記複合体の第１端面に形成され、
    前記出力端子は、前記複合体の第２端面に形成され、前記インダクタのコイル部と連結される第１出力端子、及び前記複合体の第２端面に形成され、前記キャパシタの第１内部電極と連結される第２出力端子を含み、
    前記グランド端子は、前記複合体のうち前記キャパシタの上下面及び第１端面のいずれか一つ以上の面に形成され、前記キャパシタの第２内部電極と連結される、請求項１３に記載の複合電子部品。
  15. 前記磁性体本体は、導電パターンが形成された複数の磁性体層が積層された形態であり、前記導電パターンが前記コイル部を構成する、請求項１３に記載の複合電子部品。
  16. 前記インダクタは、前記磁性体本体が絶縁基板、及び前記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜形態である、請求項１３に記載の複合電子部品。
  17. 前記磁性体本体は、コア、及び前記コアに巻回された巻線コイルを含む形態である、請求項１３に記載の複合電子部品。
  18. 前記インダクタはパワーインダクタである、請求項１３に記載の複合電子部品。
  19. 前記キャパシタとインダクタとは、導電性接着剤で連結される、請求項１３に記載の複合電子部品。
  20. 上部に３個以上の電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設けられた請求項１、７、８、１２及び１３のいずれか一項に記載の複合電子部品と、
    前記電極パッドと前記複合電子部品とを連結する半田と、を含む、複合電子部品の実装基板。
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