JP2015056656A - 積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタ実装基板 - Google Patents

Abstract

【課題】積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタの実装基板を提供する。【解決手段】誘電体層１１１及び内部電極１２１，１２２を含むセラミック本体１１０と、内部電極１２１，１２２と連結される電極層１３１ａ，１３１ｂと、電極層１３１ａ，１３１ｂ上に形成され、第１導電体、繊維状の第２導電体及びベース樹脂を含む導電性樹脂層１３２と、を含む積層セラミックキャパシタ１００。【選択図】図２

Description

本発明は、積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタの実装基板に関する。

セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層と、誘電体層を介して対向配置される内部電極と、内部電極に電気的に接続された外部電極と、を含む。

積層セラミックキャパシタは小型で、且つ高容量が保障され、実装が容易であるという長所によりコンピューター、ＰＤＡ、携帯電話などの移動通信装置の部品として広く用いられている。

最近では、電子製品が小型化及び多機能化するに伴ってチップ部品も小型化及び高機能化する傾向であるため、積層セラミックキャパシタもそのサイズが小さくて容量の大きい高容量製品が要求されている。

そのために誘電体層及び内部電極層の厚さを薄くして、多数の誘電体層を積層した積層セラミックキャパシタが製造されており、外部電極も薄層化している。

また、自動車や医療機器のように高信頼性を求める分野の多くの機能が電子化されて需要が増加するにつれ、それに符合するように積層セラミックキャパシタにも高信頼性が求められる。

このような高信頼性において問題となる要素には、工程時に発生するめっき液の浸透、外部衝撃によるクラック発生などがある。

よって、上記問題点を解決するための手段として、外部電極の電極層上に導電性物質を含む樹脂組成物を塗布して、外部衝撃を吸収し、めっき液の浸透を防いで信頼性を向上させている。

しかし、導電性樹脂層を電極層上に適用する場合、等価直列抵抗（ＥＳＲ）が上昇するため、これを改善した積層セラミックキャパシタが求められる。

韓国公開特許第２００５−０１０２７６７号公報

本発明は、衝撃吸収及びめっき液浸透防止特性を保持しながらも等価直列抵抗（ＥＳＲ）の低い積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタの実装基板を提供する。

本発明の一実施形態は、誘電体層及び内部電極を含むセラミック本体と、上記内部電極と連結される電極層と、上記電極層上に形成され、第１導電体、繊維状の第２導電体及びベース樹脂を含む導電性樹脂層と、を含む積層セラミックキャパシタを提供することができる。

上記第１導電体は、球状またはフレーク状であってもよい。

上記第２導電体は、柔軟性を有してもよい。

上記第２導電体の直径をＤ、長さをＬとするとき、Ｌ／Ｄ≧１．０とすることができる。

上記第２導電体の直径をＤとするとき、１ｎｍ≦Ｄ≦１００ｎｍとすることができる。

上記第２導電体は炭素ナノチューブであってもよい。

上記第２導電体は単一壁炭素ナノチューブ（ＳＷＮＴ）であってもよい。

上記第２導電体は多重壁炭素ナノチューブ（ＭＷＮＴ）であってもよい。

上記ベース樹脂は熱硬化性樹脂であってもよい。

上記積層セラミックキャパシタは、上記導電性樹脂層上に形成されためっき層をさらに含んでもよい。

本発明の他の一実施形態は、誘電体層及び内部電極を含むセラミック本体を形成する段階と、上記内部電極と連結されるように電極層を形成する段階と、上記電極層上に第１導電体、繊維状の第２導電体及びベース樹脂を含む導電性ペーストを塗布する段階と、上記導電性ペーストを硬化させて導電性樹脂層を形成する段階と、を含む積層セラミックキャパシタの製造方法を提供することができる。

本発明のさらに他の一実施形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、誘電体層及び内部電極を含むセラミック本体と、上記内部電極と連結される電極層と、上記電極層上に形成され、第１導電体、繊維状の第２導電体及びベース樹脂を含む導電性樹脂層とを含む、積層セラミックキャパシタの実装基板を提供することができる。

本発明によれば、衝撃吸収及びめっき液浸透防止特性を保持しながらも等価直列抵抗の低い積層セラミックキャパシタ、その製造方法及び積層セラミックキャパシタの実装基板を提供することができる。

本発明の一実施形態による積層セラミックキャパシタを示す斜視図である。 図１のＡ−Ａ’線の断面図である。 図２のＰ領域に対する拡大図である。 本発明の一構成である繊維状の導電体を拡大して概略的に示した拡大図である。 本発明の他の実施形態による積層セラミックキャパシタの製造方法を示す製造工程図である。 本発明のさらに他の実施形態による積層セラミックキャパシタの実装基板を示す斜視図である。 図６のＢ−Ｂ’線の断面図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどは、より明確な説明のために誇張されることがある。

積層セラミックキャパシタ
図１は、本発明の一実施形態による積層セラミックキャパシタ１００を示す斜視図であり、図２は、図１のＡ−Ａ’線の断面図であり、図３は、図２のＰ領域の拡大図である。

図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００はセラミック本体１１０と、外部電極１３０ａ、１３０ｂと、を含む。

上記セラミック本体１１０は、キャパシタの容量形成に寄与する部分としてのアクティブ層と、上下マージン部としてアクティブ層の上下部にそれぞれ形成される上部及び下部カバー層と、を含んでもよい。上記アクティブ層は誘電体層１１１と内部電極１２１、１２２を含む。

本発明の一実施形態において、セラミック本体１１０の形状は特に制限されないが、実質的に六面体であってもよい。チップ焼成時のセラミック粉末の焼成収縮、内部電極パターンの有無による厚さの差及びセラミック本体の角部の研磨により、セラミック本体１１０は完全な六面体ではないが、実質的に六面体に近い形状を有することができる。

本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層された積層方向と同じ概念で用いることができる。

上記内部電極１２１、１２２は第１内部電極１２１及び第２内部電極１２２からなり、第１及び第２内部電極は上記誘電体層１１１を介して対向配置されてもよい。第１及び第２内部電極１２１、１２２は異なる極性を有する一対の電極であって、誘電体層１１１上に導電性金属を含む導電性ペーストを所定の厚さに印刷して誘電体層１１１の積層方向に沿ってセラミック本体の両端面を通じて交互に露出するように形成されてもよく、中間に配置された誘電体層１１１により互いに電気的に絶縁されてもよい。

即ち、第１及び第２内部電極１２１、１２２はセラミック本体１１０の両端面を通じて交互に露出する部分により外部電極１３０ａ、１３０ｂと電気的に連結されてもよい。より具体的には、上記外部電極は第１外部電極１３０ａ及び第２外部電極１３０ｂを含み、第１内部電極は第１外部電極１３０ａと連結され、第２内部電極は第２外部電極１３０ｂと、それぞれ電気的に連結することができる。

従って、第１及び第２外部電極１３０ａ、１３０ｂに電圧を印加すると、対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１００の静電容量は、第１及び第２内部電極１２１、１２２が重畳する領域の面積と比例する。

このような第１及び第２内部電極１２１、１２２の厚さは、用途に応じて決定されてもよい。

また、第１及び第２内部電極１２１、１２２に含まれる導電性金属はニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であってもよく、本発明はこれに限定されない。

このとき、誘電体層１１１の厚さは、積層セラミックキャパシタの容量設計に合わせて任意に変更してもよい。

また、誘電体層１１１は高い誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含んでもよいが、本発明はこれに限定されない。

上部及び下部カバー層は、内部電極を含まないことを除き、誘電体層１１１と同じ材質及び構成を有することができる。上部及び下部カバー層は、単一誘電体層または２個以上の誘電体層をアクティブ層の上下面にそれぞれ上下方向に積層して形成されたものであり、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割を担うことができる。

上記第１外部電極１３０ａは第１電極層１３１ａ及び導電性樹脂層１３２を含み、上記第２外部電極１３０ｂは第２電極層１３１ｂ及び導電性樹脂層１３２を含んでもよい。

上記第１及び第２電極層１３１ａ、１３１ｂは、第１及び第２内部電極１２１、１２２と直接連結されて外部電極と内部電極の間の電気的導通を確保する。

上記第１及び第２電極層１３１ａ、１３１ｂは導電性金属を含むことができ、上記導電性金属はニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）またはこれらの合金であってもよいが、本発明はこれに限定されない。

上記第１及び第２電極層１３１ａ、１３１ｂは、導電性金属を含むペーストの焼成により形成される焼成型電極であってもよい。

上記第１及び第２電極層１３１ａ、１３１ｂ上には導電性樹脂層１３２が配置されてもよい。

即ち、セラミック本体の外部面に第１及び第２電極層が配置され、上記第１及び第２電極層の外側に導電性樹脂層１３２が配置されることができる。

本明細書において、外部電極を基準として、セラミック本体１１０が存在する方向を内側、セラミック本体１１０が存在しない方向を外側と定義する。

図３は図２のＰ領域を拡大して示したものであり、図３に示されたように、上記導電性樹脂層１３２は第１導電体３２ａ、第２導電体３２ｂ及びベース樹脂３２ｃを含むことができる。

上記第１導電体３２ａはこれに限定されないが、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金のうち少なくとも一つ以上を含んでもよく、球状またはフレーク状であってもよい。

上記第２導電体３２ｂは導電性を帯び、繊維状であってもよい。

本発明における繊維状とは、細長い形状を総称するもので、紐状を意味することができる。

上記第２導電体は中が充填されているか、中空の柱状であってもよい。また、上記第２導電体は内部に通路が形成された管（ｐｉｐｅ）状であってもよい。

上記柱状は円柱状及び多角柱状の全てを含んでもよく、上記管状は円形管及び多角形管の全てを含んでもよい。

即ち、本発明の繊維状は、上述した柱状及び管状のように細長い形状を総称する用語として用いられてもよい。

図４は、本発明の一構成である繊維状の第２導電体を拡大して概略的に示した拡大図である。

本発明の第２導電体は柔軟性を有することができ、図４は第２導電体を直線になるよう配置した状態の拡大図である。導電性樹脂層内における上記第２導電体は、必ずしも図４に示されたように配置されず、直線または曲線形態に自由に配置されてもよい。

具体的には、上記第２導電体は、炭素ナノチューブを含んでもよく、単壁炭素ナノチューブ及び多重壁炭素ナノチューブのうち少なくとも一つ以上を含むことができる。

上記ベース樹脂３２ｃは熱硬化性樹脂であってもよく、これに限定されないが、エポキシ樹脂を含むことができる。

上記導電性樹脂層は、電極層上に形成されて電極層及びセラミック本体内部へのめっき液浸透を防止し、外部から加わる物理的衝撃を吸収して積層セラミックキャパシタを保護する役割をすることができる。

但し、導電性樹脂層はベース樹脂を含むため、焼成型電極である電極層に比べて電気伝導度が低いという問題がある。

具体的には、導電性樹脂層は、ベース樹脂内に分布された導電体同士の接触またはトンネリング効果によって電流の流れが発生するため、樹脂の含量が増加するほど、等価直列抵抗（ＥＳＲ）が上昇するという問題がある。

導電性樹脂層内に含まれたベース樹脂の含量を下げ、導電体の含量を増加させると、等価直列抵抗（ＥＳＲ）値を若干下げることができるが、外部衝撃の吸収及びめっき液浸透防止機能が低下する恐れがある。

しかし、本発明によると、導電性樹脂層が繊維状の第２導電体を含むため、外部衝撃の吸収及びめっき液浸透防止のための一定水準のベース樹脂を含んでも低い等価直列抵抗値を有することができる。

具体的には、繊維状の第２導電体が第１導電体の間に分布し第１及び第２導電体同士の接触を向上させて電流が流れる経路が増加するため、等価直列抵抗を著しく減少させることができる。

特に、繊維状の第２導電体がナノサイズである場合、バイモーダルシステム理論により粒子の充填率を向上させることができるという長所がある。

また、上記第２導電体が柔軟性を有すると、第１導電体と第２導電体同士の接触をさらに容易にすることができる。

図４を参考すると、本発明の一実施形態によると、上記第２導電体の直径をＤ、長さをＬとするとき、第２導電体の直径Ｄは、１ｎｍ≦Ｄ≦１００ｎｍを満たすことができる。

上記第２導電体の直径Ｄが１ｎｍ未満では、導電性樹脂層の製造時に導電性樹脂ペーストに含まれた第２導電体が分散過程で切れて、導電体としての効果を失うという問題が発生する恐れがあり、１００ｎｍを超えると、粗大な線形固形分の増加によって導電性樹脂ペーストの充填率が低下し、積層セラミックキャパシタの信頼性が低くなる恐れがある。

本発明の一実施形態によると、Ｌ／Ｄ≧１．０であることができる。上記Ｌ／Ｄが１．０未満では、第２導電体による、第１導電体粒子の間に電流の流れ経路を形成する役割が僅かであるため、等価直列抵抗（ＥＳＲ）を改善する効果が僅かである。

さらに、本発明の一実施形態によると、Ｌ／Ｄ≧２であることがより好ましい。

本発明の一実施形態によると、上記第２導電体は炭素ナノチューブであってもよい。

炭素ナノチューブはナノ水準の直径を有する繊維状の伝導体であって、その長さに比べて体積が非常に小さくて、小さい体積比率で添加しても第１導電体粒子の間の電流の流れ経路（伝導性チャネル）を増加させて等価直列抵抗（ＥＳＲ）を減少させることができる。

また、第１導電体と直接接していなくても、第１導電体の間に配置され、電子がトンネリング効果により移動する経路を増加させることができ、等価直列抵抗（ＥＳＲ）を効率的に減少させることができる。

さらに、炭素ナノチューブは柔軟性を有するため、球状及びフレーク状の第１導電体の間に効率的に配置されることができる。

上記導電性樹脂層上にはめっき層（不図示）が形成されてもよい。上記めっき層はニッケルめっき層及びすずめっき層を含んでもよく、導電性樹脂層上にニッケルめっき層が配置され、上記ニッケルめっき層上にすずめっき層が配置されてもよい。

本発明では、導電性樹脂層は球状及びフレーク状のうち少なくとも一つ以上の形状の第１導電体及び繊維状の第２導電体を含み、衝撃吸収及びめっき液浸透防止特性を保持しながらも等価直列抵抗（ＥＳＲ）の低い積層セラミックキャパシタを提供することができる。

積層セラミックキャパシタの製造方法
図５は、本発明の他の一実施形態による積層セラミックキャパシタの製造方法を示す製造工程図である。

図５を参照すると、本実施形態による積層セラミックキャパシタの製造方法は、誘電体層及び内部電極を含むセラミック本体を形成する段階（Ｓ１）と、上記内部電極と連結されるように電極層を形成する段階（Ｓ２）と、上記電極層上に第１導電体、繊維状の第２導電体及びベース樹脂を含む導電性ペーストを塗布する段階（Ｓ３）と、上記導電性ペーストを硬化させて導電性樹脂層を形成する段階（Ｓ４）と、を含んでもよい。

本実施形態の積層セラミックキャパシタの製造方法に関する説明のうち、上述した積層セラミックキャパシタと重なる内容に対する説明は省略する。

本発明の一実施形態による積層セラミックキャパシタの製造方法は、先ず、チタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して複数個のセラミックグリーンシートを用意する。これを用いて誘電体層及びカバー層を形成することができる。

上記セラミックグリーンシートはセラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法により設計された厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。

次に、金属粉末を含む内部電極用導電性ペーストを用意することができる。

上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、内部電極が印刷されたセラミックグリーンシートを複数積層し、積層体の上下面に内部電極が印刷されていないセラミックグリーンシートを複数積層してから焼成してセラミック本体１１０を作製することができる。上記セラミック本体は内部電極１２１、１２２、誘電体層１１１及びカバー層を含み、上記誘電体層は内部電極が印刷されたセラミックグリーンシートを焼成して形成したものであり、上記カバー層は内部電極が印刷されていないセラミックグリーンシートを焼成して形成したものである。

上記内部電極は第１及び第２内部電極１２１、１２２からなってもよい。

上記内部電極と電気的に連結されるように電極層が形成されてもよい。

具体的には、上記第１及び第２内部電極１２１、１２２とそれぞれ電気的に連結されるようにセラミック本体の外部面に第１及び第２電極層１３１ａ、１３１ｂが形成されてもよい。上記第１及び第２電極層は、導電性金属及びガラスを含むペーストの焼成により形成することができる。

上記導電性金属は特に制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群より選択された一つ以上であってもよく、上述したように銅（Ｃｕ）を含むことが好ましい。

上記ガラスは特に制限されないが、一般的な積層セラミックキャパシタの外部電極の製作に用いられるガラスと同じ組成の物質を用いてもよい。

上記第１及び第２電極層の外側に第１導電体、第２導電体及びベース樹脂を含む導電性ペーストを塗布してもよい。上記第１導電性粉末は、球状またはフレーク状であってもよく、これに制限されないが、銅、銀、ニッケル及びこれらの合金のうち少なくとも一つ以上を含むことができる。

上記第２導電体は柔軟性を有することができ、第２導電体の直径をＤ、長さをＬとするとき、Ｌ／Ｄ≧１．０であることができる。

また、上記第２導電体の直径をＤとするとき、１ｎｍ≦Ｄ≦１００ｎｍとすることができる。

上記ベース樹脂は熱硬化性樹脂であるエポキシ樹脂であってもよい。

上記導電性ペーストを熱硬化させて導電性樹脂層を形成してもよい。

さらに、導電性樹脂層上にめっき層を形成してもよい。

積層セラミックキャパシタの実装基板
図６は、本発明の他の一実施形態による積層セラミックキャパシタが実装された基板に関する概略的な斜視図であり、図７は、図６のＢ−Ｂ’線の断面図である。

図６及び図７を参照すると、本実施形態による積層セラミックキャパシタが実装された基板２００は、上部に第１及び第２電極パッド２２１、２２２を有する印刷回路基板２１０と、上記印刷回路基板上に設けられた積層セラミックキャパシタ１００と、を含み、上記積層セラミックキャパシタは、誘電体層及び内部電極を含むセラミック本体１１０と、上記内部電極と連結される電極層と、上記電極層上に形成され、第１導電体、繊維状の第２導電体及びベース樹脂を含む導電性樹脂層と、を含んでもよい。

本実施形態において、印刷回路基板２１０に実装される積層セラミックキャパシタ１００は、上述した積層セラミックキャパシタに関する説明と重なるため、その説明を省略する。

実験例
下記表１には、積層セラミックキャパシタの導電性樹脂層に含まれた第２導電体の直径に対する長さ比（Ｌ／Ｄ）の値の変化による等価直列抵抗（ＥＳＲ）の変化を示す。

上記表１から、Ｌ／Ｄが１未満では、等価直列抵抗が７０Ω以上であるが、Ｌ／Ｄが１以上では、等価直列抵抗が５０Ω未満となり、大幅に減少することが分かる。

また、Ｌ／Ｄが２以上では、等価直列抵抗がさらに大幅に減少する傾向を示す。従って、Ｌ／Ｄが２以上の場合は、２０ｍΩ以下の等価直列抵抗を具現することができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 内部電極
１３０ａ、１３０ｂ 外部電極
２００ 積層セラミックキャパシタの実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け

Claims (12)

1. 誘電体層及び内部電極を含むセラミック本体と、
   前記内部電極と連結される電極層と、
   前記電極層上に形成され、第１導電体、繊維状の第２導電体及びベース樹脂を含む導電性樹脂層と、
   を含む積層セラミックキャパシタ。
2. 前記第１導電体は球状またはフレーク状である、請求項１に記載の積層セラミックキャパシタ。
3. 前記第２導電体は柔軟性を有する、請求項１に記載の積層セラミックキャパシタ。
4. 前記第２導電体の直径をＤ、長さをＬとするとき、Ｌ／Ｄ≧１．０である、請求項１に記載の積層セラミックキャパシタ。
5. 前記第２導電体の直径をＤとするとき、１ｎｍ≦Ｄ≦１００ｎｍである、請求項１に記載の積層セラミックキャパシタ。
6. 前記第２導電体は炭素ナノチューブである、請求項１に記載の積層セラミックキャパシタ。
7. 前記第２導電体は単一壁炭素ナノチューブ（ＳＷＮＴ）である、請求項１に記載の積層セラミックキャパシタ。
8. 前記第２導電体は多重壁炭素ナノチューブ（ＭＷＮＴ）である、請求項１に記載の積層セラミックキャパシタ。
9. 前記ベース樹脂は熱硬化性樹脂である、請求項１に記載の積層セラミックキャパシタ。
10. 前記導電性樹脂層上に形成されためっき層をさらに含む、請求項１に記載の積層セラミックキャパシタ。
11. 誘電体層及び内部電極を含むセラミック本体を形成する段階と、
    前記内部電極と連結されるように電極層を形成する段階と、
    前記電極層上に第１導電体、繊維状の第２導電体及びベース樹脂を含む導電性ペーストを塗布する段階と、
    前記導電性ペーストを硬化させて導電性樹脂層を形成する段階と、
    を含む積層セラミックキャパシタの製造方法。
12. 上部に第１及び第２電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設けられた積層セラミックキャパシタと、を含み、
    前記積層セラミックキャパシタは、誘電体層及び内部電極を含むセラミック本体と、前記内部電極と連結される電極層と、前記電極層上に形成され、第１導電体、繊維状の第２導電体及びベース樹脂を含む導電性樹脂層とを含む、積層セラミックキャパシタの実装基板。

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