JP2015050553A

JP2015050553A - 半導体装置

Info

Publication number: JP2015050553A
Application number: JP2013179755A
Authority: JP
Inventors: 克馬塚本; Katsuma Tsukamoto; 佑典矢野; Yusuke Yano
Original assignee: Sumitomo Wiring Systems Ltd; AutoNetworks Technologies Ltd; Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Wiring Systems Ltd; AutoNetworks Technologies Ltd; Sumitomo Electric Industries Ltd
Priority date: 2013-08-30
Filing date: 2013-08-30
Publication date: 2015-03-16
Anticipated expiration: 2033-08-30
Also published as: US20160301202A1; EP3021485A4; CN105474542A; EP3021485B1; JP6217248B2; CN105474542B; US10038316B2; EP3021485A1; WO2015029833A1

Abstract

【課題】ヒューズを内蔵することなく、半導体素子の焼損防止ができる半導体装置の提供。【解決手段】直流電源及び負荷２間に並列に接続される複数の半導体素子３，４を備え、複数の半導体素子３，４を同時的にオン又はオフにするように構成してある半導体装置。複数の半導体素子３，４及び負荷２の接続節点、並びに固定電位間の電圧値を検出する電圧検出手段９と、複数の半導体素子３，４がオフである場合に、電圧検出手段９が検出した電圧値が所定電圧値より高いか否かを判定する手段１と、判定する手段１が高いと判定したときに複数の半導体素子３，４をオンにする手段１とを備えている。【選択図】図１

Description

本発明は、直流電源及び負荷間に接続される複数の半導体素子を備え、複数の半導体素子を同時的にオン又はオフにするように構成してある半導体装置に関するものである。

従来の半導体装置では、半導体リレーとして使用される半導体素子（例えばＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ））がショート故障した場合は、半導体素子のパッケージ内部に設けられたヒューズ機構で電流を遮断することにより、半導体素子自身の焼損防止、並びに下流側の電線及び負荷の保護を行っている。
また、半導体素子（半導体リレー）は、電流容量を増加させる為に、複数を並列に接続して使用されることが多く、また、ボディダイオード（寄生ダイオード）経由で逆流しないように、逆直列に接続した対で使用されることが多い。

特許文献１には、回路基板上に半導体装置に隣接して形成され、上面に溝が形成された導体のパターンと、パターンの上面かつ前記溝の一側端周縁部を含む領域に低融点金属部材で形成された電極とからなるヒューズ機構と、一端が前記半導体装置の電極に接続され他端が前記ヒューズ機構の電極に接続されたワイヤとを備えたヒューズ付き半導体装置が開示されている。前記パターンに過電流が流れたときに、前記ヒューズ機構の電極が溶けて前記溝に流れ込み、前記ワイヤの他端と切断されて前記半導体装置と前記パターンとが遮断される。

特許第４５９３５１８号公報

上述したような半導体装置では、半導体素子のパッケージ内にヒューズ機構を設けることは、オン抵抗が増加する為、半導体素子の性能が低下する上、部品コストが増加するという問題がある。
本発明は、上述したような事情に鑑みてなされたものであり、ヒューズを内蔵することなく、半導体素子の焼損防止ができる半導体装置を提供することを目的とする。

第１発明に係る半導体装置は、直流電源及び負荷間に並列に接続される複数の半導体素子を備え、該複数の半導体素子を同時的にオン又はオフにするように構成してある半導体装置において、前記複数の半導体素子及び負荷の接続節点、並びに固定電位間の電圧値を検出する電圧検出手段と、前記複数の半導体素子がオフである場合に、前記電圧検出手段が検出した電圧値が所定電圧値より高いか否かを判定する手段と、該手段が高いと判定したときに前記複数の半導体素子をオンにする手段とを備えることを特徴とする。

この半導体装置では、複数の半導体素子が、直流電源及び負荷間に並列に接続され、複数の半導体素子を同時的にオン又はオフにするように構成してある。電圧検出手段が、複数の半導体素子及び負荷の接続節点、並びに固定電位間の電圧値を検出する。複数の半導体素子がオフである場合に、電圧検出手段が検出した電圧値が所定電圧値より高いか否かを判定し、高いと判定したときに複数の半導体素子をオンにする。

第２発明に係る半導体装置は、直流電源及び負荷間に逆直列に接続される２つの半導体素子を備え、該２つの半導体素子を同時的にオン又はオフにするように構成してある半導体装置において、前記２つの半導体素子の接続節点及び固定電位間の電圧値を検出する電圧検出手段と、前記２つの半導体素子がオフである場合に、前記電圧検出手段が検出した電圧値の所定電圧値との高低を判定する手段と、該手段が所定電圧値より高いと判定したときに、前記２つの半導体素子をオンにする手段とを備えることを特徴とする。

この半導体装置では、２つの半導体素子が、直流電源及び負荷間に逆直列に接続され、２つの半導体素子を同時的にオン又はオフにするように構成してある。電圧検出手段が、２つの半導体素子の接続節点及び固定電位間の電圧値を検出する。２つの半導体素子がオフである場合に、電圧検出手段が検出した電圧値の所定電圧値との高低を判定し、所定電圧値より高いと判定したときに、２つの半導体素子をオンにする。

第３発明に係る半導体装置は、直流電源及び負荷間に逆直列に接続される２つの半導体素子を備え、該２つの半導体素子を同時的にオン又はオフにするように構成してある半導体装置において、前記２つの半導体素子の接続節点及び固定電位間の電圧値を検出する電圧検出手段と、前記２つの半導体素子がオフである場合に、前記電圧検出手段が検出した電圧値の所定電圧値との高低を判定する手段と、該手段が所定電圧値より低いと判定したときに、前記２つの半導体素子をオンにする手段とを備えることを特徴とする。

この半導体装置では、２つの半導体素子が、直流電源及び負荷間に逆直列に接続され、２つの半導体素子を同時的にオン又はオフにするように構成してある。電圧検出手段が、２つの半導体素子の接続節点及び固定電位間の電圧値を検出する。２つの半導体素子がオフである場合に、電圧検出手段が検出した電圧値の所定電圧値との高低を判定し、所定電圧値より低いと判定したときに、２つの半導体素子をオンにする。

本発明に係る半導体装置によれば、ヒューズを内蔵することなく、半導体素子の焼損防止ができる半導体装置を実現することができる。

本発明に係る半導体装置の実施の形態の要部構成を示す回路図である。図１に示す半導体装置の動作の例を説明する為の説明図である。本発明に係る半導体装置の実施の形態の要部構成を示す回路図である。図３に示す半導体装置の動作の例を説明する為の説明図である。本発明に係る半導体装置の実施の形態の要部構成を示す回路図である。図５に示す半導体装置の動作の例を説明する為の説明図である。

以下に、本発明をその実施の形態を示す図面に基づき説明する。
（実施の形態１）
図１は、本発明に係る半導体装置の実施の形態１の要部構成を示す回路図である。
この半導体装置は、直流電源及び負荷２間に、Ｎチャネル型ＭＯＳＦＥＴ（半導体素子）３，４が並列に接続されている。ＦＥＴ３，４の各ドレインが直流電源に、各ソースが負荷２の一方の端子にそれぞれ接続され、負荷２の他方の端子は接地されている（固定電位に接続されている）。

ＦＥＴ３，４の各ソース（負荷２の一方の端子）の電圧値が、制御部１が内蔵する電圧検出手段９により検出される。ＦＥＴ３，４は、それぞれ逆並列に形成されたボディダイオード（寄生ダイオード）を有している。
制御部１は、マイクロコンピュータを備えており、ＦＥＴ３，４の各ゲートに接続され、ＦＥＴ３，４を同時的にオン又はオフに作動させる。

このような構成の半導体装置では、制御部１は、負荷２を駆動させる指示信号を受けたときは、ＦＥＴ３，４を同時的にオンにし、負荷２を停止させる指示信号を受けたときは、ＦＥＴ３，４を同時的にオフにする。
ＦＥＴ３，４がオフである場合、ＦＥＴ３，４が正常であれば、電圧検出手段９が検出する電圧値は０である。

ここで、例えば、図１に示すように、ＦＥＴ３，４がオフである場合に、ＦＥＴ３がショート故障したとき、ＦＥＴ３は、オン抵抗が通常より大きい状態で半導通になり、電圧検出手段９が検出する電圧値は上昇する。
制御部（判定する手段、オンにする手段）１は、電圧検出手段９が検出した電圧値が所定電圧値より高いか否かを判定しており、所定電圧値より高いと判定したときは、ＦＥＴ３，４をオンにする。

これにより、図２に示すように、ＦＥＴ４にも電流が流れて、ショート故障したＦＥＴ３に流れる電流が減少し、ＦＥＴ３での発熱量を低減でき、焼損を防止できるので、フェールセーフが実現する。
また、負荷２は、ＦＥＴ３の半導通により、中途半端に駆動する状態になっているので、ＦＥＴ３，４をオンにしても、負荷２への新たな負担は小さい。

尚、上述した実施の形態１では、半導体素子を２つ並列に接続してある例を説明しているが、半導体素子を３つ以上並列に接続してある場合でも、同様に作動させることが可能である。
また、上述した実施の形態１では、半導体素子としてＮチャネル型ＭＯＳＦＥＴ３，４を使用しているが、Ｐチャネル型ＭＯＳＦＥＴを使用した場合でも、同様に作動させることが可能である。

（実施の形態２）
図３は、本発明に係る半導体装置の実施の形態２の要部構成を示す回路図である。
この半導体装置は、直流電源及び負荷２間に、Ｎチャネル型ＭＯＳＦＥＴ（半導体素子）５，６が逆直列に接続されている。ＦＥＴ５のドレインが直流電源に接続され、ＦＥＴ５，６の各ソースが共通接続され、ＦＥＴ６のドレインが負荷２の一方の端子に接続され、負荷２の他方の端子は接地されている（固定電位に接続されている）。

ＦＥＴ５，６の各ソース及び接地端子間に抵抗Ｒが接続され、抵抗Ｒの両端電圧値が、制御部１が内蔵する電圧検出手段９により検出される。ＦＥＴ５，６は、それぞれ逆並列に形成されたボディダイオード（寄生ダイオード）を有している。
制御部１は、マイクロコンピュータを備えており、ＦＥＴ５，６の各ゲートに接続され、ＦＥＴ５，６を同時的にオン又はオフに作動させる。
尚、負荷２は、バッテリ等のサブ電源であっても良く、この場合、ＦＥＴ５のドレインから他の負荷へ分岐させ、ＦＥＴ５，６は、サブ電源の充電時及び放電時はオンになって、電源及びサブ電源の切替えを行う。

このような構成の半導体装置では、制御部１は、負荷２を駆動させる指示信号を受けたときは、ＦＥＴ５，６を同時的にオンにし、負荷２を停止させる指示信号を受けたときは、ＦＥＴ５，６を同時的にオフにする。
ＦＥＴ５，６がオフである場合、ＦＥＴ５，６が正常であれば、電圧検出手段９が検出する電圧値は０である。

ここで、例えば、図３に示すように、ＦＥＴ５，６がオフである場合に、ＦＥＴ５がショート故障したとき、ＦＥＴ５は、オン抵抗が通常より大きい状態で半導通になり、ＦＥＴ６のボディダイオード及び抵抗Ｒを通じて電流が流れて、電圧検出手段９が検出する電圧値は上昇する。但し、抵抗Ｒは、大きくしてあるので、電流が殆ど流れない。
制御部（判定する手段、オンにする手段）１は、電圧検出手段９が検出した電圧値が所定電圧値より高いか否かを判定しており、所定電圧値より高いと判定したときは、ＦＥＴ５，６をオンにする。

これにより、図４に示すように、ＦＥＴ６にも電流が流れて、ＦＥＴ６のボディダイオードに流れる電流が減少し、ＦＥＴ６での発熱量を低減でき、焼損を防止できるので、フェールセーフが実現する。
尚、逆直列に接続したＦＥＴ５，６の対を複数並列に接続した場合は、ＦＥＴ５，６をオンにすることにより、ショート故障したＦＥＴ５に流れる電流も減少し、ＦＥＴ５での発熱量も低減できる。
また、負荷２は、ＦＥＴ５の半導通、及びＦＥＴ６のボディダイオードの導通により、中途半端に駆動する状態になっているので、ＦＥＴ５，６をオンにしても、負荷２への新たな負担は小さい。

（実施の形態３）
図５は、本発明に係る半導体装置の実施の形態３の要部構成を示す回路図である。
この半導体装置は、直流電源及び負荷２間に、Ｎチャネル型ＭＯＳＦＥＴ（半導体素子）７，８が逆直列に接続されている。ＦＥＴ７のソースが直流電源に接続され、ＦＥＴ７，８の各ドレインが共通接続され、ＦＥＴ８のソースが負荷２の一方の端子に接続され、負荷２の他方の端子は接地されている（固定電位に接続されている）。

ＦＥＴ７，８の各ドレイン及び接地端子間に抵抗Ｒが接続され、抵抗Ｒの両端電圧値が、制御部１が内蔵する電圧検出手段９により検出される。ＦＥＴ７，８は、それぞれ逆並列に形成されたボディダイオード（寄生ダイオード）を有している。
制御部１は、マイクロコンピュータを備えており、ＦＥＴ７，８の各ゲートに接続され、ＦＥＴ７，８を同時的にオン又はオフに作動させる。
尚、負荷２は、バッテリ等のサブ電源であっても良く、この場合、ＦＥＴ７のソースから他の負荷へ分岐させ、ＦＥＴ７，８は、サブ電源の充電時及び放電時はオンになって、電源及びサブ電源の切替えを行う。

このような構成の半導体装置では、制御部１は、負荷２を駆動させる指示信号を受けたときは、ＦＥＴ７，８を同時的にオンにし、負荷２を停止させる指示信号を受けたときは、ＦＥＴ７，８を同時的にオフにする。
ＦＥＴ７，８がオフである場合、ＦＥＴ７，８が正常であれば、ＦＥＴ７のボディダイオードが導通しているので、電圧検出手段９が検出する電圧値は略電源の電圧値である。但し、抵抗Ｒは、大きくしてあるので、電流が殆ど流れない。

ここで、例えば、図５に示すように、ＦＥＴ７，８がオフである場合に、ＦＥＴ８がショート故障したとき、ＦＥＴ８は、オン抵抗が通常より大きい状態で半導通になり、ＦＥＴ７のボディダイオードを通じて負荷２に電流が流れて、電圧検出手段９が検出する電圧値は降下する。但し、抵抗Ｒは、上述したように、電流が殆ど流れない。
制御部（判定する手段、オンにする手段）１は、電圧検出手段９が検出した電圧値が所定電圧値より低いか否かを判定しており、所定電圧値より低いと判定したときは、ＦＥＴ７，８をオンにする。

これにより、図６に示すように、ＦＥＴ７にも電流が流れて、ＦＥＴ７のボディダイオードに流れる電流が減少し、ＦＥＴ７での発熱量を低減でき、焼損を防止できるので、フェールセーフが実現する。
尚、逆直列に接続したＦＥＴ７，８の対を複数並列に接続した場合は、ＦＥＴ７，８をオンにすることにより、ショート故障したＦＥＴ８に流れる電流も減少し、ＦＥＴ８での発熱量も低減できる。
また、負荷２は、ＦＥＴ８の半導通、及びＦＥＴ７のボディダイオードの導通により、中途半端に駆動する状態になっているので、ＦＥＴ７，８をオンにしても、負荷２への新たな負担は小さい。

尚、上述した実施の形態２，３では、２つの半導体素子を逆直列に接続した１対の例を説明しているが、２つの半導体素子を逆直列に接続した対を２つ以上並列に接続してある場合でも、同様に作動させることが可能である。
また、上述した実施の形態２，３では、半導体素子としてＮチャネル型ＭＯＳＦＥＴを使用しているが、Ｐチャネル型ＭＯＳＦＥＴを使用した場合でも、同様に作動させることが可能である。

１制御部（判定する手段、オンにする手段）
２負荷
３，４，５，６，７，８ＦＥＴ（半導体素子）
９電圧検出手段
Ｒ抵抗

Claims

直流電源及び負荷間に並列に接続される複数の半導体素子を備え、該複数の半導体素子を同時的にオン又はオフにするように構成してある半導体装置において、
前記複数の半導体素子及び負荷の接続節点、並びに固定電位間の電圧値を検出する電圧検出手段と、前記複数の半導体素子がオフである場合に、前記電圧検出手段が検出した電圧値が所定電圧値より高いか否かを判定する手段と、該手段が高いと判定したときに前記複数の半導体素子をオンにする手段とを備えることを特徴とする半導体装置。
直流電源及び負荷間に逆直列に接続される２つの半導体素子を備え、該２つの半導体素子を同時的にオン又はオフにするように構成してある半導体装置において、
前記２つの半導体素子の接続節点及び固定電位間の電圧値を検出する電圧検出手段と、前記２つの半導体素子がオフである場合に、前記電圧検出手段が検出した電圧値の所定電圧値との高低を判定する手段と、該手段が所定電圧値より高いと判定したときに、前記２つの半導体素子をオンにする手段とを備えることを特徴とする半導体装置。
直流電源及び負荷間に逆直列に接続される２つの半導体素子を備え、該２つの半導体素子を同時的にオン又はオフにするように構成してある半導体装置において、
前記２つの半導体素子の接続節点及び固定電位間の電圧値を検出する電圧検出手段と、前記２つの半導体素子がオフである場合に、前記電圧検出手段が検出した電圧値の所定電圧値との高低を判定する手段と、該手段が所定電圧値より低いと判定したときに、前記２つの半導体素子をオンにする手段とを備えることを特徴とする半導体装置。