JP2015038962A5 - - Google Patents
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Description
本技術の配線基板は、上記の製造方法により生成されるようにすることができる。
前記第１および第２のガラス配線基板を接着する樹脂を塗布および圧着する際、凸形状または凹形状からなる塗布領域の広がりを制限するための構造が前記第１または第２のガラス配線基板上に形成されているようにすることができる。
能動素子チップを搭載する前記第２のガラス配線基板の基材の熱膨張係数と、前記能動素子チップの材料の熱膨張係数との差が10ppm/℃以内とすることができる。
前記第１のガラス配線基板に搭載される部品は、半導体装置、受動素子、システム構成に必要な全ての表面実装可能な部品であり、かつ表面実装不可能な部品搭載のための接続部を設けるようにすることができる。
化学強化ガラスからなる外層面をさらに含ませるようにすることができる。
本技術の第１の側面によれば、配線基板を構成するに当たり、ガラス基板に貫通電極（TGV）を形成しても、工程において生じる金属汚染に基づいた能動素子の特性変動の影響を低減し、能動素子を、より安定的に動作させることが可能となる。
＜１．第１の実施の形態＞
＜特性変動を抑制した貫通電極の形成＞
＜Via-Firstプロセス＞
まず、図１を参照して、一般的なVia-Firstプロセスによる貫通電極付ガラス基板の作成方法の詳細について説明する。尚、図１においては、工程に対応したガラス基板Ｇの状態ａ乃至ｅが示されており、それぞれガラス基板Ｇの側面断面であり、図１中の上方の面がガラス基板Ｇの表面であり、図中の下方の面がガラス基板Ｇの裏面である。
＜特性変動を抑制した貫通電極の形成＞
＜Via-Firstプロセス＞
まず、図１を参照して、一般的なVia-Firstプロセスによる貫通電極付ガラス基板の作成方法の詳細について説明する。尚、図１においては、工程に対応したガラス基板Ｇの状態ａ乃至ｅが示されており、それぞれガラス基板Ｇの側面断面であり、図１中の上方の面がガラス基板Ｇの表面であり、図中の下方の面がガラス基板Ｇの裏面である。
ステップＳ１４において、図３の上から３段目の状態ｃで示されるように、ガラス基板Ｇの表面側に、配線および画素電極Ｅ１、TFTＥ２、並びに、保護膜Ｌ１２が形成されて、アレイ基板が生成される。より詳細には、標準的なTFT層、配線層、および画素電極の形成プロセスの場合、まず金属膜が蒸着されて、エッチングによってゲート電極と蓄積コンデンサ用電極が形成される。次に、CVDによって絶縁膜(SiO2,SiNx)が全面に形成され、CVDによってゲートとなるアモルファスシリコン(a-Si)層が連続して堆積されることにより、50nm厚程度まで形成される。続いてエッチングによってチャネル保護膜(SiNx)が形成され、さらに電極との接続性向上とリーク電流の低減のために、燐ドープの半導体層(n+a-Si)が形成された後、３層金属膜(Mo-Al-Mo)が蒸着されて、エッチングによってドレイン層とソース層とが形成される。さらに続いてCVDによって保護膜(SiNx)Ｌ１２が全面に形成されて、エッチングによってコンタクト孔が形成される。最後にスパッタリングによって酸化インジウムチタン(ITiO)膜が全面に蒸着されて、エッチングによって不要な部分が除去されることにより、サブ画素電極が形成される。
極薄の電子機器を実現するには、いわゆるマザーボード上の部品高さが律速要因の一つとなるが、これを解決する手段の一つとして「部品内蔵基板」の活用が挙げられる。部品内蔵基板とは、従来、表面に実装していた能動部品や受動部品を基板の内部に埋め込んだ基板であり、元来は、基板面積の縮小効果に主眼が置かれており、小型化が重要なモバイル機器におけるモジュール基板などで用いられてきた。この技術をシステム基板全体に適用できるようになると、厚みのある部品を基板内に埋め込むことで、最終的な部品実装後のマザーボード全体の厚みを抑えることができ、結果として極薄筐体の実現が期待される。
さらに、部品内蔵基板を含む有機樹脂配線基板は、一般的に配線やビアホールの微細化に限界があり、微細な配線パターンを持つICチップを実装する場合、中継基板となるインタポーザ等を介したパッケージの形で搭載されることが一般的であり、比較的大型の能動素子（IC）については、省面積、低背を実現するフリップチップ方式のベアチップ実装などでも搭載に限界があった。すなわち、最近では、I/O（Input/Output）数の少ない小規模のICチップに関しては、IC側の配線接続パッドのピッチを緩めて直接配線基板へベアチップ実装する例もあるが、ガラスエポキシや銅をコアとした上述の部品内蔵基板では、配線ピッチのミスマッチだけでなく、熱膨張係数のミスマッチの面からも、搭載できるICチップのサイズには限界がある。
図５の下部で示されるように、部品実装基板１１１、配線基板１１２、およびカバーガラス１１３のそれぞれには、１層以上の配線層からなる多層配線１７２が構成されている。キャビティ１５２内に埋め込むIC等の低背部品は、基板同士を貼り合せる前に部品実装基板１１１上に実装しておくため、熱負荷の影響を考慮する必要はなく、半田同士の接合、Au（金）スタッドバンプを用いたAu-Sn（金-スズ）接合、ACF/ACP（Anisotropic Conductive Film/Paste）、NCF/NCP（Non Conductive Film/Paste）などの一般的な実装方法を利用するようにしても良い。また、基板同士の接着の際、基板間の電気的導通を取る接続箇所については、熱に弱い部品が既に実装されている場合、熱負荷の低い接合方法、例えばUV硬化樹脂（UV硬化型異方導電性接着剤）などを接着剤として利用するようにしても良い。また、熱に弱い部品を後から実装する場合、上述した熱負荷の高い他の接合方法を用いるようにしてもよい。尚、配線基板１１２は、上述したように、IC等の半導体装置、受動素子、およびシステム構成に必要な全ての表面実装可能な部品に加え、表面実装不可能な部品を接続するための接続部（不図示）も備えている。
例えば、図１０のCase11の上部で示されるように、配線基板１１２にマイクロ流路２８１を形成させるようにしてもよい。すなわち、図１０のCase11の下部で示されるように、感光性ガラスの露光の際、マイクロ流路２８１のパターンもマスクに含めておき、貫通孔１５１、およびキャビティ１５２を形成するエッチングの際に、同時にマイクロ流路２８１の溝も加工させるようにする。このようにマイクロ流路２８１が形成された配線基板１１２とカバーガラス１１３との貼り合せの際、図１０のCase11の上部で示されるように、高耐湿性の樹脂からなる接着剤（UV硬化樹脂）１７１を用いるようにすることで流路が封止され、最終的なマイクロ流路２８１が形成される。
また、図１０のCase12の上部で示されるように、部品実装基板１１１側に予めマイクロ流路２８１を形成するようにしてもよい。例えば、図１０のCase12の下部で示されるように、部品実装基板１１１を基板１１１ａ，１１１ｂの２枚構成とし、基板１１１ａにマイクロ流路２８１の溝を形成しておき、図１０のCase12の上部で示されるように、基板１１１ａとガラスからなる基板１１１ｂとの貼り合せによってマイクロ流路２８１を形成するようにする。
また、図１１のCase22においては、IC１３２を覆う配線基板１１２のキャビティ１５２内壁に形成した金属膜２９１と、部品実装基板１１１の下層の多層配線１７２ｃによって金属シールド構造が実現される。このキャビティ１５２内の金属膜２９１は、図７を参照して説明した部品内蔵ガラス基板製造処理において、図７の配線基板１１２ｂの貫通電極用のビア２０１の開口時点で同時にキャビティ１５２を形成し、貫通電極への金属膜充填と同時にキャビティ１５２内へも金属膜２９１を形成させるようにしてもよい。また、このキャビティ１５２の段差が以降の配線形成工程の障害となる場合には、図６のフローチャートを参照して説明した全ての工程が完了した後、キャビティ１５２以外の領域をレジスト等で覆い、無電解メッキ等によって形成するようにしてもよい。
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