KR20230099764A - 표시 장치 및 이의 제조 방법 - Google Patents

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엄태종
이광근
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Abstract

일 실시예에 따른 표시 장치는 제1 면 및 상기 제1 면의 반대면인 제2 면을 포함하는 베이스층; 상기 제2 면 상에 위치하는 제1 절연층; 상기 제2 면과 상기 제1 절연층 사이에 위치하는 평탄화층; 상기 제1 절연층 상에 위치하는 배면 배선; 상기 배면 배선 상에 위치하는 배면 패드 전극; 및 상기 배면 패드 전극의 상면 중 적어도 일부분을 노출하도록 상기 배면 패드 전극을 덮는 제2 절연층을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은 베이스층에 배치되는 배면 배선 등의 불량을 방지하는 표시 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 제1 면 및 상기 제1 면의 반대면인 제2 면을 포함하는 베이스층; 상기 제2 면 상에 위치하는 제1 절연층; 상기 제2 면과 상기 제1 절연층 사이에 위치하는 평탄화층; 상기 제1 절연층 상에 위치하는 배면 배선; 상기 배면 배선 상에 위치하는 배면 패드 전극; 및 상기 배면 패드 전극의 상면 중 적어도 일부분을 노출하도록 상기 배면 패드 전극을 덮는 제2 절연층을 포함한다.
상기 평탄화층은 유기 물질을 포함할 수 있다.
상기 제1 절연층은 투명한 무기 절연 물질을 포함할 수 있다.
상기 베이스층은 경성 기판일 수 있다.
상기 배면 배선은 상기 제2 면 상에서 제1 방향으로 연장될 수 있다.
상기 배면 패드 전극은 상기 배면 배선과 적어도 일부분 중첩하도록 상기 배면 배선을 덮을 수 있다.
상기 배면 패드 전극은 투명 도전성 산화물을 포함할 수 있다.
상기 제1 면 상에 위치하는 화소 회로층; 및 상기 화소 회로층 상에 위치하는 표시 소자층을 더 포함할 수 있다.
상기 화소 회로층은 상기 제1 면 상에 위치하는 제1 트랜지스터를 포함할 수 있다.
상기 표시 소자층은 발광 소자를 포함하고, 상기 발광 소자는, 제1 반도체층; 상기 제1 반도체층과 상이한 제2 반도체층; 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 위치하는 활성층을 포함할 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 제1 면 및 상기 제1 면의 반대면인 제2 면을 포함하는 베이스층을 준비하는 단계; 상기 제1 면 상에 화소 회로층 및 표시 소자층을 형성하는 단계; 상기 제2 면 상에 평탄화층을 형성하는 단계; 상기 평탄화층 상에 제1 절연층을 형성하는 단계; 및 상기 제1 절연층 상에 배면 배선 및 배면 패드 전극을 형성하는 단계를 포함한다.
유기 물질로 상기 평탄화층을 형성할 수 있다.
투명한 무기 절연 물질로 상기 제1 절연층을 형성할 수 있다.
경성 기판인 상기 베이스층을 준비할 수 있다.
투명 도전성 산화물로 상기 배면 패드 전극을 형성할 수 있다.
상기 배면 패드 전극 상에 제2 절연층을 형성하는 단계를 더 포함할 수 있다.
상기 제2 면 상에 제1 방향으로 연장되도록 상기 배면 배선을 형성할 수 있다.
상기 배면 배선과 적어도 일부분 중첩하여 상기 배면 배선을 덮도록 상기 배면 패드 전극을 형성할 수 있다.
상기 화소 회로층을 형성하는 단계는, 상기 제1 면 상에 제1 트랜지스터를 형성하는 단계를 포함할 수 있다.
상기 표시 소자층을 형성하는 단계는, 상기 화소 회로층 상에 발광 소자를 배치하는 단계를 포함할 수 있다.
일 실시예에 따르면, 베이스층의 일 면 상에 평탄화층을 형성하고, 배면 배선, 배면 패드 전극 등을 형성할 수 있으므로, 배면 배선 등의 불량을 방지할 수 있고, 표시 장치의 구조적인 안정성을 확보할 수 있다.
일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 도시한 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 패널의 개략적인 평면도이다.
도 3은 일 실시예에 따른 표시 패널에서 화소 및 화소 회로 배치를 개략적으로 도시한 평면도이다.
도 4는 도 3의 표시 패널을 포함한 표시 장치를 도시한 평면도이다.
도 5는 일 실시예에 따른 한 표시 장치를 개략적으로 도시한 단면도이다.
도 6은 일 실시예에 따른 표시 장치에서 베이스층의 일 면을 도시한 도면이다.
도 7은 도 6의 VI-VI'선을 따라 자른 단면도이다.
도 8 내지 도 11은 도 7의 표시 장치를 제조하기 위한 제조 방법을 순서대로 도시한 도면들이다.
도 12는 일 실시예에 따른 표시 장치에 포함되는 발광 소자를 도시한 사시도이다.
도 13은 일 실시예에 따른 표시 장치에 포함되는 발광 소자를 도시한 단면도이다.
도 14는 도 12 및 도 13의 발광 소자를 포함하는 표시 장치의 한 화소를 개략적으로 도시한 단면도이다.
도 15는 일 실시예에 따른 표시 장치에 포함되는 발광 소자의 다른 실시예를 도시한 단면도이다.
도 16은 일 실시예에 따른 표시 장치의 한 화소를 개략적으로 도시한 단면도이다.
도 17은 일 실시예에 따른 표시 장치의 비표시 영역의 일부분을 개략적으로 도시한 단면도이다.
도 18은 일 실시예에 따른 표시 장치의 표시 영역 및 비표시 영역을 개략적으로 도시한 단면도이다.
도 19는 일 실시예에 따른 표시 장치의 단면도이다.
도 20은 일 실시예에 따른 표시 장치의 구성을 간략히 도시한 블록도이다.
도 21은 일 실시예에 따른 표시 장치의 한 화소 회로를 간략히 도시한 도면이다.
도 22는 일 실시예에 따른 표시 장치의 한 화소 회로를 도시한 회로도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, 두 구성들 간의 “연결”이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1은 일 실시예에 따른 표시 장치를 도시한 개략적인 평면도이고, 도 2는 일 실시예에 따른 표시 패널의 개략적인 평면도이며, 도 3은 일 실시예에 따른 표시 패널에서 화소 및 화소 회로 배치를 개략적으로 도시한 평면도이고, 도 4는 도 3의 표시 패널을 포함한 표시 장치를 도시한 평면도이다. 일 실시예에 따른 복수의 표시 장치는 복수의 표시 패널을 포함하는 멀티 스크린 표시 장치(TDD)(타일드 디스플레이(Tiled display)라고도 함)일 수 있다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 멀티 스크린 표시 장치(TDD)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열된 복수의 표시 패널(DP1, DP2, DP3, DP4)을 포함할 수 있다.
복수의 표시 패널(DP1, DP2, DP3, DP4)은 개별 영상을 표시하거나, 하나의 영상을 분할하여 표시할 수 있다. 복수의 표시 패널(DP1, DP2, DP3, DP4)은 서로 동일한 종류, 구조, 크기, 또는 방식의 표시 패널들을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다.
복수의 표시 패널(DP1, DP2, DP3, DP4)은 하나의 멀티 스크린 표시 장치(TDD)를 구성할 수 있도록, 복수의 표시 패널(DP1, DP2, DP3, DP4) 하부에 위치할 수 있는 하우징(미도시)에 의해 물리적으로 결합될 수 있다.
복수의 표시 패널(DP1, DP2, DP3, DP4)은 다양한 형상으로 구현될 수 있다. 도 1에서는 복수의 표시 패널(DP1, DP2, DP3, DP4)이 직사각형의 판 형상을 가지는 것으로 도시되었으나, 본 발명은 이에 한정되지 않고, 복수의 표시 패널(DP1, DP2, DP3, DP4)은 각각 원형 또는 타원형 등의 형상을 가질 수도 있다.
일 실시예에 따른 한 표시 패널(DP)은 베이스층(BSL) 상에 구현된 영상을 표시하는 표시 영역(DA) 및 영상을 표시하지 않는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸는 베젤(Bezel) 영역일 수 있다.
표시 영역(DA)은 표시 패널(DP)의 일면에 위치할 수 있다. 일 예로, 표시 영역(DA)은 표시 패널(DP)의 전면에 위치할 수 있고, 이 외에도 표시 패널(DP)의 측면, 배면에 추가적으로 위치할 수 있다.
표시 영역(DA)은 복수의 화소(PXL)를 포함할 수 있다. 복수의 화소(PXL)는 하나의 화소 유닛(PXU)을 구성할 수 있다. 도 2에서는 3개의 화소(PXL)를 포함하는 하나의 화소 유닛(PXU)이 도시되었으나, 실질적으로 화소 유닛(PXU)은 표시 영역(DA) 전면에 걸쳐 분산되어 배치될 수 있다. 일 예로, 화소(PXL)들은 매트릭스, 스트라이프 등의 배열 구조로 표시 영역(DA)에 배치될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 영역(DA)의 주변에 위치한다. 비표시 영역(NDA)은 표시 영역(DA)의 화소(PXL)들에 연결되는 배선들, 패드들, 구동 회로 등을 선택적으로 포함할 수 있다.
복수의 표시 패널(DP1, DP2, DP3, DP4)에서, 복수의 표시 패널(DP1, DP2, DP3, DP4) 사이의 경계 영역에 위치한 비표시 영역(NDA)으로 인해 멀티 스크린 표시 장치(TDD)의 화면에 표시되는 영상이 일부 단절될 수 있으나, 일 실시예에 따른 표시 장치는 비표시 영역(NDA)을 최소화하여 사용자가 영상을 볼 때, 비표시 영역(NDA)이 시인되지 않을 수 있다. 예를 들어, 복수의 표시 패널(DP1, DP2, DP3, DP4) 중 인접한 2개의 표시 패널들 사이의 비표시 영역(NDA)의 간격(예를 들어, 제1 방향(DR1)에 따른 간격 및/또는 제2 방향(DR2)에 따른 간격)은 인접한 2개의 표시 패널들 각각에 포함되는 최외곽 화소 유닛들 간의 거리(또는, 간격)에 대응할 수 있다. 여기서, 본 발명의 실시예에 따르면, 인접한 2개의 표시 패널들 각각에 포함되는 최외곽 화소 유닛들 간의 거리(또는, 간격)는 하나의 표시 패널에 포함되는 화소 유닛들 간의 거리(또는, 간격)와 실질적으로 동일할 수 있다. 이 경우, 멀티 스크린 표시 장치(TDD)가 복수의 표시 패널(DP1, DP2, DP3, DP4)을 포함하더라도, 복수의 표시 패널(DP1, DP2, DP3, DP4) 사이의 경계 영역(즉, 비표시 영역(NDA))이 사용자에게 시인되지 않을 수 있다. 복수의 표시 패널(DP1, DP2, DP3, DP4) 사이의 경계 영역에 위치한 비표시 영역(NDA)은 심(Seam) 영역, 조립 이음새 영역 또는 데드 스페이스(Dead space) 영역이라 지칭할 수 있다.
도 3 및 도 4를 참조하면, 일 실시예에 따른 한 표시 패널(DP)의 표시 영역(DA)은 복수의 화소 유닛(PXU), 복수의 화소 회로(PXC), 적어도 하나의 게이트 구동 회로(GDR), 및 게이트선(GW)을 포함할 수 있다. 도 4에 도시된 표시 장치는 도 3의 표시 패널(DP)이 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열된 멀티 스크린 표시 장치(TDD)에 해당할 수 있다.
복수의 화소 유닛(PXU) 중 각 화소 유닛(PXU)은 서로 이격하여 제1 방향(DR1) 및 제2 방향(DR2)의 매트릭스 배열 구조로 배치될 수 있다. 복수의 화소 유닛(PXU)은 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포함할 수 있다. 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 제1 방향(DR1)으로 서로 이격하여 배치될 수 있다. 또한, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 각각 복수의 서브 화소를 포함할 수 있다. 일 예로, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 각각 두 개의 서브 화소로 구성될 수 있다. 일 실시예에서, 제1 화소(PXL1)는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색 화소일 수 있다. 본 발명이 이에 한정되는 것은 아니고, 제1 내지 제3 화소(PXL1, PXL2, PXL3)는 각각 서로 다른 광을 방출하는 화소일 수 있다.
복수의 화소 유닛(PXU) 중 제2 방향(DR2)으로 인접하여 배치된 두 개의 화소 유닛(PXU) 사이에는 화소 회로(PXC)가 배치될 수 있다. 예를 들어, 제1 방향(DR1)으로 첫번째 행에 배치된 화소 유닛(PXU)들을 제1 행 화소 유닛(PXUR1)이라 지칭하고, 두번째 행에 배치된 화소 유닛(PXU)들을 제2 행 화소 유닛(PXUR2)이라 지칭할 때, 제1 행 화소 유닛(PXUR1)과 제2 행 화소 유닛(PXUR2) 사이에는 적어도 하나의 화소 회로(PXC)가 배치될 수 있다. 화소 회로(PXC)는 회로 소자들을 포함할 수 있고, 제2 방향(DR2)으로 인접하여 배치된 두 개의 화소 유닛(PXU)들을 구동할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 행 화소 유닛(PXUR1) 및 제2 행 화소 유닛(PXUR2)을 구동할 수 있다.
게이트 구동 회로(GDR)는 제2 방향(DR2)으로 소정 거리 이격하여 배치된 두 개의 화소 유닛(PXU)들과 제1 방향(DR1)으로 소정 거리 이격하여 배치된 두 개의 화소 유닛(PXU)들 사이에 배치될 수 있다. 예를 들어, 제2 행 화소 유닛(PXUR2)과 소정 거리 이격하여 배치된 세번째 행에 배치된 화소 유닛(PXU)들을 제3 행 화소 유닛(PXUR3)이라 지칭하고, 제2 방향(DR2)으로 첫번째 열에 배치된 화소 유닛(PXU)들을 제1 열 화소 유닛(PXUC1), 두번째 열에 배치된 화소 유닛(PXU)들을 제2 열 화소 유닛(PXUC2)이라 지칭할 때, 제2 행 화소 유닛(PXUR2)과 제3 행 화소 유닛(PXUR3) 사이와 제1 열 화소 유닛(PXUC1)과 제2 열 화소 유닛(PXUC2) 사이에 게이트 구동 회로(GDR)가 배치될 수 있다.
게이트선(GW)은 화소 회로(PXC)와 중첩하고, 제1 방향(DR1)으로 연장되어 위치할 수 있다. 게이트선(GW)은 두 개의 배선을 포함할 수 있고, 각 배선들은 서로 인접한 위치의 화소 유닛(PXU)에 게이트 신호를 공급할 수 있다. 게이트선(GW)은 게이트 구동 회로(GDR)로부터 제공된 게이트 신호를 화소 유닛(PXU)에 공급할 수 있다. 예를 들어, 제1 행 화소 유닛(PXUR1)과 제2 행 화소 유닛(PXUR2) 사이에 배치된 게이트선(GW)은 게이트 구동 회로(GDR)로부터 게이트 신호를 제공받을 수 있고, 제1 행 화소 유닛(PXUR1)에 인접한 게이트선(GW)은 제1 행 화소 유닛(PXUR1)에 게이트 신호를 공급할 수 있으며, 제2 행 화소 유닛(PXUR2)에 인접한 게이트선(GW)은 제2 행 화소 유닛(PXUR2)에 게이트 신호를 공급할 수 있다.
한편, 도 1 및 도 2를 참조하여 설명한 바와 같이, 복수의 표시 패널(DP1, DP2, DP3, DP4) 중 인접한 2개의 표시 패널들 각각에 포함되는 최외곽 화소 유닛(PXU)들 간의 거리(또는, 간격)는 하나의 표시 패널에 포함되는 화소 유닛(PXU)들 간의 거리(또는, 간격)와 실질적으로 동일할 수 있다. 이에 따라, 멀티 스크린 표시 장치(TDD)가 복수의 표시 패널(DP1, DP2, DP3, DP4)을 포함하더라도, 복수의 표시 패널(DP1, DP2, DP3, DP4) 사이의 경계 영역(즉, 비표시 영역(NDA))이 사용자에게 시인되지 않을 수 있다.
이하에서는, 도 5를 참조하여 일 실시예에 따른 표시 장치의 구조를 살펴본다.
도 5는 일 실시예에 따른 한 표시 장치를 개략적으로 도시한 단면도이다.
도 5를 참조하면, 일 실시예에 따른 한 표시 장치는 베이스층(BSL) 상에 순차적으로 위치한 화소 회로층(PCL), 표시 소자층(DPL), 및 커버층(CVL)을 포함할 수 있다.
베이스층(BSL)은 표시 장치의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스층(BSL)은 경성(Rigid) 또는 가요성(Flexible)의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
화소 회로층(PCL)은 베이스층(BSL) 상에 위치하며, 복수의 트랜지스터 및 복수의 트랜지스터에 접속된 신호 라인들을 포함할 수 있다. 예를 들어, 각 트랜지스터는 반도체 패턴, 게이트 전극, 소스 전극과 드레인 전극이 절연층을 사이에 두고 차례로 적층된 구조를 포함할 수 있다.
표시 소자층(DPL)은 화소 회로층(PCL) 상에 위치하며, 발광 소자들을 포함할 수 있다. 예를 들어, 발광 소자는 유기 발광 다이오드, 무기 발광 소자, 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자일 수도 있다.
커버층(CVL)은 표시 소자층(DPL) 상에 위치할 수 있다. 커버층(CVL)은 봉지 기판이거나 다층막으로 이루어진 봉지막의 형태일 수 있다. 커버층(CVL)이 봉지막의 형태인 경우, 무기막, 유기막, 및 무기막이 차례로 적층된 형태일 수 있다. 예를 들어, 커버층(CVL)은 폴리카보네이트(Polycarbonate), 폴리프로필렌(Polypropylene), 폴리이미드(Polyimide), 폴리에틸렌 테레프탈레이트(PolyEthylene Terephthalate) 등와 같은 플라스틱을 포함할 수 있고, 유리 등의 물질을 포함할 수 있다. 커버층(CVL)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투되는 것을 방지할 수 있다.
실시예에 따라, 커버층(CVL)은 열 및/또는 광 경화성 수지로 이루어져 액상 형태로 베이스층(BSL) 상에 코팅된 후, 열 및/또는 광을 이용한 경화 공정에 의해 경화될 수 있다. 이때, 커버층(CVL)은 발광 소자를 보호함과 동시에 발광 소자를 안정적으로 고정시킬 수 있다.
또한, 실시예에 따라 커버층(CVL) 상에는 표시 장치를 외부 충격으로부터 보호하고, 사용자에게 입력면 및/또는 표시 면을 제공하는 윈도우가 제공될 수 있다. 또 다른 실시예에 따라, 커버층(CVL)은 생략될 수 있다.
이하에서는, 도 6 및 도 7을 참조하여 일 실시예에 따른 표시 장치의 구조를 살펴본다.
도 6은 일 실시예에 따른 표시 장치에서 베이스층의 일 면을 도시한 도면이고, 도 7은 도 6의 VI-VI'선을 따라 자른 단면도이다.
도 6을 참조하면, 일 실시예에 따른 표시 장치는 베이스층(BSL), 배면 배선(RL), 및 배면 패드 전극(RPD)을 포함할 수 있다.
배면 배선(RL)은 베이스층(BSL)의 일 면상에 배치될 수 있다. 일 실시예에서, 배면 배선(RL)은 베이스층(BSL)의 배면 상에 배치될 수 있다.
배면 배선(RL)은 제2 방향(DR2)으로 연장될 수 있다. 또한, 복수의 배면 배선들은 제1 방향(DR1)으로 서로 이격하도록 제2 방향(DR2)으로 연장될 수 있다. 일 예로, 배면 배선(RL)은 화소 회로층(PCL, 도 5 참조)에 데이터 전압을 제공하기 위한 배면 데이터 배선일 수 있다. 본 발명이 이에 한정되는 것은 아니고, 실시예에 따라 배면 배선(RL)은 전원 배선, 게이트 배선, 센싱 배선, 제어선 등에 해당할 수 있다. 배면 배선(RL)은 베이스층(BSL)의 측면 상에 배치될 수 있는 연결 배선 등을 통해 화소 회로층(PCL)의 트랜지스터 등의 회로 소자에 전기적으로 연결될 수 있다.
배면 배선(RL)은 금속 물질을 포함할 수 있다. 예를 들어, 배면 배선(RL)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층 구조를 포함할 수 있다. 또한, 배면 배선(RL)은 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)을 더 포함하는 이중층 또는 다중층 구조일 수 있다.
배면 패드 전극(RPD)은 제2 방향(DR2)으로 일부분 연장될 수 있고, 배면 배선(RL)과 적어도 일부분 중첩할 수 있다.
배면 패드 전극(RPD)은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 배면 패드 전극(RPD)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 아연 산화물(Zinc Oxide, ZnO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO) 등을 포함할 수 있다.
도 7을 참조하면, 일 실시예에 따른 표시 장치는 베이스층(BSL), 평탄화층(PLL), 제1 절연층(INS1), 배면 배선(RL), 배면 패드 전극(RPD), 및 제2 절연층(INS2)을 포함할 수 있다.
베이스층(BSL)은 제1 면(SF1) 및 제1 면(SF1)의 반대면인 제2 면(SF2)을 포함할 수 있다. 일 실시예에서, 제1 면(SF1)은 전면이라 지칭할 수 있고, 제2 면(SF2)은 배면이라 지칭할 수 있다. 본 발명이 이에 한정되는 것은 아니고, 실시예에 따라 제1 면(SF1)이 배면이라 지칭될 수 있고, 제2 면(SF2)이 전면이라 지칭될 수도 있다.
베이스층(BSL)의 제1 면(SF1) 상에는 전술한 화소 회로층(PCL, 도 5 참조) 및 표시 소자층(DPL, 도 5 참조) 등이 위치할 수 있다.
베이스층(BSL)의 제2 면(SF2) 상에는 평탄화층(PLL)이 위치할 수 있다. 평탄화층(PLL)은 베이스층(BSL)의 제2 면(SF2)을 전체적으로 덮을 수 있고, 베이스층(BSL)의 일 면을 평탄화할 수 있다. 이에 따라, 평탄화층(PLL)은 베이스층(BSL)의 일 면(예를 들면, 제2 면(SF2))에 안정적으로 배선, 전극 등을 배치할 수 있다. 즉, 베이스층(BSL)의 일 면 상에 불순물이 존재하거나 베이스층(BSL)의 스크래치, 크랙 등에 의하여 베이스층(BSL)의 일 면이 평탄하지 않더라도, 평탄화층(PLL)은 베이스층(BSL)의 일 면을 평탄화하여, 표시 장치의 구조적인 안정성을 확보할 수 있다.
평탄화층(PLL)은 유기 물질(또는, 재료)을 포함하는 유기 절연층일 수 있다. 예를 들어, 평탄화층(PLL)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 등을 포함할 수 있다.
평탄화층(PLL) 상에는 제1 절연층(INS1)이 위치할 수 있다. 제1 절연층(INS1)은 평탄화층(PLL)의 일 면을 전체적으로 덮을 수 있다.
제1 절연층(INS1)은 무기 물질(또는, 재료)을 포함하는 무기 절연층일 수 있다. 또한, 제1 절연층(INS1)은 배선 등을 정렬하기 위하여 투명한 무기 절연 물질을 포함할 수 있다.
제1 절연층(INS1) 상에는 배면 배선(RL)이 위치할 수 있다. 평탄화층(PLL) 및 제1 절연층(INS1)에 의해 베이스층(BSL)의 제2 면(SF2)이 평탄화되어 있으므로, 배면 배선(RL)은 단락, 단차 등의 불량 없이 제1 절연층(INS1) 상에 안정적으로 배치될 수 있다.
배면 배선(RL) 상에는 배면 패드 전극(RPD)이 위치할 수 있다. 배면 패드 전극(RPD)은 배면 배선(RL)을 덮도록 배면 배선(RL) 및 제1 절연층(INS1) 상에 위치할 수 있다.
배면 패드 전극(RPD) 상에는 제2 절연층(INS2)이 위치할 수 있다. 제2 절연층(INS2)은 배면 패드 전극(RPD)의 상면 중 적어도 일부분을 노출하도록 배면 패드 전극(RPD)을 덮을 수 있고, 제1 절연층(INS1)을 덮을 수 있다. 제2 절연층(INS2)에 의해 노출된 배면 패드 전극(RPD)의 상면에는 회로 기판 등이 부착될 수 있다.
제2 절연층(INS2)은 무기 재료를 포함하는 무기 절연층일 수 있다. 예를 들어, 제2 절연층(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제1 절연층(INS1)과 제2 절연층(INS2) 사이에는 배면 비아층이 배치될 수도 있다.
이하에서는, 도 8 내지 도 11을 참조하여 일 실시예에 따른 표시 장치의 제조 방법을 살펴본다.
도 8 내지 도 11은 도 7의 표시 장치를 제조하기 위한 제조 방법을 순서대로 도시한 도면들이다.
도 8을 참조하면, 베이스층(BSL)을 준비하고, 베이스층(BSL)의 제1 면(SF1) 상에 화소 회로층(PCL) 및 표시 소자층(DPL)을 순차적으로 형성할 수 있다. 일 예로, 베이스층(BSL)은 유리 기판, 석영 기판, 유리 세라믹 기판, 결정질 유리 기판 등을 포함하는 경성의 기판일 수 있다. 또한, 베이스층(BSL)은 가요성 물질을 포함하는 연성의 기판일 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 베이스층(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다. 일 예로 화소 회로층(PCL)은 제1 면(SF1) 상에 제1 트랜지스터를 형성할 수 있고, 표시 소자층(DPL)은 화소 회로층(PCL) 상에 발광 소자를 배치할 수 있다.
도 9를 참조하면, 베이스층(BSL)의 제2 면(SF2) 상에 평탄화층(PLL)을 형성할 수 있다. 일 예로, 평탄화층(PLL)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 등을 포함하는 유기 절연층일 수 있다.
도 10을 참조하면, 평탄화층(PLL) 상에 제1 절연층(INS1)을 형성할 수 있다. 일 예로, 제1 절연층(INS1)은 투명한 무기 절연층일 수 있다.
도 11을 참조하면, 제1 절연층(INS1) 상에 배면 배선(RL) 및 배면 패드 전극(RPD)을 형성할 수 있다. 구체적으로, 두 개의 배면 배선(RL)은 제1 방향(DR1)으로 서로 이격하여 형성될 수 있고, 두 개의 배면 패드 전극(RPD)은 제1 방향(DR1)으로 서로 이격하고, 두 개의 배면 배선(RL)을 덮도록 형성될 수 있다. 일 예로, 배면 배선(RL)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 형성된 단일막이거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)을 더 포함하는 이중막 또는 다중막 구조로 구현될 수 있다. 배면 패드 전극(RPD)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 아연 산화물(Zinc Oxide, ZnO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함된 투명 도전 물질을 포함할 수 있다.
다시 도 7을 참조하면, 배면 패드 전극(RPD) 및 제1 절연층(INS1)을 덮도록, 배면 패드 전극(RPD) 및 제1 절연층(INS1) 상에 제2 절연층(INS2)을 형성할 수 있다. 일 예로, 제2 절연층(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등을 포함하는 무기 절연층일 수 있다.
일 실시예에 따른 표시 장치에는 베이스층(BSL)의 제1 면(SF1) 상에 화소 회로층(PCL) 및 표시 소자층(DPL) 등이 형성된 이후, 베이스층(BSL)의 제2 면(SF2) 상에 배면 배선(RL), 배면 패드 전극(RPD) 등이 형성될 수 있다.
베이스층(BSL)의 제1 면(SF1) 상에 화소 회로층(PCL) 및 표시 소자층(DPL) 등이 형성됨에 따라, 베이스층(BSL)의 제2 면(SF2) 상에 이물질이 존재할 수 있고, 베이스층(BSL)의 제2 면(SF2) 상에 스크래치, 크랙 등이 발생할 수 있다. 이에 따라, 일 실시예에서는, 베이스층(BSL)의 제2 면(SF2) 상에 평탄화층(PLL)을 형성하고, 배면 배선(RL), 배면 패드 전극(RPD) 등을 형성할 수 있으므로, 배면 배선(RL) 등의 불량을 방지할 수 있고, 표시 장치의 구조적인 안정성을 확보할 수 있다.
이하에서는, 도 12 및 도 13을 참조하여 일 실시예에 따른 표시 장치 및 화소에 포함되는 발광 소자를 살펴본다.
도 12는 일 실시예에 따른 표시 장치에 포함되는 발광 소자를 도시한 사시도이고, 도 13은 일 실시예에 따른 표시 장치에 포함되는 발광 소자를 도시한 단면도이다.
도 12 및 도 13을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(10)로 구성될 수 있다. 실시예에 따라, 발광 소자(LD)는 결합 전극층을 더 포함할 수 있으며, 결합 전극층은 제1 반도체층(11)의 일면 또는 제2 반도체층(13)의 일면에 적층될 수 있다.
발광 소자(LD)의 높이(h) 방향을 따라 하부면은 제1 단부(EP1)라 할 수 있고, 상부면은 제2 단부(EP2)라 할 수 있다.
발광 소자(LD)는 제1 단부(EP1)의 직경(DD1)과 제2 단부(EP2)의 직경(DD2)이 서로 상이한 기둥 형상일 수 있다. 일 예로, 발광 소자(LD)는 제1 단부(EP1)의 직경(DD1)이 제2 단부(EP2)의 직경(DD2)보다 작은 기둥 형상을 가질 수 있다. 구체적으로, 발광 소자(LD)는 높이(h) 방향을 따라 상부로 향할수록 직경이 증가하는 타원형의 기둥 형상을 가질 수 있다. 본 발명은 이에 한정되는 것은 아니고, 실시예에 따라, 발광 소자(LD)는 제1 단부(EP1)의 직경(DD1)이 제2 단부(EP2)의 직경(DD2)보다 큰 기둥 형상을 가질 수 있다. 즉, 실시예에 따라, 발광 소자(LD)는 높이(h) 방향을 따라 상부로 향할수록 직경이 감소하는 타원형의 기둥 형상을 가질 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 제1 단부(EP1) 및 제2 단부(EP2)의 형상이 직사각형, 정사각형, 정삼각형, 정오각형 등의 다각형으로 구현될 수 있다. 즉, 실시예에 따라, 발광 소자(LD)는 상부면의 면적과 하부면의 면적이 서로 다른 각뿔대(truncated pyramid) 형상일 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치(일 예로, 표시 장치 등)의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전성(혹은 타입)의 반도체층일 수 있다. 일 예로, 제1 반도체층(11)은 적어도 하나의 n형 반도체를 포함할 수 있다. 예를 들면, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11)의 일면에 배치된다. 활성층(12)은 제1 반도체층(11) 위에 배치될 수 있다. 활성층(12)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 상부면 및 하부면에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 일 면에 배치된다. 제2 반도체층(13)은 활성층(12) 위에 배치될 수 있다. 제2 반도체층(13)은 제1 반도체층(11)과 상이한 도전성(또는, 타입)의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)은 각각 하나의 층으로 구성된 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로, 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 전술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 제1 반도체층(11)의 상부 및/또는 제2 반도체층(13)의 하부에 배치되는 전극을 더 포함할 수도 있다. 전극은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 전극은 쇼트키(schottky) 컨택 전극일 수도 있다. 전극은 도전성 물질을 포함할 수 있다. 예를 들어, 전극은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 전극은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 아연 산화물(Zinc Oxide, ZnO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO) 등과 같은 투명 도전성 산화물을 포함할 수도 있다. 또한, 전극은 애노드 또는 캐소드에 직접 접촉하는 부분일 수 있다.
일 실시예에서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 발광 적층체(10)의 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 도전성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
발광 소자(LD)는 절연막(14)의 외주면을 둘러싸는 반사 부재를 더 포함할 수 있다. 반사 부재는 발광 소자(LD)에서 방출된 광을 화상 표시 방향으로 진행되게 하면서 특정 영역으로 집중되게 하기 위하여 소정의 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 반사 부재는 소정의 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다.
이하에서는, 도 14를 참조하여 일 실시예에 따른 표시 장치의 구조를 살펴본다.
도 14는 도 12 및 도 13의 발광 소자를 포함하는 표시 장치의 한 화소를 개략적으로 도시한 단면도이다.
도 14를 참조하면, 일 실시예에 따른 표시 장치에 포함되는 한 화소(PXL)는 베이스층(BSL), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다. 여기서, 베이스층(BSL), 화소 회로층(PCL), 및 표시 소자층(DPL)은 도 5, 도 8 내지 도 11에서 언급한 베이스층(BSL), 화소 회로층(PCL), 및 표시 소자층(DPL)에 해당할 수 있다.
베이스층(BSL)은 경성(Rigid) 또는 가요성(Flexible)의 기판일 수 있다. 예를 들면, 베이스층(BSL)이 경성의 기판인 경우, 베이스층(BSL)은 유리 기판, 석영 기판, 유리 세라믹 기판, 결정질 유리 기판 등으로 구현될 수 있다. 베이스층(BSL)이 가요성의 기판인 경우, 베이스층(BSL)은 폴리이미드(polyimide), 폴리아마이드(polyamide) 등을 포함하는 고분자 유기물 기판, 플라스틱 기판 등으로 구현될 수 있다.
화소 회로층(PCL)은 베이스층(BSL)의 제1 면(SF1) 상에 위치할 수 있다.
화소 회로층(PCL)은 적어도 하나의 트랜지스터 이에 연결되는 복수의 배선들을 포함할 수 있다. 또한, 화소 회로층(PCL)은 베이스층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 층간 절연층(ILD), 제1 비아층(VIA1), 및 제2 비아층(VIA2)을 포함할 수 있다.
버퍼층(BFL)은 베이스층(BSL)을 덮도록, 베이스층(BSL) 상에 위치한다. 버퍼층(BFL)은 불순물이 외부로부터 화소 회로층(PCL)으로 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 버퍼층(BFL)은 생략될 수도 있다. 또한, 베이스층(BSL)과 버퍼층(BFL) 사이에는 하부 금속층이 위치할 수도 있다.
제1 트랜지스터(T1)는 제1 반도체 패턴(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다.
제1 반도체 패턴(ACT1)은 버퍼층(BFL) 상에 위치한다. 제1 반도체 패턴(ACT1)은 채널 영역과 채널 영역의 양측에 위치하는 소스 영역 및 드레인 영역을 포함할 수 있다. 제1 반도체 패턴(ACT1)의 소스 영역은 제1 소스 전극(S1)에 전기적으로 연결될 수 있고, 드레인 영역은 제1 드레인 전극(D1)에 전기적으로 연결될 수 있다. 즉, 소스 영역 및 드레인 영역은 확장되어 각각 컨택홀을 통해 다른 층의 전극들과 전기적으로 연결될 수 있다.
제1 반도체 패턴(ACT1)은 다결정 실리콘(polysilicon), 비정질 실리콘(amorphous silicon), 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연층(GI1)은 제1 반도체 패턴(ACT1) 및 버퍼층(BFL) 상에 위치한다. 제1 게이트 절연층(GI1)은 제1 반도체 패턴(ACT1) 및 버퍼층(BFL)을 덮는다.
제1 게이트 절연층(GI1)은 무기 물질을 포함할 수 있다. 일 예로, 제1 게이트 절연층(GI1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제1 게이트 절연층(GI1)은 유기 물질을 포함할 수도 있다.
제1 게이트 전극(GE1)은 제1 게이트 절연층(GI1) 상에 위치한다. 제1 게이트 전극(GE1)은 제1 반도체 패턴(ACT1)의 채널 영역과 중첩하도록 위치할 수 있다.
구동 전압 배선(DVL)은 제1 게이트 절연층(GI1) 상에 위치한다. 구동 전압 배선(DVL)은 제2 컨택홀(CH2)을 통해 브릿지 전극(BRD)과 물리적 및/또는 전기적으로 연결될 수 있다. 브릿지 전극(BRD)은 제2 전극(EL2)과 물리적 및/또는 전기적으로 연결될 수 있으므로, 구동 전압 배선(DVL)은 브릿지 전극(BRD)을 통해 제2 전극(EL2)에 제2 구동 전원(예를 들어, VSS)의 전압을 전달할 수 있다. 구동 전압 배선(DVL)은 제1 게이트 전극(GE1)과 동일한 층에 위치하는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다.
제2 게이트 절연층(GI2)은 제1 게이트 전극(GE1) 및 제1 게이트 절연층(GI1) 상에 위치한다. 제2 게이트 절연층(GI2)은 제1 게이트 전극(GE1) 및 제1 게이트 절연층(GI1)을 덮는다.
제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1)과 동일한 물질을 포함할 수 있고, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제2 게이트 전극(GE2)은 제2 게이트 절연층(GI2) 상에 위치한다. 제2 게이트 전극(GE2)은 제1 게이트 전극(GE1)과 중첩하도록 위치할 수 있다. 이에 따라, 제2 게이트 절연층(GI2)을 사이에 두고 중첩하는 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 하나의 스토리지 커패시터(Cst)를 구성할 수 있다.
층간 절연층(ILD)은 제2 게이트 절연층(GI2) 위에 위치한다. 층간 절연층(ILD)은 제2 게이트 절연층(GI2)을 덮는다. 층간 절연층(ILD)은 무기 재료를 포함한 무기 절연층일 수 있다. 일 예로, 층간 절연층(ILD)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 본 발명은 이에 한정되는 것이 아니고, 실시예에 따라, 층간 절연층(ILD)은 유기 재료를 포함한 유기 절연층일 수도 있다.
제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 층간 절연층(ILD) 위에 위치한다.
제1 드레인 전극(D1)은 후술하는 패시베이션층(PSV), 제2 비아층(VIA2)의 제1 컨택홀(CH1)을 통해 표시 소자층(DPL)의 제1 전극(EL1)과 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)는 제1 전극(EL1)에 제1 구동 전원(예를 들면, VDD)의 전압을 전달할 수 있다.
제1 비아층(VIA1)은 층간 절연층(ILD) 위에 위치한다. 제1 비아층(VIA1)은 층간 절연층(ILD)의 일부 영역을 덮는다. 여기서, 제1 비아층(VIA1)은 발광 영역을 구획하는 댐 구조물, 화소 정의막, 뱅크로 지칭될 수 있다.
제1 비아층(VIA1)은 적어도 하나의 유기 절연층을 포함할 수 있다. 제1 비아층(VIA1)은 단일층 또는 다중층으로 구성될 수 있으며, 무기 절연 물질, 유기 절연 물질을 포함할 수 있다. 예를 들면, 제1 비아층(VIA1)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
브릿지 전극(BRD)은 층간 절연층(ILD) 및 제1 비아층(VIA1) 위에 위치한다. 브릿지 전극(BRD)은 제1 비아층(VIA1)의 형상을 따라 제3 방향(DR3)으로 굴곡지게 배치될 수 있다. 브릿지 전극(BRD)은 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)의 제2 컨택홀(CH2)을 통해 구동 전압 배선(DVL)과 물리적 및/또는 전기적으로 연결될 수 있다. 브릿지 전극(BRD)은 제1 트랜지스터(T1)의 제1 소스 전극(S1) 및 제1 드레인 전극(D1)과 동일한 층에 위치하는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다.
패시베이션층(PSV)은 제1 소스 전극(S1), 제1 드레인 전극(D1), 층간 절연층(ILD), 및 브릿지 전극(BRD) 위에 위치한다. 패시베이션층(PSV)은 제1 소스 전극(S1) 및 제1 드레인 전극(D1)을 전체적으로 덮고, 층간 절연층(ILD) 및 브릿지 전극(BRD)을 일부분 덮을 수 있다.
패시베이션층(PSV)은 유기 절연층, 무기 절연층, 또는 무기 절연층 상에 배치된 유기 절연층을 포함하는 형태로 제공될 수 있다. 예를 들어, 무기 절연층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 유기 절연층은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
제2 비아층(VIA2)은 패시베이션층(PSV) 및 브릿지 전극(BRD) 위에 위치한다. 제2 비아층(VIA2)은 적어도 하나의 개구부(OP)를 가지도록, 패시베이션층(PSV) 및 브릿지 전극(BRD)을 부분적으로 덮을 수 있다. 즉, 브릿지 전극(BRD)의 상면을 일부 노출하는 제2 비아층(VIA2)의 개구부(OP)에서, 제2 전극(EL2)과 브릿지 전극(BRD)은 물리적 및/또는 전기적으로 연결될 수 있다. 여기서, 제2 비아층(VIA2)은 제1 비아층(VIA1)과 함께 발광 영역을 구획하는 댐 구조물, 화소 정의막, 뱅크로 지칭될 수 있다.
또한, 제2 비아층(VIA2)은 제3 방향(DR3)을 따라 형성된 상면의 높이에 따라, 제2 비아층(VIA2)의 일부가 표시 소자층(DPL)에 위치할 수도 있다. 표시 소자층(DPL)에 위치하는 제2 비아층(VIA2)의 상면에는 제2 전극(EL2)의 위치할 수 있다.
제2 비아층(VIA2)은 적어도 하나의 유기 절연층을 포함할 수 있다. 제2 비아층(VIA2)은 단일막 또는 다중막으로 구성될 수 있으며, 무기 절연 물질, 유기 절연 물질을 포함할 수 있다. 예를 들면, 제2 비아층(VIA2)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
표시 소자층(DPL)은 제1 전극(EL1), 결합 전극(CP), 발광 소자(LD)들, 보호층(PVX), 및 제2 전극(EL2)을 포함할 수 있다.
제1 전극(EL1)은 제2 비아층(VIA2) 위에 위치한다. 즉, 제1 전극(EL1)은 화소 회로층(PCL) 위에 위치할 수 있다.
제1 전극(EL1)은 발광 소자(LD)들 각각의 제1 단부(EP1)와 접촉할 수 있고, 전기적 및/또는 물리적으로 연결될 수 있다. 제1 전극(EL1)은 제1 컨택홀(CH1)을 통해 화소 회로층(PCL)의 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 여기서, 제1 전극(EL1)은 애노드일 수 있다.
제1 전극(EL1)은 소정의 반사율을 갖는 투명 도전성 물질을 포함할 수 있다. 일 예로, 제1 전극(EL1)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 아연 산화물(Zinc Oxide, ZnO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등을 포함할 수 있다. 또한, 제1 전극(EL1)은 발광 소자(LD)들에서 방출된 광을 표시 장치의 화상 표시 방향(예를 들면, 제3 방향(DR3))으로 반사시키는 데에 유리한 불투명 금속을 포함할 수도 있다. 예를 들면, 제1 전극(EL1)은 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo) 등 이들의 합금과 같은 금속을 더 포함할 수 있다.
결합 전극(CP)은 제1 전극(EL1) 위에 위치하고, 발광 소자(LD)들과 본딩되는 부분이다. 결합 전극(CP)은 제1 전극(EL1)과 발광 소자(LD) 사이에 위치하며, 제1 전극(EL1) 및 발광 소자(LD)와 전기적으로 연결될 수 있다. 즉, 결합 전극(CP)은 발광 소자(LD)의 제1 단부(EP1)와 직접 접촉하여, 제1 전극(EL1)과 발광 소자(LD)의 제1 단부(EP1)를 전기적 및/또는 물리적으로 연결시킬 수 있다.
결합 전극(CP)은 발광 소자(LD)들에서 방출된 광을 표시 장치의 화상 표시 방향(예를 들면, 제3 방향(DR3))으로 유도하는 반사 부재로 활용될 수 있다. 이를 위해, 결합 전극(CP)은 소정의 반사율을 갖는 불투명 도전 물질로 구성될 수 있다. 결합 전극(CP)은 제1 전극(EL1)과 동일한 물질을 포함하거나 제1 전극(EL1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 예를 들면, 결합 전극(CP)은 발광 소자(LD)와 접합할 수 있는 구리(Cu), 금(Au), 주석(Sn), 및 이들의 합금과 같은 금속을 포함할 수 있다.
발광 소자(LD)는 결합 전극(CP) 위에 위치한다. 발광 소자(LD)의 제1 단부(EP1)는 결합 전극(CP) 상에 위치하고, 발광 소자(LD)의 제1 단부(EP1)는 결합 전극(CP)과 전기적 및/또는 물리적으로 연결될 수 있다.
발광 소자(LD)의 제1 단부(EP1)는 결합 전극(CP)을 향하고, 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(EL2)을 향하도록 배치될 수 있다.
발광 소자(LD)는 결합 전극(CP)과 제2 전극(EL2) 사이에서 발광 소자(LD)의 높이(h) 방향으로 배치될 수 있다. 도 14에 도시된 발광 소자(LD)는 전술한 도 12 및 도 13의 발광 소자(LD)에 해당할 수 있다. 도 14에서는 발광 소자(LD)를 간략히 도시하기 위하여, 제1 단부(EP1)의 직경과 제2 단부(EP2)의 직경이 동일한 것으로 도시하였다.
또한, 발광 소자(LD)의 측면에는 제1 단부(EP1) 및 제2 단부(EP2)를 제외한 발광 소자(LD)의 표면을 감싸는 절연막(미도시)이 더 위치할 수 있다. 절연막에 의해, 발광 소자(LD)는 결합 전극(CP) 상에 보다 안정적으로 고정될 수 있다.
보호층(PVX)은 제2 비아층(VIA2), 제1 전극(EL1), 결합 전극(CP), 발광 소자(LD)의 일부 위에 위치한다. 보호층(PVX)은 제2 비아층(VIA2)의 상면 일부를 덮고, 제1 전극(EL1), 결합 전극(CP)을 전체적으로 덮도록 위치한다. 또한, 보호층(PVX)은 발광 소자(LD)의 제2 단부(EP2)가 노출되도록 발광 소자(LD)들 사이에 위치한다.
보호층(PVX)은 무기 재료를 포함한 무기 절연층 또는 유기 재료를 포함한 유기 절연층을 포함할 수 있다. 일 실시예에 있어서, 보호층(PVX)은 표시 소자층(DPL) 내에서 그 하부에 배치된 구성들에 의한 단차를 완화시키는 평탄화층으로 활용될 수 있다. 이를 위하여 보호층(PVX)은 유기 재료를 포함한 유기 절연층으로 구성될 수 있다.
제2 전극(EL2)은 발광 소자(LD), 보호층(PVX), 제2 비아층(VIA2) 위에 위치한다. 제2 전극(EL2)은 발광 소자(LD), 보호층(PVX), 제2 비아층(VIA2)을 덮도록 위치할 수 있다. 또한, 제2 전극(EL2)은 패시베이션층(PSV)의 일부 상면을 덮도록 위치할 수 있다.
제2 전극(EL2)은 소정의 반사율을 갖는 투명 도전성 물질을 포함할 수 있다. 일 예로, 제2 전극(EL2)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 아연 산화물(Zinc Oxide, ZnO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등을 포함할 수 있다. 다만, 제2 전극(EL2)의 재료가 전술한 내용에 의해 한정되는 것은 아니다.
이하에서는, 도 15를 참조하여 일 실시예에 따라 다른 발광 소자의 구조를 살펴보고, 도 16을 참조하여 도 15의 발광 소자가 배치될 수 있는 표시 장치에 관하여 살펴본다.
도 15는 일 실시예에 따른 표시 장치에 포함되는 발광 소자의 다른 실시예를 도시한 단면도이고, 도 16은 일 실시예에 따른 표시 장치의 한 화소를 개략적으로 도시한 단면도이다. 도 16에 도시된 부분은 표시 장치의 표시 영역에 대응될 수 있다.
도 15를 참조하면, 일 실시예에 따른 발광 소자(LD)는 반도체 구조물(LD'), 제1 전극(EL1), 및 제2 전극(EL2)을 포함할 수 있다.
반도체 구조물(LD')은 제1 전극(EL1)과 제2 전극(EL2) 사이에 흐르는 전류에 의해 전자와 정공의 재결합에 따라 광을 방출할 수 있다. 이러한 원리를 이용하여 반도체 구조물(LD')의 발광을 제어함으로써 발광 소자(LD)를 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 일 실시예에서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
활성층(12)은 제1 반도체층(11)의 일측 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 구현될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 구현되는 경우, 활성층(12)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수(lattice constant)를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 일 실시예에서, 제3 방향(DR3)을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 상기 활성층(12)에 정공을 제공한다. 제2 반도체층(13)은 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 일 실시예에서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 제3 방향(DR3)을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 제2 전극(EL2)과 접촉하는 상부 면을 포함할 수 있다.
전술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각은 반도체 기판 상에 순차적으로 적층된 구조로 제공될 수 있다. 여기서, 반도체 기판은 사파이어 기판(sapphire substrate) 또는 실리콘 기판 등의 반도체 물질을 포함할 수 있다. 이러한 반도체 기판은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각을 성장시키기 위한 성장용 기판으로 사용된 후, 기판 분리 공정에 의해 제1 반도체층(11)으로부터 분리될 수 있다. 여기서, 기판 분리 공정은 레이저 리프트 오프(Laser Lift Off) 또는 케미컬 리프트 오프(Chemical Lift Off) 등이 될 수 있다. 이에 따라, 반도체 구조물(LD')에서 성장용 반도체 기판이 제거됨에 따라 반도체 구조물(LD')은 얇은 두께를 가질 수 있다. 전술한 반도체 구조물(LD')은 마이크로 스케일 정도로 작은 크기를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
반도체 구조물(LD')은 메사(mesa) 계면을 포함할 수 있다. 메사 계면은 식각 공정을 진행하여 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11) 각각의 일부를 제거함으로써 형성될 수 있다. 여기서, 식각 공정은 일 예로 건식 식각 공정일 수 있다.
제1 전극(EL1)은 반도체 구조물(LD') 상에 제공 및/또는 형성될 수 있다. 일 예로, 제1 전극(EL1)은 활성층(12) 및 제2 반도체층(13)과 전기적으로 분리되도록 제1 반도체층(11) 상에 제공 및/또는 형성될 수 있다. 일 실시예에서, 제1 전극(EL1)은 발광 소자(LD)의 본딩 결합을 위한 하나의 범프(미도시)와 접촉할 수 있다.
제2 전극(EL2)은 반도체 구조물(LD') 상에 제공 및/또는 형성될 수 있다. 일 예로, 제2 전극(EL2)은 제2 반도체층(13) 상에 제공 및/또는 형성될 수 있다. 일 실시예에서, 제2 전극(EL2)은 발광 소자(LD)의 본딩 결합을 위한 다른 범프(미도시)와 접촉할 수 있다.
제1 전극(EL1)은 제1 반도체층(11)과 오믹 컨택하는 컨택 전극일 수 있고, 제2 전극(EL2)은 제2 반도체층(13)과 오믹 컨택하는 컨택 전극일 수 있다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2)은 쇼트키(schottky) 컨택 전극일 수도 있다. 또한, 제1 전극(EL1)은 캐소드일 수 있고, 제2 전극(EL2)은 애노드일 수 있다.
제1 전극(EL1) 및 제2 전극(EL2)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 전극들(EL1, EL2)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 전극(EL1) 및 제2 전극(EL2)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 아연 산화물(Zinc Oxide, ZnO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
도 16을 참조하면, 일 실시예에 따른 화소(PXL)는 베이스층(BSL), 베이스층(BSL) 상에 위치하는 화소 회로층(PCL) 및 배면 배선층(RLL)을 포함할 수 있다. 여기서, 베이스층(BSL), 화소 회로층(PCL)은 도 5에서 언급한 베이스층(BSL), 화소 회로층(PCL)에 해당할 수 있다.
화소 회로층(PCL)은 베이스층(BSL)의 제1 면(SF1) 상에 위치하는 하부 금속층(BML), 제1 트랜지스터(T1), 스토리지 커패시터(Cst), 제1 브릿지 전극(BRD1), 제1 데이터 전극(SD1), 제2 브릿지 전극(BRD2), 제2 데이터 전극(SD2), 제1 화소 전극(PDE1), 제2 화소 전극(PDE2), 제1 접촉 전극(CNE1), 제2 접촉 전극(CNE2), 및 복수의 절연층(BFL, GI1, GI2, ILD, VIA1, VIA2, VIA3, VIA4, FIN1, FIN2, FIN3, FIN4)을 포함할 수 있다.
하부 금속층(BML)은 베이스층(BSL) 상에 위치하고, 후술하는 제1 트랜지스터(T1)와 적어도 일부 중첩할 수 있다. 일 예로, 하부 금속층(BML)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어질 수 있다.
버퍼층(BFL)은 베이스층(BSL) 및 하부 금속층(BML) 상에 위치하며, 버퍼층(BFL) 상에 위치하는 회로 소자 등에 불순물 등이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연층일 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 반도체 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 게이트 전극(GE1)을 포함할 수 있다.
제1 반도체 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1)은 버퍼층(BFL) 상에 위치할 수 있다.
제1 반도체 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩되는 영역으로 제1 트랜지스터(T1)의 채널 영역, 제1 소스 영역, 및 제1 드레인 영역을 포함할 수 있다. 제1 소스 영역은 제1 반도체 패턴(ACT1)의 일부 영역이고, 제1 소스 전극(SE1)과 절연층들(GI1, GI2, ILD)의 컨택홀을 통해 전기적 및/또는 물리적으로 연결될 수 있다. 제1 드레인 영역은 제1 반도체 패턴(ACT1)의 일부 영역이고, 제1 드레인 전극(DE1)과 절연층들(GI1, GI2, ILD)의 컨택홀을 통해 전기적 및/또는 물리적으로 연결될 수 있다.
제1 반도체 패턴(ACT1)은 다결정 실리콘(poly silicon), 비정질 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 일 예로, 제1 소스 영역 및 제1 드레인 영역은 불순물이 도핑된 반도체층으로 이루어지며, 채널 영역은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 게이트 전극(GE1)은 제1 게이트 절연층(GI1) 상에 위치하고, 제1 반도체 패턴(ACT1)과 중첩하도록 위치할 수 있다. 일 예로, 제1 게이트 전극(GE1)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층 구조를 포함할 수 있다.
제1 게이트 절연층(GI1)은 버퍼층(BFL) 및 제1 반도체 패턴(ACT1) 상에 위치할 수 있다. 제1 게이트 절연층(GI1)은 무기 재료를 포함한 무기 절연층일 수 있다. 일 예로, 제1 게이트 절연층(GI1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 본 발명은 이에 한정되는 것이 아니고, 실시예에 따라, 제1 게이트 절연층(GI1)은 유기 재료를 포함한 유기 절연층일 수도 있다.
제1 스토리지 전극(STE1)은 제1 게이트 절연층(GI1) 상에 위치할 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1), 제1 게이트 전극(GE1), 제1 스토리지 전극(STE1) 상에 위치할 수 있다. 제2 게이트 절연층(GI2)은 무기 재료를 포함한 무기 절연층일 수 있다. 일 예로, 제2 게이트 절연층(GI2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 본 발명은 이에 한정되는 것이 아니고, 실시예에 따라, 제2 게이트 절연층(GI2)은 유기 재료를 포함한 유기 절연층일 수도 있다.
제2 스토리지 전극(STE2)은 제2 게이트 절연층(GI2) 상에 위치할 수 있고, 제1 스토리지 전극(STE1)과 중첩하여 제1 스토리지 전극(STE1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다.
층간 절연층(ILD)은 제2 게이트 절연층(GI2), 제2 스토리지 전극(STE2) 상에 위치할 수 있다. 층간 절연층(ILD)은 무기 재료를 포함한 무기 절연층일 수 있다. 일 예로, 층간 절연층(ILD)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 본 발명은 이에 한정되는 것이 아니고, 실시예에 따라, 층간 절연층(ILD)은 유기 재료를 포함한 유기 절연층일 수도 있다.
제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 층간 절연층(ILD) 상에 위치할 수 있다. 제1 소스 전극(SE1)은 층간 절연층(ILD), 제2 게이트 절연층(GI2), 제1 게이트 절연층(GI1)을 관통하는 컨택홀을 통해 제1 반도체 패턴(ACT1)의 소스 영역과 전기적 및/또는 물리적으로 연결될 수 있고, 제1 드레인 전극(DE1)은 층간 절연층(ILD), 제2 게이트 절연층(GI2), 제1 게이트 절연층(GI1)을 관통하는 컨택홀을 통해 제1 반도체 패턴(ACT1)의 드레인 영역과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 드레인 전극(DE1)은 후술하는 제1 브릿지 전극(BRD1)과 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층 구조를 포함할 수 있고, 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)을 더 포함하는 이중층 또는 삼중층 구조일 수 있다.
제1 비아층(VIA1)은 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 상에 위치할 수 있다. 제1 비아층(VIA1)은 적어도 하나의 유기 절연층을 포함할 수 있다. 제1 비아층(VIA1)은 단일층 또는 다중층으로 구성될 수 있으며, 무기 절연 물질, 유기 절연 물질을 포함할 수 있다. 예를 들면, 제1 비아층(VIA1)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
제1 전면 절연층(FIN1)은 제1 비아층(VIA1) 상에 위치할 수 있다. 제1 전면 절연층(FIN1)은 무기 재료를 포함한 무기 절연층일 수 있다. 일 예로, 제1 전면 절연층(FIN1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 본 발명은 이에 한정되는 것이 아니고, 실시예에 따라, 제1 전면 절연층(FIN1)은 유기 재료를 포함한 유기 절연층일 수도 있다.
제1 브릿지 전극(BRD1) 및 제1 데이터 전극(SD1)은 제1 전면 절연층(FIN1) 상에 위치할 수 있다. 제1 브릿지 전극(BRD1)은 제1 전면 절연층(FIN1) 및 제1 비아층(VIA1) 상에 형성된 컨택홀을 통해 제1 드레인 전극(DE1)과 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 제1 데이터 전극(SD1)은 데이터 라인, 구동 전압 라인, 구동 저전압 라인 등에 해당할 수 있다. 제1 브릿지 전극(BRD1) 및 제1 데이터 전극(SD1)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층 구조를 포함할 수 있고, 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)을 더 포함하는 이중층 또는 삼중층 구조일 수 있다.
제2 비아층(VIA2)은 제1 전면 절연층(FIN1), 제1 브릿지 전극(BRD1), 및 제1 데이터 전극(SD1) 상에 위치할 수 있다. 제2 비아층(VIA2)은 적어도 하나의 유기 절연층을 포함할 수 있다. 제2 비아층(VIA2)은 단일층 또는 다중층으로 구성될 수 있으며, 무기 절연 물질, 유기 절연 물질을 포함할 수 있다. 예를 들면, 제2 비아층(VIA2)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
제2 전면 절연층(FIN2)은 제2 비아층(VIA2) 상에 위치할 수 있다. 제2 전면 절연층(FIN2)은 무기 재료를 포함한 무기 절연층일 수 있다. 일 예로, 제2 전면 절연층(FIN2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 본 발명은 이에 한정되는 것이 아니고, 실시예에 따라, 제2 전면 절연층(FIN2)은 유기 재료를 포함한 유기 절연층일 수도 있다.
제2 브릿지 전극(BRD2) 및 제2 데이터 전극(SD2)은 제2 전면 절연층(FIN2) 상에 위치할 수 있다. 제2 브릿지 전극(BRD2)은 제2 전면 절연층(FIN2) 및 제2 비아층(VIA2) 상에 형성된 컨택홀을 통해 제1 브릿지 전극(BRD1)과 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 제2 데이터 전극(SD2)은 데이터 라인, 구동 전압 라인, 구동 저전압 라인 등에 해당할 수 있다. 제2 브릿지 전극(BRD2) 및 제2 데이터 전극(SD2)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층 구조를 포함할 수 있고, 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)을 더 포함하는 이중층 또는 삼중층 구조일 수 있다.
제3 비아층(VIA3)은 제2 전면 절연층(FIN2), 제2 브릿지 전극(BRD2) 및 제2 데이터 전극(SD2) 상에 위치할 수 있다. 제3 비아층(VIA3)은 적어도 하나의 유기 절연층을 포함할 수 있다. 제3 비아층(VIA3)은 단일층 또는 다중층으로 구성될 수 있으며, 무기 절연 물질, 유기 절연 물질을 포함할 수 있다. 예를 들면, 제3 비아층(VIA3)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
제3 전면 절연층(FIN3)은 제3 비아층(VIA3) 상에 위치할 수 있다. 제3 전면 절연층(FIN3)은 무기 재료를 포함한 무기 절연층일 수 있다. 일 예로, 제3 전면 절연층(FIN3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 본 발명은 이에 한정되는 것이 아니고, 실시예에 따라, 제3 전면 절연층(FIN3)은 유기 재료를 포함한 유기 절연층일 수도 있다.
제1 화소 전극(PDE1)은 제3 전면 절연층(FIN3) 상에 위치하고, 제3 전면 절연층(FIN3) 및 제3 비아층(VIA3)에 의해 노출된 제2 브릿지 전극(BRD2)의 상면과 접촉할 수 있다. 이에 따라, 제1 화소 전극(PDE1)은 제2 브릿지 전극(BRD2)과 전기적 및/또는 물리적으로 연결될 수 있고, 제2 브릿지 전극(BRD2), 제1 브릿지 전극(BRD1)을 통해 제1 드레인 전극(DE1)과 전기적으로 연결될 수 있다. 제1 화소 전극(PDE1)은 발광 소자(LD)의 제1 전극(EL1, 도 15 참조)과 범프(미도시)를 통해 전기적으로 연결될 수 있다.
제2 화소 전극(PDE2)은 제3 전면 절연층(FIN3) 상에 위치할 수 있다. 제2 화소 전극(PDE2) 및 제1 화소 전극(PDE1)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층 구조를 포함할 수 있고, 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)을 더 포함하는 이중층 또는 삼중층 구조일 수 있다. 제2 화소 전극(PDE2)은 발광 소자(LD)의 제2 전극(EL2, 도 15 참조)과 범프(미도시)를 통해 전기적으로 연결될 수 있다.
제1 접촉 전극(CNE1)은 제1 화소 전극(PDE1)을 덮도록 제1 화소 전극(PDE1) 상에 위치할 수 있다. 제2 접촉 전극(CNE2)은 제2 화소 전극(PDE2)을 덮도록 제2 화소 전극(PDE2) 상에 위치할 수 있다. 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 아연 산화물(Zinc Oxide, ZnO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO) 등을 포함할 수 있다.
제4 비아층(VIA4)은 제3 전면 절연층(FIN3)의 일부분 상에 위치할 수 있다. 제4 비아층(VIA4)은 제1 접촉 전극(CNE1)의 상면 및 제2 접촉 전극(CNE2)의 상면을 노출시킬 수 있다. 제4 비아층(VIA4)은 단일층 또는 다중층으로 구성될 수 있으며, 무기 절연 물질, 유기 절연 물질을 포함할 수 있다. 예를 들면, 제4 비아층(VIA4)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
제4 전면 절연층(FIN4)은 제4 비아층(VIA4), 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2) 상에 위치할 수 있다. 제4 전면 절연층(FIN4)은 제1 접촉 전극(CNE1)의 상면 중 일부분을 노출하고, 제2 접촉 전극(CNE2)의 상면 중 일부분을 노출하도록 위치할 수 있다. 제1 접촉 전극(CNE1)의 상면 중 노출된 부분은 범프에 의해 발광 소자(LD)의 제1 전극(EL1)과 전기적으로 연결될 수 있고, 제2 접촉 전극(CNE2)의 상면 중 노출된 부분은 범프에 의해 발광 소자(LD)의 제2 전극(EL2)과 전기적으로 연결될 수 있다.
배면 배선층(RLL)은 베이스층(BSL)의 제2 면(SF2) 상에 위치하는 배면 배선(RL), 배면 패드 전극(RPD), 제1 절연층(INS1), 제2 절연층(INS2), 및 배면 비아층(RVIA)을 포함할 수 있다. 실시예에 따라, 베이스층(BSL)과 제1 절연층(INS1) 사이에는 도 7을 참조하여 설명한 평탄화층(PLL)이 배치될 수 있다.
배면 배선층(RLL)을 구성하는 배면 배선(RL), 배면 패드 전극(RPD), 제1 절연층(INS1)은 도 7을 참조하여 설명한 구성과 동일한바 이하에서는 설명을 생략한다.
배면 비아층(RVIA)은 제1 절연층(INS1) 상에 위치하고, 배면 배선(RL) 및 배면 패드 전극(RPD)을 덮도록 위치할 수 있다. 배면 비아층(RVIA)은 배면 패드 전극(RPD)의 상면 중 적어도 일부분을 노출하도록, 배면 패드 전극(RPD)을 덮도록 위치할 수 있다. 배면 비아층(RVIA)은 단일층 또는 다중층으로 구성될 수 있으며, 무기 절연 물질, 유기 절연 물질을 포함할 수 있다. 예를 들면, 배면 비아층(RVIA)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
제2 절연층(INS2)은 배면 비아층(RVIA)을 덮고, 배면 패드 전극(RPD)의 일부분을 덮도록 위치할 수 있다. 제2 절연층(INS2)은 배면 패드 전극(RPD)의 상면 중 적어도 일부분을 노출하도록 배면 패드 전극(RPD)을 덮을 수 있다.
이하에서는, 도 17 및 도 18을 참조하여 표시 장치의 구조에 관하여 살펴본다.
도 17은 일 실시예에 따른 표시 장치의 비표시 영역의 일부분을 개략적으로 도시한 단면도이고, 도 18은 일 실시예에 따른 표시 장치의 표시 영역 및 비표시 영역을 개략적으로 도시한 단면도이다.
도 17을 참조하면, 일 실시예에 따른 표시 장치는 베이스층(BSL) 상에 위치하는 전면 배선층(FLL) 및 배면 배선층(RLL)을 포함할 수 있다. 도 17에 도시된 배면 배선층(RLL)은 도 16에 도시된 배면 배선층(RLL)과 달리 비표시 영역을 중심으로 도시한 것으로, 도 16의 배면 배선층(RLL)과 동일하거나 유사한 구성을 포함할 수 있다. 또한, 도 17에 도시된 구성 중 도 16의 구성과 동일한 부분에 관한 설명은 간략히 하도록 한다.
전면 배선층(FLL)은 베이스층(BSL)의 제1 면(SF1) 상에 위치하는 버퍼층(BFL), 전면 배선(FL), 전면 패드 전극(FPD), 및 복수의 절연층(GI1, GI2, VIA1, VIA2, VIA3, FIN1, FIN2, FIN3, FIN4)을 포함할 수 있다.
버퍼층(BFL)은 베이스층(BSL) 상에 위치하며, 무기 재료를 포함한 무기 절연층일 수 있다.
제1 게이트 절연층(GI1)은 버퍼층(BFL) 상에 위치하며, 버퍼층(BFL)의 상면 중 적어도 일부를 덮을 수 있다. 제1 게이트 절연층(GI1)은 무기 재료를 포함한 무기 절연층일 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1) 상에 위치하며, 버퍼층(BFL)의 일부분 상면을 제1 게이트 절연층(GI1)과 함께 덮을 수 있다. 제2 게이트 절연층(GI2)은 무기 재료를 포함한 무기 절연층일 수 있다.
제1 비아층(VIA1)은 제2 게이트 절연층(GI2)의 일부분 위에 위치할 수 있고, 적어도 하나의 유기 절연층을 포함할 수 있다.
제1 전면 절연층(FIN1)은 제1 비아층(VIA1)을 덮도록, 제1 비아층(VIA1) 상에 위치할 수 있다. 제1 전면 절연층(FIN1)은 무기 재료를 포함한 무기 절연층일 수 있다.
제2 비아층(VIA2)은 제1 전면 절연층(FIN1)의 일부분 위에 위치할 수 있고, 적어도 하나의 유기 절연층을 포함할 수 있다.
제2 전면 절연층(FIN2)은 제2 비아층(VIA2) 및 제1 전면 절연층(FIN1)을 덮도록, 제2 비아층(VIA2) 및 제1 전면 절연층(FIN1) 상에 위치할 수 있다. 제2 전면 절연층(FIN2)은 무기 재료를 포함한 무기 절연층일 수 있다.
제3 비아층(VIA3)은 제2 전면 절연층(FIN2)의 일부분 위에 위치할 수 있고, 적어도 하나의 유기 절연층을 포함할 수 있다.
제3 전면 절연층(FIN3)은 제3 비아층(VIA3) 및 제2 전면 절연층(FIN2)을 덮도록, 제3 비아층(VIA3) 및 제2 전면 절연층(FIN2) 상에 위치할 수 있다. 제3 전면 절연층(FIN3)은 무기 재료를 포함한 무기 절연층일 수 있다.
전면 배선(FL)은 제2 게이트 절연층(GI2) 및/또는 제3 전면 절연층(FIN3) 상에 위치할 수 있다. 전면 배선(FL)은 비표시 영역(NDA)에 제공되는 데이터선, 게이트선, 구동 전압선, 구동 저전압선, 패드 배선 등에 해당할 수 있다. 전면 배선(FL)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층 구조를 포함할 수 있고, 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)을 더 포함하는 이중층 또는 삼중층 구조일 수 있다.
전면 패드 전극(FPD)은 전면 배선(FL)을 덮도록 전면 배선(FL) 상에 위치할 수 있다. 전면 패드 전극(FPD)은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 전면 패드 전극(FPD)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 아연 산화물(Zinc Oxide, ZnO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO) 등을 포함할 수 있다.
제4 전면 절연층(FIN4)은 전면 패드 전극(FPD), 제3 전면 절연층(FIN3) 및 제2 게이트 절연층(GI2)을 덮도록, 전면 패드 전극(FPD), 제3 전면 절연층(FIN3) 및 제2 게이트 절연층(GI2) 상에 위치할 수 있다. 제4 전면 절연층(FIN4)은 전면 패드 전극(FPD)의 상면 중 적어도 일부가 노출되도록, 전면 패드 전극(FPD)을 덮을 수 있다. 제4 전면 절연층(FIN4)은 무기 재료를 포함한 무기 절연층일 수 있다.
배면 배선층(RLL)은 베이스층(BSL)의 제2 면(SF2) 상에 위치하는 제1 절연층(INS1), 배면 배선(RL), 배면 패드 전극(RPD), 배면 비아층(RVIA), 및 제2 절연층(INS2)을 포함할 수 있다. 실시예에 따라, 베이스층(BSL)과 제1 절연층(INS1) 사이에는 도 7을 참조하여 설명한 평탄화층(PLL)이 배치될 수 있다.
제1 절연층(INS1)은 베이스층(BSL)의 일부분 위에 위치할 수 있다.
배면 배선(RL)은 제1 절연층(INS1)의 일부분 위에 위치할 수 있다. 배면 패드 전극(RPD)은 배면 배선(RL)의 적어도 일부분, 제1 절연층(INS1)의 적어도 일부분을 덮고, 베이스층(BSL)의 일부분을 덮도록, 배면 배선(RL), 제1 절연층(INS1) 및 베이스층(BSL)을 덮도록 위치할 수 있다.
배면 비아층(RVIA)은 배면 배선(RL) 상에 위치하고, 배면 배선(RL) 및 배면 패드 전극(RPD)의 적어도 일부분을 덮도록 위치할 수 있다.
제2 절연층(INS2)은 배면 비아층(RVIA) 상에 위치하고, 배면 비아층(RVIA) 및 배면 패드 전극(RPD)의 일부분을 덮도록 위치할 수 있다.
도 18을 참조하면, 일 실시예에 따른 표시 장치는 베이스층(BSL)의 제1 면(SF1)과 제2 면(SF2) 상에 위치한 배선, 패드 전극 등을 전기적으로 연결하기 위한 배선(SL)을 포함할 수 있고, 비표시 영역(NDA)의 배선, 패드 전극 등을 보호하기 위한 오버코트층(OC)을 더 포함할 수 있다. 여기서, 비표시 영역(NDA)에는 도 17을 참조하여 설명한 전면 배선층(FLL) 및 배면 배선층(RLL)이 위치할 수 있고, 표시 영역(DA)에는 도 16을 참조하여 설명한 화소 회로층(PCL) 등이 위치할 수 있다.
배선(SL)은 베이스층(BSL)의 제1 면(SF1) 및 제2 면(SF2)과 베이스층(BSL)의 일 측면을 덮도록 위치할 수 있다. 이에 따라, 배선(SL)은 제1 면(SF1) 상에 배치된 전면 배선, 전면 패드 전극 등을 제2 면(SF2) 상에 배치된 배면 배선, 배면 패드 전극 등과 전기적으로 연결시킬 수 있다.
오버코트층(OC)은 배선(SL)을 덮고, 베이스층(BSL)의 제1 면(SF1) 및 제2 면(SF2)과 베이스층(BSL)의 일 측면을 덮도록 위치할 수 있다. 오버코트층(OC)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 등과 같은 유기 물질을 포함할 수 있다.
이하에서는, 도 19를 참조하여 일 실시예에 따른 표시 장치의 다른 구조에 관하여 살펴본다.
도 19는 일 실시예에 따른 표시 장치의 단면도이다.
도 19를 참조하면, 일 실시예에 따른 표시 장치는 베이스층(BSL), 제1 절연층(INS1), 배면 배선(RL), 배면 패드 전극(RPD), 및 제2 절연층(INS2)을 포함할 수 있다. 도 19에 도시된 표시 장치는 도 7에 도시된 표시 장치와 유사한바, 이하에서는 차이점을 중심으로 설명한다.
베이스층(BSL)의 제1 면(SF1) 상에는 전술한 화소 회로층(PCL, 도 16 참조) 및 표시 소자층 등이 위치할 수 있다.
베이스층(BSL)의 제2 면(SF2) 상에는 제1 절연층(INS1)이 위치할 수 있다. 제1 절연층(INS1)은 베이스층(BSL)의 제2 면(SF2)을 전체적으로 덮을 수 있다.
제1 절연층(INS1)은 무기 물질(또는, 재료)을 포함하는 무기 절연층일 수 있다. 또한, 제1 절연층(INS1)은 배선 등을 정렬하기 위하여 투명한 무기 절연 물질을 포함할 수 있다.
제1 절연층(INS1) 상에는 배면 배선(RL)이 위치할 수 있다.
배면 배선(RL) 상에는 배면 패드 전극(RPD)이 위치할 수 있다. 배면 패드 전극(RPD)은 배면 배선(RL)을 덮도록 배면 배선(RL) 및 제1 절연층(INS1) 상에 위치할 수 있다.
배면 패드 전극(RPD) 상에는 제2 절연층(INS2)이 위치할 수 있다. 제2 절연층(INS2)은 배면 패드 전극(RPD)의 상면 중 적어도 일부분을 노출하도록 배면 패드 전극(RPD)을 덮을 수 있고, 제1 절연층(INS1)을 덮을 수 있다. 제2 절연층(INS2)에 의해 노출된 배면 패드 전극(RPD)의 상면에는 회로 기판 등이 부착될 수 있다.
제2 절연층(INS2)은 무기 재료를 포함하는 무기 절연층일 수 있다.
이하에서는, 도 20 내지 도 22를 참조하여, 일 실시예에 따른 표시 장치의 구성 및 화소의 구조, 구동 방법에 관하여 살펴본다.
도 20은 일 실시예에 따른 표시 장치의 구성을 간략히 도시한 블록도이고, 도 21은 일 실시예에 따른 표시 장치의 한 화소 회로를 간략히 도시한 도면이며, 도 22는 일 실시예에 따른 표시 장치의 한 화소 회로를 도시한 회로도이다.
도 20을 참조하면, 일 실시예에 따른 한 표시 장치는 표시 패널(DP) 및 표시 패널(DP)을 구동하기 위한 구동부(DRV)를 포함할 수 있다.
표시 패널(DP)은 화소 회로(PXC) 및 발광 소자(LD)를 포함할 수 있고, 화소 회로(PXC)는 도 16을 참조하여 설명한 화소 회로층(PCL)의 소자들로 구성될 수 있다.
화소 회로(PXC)는 발광 소자(LD)로 구동 전류를 제공할 수 있다. 구체적으로, 화소 회로(PXC)는 구동부(DRV)로부터 인가되는 데이터 전압(예를 들어, VPAM_RGB, DATA_PWM), 구동 전압(예를 들어, VDD1, VDD2) 및 각종 제어 신호에 기초하여 크기 및 구동 시간이 제어된 구동 전류를 발광 소자(LD)로 제공할 수 있다. 이에 따라, 발광 소자(LD)는 화소 회로(PXC)로부터 제공되는 구동 전류의 크기 또는 구동 전류의 펄스 폭에 따라 상이한 밝기의 계조 값을 표현할 수 있다. 즉, 화소 회로(PXC)는 발광 소자(LD)를 PAM(Pulse Amplitued Modulation) 및/또는 PWM(Pulse Width Modulation) 구동하여 발광 소자(LD)가 발광하는 빛의 밝기를 제어할 수 있다. 여기서, 발광 소자(LD)는 도 12 및 도 13에 도시된 발광 소자에 해당할 수 있고, 도 15에 도시된 발광 소자에 해당할 수도 있다.
화소 회로(PXC)는 PAM 전압(VPAM_RGB)에 기초하여 발광 소자(LD)로 소정의 크기의 정전류를 제공하기 위한 제1 회로(CIC1) 및 제1 회로(CIC1)에서 제공된 정전류를 인가된 PWM 전압(DATA_PWM)에 대응하는 시간 동안 발광 소자(LD)로 제공하기 위한 제2 회로(CIC2)를 포함할 수 있다.
구동부(DRV)는 표시 패널(DP)의 제2 회로(CIC2)에 각 화소의 계조값에 대응하는 PWM 전압(DATA_PWM)을 인가할 수 있다. 이에 따라, 제2 회로(CIC2)를 통해 각 화소의 발광 소자(LD)로 제공되는 구동 전류(즉, 정전류)의 구동 시간이 제어될 수 있다. 이에 따라, 표시 장치의 영상의 계조를 다양하게 구현할 수 있다. 도 1을 참조하여 설명한 복수의 표시 장치를 구성하는 각 표시 장치(또는, 표시 패널)에는 동일한 PAM 전압(VPAM_RGB)이 인가될 수 있고, 서로 다른 크기의 PAM 전압(VPAM_RGB)이 인가될 수 있다.
도 21을 참조하면, 일 실시예에 따른 화소 회로(PXC)는 제1 회로(CIC1), 제2 회로(CIC2), 제15 트랜지스터(T15)(또는, 제1 스위칭 트랜지스터), 제14 트랜지스터(T14)(또는, 제2 스위칭 트랜지스터), 및 발광 소자(LD)를 포함할 수 있다.
제1 회로(CIC1)는 일정한 크기를 갖는 정전류를 발광 소자(LD)로 제공할 수 있다. 또한, 제1 회로(CIC1)는 제1 회로(CIC1)에 포함되는 구동 트랜지스터의 문턱 전압을 보상하기 위한 보상 트랜지스터를 포함할 수 있다. 이에 따라, 제1 회로(CIC1)는 구동 트랜지스터의 문턱 전압과 무관하게, PAM 전압(VPAM_RGB)에 대응되는 크기의 구동 전류를 발광 소자(LD)로 제공할 수 있다.
제2 회로(CIC2)는 제15 트랜지스터(T15)의 턴-온, 턴-오프 동작을 제어하여 정전류가 발광 소자(LD)로 흐르는 시간을 제어할 수 있다. 제2 회로(CIC2)는 제2 회로(CIC1)에 포함되는 구동 트랜지스터의 문턱 전압을 보상하기 위한 보상 트랜지스터를 포함할 수 있다. 또한, 제2 회로(CIC2)는 인가된 스윕 전압(SWEEP[n])에 따라 구동 트랜지스터의 게이트 전압을 변화시킬 수 있다. 이에 따라, 제2 회로(CIC2)는 구동 트랜지스터의 문턱 전압과 무관하게, PWM 전압(DATA_PWM)에 대응되는 크기의 구동 전류를 발광 소자(LD)로 제공할 수 있다. 또한, 제2 회로(CIC2)는 후술하는 제15 트랜지스터(T15)의 게이트 전압을 변화시켜, 제15 트랜지스터(T15)의 턴-온, 턴-오프 시점을 제어할 수 있다.
제15 트랜지스터(T15)는 구동부(DRV)의 제어 신호에 따라 턴-온, 턴-오프 될 수 있다. 보다 구체적으로, 제15 트랜지스터(T15)의 구동 시점은 제2 회로(CIC2)에 의한 구동 전류에 의해 제어될 수 있다. 제15 트랜지스터(T15)의 턴-온, 턴-오프 타이밍은 블랙 계조의 구현과 관련될 수 있다.
도 22를 참조하면, 일 실시예에 따른 한 화소 회로(PXC)는 제1 회로(CIC1), 제2 회로(CIC2), 제15 트랜지스터(T15), 제14 트랜지스터(T14), 제19 트랜지스터(T19), 및 발광 소자(LD)를 포함할 수 있다.
먼저, 제2 회로(CIC2)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 제1 전극, 제2 노드(N2)에 연결된 제2 전극, 및 제3 노드(N3)에 연결된 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제2 회로(CIC2)의 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 PWM 전압(DATA_PWM)에 연결된 제1 전극, 제1 노드(N1)에 연결된 제2 전극, 및 제1 게이트선(GW[n])에 연결된 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)가 턴-온됨에 따라, 제1 노드(N1)에 PWM 전압(DATA_PWM)이 공급될 수 있다.
제3 트랜지스터(T3)는 직렬로 연결된 두 개의 트랜지스터(T3-1, T3-2)를 포함할 수 있다. 제3-1 트랜지스터(T3-1)의 제1 전극은 제3 노드(N3)에 연결될 수 있고, 제3-2 트랜지스터(T3-2)의 제2 전극은 제2 노드(N2)에 연결될 수 있다. 제3-1 트랜지스터(T3-1)의 제2 전극은 제3-2 트랜지스터(T3-2)의 제1 전극에 연결될 수 있다. 제3-1 트랜지스터(T3-1)의 게이트 전극 및 제3-2 트랜지스터(T3-2)의 게이트 전극은 제1 게이트선(GW[n])에 연결될 수 있다.
제4 트랜지스터(T4)는 직렬로 연결된 두 개의 트랜지스터(T4-1, T4-2)를 포함할 수 있다. 제4-1 트랜지스터(T4-1)의 제1 전극은 제3 노드(N3)에 연결될 수 있고, 제4-2 트랜지스터(T4-2)의 제2 전극은 초기화 전압(Vint)에 연결될 수 있다. 제4-1 트랜지스터(T4-1)의 제2 전극은 제4-2 트랜지스터(T4-2)의 제1 전극에 연결될 수 있다. 제4-1 트랜지스터(T4-1)의 게이트 전극 및 제4-2 트랜지스터(T4-2)의 게이트 전극은 제2 게이트선(GI[n])에 연결될 수 있다.
제5 트랜지스터(T5)는 제2 구동 전압(VDD2)에 연결된 제1 전극, 제1 노드(N1)에 연결된 제2 전극, 및 발광 PWM선(EM_PWM[n])에 연결된 게이트 전극을 포함할 수 있다.
제6 트랜지스터(T6)는 제2 노드(N2)에 연결된 제1 전극, 제4 노드(N4)에 연결된 제2 전극, 및 발광 PWM선(EM_PWM[n])에 연결된 게이트 전극을 포함할 수 있다.
제7 트랜지스터(T7)는 직렬로 연결된 두 개의 트랜지스터(T7-1, T7-2)를 포함할 수 있다. 제7-1 트랜지스터(T7-1)의 제1 전극은 제4 노드(N4)에 연결될 수 있고, 제7-2 트랜지스터(T7-2)의 제2 전극은 초기화 전원(Vint)에 연결될 수 있다. 제7-1 트랜지스터(T7-1)의 제2 전극은 제7-2 트랜지스터(T7-2)의 제1 전극에 연결될 수 있다. 제7-1 트랜지스터(T7-1)의 게이트 전극 및 제7-2 트랜지스터(T7-2)의 게이트 전극은 제3 게이트선(GI2[n])에 연결될 수 있다.
제8 트랜지스터(T8)는 제5 노드(N5)에 연결된 제1 전극, 기준 전압(VGH)에 연결된 제2 전극, 및 스윕 전압(SWEEP[n])에 연결된 게이트 전극을 포함할 수 있다.
제1 커패시터(C1)는 제5 노드(N5)에 연결된 제1 전극 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다. 제1 커패시터(C1)는 스윕 전압(SWEEP[n])의 변화에 따라 제3 노드(N3)의 전압을 변화시킬 수 있다.
제1 회로(CIC1)는 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 제12 트랜지스터(T12), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 제17 트랜지스터(T17), 제18 트랜지스터(T18), 제2 커패시터(C2), 및 제3 커패시터(C3)를 포함할 수 있다.
제9 트랜지스터(T9)는 제6 노드(N6)에 연결된 제1 전극, 제7 노드(N7)에 연결된 제2 전극, 및 제8 노드(N8)에 연결된 게이트 전극을 포함할 수 있다. 제9 트랜지스터(T9)는 제1 회로(CIC1)의 구동 트랜지스터일 수 있다.
제10 트랜지스터(T10)는 PAM 전압(VPAM_RGB)에 연결된 제1 전극, 제6 노드(N6)에 연결된 제2 전극, 및 제1 게이트선(GW[n])에 연결된 게이트 전극을 포함할 수 있다. 제10 트랜지스터(T10)가 턴-온됨에 따라, 제6 노드(N6)에는 PAM 전압(VPAM_RGB)이 공급될 수 있다.
제11 트랜지스터(T11)는 직렬로 연결된 두 개의 트랜지스터(T11-1, T11-2)를 포함할 수 있다. 제11-1 트랜지스터(T11-1)의 제1 전극은 제8 노드(N8)에 연결될 수 있고, 제11-2 트랜지스터(T11-2)의 제2 전극은 제7 노드(N7)에 연결될 수 있다. 제11-1 트랜지스터(T11-1)의 제2 전극은 제11-2 트랜지스터(T11-2)의 제1 전극에 연결될 수 있다. 제11-1 트랜지스터(T11-1)의 게이트 전극 및 제11-2 트랜지스터(T11-2)의 게이트 전극은 제1 게이트선(GW[n])에 연결될 수 있다.
제12 트랜지스터(T12)는 직렬로 연결된 두 개의 트랜지스터(T12-1, T12-2)를 포함할 수 있다. 제12-1 트랜지스터(T12-1)의 제1 전극은 제8 노드(N8)에 연결될 수 있고, 제12-2 트랜지스터(T12-2)의 제2 전극은 제9 노드(N9)에 연결될 수 있다. 제12-1 트랜지스터(T12-1)의 제2 전극은 제12-2 트랜지스터(T12-2)의 제1 전극에 연결될 수 있다. 제12-1 트랜지스터(T12-1)의 게이트 전극 및 제12-2 트랜지스터(T12-2)의 게이트 전극은 제2 게이트선(GI[n])에 연결될 수 있다.
제13 트랜지스터(T13)는 제1 구동 전압(VDD1)에 연결된 제1 전극, 제6 노드(N6)에 연결된 제2 전극, 및 발광 PWM선(EM_PWM[n])에 연결된 게이트 전극을 포함할 수 있다.
제16 트랜지스터(T16)는 제10 노드(N10)에 연결된 제1 전극, 제1 구동 전압(VDD1)에 연결된 제2 전극, 및 발광 PWM선(EM_PWM[n])에 연결된 게이트 전극을 포함할 수 있다.
제17 트랜지스터(T17)는 제2 구동 전압(VDD2)에 연결된 제1 전극, 제10 노드(N10)에 연결된 제2 전극, 및 제3 게이트선(GI2[n])에 연결된 게이트 전극을 포함할 수 있다.
제18 트랜지스터(T18)는 제9 노드(N9)에 연결된 제1 전극, 제10 노드(N10)에 연결된 제2 전극, 및 제3 게이트선(GI2[n])에 연결된 게이트 전극을 포함할 수 있다.
제2 커패시터(C2)는 제10 노드(N10)에 연결된 제1 전극 및 제8 노드(N8)에 연결된 제2 전극을 포함할 수 있다.
제3 커패시터(C3)는 제4 노드(N4)에 연결된 제1 전극 및 초기화 전압(Vint)에 연결된 제2 전극을 포함할 수 있다.
제19 트랜지스터(T19)는 제11 노드(N11)에 연결된 제1 전극, 구동 저전압(VSS)에 연결된 제2 전극, 및 테스트선(TEST)에 연결된 게이트 전극을 포함할 수 있다. 제19 트랜지스터(T19)는 발광 소자(LD)가 화소 회로(PXC)에 전기적으로 연결되기 전, 테스트 전압에 따라 턴-온되어, 화소 회로(PXC)의 이상 여부를 확인할 수 있는 트랜지스터이다.
화소 회로(PXC)의 구동 방법을 간략히 살펴보면 다음과 같다.
먼저, 제3 게이트선(GI2[n])을 통해 턴-온 전압(논리 로우 레벨)이 인가되면, 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제17 트랜지스터(T17), 및 제18 트랜지스터(T18)는 턴-온될 수 있다. 이에 따라, 제4 노드(N4) 및 제9 노드(N9)에는 초기화 전압(Vint)이 인가되고, 제5 노드(N5)에는 기준 전압(VGH)이 인가되며, 제10 노드(N10)에는 제2 구동 전압(VDD2)이 인가될 수 있다. 여기서, 발광 소자(LD)의 애노드는 초기화 전압(Vint)으로 초기화 될 수 있다.
제3 게이트선(GI2[n])에 턴-온 전압이 인가된 이후, 제1 게이트선(GW[n])을 통해 턴-온 전압(논리 로우 레벨)이 인가되면, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제10 트랜지스터(T10), 및 제11 트랜지스터(T11)는 턴-온될 수 있다. 이에 따라, 제1 노드(N1)에는 PWM 전압(DATA_PWM)이 인가되고, 제1 노드(N1)와 제2 노드(N2)의 전압 차이는 제1 트랜지스터(T1)의 문턱 전압보다 작게 설정되어, 제1 트랜지스터(T1)는 턴-온될 수 있다. 제6 노드(N6)에는 PAM 전압(VPAM_RGB)이 인가되고, 제8 노드(N8)와 제7 노드(N7)의 전압 차이는 제9 트랜지스터(T9)의 문턱 전압보다 작게 설정되어, 제9 트랜지스터(T9)는 턴-온될 수 있다.
제2 게이트선(GI[n])을 통해 턴-온 전압(논리 로우 레벨)이 인가되면, 제4 트랜지스터(T4)는 턴-온될 수 있고, 제3 노드(N3)에는 초기화 전압(Vint)이 공급될 수 있다. 제2 게이트선(GI[n])에 턴-온 전압이 인가되는 시점은 제1 게이트선(GW[n])에 턴-온 전압이 인가되는 시점보다 늦을 수 있고, 동일할 수도 있다.
이후, 발광 PWM선(EM_PWM[n])에 턴-온 전압(논리 로우 레벨)이 인가되면, 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제13 트랜지스터(T13), 및 제16 트랜지스터(T16)는 턴-온될 수 있다. 이에 따라, 제2 회로(CIC2)에서는 제2 구동 전압(VDD2)에 대응하는 전류가 제4 노드(N4)로 공급될 수 있고, 제1 회로(CIC1)에서는 제1 구동 전압(VDD1)에 대응하는 전류가 제7 노드(N7)로 인가될 수 있다.
발광 PAM선(EM_PAM[n])에 턴-온 전압(논리 로우 레벨)이 인가되면, 제14 트랜지스터(T14)는 턴-온될 수 있다. 이 때, 제4 노드(N4)의 전압과 제14 트랜지스터(T14)의 제1 전극의 전압 차이가 제15 트랜지스터(T15)의 문턱 전압보다 낮게 설정될 때, 제15 트랜지스터(T15)는 턴-온 될 수 있다. 이에 따라, 제1 회로(CIC1)를 통한 구동 전류(또는, 정전류)는 발광 소자(LD)로 흐를 수 있고, 발광 소자(LD)는 구동 전류의 크기에 대응하여 발광할 수 있다.
발광 PWM선(EM_PWM[n])에 턴-온 전압이 인가될 때, 소정 기간 동안 스윕 전압(SWEEP[n])은 선형적으로 감소할 수 있다. 이에 따라, 제3 노드(N3)의 전압은 작아질 수 있고, 제4 노드(N4)로 공급되는 전압은 PWM 전압(DATA_PWM)에 대응될 수 있다. PWM 전압(DATA_PWM)의 크기에 따라 제4 노드(N4)로 공급되는 전압이 변경될 수 있고, PWM 전압(DATA_PWM)이 증가하는 경우, 제4 노드(N4)의 전압은 증가할 수 있고, 제15 트랜지스터(T15)는 제4 노드(N4)의 전압 변화에 의해 턴-오프될 수 있다. 즉, 제2 회로(CIC2)는 제15 트랜지스터(T15)의 게이트 전압을 변경함으로써, 제15 트랜지스터(T15)의 턴-온, 턴-오프를 제어할 수 있다. 제15 트랜지스터(T15)가 턴-오프되면, 발광 소자(LD)에는 구동 전류가 흐르지 않는다. 이에 따라, 발광 소자(LD)는 발광하지 않으므로, 제2 회로(CIC2)는 발광 소자(LD)의 발광 시간을 제어할 수 있다. 즉, 화소 회로(PXC)는 제15 트랜지스터(T15)의 동작 시간을 제어함으로써, 발광 소자(LD)의 발광 시간을 제어할 수 있고, 계조 표현성을 향상시킬 수 있다.
일 실시예에서는 화소 회로(PXC)가 PAM(Pulse Amplitued Modulation) 및 PWM(Pulse Width Modulation)이 구동하는 것으로 설명되었으나, 실시예에 따라, 화소 회로(PXC)는 PAM 구동 또는 PWM 구동만 할 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
BSL: 베이스층
PCL: 화소 회로층
DPL: 표시 소자층
CVL: 커버층
RL: 배면 배선
RPD: 배면 패드 전극
PLL: 평탄화층
INS1: 제1 절연층
INS2: 제2 절연층
LD: 발광 소자

Claims (20)

  1. 제1 면 및 상기 제1 면의 반대면인 제2 면을 포함하는 베이스층;
    상기 제2 면 상에 위치하는 제1 절연층;
    상기 제2 면과 상기 제1 절연층 사이에 위치하는 평탄화층;
    상기 제1 절연층 상에 위치하는 배면 배선;
    상기 배면 배선 상에 위치하는 배면 패드 전극; 및
    상기 배면 패드 전극의 상면 중 적어도 일부분을 노출하도록 상기 배면 패드 전극을 덮는 제2 절연층을 포함하는 표시 장치.
  2. 제1항에서,
    상기 평탄화층은 유기 물질을 포함하는 표시 장치.
  3. 제1항에서,
    상기 제1 절연층은 투명한 무기 절연 물질을 포함하는 표시 장치.
  4. 제1항에서,
    상기 베이스층은 경성 기판인 표시 장치.
  5. 제1항에서,
    상기 배면 배선은 상기 제2 면 상에서 제1 방향으로 연장된 표시 장치.
  6. 제5항에서,
    상기 배면 패드 전극은 상기 배면 배선과 적어도 일부분 중첩하도록 상기 배면 배선을 덮는 표시 장치.
  7. 제6항에서,
    상기 배면 패드 전극은 투명 도전성 산화물을 포함하는 표시 장치.
  8. 제1항에서,
    상기 제1 면 상에 위치하는 화소 회로층; 및
    상기 화소 회로층 상에 위치하는 표시 소자층을 더 포함하는 표시 장치.
  9. 제8항에서,
    상기 화소 회로층은 상기 제1 면 상에 위치하는 제1 트랜지스터를 포함하는 표시 장치.
  10. 제8항에서,
    상기 표시 소자층은 발광 소자를 포함하고,
    상기 발광 소자는,
    제1 반도체층;
    상기 제1 반도체층과 상이한 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 위치하는 활성층을 포함하는 표시 장치.
  11. 제1 면 및 상기 제1 면의 반대면인 제2 면을 포함하는 베이스층을 준비하는 단계;
    상기 제1 면 상에 화소 회로층 및 표시 소자층을 형성하는 단계;
    상기 제2 면 상에 평탄화층을 형성하는 단계;
    상기 평탄화층 상에 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층 상에 배면 배선 및 배면 패드 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  12. 제11항에서,
    유기 물질로 상기 평탄화층을 형성하는 표시 장치의 제조 방법.
  13. 제11항에서,
    투명한 무기 절연 물질로 상기 제1 절연층을 형성하는 표시 장치의 제조 방법.
  14. 제11항에서,
    경성 기판인 상기 베이스층을 준비하는 표시 장치의 제조 방법.
  15. 제11항에서,
    투명 도전성 산화물로 상기 배면 패드 전극을 형성하는 표시 장치의 제조 방법.
  16. 제11항에서,
    상기 배면 패드 전극 상에 제2 절연층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  17. 제11항에서,
    상기 제2 면 상에 제1 방향으로 연장되도록 상기 배면 배선을 형성하는 표시 장치의 제조 방법.
  18. 제17항에서,
    상기 배면 배선과 적어도 일부분 중첩하여 상기 배면 배선을 덮도록 상기 배면 패드 전극을 형성하는 표시 장치의 제조 방법.
  19. 제11항에서,
    상기 화소 회로층을 형성하는 단계는, 상기 제1 면 상에 제1 트랜지스터를 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  20. 제11항에서,
    상기 표시 소자층을 형성하는 단계는, 상기 화소 회로층 상에 발광 소자를 배치하는 단계를 포함하는 표시 장치의 제조 방법.
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