JP2014207434A - 半導体装置 - Google Patents

Abstract

【課題】スキャン・テスト用のレジスタにデータ退避機能を組み込む。【解決手段】スキャン・フリップフロップ110は、第１、第２及び第３の記憶回路を有する。第１の記憶回路111は、通常動作時に、組み合わせ回路のレジスタとして機能する記憶回路である。第２の記憶回路112は、第１の記憶回路のバックアップ用の記憶回路である。第３の記憶回路113は、データを次段のフリップフロップに転送する機能を有する。また、第２の記憶回路は、第１の記憶回路のデータを第３の記憶回路に書き込む機能、第３の記憶回路のデータを第１の記憶回路に書き込む機能を備える。任意の時間において、第１の記憶回路のデータを外部に取り出すこと、また第１の記憶回路に外部からデータを設定することができる。【選択図】図１

Description

本発明は、物、方法、又は製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。例えば、本明細書では、半導体装置、表示装置、蓄電装置、その駆動方法、及びその作製方法等について説明する。本明細書では、半導体装置として、例えば、記憶回路、記憶回路を含むプロセッサ（代表的には、プログラマブル・ロジック・デバイス、ＣＰＵ、マイクロコントローラ）、及び同プロセッサを備えた電子機器等に関して説明される。

なお、本明細書において、半導体装置とは、半導体素子（トランジスタ、ダイオード等）を含む回路を有する装置をいう。または、半導体装置とは、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発光装置、及び電子機器等は、半導体装置に含まれている場合や、半導体装置を有する場合がある。

プログラマブル・ロジック・デバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）は集積回路の一種であり、出荷後にユーザがプログラミングにより内部回路の構造を変更できる集積回路である。例えば、ユーザがプログラム可能なデバイスとして、小規模な集積回路であるＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ）及びＧＡＬ（Ｇｅｎｅｒｉｃ Ａｒｒａｙ Ｌｏｇｉｃ）等、並びに大規模な集積回路であるＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）、及びＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等が挙げられる。本明細書では、ＰＬＤとは、これらを含め、プログラム可能な集積回路のことをいう。

なお、マイクロコントローラは、集積回路の一種であり、「マイクロコントローラユニット」、「マイクロプロセッサユニット」、「ＭＣＵ」、「μＣ」等と呼ばれることがある。

集積回路の動作検証方法の一つに、スキャン・テストがある。

これは、集積回路内部のフリップフロップ（以下、『ＦＦ』とも呼ぶ。）を一連のシフトレジスタとみなし、通常の回路動作とは独立に、ＦＦに格納されたデータを、順次集積回路の外部端子から取得する、もしくは、集積回路の外部端子からＦＦに順次データを格納することで行うテストである。ＦＦは、組み合わせ回路のレジスタとして用いられているので、スキャン・テストにより、ＦＦに格納されたデータを検証することができるだけではなく、ＦＦのデータを利用する論理回路（組み合わせ回路）の動作を検証することもできる。

スキャン・テスト回路のシフトレジスタをスキャン・チェーンと呼ぶことがある。また、スキャン・チェーン（シフトレジスタ）を構成するＦＦをスキャン・フリップフロップと呼ぶことがある。

また、集積回路の消費電力削減のため、動作に必要のない回路への電源供給を停止することが行われている。しかしながら、レジスタを構成するフリップフロップは、一般的には揮発性の記憶回路である。電源供給の停止によりレジスタのデータが失われてしまうと、電源供給を再開しても、集積回路での継続した処理は困難となる。そのため、電源供給を停止する前に、レジスタのデータを不揮発性メモリに退避することが提案されている。例えば、特許文献１には、スキャン・テスト用のシフトレジスタを利用して、スキャンＦＦに記憶されているデータを強誘電体メモリに退避することが開示されている。

特開平１０−０７８８３６号公報

スキャン・テストは、集積回路の不良解析などには有効であるが、その一方、集積回路内に、通常のＦＦの代わりにスキャンＦＦを配置しておく必要がある。従って、通常動作には全く関係のない部分を含む回路が集積回路内に存在することになる。スキャン・テストには、利点がある反面、チップ面積の増大に伴う製造コストの上昇、配線遅延による動作特性の低下などの悪影響を伴うことが知られている。

また、特許文献１のように、スキャンＦＦのデータを退避するための不揮発性メモリを設けることも、チップ面積の増大につながる。

そこで、本発明の一形態の課題の１つは、スキャン・テストを行うための新規なシフトレジスタを組み込んだ半導体装置などを提供することである。または、本発明の一形態の課題の１つは、チップ面積の増大を抑制しつつ、スキャン・テストを行うためのシフトレジスタを組み込んだ半導体装置などを提供することである。または、本発明の一形態の課題の１つは、チップ面積の増大を抑制しつつ、スキャンＦＦのデータを退避することが可能な半導体装置などを提供することである。または、本発明の一形態の課題の１つは、低消費電力な半導体装置などを提供することである。または、本発明の一形態の課題の１つは、新規な半導体装置などを提供することである。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項等の記載から、自ずと明らかとなるものであり、明細書、図面、請求項等の記載から、これら以外の課題を抽出することが可能である。

本発明の一形態は、複数のフリップフロップを有するレジスタを含む半導体装置である。各フリップフロップは第１乃至第３の記憶回路を有する。第１の記憶回路は、組み合わせ回路のレジスタとして機能する記憶回路である。第２の記憶回路は、第１の記憶回路のバックアップ用の記憶回路である。また、第２の記憶回路は、第１の記憶回路のデータを第３の記憶回路に書き込む機能、第３の記憶回路のデータを第１の記憶回路に書き込む機能を備える。第３の記憶回路は、データを次段のフリップフロップの第３の記憶回路に転送する機能を有する。よって、本形態に係る半導体装置は、任意の時間において、第１の記憶回路のデータを外部に取り出すこと、また、第１の記憶回路に外部からデータを設定することができる。

また、上記形態において、第２の記憶回路には、酸化物半導体でチャネルが形成されているトランジスタを設けることができる。また、第３の記憶回路には、酸化物半導体でチャネルが形成されているトランジスタを設けることができる。

本明細書では、チャネルが酸化物半導体で形成されているトランジスタを酸化物半導体トランジスタ、又はＯＳトランジスタと呼ぶこともある。

本発明の一形態により、レジスタとして機能する複数のフリップフロップで、スキャン・テスト用のシフトレジスタを構成することが可能になる。または、本発明の一形態により、低消費電力な半導体装置を提供することができる。または、本発明の一形態により、信頼性を向上した半導体装置を提供することができる。または、チップ面積の増加を抑制しつつ、スキャン・テストが可能な半導体装置を提供することが可能になる。

スキャン・テスト用のシフトレジスタの構成の一例を示す回路図。 Ａ：スキャン・テスト用のシフトレジスタの構成の一例を示すブロック図。Ｂ：スキャン・フリップフロップの構成の一例を示すブロック図。 スキャン・テストが可能な集積回路の構成の一例を示すブロック図。 図１のシフトレジスタの駆動方法の一例を示すタイミングチャート。 図１のシフトレジスタの駆動方法の一例を示すタイミングチャート。 集積回路の構成の一例を示す断面図。 Ａ：酸化物半導体トランジスタの構成の一例を示す上面図。Ｂ：線Ｂ１−Ｂ２による図Ａの断面図。Ｃ：線Ｂ３−Ｂ４による図Ａの断面図。 Ａ−Ｃ：図７Ａのトランジスタの作製方法の一例を説明するための断面図。 Ａ、Ｂ：同作製方法の一例を説明するための断面図。 Ａ：酸化物半導体トランジスタの構成の一例を示す上面図。Ｂ：線Ｂ１−Ｂ２による図Ａの断面図。Ｃ：線Ｂ３−Ｂ４による図Ａの断面図。 Ａ−Ｄ：図１０Ａのトランジスタの作製方法の一例を説明するための断面図。 Ａ−Ｄ：同作製方法の一例を説明するための断面図。 Ａ−Ｆ：電子機器の一例を説明するための外観図。

以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略することがある。

（実施の形態１）
本実施の形態では、半導体装置の一例として、スキャン・テストに用いることが可能なシフトレジスタについて説明する。以下、図１−図５を用いて、本実施の形態を説明する。

本実施の形態のシフトレジスタは、記憶回路及びスキャン・テスト用の検証回路として、ＰＬＤ、ＣＰＵ、ＭＰＵ等の各種の集積回路に組み込むことができる。

＜シフトレジスタの構成例＞
図２Ａは、スキャン・テスト用のシフトレジスタ（スキャン・チェーン）の構成の一例を示すブロック図である。図２Ｂは、シフトレジスタを構成するスキャン・フリップフロップの構成の一例を示すブロック図である。また、図３は、図２Ａのシフトレジスタを備えた集積回路のブロック図である。

図２Ａのシフトレジスタ１００は、カスケード接続された複数のスキャン・フリップフロップ１１０を有する。図２Ａに示すように、各スキャン・フリップフロップ１１０の出力端子ＯＵＴは、次段のスキャン・フリップフロップ１１０の入力端子ＩＮに接続されている。

シフトレジスタ１００は、プロセッサなどの論理回路を有する各種の集積回路に組み込むことが可能である。入力端子１２１（ＳＣＮ−ＩＮ）は、スキャン・テスト用データの入力端子であり、出力端子１２２（ＳＣＮ−ＯＵＴ）はその出力端子である。入力端子１２１から入力されたデータを、任意のスキャン・フリップフロップ１１０に書き込むことができる。また、各スキャン・フリップフロップ１１０に記憶されているデータは、シフトレジスタ１００のシフト動作により、次段のスキャン・フリップフロップ１１０に送られ、出力端子１２２から取り出すことができる。

また、スキャン・フリップフロップ１１０は、集積回路が通常動作時には、組み合わせ回路のデータ記憶部、いわゆるレジスタとして機能する。組み合わせ回路の出力が端子Ｄから入力され、スキャン・フリップフロップ１１０で保持される。また、スキャン・フリップフロップ１１０で保持されているデータは、端子Ｑから組み合わせ回路に出力される。

＜スキャンＦＦ；ＳＣＮ−ＦＦの構成例＞
図２Ｂに示すように、スキャン・フリップフロップ１１０（ＳＣＮ−ＦＦ）は、３つの記憶回路１１１−１１３を有する。

記憶回路１１１（ＭｅｍＡ）は、組み合わせ回路のデータ記憶部であり、いわゆるレジスタとして機能する。集積回路が通常動作時には、端子Ｄに組み合わせ回路からデータが入力され、記憶回路１１１はそのデータを格納する。また、格納したデータは、端子Ｑから組み合わせ回路に出力される。

記憶回路１１２（ＭｅｍＢ）は、記憶回路１１１のバックアップ用の記憶回路である。制御信号に従い、記憶回路１１１のデータが、記憶回路１１２に書き込まれ、格納される。また、記憶回路１１２に格納されているデータが、記憶回路１１１へ書き戻される。また、記憶回路１１２は、スキャン・フリップフロップ１１０への電源電位の供給が遮断されている期間でも、データに対応する電位を保持することが可能であり、いわゆる不揮発性メモリの機能を有する。

このように、レジスタのバックアップ用の記憶部を設けることで、半導体装置の電源供給を適宜停止することが可能になるため、半導体装置の消費電力を削減することができる。

記憶回路１１３（ＭｅｍＣ）は、端子ＩＮから入力されたデータを格納する機能、及び格納しているデータを端子ＯＵＴから出力する機能を有する。つまり、記憶回路１１３は、記憶しているデータを次段のスキャン・フリップフロップ１１０の記憶回路１１３に転送する機能を備える。複数のスキャン・フリップフロップ１１０がシフトレジスタとして機能することが可能になる。

記憶回路１１３は、記憶回路１１２と同様に、スキャン・フリップフロップ１１０への電源電位の供給が遮断されている期間でも、データに対応する電位を保持することが可能であり、いわゆる不揮発性メモリの機能を有する。

記憶回路１１２は、記憶回路１１１に記憶されているデータを記憶回路１１３に書き込む機能、及び記憶回路１１３に記憶されているデータを記憶回路１１１に書き込む機能を、更に有する。記憶回路１１２、記憶回路１１３の機能により、シフトレジスタ１００の任意の記憶回路１１１に入力端子１２１から入力されたデータを書き込むこと、また、任意の記憶回路１１１に記憶されているデータを出力端子１２２から取り出すことができる。

＜スキャン・テスト可能な集積回路の構成例＞
図３は、シフトレジスタ１００が組み込まれた集積回路の構成の一例を示すブロック図である。図３では、一例として、４つのスキャン・フリップフロップ１１０を有するシフトレジスタが集積回路１０に設けられている。また、図３では、集積回路１０の構成の一例として、２つのスキャン・フリップフロップ１１０の間に組み合わせ回路１５０（ＣＭＢ）を接続した構造を示している。入力端子１５１からは、集積回路１０で処理するデータが入力される。出力端子１５２からは、集積回路１０で処理されたデータが出力される。

なお、図３で使用されている、番号［１］等は、同じ機能を有する回路、信号等を識別するための番号であり、他の図面でも同様に使用されることがある。

通常動作時には、入力端子１５１から入力されたデータがＣＭＢ［１］で処理される。ＣＭＢ［１］からの出力データは、ＳＣＮ−ＦＦ［１］のＭｅｍＡに格納され、ＣＭＢ［２］に出力される。ＣＭＢ［２］からの出力データは、ＳＣＮ−ＦＦ［２］のＭｅｍＡに格納され、ＣＭＢ［３］に出力される。同様な処理がＣＭＢ［３］−［５］及びＳＣＮ−ＦＦ［３］−［４］でも行われ、最終的にＣＭＢ［５］の出力データが、出力端子１５２から集積回路１０の外部に取り出される。

また、ＳＣＮ−ＦＦ［１］−［４］をシフトレジスタとして機能させる場合は、ＳＣＮ−ＦＦ［１］から、ＭｅｍＣで記憶されているデータを出力させ、ＳＣＮ−ＦＦ［２］のＭｅｍＣに書き込む。この動作がＳＣＮ−ＦＦ［２］−［４］で順次実行され、最終的に、ＳＣＮ−ＦＦ［４］のＭｅｍＣに記憶されているデータが、出力端子１２２から出力される。

スキャン・テストの一例を以下に示す。まず、集積回路１０をシフト動作モードで動作させる。シフト動作モードは、ＳＣＮ−ＦＦ［１］−［４］をシフトレジスタとして動作させるモードである。入力端子１２１から、テスト用のデータを入力し、ＳＣＮ−ＦＦ［１］−［４］にテスト用の初期データを記憶させる。ＳＣＮ−ＦＦ［１］−［４］において、初期データは、ＭｅｍＣからＭｅｍＢを経てＭｅｍＡに書き込まれる。

次いで、通常動作モードで集積回路１０を動作させる。初期データを用いてＣＭＢ［１］−［５］が動作し、ＣＭＢ［１］−［４］での処理結果は、各ＳＣＮ−ＦＦ［１］−［４］のＭｅｍＡで記憶される。ＣＭＢ［５］での処理結果は、出力端子１５２から出力される。次いで、ＳＣＮ−ＦＦ［１］−［４］において、ＭｅｍＢを動作させ、ＭｅｍＡで記憶されているデータをＭｅｍＣに書き込む。再び、シフト動作モードを実行し、ＳＣＮ−ＦＦ［１］−［４］で保持されているデータを、出力端子１２２（ＳＣＮ−ＯＵＴ）から取り出す。この出力端子１２２からの出力データの値を、不具合がない場合に出力される値（期待値）と比較することで、集積回路１０の動作検証を行うことができる。

また、集積回路１０を省電力モードにする場合等、ＣＭＢ［１］−［５］への電源供給を停止させる場合は、ＳＣＮ−ＦＦ［１］−［４］において、ＭｅｍＡで記憶されているデータが、ＭｅｍＢに退避される。そして、電源供給を再開する場合は、ＳＣＮ−ＦＦ［１］−［４］において、ＭｅｍＢで記憶されているデータが、ＭｅｍＡに書き戻される。そのため、集積回路１０は、電源供給停止時の状態から継続して処理を行うことができる。

また、ＭｅｍＡにデータを書き戻したら、集積回路１０を直ちに通常動作モードで動作させるのではなく、ＭｅｍＢでバックアップされていたデータを検証してから通常動作モードに復帰させることもできる。

この場合、ＳＣＮ−ＦＦ［１］−［４］への電源供給を再開し、ＣＭＢ［１］−［５］への電源供給は停止しておく。まず、ＳＣＮ−ＦＦ［１］−［４］をシフト動作モードで動作させる。ＳＣＮ−ＦＦ［１］−［４］では、ＭｅｍＢでバックアップされていたデータが、ＭｅｍＣを通じて、出力端子１２２（ＳＣＮ−ＯＵＴ）から出力される。出力端子１２２からの出力データを検証することで、ＳＣＮ−ＦＦ［１］−［４］でバックアップされていたデータのエラー検証を行うことができる。このエラー検証結果により、データにエラーがあった場合、エラーを訂正するデータを入力端子１２１から入力し、ＳＣＮ−ＦＦ［１］−［４］のデータを書き換えるような動作が可能である。

＜シフトレジスタの回路構成例＞
以下、図１の回路図を用いて、シフトレジスタ１００及びスキャン・フリップフロップ１１０のより詳細な構成、及び動作方法を説明する。図１には、説明を簡単にするため、２つのスキャン・フリップフロップ１１０でなるシフトレジスタ１００を示している。

［第１の記憶回路；ＭｅｍＡの構成例］
記憶回路１１１（ＭｅｍＡ）は、一般的なフリップフロップで構成することができる。図１の例では、インバータ２１２、及びクロックドインバータ２１３でなるループ回路が設けられている。クロックドインバータ２１３は、クロック信号ＣＫＢにより制御される。このループ回路の入力ノード（ノードＭＤ）は、スイッチ２１１を介して端子Ｄに接続され、同出力ノード（ノードＭＱ）は、インバータ２１４を介して端子Ｑに接続されている。スイッチ２１１は、クロック信号ＣＫにより制御される。クロック信号ＣＫＢは、クロック信号ＣＫの反転信号である。

記憶回路１１１は、クロック信号ＣＫ及びクロック信号ＣＫＢにより、データの書き込み、読み出しが制御される。クロック信号ＣＫの電位がハイレベル（Ｈレベル）のとき、スイッチ２１１はオンとなり、クロックドインバータ２１３はインバータとして機能する。クロック信号ＣＫの電位がローレベル（Ｌレベル）のとき、スイッチ２１１はオフとなり、クロックドインバータ２１３の出力はハイインピーダンスとなる。

また、ノードＭＤ、ノードＭＱは記憶回路１１１のデータ保持部であり、データに対応する電位を保持する機能を有する。ノードＭＤは、端子Ｄから入力された電位を保持する機能を有する。ノードＭＱは、ノードＭＤで保持されている電位を反転させた電位を保持する機能を有する。ノードＭＱで保持されている電位は、インバータ２１４により反転され、端子Ｑから出力される。

以下、クロック信号ＣＫを、信号ＣＫ、またはＣＫと呼ぶことがある。他の信号、電位についても同様に、省略して呼ぶことがある。

［第２の記憶回路；ＭｅｍＢの構成例］
記憶回路１１２（ＭｅｍＢ）は、８つのトランジスタ２２１−２２８を有する。ここでは、トランジスタ２２１−２２８をｎチャネル型トランジスタとしている。記憶回路１１２は、制御信号（ＳＴ、ＬＤ）により制御され、ノードＭＤ、ＭＱで保持されているデータをノードＮＤ、ＮＱに書き込む機能、及びノードＮＤ、ＮＱで保持されているデータをノードＭＤ、ＭＱに書き込む機能を有する。記憶回路１１２は、セット信号ＳＴに従い、記憶回路１１１に記憶されているデータの退避動作を行い、ロード信号ＬＤに従い、記憶回路１１１へのデータの復帰動作を行う。

トランジスタ２２１、及びトランジスタ２２２は、ノードＭＤのデータをノードＮＤに読み出す読み出し回路として機能する。また、トランジスタ２２３、及びトランジスタ２２４は、ノードＭＱのデータをノードＮＱに読み出す読み出し回路として機能する。直列に接続されたトランジスタ２２１、及びトランジスタ２２２が、低電源電位ＶＳＳを供給する配線とノードＭＤ間を接続している。トランジスタ２２１のゲートは、ノードＭＤに接続されている。トランジスタ２２１のゲートには、セット信号ＳＴが入力される。同様に、直列に接続されたトランジスタ２２３、及びトランジスタ２２４がＶＳＳを供給する配線とノードＭＱ間を接続している。

セット信号ＳＴに従い、記憶回路１１２は、記憶回路１１１に記憶されているデータを退避する。信号ＳＴをＨレベルとし、トランジスタ２２２、トランジスタ２２４をオンにしている期間、ノードＭＤ、ＭＱに保持されているデータに対応する電位が、ノードＮＤ、ＮＱに供給される。信号ＳＴをＬレベルとし、トランジスタ２２２、トランジスタ２２４をオフすることで、ノードＮＤ、ＮＱにおいて、電位（データ）が保持される。

トランジスタ２２５、及びトランジスタ２２６は、ノードＮＤのデータをノードＭＤに読み出す読み出し回路として機能する。また、トランジスタ２２７、及びトランジスタ２２８は、ノードＮＱのデータをノードＭＱに読み出す読み出し回路として機能する。直列に接続されたトランジスタ２２５、及びトランジスタ２２６が、ＶＳＳを供給する配線とノードＭＤ間を接続している。トランジスタ２２５のゲートは、ノードＮＤに接続されている。トランジスタ２２６のゲートには、ロード信号ＬＤが入力されている。同様に、直列に接続されたトランジスタ２２７、及びトランジスタ２２８がＶＳＳを供給する配線とノードＭＱ間を接続している。

ロード信号ＬＤに従い、記憶回路１１２は、記憶回路１１１にデータを復帰する。信号ＬＤをＨレベルとし、トランジスタ２２６、及びトランジスタ２２８をオンにしている期間、ノードＮＤ、ＮＱに保持されているデータに対応する電位が、ノードＭＤ、ＭＱに供給される。信号ＬＤをＬレベルとし、トランジスタ２２６、及びトランジスタ２２８をオフすることで、ノードＭＤ、ＭＱにおいて、電位（データ）が保持される。

図１の構成例では、記憶回路１１２及び記憶回路１１３では、データ保持部として、同じノード（ＮＤ、ＮＱ）が用いられている。また、ノードＮＤ、及びノードＮＱの電荷保持特性を向上させるため、一方又は双方に、容量素子を接続することも可能である。

このように、スキャン・フリップフロップ１１０には、不揮発性のデータ保持部（ノードＮＤ、ノードＮＱ）が設けられているため、信号ＳＴ及び信号ＬＤの制御による記憶回路１１２の動作は、記憶回路１１１においては、退避動作と復帰動作となるが、記憶回路１１３においては、データセット動作、データロード動作と呼ぶことができる。信号ＳＴによる記憶回路１１２の動作は、記憶回路１１１から記憶回路１１３へデータを書き込む動作でもあるため、信号ＳＴによる動作は、記憶回路１１３に、記憶回路１１１に記憶されているデータを格納する動作（データセット動作）と呼ぶこともできる。また、信号ＬＤによる記憶回路１１２の動作は、記憶回路１１３に記憶されているデータを記憶回路１１１に格納する動作（データロード動作）と呼ぶこともできる。

［第３の記憶回路；ＭｅｍＣの構成例］
記憶回路１１３は、６つのトランジスタ２３１−２３６を有する。ここでは、トランジスタ２３１−２３６をｎチャネル型トランジスタとしている。また、記憶回路１１３は、４つのクロック信号Ｃ１−Ｃ４に従い、入力端子１２１または前段の記憶回路１１３からデータを取り込み、また、記憶しているデータを次段の記憶回路１１３に出力する。

トランジスタ２３１は、記憶回路１１３の入力端子（ＩＮ）とノードＮＤ間の導通・非導通を制御するスイッチとして機能する。トランジスタ２３１のゲートは信号Ｃ２が入力される。トランジスタ２３１がオンになることにより、入力端子（ＩＮ）から、記憶回路１１３にデータが入力され、このデータに対応する電位がノードＮＤに格納される。

トランジスタ２３２及びトランジスタ２３３は、ノードＮＤで保持されているデータをノードＮＱに読み出す読み出し回路として機能する。直列に接続されたトランジスタ２３２及びトランジスタ２３３が、低電源電位ＶＳＳが供給される配線とノードＮＱ間を接続している。トランジスタ２３２のゲートはノードＮＤに接続されている。トランジスタ２３３のゲートは信号Ｃ４が入力される。トランジスタ２３３がオンになることにより、ノードＮＤで保持している電位に対応する電位がノードＮＱに書き込まれる。

トランジスタ２３４は、ノードＮＱで保持されているデータを記憶回路１１３の出力端子（ＯＵＴ）に読み出す読み出し回路として機能する。トランジスタ２３４のゲートはノードＮＱに接続されている。トランジスタ２３４のソースは、ＶＳＳが供給される配線に接続され、ドレインは、出力端子（ＯＵＴ）に接続されている。

なお、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子（電極）を有する素子である。ゲートを除く２つの端子は、トランジスタの導電型（ｎ、ｐ）、端子に入力される電位によって、ソース、ドレインとしての機能が入れ替わることがある。よって、シフトレジスタ１００においても、ソースとドレインの関係が逆になることがある。この点は他の回路でも同様である。そこで本明細書では、ソース及びドレインと呼ばず、トランジスタのゲート以外の端子（電極）を第１電極、第２電極と呼ぶ場合がある。

トランジスタ２３５は、ノードＮＤと高電源電位ＶＤＤが供給される配線間の導通・非導通を制御するスイッチとして機能する。また、トランジスタ２３５は、ノードＮＤの電位をプリチャージするプリチャージ回路と呼ぶこともできる。トランジスタ２３５のゲートには、信号Ｃ１が入力される。ソースは、ノードＮＤに接続され、ドレインは、ＶＤＤが供給される配線に接続されている。トランジスタ２３５をオンすることにより、ノードＮＤは、ＶＤＤが供給され、Ｈレベルとなる。

トランジスタ２３６は、ノードＮＱと高電源電位ＶＤＤが供給される配線間の導通・非導通を制御するスイッチとして機能する。また、トランジスタ２３６は、ノードＮＱの電位をプリチャージするプリチャージ回路と呼ぶこともできる。トランジスタ２３６のゲートには、信号Ｃ３が入力される。ソースは、ノードＮＱに接続され、ドレインは、ＶＤＤが供給される配線に接続されている。トランジスタ２３６をオンすることにより、ノードＮＱは、ＶＤＤが供給され、Ｈレベルとなる。

ノードＮＤ及びノードＮＱのプリチャージ用の回路（トランジスタ２３５、トランジスタ２３６）は、必要に応じて設ければよい。

ここで、ＶＤＤの供給停止後も、記憶回路１１２及び記憶回路１１３でデータを長期間保持させるようにするためには、電気的に浮遊状態にされたノードＮＤ、ノードＮＱで保持されている電位（電荷）の変動をできるだけ抑えればよい。そのためには、ノードＮＤ、ノードＮＱからの電荷のリークパスをできるだけ形成しない、またはこのリークパスを流れる電荷をできるだけ少なくすればよい。

そのため、トランジスタ２２１−２２４及びトランジスタ２３１−２３６には、オフ状態でのリーク電流（オフ電流）が少ないトランジスタが用いられることが好ましい。ここでは、オフ電流が低いとは、室温においてチャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ以下であることをいう。オフ電流は少ないほど好ましいため、この規格化されたオフ電流値が１ｚＡ以下、更に１０ｙＡ以下とし、更に１ｙＡ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ−３Ｖの範囲、または５Ｖ程度である。このようにオフ電流が少ないトランジスタとしては、チャネルが酸化物半導体で形成されているトランジスタが挙げられる。

なお、記憶回路１１２において、トランジスタ２２１とトランジスタ２２２の何れか一方が、オフ電流がきわめて低いトランジスタであればよい。また、トランジスタ２２３とトランジスタ２２４の何れか一方が、オフ電流がきわめて低いトランジスタであればよい。

＜シフトレジスタの駆動方法例＞
以下、図４、及び図５に示すタイミングチャートを用いて、図１のシフトレジスタ１００の駆動方法の一例を説明する。図４は、集積回路１０で処理を実行させる際のシフトレジスタ１００の駆動方法の一例を示すタイミングチャートである。この動作モードでは、シフトレジスタ１００の各スキャン・フリップフロップ１１０は、組み合わせ回路１５０のレジスタとして機能する。また、図５は、集積回路１０の動作検証モードでのシフトレジスタ１００の駆動方法の一例を示すタイミングチャートである。動作検証モードでは、シフトレジスタ１００はシフトレジスタとして機能する。

以下の説明では、電位のレベルの呼び方として、Ｈレベルを”Ｈ”と呼び、Ｌレベルを”Ｌ”と呼ぶことがある。

［駆動方法１；組み合わせ回路のレジスタとしての動作］
図４を参照して、シフトレジスタ１００の駆動方法の一例を説明する。

集積回路１０は、動作に必要ない回路への電源供給を停止するパワーゲーティングの機能を備えている。図４には、集積回路１０でパワーゲーティングを行うための、スキャン・フリップフロップ１１０のデータの退避と、その復帰するためのシフトレジスタ１００の駆動方法の一例が示されている。図４に示されているシフトレジスタ１００の動作モードは、以下のとおりである。

時間Ｔ１−時間Ｔ５は、通常動作モードである。時間Ｔ５−時間Ｔ８は、動作停止移行モードである。時間Ｔ８−時間Ｔ９は、動作停止モードである。時間Ｔ９―時間Ｔ１２は、動作再開移行モードである。時間Ｔ１２−時間Ｔ１５は、通常動作モードである。

＜Ｔ１−Ｔ５：通常動作モード＞
通常動作モードでは、ＳＣＮ−ＦＦ［１］、［２］がレジスタとして機能する。時間Ｔ１−時間Ｔ５において、セット信号ＳＴ、及びロード信号ＬＤはＬレベルであり、またクロック信号Ｃ１−Ｃ４もＬレベルであり、各ＳＣＮ−ＦＦ［１］、［２］において、ＭｅｍＡ［１］、［２］のみに制御信号が供給される。そのため、ＭｅｍＡ［１］、［２］が、それぞれ、レジスタとして機能することになる。所定の周期で発振するクロック信号ＣＫ及びその反転信号ＣＫＢが、ＭｅｍＡ［１］、［２］に入力される。端子Ｑ［１］、Ｑ［２］は、信号ＣＫがＨレベルのとき、同時点における端子Ｄ［１］、Ｄ［２］と同じ電位となる。なお、実際には信号遅延があるため、クロック信号ＣＫのクロック立ち上がり時点から遅延して、端子Ｑ［１］、Ｑ［２］の電位が変化する。

＜Ｔ５−Ｔ８：動作停止移行モード＞
動作停止移行モードは、シフトレジスタ１００への電源供給を停止するための処理が行われる。具体的には、ＭｅｍＡ［１］、［２］で保持しているデータをＭｅｍＢ［１］、［２］に退避する処理が実行される。なお、シフトレジスタ１００の電源供給停止とは、ＶＤＤをＬレベルにして、ＶＤＤとＶＳＳの電位差を０Ｖにすることをいう。

時間Ｔ５―時間Ｔ８では、信号ＣＫは”Ｌ”に、信号ＣＫＢは”Ｈ”に維持される。まず、ＭｅｍＢ［１］のノード（ＮＤ［１］、ＮＱ［１］）、及びＭｅｍＢ［２］のノード（ＮＤ［２］、ＮＱ［２］）のプリチャージを行う。時間Ｔ５―時間Ｔ６で、クロック信号Ｃ１及びクロック信号Ｃ３をＨレベルにすることで、これらのノードの電位をＨレベルとする。

次に、データセット動作を行う。時間Ｔ６―時間Ｔ７で、信号ＳＴを”Ｈ”とすることで、ＭｅｍＢ［１］のノード（ＮＤ［１］、ＮＱ［１］）に、ＭｅｍＡ［１］のノード（ＭＤ［１］、ＭＱ［１］）の電位に対応するデータを書き込み、ＭｅｍＢ［２］のノード（ＮＤ［２］、ＮＱ［２］）に、ＭｅｍＡ［２］のノード（ＭＤ［２］、ＭＱ［２］）の電位に対応するデータを書き込む。ここでは、ノードＮＤ［１］に”Ｌ”を、ノードＮＱ［１］に”Ｈ”を、ノードＮＤ［２］に”Ｈ”を、ノードＮＱ［２］に”Ｌ”を書き込む。

時間Ｔ７において信号ＳＴが立ち下がり、Ｌレベルとなることで、各ノード（ＮＤ［１］、ＮＱ［１］、ＮＤ［２］、ＮＱ［２］）で電位が保持される状態となる。

続いて、時間Ｔ８で、ＶＤＤをＬレベルとする。すなわち、電源電位を遮断する。この時、端子Ｄ［１］、端子Ｄ［２］、端子Ｑ［１］、端子Ｑ［２］は”Ｌ”となり、信号の入力、出力が停止する。また、信号ＣＫ、ＣＫＢの供給を停止する。従って、信号ＣＫ、ＣＫＢは”Ｌ”となる。

＜Ｔ８−Ｔ９：動作停止モード＞
時間Ｔ８―時間Ｔ９の動作停止モードでは、電源電圧が遮断され、クロック信号（ＣＫ、ＣＫＢ）、入力端子（Ｄ［１］、Ｄ［２］）、並びに出力端子（Ｑ［１］、Ｑ［２］）の電位のレベルは全て”Ｌ”である。従って、シフトレジスタ１００を搭載した集積回路１０において、電力を消費させずに、ＭｅｍＢ［１］、［２］でデータを保持させることができる。

＜Ｔ９−Ｔ１２：動作再開移行モード＞
時間Ｔ９―時間Ｔ１２の動作再開移行モードは、通常動作モードの終了時、すなわち、時間Ｔ５の状態に、ＳＣＮ−ＦＦ［１］、［２］を復帰させる動作が行われる。具体的には、ＭｅｍＢ［１］、［２］に格納されているデータをＭｅｍＡ［１］、［２］に書き込む動作が行われる。

時間Ｔ９で、信号ＣＫ、ＣＫＢの電位を時間Ｔ５の電位にする。ここでは、信号ＣＫを”Ｌ”、信号ＣＫＢを”Ｈ”とする。続いて、時間Ｔ１０で、信号ＬＤを”Ｈ”にし、時間Ｔ１１で、ＶＤＤの電位をＨレベルにする。すなわち、スキャン・フリップフロップ１１０への電源供給を再開する。信号ＬＤがＨレベルの状態で、ＨレベルのＶＤＤを供給することにより、ＭｅｍＢ［１］のノード（ＮＤ［１］、ＮＱ［１］）で保持されているデータに対応する電位が、ＭｅｍＡ［１］のノード（ＭＤ［１］、ＭＱ［１］）に書き込まれ、ＭｅｍＢ［２］のノード（ＮＤ［２］、ＮＱ［２］）で保持されているデータに対応する電位が、ＭｅｍＡ［２］のノード（ＭＤ［２］、ＭＱ［２］）に書き込まれる。これにより、ＳＣＮ−ＦＦ［１］、［２］は時間Ｔ５の状態に戻る。

時間Ｔ１２で、信号ＬＤをＬレベルにし、クロック信号ＣＫ、クロック信号ＣＫＢの供給を再開して、シフトレジスタ１００を通常動作モードに復帰させる。時間Ｔ１２以降の通常動作モードにおいて、集積回路１０は、時間Ｔ５の続きから処理を継続することができる。

従って、図４の駆動方法を適用することで、シフトレジスタ１００を組み込んだ集積回路１０の電源を適宜停止させることができる。また、スキャン・フリップフロップ１１０は、データのバックアップ部をその内部に有しているため、データ退避及びデータ復帰処理の電力のオーバヘッド及び時間のオーバヘッドを小さくすることができる。よって、電源遮断による電力削減の効果を高めることにつながる。

［駆動方法２；動作検証モードでのシフトレジスタとしての動作］
図５には、集積回路１０の動作検証モードでのシフトレジスタ１００の駆動方法の一例を示す。動作検証モードでは、シフトレジスタ１００をシフトレジスタとして動作させる。図５に示されているシフトレジスタ１００の動作モードは、以下のとおりである。

時間Ｔ２１−時間Ｔ２５は通常動作モードであり、時間Ｔ２５−時間Ｔ２７はデータセット動作モードであり、時間Ｔ２８−時間Ｔ３２はシフト動作モードであり、時間Ｔ３３−時間Ｔ３６はデータロード動作モードであり、時間Ｔ３６以降は通常動作モードである。

＜Ｔ２１−Ｔ２５：通常動作モード＞
時間Ｔ２１―時間Ｔ２５でのシフトレジスタ１００の動作は、図４の時間Ｔ１―時間Ｔ５での動作と同じである。

＜Ｔ２５−Ｔ２７：データセット動作モード＞
時間Ｔ２５―時間Ｔ２７でのデータセット動作モードでは、信号ＣＫはＬレベルに維持され、信号ＣＫＢはＨレベルに維持され、記憶回路１１１のデータの書き換えが停止する。時間Ｔ２５―時間Ｔ２６で、信号Ｃ１及び信号Ｃ３を”Ｈ”にして、ＭｅｍＣ［１］、［２］のノード（ＮＤ［１］、ＮＱ［１］、ＮＤ［２］、ＮＱ［２］）をプリジャージして、その電位をＨレベルにする。すなわち、ノード（ＮＤ［１］、ＮＱ［１］、ＮＤ［２］、ＮＱ［２］）の電位をリセットする。

時間Ｔ２６―時間Ｔ２７で、信号ＳＴを”Ｈ”にして、ＭｅｍＣ［１］のノード（ＮＤ［１］、ＮＱ［１］）に、ＭｅｍＡ［１］のノード（ＭＤ［１］、ＭＱ［１］）で保持されているデータに対応する電位を書き込み、ＭｅｍＣ［２］のノード（ＮＤ［２］、ＮＱ［２］）に、ＭｅｍＡ［２］のノード（ＭＤ［２］、ＭＱ［２］）で保持されているデータに対応する電位を書き込む。時間Ｔ２７で、信号ＳＴを”Ｌ”にして、各ノード（ＮＤ［１］、ＮＱ［１］、ＮＤ［２］、ＮＱ［２］）で電位を保持させる。ここでは、ノードＮＤ［１］に”Ｌ”が、ノードＮＱ［１］に”Ｈ”が、ノードＮＤ［２］に”Ｈ”が、ノードＮＱ［２］に”Ｌ”が保持される。このデータセット動作により、時間Ｔ２５時点のＭｅｍＡ［１］、［２］のデータが、ＭｅｍＣ［１］、［２］に格納されることになる。

＜Ｔ２８−Ｔ３２：シフト動作モード＞
次に、時間Ｔ２８―時間Ｔ３２のシフト動作モードについて説明する。図５に示すように、時間Ｔ２８―時間Ｔ３２では、信号Ｃ１―Ｃ４を順次Ｈレベルにすることで、端子（ＳＣＮ−ＩＮ）から入力されたデータを、順次、ノード（ＮＤ［１］、ＮＱ［１］、ＮＤ［２］、ＮＱ［２］）に格納して、最終的に、端子（ＳＣＮ−ＯＵＴ）から取り出す動作が行われる。

まず、時間Ｔ２８―時間Ｔ２９では、信号Ｃ１を”Ｈ”とすることで、ノードＮＤ［１］、ノードＮＤ［２］の電位を”Ｈ”とする。すなわち、ＭｅｍＣ［１］、［２］の入力側のノードＮＤ［１］、ノードＮＤ［２］の電位をリセットする。

時間Ｔ２９―時間Ｔ３０では、信号Ｃ２を”Ｈ”とすることで、端子（ＳＣＮ−ＩＮ）のデータに対応する電位を、ＭｅｍＣ［１］のノードＮＤ［１］に供給し、ＭｅｍＣ［１］のノードＮＱ［１］のデータに対応する電位をＭｅｍＣ［２］のノードＮＤ［２］に供給する。ここでは、ノードＮＤ［１］に”Ｈ”が、ノードＮＤ［２］に”Ｌ”が供給される。

時間Ｔ３０―時間Ｔ３１では、信号Ｃ３を”Ｈ”とすることで、ノードＮＱ［１］、ノードＮＱ［２］の電位を”Ｈ”とする。すなわち、ＭｅｍＣ［１］、［２］の出力側のノードＮＱ［１］、ノードＮＱ［２］の電位をリセットする。

次に、時間Ｔ３１―時間Ｔ３２では、信号Ｃ４を”Ｈ”とすることで、ＭｅｍＣ［１］において、ノードＮＤ［１］のデータに対応する電位をノードＮＱ［１］に供給し、ＭｅｍＣ［２］において、ノードＮＤ［２］のデータに対応する電位をノードＮＱ［２］に供給する。ここでは、ノードＮＱ［１］に”Ｌ”が、ノードＮＱ［２］に”Ｈ”が供給される。

また、時間Ｔ３１―時間Ｔ３２において、端子（ＳＣＮ−ＯＵＴ）には、ノードＮＱ［２］で保持されているデータに対応する電位が出力され、ここでは”Ｌ”が出力される。端子（ＳＣＮ−ＯＵＴ）から出力されるデータは、時間Ｔ２５−時間Ｔ２７でのデータセット動作により、ノードＮＱ［１］に格納されたデータに対応している。つまり、シフトレジスタ１００のシフト動作により、ＭｅｍＣ［１］で保持していたデータが次段のＭｅｍＣ［２］に転送されていることがわかる。

＜Ｔ３３−Ｔ３６：データロード動作モード＞
時間Ｔ３３―時間Ｔ３６では、データロード動作が行われる。信号ＬＤを”Ｈ”とすることで、ＭｅｍＣ［１］のノード（ＮＤ［１］、ＮＱ［１］）のデータに対応する電位をＭｅｍＡ［１］のノード（ＭＤ［１］、ＭＱ［１］）に書き込み、ＭｅｍＣ［２］のノード（ＮＤ［２］、ＮＱ［２］）のデータに対応する電位をＭｅｍＡ［２］のノード（ＭＤ［２］、ＭＱ［２］）に書き込む。ここでは、ノードＭＤ［１］は”Ｌ”となり、ノードＭＱ［１］は”Ｈ”となり、ノードＭＤ［２］は”Ｈ”となる。また、ノードＭＱ［２］は”Ｌ”となり、ＭｅｍＡ［１］の端子Ｑ［１］は”Ｌ”となり、ＭｅｍＡ［２］の端子Ｑ［２］は”Ｈ”となる。つまり、端子（ＳＣＮ−ＩＮ）を介して、シフトレジスタ１００に入力された任意のデータを、ＭｅｍＡ［１］、ＭｅｍＡ［２］に設定することができる。

上述したように、シフトレジスタ１００は、任意の時間におけるＳＣＮ−ＦＦ［１］、［２］のデータを外部へ取り出し、外部から任意のデータをＳＣＮ−ＦＦ［１］、［２］に設定することが可能である。従って、任意の回路状態から、シフトレジスタ１００を組み込んだ集積回路１０の動作を開始することが可能となる。従って、シフトレジスタ１００を適用することで、集積回路１０の不良解析をより効果的に行うことが可能となる。

また、ＳＣＮ−ＦＦ［１］、［２］において、組み合わせ回路のレジスタとしてのＭｅｍＡ［１］、［２］の機能を制限することなく、バックアップ用のＭｅｍＢ［１］、［２］、及びデータ転送用のＭｅｍＣ［１］、［２］を設けることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
実施の形態１で示したシフトレジスタ１００は、組み合わせ回路等の他の機能回路と共に、１つのＩＣチップに組み込むことができる。本実施の形態では、スキャン・テスト可能な集積回路を１つのＩＣチップとするための構成の一例を示す。

図６に、集積回路の断面構造の一例を示す。図６には、集積回路を構成する主要な素子として、酸化物半導体層にチャネル形成領域を有するＯＳトランジスタと、半導体基板にチャネル形成領域を有する２つのトランジスタが示されている。なお、図６の断面図は、集積回路の特定の箇所を切断した断面図ではなく、集積回路の積層構造を説明するための図である。

半導体基板５００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＺｎＳｅ基板等）等を用いることができる。図６では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。

本明細書では、シリコン基板を用いて作製されたトランジスタを『Ｓｉトランジスタ』と呼ぶことがある。

図６に示すように、Ｓｉトランジスタ５６１及びＳｉトランジスタ５６２は半導体基板５００上に形成されている。Ｓｉトランジスタ５６１はｐチャネル型トランジスタであり、Ｓｉトランジスタ５６２はｎチャネル型トランジスタである。

ＯＳトランジスタ５６０は、シフトレジスタ１００の記憶回路１１２のトランジスタ２２１−２２４、並びに同記憶回路１１３のトランジスタ２３１−２３６に適用される（図１参照）。Ｓｉトランジスタ５６１、及びＳｉトランジスタ５６２は、集積回路に設けられているそれら以外のトランジスタに適用される。

このように、集積回路を構成するトランジスタとして、ＯＳトランジスタと、Ｓｉトランジスタの双方を用いることで、シフトレジスタ１００において、記憶回路１１１（ＭｅｍＡ）上に、記憶回路１１２（ＭｅｍＢ）の一部、及び記憶回路１１３（ＭｅｍＣ）を積層して設けることができる。つまり、スキャン・テスト用のシフトレジスタを集積回路に組み込むに際して、元々レジスタとして設けられている記憶回路上に、バックアップ用の記憶回路、及びデータ転送用の記憶回路を積層して設けることができるため、チップ面積の増大を抑えることができる。

本実施の形態の集積回路を構成する膜は、熱酸化法、ＣＶＤ法、ＭＢＥ法、スパッタ法などにより形成できる。例えば、導電膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

Ｓｉトランジスタ５６１、５６２は、素子分離用絶縁膜５０１により、電気的に分離されている。素子分離用絶縁膜５０１の形成には、選択酸化（ＬＯＣＯＳ；Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはトレンチ分離法等を用いることができる。なお、半導体基板５００としてＳＯＩ型の半導体基板を用いてもよい。この場合、素子分離は、エッチングにより半導体層を素子ごとに分割することにより行われる。

Ｓｉトランジスタ５６２が形成される領域には、ｐ型の導電性を付与する不純物元素を選択的に導入することにより、ｐウェル５０２が形成されている。

Ｓｉトランジスタ５６１は、不純物領域５０３及び低濃度不純物領域５０４と、ゲート電極５０５と、半導体基板５００とゲート電極５０５の間に設けられたゲート絶縁膜５０６とを有する。ゲート電極５０５には、サイドウォール５３５が形成されている。

Ｓｉトランジスタ５６２は不純物領域５０７、低濃度不純物領域５０８、ゲート電極５０９、及びゲート絶縁膜５０６を有する。ゲート電極５０９の周囲にはサイドウォール５３６が形成されている。

Ｓｉトランジスタ５６１及びＳｉトランジスタ５６２上には、絶縁膜５１６が設けられている。絶縁膜５１６には開口部が形成されており、これら開口部に、不純物領域５０３に接して配線５１０及び配線５１１が形成され、不純物領域５０７に接して配線５１２及び配線５１３が形成されている。

そして、配線５１０は、絶縁膜５１６上に形成された配線５１７に接続されており、配線５１１は、絶縁膜５１６上に形成された配線５１８に接続されており、配線５１２は、絶縁膜５１６上に形成された配線５１９に接続されており、配線５１３は、絶縁膜５１６上に形成された配線５２０に接続されている。

配線５１７―５２０上には、絶縁膜５２１が形成されている。絶縁膜５２１には開口部が形成されており、絶縁膜５２１上には、この開口部において配線５２０に接続された配線５２２、及び配線５２３が形成されている。配線５２２及び配線５２３上には、絶縁膜５２４が形成されている。

絶縁膜５２４上に、酸化物半導体層５３０を有するＯＳトランジスタ５６０が形成されている。ＯＳトランジスタ５６０は、酸化物半導体層５３０上に、ソース電極またはドレイン電極として機能する導電膜５３２及び導電膜５３３、ゲート絶縁膜５３１、並びにゲート電極５３４を有する。導電膜５３２は、絶縁膜５２４に設けられた開口部において、配線５２２に接続されている。

配線５２３が、絶縁膜５２４を間に挟んで酸化物半導体層５３０と重なる位置に設けられている。配線５２３は、ＯＳトランジスタ５６０のバックゲートとしての機能を有する。配線５２３に供給される電位により、ＯＳトランジスタ５６０のしきい値電圧を制御することができる。配線５２３は、必要に応じて設ければよい。

ＯＳトランジスタ５６０は、絶縁膜５４４及び絶縁膜５４５に覆われている。絶縁膜５４４としては、絶縁膜５４５から放出された水素が酸化物半導体層５３０に侵入するのを防ぐ機能を有する絶縁膜が好ましい。このような絶縁膜として窒化シリコン膜等がある。

導電膜５４６が絶縁膜５４５上に設けられている。絶縁膜５４４、絶縁膜５４５、及びゲート絶縁膜５３１に設けられた開口部において、導電膜５４６は導電膜５３２に接している。

酸化物半導体層５３０の厚さは、２ｎｍ以上４０ｎｍ以下とすればよい。また、酸化物半導体層５３０において、ＯＳトランジスタ５６０のチャネル形成領域を構成する領域は、ｉ型（真性半導体）又はｉ型に限りなく近いことが望ましい。電子供与体（ドナー）となる水分または水素等の不純物が低減され、なおかつ酸素欠損が低減された酸化物半導体層は、ｉ型（真性半導体）又はｉ型に限りなく近い。ここでは、このような酸化物半導体層を高純度化された酸化物半導体層と呼ぶことにする。高純度化された酸化物半導体層でチャネルが形成されているトランジスタは、オフ電流が極めて小さく、信頼性が高い。

オフ電流の小さいトランジスタを作製するため、酸化物半導体層５３０のキャリア密度は、１×１０^１７／ｃｍ^３以下が好ましい。より好ましくは１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、または１×１０^１３／ｃｍ^３以下である。

酸化物半導体層５３０を用いることでオフ状態のＯＳトランジスタ５６０のソース−ドレイン電流（オフ電流）を室温（２５℃程度）にて１×１０^−１８Ａ以下とすることができる。室温（２５℃程度）におけるオフ電流は、好ましくは１×１０^−２１Ａ以下であり、さらに好ましくは１×１０^−２４Ａ以下である。または８５℃にて、オフ電流値を１×１０^−１５Ａ以下とすることができ、好ましくは１×１０^−１８Ａ以下にし、さらに好ましくは１×１０^−２１Ａ以下にする。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態である。

酸化物半導体層を用いたトランジスタのオフ電流が極めて小さくなることは、種々の実験により証明が可能である。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍのトランジスタにおいて、ソース−ドレイン間電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲でのオフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下であるという測定データが得られた。この場合、トランジスタのチャネル幅で規格化したオフ電流は１００ｚＡ／μｍ以下になる。

別の実験として、容量素子にトランジスタを接続して、容量素子に注入または容量素子から放電する電荷をトランジスタで制御する回路を用いて、オフ電流の測定を行う方法がある。この場合、容量素子の単位時間あたりの電荷量の推移からトランジスタのオフ電流を測定する。その結果、ドレイン電圧が３Ｖの条件下でトランジスタのオフ電流が数十ｙＡ／μｍであることが確認された。従って、高純度化された酸化物半導体層でチャネル形成領域を形成したトランジスタは、オフ電流が結晶性を有するシリコンを用いたトランジスタに比べて著しく小さくなる。

酸化物半導体層５３０は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎのうちの１種以上の元素を含有する酸化物で形成されることが好ましい。このような酸化物としては、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物，Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等を用いることができる。また、これら酸化物にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ_２を含む酸化物半導体を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物、という意味であり、Ｉｎ、Ｇａ、及びＺｎの原子数の比は問わない。

以下では、酸化物半導体層５３０を構成する酸化物半導体膜の構造について説明する。ここでは、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。酸化物半導体層５３０は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。このように、酸化物半導体層５３０が複数の構造を有する場合、後述するナノビーム電子回折を用いることで構造解析が可能となる場合がある。

まず、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることを確認することができる。

ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。なお、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

また、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

以下、ＣＡＡＣ−ＯＳ膜の成膜方法を説明する。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素等）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。

または、複数回、膜を堆積させる方法でＣＡＡＣ−ＯＳ膜を形成することができる。このような方法の一例を以下に示す。

まず、第１の酸化物半導体層を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。

次に、加熱処理を行い、第１の酸化物半導体層を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体層の不純物濃度をさらに短時間で低減することができる。

第１の酸化物半導体層は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。

次に、第１の酸化物半導体層と同じ組成の第２の酸化物半導体層を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。

次に、加熱処理を行い、第２の酸化物半導体層を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体層の不純物濃度をさらに短時間で低減することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
図７Ａ−図１２Ｄを参照して、本実施形態では、酸化物半導体トランジスタの構成、及びその作製方法を説明する。本実施の形態の酸化物半導体トランジスタは、例えば、図６の集積回路のＯＳトランジスタ５６０として作製することができる。

＜ＯＳトランジスタの構成例１＞
図７Ａ−図７Ｃに、トップゲート型のＯＳトランジスタの構成の一例を示す。図７Ａは、ＯＳトランジスタ６５１の上面図である。図７Ｂは、線Ｂ１−Ｂ２による図７Ａの断面図であり、図７Ｃは、線Ｂ３−Ｂ４による同断面図である。

図７Ｂに示すように、ＯＳトランジスタ６５１は、基板６００上に設けられた下地絶縁膜６０２、下地絶縁膜６０２上に設けられた多層膜６０６、ソース電極６１６ａ、ドレイン電極６１６ｂ、ゲート絶縁膜６１２、ゲート電極６０４、及び保護絶縁膜６１８を有する。

ゲート絶縁膜６１２は、ソース電極６１６ａ及びドレイン電極６１６ｂ上に設けられている。ソース電極６１６ａ及びドレイン電極６１６ｂは、下地絶縁膜６０２及び多層膜６０６上に設けられている。また、ソース電極６１６ａ及びドレイン電極６１６ｂは、多層膜６０６の側端部と接して設けられている。保護絶縁膜６１８は、ゲート絶縁膜６１２及びゲート電極６０４上に設けられている。

多層膜６０６は、下地絶縁膜６０２上に設けられた酸化物層６０６ａ、酸化物層６０６ａ上に設けられた酸化物半導体層６０６ｂ、及び酸化物半導体層６０６ｂ上に設けられた酸化物層６０６ｃを含む。

ここでは、３層構造の多層膜６０６を有するＯＳトランジスタ６５１について説明するが、積層される膜の数は３に限定されず、多層膜６０６は、複数の酸化物層が積層されていればよく、２層または４層構造でもよい。例えば、多層膜６０６を２層構造とする場合は、酸化物層６０６ａと酸化物半導体層６０６ｂで構成することができる。

なお、ここでは、下地絶縁膜６０２及び保護絶縁膜６１８を、ＯＳトランジスタ６５１を構成する膜としているが、これらの膜の一方及び双方をＯＳトランジスタ６５１を構成する膜としなくともよい。

図７Ｂに示すように、ソース電極６１６ａ及びドレイン電極６１６ｂに用いられている導電膜の種類によっては、ソース電極６１６ａ及びドレイン電極６１６ｂにより多層膜６０６の一部から酸素が奪われて、多層膜６０６に部分的にｎ型化領域（ソース領域及びドレイン領域）が形成されることがある。図７Ｂは、このようにｎ型化領域が形成されている例を示しており、ｎ型化領域の境界を点線で示す。

ｎ型化領域は、多層膜６０６における酸素欠損が多い領域であり、且つソース電極６１６ａ及びドレイン電極６１６ｂの成分、例えばソース電極６１６ａ及びドレイン電極６１６ｂとして、タングステン膜を用いた場合、ｎ型化領域中にタングステンの元素が混入する。また、図示していないが、ソース電極６１６ａ及びドレイン電極６１６ｂにおいて、多層膜６０６と接する領域に、多層膜６０６中の酸素が入り込み、混合層が形成される場合がある。

図７Ａにおいて、ゲート電極６０４と重なる領域において、ソース電極６１６ａとドレイン電極６１６ｂとの間隔をチャネル長という。ただし、ＯＳトランジスタ６５１が、ソース領域及びドレイン領域を含む場合、ゲート電極６０４と重なる領域において、ソース領域とドレイン領域との間隔をチャネル長といってもよい。

なお、チャネル形成領域とは、多層膜６０６において、ゲート電極６０４と重なり、かつソース電極６１６ａとドレイン電極６１６ｂとは重ならない領域をいう。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。ここでは、チャネルは、チャネル形成領域において酸化物半導体層６０６ｂで形成されている部分である。

酸化物層６０６ｃは酸化物半導体層６０６ｂを構成する元素１種または２種以上から構成され、伝導帯下端のエネルギーが酸化物半導体層６０６ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物層である。なお、酸化物半導体層６０６ｂは少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。このとき、ゲート電極６０４に電界を印加すると、多層膜６０６のうち、伝導帯下端のエネルギーが小さい酸化物半導体層６０６ｂにチャネルが形成される。即ち、酸化物半導体層６０６ｂとゲート絶縁膜６１２との間に酸化物層６０６ｃを有することによって、ＯＳトランジスタ６５１のチャネルをゲート絶縁膜６１２と接しない酸化物半導体層６０６ｂに形成することができる。また、酸化物半導体層６０６ｂを構成する元素１種または２種以上から酸化物層６０６ｃが構成されるため、酸化物半導体層６０６ｂと酸化物層６０６ｃとの界面において、界面散乱が起こりにくい。従って、該界面においてキャリアの動きが阻害されないため、ＯＳトランジスタ６５１の電界効果移動度が高くなる。

酸化物層６０６ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層６０６ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。酸化物層６０６ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。

また、酸化物層６０６ａは、酸化物半導体層６０６ｂを構成する元素１種または２種以上から構成され、伝導帯下端のエネルギーが酸化物半導体層６０６ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物層である。酸化物半導体層６０６ｂを構成する元素１種または２種以上から酸化物層６０６ａが構成されるため、酸化物半導体層６０６ｂと酸化物層６０６ａとの界面に界面準位を形成しにくい。該界面が界面準位を有すると、該界面をチャネルとしたしきい値電圧の異なる第２のトランジスタが形成され、ＯＳトランジスタ６５１の見かけ上のしきい値電圧が変動することがある。従って、酸化物層６０６ａを設けることにより、ＯＳトランジスタ６５１のしきい値電圧等の電気特性のばらつきを低減することができる。

例えば、酸化物層６０６ａ及び酸化物層６０６ｃは、酸化物半導体層６０６ｂと同じ元素（インジウム、ガリウム、亜鉛）を主成分とし、ガリウムを酸化物半導体層６０６ｂよりも高い原子数比で含む酸化物層とすればよい。具体的には、酸化物層６０６ａ及び酸化物層６０６ｃとして、酸化物半導体層６０６ｂよりもガリウムを１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。ガリウムは酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、酸化物層６０６ａ及び酸化物層６０６ｃは酸化物半導体層６０６ｂよりも酸素欠損が生じにくい酸化物層である。

なお、酸化物層６０６ａ、酸化物半導体層６０６ｂ及び酸化物層６０６ｃは、非晶質または結晶質とする。好ましくは、酸化物層６０６ａは非晶質または結晶質とし、酸化物半導体層６０６ｂは結晶質とし、酸化物層６０６ｃは非晶質とする。チャネルが形成される酸化物半導体層６０６ｂが結晶質であることにより、ＯＳトランジスタ６５１に安定した電気特性を付与することができる。

以下では、ＯＳトランジスタ６５１のその他の構成要素について説明する。

基板６００としては、ガラス基板、石英基板などの絶縁性基板を用いることができる。また、実施の形態２で示した半導体基板を用いることができる。

ソース電極６１６ａ及びドレイン電極６１６ｂは、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル及びタングステンを１種以上含む導電膜を、単層で、または積層で用いればよい。なお、ソース電極６１６ａとドレイン電極６１６ｂは同一組成であってもよいし、異なる組成であってもよい。例えば、タングステン膜と窒化タンタル膜の積層を用いる。

なお、図７Ａでは、多層膜６０６がゲート電極６０４よりも外側まで形成されているが、多層膜６０６中で光によってキャリアが生成されることを抑制するために、ゲート電極６０４の内側に多層膜６０６が形成されていても構わない。

下地絶縁膜６０２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタル等の物質を１種以上含む絶縁膜を、単層で、または積層で用いればよい。

なお、本明細書においては、酸化窒化物とは、窒素よりも酸素の含有量が多い物質のことをいい、窒化酸化物とは、酸素よりも窒素の含有量が多い物質のことをいう。

下地絶縁膜６０２は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜とすればよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲ（電子スピン共鳴）装置にて測定された、ｇ値が２．００１のＥＳＲ信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。窒化シリコン層は水素及びアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ（昇温脱離ガス分光法分析）分析装置にて測定すればよい。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

または、下地絶縁膜６０２は、例えば、１層目を第１の窒化シリコン層とし、２層目を第１の酸化シリコン層とし、３層目を第２の酸化シリコン層とした多層膜とすればよい。この場合、第１の酸化シリコン層及び／又は第２の酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。第１の酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ｇ値が２．００１のＥＳＲ信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。第２の酸化シリコン層は、過剰酸素を有する酸化シリコン層を用いる。窒化シリコン層は水素及びアンモニアの放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

過剰酸素を含む酸化シリコン層とは、加熱処理等によって酸素を放出することができる酸化シリコン層をいう。酸化シリコン層を絶縁膜に拡張すると、過剰酸素を有する絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。

ここで、加熱処理によって酸素を放出する膜は、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ分析によって１×１０^１８ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上または１×１０^２０ａｔｏｍｓ／ｃｍ^３以上の酸素（酸素原子数に換算）を放出することもある。

また、加熱処理によって酸素を放出する膜は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０^１７ｓｐｉｎｓ／ｃｍ^３以上であることをいう。なお、過酸化ラジカルを含む膜は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。

または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ＲＢＳにより測定した値である。

ゲート絶縁膜６１２及び下地絶縁膜６０２の少なくとも一方が過剰酸素を含む絶縁膜を含む場合、酸化物半導体層６０６ｂの酸素欠損を低減することができる。

また、保護絶縁膜６１８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを１種以上含む絶縁膜を、単層で、または積層で用いればよい。

以上のようにして構成されたトランジスタは、多層膜６０６の酸化物半導体層６０６ｂにチャネルが形成されることにより、安定した電気特性を有し、高い電界効果移動度を有する。

＜ＯＳトランジスタの作製方法例１＞
以下、図８Ａ−図９Ｂを用いて、ＯＳトランジスタ６５１の作製方法の一例について説明する。

まずは、下地絶縁膜６０２が形成された基板６００を準備する。下地絶縁膜６０２としては、スパッタリング装置を用い、過剰酸素を含む酸化シリコン層を形成する。

次に、酸化物層６０６ａとなる酸化物層を成膜する。酸化物層６０６ａとしては、膜厚２０ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜を用いる。なお、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜の成膜条件としては、スパッタリング装置を用い、基板温度２００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとする。

次に、酸化物半導体層６０６ｂとなる酸化物半導体層を成膜する。酸化物半導体層６０６ｂとしては、膜厚１５ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）膜を用いる。なお、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）膜の成膜条件としては、スパッタリング装置を用い、基板温度３００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとする。

次に、酸化物層６０６ｃとなる酸化物層を成膜する。酸化物層６０６ｃとしては、膜厚５ｎｍのＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜を用いる。なお、ＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）膜の成膜条件としては、スパッタリング装置を用い、基板温度２００℃、Ａｒ／Ｏ_２＝３０／１５ｓｃｃｍ、成膜圧力＝０．４Ｐａ、成膜電力（ＤＣ）＝０．５ｋＷ、基板−ターゲット間距離（Ｔ−Ｓ間距離）＝６０ｍｍとする。

次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、より好ましくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、より好ましくは１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体層６０６ｂとなる酸化物半導体層の結晶性を高め、さらに下地絶縁膜６０２、酸化物層６０６ａとなる酸化物層、酸化物半導体層６０６ｂとなる酸化物半導体層及び／又は酸化物層６０６ｃとなる酸化物層から水素や水等の不純物を除去することができる。

次に、酸化物層６０６ａとなる酸化物層、酸化物半導体層６０６ｂとなる酸化物半導体層及び酸化物層６０６ｃとなる酸化物層の一部をエッチングし、酸化物層６０６ａ、酸化物半導体層６０６ｂ及び酸化物層６０６ｃを含む多層膜６０６を形成する（図８Ａ参照。）。

次に、ソース電極６１６ａ及びドレイン電極６１６ｂとなる導電膜を成膜する。次に、この導電膜の一部をエッチングし、ソース電極６１６ａ及びドレイン電極６１６ｂを形成する（図８Ｂ参照。）。

次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理と同様に行うことが可能である。第２の加熱処理により、多層膜６０６から水素や水等の不純物を除去することができる。

次に、ゲート絶縁膜６１２を成膜する（図８Ｃ参照。）。ゲート絶縁膜６１２は、例えば、１層目を第１の酸化シリコン層とし、２層目を第２の酸化シリコン層とし、３層目を窒化シリコン層とする多層膜とすればよい。この場合、第１の酸化シリコン層及び／又は第２の酸化シリコン層は酸化窒化シリコン層としてもよい。また、窒化シリコン層は窒化酸化シリコン層としてもよい。第１の酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０^１７ｓｐｉｎｓ／ｃｍ^３以下、好ましくは５×１０^１６ｓｐｉｎｓ／ｃｍ^３以下である酸化シリコン層を用いる。第２の酸化シリコン層は、過剰酸素を有する酸化シリコン層を用いる。窒化シリコン層は水素及びアンモニアの放出量が少ない窒化シリコン層を用いる。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。

次に、ゲート電極６０４となる導電膜を成膜する。次に、この導電膜の一部をエッチングし、ゲート電極６０４を形成する（図９Ａ参照。）。次に、保護絶縁膜６１８を成膜する（図９Ｂ参照。）。

以上のようにして、ＯＳトランジスタ６５１を作製することができる。

ＯＳトランジスタ６５１は、多層膜６０６の酸化物半導体層６０６ｂの酸素欠損が低減されているため、安定した電気特性を有する。

＜ＯＳトランジスタの構成例２＞
次に、図１０Ａ−図１０Ｃを参照して、ＯＳトランジスタ６５１とは異なる構造のＯＳトランジスタの一例について説明する。

図１０Ａ−図１０Ｃに、トップゲート型のＯＳトランジスタの構成の一例を示す。図１０Ａは、ＯＳトランジスタの上面図である。図１０Ｂは、図１０Ａの一点鎖線Ｂ１−Ｂ２による断面図であり、図１０Ｃは、図１０Ａの一点鎖線Ｂ３−Ｂ４による断面図である。

図１０Ａ−図１０Ｃに示すように、ＯＳトランジスタ６５２は、基板６００上に設けられた下地絶縁膜６０２、下地絶縁膜６０２上に設けられた多層膜６０６、ソース電極６１６ａ、ドレイン電極６１６ｂ、ゲート絶縁膜６１２、ゲート電極６０４、及び保護絶縁膜６１８を有する。

下地絶縁膜６０２上には、酸化物層６０６ａ、酸化物半導体層６０６ｂが積層して設けられている。ソース電極６１６ａ及びドレイン電極６１６ｂは、酸化物層６０６ａと酸化物半導体層６０６ｂとの積層膜上に接して設けられている。また、この積層膜並びにソース電極６１６ａ及びドレイン電極６１６ｂ上に酸化物層６０６ｃが設けられている。酸化物層６０６ｃ上にゲート絶縁膜６１２を介してゲート電極６０４が設けられている。

図１０Ａには、ゲート電極６０４、ゲート絶縁膜６１２及び酸化物層６０６ｃが、概略同一のレイアウト形状（上面から見た形状）を有する例について示すが、これに限定されるものではない。例えば、酸化物層６０６ｃ及び／又はゲート絶縁膜６１２が、ゲート電極６０４の外側まで設けられていても構わない。

なお、ソース電極６１６ａ及びドレイン電極６１６ｂに用いる導電膜の種類によっては、酸化物半導体層６０６ｂの一部から酸素を奪い、または混合層を形成し、酸化物半導体層６０６ｂ中にｎ型領域を形成することがある。図１０Ｂにおいて、ｎ型化領域の境界を点線で示す。

図１０Ａに示す平面レイアウトにおいて、ゲート電極６０４は、チャネル形成領域全体に重なるように設けられている。このようなレイアウトにすることで、ゲート電極６０４側から光が入射した際に、光によってチャネル形成領域中にキャリアが生成されることを抑制することができる。即ち、図１０Ａの例ではゲート電極６０４は遮光膜としての機能を有する。もちろん、チャネル形成領域はゲート電極６０４と重ならない領域を有していてもよい。

＜ＯＳトランジスタの作製方法例２＞
以下では、図１１Ａ−図１２Ｄを参照して、ＯＳトランジスタ６５２の作製方法の一例について説明する。ＯＳトランジスタ６５１の作製工程と同様な工程は、それに準じて行われる。

まず、基板６００を準備する。次に、下地絶縁膜６０２を形成する。次に、酸化物層６３６ａ及び酸化物半導体層６３６ｂを、この順番で形成する（図１１Ａ参照。）。

次に、酸化物層６３６ａ及び酸化物半導体層６３６ｂの一部をエッチングし、島状の酸化物層６０６ａ及び酸化物半導体層６０６ｂを形成する（図１１Ｂ参照。）。このエッチングを行う前に、第１の加熱処理を行うのが好ましい。

次に、導電膜６１６を形成する（図１１Ｃ参照。）。導電膜６１６の形成により、酸化物層６０６ａ及び酸化物半導体層６０６ｂの積層膜の上層にｎ型領域６０７が形成される場合がある。

次に、導電膜６１６の一部をエッチングし、ソース電極６１６ａ及びドレイン電極６１６ｂを形成する（図１１Ｄ参照。）。次に、第２の加熱処理を行うのが好ましい。第２の加熱処理を行うことで、酸化物半導体層６０６ｂの露出したｎ型領域６０７がｉ型領域にできる場合がある（図１１Ｄ参照。）。

次に、酸化物層６３６ｃを形成する（図１２Ａ参照。）。

次に、絶縁膜６４２を形成する。絶縁膜６４２は、例えば、プラズマを用いたＣＶＤ法により形成すればよい。ＣＶＤ法では、基板温度を高くするほど、緻密で欠陥密度の低い絶縁膜が得られる。絶縁膜６４２は、加工後にゲート絶縁膜６１２として機能するため、緻密で欠陥密度が低いほどトランジスタの電気特性は安定となる。一方、下地絶縁膜６０２が過剰酸素を含むとき、トランジスタの電気特性は安定となる。ところが、下地絶縁膜６０２が露出した状態で基板温度を高くすると、下地絶縁膜６０２から酸素が放出し、過剰酸素が低減してしまう場合がある。ここでは、絶縁膜６４２の形成時に、下地絶縁膜６０２が酸化物層６３６ｃで覆われているため、下地絶縁膜６０２からの酸素放出を抑制することができる。そのため、下地絶縁膜６０２に含まれる過剰酸素を低減させることなく、絶縁膜６４２を緻密で欠陥密度の低い絶縁膜とすることができる。そのため、トランジスタの信頼性を高めることができる。

次に、導電膜６３４を形成する（図１２Ｂ参照。）。次に、酸化物層６３６ｃ、絶縁膜６４２及び導電膜６３４の一部をエッチングし、それぞれ酸化物層６０６ｃ、ゲート絶縁膜６１２及びゲート電極６０４とする（図１２Ｃ参照。）。

次に、保護絶縁膜６１８を形成する。以上で、図１０Ｃに示すＯＳトランジスタ６５２を作製することができる（図１２Ｄ参照。）。保護絶縁膜６１８の形成後に第３の加熱処理を行うと好ましい。第３の加熱処理は、第１の加熱処理と同様に行うことができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本明細書で開示されるシフトレジスタは、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、バッテリー（２次電池）を制御する、及び／又は保護するためのＩＣ、及び電波天文学における電波望遠鏡等、幅広い分野の電子機器の集積回路に用いることができる。

このような電子機器の例として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図１３Ａ−図１３Ｆに示す。

図１３Ａは携帯型ゲーム機の構成例を示す外観図である。携帯型ゲーム機は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、及びスタイラス９０８等を有する。

図１３Ｂは携帯情報端末の構成例を示す外観図である。携帯情報端末は、筐体９１１、筐体９１２、表示部９１３、表示部９１４、接続部９１５、及び操作キー９１６等を有する。表示部９１３は筐体９１１に設けられており、表示部９１４は筐体９１２に設けられている。そして、筐体９１１と筐体９１２とは、接続部９１５により接続されており、筐体９１１と筐体９１２の間の角度は、接続部９１５により変更可能となっている。表示部９１３における映像の切り替えを、接続部９１５における筐体９１１と筐体９１２との間の角度に従って行う構成としてもよい。また、表示部９１３及び表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１３Ｃはノート型パーソナルコンピュータの構成例を示す外観図である。パーソナルコンピュータは、筐体９２１、表示部９２２、キーボード９２３、及びポインティングデバイス９２４等を有する。

図１３Ｄは、電気冷凍冷蔵庫の構成例を示す外観図である。電気冷凍冷蔵庫は、筐体９３１、冷蔵室用扉９３２、及び冷凍室用扉９３３等を有する。

図１３Ｅはビデオカメラの構成例を示す外観図である。ビデオカメラは、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、及び接続部９４６等を有する。操作キー９４４及びレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は、接続部９４６により変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り替えを行うことができる。

図１３Ｆは自動車の構成例を示す外観図である。自動車は、車体９５１、車輪９５２、ダッシュボード９５３、及びライト９５４等を有する。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

１０ 集積回路
１００ シフトレジスタ
１１０ スキャン・フリップフロップ
１１１―１１３ 記憶回路
１２１ 入力端子
１２２ 出力端子
１５０ 組み合わせ回路
１５１ 入力端子
１５２ 出力端子
２１１ スイッチ
２１２ インバータ
２１３ クロックドインバータ
２１４ インバータ
２２１―２２８、２３１―２３６ トランジスタ
５００ 半導体基板
５０１ 素子分離用絶縁膜
５０２ ｐウェル
５０３ 不純物領域
５０４ 低濃度不純物領域
５０５ ゲート電極
５０６ ゲート絶縁膜
５０７ 不純物領域
５０８ 低濃度不純物領域
５０９ ゲート電極
５１０―５１３、５１７―５２０、５２２、５２３ 配線
５１６、５２１、５２４、５４４、５４５ 絶縁膜
５３０ 酸化物半導体層
５３１ ゲート絶縁膜
５３２、５３３、５４６ 導電膜
５３４ ゲート電極
５３５、５３６ サイドウォール
５６０ ＯＳトランジスタ
５６１、５６２ Ｓｉトランジスタ
６００ 基板
６０２ 下地絶縁膜
６０４ ゲート電極
６０６ 多層膜
６０６ａ 酸化物層
６０６ｂ 酸化物半導体層
６０６ｃ 酸化物層
６０７ ｎ型領域
６１２ ゲート絶縁膜
６１６ 導電膜
６１６ａ ソース電極
６１６ｂ ドレイン電極
６１８ 保護絶縁膜
６３４ 導電膜
６３６ａ 酸化物層
６３６ｂ 酸化物半導体層
６３６ｃ 酸化物層
６４２ 絶縁膜
６５１、６５２ ＯＳトランジスタ
９０１、９０２ 筐体
９０３、９０４ 表示部
９０５ マイクロホン
９０６ スピーカ
９０７ 操作キー
９０８ スタイラス
９１１、９１２ 筐体
９１３、９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１、９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト

Claims (8)

1. 複数の組み合わせ回路、及び複数段のフリップフロップを有するシフトレジスタを有し、
   前記フリップフロップ回路は、第１乃至第３の記憶回路を有し、
   前記第１の記憶回路は、前記複数の組み合わせ回路の何れか１つのレジスタとして機能し、
   前記第２の記憶回路は、前記第１の記憶回路のバックアップ用の記憶回路としての機能、前記第１の記憶回路のデータを前記第３の記憶回路に書き込む機能、及び前記第３の記憶回路のデータを前記第１の記憶回路に書き込む機能を有し、
   前記第３の記憶回路は、格納しているデータを次段の前記フリップフロップの前記第３の記憶回路に転送する機能を有し、
   前記第２及び前記第３の記憶回路は、電源供給が停止されている期間にデータを保持する機能を備えていることを特徴とする半導体装置。
2. 複数段のフリップフロップを有するシフトレジスタを有し、
   前記フリップフロップは、第１乃至第３の記憶回路を有し、
   前記第１の記憶回路は、
   第１のデータ保持部、第１の入力端子、及び第１の出力端子を有し、
   前記第１の入力端子から入力されたデータを、前記第１のデータ保持部に格納する機能、及び前記第１のデータ保持部で格納されている前記データを前記第１の出力端子から出力する機能を備え、
   前記第３の記憶回路は、
   第２のデータ保持部と、第２の入力端子と、前段の前記フリップフロップの前記第２の入力端子に接続されている第２の出力端子を有し、
   前記第２の入力端子から入力されたデータを、前記第２のデータ保持部に格納する機能、及び前記第２のデータ保持部に格納した前記データを前記第２の出力端子から出力する機能を備え、
   前記第２の記憶回路は、
   前記第１のデータ保持部に記憶されている前記データを、前記第２のデータ保持部に格納する機能、及び前記第２のデータ保持部に格納されている前記データを前記第１のデータ保持部に格納する機能を備え、
   前記第２及び前記第３の記憶回路は、電源供給が停止されている期間に前記第２のデータ保持部で前記データを保持する機能を備えていることを特徴とする半導体装置。
3. 複数段のフリップフロップを有するシフトレジスタを有し、
   前記フリップフロップは、第１乃至第３の記憶回路を有し、
   前記第１の記憶回路は、
   第１の入力端子と、
   前記第１の入力端子の電位に対応する電位を保持する第１のノードと、
   前記第１のノードの電位に対応する電位を保持する第２のノードと、
   前記第２のノードの電位に対応する電位を出力する第１の出力端子と、
   を有し、
   前記第３の記憶回路は、
   第２の入力端子と、
   後段の前記フリップフロップの前記第２の入力端子に接続されている第２の出力端子と、
   第３及び第４のノードと、
   第１の信号に従い、前記第２の入力端子と前記第３のノードの導通、非導通を制御するスイッチと、
   第２の信号に従い、前記第３のノードの電位を読み出し、前記第４のノードに出力する第１の読み出し回路と、
   前記第４のノードの電位に従い、前記第４のノードの電位を読み出し、前記第２の出力端子に出力する第２の読み出し回路と、
   を有し、
   前記第２の記憶回路は、
   第３の信号に従い、前記第１のノードの電位を読み出し、前記第３のノードに出力する第３の読み出し回路と、
   前記第３の信号に従い、前記第２のノードの電位を読み出し、前記第４のノードに出力する第４の読み出し回路と、
   第４の信号に従い、前記第３のノードの電位を読み出し、前記第１のノードに出力する第５の読み出し回路と、
   前記第４の信号に従い、前記第４のノードの電位を読み出し、前記第２のノードに出力する第６の読み出し回路と、
   を有することを特徴とする半導体装置。
4. 請求項３において、
   前記第３の記憶回路の前記スイッチは、１つのトランジスタを有し、前記スイッチの前記トランジスタは、ゲートに前記第１の信号が入力され、ソース及びドレインの一方が、前記第２の入力端子に接続され、他方が前記第３のノードに接続され、
   前記第３の記憶回路の前記第１の読み出し回路は、第１の電位が供給される配線と前記第４のノード間に直列に接続された２つのトランジスタを有し、前記第１の読み出し回路の一方の前記トランジスタのゲートは前記第３のノードに接続され、他方の前記トランジスタのゲートには前記第２の信号が入力され、
   前記第３の記憶回路の前記第２の読み出し回路は、１つのトランジスタを有し、前記第２の読み出し回路の前記トランジスタは、ゲートが前記第４のノードに接続され、ソース及びドレインの一方が前記第１の電位が供給される配線に接続され、他方が前記第２の出力端子に接続され、
   ていることを特徴とする半導体装置。
5. 請求項４において、
   前記スイッチの前記トランジスタ、前記第１の読み出し回路の前記２つのトランジスタ、及び前記第２の読み出し回路の前記トランジスタは、酸化物半導体層にチャネルが形成されていることを特徴とする半導体装置。
6. 請求項３乃至５の何れか１項において、
   前記第２の記憶回路の前記第３の読み出し回路は、直列に接続された２つのトランジスタを有し、前記第３の読み出し回路の一方の前記トランジスタは、ゲートが前記第１のノードに接続され、ソース及びドレインの一方が前記第１の電位が供給される配線に接続され、他方の前記トランジスタは、ゲートには前記第３の信号が入力され、ソース及びドレインの一方が前記第３のノードに接続され、
   前記第２の記憶回路の前記第４の読み出し回路は、直列に接続された２つのトランジスタを有し、前記第４の読み出し回路の一方の前記トランジスタは、ゲートが前記第２のノードに接続され、ソース及びドレインの一方が前記第１の電位が供給される配線に接続され、他方の前記トランジスタは、ゲートには前記第３の信号が入力され、ソース及びドレインの一方が前記第４のノードに接続され、
   ていることを特徴とする半導体装置。
7. 請求項６において、
   前記第３の読み出し回路の前記２つのトランジスタの少なくとも一方は、酸化物半導体層にチャネルが形成され、
   前記第４の読み出し回路の前記２つのトランジスタの少なくとも一方は、酸化物半導体層にチャネルが形成されていることを特徴とする半導体装置。
8. 請求項３乃至７の何れか１項において、
   前記第２の記憶回路の前記第５の読み出し回路は、直列に接続された２つのトランジスタを有し、前記第５の読み出し回路の一方の前記トランジスタは、ゲートが、前記第３のノードに接続され、ソース及びドレインの一方が、前記第１の電位が供給される配線に接続され、他方の前記トランジスタは、ゲートには前記第４の信号が入力され、ソース及びドレインの一方が、前記第１のノードに接続され、
   前記第２の記憶回路の前記第６の読み出し回路は、直列に接続された２つのトランジスタを有し、前記第６の読み出し回路の一方の前記トランジスタは、ゲートが前記第４のノードに接続され、ソース及びドレインの一方が、前記第１の電位が供給される配線に接続され、他方の前記トランジスタは、ゲートには前記第４の信号が入力され、ソース及びドレインの一方が、前記第２のノードに接続されていることを特徴とする半導体装置。

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