JP2014199707A - 半導体装置の駆動方法 - Google Patents

半導体装置の駆動方法 Download PDF

Info

Publication number
JP2014199707A
JP2014199707A JP2014043444A JP2014043444A JP2014199707A JP 2014199707 A JP2014199707 A JP 2014199707A JP 2014043444 A JP2014043444 A JP 2014043444A JP 2014043444 A JP2014043444 A JP 2014043444A JP 2014199707 A JP2014199707 A JP 2014199707A
Authority
JP
Japan
Prior art keywords
transistor
data
bit line
voltage
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014043444A
Other languages
English (en)
Other versions
JP6397638B2 (ja
Inventor
修平 長塚
Shuhei Nagatsuka
修平 長塚
広樹 井上
Hiroki Inoue
広樹 井上
貴彦 石津
Takahiko Ishizu
貴彦 石津
隆徳 松嵜
Takanori Matsuzaki
隆徳 松嵜
塩野入　豊
Yutaka Shionoiri
豊 塩野入
加藤　清
Kiyoshi Kato
清 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014043444A priority Critical patent/JP6397638B2/ja
Publication of JP2014199707A publication Critical patent/JP2014199707A/ja
Application granted granted Critical
Publication of JP6397638B2 publication Critical patent/JP6397638B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/045—Floating gate memory cells with both P and N channel memory transistors, usually sharing a common floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】シリコンを用いたトランジスタと酸化物半導体を用いたトランジスタとをメモリセルに設ける構成において、多値のデータを読み出すための信号を多値の数に応じて切り換えることなく、メモリセルからの多値のデータの読み出しを行うこと。
【解決手段】ビット線の電位をプリチャージし、データを読み出すためのトランジスタを介して該ビット線を放電させ、放電により変化したビット線の電位を多値のデータとして読み出す構成とする。該構成により、トランジスタのゲートに保持された、データに対応する電位を読み出す際、データを読み出すための信号を切り換える頻度を１回とすることができる。
【選択図】図１

Description

本発明は、半導体装置の駆動方法に関する。
シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタと、を組み合わせてデータの保持を可能にした半導体装置が注目されている（特許文献１参照）。
近年、扱われるデータ量の増大に伴って、大きな記憶容量を有する半導体装置が求められている。そうした中で、前述した特許文献１に記載の半導体装置では、多値のデータを記憶し、該データを読み出す構成について開示している。
特開２０１２−２５６４００号公報
多値のデータをメモリセルから読み出す場合、データを読み出す信号は、多値のデータの数に応じて複数回切り換える必要がある。
例えば、特許文献１に記載の半導体装置では、多値のデータ数に応じた段数の階段状の読み出し信号をメモリセルに与えて、読み出されるデータの変化を判定することでデータを読み出している。そのため、多値のデータの数が増えるほど、読み出し信号の電圧レベルを切り換える頻度が多くなり、読み出しに時間がかかる。
そこで、本発明の一態様では、シリコンを用いたトランジスタと酸化物半導体を用いたトランジスタとをメモリセルに設ける構成において、多値のデータを読み出すための信号を多値の数に応じて切り換えることなく、メモリセルからの多値のデータの読み出しを行うことのできる、新規な構成の半導体装置の駆動方法を提供することを課題の一とする。
本発明の一態様は、ビット線の電位をプリチャージし、データを読み出すためのトランジスタを介して該ビット線を放電させ、放電により変化したビット線の電位を多値のデータとして読み出す構成とする。該構成により、トランジスタのゲートに保持された、データに対応する電位を読み出す際、データを読み出すための信号を切り換える頻度を１回とすることができる。
本発明の一態様による構成は、ビット線の放電により、トランジスタのゲートとソースの間に保持される電圧が、該トランジスタの閾値電圧となる電圧となることを利用する。ここで、データを読み出すトランジスタのゲートは、多値のデータに対応する電位であり、ソースの電位がビット線の電位である。そのため、上述のビット線の放電により、ビット線の電位は、多値のデータに対応する電位から閾値電圧をひいた値で得られ、ビット線の電位を読み出すことで、多値のデータに対応する電位を得ることができる。
本発明の一態様は、第１のトランジスタを介して第２のトランジスタのゲートに与えられる複数のデータに基づく電位を保持させることで、データの書き込みを行うメモリセルを有し、データの読み出しは、第２のトランジスタに電気的に接続された、ビット線の電位をプリチャージし、その後、第２のトランジスタを介して該ビット線を放電させて行われる半導体装置の駆動方法である。
本発明の一態様は、第１のトランジスタを介して第２のトランジスタのゲートに与えられる複数のデータに基づく電位を保持させることで、データの書き込みを行うメモリセルを有し、データの読み出しは、第２のトランジスタに電気的に接続された、ビット線の電位をプリチャージし、その後、第２のトランジスタを介して該ビット線を放電させることで、変化するビット線の電位をデータの判定に用いて行われる半導体装置の駆動方法である。
本発明の一態様は、第１のトランジスタを介して第２のトランジスタのゲートに与えられる複数のデータに基づく電位を保持させることで、データの書き込みを行い、第２のトランジスタのゲートに容量素子の一方の電極を電気的に接続し、他方の電極に読み出し信号を与えることで、データの読み出しを行う、メモリセルを有し、データの読み出しは、第２のトランジスタに電気的に接続された、ビット線の電位をプリチャージし、その後、読み出し信号をＨレベルからＬレベルとすることで、第２のトランジスタを介して該ビット線を放電させることで、変化するビット線の電位をデータの判定に用いて行われる半導体装置の駆動方法である。
本発明の一態様において、データの書き込みは、読み出し信号をＨレベルからＬレベルとした状態として行われる半導体装置の駆動方法が好ましい。
本発明の一態様において、第１のトランジスタは、半導体層に酸化物半導体を有する半導体装置の駆動方法が好ましい。
本発明の一態様において、第２のトランジスタは、ｐチャネル型のトランジスタである半導体装置の駆動方法が好ましい。
本発明の一態様により、データを読み出すための信号を多値のデータの数に応じて切り換えることなく、メモリセルからの多値のデータの読み出しを行うことのできる、新規な構成の半導体装置の駆動方法を提供することができる。
メモリセルの回路図及びタイミングチャート図。 半導体装置の回路ブロック図。 行選択ドライバの回路ブロック図。 列選択ドライバの回路ブロック図。 Ａ／Ｄコンバータの回路ブロック図。 メモリセルの回路図。 メモリセルのタイミングチャート図。 メモリセルのタイミングチャート図。 半導体装置の断面図。 トランジスタの断面図。 半導体装置の作製工程を示すフローチャート図及び斜視模式図。 半導体装置を用いた電子機器。 （ａ） メモリセル回路図 （ｂ） メモリセルの８値ＩＤ−ＶＷＬＣ特性 （ｃ） メモリセル書き込み時間対Ｖｔｈ （ｄ） メモリセル書き換え耐性。 半導体装置のブロック図。 ３ｂｉｔ／ｃｅｌｌ−メモリセル分布図。 書き込み波形。 （ａ）書き込み時間ｖｓセルＶｔｈ （ｂ）書き込み時間ｖｓセル閾値の６σ。 （ａ）読み出し波形（ｂ）拡大した読み出し時のＢＬ波形。 リテンションを示す図。 半導体装置の外観写真。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
なお電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
本明細書においては、本発明の実施の形態について図面を参照しながら説明する。なお各実施の形態での説明は、以下の順序で行う。
１．実施の形態１（本発明の一態様に関するメモリセルについて）
２．実施の形態２（半導体装置の構成例について）
３．実施の形態３（酸化物半導体について）
４．実施の形態４（半導体装置を構成する素子について）
５．実施の形態５（半導体装置の電子部品及び該電子部品を具備する電子機器の構成例）
６．実施例（作製した半導体装置について）
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置が有する、メモリセルの回路構成及びその動作について、図１を参照して説明する。
なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、メモリセルの他、別の基板上に配置された駆動回路、電源回路等を含む場合がある。
図１（ａ）は、メモリセル１００の一例を示す回路図である。
図１（ａ）に示すメモリセル１００では、トランジスタ１１１と、トランジスタ１１２と、容量素子１１４と、を示している。なおメモリセル１００は、図１（ａ）では、図示を省略しているが、実際にはマトリクス状に複数設けられている。
トランジスタ１１１は、ゲートに、書き込みワード線ＷＷＬが接続される。また、トランジスタ１１１は、ソース及びドレインの一方に、ビット線ＢＬが接続される。また、トランジスタ１１１は、ソース及びドレインの他方に、フローティングノードＦＮが接続される。
トランジスタ１１２は、ゲートに、フローティングノードＦＮが接続される。また、トランジスタ１１２は、ソース及びドレインの一方に、ビット線ＢＬが接続される。また、トランジスタ１１２は、ソース及びドレインの他方に、電源線ＳＬが接続される。
容量素子１１４は、一方の電極に、フローティングノードＦＮが接続される。また、容量素子１１４は、他方の電極に、読み出しワード線ＲＷＬが接続される。
書き込みワード線ＷＷＬには、ワード信号が与えられる。
ワード信号は、ビット線ＢＬの電圧をフローティングノードＦＮに与えるために、トランジスタ１１１を導通状態とする信号である。
なお本明細書において、書き込みワード線ＷＷＬに与えられるワード信号を制御することで、フローティングノードＦＮの電位が、ビット線ＢＬの電圧に応じた電位となることを、メモリセルにデータを書き込む、という。また、読み出しワード線ＲＷＬに与えられる読み出し信号を制御することで、ビット線ＢＬの電圧が、フローティングノードＦＮの電位に応じた電圧となることを、メモリセルからのデータを読み出す、という。
ビット線ＢＬには、多値のデータが与えられる。またビット線ＢＬには、データを読み出すための、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅ及び初期化電圧Ｖｉｎｉｔｉａｌが与えられる。
多値のデータは、ｋビット（ｋは２以上の自然数）のデータである。具体的には、２ビットのデータであれば４値のデータであり、４段階の電圧のいずれか一を有する信号である。
プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅは、データを読み出すために、ビット線ＢＬに与えられる電圧である。また、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられた後、ビット線ＢＬは電気的に浮遊状態となる。
なお本明細書において電気的に浮遊状態とは、信号を与える配線、あるいは電位を与える配線と電気的に接続しておらず、絶縁している状態のことである。
初期化電圧Ｖｉｎｉｔｉａｌは、ビット線ＢＬの電圧を初期化するために、与えられる電圧である。
読み出しワード線ＲＷＬには、読み出し信号が与えられる。
読み出し信号は、メモリセルからデータを選択的に読み出すために、容量素子１１４の他方の電極に与えられる信号である。
フローティングノードＦＮは、容量素子１１４の一方の電極、トランジスタ１１１のソース及びドレインの他方の電極、及びトランジスタ１１２のゲートを接続する配線上のいずれかのノードに相当する。
なお本明細書において、ノードとは、素子間を電気的に接続するために設けられる配線上のいずれかの箇所のことである。
なおフローティングノードＦＮの電位は、ビット線ＢＬに与えられる、多値のデータに基づく電位である。また、フローティングノードＦＮは、トランジスタ１１１を非導通状態とすることで、電気的に浮遊状態である。そのため、読み出しワード線ＲＷＬに与えられる読み出し信号の電圧を変化させた場合、フローティングノードＦＮの電位は、元の電位に読み出し信号の電圧の変化分が加わった電位となる。この電位の変化は、読み出しワード線ＲＷＬに与えられる読み出し信号が変化することで生じる、容量素子１１４の容量結合によるものである。
電源線ＳＬには、ビット線ＢＬに与えられるプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅよりも低いディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられる。
電源線ＳＬに与えられるディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅは、ビット線ＢＬに与えられるプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅを、トランジスタ１１２を介した放電により変化させる電圧である。
トランジスタ１１１は、導通状態と非導通状態とを切り換えることで、データの書き込みを制御するスイッチとしての機能を有する。また、非導通状態を保持することで、書き込んだデータに基づく電位を保持する機能を有する。なおトランジスタ１１１は、第１のトランジスタともいう。また、トランジスタ１１１は、ｎチャネル型のトランジスタとして、説明を行うものとする。
なおトランジスタ１１１は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１０Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０ｚＡ以下であることをいう。このようにオフ電流が少ないトランジスタとしては、半導体層に酸化物半導体を有するトランジスタが挙げられる。
図１（ａ）に示すメモリセル１００の構成では、非導通状態を保持することで、書き込んだデータに基づく電位を保持している。そのため、フローティングノードＦＮでの電荷の移動を伴った電位の変動を抑えるスイッチとして、オフ電流が少ないトランジスタが用いられることが特に好ましい。
トランジスタ１１１は、オフ電流が少ないトランジスタとし、非導通状態を保持することで、メモリセル１００を不揮発性のメモリとすることができる。よって、一旦、メモリセル１００に書き込まれたデータは、再度、トランジスタ１１１を導通状態とするまで、フローティングノードＦＮに保持し続けることができる。
トランジスタ１１２は、フローティングノードＦＮの電位に従って、ソースとドレインとの間に電流Ｉｄを流す機能を有する。なお、図１（ａ）に示すメモリセル１００の構成で、トランジスタ１１２のソースとドレインとの間に流れる電流Ｉｄは、ビット線ＢＬと電源線ＳＬとの間に流れる電流である。なおトランジスタ１１２は、第２のトランジスタともいう。また、トランジスタ１１２は、ｐチャネル型のトランジスタとして、説明を行うものとする。
なおトランジスタ１１２には、閾値電圧のばらつきの小さいトランジスタが用いられることが好ましい。ここで、閾値電圧のばらつきが小さいトランジスタとは、トランジスタが同一プロセスで作製される際に、許容される閾値電圧の差が２０ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。言うまでもなく、閾値電圧のばらつきは小さければ小さいほど好ましいが、前述したチャネルが単結晶シリコンで形成されているトランジスタであっても、閾値電圧の差が２０ｍＶ程度残りうる。
次いで、図１（ａ）に示すメモリセル１００の動作を説明し、本実施の形態の構成とすることによる作用及び効果について説明する。
図１（ｂ）に示すタイミングチャート図は、図１（ａ）で示した書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、フローティングノードＦＮ、ビット線ＢＬ、及び電源線ＳＬに与えられる各信号の変化について示すものである。
図１（ｂ）に示すタイミングチャート図では、初期状態である期間Ｔ０、ビット線ＢＬの電位をプリチャージする期間Ｔ１、データを読み出すためにビット線ＢＬの放電を行う期間Ｔ２、を示している。
図１（ｂ）に示す期間Ｔ０では、まずビット線ＢＬの電位の初期化を行う。このとき、書き込みワード線ＷＷＬは、Ｌレベルの電位が与えられる。また、読み出しワード線ＲＷＬは、Ｈレベルの電位が与えられる。また、フローティングノードＦＮは、多値のデータに対応する電位が保持される。またビット線ＢＬは、初期化電圧Ｖｉｎｉｔｉａｌが与えられる。また、電源線ＳＬは、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられる。
なお図１（ｂ）では、多値のデータの一例として、２ビットのデータ、すなわち４値のデータを示している。具体的に図１（ｂ）では、４値のデータ（Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１）を示しており、４段階の電位で表すことができる。
次いで図１（ｂ）に示す期間Ｔ１では、ビット線ＢＬの電位をプリチャージする。このとき、書き込みワード線ＷＷＬは、前の期間に引き続き、Ｌレベルの電位が与えられる。また、読み出しワード線ＲＷＬは、前の期間に引き続き、Ｈレベルの電位が与えられる。また、フローティングノードＦＮは、前の期間に引き続き、多値のデータに対応する電位が保持される。またビット線ＢＬは、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられる。また、電源線ＳＬは、前の期間に引き続き、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅよりも低い、Ｌレベルの電位が与えられる。
このとき、ビット線ＢＬは、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられた後、電気的に浮遊状態となる。すなわち、ビット線ＢＬは、電荷の充電又は放電により電位の変動が生じる状態となる。この浮遊状態は、ビット線ＢＬに電位を与えるスイッチをオフにすることで実現することができる。
次いで図１（ｂ）に示す期間Ｔ２では、データを読み出すためにビット線ＢＬの放電を行う。このとき、書き込みワード線ＷＷＬは、前の期間に引き続き、Ｌレベルの電位が与えられる。また、読み出しワード線ＲＷＬは、Ｌレベルの電位が与えられる。また、フローティングノードＦＮは、多値のデータに対応する電位がそれぞれ低下する。またビット線ＢＬは、プリチャージ電圧ＶｐｒｅｃｈａｒｇｅがフローティングノードＦＮの電位に従って低下する。また、電源線ＳＬは、前の期間に引き続き、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられる。
読み出しワード線ＲＷＬの電位の変化に従って、フローティングノードＦＮの電位は、低下する。この電位の低下は、フローティングノードＦＮが電気的に浮遊状態であるためであり、フローティングノードＦＮに接続された容量素子１１４による容量結合により、生じるものである。
フローティングノードＦＮの電位の低下は、トランジスタ１１２のゲートの電位の低下でもある。トランジスタ１１２は、ｐチャネル型のトランジスタであり、ゲートの電位の低下に従って、ゲートとソースとの間の電圧（ゲートソース間電圧：Ｖｇｓ）の絶対値が大きくなる。このＶｇｓの上昇に従ってトランジスタ１１２では、ソースとドレインとの間に電流Ｉｄが流れる。
トランジスタ１１２に電流Ｉｄが流れることで、ビット線ＢＬの電荷が電源線ＳＬに放電される。トランジスタ１１２のソースにあたるビット線ＢＬの電位は、放電により低下する。ビット線ＢＬの電位が低下することで、トランジスタ１１２のＶｇｓが徐々に小さくなる。
期間Ｔ２で流れる電流Ｉｄは、Ｖｇｓがトランジスタ１１２の閾値電圧となる値で流れなくなる。そのため、ビット線ＢＬは、電位の低下が進行し、トランジスタ１１２のＶｇｓが閾値電圧となった時点で放電が完了し、定電位となる。このときのビット線ＢＬの電位は、概ねフローティングノードＦＮの電位から閾値電圧をひいた値として得られる。
つまり放電により変化するビット線ＢＬの電位は、フローティングノードＦＮの電位の高低を反映した形で得ることができる。この電位の違いを多値のデータの判定に用いることで、メモリセル１００に書き込まれた多値のデータを読み出すことができる。
本実施の形態の構成によると、データを読み出すための信号を多値のデータの数に応じて切り換えることなく、メモリセルからの多値のデータの読み出しを行うことができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、図１で説明した駆動方法を行うことのできる、半導体装置の一例について説明する。また以下では、図２乃至図８を参照して説明する。
〈半導体装置の構成例〉
図２は、図１（ａ）で説明したメモリセル１００を有する、半導体装置の構成例を示すブロック図である。
図２に示す半導体装置２００は、図１（ａ）で説明したメモリセル１００が複数設けられたメモリセルアレイ２０１、行選択ドライバ２０２、列選択ドライバ２０３、及びＡ／Ｄコンバータ２０４を有する。なお半導体装置２００は、ｍ行ｎ列のマトリクス状に設けられたメモリセル１００を有する。また図２では、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、ビット線ＢＬ、電源線ＳＬとして、（ｍ−１）行目の書き込みワード線ＷＷＬ［ｍ−１］、読み出しワード線ＲＷＬ［ｍ−１］、ｍ行目の書き込みワード線ＷＷＬ［ｍ］、読み出しワード線ＲＷＬ［ｍ］、（ｎ−１）列目のビット線ＢＬ［ｎ−１］、ｎ列目のビット線ＢＬ［ｎ］、及び電源線ＳＬを示している。
図２に示すメモリセルアレイ２０１は、図１（ａ）で説明したメモリセル１００が、マトリクス状に設けられている。なおメモリセル１００が有する各構成の説明は、図１（ａ）と同様であり、図１での説明を援用するものとして説明を省略する。
なお図２に示すメモリセルアレイ２０１では、隣り合うメモリセルで、電源線ＳＬを共有化した構成としている。該構成を採用することにより、電源線ＳＬが占めていた分の面積の縮小が図られる。そのため該構成を採用する半導体装置では、単位面積あたりの記憶容量の向上を図ることができる。
行選択ドライバ２０２は、各行におけるメモリセル１００のトランジスタ１１１を選択的に導通状態とする機能、及び各行におけるメモリセル１００のフローティングノードＦＮの電位を選択的に変化させる機能、を備えた回路である。具体的には、書き込みワード線ＷＷＬにワード信号を与え、読み出しワード線ＲＷＬに読み出し信号を与える回路である。行選択ドライバ２０２を備えることで、半導体装置２００は、メモリセル１００へのデータの書き込み及び読み出しを行毎に選択して行うことができる。
列選択ドライバ２０３は、各列におけるメモリセル１００のフローティングノードＦＮに選択的にデータを書き込む機能、ビット線ＢＬの電位をプリチャージする機能、ビット線ＢＬの電位を初期化する機能、及びビット線ＢＬを電気的に浮遊状態とする機能、を備えた回路である。具体的には、ビット線ＢＬに多値のデータに対応する電位、ビット線ＢＬにプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅ、及び初期化電圧Ｖｉｎｉｔｉａｌをスイッチを介して与える回路である。列選択ドライバ２０３を備えることで、半導体装置２００は、メモリセル１００へのデータの書き込み及び読み出しを列毎に選択して行うことができる。
Ａ／Ｄコンバータ２０４は、アナログ値であるビット線ＢＬの電位を、デジタル値に変換して外部に出力する機能を備えた回路である。具体的には、フラッシュ型のＡ／Ｄコンバータを有する回路である。Ａ／Ｄコンバータ２０４を備えることで、半導体装置２００は、メモリセル１００より読み出されたデータに対応するビット線ＢＬの電位を外部に出力することができる。
なおＡ／Ｄコンバータ２０４は、フラッシュ型のＡ／Ｄコンバータとして説明を行うが、逐次比較型、マルチスロープ型、デルタシグマ型のＡ／Ｄコンバータを用いてもよい。
〈行選択ドライバの構成例〉
図３は、図２で説明した行選択ドライバ２０２の構成例を示すブロック図である。
図３に示す行選択ドライバ２０２は、デコーダ３０１、及び読み出し書き込み制御回路３０２を有する。読み出し書き込み制御回路３０２は、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬの行毎に設けられる。また各行の読み出し書き込み制御回路３０２は、書き込みワード線ＷＷＬ、及び読み出しワード線ＲＷＬに接続される。
デコーダ３０１は、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬが設けられる行を選択するための信号を出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの行の読み出し書き込み制御回路３０２を選択する回路である。デコーダ３０１を備えることで、行選択ドライバ２０２は、任意の行を選択して、データの書き込み又は読み出しを行うことができる。
読み出し書き込み制御回路３０２は、デコーダ３０１で選択された書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬを有する行の、書き込みワード信号を出力する機能及び読み出しワード信号を選択的に出力する機能、を備えた回路である。具体的に読み出し書き込み制御回路３０２は、書き込み制御信号Ｗｒｉｔｅ＿ＣＯＮＴ及び読み出し制御信号Ｒｅａｄ＿ＣＯＮＴが入力され、該信号に従って書き込みワード信号又は読み出しワード信号を選択的に出力する回路である。読み出し書き込み制御回路３０２を備えることで、行選択ドライバ２０２は、デコーダ３０１で選択された行での、書き込みワード信号又は読み出しワード信号を選択して出力することができる。
〈列選択ドライバの構成例〉
図４は、図２で説明した列選択ドライバ２０３の構成例を示すブロック図である。
図４に示す列選択ドライバ２０３は、デコーダ４０１、ラッチ回路４０２、Ｄ／Ａコンバータ４０３、スイッチ回路４０４、トランジスタ４０５、及びトランジスタ４０６を有する。ラッチ回路４０２、Ｄ／Ａコンバータ４０３、スイッチ回路４０４、トランジスタ４０５、及びトランジスタ４０６は、列毎に設けられる。また各列のスイッチ回路４０４、トランジスタ４０５、及びトランジスタ４０６は、ビット線ＢＬに接続される。
デコーダ４０１は、ビット線ＢＬが設けられる列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓ及びデータＤａｔａが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの行のラッチ回路４０２にデータＤａｔａを出力する回路である。デコーダ４０１を備えることで、列選択ドライバ２０３は、任意の列を選択して、データの書き込みを行うことができる。
なおデコーダ４０１に入力されるデータＤａｔａは、ｋビットのデジタルデータである。ｋビットのデジタルデータは、ビット毎に’１’又は’０’の２値のデータで表される信号である。具体的には、２ビットのデジタルデータであれば、’００’、’０１’、’１０’、’１１’で表されるデータである。
ラッチ回路４０２は、入力されるデータＤａｔａを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号Ｗ＿ＬＡＴが入力され、該ラッチ信号Ｗ＿ＬＡＴに従って記憶したデータＤａｔａをＤ／Ａコンバータ４０３に出力するフリップフロップ回路である。ラッチ回路４０２を備えることで、列選択ドライバ２０３は、任意のタイミングでデータの書き込みを行うことができる。
Ｄ／Ａコンバータ４０３は、入力されるデジタル値のデータＤａｔａを、アナログ値のデータＶｄａｔａに変換する機能を備えた回路である。具体的にＤ／Ａコンバータ４０３は、データＤａｔａのビット数が３ビットであれば、複数の電位Ｖ０乃至Ｖ７の８段階の電位のいずれかに変換してスイッチ回路４０４に出力する回路である。Ｄ／Ａコンバータ４０３を備えることで、列選択ドライバ２０３は、メモリセル１００に書き込むデータを、多値のデータに対応する電位とすることができる。
なおＤ／Ａコンバータ４０３から出力されるＶｄａｔａは、異なる電圧値で表されるデータである。２ビットのデータでいえば、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖの４値のデータとなり、いずれかの電圧値で表されるデータということができる。
スイッチ回路４０４は、入力されるデータＶｄａｔａをビット線ＢＬに与える機能、及びビット線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Ｗｒｉｔｅ＿ＳＷによる制御により、データＶｄａｔａをビット線ＢＬに与え、その後アナログスイッチをオフにすることでビット線ＢＬを電気的に浮遊状態とする回路である。スイッチ回路４０４を備えることで、列選択ドライバ２０３は、データＶｄａｔａをビット線ＢＬに与えた後、ビット線ＢＬを電気的に浮遊状態に保持することができる。
トランジスタ４０５は、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅをビット線ＢＬに与える機能、及びビット線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、プリチャージ制御信号Ｐｒｅ＿ＥＮによる制御でプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅをビット線ＢＬに与え、その後ビット線ＢＬを電気的に浮遊状態とするスイッチである。トランジスタ４０５を備えることで、列選択ドライバ２０３は、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅをビット線ＢＬに与えた後、ビット線ＢＬを電気的に浮遊状態に保持することができる。
トランジスタ４０６は、初期化電圧Ｖｉｎｉｔｉａｌをビット線ＢＬに与える機能、及びビット線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、初期化制御信号Ｉｎｉｔ＿ＥＮによる制御で初期化電圧Ｖｉｎｉｔｉａｌをビット線ＢＬに与え、その後ビット線ＢＬを電気的に浮遊状態とするスイッチである。トランジスタ４０６を備えることで、列選択ドライバ２０３は、初期化電圧Ｖｉｎｉｔｉａｌをビット線ＢＬに与えた後、ビット線ＢＬを電気的に浮遊状態に保持することができる。
〈Ａ／Ｄコンバータの構成例〉
図５は、図２で説明したＡ／Ｄコンバータ２０４の構成例を示すブロック図である。
図５に示すＡ／Ｄコンバータ２０４は、コンパレータ５０１、エンコーダ５０２、ラッチ回路５０３、及びバッファ５０４を有する。コンパレータ５０１、エンコーダ５０２、ラッチ回路５０３、及びバッファ５０４は、列毎に設けられる。また各列のバッファ５０４は、データＤｏｕｔを出力する。
コンパレータ５０１は、ビット線ＢＬの電位と、参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６との電位の高低を比較し、ビット線ＢＬの電位が多値のデータのいずれかに応じた電位であるかを判定する機能を備えた回路である。具体的には、複数のコンパレータ５０１を備え、それぞれのコンパレータ５０１にビット線ＢＬの電位と、異なる参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６とが与えられ、ビット線ＢＬの電位がいずれかの電位の間にあるかを判定する回路である。コンパレータ５０１を備えることで、Ａ／Ｄコンバータ２０４は、ビット線ＢＬの電位が、多値のデータのいずれかに対応する電位かを判定することができる。
なお、一例として図５で示す参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６は、多値のデータが３ビット、すなわち８値のデータである場合に与えられる電位である。
エンコーダ５０２は、コンパレータ５０１から出力されるビット線ＢＬの電位を判定する信号をもとに、多ビットのデジタル信号を生成する機能を備えた回路である。具体的には、複数のコンパレータ５０１より出力されるＨレベル又はＬレベルの信号をもとに符号化を行い、デジタル信号を生成する回路である。エンコーダ５０２を備えることで、Ａ／Ｄコンバータ２０４は、メモリセル１００から読み出されたデータをデジタル値のデータとすることができる。
ラッチ回路５０３は、入力されるデジタル値のデータを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号ＬＡＴが入力され、該ラッチ信号ＬＡＴに従って記憶したデータをバッファ５０４に出力するフリップフロップ回路である。ラッチ回路５０３を備えることで、Ａ／Ｄコンバータ２０４は、任意のタイミングでデータの出力を行うことができる。なおラッチ回路５０３は、省略することができる。
バッファ５０４は、ラッチ回路５０３より出力されたデータを増幅して出力信号Ｄｏｕｔとして出力する機能を備えた回路である。具体的には、インバータ回路を偶数段備えた回路である。バッファ５０４を備えることで、Ａ／Ｄコンバータ２０４は、デジタル信号に対するノイズを低減することができる。なおバッファ５０４は、省略することができる。
〈半導体装置の駆動方法の具体例〉
図６には、半導体装置が有するメモリセルの回路図を示している。また、図７及び図８に示すタイミングチャート図は、図６の動作を説明するものである。
図６に示す半導体装置６００は、図１（ａ）で説明したメモリセルと同じ回路構成のメモリセル１００Ａ乃至１００Ｄとが２行２列のマトリクス状に設けられている。また図６では、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、ビット線ＢＬ、電源線ＳＬとして、１行目の書き込みワード線ＷＷＬ［１］、読み出しワード線ＲＷＬ［１］、２行目の書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［２］、１列目のビット線ＢＬ［１］、２列目のビット線ＢＬ［２］、及び電源線ＳＬを示している。
図７に示すタイミングチャート図は、データの書き込みを行う期間ｐ１乃至ｐ８におけるタイミングチャート図である。また図８に示すタイミングチャート図は、データの読み出しを行う期間ｐ９乃至ｐ１６におけるタイミングチャート図である。なお、図７及び図８には図６の書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［１］、読み出しワード線ＲＷＬ［２］、電源線ＳＬ、ビット線ＢＬ［１］、及びビット線ＢＬ［２］、の電圧の変化を示している。
図７に示す期間ｐ１では、書き込みワード線ＷＷＬ［１］をＨレベル、読み出しワード線ＲＷＬ［１］をＬレベルとする。なお他の配線、すなわち書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［２］、電源線ＳＬ、ビット線ＢＬ［１］、及びビット線ＢＬ［２］は、前の期間の電圧を保持する。
次いで図７に示す期間ｐ２では、ビット線ＢＬ［１］の電圧をＶ１、ビット線ＢＬ［２］の電圧をＶ２とする。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［１］、読み出しワード線ＲＷＬ［２］、及び電源線ＳＬは、前の期間の電圧を保持する。
次いで図７に示す期間ｐ３では、書き込みワード線ＷＷＬ［１］をＬレベルとする。なお他の配線、すなわち書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［１］、読み出しワード線ＲＷＬ［２］、電源線ＳＬ、ビット線ＢＬ［１］、及びビット線ＢＬ［２］は、前の期間の電圧を保持する。
期間ｐ１乃至ｐ３で読み出しワード線ＲＷＬ［１］をＬレベルとしておくのは、メモリセルに書き込んだデータによってトランジスタ１１２が導通状態となることを防ぐためである。メモリセルにデータを書き込む際、読み出しワード線ＲＷＬ［１］をＬレベルとしておくことで、データをメモリセルに書き込んだ後、読み出しワード線ＲＷＬ［１］をＨレベルに切り換える構成とすることができる。当該構成により、一度メモリセルにデータを書き込んだ後は、メモリセル内のフローティングノードＦＮの電位が上昇し、ｐチャネル型であるトランジスタ１１２が導通状態となるといった誤動作を低減することができる。
次いで図７に示す期間ｐ４では、読み出しワード線ＲＷＬ［１］をＨレベルとする。またビット線ＢＬ［１］及びビット線ＢＬ［２］の電圧を初期化電圧Ｖｉｎｉｔｉａｌとする。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［２］、及び電源線ＳＬは、前の期間の電圧を保持する。
次いで図７に示す期間ｐ５では、書き込みワード線ＷＷＬ［２］をＨレベル、読み出しワード線ＲＷＬ［２］をＬレベルとする。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、読み出しワード線ＲＷＬ［１］、電源線ＳＬ、ビット線ＢＬ［１］、及びビット線ＢＬ［２］は、前の期間の電圧を保持する。
次いで図７に示す期間ｐ６では、ビット線ＢＬ［１］の電圧をＶ２、ビット線ＢＬ［２］の電圧をＶ１とする。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［１］、読み出しワード線ＲＷＬ［２］、及び電源線ＳＬは、前の期間の電圧を保持する。
次いで図７に示す期間ｐ７では、書き込みワード線ＷＷＬ［２］をＬレベルとする。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、読み出しワード線ＲＷＬ［１］、読み出しワード線ＲＷＬ［２］、電源線ＳＬ、ビット線ＢＬ［１］、及びビット線ＢＬ［２］は、前の期間の電圧を保持する。
期間ｐ５乃至ｐ７で読み出しワード線ＲＷＬ［２］をＬレベルとしておくのは、メモリセルに書き込んだデータによってトランジスタ１１２が導通状態となることを防ぐためである。メモリセルにデータを書き込む際、読み出しワード線ＲＷＬ［２］をＬレベルとしておくことで、データをメモリセルに書き込んだ後、読み出しワード線ＲＷＬ［２］をＨレベルに切り換える構成とすることができる。当該構成により、一度メモリセルにデータを書き込んだ後は、メモリセル内のフローティングノードＦＮの電位が上昇し、ｐチャネル型であるトランジスタ１１２が導通状態となるといった誤動作を低減することができる。
次いで図７に示す期間ｐ８では、読み出しワード線ＲＷＬ［２］をＨレベルとする。またビット線ＢＬ［１］及びビット線ＢＬ［２］の電圧を初期化電圧Ｖｉｎｉｔｉａｌとする。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［１］、及び電源線ＳＬは、前の期間の電圧を保持する。
以上、期間ｐ１乃至ｐ８で説明したデータの書き込みにより、図６に示すメモリセル１００Ａには電圧Ｖ１に応じたデータが書き込まれ、メモリセル１００Ｂには電圧Ｖ２に応じたデータが書き込まれ、メモリセル１００Ｃには電圧Ｖ２に応じたデータが書き込まれ、メモリセル１００Ｄには電圧Ｖ１に応じたデータが書き込まれる。
図８に示す期間ｐ９では、ビット線ＢＬ［１］及びビット線ＢＬ［２］をプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅとする。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［１］、読み出しワード線ＲＷＬ［２］、及び電源線ＳＬは、前の期間の電圧を保持する。
次いで図８に示す期間ｐ１０では、読み出しワード線ＲＷＬ［１］をＬレベルとする。すると、ビット線ＢＬ［１］及びビット線ＢＬ［２］の電圧は、メモリセル１００Ａ及びメモリセル１００Ｂに書き込まれたデータに対応する電圧に応じて、低下する。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［２］、及び電源線ＳＬは、前の期間の電圧を保持する。
次いで図８に示す期間ｐ１１では、期間ｐ１０でのビット線ＢＬ［１］及びビット線ＢＬ［２］における電圧が下げ止まり、それぞれ電圧Ｖ１’、電圧Ｖ２’となる。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［１］、読み出しワード線ＲＷＬ［２］、及び電源線ＳＬは、前の期間の電圧を保持する。
なお電圧Ｖ１’及び電圧Ｖ２’は、それぞれ、図７においてメモリセル１００Ａ及びメモリセル１００Ｂに書き込んだ電圧Ｖ１及び電圧Ｖ２に対応する電圧である。
次いで図８に示す期間ｐ１２では、読み出しワード線ＲＷＬ［１］をＨレベルとする。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［２］、電源線ＳＬ、ビット線ＢＬ［１］、及びビット線ＢＬ［２］は、前の期間の電圧を保持する。
図８に示す期間ｐ１３では、ビット線ＢＬ［１］及びビット線ＢＬ［２］をプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅとする。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［１］、読み出しワード線ＲＷＬ［２］、及び電源線ＳＬは、前の期間の電圧を保持する。
次いで図８に示す期間ｐ１４では、読み出しワード線ＲＷＬ［２］をＬレベルとする。すると、ビット線ＢＬ［１］及びビット線ＢＬ［２］の電圧は、メモリセル１００Ｃ及びメモリセル１００Ｄに書き込まれたデータに対応する電圧に応じて、低下する。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［２］、及び電源線ＳＬは、前の期間の電圧を保持する。
次いで図８に示す期間ｐ１５では、期間ｐ１４でのビット線ＢＬ［１］及びビット線ＢＬ［２］における電圧が下げ止まり、それぞれ電圧Ｖ２’、電圧Ｖ１’となる。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［１］、読み出しワード線ＲＷＬ［２］、及び電源線ＳＬは、前の期間の電圧を保持する。
なお電圧Ｖ２’及び電圧Ｖ１’は、それぞれ、図７においてメモリセル１００Ｃ及びメモリセル１００Ｄに書き込んだ電圧Ｖ２及び電圧Ｖ１に対応する電圧である。
次いで図８に示す期間ｐ１６では、読み出しワード線ＲＷＬ［２］をＨレベルとする。なお他の配線、すなわち書き込みワード線ＷＷＬ［１］、書き込みワード線ＷＷＬ［２］、読み出しワード線ＲＷＬ［１］、電源線ＳＬ、ビット線ＢＬ［１］、及びビット線ＢＬ［２］は、前の期間の電圧を保持する。
以上、期間ｐ９乃至ｐ１６で説明したデータの読み出しにより、図６に示すメモリセル１００Ａからは電圧Ｖ１に応じたデータが読み出され、メモリセル１００Ｂからは電圧Ｖ２に応じたデータが読み出され、メモリセル１００Ｃからは電圧Ｖ２に応じたデータが読み出され、メモリセル１００Ｄには電圧Ｖ１に応じたデータが読み出される。
以上、本実施の形態で説明した半導体装置の構成、及び半導体装置の動作では、データを読み出すための信号を多値のデータの数に応じて切り換えることなく、メモリセルからの多値のデータの読み出しを行うことができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの半導体層に用いることのできる酸化物半導体層について説明する。
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
また、成膜される酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ＣＡＡＣ−ＯＳは、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折パターンで、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、又は５ｎｍφ以下の電子線を用いて得られる電子線回折パターンを、極微電子線回折パターンと呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸又は／及びｂ軸はマクロに揃っていない場合がある。
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。又は、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
また、高純度真性又は実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、又は長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、又は５０ｎｍφ以上）の電子線を用いる電子線回折パターンでは、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、又は５ｎｍφ以下）の電子線を用いる極微電子線回折パターンでは、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、当該領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。但し、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置のメモリセルが有するトランジスタの断面の構造について、図面を参照して説明する。
図９に、発明の一態様に係るメモリセルの断面構造の一部を、一例として示す。なお、図９では、上記実施の形態１で図示したトランジスタ１１１、トランジスタ１１２、及び容量素子１１４を、例示している。
また、本実施の形態では、トランジスタ１１２が、単結晶のシリコン基板に形成され、酸化物半導体を半導体層に用いたトランジスタ１１１が、トランジスタ１１２上に形成されている場合を例示している。トランジスタ１１２は、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を半導体層に用いていても良い。
薄膜のシリコンを用いてトランジスタ１１２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
なお、上記実施の形態１で説明した半導体装置のメモリセルが有するトランジスタのうち、トランジスタ１１１に酸化物半導体を用い、トランジスタ１１２を含むその他のトランジスタにシリコンを用いる場合、シリコンを用いたトランジスタの数に対し、酸化物半導体を用いたトランジスタの数は少なくて済む。よって、シリコンを用いたトランジスタ上にトランジスタ１１１を積層させることで、トランジスタ１１１のデザインルールを緩和させることができる。
このような、シリコンを用いたトランジスタと酸化物半導体を用いたトランジスタとを積層した構造では、半導体装置のチップ面積を縮小することができる。また一つの回路ブロックにおいて、シリコンを用いたトランジスタの数は、酸化物半導体を用いたトランジスタの数より多いため、実際の半導体装置のチップ面積は、シリコンを用いたトランジスタの数で決定される。
図９では、半導体基板８００にｎチャネル型のトランジスタ１１２が形成されている。
半導体基板８００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
また、トランジスタ１１２は、素子分離用絶縁膜８０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
具体的に、トランジスタ１１２は、半導体基板８００に形成された、ソース領域又はドレイン領域として機能する不純物領域８０２及び不純物領域８０３と、ゲート電極８０４と、半導体基板８００とゲート電極８０４の間に設けられたゲート絶縁膜８０５とを有する。ゲート電極８０４は、ゲート絶縁膜８０５を間に挟んで、不純物領域８０２と不純物領域８０３の間に形成されるチャネル形成領域と重なる。
トランジスタ１１２上には、絶縁膜８０９が設けられている。絶縁膜８０９には開口部が形成されている。そして、上記開口部には、不純物領域８０２、不純物領域８０３にそれぞれ接する配線８１０、配線８１１と、ゲート電極８０４に接する配線８１２とが形成されている。
そして、配線８１０は、絶縁膜８０９上に形成された配線８１５に接続されており、配線８１１は、絶縁膜８０９上に形成された配線８１６に接続されており、配線８１２は、絶縁膜８０９上に形成された配線８１７に接続されている。
配線８１５乃至配線８１７上には、絶縁膜８２０が形成されている。絶縁膜８２０には開口部が形成されており、上記開口部に、配線８１７に接続された配線８２１が形成されている。
そして、図９では、絶縁膜８２０上にトランジスタ１１１及び容量素子１１４が形成されている。
トランジスタ１１１は、絶縁膜８２０上に、酸化物半導体を含む半導体膜８３０と、半導体膜８３０上の、ソース電極又はドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極８３４と、を有する。なお、導電膜８３３は、配線８２１に接続されている。
また、ゲート絶縁膜８３１上において導電膜８３３と重なる位置に、導電膜８３５が設けられている。ゲート絶縁膜８３１を間に挟んで導電膜８３３及び導電膜８３５が重なっている部分が、容量素子１１４として機能する。
なお、図９では、容量素子１１４がトランジスタ１１１と共に絶縁膜８２０の上に設けられている場合を例示しているが、容量素子１１４は、トランジスタ１１２と共に、絶縁膜８２０の下に設けられていても良い。
そして、トランジスタ１１１、容量素子１１４上に、絶縁膜８４１が設けられている。絶縁膜８４１には開口部が設けられており、上記開口部においてゲート電極８３４に接する導電膜８４３が、絶縁膜８４１上に設けられている。
なお、図９において、トランジスタ１１１は、ゲート電極８３４を半導体膜８３０の片側において少なくとも有していれば良いが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ１１１が、半導体膜８３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ１１１の閾値電圧を制御することができる。
また、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体膜８３０が、３層に積層されて構成されている場合のトランジスタ１１１の構成例を、図１０（ａ）、（ｂ）に示す。
図１０（ａ）に示すトランジスタ１１１Ａは、絶縁膜８２０などの上に設けられた半導体膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けられたゲート電極８３４と、を有する。
そして、トランジスタ１１１Ａでは、半導体膜８３０として、酸化物半導体層８３０ａ乃至酸化物半導体層８３０ｃが、絶縁膜８２０側から順に積層されている。
そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
なお酸化物半導体層８３０ｃは、図１０（ｂ）に示すトランジスタ１１１Ｂのように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１１、図１２を用いて説明する。
図１１（ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態４の図９に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１１（ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、データを読み出すための信号を多値のデータの数に応じて切り換えることなく、メモリセルからの多値のデータの読み出しを行うことのできるメモリセルを有する電子部品を実現することができる。該電子部品は、データを読み出すための信号を多値のデータの数に応じて切り換えることなく、メモリセルからの多値のデータの読み出しを行うことのできるメモリセルを有する半導体装置を含むため、読み出し動作の高速化が図られた電子部品である。
また、完成した電子部品の斜視模式図を図１１（ｂ）に示す。図１１（ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１１（ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１１（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
図１２（ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、読み出し動作の高速化が図られた携帯型の情報端末が実現される。
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１２（ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合、図１２（ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図１２（ａ）に示す携帯型の情報端末は、図１２（ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第１の表示部９０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
図１２（ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１２（ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
更に、図１２（ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図１２（ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、読み出し動作の高速化が図られた電子書籍が実現される。
図１２（ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため、読み出し動作の高速化が図られたテレビジョン装置が実現される。
図１２（ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため読み出し動作の高速化が図られたスマートフォンが実現される。
図１２（ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、読み出し動作の高速化が図られたデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する実装基板が搭載されている。このため、読み出し動作の高速化が図られた電子機器が実現される。
多値のデータの書き込み及び読み出しが可能な半導体装置を作製し、３ｂｉｔ／ｃｅｌｌでの実証を行った。本実施例では、多値データの書き込み時間及び書き換え耐性、並びに多値データの書き込み動作、読み出し動作について報告する。
半導体装置が有するメモリセルは、ｙＡ／μｍレベル（ｙは１０−２４）の極小オフリーク電流といった特徴を持つＣＡＡＣ−ＩＧＺＯ ＴＦＴを応用したメモリである。図１３（ａ）にメモリセルの回路図を示す。メモリセルはデータ書き込みに使用されるＣＡＡＣ−ＩＧＺＯ ＴＦＴ（第１のトランジスタ）と、データ読み出し用ＰＭＯＳ（第２のトランジスタ）、電荷蓄積及びＰＭＯＳゲート電圧を制御するセルキャパシタＣ（容量素子）で構成される。本試作では、０．４５μｍＣＭＯＳ ａｎｄ ０．４５μｍＣＡＡＣ−ＩＧＺＯ ＴＦＴテクノロジーを用いて作成しており、セルキャパシタＣは２ｆＦとした。
図１３（ｂ）に試作したメモリセルに８値の電圧（０．６Ｖ、０．９Ｖ、１．２Ｖ、１．５Ｖ、１．８Ｖ、２．１Ｖ、２．４Ｖ、２．７Ｖ）を書き込みした場合のＷＬｃ（読み出しワード線）の電圧を横軸とし、縦軸に読み出し電流ＩＤとした電流電圧特性のグラフを示す。メモリセルに書き込まれた電圧に応じて読み出し電流ＩＤの特性がシフトしていることがわかった。
図１３（ｃ）にメモリセルの書き込み時間と図１３（ｂ）の特性カーブから算出したＶｔｈの関係をグラフを示す。書き込み時間５ｎｓで８値の電圧全てをセルキャパシタＣに蓄積できることがわかった。
図１３（ｄ）にメモリセルの書き換え耐性を示す。メモリセルは１０１２回の書き換えを行った後でも、８値の電圧に応じた閾値電圧Ｖｔｈを維持していることが確認できた。
これらの結果から、２つのトランジスタと１つのセルキャパシタで構成されるメモリセルが、多値化に適しているといえる。作製したメモリセルの読み出しは、ＢＬ（ビット線）の電位をプリチャージ（充電）し、ＳＬ（電源線）でディスチャージ（放電）する方式を採る。その際、ＢＬはセルキャパシタＣに蓄積された電荷量によって一定の電圧までディスチャージされる。この電圧をメモリセルのセル閾値とした。
図１４に作製したメモリセルを有する半導体装置の回路ブロック図を示す。作製した半導体装置はメモリセルアレイ、書き込みスイッチ、ロードライバ、３ｂｉｔ−ＡＤＣから構成される。
図１５にメモリセルのセル閾値の分布を示す。図１５から、８値の分布が重なることなく分離されていることが確認された。
８値のデータを読み出すためには、３ｂｉｔ−ＡＤＣが必要である。作製した半導体装置で用いた３ｂｉｔ−ＡＤＣは、７つのコンパレータアレイ、エンコーダから構成されるフラッシュ型を用いた。
作製した半導体装置の各動作を説明する。半導体装置の電源電圧ＶＤＤは３Ｖとした。図１６にメモリセルの書き込み動作波形を示す。書き込み動作は、まず選択行のＷＬｃにＶＳＳを印加し、選択行のＷＬＩＧＺＯ（書き込みワード線）にＶＨを印加した。ここで、電圧ＶＨはＣＡＡＣ−ＩＧＺＯ ＴＦＴのＶｔｈドロップを打ち消すために４．５Ｖとした。次に、３ｂｉｔのデータに対応した８値の電圧が書き込みスイッチを介して選択され、ＢＬに出力する。これにより各ＢＬに与えられた電圧が、選択行の各メモリセルのセルキャパシタＣに直接印加することができる。このため、３ｂｉｔのデータを行単位に一括で書き込むことができる。
作製した半導体装置では、３ｂｉｔのデータ”１１１”に対応する書き込み電圧を２．７Ｖ、”１１０”に対応する書き込み電圧を２．４Ｖとし、以下各データに対応する書き込み電圧を２．１Ｖ、１．８Ｖ、１．５Ｖ、１．２Ｖ、０．９Ｖ、０．６Ｖとした。最後に選択行のＷＬＩＧＺＯにＶＬ、ＷＬｃにＶＨを印加して書き込み動作が完了する。
ここで、電圧ＶＬはＣＡＡＣ−ＩＧＺＯ ＴＦＴを確実にＯＦＦ状態にし、データ保持をするため−１Ｖとした。作製した半導体装置では、書き込み時間ＴｗｒｉｔｅをＢＬに書き込む電圧が印加されてからＷＬＩＧＺＯにＶＬを印加するまでの時間とした。図１７（ａ）にＴｗｒｉｔｅとセル閾値の最頻値の関係を、図１７（ｂ）にＴｗｒｉｔｅとセル閾値の標準偏差の関係を表したグラフを示す。作製した半導体装置では、Ｔｗｒｉｔｅを１００ｎｓとすることで、３ｂｉｔの各データを書いたメモリセルのＶｔｈ、分布が共に安定することが示された。
この書き込み時間は、過去の半導体装置と比べて短くなっている。また、表１に各データの書き込み電圧と、セル閾値のピーク値及び６σを示す。
６σから外れる確率は１億個のセル当たりで０．２個となるので、半導体装置がサブＧｂクラスの容量値であればｖｅｒｉｆｙは不要である。
図１８（ａ）に作製した半導体装置の読み出し動作波形を示す。また、図１８（ｂ）に図１８（ａ）のＢＬの波形を拡大した波形を示す。読み出し動作は、まずＢＬにＶＤＤをプリチャージし、ＳＬにはＶＳＳを印加する。その後、選択行のＷＬＣにＶＳＳを印加する。すると、プリチャージされたＢＬの電圧は、各メモリセルのセル閾値まで放電される。放電されたＢＬの電圧は３ｂｉｔ−ＡＤＣによって３ｂｉｔデータに変換される。出力された３ｂｉｔデータをＬＡＴ信号でサンプリングし、ＷＬｃをＶＨとすることで読み出し動作が完了する。
この読み出し方法では、メモリセルのＰＭＯＳのＶｔｈバラつきと書き込み電圧のバラつきで各データのセル閾値分布が決まる。メモリセルへの書き込み電圧はＢＬの電圧がセルキャパシタＣに直接印加されるため、セル閾値の分布の拡がりを抑えることができる。
作製した半導体装置では、ＷＬＣをＶＳＳとしてからＬＡＴ信号にてデータを取得するまでの時間を、読み出し時間ＴＲＥＡＤとした。作製した半導体装置では、ＴＲＥＡＤは９００ｎｓで、多値データを並列に一括で読み出せることが実証された。この読み出し時間ＴＲＥＡＤは、二値の半導体装置と同程度の読み出し時間を実現した。
また図１９に２７℃でのリテンションの図を示す。リテンションの測定にはデータ”１１１”を用い、２７８時間の保持でセル閾値に約２５ｍＶの電圧変動が確認された。各データのセル閾値のピーク間が３００ｍＶ、各セル閾値の６σが１１０ｍＶ、３ｂｉｔ−ＡＤＣの誤差が１０ｍＶであるため、リテンションのマージンは６０ｍＶとなる。これにより、２７日のデータリテンションが見積もられた。
図２０に作製した半導体装置の外観写真を示す。また、表２に半導体装置のスペックシートを示す。
以上本実施例では、ＣＡＡＣ−ＩＧＺＯ ＴＦＴを用いた３ｂｉｔ／ｃｅｌｌの半導体装置の作製を行った。作製した半導体装置にて、３ｂｉｔデータを並列に１００ｎｓで書き込めることが実証された。また、各データのセル閾値の分布は、ｖｅｒｉｆｙ動作無しの単純な書き込み動作で６σが１１０ｍＶ以下に収まることが実証された。これにより、メモリセルの容量が増大しても安定したセル閾値の分布が実現できる。
ｐ１ 期間
ｐ２ 期間
ｐ３ 期間
ｐ４ 期間
ｐ５ 期間
ｐ６ 期間
ｐ７ 期間
ｐ８ 期間
ｐ９ 期間
ｐ１０ 期間
ｐ１１ 期間
ｐ１２ 期間
ｐ１３ 期間
ｐ１４ 期間
ｐ１５ 期間
ｐ１６ 期間
Ｔ０ 期間
Ｔ１ 期間
Ｔ２ 期間
Ｖ０ 電位
Ｖ７ 電位
Ｖｒｅｆ０ 参照電圧
Ｖｒｅｆ６ 参照電圧
１００ メモリセル
１００Ａ メモリセル
１００Ｂ メモリセル
１００Ｃ メモリセル
１００Ｄ メモリセル
１１１ トランジスタ
１１１Ａ トランジスタ
１１１Ｂ トランジスタ
１１２ トランジスタ
１１４ 容量素子
２００ 半導体装置
２０１ メモリセルアレイ
２０２ 行選択ドライバ
２０３ 列選択ドライバ
２０４ Ａ／Ｄコンバータ
３０１ デコーダ
３０２ 制御回路
４０１ デコーダ
４０２ ラッチ回路
４０３ Ｄ／Ａコンバータ
４０４ スイッチ回路
４０５ トランジスタ
４０６ トランジスタ
５０１ コンパレータ
５０２ エンコーダ
５０３ ラッチ回路
５０４ バッファ
６００ 半導体装置
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 半導体装置
７０４ 実装基板
８００ 半導体基板
８０１ 素子分離用絶縁膜
８０２ 不純物領域
８０３ 不純物領域
８０４ ゲート電極
８０５ ゲート絶縁膜
８０９ 絶縁膜
８１０ 配線
８１１ 配線
８１２ 配線
８１５ 配線
８１６ 配線
８１７ 配線
８２０ 絶縁膜
８２１ 配線
８３０ 半導体膜
８３０ａ 酸化物半導体層
８３０ｂ 酸化物半導体層
８３０ｃ 酸化物半導体層
８３１ ゲート絶縁膜
８３２ 導電膜
８３３ 導電膜
８３４ ゲート電極
８３５ 導電膜
８４１ 絶縁膜
８４３ 導電膜
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (6)

  1. 第１のトランジスタを介して第２のトランジスタのゲートに与えられる複数のデータに基づく電位を保持させることで、前記データの書き込みを行うメモリセルを有し、
    前記データの読み出しは、
    前記第２のトランジスタに電気的に接続された、ビット線の電位をプリチャージし、その後、前記第２のトランジスタを介して該ビット線を放電させて行われることを特徴とする半導体装置の駆動方法。
  2. 第１のトランジスタを介して第２のトランジスタのゲートに与えられる複数のデータに基づく電位を保持させることで、前記データの書き込みを行うメモリセルを有し、
    前記データの読み出しは、
    前記第２のトランジスタに電気的に接続された、ビット線の電位をプリチャージし、その後、前記第２のトランジスタを介して該ビット線を放電させることで、変化する前記ビット線の電位を前記データの判定に用いて行われることを特徴とする半導体装置の駆動方法。
  3. 第１のトランジスタを介して第２のトランジスタのゲートに与えられる複数のデータに基づく電位を保持させることで、前記データの書き込みを行い、
    前記第２のトランジスタのゲートに容量素子の一方の電極を電気的に接続し、他方の電極に読み出し信号を与えることで、前記データの読み出しを行う、メモリセルを有し、
    前記データの読み出しは、
    前記第２のトランジスタに電気的に接続された、ビット線の電位をプリチャージし、その後、前記読み出し信号をＨレベルからＬレベルとすることで、前記第２のトランジスタを介して該ビット線を放電させることで、変化する前記ビット線の電位を前記データの判定に用いて行われることを特徴とする半導体装置の駆動方法。
  4. 請求項３において、前記データの書き込みは、
    前記読み出し信号をＨレベルからＬレベルとした状態として行われることを特徴とする半導体装置の駆動方法。
  5. 請求項１乃至４のいずれか一において、
    前記第１のトランジスタは、半導体層に酸化物半導体を有することを特徴とする半導体装置の駆動方法。
  6. 請求項１乃至５のいずれか一において、
    前記第２のトランジスタは、ｐチャネル型のトランジスタであることを特徴とする半導体装置の駆動方法。
JP2014043444A 2013-03-14 2014-03-06 半導体装置の駆動方法 Expired - Fee Related JP6397638B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014043444A JP6397638B2 (ja) 2013-03-14 2014-03-06 半導体装置の駆動方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013051141 2013-03-14
JP2013051141 2013-03-14
JP2014043444A JP6397638B2 (ja) 2013-03-14 2014-03-06 半導体装置の駆動方法

Publications (2)

Publication Number Publication Date
JP2014199707A true JP2014199707A (ja) 2014-10-23
JP6397638B2 JP6397638B2 (ja) 2018-09-26

Family

ID=51526501

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014043444A Expired - Fee Related JP6397638B2 (ja) 2013-03-14 2014-03-06 半導体装置の駆動方法

Country Status (5)

Country Link
US (2) US9240244B2 (ja)
JP (1) JP6397638B2 (ja)
KR (1) KR20150128820A (ja)
TW (1) TWI622056B (ja)
WO (1) WO2014142043A1 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016115388A (ja) * 2014-12-10 2016-06-23 株式会社半導体エネルギー研究所 記憶装置、およびそれを有する半導体装置
US9489988B2 (en) 2015-02-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP2017117514A (ja) * 2013-03-22 2017-06-29 株式会社半導体エネルギー研究所 半導体装置
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US9990997B2 (en) 2015-10-22 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor with back gate, and memory device including the semiconductor device
JP2020004474A (ja) * 2014-11-21 2020-01-09 株式会社半導体エネルギー研究所 半導体装置
KR20200009023A (ko) 2017-05-19 2020-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 또는 기억 장치
US11157360B2 (en) 2017-06-16 2021-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, electronic device, and operation method
KR20230003476A (ko) 2020-04-17 2023-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP7532587B2 (ja) 2022-03-25 2024-08-13 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI618081B (zh) 2013-05-30 2018-03-11 半導體能源研究所股份有限公司 半導體裝置的驅動方法
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP6525421B2 (ja) 2014-03-13 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
US9887212B2 (en) 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6487738B2 (ja) 2014-03-31 2019-03-20 株式会社半導体エネルギー研究所 半導体装置、電子部品
KR102330412B1 (ko) 2014-04-25 2021-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
JP6616102B2 (ja) 2014-05-23 2019-12-04 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
US9424890B2 (en) 2014-12-01 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6667267B2 (ja) * 2014-12-08 2020-03-18 株式会社半導体エネルギー研究所 半導体装置
JP6833315B2 (ja) 2014-12-10 2021-02-24 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
KR20160117222A (ko) 2015-03-30 2016-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 검사 방법
US9589611B2 (en) 2015-04-01 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
KR20180109902A (ko) 2016-01-29 2018-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
JP6963463B2 (ja) 2016-11-10 2021-11-10 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
JP7365775B2 (ja) 2019-02-21 2023-10-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
WO2020262248A1 (ja) * 2019-06-28 2020-12-30 株式会社ソシオネクスト 半導体記憶装置
TWI730725B (zh) * 2020-04-15 2021-06-11 力晶積成電子製造股份有限公司 半導體結構以及積體電路及半導體結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995019625A1 (fr) * 1994-01-18 1995-07-20 Tadashi Shibata Dispositif a semi-conducteurs
US20110227072A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120033487A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US20120051116A1 (en) * 2010-08-26 2012-03-01 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
US20120294070A1 (en) * 2011-05-20 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device

Family Cites Families (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
KR940001151A (ko) * 1992-06-04 1994-01-10 이헌일 다가 정보 저장회로 및 방법
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6856534B2 (en) * 2002-09-30 2005-02-15 Texas Instruments Incorporated Ferroelectric memory with wide operating voltage and multi-bit storage per cell
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102682982B1 (ko) 2009-11-20 2024-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011096264A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011111502A1 (en) * 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2011114905A1 (en) 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR101904445B1 (ko) 2010-04-16 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011152286A1 (en) 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8792284B2 (en) 2010-08-06 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
TWI555128B (zh) 2010-08-06 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
JP5743790B2 (ja) 2010-08-06 2015-07-01 株式会社半導体エネルギー研究所 半導体装置
US8467232B2 (en) * 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8520426B2 (en) 2010-09-08 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP2012079399A (ja) 2010-09-10 2012-04-19 Semiconductor Energy Lab Co Ltd 半導体装置
JP5827520B2 (ja) * 2010-09-13 2015-12-02 株式会社半導体エネルギー研究所 半導体記憶装置
US8686415B2 (en) 2010-12-17 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8848464B2 (en) 2011-04-29 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US9443844B2 (en) 2011-05-10 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Gain cell semiconductor memory device and driving method thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995019625A1 (fr) * 1994-01-18 1995-07-20 Tadashi Shibata Dispositif a semi-conducteurs
US20110227072A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011216870A (ja) * 2010-03-19 2011-10-27 Semiconductor Energy Lab Co Ltd 半導体装置
US20120033487A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2012256813A (ja) * 2010-08-06 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
US20120051116A1 (en) * 2010-08-26 2012-03-01 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
JP2012160247A (ja) * 2010-08-26 2012-08-23 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
US20120294070A1 (en) * 2011-05-20 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP2013008435A (ja) * 2011-05-20 2013-01-10 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037798B2 (en) 2013-03-22 2018-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
JP2017117514A (ja) * 2013-03-22 2017-06-29 株式会社半導体エネルギー研究所 半導体装置
JP2020004474A (ja) * 2014-11-21 2020-01-09 株式会社半導体エネルギー研究所 半導体装置
JP2016115388A (ja) * 2014-12-10 2016-06-23 株式会社半導体エネルギー研究所 記憶装置、およびそれを有する半導体装置
US9583177B2 (en) 2014-12-10 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including memory device
US9489988B2 (en) 2015-02-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Memory device
US9990997B2 (en) 2015-10-22 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor with back gate, and memory device including the semiconductor device
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
KR20200009023A (ko) 2017-05-19 2020-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 또는 기억 장치
US11177262B2 (en) 2017-05-19 2021-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device
US11157360B2 (en) 2017-06-16 2021-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, electronic device, and operation method
KR20230003476A (ko) 2020-04-17 2023-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE112021002394T5 (de) 2020-04-17 2023-01-26 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US12106823B2 (en) 2020-04-17 2024-10-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device using transistors having low off-state current
JP7532587B2 (ja) 2022-03-25 2024-08-13 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
US9240244B2 (en) 2016-01-19
US20140269099A1 (en) 2014-09-18
US20160203871A1 (en) 2016-07-14
US9472293B2 (en) 2016-10-18
KR20150128820A (ko) 2015-11-18
JP6397638B2 (ja) 2018-09-26
WO2014142043A1 (en) 2014-09-18
TWI622056B (zh) 2018-04-21
TW201447913A (zh) 2014-12-16

Similar Documents

Publication Publication Date Title
JP6397638B2 (ja) 半導体装置の駆動方法
TWI619117B (zh) 驅動半導體裝置的方法及半導體裝置
JP6736296B2 (ja) 半導体装置及び電子機器
JP6010681B2 (ja) プログラマブルロジックデバイス
JP6405097B2 (ja) 半導体装置
US9998104B2 (en) Semiconductor device and electronic device
JP6431436B2 (ja) 半導体装置
JP6516978B2 (ja) 半導体装置
JP2016116220A (ja) 半導体装置、及び電子機器
US9640226B2 (en) Semiconductor device and electronic device with data voltages read accurately without the influence of threshold voltage variation
JP2016115386A (ja) 半導体装置、及び電子機器
US9779782B2 (en) Semiconductor device and electronic device
JP2015118724A (ja) 半導体装置及び半導体装置の駆動方法
WO2015181682A1 (ja) アナログ／デジタル変換回路、半導体装置、及び電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180410

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180828

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180903

R150 Certificate of patent or registration of utility model

Ref document number: 6397638

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees