JP2013231939A - 液晶表示装置及びその駆動方法 - Google Patents

Abstract

【課題】パネルに映像データが出力されるようにするソース出力イネーブル信号とは別個に駆動されるラッチ信号を用いて、第１のラッチから第２のラッチにデータが伝送されるようにする、液晶表示装置及びその駆動方法を提供する。
【解決手段】パネルと、前記パネルのゲートラインを順次に駆動する一つ以上のゲートドライブＩＣと、前記ゲートドライブＩＣを制御するタイミングコントローラと、前記タイミングコントローラから伝送された信号を用いて生成されたラッチ信号に応じて、第１のラッチから第２のラッチに映像データを同時に出力し、前記第２のラッチから伝送された映像データをデータ電圧に変更し、ソース出力イネーブル信号の立ち下がり時点に前記データ電圧を前記パネルに出力するソースドライブＩＣと、を備える。
【選択図】図４

Description

本発明は、液晶表示装置に係り、特に、ソースドライブＩＣがパネルロード（Ｌｏａｄ）を充／放電する時点で、高電位電圧（ＶＤＤ）と低電位電圧（ＶＳＳ）間のパワーリップル（Ｐｏｗｅｒ Ｒｉｐｐｌｅ）に起因する垂直ラインノイズ（Ｖｅｒｔｉｃａｌ Ｌｉｎｅ Ｎｏｉｓｅ）を防止することができる液晶表示装置及びその駆動方法に関する。

通常の液晶表示装置は、電界を用いて液晶の光透過率を調節することによって画像を表示する。そのために、液晶表示装置は、画素がマトリクス状に配列されたパネルと、このパネルを駆動するための駆動回路と、を備える。

パネルには、ゲートライン及びデータラインが交差して配列され、ゲートラインとデータラインとの交差により形成される領域に画素が設けられる。

駆動回路は、ゲートラインを駆動するためのゲートドライブＩＣ、データラインを駆動するためのソースドライブＩＣ、及びゲートドライブＩＣ及びソースドライブＩＣを制御するためのタイミングコントローラを備える。ゲートドライブＩＣは、スキャニング信号をゲートラインに順次に供給して、パネル上の画素を１ライン分ずつ順次に駆動する。ソースドライブＩＣは、ゲートラインのいずれか一つにゲート信号が供給される度にデータラインのそれぞれに画素電圧信号を供給する。液晶表示装置は、少なくとも一つのソースドライブＩＣ（Ｓｏｕｒｃｅ Ｄｒｉｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；以下、「ソースドライブＩＣ」と略す。）、及び少なくとも一つのゲートドライブＩＣ（Ｇａｔｅ Ｄｒｉｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；以下、「ゲートドライブＩＣ」と略す。）を有することができる。

図１は、従来のソースドライブＩＣの構成と動作を説明するための例示図で、（ａ）は、ソースドライブＩＣの内部構成要素の接続状態を示しており、（ｂ）は、（ａ）に示す構成要素のスイッチング動作を説明するための表である。（ｂ）で、Ｃ／Ｓモードは、チャージシェア電圧を用いるモードであり、第３のスイッチＳＷ３がオンになると、パネルにチャージシェア電圧（Ｃ／Ｓ）が充電される。（ｂ）で、Ｈｉ−Ｚは、チャージシェア電圧を用いないモードであり、第３のスイッチは、（ｂ）に示すように、常にオフ状態に維持される。以下では、Ｃ／Ｓモードを一例にして従来技術を説明する。図２は、従来のソースドライブＩＣにおける様々な信号の波形を示す例示図である。図３は、ＥＰＩ（Ｅｍｂｅｄｄｅｄ Ｃｌｏｃｋ Ｐｏｉｎｔ−Ｐｏｉｎｔ Ｉｎｔｅｒｆａｃｅ）方式を用いた従来のソースドライブＩＣにおける内部クロック及びデータの出力状態を示す例示図である。

従来のソースドライブＩＣでは、図１及び図２に示すように、ソース出力イネーブル信号ＳＯＥの立ち上がり（Ｒｉｓｉｎｇ）時点で、第１のラッチ（１ｓｔ Ｌａｔｃｈ）が第２のラッチ（２ｎｄ Ｌａｔｃｈ）にデータ（Ｄａｔａ）を伝送し、ソース出力イネーブル信号ＳＯＥの立ち下がり（ｆａｌｌｉｎｇ）時点で、ソースドライブＩＣの出力ＯＵＴＰＵＴがパネルロード（Ｐａｎｅｌ Ｌｏａｄ）を充／放電するように構成されている。

すなわち、ＳＯＥが立ち上がる時に第１のスイッチＳＷ１がオンになり、第１のラッチ（１ｓｔ Ｌａｔｃｈ）が第２のラッチ（２ｎｄ Ｌａｔｃｈ）に映像データを伝送し、この時、第３のスイッチＳＷ３がオンになり、パネルにチャージ電圧（Ｃ／Ｓ）が充電される。ＳＯＥが立ち下がる時に、第１のスイッチＳＷ１及び第３のスイッチはオフになり、第２のスイッチＳＷ２がオンになって、映像データが出力バッファー（Ａｍｐ）からパネルに出力される。

従来の液晶表示装置は、上記の通り、ＳＯＥの立ち上がり（Ｒｉｓｉｎｇ）時点で第１のスイッチＳＷ１がオンになり、ＳＯＥの立ち下がり（Ｆａｌｌｉｎｇ）時点で第２のスイッチＳＷ２がオンになるように構成されている。したがって、図２に示すように、第１のスイッチＳＷ１は必ず最後の映像データ（Ｌａｓｔ Ｄａｔａ）以降の時点にオンになり、それから第２のスイッチＳＷ２がオンになる時点までは、チャージシェア（Ｃｈａｒｇｅ Ｓｈａｒｅ）がなされる。ＳＯＥの立ち下がり時点で第２のスイッチがオンになると、ソースドライブＩＣからデータ電圧ＯＵＴＰＵＴがパネルに出力される。

しかし、ＳＯＥの立ち下がり時点は、図２に示すように、第２のスイッチＳＷ２がオンになり、ソースドライブＩＣがパネルロード（Ｐａｎｅｌ Ｌｏａｄ）を駆動する時点であるから、高電位電圧と低電位電圧（ＶＤＤ−ＶＳＳ）間にパワーリップル（Ｐｏｗｅｒ Ｒｉｐｐｌｅ）が発生することがある。

特に、タイミングコントローラと点対点方式（ＥＰＩ）のインターフェース（Ｉ／Ｆ）を用いるソースドライブＩＣは、パワーリップルによる影響を大きく受ける。すなわち、ＥＰＩを用いているソースドライブＩＣにおいて、内部クロックを発生するためにソースドライブＩＣに備えられている遅延ロックループ（ＤＬＬ）は低電圧（Ｌｏｗ Ｖｏｌｔａｇｅ）を用いている。そのため、上記のような高電位電圧と低電位電圧間のパワーリップルは、図３に示すように、ＤＬＬ回路のグラウンド（ＧＮＤ）（ＶＳＳ）に大きく影響を及ぼす。上記のようなＤＬＬ回路におけるグラウンド（ＶＳＳ）のリップル（Ｒｉｐｐｌｅ）は、図３に示すように、内部クロックのフェーズ（Ｐｈａｓｅ）をシフト（Ｓｈｉｆｔ）させる。この場合、ソースドライブＩＣから出力されるデータとクロック間の、セットアップ／ホールドタイム（Ｓｅｔ ｕｐ／Ｈｏｌｄ ｔｉｍｅ）の不足により、パネルの垂直ライン方向にノイズ（垂直ラインノイズ（Ｖｅｒｔｉｃａｌ Ｌｉｎｅ Ｎｏｉｓｅ））が発生する。

タイミングコントローラとソースドライブＩＣ間のインターフェースとして点対点方式（ＥＰＩ）以外のインターフェース（例えば、ｍｉｎｉ−ＬＶＤＳなど）を用いるソースドライブＩＣも、ソースドライブＩＣの内部に設けられて低電圧を用いる回路が上記のようなパワーリップルの影響を受け、パネルの垂直ライン方向にノイズが発生することがある。

また、低電圧を用いる回路でなくても、ソースドライブＩＣの内部の構成要素が、上記のようなパワーリップルに影響を受けることがあり、この場合にも、パネルの垂直ライン方向にノイズが発生することがある。

本発明は、上記問題点を解決するために提案されたもので、パネルに映像データが出力されるようにするソース出力イネーブル信号ＳＯＥとは別個に駆動されるラッチ信号を用いて、第１のラッチから第２のラッチにデータが伝送されるようにする、液晶表示装置及びその駆動方法を提供することを技術的課題とする。

上記の技術的課題を達成するための本発明に係る液晶表示装置は、パネルと、前記パネルのゲートラインを順次に駆動する一つ以上のゲートドライブＩＣと、前記ゲートドライブＩＣを制御するタイミングコントローラと、前記タイミングコントローラから伝送された信号を用いて生成されたラッチ信号に応じて、第１のラッチから第２のラッチに映像データを同時に出力し、前記第２のラッチから伝送された映像データをデータ電圧に変更し、ソース出力イネーブル信号の立ち下がり時点に前記データ電圧を前記パネルに出力するソースドライブＩＣと、を備える。

上記の技術的課題を達成するための本発明に係る液晶表示装置の駆動方法は、水平同期信号のブランク期間中にラッチ信号を出力して、第１のラッチから第２のラッチに映像データが同時に伝送されるようにするステップと、前記第２のラッチから伝送された前記映像データをデータ電圧に変更させるステップと、前記ブランク期間において前記ラッチ信号出力後にソース出力イネーブル信号が立ち下がり、該立ち下がり時点で前記データ電圧をパネルに出力するステップと、を含む。

本発明は、パネルにデータが出力されるようにするソース出力イネーブル信号（ＳＯＥ）とは別個に駆動されるラッチ信号を用いて、第１のラッチから第２のラッチにデータが伝送されるようにすることによって、高電位電圧と低電位電圧（ＶＤＤ−ＶＳＳ）間のパワーリップルに起因する垂直ラインノイズを防止することができる。

すなわち、本発明によれば、ＳＯＥの立ち下がり時点でソースドライブＩＣがパネルロードを駆動することから生じてきたＶＤＤ−ＶＳＳ間パワーリップル（Ｐｏｗｅｒ Ｒｉｐｐｌｅ）に起因する垂直ラインノイズ（Ｖｅｒｔｉｃａｌ Ｌｉｎｅ Ｎｏｉｓｅ）を根本的に防止することが可能になる。

従来のソースドライブＩＣの構成と動作を説明するための例示図である。 従来のソースドライブＩＣにおける様々な信号の波形を示す例示図である。 ＥＰＩ方式を用いた従来のソースドライブＩＣにおける内部クロック及びデータの出力状態を示す例示図である。 本発明に係る液晶表示装置の構成を示す例示図である。 本発明に係る液晶表示装置のソースドライブＩＣで生成される各種の波形を示す例示図である。 本発明に係るソースドライブＩＣの構成と動作を説明するための例示図である。 本発明に係る液晶表示装置でラッチ信号を生成する方法を説明するための例示図である。 ＥＰＩを用いている本発明に係る液晶表示装置の構成を示す例示図である。 図８に示す液晶表示装置でタイミングコントローラ４００とソースドライブＩＣ３００とのインターフェース方式であるＥＰＩを説明するための例示図である。 図８に示すソースドライブＩＣ３００の構成を示す例示図である。

以下、添付の図面を参照しつつ本発明の実施例について詳細に説明する。

図４は、本発明に係る液晶表示装置の構成を示す例示図である。

本発明に係る液晶表示装置は、データラインＤＬとゲートラインＧＬとが交差し、その交差部に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」という。）が形成されたパネル１００、パネル１００のデータラインＤＬにデータ電圧ＯＵＴＰＵＴを供給するための一つ以上のソースドライブＩＣ３００、パネル１００のゲートラインＧＬを順次に駆動するための一つ以上のゲートドライブＩＣ２００、ソースドライブＩＣ３００とゲートドライブＩＣ２００を制御するためのタイミングコントローラ４００、及びソースドライブＩＣ３００にガンマ電圧を供給するためのガンマ基準電圧生成部６００を備える。

まず、パネル１００は、２枚のガラス基板で構成され、２枚のガラス基板の間には液晶が注入される。パネル１００のデータラインＤＬとゲートラインＧＬとの交差部には画素（ピクセル）が形成され、各画素に設けられたＴＦＴは、ゲートドライブＩＣ２００から印加されるスキャニングパルスに応答して、ソースドライブＩＣ３００から印加されるデータ電圧を、各画素に設けられた画素電極に供給する。

次に、タイミングコントローラ４００は、パーソナルコンピュータまたはテレビのような外部システムから駆動電圧を供給される。タイミングコントローラ４００は、外部システムから伝送されてきた赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の入力映像データをパネルに合わせて整列した後に、整列された映像データをソースドライブＩＣ３００に供給する。タイミングコントローラ４００は、外部システムから入力される水平／垂直同期信号（タイミング信号）を用いてドットクロック（Ｄｃｌｋ）及び各種の制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬ、ＧＳＣ、ＧＯＥ、ＧＳＰなど）を生成し、ソースドライブＩＣ３００とゲートドライブＩＣ２００を制御する。制御信号のうち、ソースドライブＩＣ３００を制御する制御信号はデータ制御信号（ＤＣＳ）といい、ゲートドライブＩＣ２００を制御する制御信号はゲート制御信号（ＧＣＳ）という。ドットクロック（Ｄｃｌｋ）及びデータ制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ、ＲＥＶ、ＰＯＬなど）はソースドライブＩＣ３００に供給され、ゲート制御信号（ＧＳＰ、ＧＳＣ、ＳＯＥなど）はゲートドライブＩＣ２００に供給される。タイミングコントローラ４００は、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ）インターフェースまたはＴＴＬインターフェースなどを介して外部システムと通信を行い、タイミング信号及び入力映像データを受信する。

次に、ゲートドライブＩＣ２００は、タイミングコントローラ４００から入力されるゲートスタートパルス（ＧＳＰ）に応答して順次にスキャンパルスを発生するシフトレジスタと、スキャンパルスの電圧を液晶セルの駆動に適したレベルにシフトさせるレベルシフターなどで構成される。しかし、ゲートドライブＩＣ２００がパネルに実装されているゲートインパネル（ＧＩＰ）タイプの場合には、ゲートドライブＩＣ２００は、タイミングコントローラ４００から発生するゲートスタート信号（ＶＳＴ）及びゲートクロック（ＧＣＬＫ）などのようなゲート制御信号によって駆動すればよい。ゲートドライブＩＣ２００はパネルの大きさ及び特性に応じて一つ以上備えられるとよい。

次に、ガンマ基準電圧生成部６００は、ガンマ基準電圧を生成してソースドライブＩＣ３００に供給する。ソースドライブＩＣ３００は、ガンマ基準電圧を用いて映像データをアナログデータ電圧に変更させてパネル１００に出力する。

最後に、ソースドライブＩＣ３００は、ラッチ信号を用いて、水平同期信号Ｈｓｙｎｃの水平ブランク期間において映像データを第１のラッチ３２１から第２のラッチ３２２に伝送する。ソースドライブＩＣ３００は、ソース出力イネーブル（Ｓｏｕｒｃｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ Ｓｉｇｎａｌ；以下、「ＳＯＥ」と略す。）信号の立ち下がり（Ｆａｌｌｉｎｇ）時点を水平同期信号Ｈｓｙｎｃの水平ブランク期間中に位置させることで、水平ブランク期間中にデータ電圧をパネルに印加する動作が始まるようにする。そのために、ソースドライブＩＣは、立ち上がり時点が水平同期信号のディスプレイ期間中に発生し、立ち下がり時点が水平同期信号の水平ブランク期間中に発生するＳＯＥを出力するＳＯＥ出力部３６０、及び第１のラッチから第２のラッチにデータが伝送されるようにするラッチ信号を出力するラッチ信号出力部３５０を備えている。このような機能を果たすソースドライブＩＣ３００については、図４乃至図６を参照して詳細に説明する。

図５は、本発明に係る液晶表示装置のソースドライブＩＣで生成される各種の波形を示す例示図である。図６は、本発明に係るソースドライブＩＣの構成と動作を説明するための例示図で、（ａ）は、ソースドライブＩＣの内部構成要素の接続状態を示しており、（ｂ）は、（ａ）に示す構成要素のスイッチング動作を説明するための表である。図７は、本発明に係る液晶表示装置でラッチ信号を生成する方法を説明するための例示図である。

ソースドライブＩＣ３００は、上述したように、タイミングコントローラ４００から伝送されたデジタル映像データをアナログデータ電圧に変更してパネル１００に出力する。

ソースドライブＩＣの構成を具体的に説明するに先立ち、図６について説明すると、次の通りである。図６の（ｂ）で、Ｃ／Ｓモードはチャージシェア電圧を用いるモードであって、ＳＯＥの立ち上がり時点に合わせて第３のスイッチＳＷ３がオンになると、ＳＯＥの立ち下がり時点までパネルにチャージシェア電圧（Ｃ／Ｓ）が充電され、ＳＯＥの立ち下がり時点以降はデータ電圧が出力される。チャージシェア電圧（Ｃ／Ｓ）はデータ電圧ＯＵＴＰＵＴの１／２に該当する値を有することができる。

ただし、ここでいうチャージシェア電圧（Ｃ／Ｓ）は、実質的にパネルに注入される電圧ではなく、パネル内の（＋）電荷（ｃｈａｒｇｅ）と（−）電荷（ｃｈａｒｇｅ）とのシェア（ｓｈａｒｅ）により発生する電圧を指す。すなわち、以下に説明されるチャージシェア部３８０で行われるチャージシェア（Ｃｈａｒｇｅ Ｓｈａｒｅ）機能は、パネルに特別な電圧を印加するものではなく、パネル内の（＋）電荷と（−）電荷とをシェアさせる第３のスイッチＳＷ３をオンにすることによって、パネル内にチャージシェア電圧（Ｃ／Ｓ）を発生させる機能を指す（以下、同様）。

すなわち、データ電圧がパネルに出力されるに前に、パネルの電圧をチャージシェア電圧（Ｃ／Ｓ）だけ上昇させておくことによって、データ電圧が速やかに該当のレベルに上昇できるようにすることができる。これにより、映像が出力されるまでの遅延時間を減少させることができる。図６の（ｂ）で、Ｈｉ−Ｚは、チャージシェア電圧を用いないモードであり、ここでは、（ｂ）に示すように、第３のスイッチが常にオフ状態に維持される。そのため、データ電圧ＯＵＴＰＵＴは、ＳＯＥの立ち下がり時点で、基準電圧から出力される。

本発明は、上記のチャージシェア電圧（Ｃ／Ｓ）を用いてもよく、用いなくてもよい。以下では、チャージシェア電圧（Ｃ／Ｓ）を用いる場合を取り上げて本発明を説明する。

ソースドライブＩＣ３００は、図４に示すように、タイミングコントローラと通信を行って映像データ及び制御信号を受信する受信部３７０、受信部を介して受信した映像データを第１のラッチ３２１と第２のラッチ３２２を用いて並列データに変換するサンプリング部３１０、サンプリング部３１０からの赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の映像データをアナログのデータ電圧に変換するデジタル−アナログ変換部（以下、「ＤＡＣ」と略す。）３３０、ＤＡＣ３３０からの赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のデータ電圧を緩衝して出力する出力バッファー部３４０、受信部３７０を介して受信した情報を用いて、立ち上がり時点が水平同期信号Ｈｓｙｎｃのディスプレイ期間中に発生し、立ち下がり時点が水平同期信号の水平ブランク期間中に発生するＳＯＥを出力するＳＯＥ出力部３６０、受信部を介して受信した情報を用いてサンプリング部３１０の第１のラッチ３２１から第２のラッチ３２２に映像データが伝送されるようにするラッチ信号を出力するラッチ信号出力部３５０、及びＳＯＥの立ち上がり時点に合わせてチャージシェア電圧がパネル１００内に発生するようにするチャージシェア部３８０を備える。液晶表示装置は、図４に示すような構成を有するｋ個のソースドライブＩＣで構成されてもよい。これらのｋ個のソースドライブＩのそれぞれは、ｍ／ｋ本ずつのデータラインＤＬを駆動する。すなわち、全体データラインＤＬの本数がｍで、ソースドライブＩＣ３００の個数がｋの場合に、それぞれのソースドライブＩＣ３００は、ｍ／ｋ個ずつのデータラインにデータ電圧を供給する。液晶表示装置には、上述したように、少なくとも一つのソースドライブＩＣ３００が設けられるが、図５及び以下の説明では、便宜上、１個のソースドライブＩＣ３００が設けられた場合を取り上げて本発明を説明する。

まず、受信部３７０は、タイミングコントローラ４００と通信を行い、タイミングコントローラ４００から映像データ及び各種の制御信号を受信する機能を有する。タイミングコントローラとソースドライブＩＣとがｍｉｎｉ−ＬＶＤＳのようなインターフェースを用いる場合に、受信部は、各種のデータ制御信号（ＤＣＳ）及び映像データ（ＲＧＢ）をタイミングコントローラから受信する。また、タイミングコントローラとソースドライブＩＣとがエンベデッドクロック（Ｅｍｂｅｄｄｅｄ ｃｌｏｃｋ）方式のインターフェースであるＥＰＩ（Ｅｍｂｅｄｄｅｄ Ｃｌｏｃｋ Ｐｏｉｎｔ−Ｐｏｉｎｔ Ｉｎｔｅｒｆａｃｅ）を用いる場合に、受信部は、プリアンブル信号（Ｐｒｅａｍｂｌｅ ｓｉｇｎａｌ）、ソースコントロールデータパケット、クロック信号、映像データ（ＲＧＢ）パケットなどを受信することができる。

次に、サンプリング部３１０は、受信部を介して受信した映像データを、第１のラッチ及び第２のラッチを用いて並列データに変換する機能を有するもので、受信部３７０を介して受信した信号を用いてサンプリング信号を発生するためのシフトレジスタ部３１１と、映像データをラッチしておいた後にＤＡＣ３３０に同時に出力するために第１のラッチ３２１及び第２のラッチ３２２で構成されたラッチ部３２３と、を有する。

シフトレジスタ部３１１に含まれたシフトレジスタは、受信部３７０から伝送されたソーススタートパルス（ＳＳＰ）を、ソースサンプリングクロック信号（ＳＳＣ）に従って順次にシフトさせてサンプリング信号として出力することができる。

ラッチ部３２３は、シフトレジスタ部３１１から伝送されたサンプリング信号に応答して、受信部３７０から受信した映像データを一定単位ずつ順次にサンプリングしてラッチする。

特に、ラッチ部３２３は、シフトレジスタ部３１１から順次に入力されるサンプリング信号に応答して映像データを順次にラッチした後に、ラッチされたデータを同時に出力するための第１のラッチ３２１、及び第１のラッチ３２１から入力される映像データをラッチした後に、ラッチしていた映像データを、ソース出力イネーブル信号ＳＯＥの立ち下がり時点以降のロー論理期間に、同時にＤＡＣ３３０に出力するための第２のラッチ３２２と、を有する。

ここで、第１のラッチ３２１は、ラッチしている映像データを、ラッチ信号出力部３５０から伝送されたラッチ信号に応じて、同時に第２のラッチ３２２に出力する。

また、第２のラッチ３２２は、上述したように、ＳＯＥの立ち下がり時点に合わせて、ラッチしていた映像データを同時にＤＡＣ３３０に出力する。この時、液晶表示装置がｋ個のソースドライブＩＣで構成されているとすれば、各ソースドライブＩＣに備えられた第２のラッチ３２２は、ラッチしていた映像データを、ＳＯＥの立ち下がり時点以降のロー論理期間に、他のソースドライブＩＣの第２のラッチ３２２と同時にＤＡＣ３３０に出力する。

次に、ＤＡＣ３３０は、サンプリング部３１０のラッチ部３２３から伝送された映像データを同時に正極性または負極性のデータ電圧に変換して出力する。そのために、ＤＡＣ３３０は、ラッチ部３２３に共通接続されたＰ（Ｐｏｓｉｔｉｖｅ）デコーディング部３３１とＮ（Ｎｅｇａｔｉｖｅ）デコーディング部３３２、及び受信部３７０を介して伝送された極性制御信号ＰＯＬに応じてＰデコーディング部３３１またはＮデコーディング部３３２の出力信号のいずれかを選択するマルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ：ＭＵＸ）３３３を備える。ここで、Ｐデコーディング部３３１及びＮデコーディング部３３２は、ラッチ部３２３から同時に入力される映像データを、ガンマ基準電圧生成部６００から伝送された正極性または負極性のガンマ基準電圧を用いて正極性または負極性のデータ電圧に変換させる。

次に、出力バッファー部３４０は、ＳＯＥ出力部３６０から伝送されたＳＯＥの立ち下がり時点に応答して、ＤＡＣ３３０から伝送された正極性または負極性のデータ電圧をパネル１００のデータラインに出力する。また、ソースドライブＩＣ３００にチャージシェア部３８０が備えられた場合に、出力バッファー部３４０は、ＳＯＥの立ち上がり時点に応答してパネルにチャージシェア電圧を発生させることができる。

次に、ラッチ信号出力部３５０は、上記の説明と図５及び図６に示すように、ラッチ信号を出力する機能を有する。すなわち、第１のラッチ３２１に備えられている第１のスイッチＳＷ１がラッチ信号に同期してターンオンになると、第１のラッチ３２１は、ラッチしていた映像データを、同時に第２のラッチ３２２に出力する。

ラッチ信号は、様々な方法により生成された後に、ラッチ信号出力部３５０を介して出力されることが可能である。

第一の方法として、ラッチ信号は、図５に示すようなタイミング及びパルス幅を有するようにタイミングコントローラ４００で生成され、ソースドライブＩＣ３００の受信部３７０に入力された後に、ラッチ信号出力部３５０から出力される。すなわち、タイミングコントローラ４００は、ソースドライブＩＣ３００を制御するためのデータ制御信号（ＤＣＳ）を生成するための制御信号生成部、及び外部システムから入力された入力映像データを整列してソースドライブＩＣ３００に伝送するためのデータ整列部を備えており、ラッチ信号は他のデータ制御信号と共に制御信号生成部で生成されてソースドライブＩＣ３００に伝送されることが可能である。ここで、ラッチ信号は、図５に示すように、水平同期信号Ｈｓｙｎｃのブランク期間において、ＳＯＥの立ち下がり時点よりも前の時間に出力されるように生成されなければならない。

第二の方法として、ラッチ信号は、受信部を介して受信した制御信号またはクロックを用いてラッチ信号出力部３５０で生成されて出力されてもよい。すなわち、ラッチ信号出力部３５０は、受信部を介して受信したデータ制御信号のいずれか一つを用いたり、受信部を介して受信したクロックを用いたりして、図５に示すような波形を有するラッチ信号を生成して出力することができる。例えば、ラッチ信号出力部３５０は、遅延器またはレジスタで構成され、受信部３７０を介して受信したソーススタートパルスＳＳＰを遅延させることによって、図５に示すような波形を有するラッチ信号を生成することができる。また、ラッチ信号出力部３５０は、受信部を介して受信したクロックを図５に示すような波形を有するように遅延させることによって、ラッチ信号を生成することもできる。

第三の方法として、図７に示すように、複数個のレジスタ（Ｒｅｇｉｓｔｅｒ）で構成されたラッチ信号出力部３５０は、シフトレジスタ部３１１の最後のシフトレジスタから出力された信号をレジスタを用いて遅延させてラッチ信号を生成することができる。例えば、９６０個のデータライン数（チャネル数）を有するパネルについては、シフトレジスタ部３１１を３２０個のシフトレジスタで構成することができ、ソーススタートパルスＳＳＰ及びクロックＣｌｏｃｋに応じて順次に駆動されるそれぞれのシフトレジスタから出力されるサンプリング信号に応じて、映像データが順次に第１のラッチ３２１にラッチされる。したがって、最後のシフトレジスタ＃３２０からサンプリング信号が受信されることで、第１のラッチ３２１には全ての映像データがラッチされる。最後のシフトレジスタ＃３２０からサンプリング信号が印加されたラッチ信号出力部３５０は、図５に示すように、水平同期信号のブランク期間中に第１のスイッチＳＷ１がターンオンになるように、サンプリング信号を遅延させて第１のラッチ３２１に出力する。ここで、ラッチ信号の出力タイミングは、ラッチ信号出力部３５０に備えられたレジスタの個数によって制御することができる。ラッチ信号出力部３５０から出力されたラッチ信号は、第１のスイッチＳＷ１をターンオンさせ、上述したように、第１のラッチ３２１にラッチされていた映像データが同時に第２のラッチ３２２に出力されるようにする。この場合、ソースドライブＩＣ３００がｋ個であれば、シフトレジスタ部３１１もｋ個存在し、それぞれのシフトレジスタ部３１１は、３２０／ｋ個のシフトレジスタを備える。また、ラッチ信号出力部３５０に出力されるサンプリング信号は、ｋ番目のソースドライブＩＣ３００のシフトレジスタ部３１１に備えられた最後のシフトレジスタから出力されたものである。

上記の３つの方法に限定されず、ラッチ信号は様々な方法で生成されて、図５に示すようなタイミングに、第１のスイッチＳＷ１をターンオンさせることができる。

最後に、ＳＯＥ出力部３６０は、出力バッファー部３３０を制御するＳＯＥを出力する。ＳＯＥは、上述したように、ＤＡＣ３３０で変換されたデータ電圧を出力バッファー部３４０を通してパネル１００に出力させるための制御信号であり、図５に示すように、ＳＯＥの立ち下がり信号に応じて出力バッファー部３３０の第２のスイッチＳＷ２がターンオンになり、データ電圧が出力バッファー部３３０を通ってパネルに出力される。

ＳＯＥの立ち下がり時点は、水平同期信号Ｈｓｙｎｃのブランク期間において、ラッチ信号によって第１のスイッチＳＷ１がターンオンになる時点以降に発生することが好ましい。

ＳＯＥの立ち上がり時点は、ＳＯＥの立ち下がり時点が位置するブランク期間の直前のディスプレイ期間に位置すればよい。ここで、ＳＯＥの立ち上がり時点は、直前のディスプレイ期間に、特に、データ電圧が出力されない期間に位置するようにしなければならない。

ＳＯＥの立ち上がり時点は、水平同期信号Ｈｓｙｎｃのブランク期間において第１のスイッチＳＷ１がターンオンになる時点以前に発生してもよい。しかし、ソースドライブＩＣ３００にチャージシェア部３８０が備えられている場合には、チャージシェア電圧（Ｃ／Ｓ）がパネル１００に充電される時間を考慮して、ＳＯＥの立ち上がり時点は、上述したように、ＳＯＥの立ち下がり時点が位置するブランク期間の直前のディスプレイ期間の後段部に位置することが好ましい。

ＳＯＥは、様々な方法により生成された後に、ＳＯＥ出力部３６０を介して出力されることが可能である。

第一の方法として、ＳＯＥは、図５に示すようなタイミング及びパルス幅を有するようにタイミングコントローラ４００で生成され、ソースドライブＩＣ３００の受信部３７０に受信された後に、ＳＯＥ出力部３６０を介して出力されるようにすることができる。すなわち、タイミングコントローラ４００の制御信号生成部は、各種ゲート制御信号（ＧＣＳ）及びデータ制御信号（ＤＣＳ）と共に、図５に示すようなタイミング及びパルス幅を有するＳＯＥを生成した後に、ＳＯＥをソースドライブＩＣ３００に伝送し、ＳＯＥ出力部３６０は受信部からＳＯＥを受信して出力することができる。

第二の方法として、ＳＯＥ出力部３６０は、図２に示すような従来のタイミング及びパルス幅を有する入力ＳＯＥを受信部３７０を介して受信した後に、受信した入力ＳＯＥをシフトさせて、図５に示すようなタイミング及びパルス幅を有するＳＯＥを生成することもできる。すなわち、タイミングコントローラ４００は、図２に示すように、水平同期信号のブランク期間中に立ち上がり時点が位置し、水平同期信号のディスプレイ期期間中に立ち下がり時点が位置する従来の入力ＳＯＥを生成してソースドライブＩＣ３００に伝送し、ソースドライブＩＣ３００に備えられたＳＯＥ出力部３６０が、受信部３７０を介して受信した入力ＳＯＥをシフトさせることで、図５に示すようなＳＯＥを生成することもできる。

すなわち、ＳＯＥ出力部３６０は、図５に示すようなタイミング及びパルス幅を有するようにタイミングコントローラ４００で生成されて伝送されたＳＯＥを受信してそのまま出力することもでき、タイミングコントローラ４００で生成されて伝送された従来の入力ＳＯＥを、図５に示すようなタイミング及びパルス幅を有するＳＯＥに変換させて出力することもできる。

上記の２つの方法の他にも、ＳＯＥは、様々な方法により生成された後に、図５及び図６に示すように立ち上がったりまたは立ち下がったりして、第３のスイッチＳＷ３または第２のスイッチＳＷ２をターンオンさせ、チャージシェア電圧（Ｃ／Ｓ）がパネルに発生するようにしたり、または、データ電圧がパネル１００に印加されるようにしたりする。

上記のような本発明は、タイミングコントローラ４００とソースドライブＩＣ３００間のインターフェースの種類にかかわらずに、いずれの液晶表示装置にも適用可能である。すなわち、本発明は、ＳＯＥの立ち上がり時点に第３のスイッチＳＷ３が同期してターンオンになり、ＳＯＥの立ち下がり時点に第２のスイッチＳＷ２が同期してターンオンになり、ＳＯＥの立ち下がり時点が水平同期信号Ｈｓｙｎｃのブランク期間に含まれるように構成され、かつ、水平同期信号のブランク期間に出力されるラッチ信号に応じて第１のスイッチＳＷ１がターンオンになり、第１のラッチ３２１から第２のラッチ３２２に映像データが伝送されるように構成された液晶表示装置に適用可能である。

しかし、従来技術で言及したように、パワーリップル（Ｐｏｗｅｒ Ｒｉｐｐｌｅ）による影響は、特に、低電圧で駆動されるＥＰＩを用いるソースドライブＩＣ３００で大きくなる。そこで、以下では、インターフェースとしてＥＰＩを用いるソースドライブＩＣ３００を一例にして、本発明に係る液晶表示装置を詳細に説明する。一方、以下、図８乃至図１０を参照して説明される本発明に係る液晶表示装置は、図４乃至図７を参照して説明した本発明の特殊例であり、タイミングコントローラ４００とソースドライブＩＣ３００間のインターフェースとしてＥＰＩが用いられている液晶表示装置に相当する。そのため、以下の説明において、図４乃至図７に基づいて説明された内容と同一または類似の内容は、簡単に説明したり省略したりできる。

図８には、ＥＰＩを用いている本発明に係る液晶表示装置の構成を例示する。

ＥＰＩを用いている本発明に係る液晶表示装置は、パネル１００、タイミングコントローラ４００、８個のソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）３００、及び４個のゲートドライブＩＣ（ＧＤＩＣ＃１〜ＧＤＩＣ＃４）２００を備えている。すなわち、図８に示す液晶表示装置は、８個のソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）３００を備えており、それぞれのソースドライブＩＣは、図４に示すようなソースドライブＩＣ３００の構成を有する。

まず、パネル１００及びゲートドライブＩＣ２００の構成及び機能は、図４を参照して説明したパネル１００及びゲートドライブＩＣ２００の構成及び機能の通りであり、その詳細説明は省略する。

次に、タイミングコントローラ４００は、ＬＶＤＳインターフェース、ＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インターフェースなどのインターフェースを介して垂直／水平同期信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ）、外部データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ、ＤＥ）、ドットクロック（ＣＬＫ）などの外部タイミング信号を受信し、ソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）３００とゲートドライブＩＣ（ＧＤＩＣ＃１〜ＧＤＩＣ＃４）２００の動作タイミングを制御するための制御信号を生成する。

特に、タイミングコントローラ４００は、ＥＰＩ方式でソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）に接続する。タイミングコントローラ４００は、ソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）を初期化するためのプリアンブル信号（Ｐｒｅａｍｂｌｅ ｓｉｇｎａｌ）、データ制御信号を含むソースコントロールデータパケット、クロック、映像データパケットなどを、一つのデータ配線対を通じてソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）３００に伝送する。

タイミングコントローラ４００の制御信号生成部で生成されるゲート制御信号（ＧＣＳ）は、ゲートスタートパルス（Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ：ＧＳＰ）、ゲートシフトクロック（Ｇａｔｅ Ｓｈｉｆｔ Ｃｌｏｃｋ：ＧＳＣ）、ゲート出力イネーブル信号（Ｇａｔｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ：ＧＯＥ）などを含む。

タイミングコントローラ４００の制御信号生成部で生成されるデータ制御信号（ＤＣＳ）は、プリアンブル信号を伝送する時間と映像データパケットを伝送する時間との間の時間にデータ配線対を通じてソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）に伝送される。データ制御信号（ＤＣＳ）は、極性制御関連コントロールデータ、及びソース出力関連コントロールデータなどを含む。

極性制御関連コントロールデータは、ソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）内で生成されるパルス形態の極性制御信号（Ｐｏｌａｒｉｔｙ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ：ＰＯＬ）を制御するための制御情報を含む。ソース出力関連コントロールデータは、ソースドライブＩＣ内で生成されるパルス形態のソース出力イネーブル信号（Ｓｏｕｒｃｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ Ｓｉｇｎａｌ、ＳＯＥ）を生成、復元または制御するための制御情報を含む。

最後に、ソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）３００は、データ配線対を通じてタイミングコントローラ４００から供給されるプリアンブル信号に応じて、出力周波数と位相を固定（Ｌｏｃｋｉｎｇ）する。出力周波数と位相が固定された後に、ソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）は、データ配線対を通じてデジタルビットストリームとして入力される映像データパケットから直列クロックを復元する。ソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）３００は、ソースコントロールデータパケットを用いて極性制御信号ＰＯＬとソース出力イネーブル信号ＳＯＥを出力する。ソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）は、データ配線対を通じて入力される映像データパケットからクロックを復元し、データサンプリングのための直列クロックを発生し、その直列クロックに従って、直列に入力される映像データをサンプリングする。ソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）は順次にサンプリングした映像データを並列体系に変換した後に、極性制御信号ＰＯＬに応答して、映像データを正極性／負極性のデータ電圧に変換し、変換されたデータ電圧をソース出力イネーブル信号ＳＯＥに応答してデータラインＤＬに供給する。

上記のようなソースドライブＩＣ３００のそれぞれから出力されるＳＯＥは、図５に示すようなタイミング及びパルス幅を有するもので、図４乃至図７を参照して説明したように、水平同期信号Ｈｓｙｎｃのブランク期間で立ち下がる。この時、データ電圧ＯＵＴＰＵＴはＳＯＥの立ち下がり時点に合わせてパネル１００に出力される。

また、ソースドライブＩＣ３００のそれぞれは、図４乃至図７を参照して説明した通り、ラッチ信号出力部３５０から出力されたラッチ信号によって、第１のラッチ３２１から第２のラッチ３２２に映像データを同時に出力する。

図９は、図８に示す液晶表示装置においてタイミングコントローラ４００とソースドライブＩＣ３００とのインターフェース方式であるＥＰＩを説明するための例示図であり、タイミングコントローラ４００とソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）３００間のインターフェース方式であるＥＰＩを、図９を参照して詳細に説明すると、下記の通りである。

タイミングコントローラ４００とソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）３００との間には、図９に示すようにデータ配線対ＤＡＴＡ＆ＣＬＫ、制御配線対ＳＣＬ／ＳＤＡ、ロックチェック配線ＬＣＳなどの配線が備えられている。

タイミングコントローラ４００は、データ配線対ＤＡＴＡ＆ＣＬＫを通じてプリアンブル信号、ソースコントロールデータパケット、映像データパケットを順次にソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）に伝送する。ソースコントロールデータパケットは、クロックビット、極性制御関連コントロールデータビット、ソース出力関連コントロールデータビットなどを含んでいるビットストリームである。映像データパケットは、クロックビット、内部データイネーブルビット、映像データビットなどを含んでいるビットストリームである。データ配線対ＤＡＴＡ＆ＣＬＫは、１:１、すなわち、点対点（Ｐｏｉｎｔ ｔｏ Ｐｏｉｎｔ）方式でタイミングコントローラ４００をソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）３００のそれぞれに直列接続させる。ソースドライブＩＣのそれぞれは、データ配線対ＤＡＴＡ＆ＣＬＫを通じて入力されるクロックを復元する。そのため、隣接するソースドライブＩＣ３００間にはクロックキャリー及び映像データの伝達をする配線が不要である。

タイミングコントローラ４００は、ソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）のチップ識別コード（ＣＩＤ）とソースドライブＩＣ３００の各機能を制御するためのチップ個別制御データを、制御配線対ＳＣＬ／ＳＤＡを通じてソースドライブＩＣ３００に伝送する。制御配線対ＳＣＬ／ＳＤＡは、タイミングコントローラ４００とソースドライブＩＣとの間に共通に接続されている。これらのソースドライブＩＣが２個のグループに区別されて、２つのソースＰＣＢにそれぞれ接続されるとすれば、第１の制御配線対ＳＣＬ／ＳＤＡ１は、タイミングコントローラ４００と第１乃至第４のソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃４）との間に並列接続され、第２の制御配線対ＳＣＬ／ＳＤＡ２は、タイミングコントローラ４００と第５乃至第８のソースドライブＩＣ（ＳＤＩＣ＃５〜ＳＤＩＣ＃８）との間に並列接続される。

タイミングコントローラ４００は、ソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）の出力が安全に固定されたか否かを確認するためのロック信号（ＬＯＣＫ）を、ロックチェック配線ＬＣＳ１を通じて第１のソースドライブＩＣ（ＳＤＩＣ＃１）に供給する。ソースドライブＩＣ同士は、ロック信号（ＬＯＣＫ）を伝達するための配線を通じてカスケード（ｃａｓｃａｄｅ）接続される。第１のソースドライブＩＣ（ＳＤＩＣ＃１）は、データサンプリングのためのクロック出力の周波数及び位相が固定されると、ハイ論理のロック信号（Ｌｏｃｋ）を第２のソースドライブＩＣ（ＳＤＩＣ＃２）に伝達し、第２のソースドライブＩＣ（ＳＤＩＣ＃２）は、出力クロックの周波数及び位相を固定した後に、ハイ論理のロック信号（Ｌｏｃｋ）を第３のソースドライブＩＣ（ＳＤＩＣ＃３）に伝達する。このようにして、ソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）のクロック出力周波数と位相が固定された後に、最後のソースドライブＩＣ（ＳＤＩＣ＃８）のクロック出力周波数と位相が固定されると、最後のソースドライブＩＣ（ＳＤＩＣ＃８）は、ハイ論理のロック信号（Ｌｏｃｋ）を、フィードバックロックチェック配線（ＬＣＳ２）を通じてタイミングコントローラ４００にフィードバック入力する。タイミングコントローラ４００は、ロック信号（Ｌｏｃｋ）のフィードバック入力を受信した後に、ソースコントロールデータパケットと映像データパケットをソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）に伝送する。

次に、図８及び図９を参照して説明した構成を有する、本発明に係る液晶表示装置の駆動方法について説明する。

まず、液晶表示装置に電源が印加されると、タイミングコントローラ４００は、データ配線対ＤＡＴＡ＆ＣＬＫを通じて基準信号をソースドライブＩＣ（ＳＤＩＣ＃１〜ＳＤＩＣ＃８）に供給する。基準信号としては、低い周波数のプリアンブル信号と、第１のソースドライブＩＣ（ＳＤＩＣ＃１）に供給されるロック信号（Ｌｏｃｋ）を含む。第１のソースドライブＩＣ（ＳＤＩＣ＃１）は、プリアンブル信号をＰＬＬ基準クロックに復元し、該ＰＬＬ基準クロック出力とＰＬＬ出力の位相が固定されると、ハイ論理のロック信号（Ｌｏｃｋ）を第２のソースドライブＩＣ（ＳＤＩＣ＃２）に伝達する。続いて、第２の乃至第８ソースドライブＩＣ（ＳＤＩＣ＃２〜ＳＤＩＣ＃８）の出力が順次に安全に固定されると、第８のソースドライブＩＣ（ＳＤＩＣ＃８）はハイ論理のロック信号をタイミングコントローラ４００にフィードバック入力する。すなわち、ソースドライブＩＣ３００は、タイミングコントローラ４００からデータ配線対ＤＡＴＡ＆ＣＬＫを通じて低い周波数で入力されるプリアンブル信号によって、出力の位相と周波数を固定し、映像データを出力する準備をする。

次に、ソースドライブＩＣ３００は、タイミングコントローラ４００からデータ配線対ＤＡＴＡ＆ＣＬＫを通じてビットストリームとして入力されるソースコントロールデータパケットから基準クロックを復元し、極性制御関連コントロールデータを分離し、極性制御関連コントロールデータに基づいて極性制御信号ＰＯＬを復元する。また、ソースドライブＩＣは、ソースコントロールデータパケットからソース出力関連コントロールデータを分離し、ソース出力関連データに基づいてソース出力イネーブル信号ＳＯＥを復元する。

次に、ソースドライブＩＣ３００は、データ配線対ＤＡＴＡ＆ＣＬＫを通じて入力される映像データパケットからクロックを分離して基準クロックを復元し、復元された基準クロックに従って映像データビットのそれぞれをサンプリングするための直列クロック信号を発生する。そのために、ソースドライブＩＣは、安定した位相と周波数でクロックを出力できる位相固定ループ（Ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）（以下、「ＰＬＬ」と略す。）、遅延固定ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ ｌｏｏｐ）（以下、「ＤＬＬ」と略す。）などを備える。

次に、ソースドライブＩＣ３００は、直列クロックに従って、データ配線対ＤＡＴＡ＆ＣＬＫを通じて直列に入力される映像データビットのそれぞれをサンプリングして第１のラッチ３２１にラッチした後に、ラッチされた映像データを、ラッチ信号出力部３５０から出力されたラッチ信号によって同時に第２のラッチ３２２に出力し、直列伝送データ体系を並列伝送データ体系に変換する。ラッチ信号は、図４乃至図７を参照して説明したように、様々な方法で生成され、ラッチ信号出力部３５０を介して出力される。

次に、ソースドライブＩＣ３００は、第２のラッチ３２２にラッチされた映像データを正極性または負極性のデータ電圧に同時に変換して出力する。

最後に、ソースドライブＩＣ３００は、ＳＯＥ出力部３６０から出力されたＳＯＥの立ち下がり時点に応答して、正極性または負極性のデータ電圧をパネル１００のデータラインに出力する。また、ソースドライブＩＣ３００にチャージシェア部３８０が備えられた場合、ソースドライブＩＣ３００は、ＳＯＥの立ち上がり時点に応答して、チャージシェア電圧をパネル上に発生させることができる。ここで、上記のデータ電圧の出力は、出力バッファー部３４０で行われる。

一方、上記の過程のうち、映像データを正極性または負極性のデータ電圧に同時に変換して出力する過程はＤＡＣ３３０でなされ、パネル１００にデータ電圧を出力する過程は出力バッファー部３４０でなされ、それ以外の過程は、受信部３７０、ラッチ信号出力部３５０、ＳＯＥ出力部３６０及びサンプリング部３１０でなされる。受信部３７０、ラッチ信号出力部３５０、ＳＯＥ出力部３６０及びサンプリング部３１０の構成及び機能は、上述したように、様々に変更可能である。

以下では、図１０を参照して、受信部３７０、ラッチ信号出力部３５０、ＳＯＥ出力部３６０、サンプリング部３１０、ＤＡＣ３３０及び出力バッファー部３４０を備えている、図８及び図９に示すソースドライブＩＣ３００の一例を説明する。

図１０には、図８に示すソースドライブＩＣ３００の構成を例示する。

本発明に適用されるソースドライブＩＣ３００は、上述したように、受信部３７０、サンプリング部３１０、ＤＡＣ３３０、出力バッファー部３４０、ＳＯＥ出力部３６０、ラッチ信号出力部３５０及びチャージシェア部３８０（図示せず）を備えている。

まず、受信部３７０は、タイミングコントローラ４００と通信を行って各種の情報を受信する機能を有するもので、タイミングコントローラ４００からソースコントロールデータパケットＣＯＮ及び映像データパケットＤＰを受信する受信器３７１、受信器３７１から伝送されるパケットから、映像データパケットＤＰとソースコントロールデータパケットＣＯＮとを分離し、かつ映像データパケットＤＰから映像データ（ＲＧＢ）を抽出してサンプリング部３１０に伝送するパケット分離器３７２、受信器３７１から伝送されるパケットからクロックビットを分離するクロック分離器３７３、クロック分離器３７３から伝送されたクロックビットを用いて内部クロックを生成する内部クロック生成器３７４、及び内部クロック生成器から出力される内部クロックの位相と周波数を分析してロック信号を出力するロックチェック器３７５を備えている。

受信器３７１は、タイミングコントローラ４００と接続されているデータ配線対を通じて、直列形態で伝送される映像データパケットＤＰ及びソースコントロールデータパケットＣＯＮを受信する。

パケット分離器３７２は、受信器から伝送されたパケットを映像データパケットＤＰとソースコントロールデータパケットＣＯＮとに分離する一方で、内部クロック生成器３７４から伝送された内部クロックに従って映像データパケットＤＰをサンプリングして、映データパケットから映像データ（ＲＧＢ）を分離した後に、分離された映像データ（ＲＧＢ）パケットをサンプリング部３１０に伝送し、分離されたソースコントロールデータパケットＣＯＮはＳＯＥ出力部３６０に伝送する。

クロック分離器３７３は、受信器３７１から受信したパケットのうち、クロックビットをサンプリングし、サンプリングされたクロックビットを内部クロック発生器３７４に伝送する。

内部クロック生成器３７４は、クロック分離器３７３からクロックビットを取り込み、ＰＬＬやＤＬＬを用いて、クロックビット周波数のＮ倍に逓倍された内部クロックを発生する。内部クロック発生器３７４から発生した内部クロックは、パケット分離器３７２及びＳＯＥ出力部３６０に伝送される。

ロックチェック器３７５は、内部クロック生成器３７４から出力される内部クロックの位相と周波数を分析し、その位相と周波数が安定して固定される時に、ハイ論理のロック信号を、隣接する他のソースドライブＩＣ３００に出力する。すなわち、ロックチェック器３７５はタ、イミングコントローラ４００または前段のソースドライブＩＣから伝送された入力ロック信号Ｌｏｃｋ Ｉｎと、ロックチェック器３７５の内部で位相と周波数を分析して生成された内部ロック信号の出力とを論理積演算し、両信号ともハイ論理の時にハイ論理のロック信号Ｌｏｃｋ Ｏｕｔを出力する。ハイ論理のロック信号は、次の段のソースドライブＩＣ（ＳＤＩＣ＃２〜ＳＤＩＣ＃８）に順次伝達され、最後のソースドライブＩＣ（ＳＤＩＣ＃８）はロック信号Ｌｏｃｋ Ｏｕｔをタイミングコントローラ４００にフィードバック入力する。

次に、サンプリング部３１０は、受信部を介して受信した映像データを、第１のラッチ３２１及び第２のラッチ３２２を用いて並列データに変換する機能を有すもので、受信部３７０またはＳＯＥ出力部３６０から受信した信号（ＳＳＰ、ＳＣＰなど）を用いてサンプリング信号を発生するシフトレジスタ部３１１と、映像データをラッチしておいた後に同時に出力するために第１のラッチ３２１及び第２のラッチ３２２で構成されたラッチ部３２３と、を備える。図１０に示すサンプリング部３１０の構成及び機能は、図４乃至図７を参照して説明したサンプリング部３１０のそれに似ているから、その詳細説明は省略する。

次に、ＳＯＥ出力部３６０は、パケット分離器３７２から入力されたソースコントロールデータパケットを、内部クロック生成器３７４から入力される内部クロックに従ってサンプリングし、ソース出力イネーブル信号ＳＯＥを生成する機能を有する。ＳＯＥは、図４乃至図７を参照して説明したようなタイミング及びパルス幅を有する。ＳＯＥ出力部３６０は、図４乃至図７を参照して説明したように、図５に示すタイミング及びパルス幅を有するＳＯＥをタイミングコントローラ４００から受信して単純に復元してもよく、従来のタイミング及びパルス幅を有する入力ＳＯＥをタイミングコントローラから受信してそれを遅延及び変更させることで、図５に示すようなタイミング及びパルス幅を有するＳＯＥを生成してもよい。また、ＳＯＥ出力部３６０は、パケット分離器３７２から入力されたソースコントロールデータパケットを、内部クロック生成器３７４から入力される内部クロックに従ってサンプリングすることで極性制御信号ＰＯＬを復元することもできる。一方、極性制御信号ＰＯＬは、受信部３７０に備えられた別の構成要素で上記のような方法で復元してもよい。

次に、ラッチ信号出力部３５０は、図４乃至図７を参照して説明したように、ラッチ信号を出力する機能を有する。ラッチ信号は、サンプリング部３１０の第１のスイッチＳＷ１をターンオンさせ、サンプリング部３１０の第１のラッチ３２１から第２のラッチ３２２に映像データが同時に伝送されうるようにする。ラッチ信号出力部３５０は、上述したように、様々な方法によりラッチ信号を出力することができる。特に、図１０では、上述した第三の方法を用いているラッチ信号出力部３５０とする。すなわち、図１０に示すラッチ信号出力部３５０は、複数個のレジスタ（Ｒｅｇｉｓｔｅｒ）で構成されたものでよく、サンプリング部３１０を構成するシフトレジスタ部３１１の最後のシフトレジスタから出力された信号をレジスタを用いて遅延させることでラッチ信号を生成することができる。

最後に、ＤＡＣ３３０、出力バッファー部３４０及びチャージシェア部３８０（図示せず）の構成及び機能は、図４乃至図７を参照して説明した、ＤＡＣ３３０、出力バッファー部３４０及びチャージシェア部３８０の構成及び機能と同一であり、その詳細説明は省略する。

上記の本発明は、第１のラッチ３２１から第２のラッチ３２２に映像データが伝送されるタイミング、及び映像データがパネル１００に出力されるタイミングを変更することによって、パワーノイズ（Ｐｏｗｅｒ Ｎｏｉｓｅ）による垂直ラインノイズ（Ｖｅｒｔｉｃａｌ Ｌｉｎｅ Ｎｏｉｓｅ）を防止することを特徴とする。すなわち、本発明は、ソースドライブＩＣ（Ｓｏｕｒｃｅ Ｄ−ＩＣ）３００がパネルロード（Ｐａｎｅｌ Ｌｏａｄ）を充／放電させる時点において、高電位電圧と低電位電圧（ＶＤＤ−ＶＳＳ）間のパワーリップル（Ｐｏｗｅｒ Ｒｉｐｐｌｅ）に起因する垂直ラインノイズを防止することを特徴とする。

そのために、本発明は、ソースドライブＩＣ３００の第１のラッチ３２１から第２のラッチ３２２への映像データ移動時点を、ＳＯＥではなく新しい制御信号、すなわち、ラッチ信号に同期させている。また、本発明は、ＳＯＥの立ち下がり（ｆａｌｌｉｎｇ）時点を、水平同期信号のディスプレイ期間（Ｄｉｓｐｌａｙ Ｐｅｒｉｏｄ）ではなく、ブランク期間（Ｂｌａｎｋ Ｔｉｍｅ）中に位置させ、ＳＯＥの立ち上がり（Ｒｉｓｉｎｇ）時点を水平同期信号Ｈｓｙｎｃのディスプレイ期間の終端に位置させることによって、チャージシェア区間を確保している。

本発明の属する技術分野における当業者には、本発明がその技術的思想や必須の特徴から逸脱することなく他の形態に具体化可能であるということが理解されるであろう。したがって、以上に記述した実施例はいずれの面においても例示的なもので、限定的なものとして解釈してはならない。本発明の範囲は、上記の詳細な説明に限定されず、添付の特許請求の範囲によって定められ、よって、特許請求の範囲及びその同等範囲から導出される変更または変形はいずれも、本発明の範囲に含まれるものと理解すべきである。

１００ パネル
２００ ゲートドライブＩＣ
３００ ソースドライブＩＣ
４００ タイミングコントローラ
３１０ サンプリング部
３１１ シフトレジスタ部
３２１ 第１のラッチ
３２２ 第２のラッチ
３２３ ラッチ部
３３０ ＤＡＣ
３４０ 出力バッファー部
３５０ ラッチ信号出力部
３６０ ＳＯＥ出力部
３７０ 受信部
３８０ チャージシェア部

Claims (11)

1. パネルと、
   前記パネルのゲートラインを順次に駆動する一つ以上のゲートドライブＩＣと、
   前記ゲートドライブＩＣを制御するタイミングコントローラと、
   前記タイミングコントローラから伝送された信号を用いて生成されたラッチ信号に応じて、第１のラッチから第２のラッチに映像データを同時に出力し、前記第２のラッチから伝送された映像データをデータ電圧に変更し、ソース出力イネーブル信号の立ち下がり時点に前記データ電圧を前記パネルに出力するソースドライブＩＣと、
   を備える、液晶表示装置。
2. 前記ラッチ信号は、水平同期信号のブランク期間中に出力されて、前記第１のラッチから前記第２のラッチに映像データが同時に伝送されるようにし、
   前記ソース出力イネーブル信号は、前記水平同期信号のブランク期間中に立ち下がって、前記データ電圧が前記パネルに出力されるようにし、
   前記ソース出力イネーブル信号は、前記ラッチ信号が出力された以降に出力される
   ことを特徴とする、請求項１に記載の液晶表示装置。
3. 前記ソース出力イネーブル信号の立ち上がり時点は、前記水平同期信号における前記ブランク期間の直前のディスプレイ期間に位置することを特徴とする、請求項２に記載の液晶表示装置。
4. 前記ソース出力イネーブル信号の立ち上がり時点に、前記パネルに対するチャージシェア機能を果たすチャージシェア部をさらに備える、請求項３に記載の液晶表示装置。
5. 前記ソースドライブＩＣは、
   前記タイミングコントローラと通信を行って前記映像データを受信する受信部と、
   前記受信部を介して受信した前記映像データを、前記第１のラッチ及び前記第２のラッチを用いて並列データに変換するサンプリング部と、
   前記サンプリング部から伝送された映像データをデータ電圧に変換するデジタル−アナログ変換部と、
   前記デジタル−アナログ変換部から伝送されたデータ電圧を前記パネルに出力する出力バッファーと、
   前記受信部を介して受信した情報を用いて前記ソース出力イネーブル信号を出力するソース出力イネーブル信号出力部と、
   前記受信部を介して受信した情報を用いて前記ラッチ信号を出力するラッチ信号出力部と、
   を備える、請求項１に記載の液晶表示装置。
6. 前記ラッチ信号出力部は、
   前記タイミングコントローラから前記ラッチ信号を受信して出力し、または、前記タイミングコントローラから受信した信号を用いて前記ラッチ信号を生成して出力し、または、前記サンプリング部から出力された信号を用いて前記ラッチ信号を生成して出力することを特徴とする、請求項５に記載の液晶表示装置。
7. 前記受信部は、
   ＥＰＩ（Ｅｍｂｅｄｄｅｄ Ｃｌｏｃｋ Ｐｏｉｎｔ−Ｐｏｉｎｔ Ｉｎｔｅｒｆａｃｅ）方式で前記タイミングコントローラと通信を行い、前記タイミングコントローラからソースコントロールデータパケット及び映像データパケットを受信する受信器と、
   前記受信器から伝送されるパケットから、前記映像データパケットＤＰと前記ソースコントロールデータパケットとを分離し、前記映像データパケットから映像データを抽出して前記サンプリング部に伝送するパケット分離器と、
   前記受信器から伝送されるパケットからクロックビットを分離するクロック分離器と、
   前記クロックビットを用いて内部クロックを生成する内部クロック生成器と、
   を備える、請求項５に記載の液晶表示装置。
8. 前記ソース出力イネーブル信号出力部は、
   前記パケット分離器から伝送された前記ソースコントロールデータパケットを、前記内部クロックに従ってサンプリングして前記ソース出力イネーブル信号を生成することを特徴とする、請求項７に記載の液晶表示装置。
9. 前記ラッチ信号出力部は、
   前記サンプリング部を構成するシフトレジスタ部の最後のシフトレジスタから出力された信号を、レジスタを用いて遅延させて前記ラッチ信号を生成することを特徴とする、請求項７に記載の液晶表示装置。
10. 水平同期信号のブランク期間中にラッチ信号を出力して、第１のラッチから第２のラッチに映像データが同時に伝送されるようにするステップと、
    前記第２のラッチから伝送された前記映像データをデータ電圧に変更させるステップと、
    前記ブランク期間中、前記ラッチ信号の出力後にソース出力イネーブル信号が立ち下がり、該立ち下がり時点で前記データ電圧をパネルに出力するステップと、
    を含む、液晶表示装置の駆動方法。
11. 前記ブランク期間の直前のディスプレイ期間で、前記ソース出力イネーブル信号が立ち上がり、該立ち上がり時点で前記パネルに対するチャージシェア機能を果たすステップとをさらに含む、請求項１０に記載の液晶表示装置の駆動方法。

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